JP2006344746A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP2006344746A JP2006344746A JP2005168588A JP2005168588A JP2006344746A JP 2006344746 A JP2006344746 A JP 2006344746A JP 2005168588 A JP2005168588 A JP 2005168588A JP 2005168588 A JP2005168588 A JP 2005168588A JP 2006344746 A JP2006344746 A JP 2006344746A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- layer
- insulating film
- memory device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 47
- 238000002955 isolation Methods 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 9
- 230000000694 effects Effects 0.000 abstract description 17
- 230000010354 integration Effects 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 67
- 229920005591 polysilicon Polymers 0.000 description 60
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 21
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 20
- 239000007789 gas Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005121 nitriding Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- NCMAYWHYXSWFGB-UHFFFAOYSA-N [Si].[N+][O-] Chemical compound [Si].[N+][O-] NCMAYWHYXSWFGB-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005243 fluidization Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】本発明は、セル間干渉効果を抑制した、信頼性の高い高集積化可能な半導体不揮発性記憶装置およびその製造方法を提供することができる。
【解決手段】半導体基板100と、前記半導体基板上にトンネル絶縁膜120を介してその上部に備えられ、第一の導電層130と前記第一の導電層の上部に接続された第二の導電層140からなる浮遊ゲートと、前記浮遊ゲートの上部に形成された電極間絶縁膜150と、前記電極間絶縁膜の上部に形成された制御ゲート160からなり、前記第二の導電層140は、制御ゲート160幅方向に沿った断面における幅も、制御ゲート160長方向に沿った断面における幅も前記第一の導電層130の幅よりも狭いことを特徴とする不揮発性半導体記憶装置。
【選択図】図2
【解決手段】半導体基板100と、前記半導体基板上にトンネル絶縁膜120を介してその上部に備えられ、第一の導電層130と前記第一の導電層の上部に接続された第二の導電層140からなる浮遊ゲートと、前記浮遊ゲートの上部に形成された電極間絶縁膜150と、前記電極間絶縁膜の上部に形成された制御ゲート160からなり、前記第二の導電層140は、制御ゲート160幅方向に沿った断面における幅も、制御ゲート160長方向に沿った断面における幅も前記第一の導電層130の幅よりも狭いことを特徴とする不揮発性半導体記憶装置。
【選択図】図2
Description
本発明は、不揮発性半導体記憶装置に係り、とくに高密度・高集積化に適したメモリセル構造とその製造方法に関する。
電気的にデータの書き換えが可能で高密度化、大容量化に適した不揮発性半導体記憶装置としてフラッシュメモリが良く知られている。さらなる大容量化を実現するために、メモリセルの微細加工を実現できる微細加工装置によってデザインルールの微細化を推し進め、比例縮小則に則ってデバイス構造を縮小化する方法がとられている。
しかし、現状特に広く用いられているNAND型フラッシュメモリにおいては、基板上にトンネル絶縁膜を介して浮遊ゲートを有する構造であり、この浮遊ゲート中にFN(Fowler−Nordheim)トンネル現象を用いて電界を注入または引き抜く操作を行うため、ゲート絶縁膜をある膜厚以下に薄膜化することが困難であることが知られている。また、浮遊ゲートと、その上部の制御ゲートの間に備えられる電極間絶縁膜も、電極間絶縁膜容量とトンネル絶縁膜容量の比であるカップリング比を一定以上にするためには、微細化すると寄生容量が増大するために電極間絶縁膜の容量を大きくする必要があるが、電極間絶縁膜の容量を大きくする一つの方法である電極間絶縁膜の薄膜化が困難であることが知られている。これらは、メモリセルのデザインルールが縮小された場合に、トンネル絶縁膜や電極間絶縁膜の膜厚が比例縮小できなくなることを意味している。
カップリング比を一定に維持しようとすると、寄生容量の影響により結果として微細化に対してセルの形状は浮遊ゲートを縦長にして電極間絶縁膜の面積を大きくする必要がでてくる。この場合、微細化によって隣接するセル間の距離が小さくなるのに対し、隣り合うセル間の浮遊ゲートの対向面積が大きくなり、隣接するセル相互の浮遊ゲート間の容量が大きくなる。このため、隣接するメモリセルに蓄積された電荷によるメモリセルトランジスタの閾値の変調であるセル間干渉効果が大きくなり、隣接するメモリセルの閾値が見かけ上変動するという問題が顕著になっている。
つまり、このセル間干渉効果は微細化するほど大きく、また許容される閾値の分布幅を狭く制御する必要のある多値型のメモリセルにおいてより大きな影響を及ぼすことになる。
そこで、フラッシュメモリの浮遊ゲートを二層に分けて成膜し、一層目の浮遊ゲートの形成後に素子分離領域を形成し、続いて二層目の浮遊ゲートを形成する工程において、一層目の浮遊ゲートである多結晶シリコン上にのみ二層目の浮遊ゲートである多結晶シリコン層を自己整合的にかつ選択的に堆積させる方法が提案されている。(例えば特許文献1参照。)。
この提案方法を用い、二層目の多結晶シリコン層を素子分離絶縁膜上に横方向に成長させることにより、浮遊ゲート幅をトンネル絶縁膜の幅よりも広くし、電極間絶縁膜の面積を大きくして結果的にカップリング比を大きくすることが可能となるが、この提案方法は隣り合う二層目の浮遊ゲートがより近接するために微細化に対し構造的に囲う困難度が増大する問題がありセルの微細化には不向きである。
一方、従来のCVD(Chemical Vapor Deposition)法を用いて二層からなる浮遊ゲートの二層目のシリコン層のゲート幅を一層目のシリコン層よりも小さくする方法が提案されている(例えば特許文献2参照。)。
しかし、この提案方法では埋め込み溝が深くなるとCVD法による埋め込み性能による限界があり、そのためCVDによって形成される二層目のシリコンのゲート幅が小さいことにより、埋め込み限界のために溝を深くすることができず電極間絶縁膜の面積による容量を稼ぐことができないため、カップリング比も小さくなってしまうという問題があった。
特開2004−22819号公報
特開2001−284556号公報
本発明は、セル間干渉効果を抑制した、信頼性の高い高集積化可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
本発明の一態様は、半導体基板と、前記半導体基板上にトンネル絶縁膜を介してその上部に備えられ、第一の導電層と前記第一の導電層の上部に接続された第二の導電層からなる浮遊ゲートと、前記浮遊ゲートの上部に形成された電極間絶縁膜と、前記電極間絶縁膜の上部に形成された制御ゲートからなり、前記第二の導電層は、制御ゲート幅方向に沿った断面における幅も、制御ゲート長方向に沿った断面における幅も前記第一の導電層の幅よりも狭いことを特徴としている。
また、本発明の一態様は、半導体の基板上にトンネル絶縁膜、第一の導電層、およびマスク層を順に形成する工程と、前記基板上の一部領域にある前記マスク層、前記第一の導電層、前記トンネル絶縁膜および前記基板の一部を順次除去してトレンチ溝を形成する工程と、前記トレンチ溝の内部を含んで前記基板に素子分離層を形成する工程と、前記素子分離層の上部に犠牲膜を形成する工程と、前記犠牲膜の一部に孔部を形成し、前記第一の導電層の一部を露出する工程と、前記孔部に第二の導電層を選択的に形成する工程と、前記犠牲膜を除去する工程とを備えることを特徴としている。
本発明の半導体不揮発性記憶装置およびその製造方法によると、セル間干渉効果によるメモリセルトランジスタの閾値変調を抑制した、メモリセル動作に対して信頼性の高い高集積化可能な不揮発性半導体記憶装置およびその製造方法を提供することができる。
以下に本発明による実施例を説明する。
図1から図12を用いて、本発明の実施例1について説明する。
図1は本実施例によるNANDセル型EEPROMに実施した構成を示す平面図である。EEPROMの中で高集積化が可能なものとして、メモリセルを複数個直列に接続したNANDセル型のEEPROMが知られている。図1において10はメモリセルアレイの一ブロックを示す。
このEEPROMにおいてメモリセル20は半導体の基板にチャネル及びソース拡散層とドレイン拡散層を形成し、さらに、図1に示すように複数個のメモリセルが隣接するもの同士でそのソース・ドレイン拡散層を共有する形で直列接続されてNANDストリングを形成する。NANDストリングの一端側のドレイン拡散層は、選択ゲートSGDを介してビット線BLに接続され、多端側のソース拡散層は選択ゲートSGSを介して共有のソース線SLに接続される。各メモリセルの制御ゲートCGは行方向に連続的に配設されてワード線WLとなる。そして、このようなメモリセルが複数個マトリクス状に配列されてEEPROMが構成される。
上記複数のワード線WLおよび選択ゲートSGD、SGSは、データの書き込み時、消去時、および読み出し時にそれぞれアドレス信号に基づいて選択駆動されるものであり、このアドレス信号はローデコーダ(図示せず)により供給される。また、ビット線BLにはセンスアンプ兼書き込み及び読み出し回路(図示せず)により所定の電圧を供給する。
図2は図1のA−a線に沿って切断して示す、すなわちビット線方向の断面図である。図3は図1のB−b線に沿って切断して示す、すなわちワード線方向の断面図である。
図2のビット線方向および図3のワード線方向のメモリセルの断面構造において、p型のシリコンからなる基板100に素子分離用トレンチ溝が形成されており、このトレンチ溝内部には素子分離絶縁材料として、たとえばシリコン酸化膜が埋め込まれて素子分離層110を形成している。
このような素子分離層110が形成された基板上のチャネル領域全面にトンネル電流が流れ得る薄い絶縁膜として、たとえば厚さ10nm以下のシリコン酸化膜からなるトンネル絶縁膜120が形成されている。トンネル絶縁膜120の上部には、たとえば燐を高濃度に添加された多結晶シリコンあるいはアモルファスシリコンの一部を結晶化した多結晶シリコンからなる第一の導電層130が形成されており、この第一の導電層130の側端部は図3に示すように素子分離層110の端部と同位置になっている。なお、多結晶シリコンおよびアモルファスシリコンの一部を結晶化した多結晶シリコンを以後総称してポリシリコンと呼ぶ。
第一の導電層130上には物理的、電気的に接続されて第二の導電層140が形成されており、これら第一の導電層130と第二の導電層140の積層構造により電荷蓄積層である浮遊ゲートFGが構成されている。
ビット線方向(図2)においても、ワード線方向(図3)においても各メモリセルにおける第二の導電層140の幅は第一の導電層130の幅よりも狭くなっている。第一の導電層130と第二の導電層140の境界部分は、第一の導電層130の上面よりも第二の導電層140の底面の幅が狭く、ステップが形成されている。
第二の導電層140の上部および周辺部は電極間絶縁膜150により覆われている。
電極間絶縁膜150はたとえばシリコン窒素酸化膜からなる。この電極間絶縁膜は、シリコン窒素酸化膜でなくとも、たとえばシリコン酸化膜とシリコン窒化膜を複数層積層にした構造であってもよいし、シリコン酸化膜の一部を窒化した膜でもよい。また、第二導電層および第一導電層を形成するポリシリコンの一部を窒化して絶縁膜を形成してもよい。あるいは、いわゆる高誘電体膜としてたとえばアルミニウム酸化膜、ハフニウム酸化膜やこれらを含む積層膜、混合した膜や、これらの酸化膜の一部を窒化した膜などを用いてもよい。また、シリコン窒素酸化膜と高誘電体膜を組み合わせた構造でもよい。
電極間絶縁膜を介してその上部にはたとえばポリシリコンからなる第三の導電層160からなる制御ゲートCGが形成されている。第一の導電層130の上面には第二の導電層140が直接形成されない領域があり、この領域には電極間絶縁膜150が形成されている。
ビット線方向(図2)における第一および第三の導電層は、その側端面が基板表面に対してほぼ垂直方向に一致するように自己整合的に加工されており、ビット線方向におけるゲート間にはn型拡散層が形成されている。
ワード線方向(図3)は、第三の導電層160からなる制御ゲートCGが直列に接続されたセル間で共有されている点でビット線方向(図2)と異なっている。
次に、実施例1における不揮発性半導体記憶装置の製造方法について、図4から図14を参照しながら説明する。
まず、半導体の基板100上にトンネル絶縁膜120を形成し、その上に第一の導電層130として不純物が添加された第一のポリシリコン層130aをCVD法(Chemical Vapor Deposition法)などを用いて堆積し、その上にマスク材としてレジストによるマスク層170を堆積する。(図4参照)。
次に、マスク層170、第一のポリシリコン層130a、トンネル絶縁膜120および基板100をその側端部位置が一致するようにエッチング除去してトレンチ溝を形成する。
続いて、酸化処理あるいは表面改質等の処理を行ってトレンチ溝の側壁および第一のポリシリコン層の側壁表面を酸化してから、素子分離層110を全面に堆積し、例えばドライエッチングによるエッチバックあるいはCMP(Chemical Mechanical Polishing)による表面研磨によって素子分離層110を平坦化し、最終的にマスク層170の上面を露出させる。(図5参照)。
次にマスク層170を剥離して第一のポリシリコン層の上面を露出させた後、たとえばシリコン酸化膜からなる犠牲層180を、たとえば約300nm堆積する。(図6参照)。
ここで、犠牲層180上にレジストを塗布し、通常のフォトレジスト法を用いてマスクを加工し、第一のポリシリコン上の犠牲層180に対応した位置に孔部190を形成する。(図7参照)。
このとき、孔部190のビット線方向の幅およびワード線方向の幅は、各メモリセルにおける第一のポリシリコンのビット線方向の幅およびビット線方向の幅未満とする。このような第一のポリシリコンよりも細い孔部190を形成するための詳細な製造方法の一例を図8を用いて説明する。
図8(d−2)に示すように、まず第一の犠牲膜180aを堆積し、通常のフォトリソグラフィー法を用いて孔部190aを形成する。このとき、孔部190aの幅は、第一のポリシリコンのビット線方向の幅およびワード線方向の幅と同じかあるいはそれよりも広い幅でかまわない。この孔部190aを含む全面にCVD法などを用いてたとえばシリコン酸化膜からなる第二の犠牲膜180bを形成する。このとき第二の犠牲膜180bは孔部190aを完全に埋め込まず、孔部の側壁および底部にのみ堆積したところで成膜をストップし、図8(d−2)のような形状とする。
続いて、CDE法やRIE法などのエッチング法などを用いて第二の犠牲膜180bのうち、孔部190aの底に、第二の導電層120の一部が露出する孔部190bを形成する。(図8(d−2)参照)。このように第一の犠牲膜180aおよび第二の犠牲膜180bを用いることにより、第一のポリシリコン層のビット線方向の幅およびワード線方向の幅よりも細い孔部190を形成することが可能となる。
ここで、孔部190bすなわち孔部190の側壁の形状は、図7に示すような直線でなくともよい。また、孔部190は上部にいくほど幅が広いテーバー形状であっても、逆テーパー形状であってもかまわない。また、孔部190の側壁に凸凹が形成されていてもかまわない。
次に、形成された孔部190に、第一のポリシリコン層を核として利用した選択成長により第二の導電層140となる第二のポリシリコン層を形成する。選択成長による第二のポリシリコン層は高濃度の燐をドーパントとして含んでいる。
この燐をドーピングされた第二のポリシリコン層の選択成長の方法は以下のとおりである。
図7に示すような表面に孔部190を有する基板をLPCVD炉に搬送し、原料ガスとしてジクロロシラン(DCS)、塩化水素(HCl)、フォスフィン(PH3)を基板表面に供給する。このとき、雰囲気ガスに水素(H2)あるいは窒素(N2)などを含んでいてもかまわない。成膜時の基板温度は約600℃から約900℃とし、圧力は約5Torrから50Torrとし、成膜されたポリシリコン中の燐の濃度は1x1020cm−3以上であった。このとき燐をドーピングされたポリシリコンは約2nm/minから約10nm/minの成膜速度で成長し、成膜時間を制御することにより孔部190中に形成される第二のポリシリコン層の高さは、あらかじめ形成された孔部190の高さによって制御できる。ここで、孔部190を形成するための犠牲膜180を厚く堆積し、孔部190の高さを300nm以上にしておくことによって、形成される第二のポリシリコン層の厚さも300nm以上に制御することが可能である。
また、選択成長が可能な成膜条件を用いることにより、孔部190以外のたとえば犠牲膜180の表面には第二のポリシリコン層が堆積されない。(図9参照)。
ここで、孔部190にテーパーあるいは凸凹が形成されている場合でも、第二のポリシリコン層は孔部190を埋めこむ形状に選択成長させることができる。
また、孔部にテーパー形状や凸凹がある場合には、実効的に第二の導電層140の表面積を大きくする効果があり好ましい場合もある。
また、第二のポリシリコン層が孔部190を形成する犠牲膜180の膜厚以上に選択成長した場合には、その後でCMPなどを用いて第二のポリシリコン層表面を平坦化することができる。この平坦化を行うことによって、異なるメモリセルの第二の導電層140の高さを均一にすることができるので好ましい。
このような選択成長により形成された第二のポリシリコン層は、第一の導電膜と電気的、物理的に接続した第二の導電層140となる。
ここで、第二のポリシリコン層を選択成長する際に、第一のポリシリコン層の上面を薬品処理して清浄化することによりわずかな酸化膜が第一のポリシリコン層上に形成され、第一のポリシリコン層と第二のポリシリコン層の間に極めて薄い酸化膜が挟まれた形状となる場合がある。しかし、この酸化膜はきわめて薄いため、電気的導通には問題はなく、第一のポリシリコン層と第二のポリシリコン層は同電位に保たれる。
ここで、孔部190を形成するために用いられた犠牲膜180をフッ酸を含む溶液などを用いたウェットエッチング法またはCDEなどを用いたドライエッチング法により剥離する。(図10参照)このとき、前述したように、孔部190の形成時に第一の犠牲膜180aおよび第二の犠牲膜180bを用いた場合には、第一および第二の犠牲膜180a、180bも同様に剥離される。
続いて第二のポリシリコン層の上部および周囲を含む全面に、電極間絶縁膜150を堆積する。(図11参照)電極間絶縁膜150として、シリコン窒化膜およびシリコン酸化膜からなる積層構造を用いてもよいし、シリコン酸化膜を堆積し、窒化処理を施すことによりシリコン窒化酸化膜を形成してもよい。また、いわゆる高誘電体膜(たとえばアルミニウム酸化物、ハフニウム酸化物、あるいはこれらの酸化窒化物、窒化物、さらにこれらの混合、積層した膜など)を用いてもよい。また、これらを組み合わせた積層構造や、混相膜にしてもよい。
続いて、高濃度の燐をドーパントとして含む第三のポリシリコン層からなる第三の導電層160をCVD法などを用いて全面に堆積する。(図12参照)この第三の導電層160が制御ゲートCGとなる。このとき、第三の導電層160の上部にシリサイドなどの低抵抗膜(図示せず)を堆積してもよい。さらに、ビット線方向に各メモリセルを分離するゲート加工を行い、基板100に拡散層200を形成するためのイオン注入を行い、トランジスタを形成しメモリセル構造を完成させる。(図2および図3参照)。
このような実施例1によるメモリセルは次のような特徴を有している。実施例1の形態によるメモリセルでは、電極間絶縁膜150が第三の導電層160により覆われており、電気的シールド効果により隣接セル間の寄生容量が遮蔽されセルに影響しない。これにより隣接セル間の干渉効果をきわめて小さく抑制できる構造となる。第一の導電層130の膜厚を第二の導電層140の高さに比較して小さく制御することにより、さらに隣接セル間の干渉効果を抑制することができる。
また、実施例1による製造方法では、第二の導電層140の高さは選択成長により制御することが可能となり、従来のCVD法では埋め込むことが困難であった高アスペクト比を有する孔部にも第二の導電層を形成することが可能となる。
さらに、第二の導電層の高さの制御により浮遊ゲートの面積を制御することが可能となり、カップリング比を大きくすることができる。また、第二の導電層140の幅が第一の導電層130よりも狭いことにより、電極間絶縁膜150およびその上部の第三の導電層160の埋め込み特性が向上する効果がある。
図13を用いて本発明の実施例2について説明する。
実施例2においては、実施例1における燐を添加した第二のポリシリコン層のかわりに、不純物を意図的に導入していないポリシリコン層を選択成長により形成し、その後でイオンドーピング法によってポリシリコン層中に不純物を添加している点で実施例1と異なっている。
実施例2における構造は実施例1と同様であり、ここでは改めて説明をしない。また、実施例2における製造方法は、実施例1の第二の導電層140の形成方法を除く部分については実施例1と同様であり、ここでは説明を省く。
図13(a)を参照する。実施例1と同様に孔部190を有する基板をLPCVD炉に搬送し、原料ガスとしてジクロロシラン(DCS)および塩化水素(HCl)ガスを基板表面に供給する。基板温度は約700℃から約800℃とし、圧力は約5Torrから約20Torrとした。このときの成膜速度約3nm/minから約20nm/minで第二のポリシリコン層が成長し、膜中のドーパント濃度は1x1019cm−3以下であった。このとき、素子分離層110であるシリコン絶縁膜の上部あるいは犠牲膜180上には、第二のポリシリコン層の堆積はおこらず、孔部190の内部のみにポリシリコンが選択成長された。
次に、図14(b)に示すように、燐イオンをイオンドーピング処理によって第二のポリシリコン層に注入する。
その後、CMP法などの手法を用いて第二のポリシリコン層の表面を平坦化し、第二の導電層140の形状を均一化する。
ここで第二のポリシリコン層中にドーピングされたイオンを活性化するための活性化熱処理を加えてもよい。また、後の工程における熱処理時に同時に活性化をおこなってもよい。
実施例2のメモリセルの形態は実施例1と同様の効果がある。さらに、実施例2の製造方法を用いることにより、成膜と同時に不純物を添加する成膜方法に比較して、成膜速度を速くすることが可能となり、生産性が向上する。
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば、実施例2では燐イオンをドーピングしたが、これは砒素でもよいし、また、ボロンなどを用いることにより浮遊ゲートをp型にしてもよい。
図14を用いて本発明の実施例3について説明する。
実施例3においては、第二の導電層140を形成する方法において、ドーパントを意図的に導入しない第二のポリシリコン層を選択成長させている点で実施例2と同様である。ただし、実施例2ではイオン注入を用いてドーパントを導入させたが、実施例3ではガス相から不純物を添加するガスドーピング法を用いている点で異なっている。
実施例3における構造、および第二の導電層140の製造方法を除く部分については実施例1と同様であり、ここでは改めて説明しない。
また、実施例3における、不純物を添加しないポリシリコンを孔部190に選択成長により形成するプロセスについては実施例2と同様であり、ここでは改めて説明しない。
図14を参照する。基板上の孔部190のみに第二のポリシリコン層が選択成長された基板を真空装置内に搬送し、たとえば不活性ガスあるいは水素で希釈されたフォスフィンガス(PH3)あるいはAsH3ガスにおいて基板に熱処理を行う。このドーピング処理はポリシリコンの選択成長と連続して行ってもよい。この熱処理により、燐あるいは砒素がドーパントとして導入される。
その後、CMP法などの手法を用いて第二の電導膜140の表面を平坦化し、第二の電導膜140の形状を均一化する。
実施例3のメモリセルの形態は実施例1と同様の効果がある。さらに、実施例3の製造方法を用いることにより、成膜と同時に不純物を添加する成膜方法に比較して、成膜速度を速くすることが可能となり、生産性が向上する。
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば、実施例2では燐イオンをドーピングしたが、ボロンなどを含むガスを用いることにより浮遊ゲートをp型にしてもよい。
実施例1ないし実施例3では、第二導電層140にポリシリコン層を用いたが、実施例4では第二導電層140の少なくとも一部にシリコンゲルマニウム(SiGe)を用いている点で異なっている。
シリコンゲルマニウムを用いることにより、ポリシリコンと同等の選択性を有する選択成長が可能であり、さらにポリシリコンよりも成膜速度が速く生産性が向上する。また、シリコンゲルマニウムはポリシリコンと比較して高温処理耐性が高く、サーマルバジェットが高い不揮発性半導体記憶装置とその製造方法において特に有効となる。
実施例4における不揮発性半導体装置の全体構造は実施例1における図1と同様でありここではあらためて説明しない。実施例4における不揮発性半導体記憶装置の断面構造を図15に示す。実施例4において実施例1と異なるのは、第二導電層140にシリコンゲルマニウムを用いている点である。図15に示すように、第二導電層をシリコンゲルマニウム層210からなる構造とする。
次に、実施例4における製造方法を図16を用いて説明する。ただし、第二の導電膜140の製造方法を除く部分については、実施例1と同様であり、ここでは改めて説明しない。
図16を参照する。図7と同様に形成した表面に孔部190を有する基板100をLPCVD炉に搬送し、原料ガスとしてジクロロシラン(DCS)およびゲルマン(GeH4)およびフォスフィン(PH3)ガスを基板表面に供給する。(図16(a)参照)。基板温度は約700℃から800℃とし、圧力は約5Torrから約20Torrとした。このとき成膜速度は約3nm/minから約30nm/minでシリコンゲルマニウムが成長し、シリコンゲルマニウム中のゲルマニウム濃度は、成膜時のガス流量を制御することにより約10atomic%から約80atomic%とすることができる。このとき、素子分離層110であるシリコン絶縁膜の上面には、シリコンゲルマニウムの堆積はおこらず、孔部190の内部のみにシリコンゲルマニウムが選択成長させることができる。(図16(b)参照)。
その後、CMP法などの手法を用いてシリコンゲルマニウムからなる第二の導電膜140の表面を平坦化し、第二の導電膜140の形状を均一化する。
続いて第二の導電膜140上を含む全面に電極間絶縁膜を形成する。この後の工程は実施例1と同様であるのでここでは説明しない。
実施例4のメモリセルの形態は実施例1と同様の効果がある。さらに、実施例4の製造方法を用いることにより、実施例1ないし実施例3における成膜方法に比較して、成膜速度を速くすることが可能となり、生産性が向上する。また、シリコンゲルマニウムはシリコンに比較して成膜時の熱容量が少なく、半導体装置の製造工程においてデバイス性能改善等のため熱容量を少なく抑えたい場合はとくに有効である。
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。たとえば、図17(a)に示すように、第一の導電層130の上部に、ポリシリコン層140bとさらにその上部にシリコンゲルマニウム210bからなる第二の導電層をそれぞれ選択成長により形成することも可能であるし、図17(b)に示すように、第一の導電層130上に、シリコンゲルマニウム210cと、さらにその上部にポリシリコン層140cからなる第二の導電層をそれぞれ選択成長により形成することも可能である。また、図17(c)に示すように、第一の導電層130上にポリシリコン140d、シリコンゲルマニウム層210d、ポリシリコン層140eの3層構造からなる第二の導電層をそれぞれ選択成長により形成してもよい。
シリコンゲルマニウムの上部にポリシリコン層を堆積することにより、電極間絶縁膜とシリコンゲルマニウムが直接接触せず、電極間絶縁膜の成膜時に表面流動をおこしたり、電極間絶縁膜の膜質を劣化したり、界面に電荷が蓄積されるなどの影響を抑制することができる。また、シリコンゲルマニウムの下部にポリシリコン層を堆積する構造により、第一の導電層上に直接シリコンゲルマニウムを選択成長させる場合に懸念される第一の導電層の流動化などを抑制することができる。
図18から図19を用いて、本発明の実施例5について説明する。
実施例1ないし実施例4では、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSはメモリセル20と同様に第一の導電層130上に第二の導電層140を選択成長させた構造となるが、実施例5ではドレイン側選択ゲートSGDは第二の導電層140を形成せず、第一の導電層130のみからなる構造を有する点で異なっている。
実施例5にかかる不揮発性半導体記憶装置の平面構成図は実施例1における図1と同様であり、ここでは改めて説明しない。また、実施例5におけるメモリセルの断面構造は、実施例1における図2および図3と同様であり、ここでは改めて説明しない。
図18を参照する。図18は、図1のメモリセルアレイにおけるC−c線に沿って切断して示す、すなわちドレイン側選択ゲートSGD部分におけるワード線方向の断面図である。図19は、図1におけるD−d線に沿って切断して示す、すなわちドレイン側選択ゲートSGD部分におけるビット線方向の断面図である。ドレイン側選択ゲートSGDは第一の導電層130と第三の導電層150によって構成され、第一の導電層130上には第二の導電層は形成されない。
このように選択ゲートSGDにもメモリセル部と同様の浮遊ゲートを形成することができる。このような構造の場合には、選択ゲートSGDに一旦書き込みをして閾値を設定した後にメモリセル部への書き込みをするなどの方法を取ることができる。
また、セルアレイにおける選択ゲートSGDの任意の位置に第一の導電層と電気的にコンタクトがとれる構造にすること(図示せず)も可能である。
このような構造にすることで、ドレイン側選択ゲートSGDの閾値の制御が容易になる効果があり、メモリセルアレイの微細化が容易になる。
ソース側選択ゲートSGS部分の断面もドレイン側選択ゲートSGD部分の断面構造と同様にすることができる。
図20から図21を用いて、本発明の実施例6について説明する。
実施例1ないし実施例4では、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSはメモリセル20と同様に第二の導電層140上に電極間絶縁膜150を解して第三の導電層160を備え、第一および第二の導電層からなる浮遊ゲートと第三の導電層からなる制御ゲートを有する構造となるが、実施例6ではドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは電極間絶縁膜中に開口部を設け、第一、第二、および第三の導電層が電気的に短絡した構造を有する点で異なっている。
実施例6にかかる不揮発性半導体記憶装置の平面構成図は実施例1における図1と同様であり、ここでは改めて説明しない。また、実施例6におけるメモリセルの断面構造は、実施例1における図2および図3と同様であり、ここでは改めて説明しない。
図20を参照する。図20は、図1のメモリセルアレイにおけるC−c線に沿って切断して示す、すなわちワード線方向のドレイン側選択ゲートSGD部分における断面図である。図21は、図1におけるD−d線に沿って切断して示す、すなわちビット線方向のドレイン側選択ゲートSGD部分における断面図である。ドレイン側選択ゲートSGDは電極間絶縁膜中に開口部を設け、第一の導電層130、第二の導電層140および第三の導電層160とが電気的に短絡し接続されている。このような構造にすることで、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSの閾値の制御が容易になる効果があり、メモリセルアレイの微細化が容易になる。
ソース側選択ゲートSGS部分の断面もドレイン側選択ゲートSGD部分の断面構造と同様にすることができる。
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば、実施例1ないし実施例6では第二の導電層としてポリシリコンあるいはシリコンゲルマニウムを形成したが、第二の導電層は選択成長プロセスを用いて形成される金属材料、たとえばタングステンやモリブデンなどでもよい。これらのポリシリコンよりも仕事関数の小さい材料を第二の導電層に選択成長させることにより、電極間絶縁膜のリーク電流を抑制できる効果がある。また、実施例1ないし実施例6において説明する構造およびプロセスを適宜組み合わせて実施することも可能である。
10 メモリセルアレイ
20 メモリセル
SDG ドレイン側選択ゲート
SDS ソース側選択ゲート
BL ビット線
WL ワード線
SL ソース線
CG 制御ゲート
FG 浮遊ゲート
100 基板
110 素子分離層
120 トンネル絶縁膜
130 第一の導電層
140 第二の導電層
140a〜140e ポリシリコン層
150 電極間絶縁膜
160 第三の導電層
170 マスク層
180 犠牲膜
180a 第一の犠牲膜
180b 第二の犠牲膜
190 190a 190b 孔部
200 拡散層
210 210a〜210cシリコンゲルマニウム層
20 メモリセル
SDG ドレイン側選択ゲート
SDS ソース側選択ゲート
BL ビット線
WL ワード線
SL ソース線
CG 制御ゲート
FG 浮遊ゲート
100 基板
110 素子分離層
120 トンネル絶縁膜
130 第一の導電層
140 第二の導電層
140a〜140e ポリシリコン層
150 電極間絶縁膜
160 第三の導電層
170 マスク層
180 犠牲膜
180a 第一の犠牲膜
180b 第二の犠牲膜
190 190a 190b 孔部
200 拡散層
210 210a〜210cシリコンゲルマニウム層
Claims (5)
- 半導体基板と、
前記半導体基板上にトンネル絶縁膜を介してその上部に備えられ、第一の導電層と前記第一の導電層の上部に接続された第二の導電層からなる浮遊ゲートと、
前記浮遊ゲートの上部に形成された電極間絶縁膜と、
前記電極間絶縁膜の上部に形成された制御ゲートからなり、
前記第二の導電層は、制御ゲート幅方向に沿った断面における幅も、制御ゲート長方向に沿った断面における幅も前記第一の導電層の幅よりも狭いことを特徴とする不揮発性半導体記憶装置。 - 前記第二の導電層は前記第一の導電層を核として利用した選択成長によって形成されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 半導体の基板上にトンネル絶縁膜、第一の導電層、およびマスク層を順に形成する工程と、
前記基板上の一部領域にある前記マスク層、前記第一の導電層、前記トンネル絶縁膜および前記基板の一部を順次除去してトレンチ溝を形成する工程と、
前記トレンチ溝の内部を含んで前記基板に素子分離層を形成する工程と、
前記素子分離層の上部に犠牲膜を形成する工程と、
前記犠牲膜の一部に孔部を形成し、前記第一の導電層の一部を露出する工程と、前記孔部に第二の導電層を選択的に形成する工程と、
前記犠牲膜を除去する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記孔部に第二の導電層を選択的に形成する工程は、
n型あるいはp型の不純物を添加した前記第二の導電層を前記第一の導電層上に選択的に形成する工程、あるいは、
前記第二の導電層を前記第一の導電層上に選択的に形成した後で、前記第二の導電層にn型あるいはp型の不純物を添加する工程
からなることを特徴とする請求項3記載の不揮発性半導体記憶装置の製造方法。 - 前記不揮発性半導体記憶装置は、浮遊ゲートおよび制御ゲートを有する複数のMOSFETが直列に接続されて構成されたNAND型フラッシュメモリを備えることを特徴とする請求項1ないし4の不揮発性半導体記憶装置およびその製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005168588A JP2006344746A (ja) | 2005-06-08 | 2005-06-08 | 不揮発性半導体記憶装置およびその製造方法 |
US11/447,941 US20060281244A1 (en) | 2005-06-08 | 2006-06-07 | Nonvolatile semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005168588A JP2006344746A (ja) | 2005-06-08 | 2005-06-08 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006344746A true JP2006344746A (ja) | 2006-12-21 |
Family
ID=37524581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005168588A Pending JP2006344746A (ja) | 2005-06-08 | 2005-06-08 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060281244A1 (ja) |
JP (1) | JP2006344746A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294595A (ja) * | 2006-04-24 | 2007-11-08 | Toshiba Corp | 不揮発性半導体メモリ |
JP2008227509A (ja) * | 2007-03-14 | 2008-09-25 | Korea Advanced Inst Of Sci Technol | 非揮発性メモリセルおよびその製造方法 |
JP2009135373A (ja) * | 2007-12-03 | 2009-06-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2012516553A (ja) * | 2009-01-29 | 2012-07-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | フラッシュ・メモリ・デバイスおよびその製造方法 |
JP2013115329A (ja) * | 2011-11-30 | 2013-06-10 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
US8994090B2 (en) | 2013-03-13 | 2015-03-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007005380A (ja) * | 2005-06-21 | 2007-01-11 | Toshiba Corp | 半導体装置 |
JP2008016777A (ja) * | 2006-07-10 | 2008-01-24 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2008066593A (ja) | 2006-09-08 | 2008-03-21 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
KR101402890B1 (ko) | 2007-11-30 | 2014-06-27 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
US9012307B2 (en) | 2010-07-13 | 2015-04-21 | Crossbar, Inc. | Two terminal resistive switching device structure and method of fabricating |
US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
JP5981424B2 (ja) | 2010-06-11 | 2016-08-31 | クロスバー, インコーポレイテッドCrossbar, Inc. | メモリー素子に関する柱状構造及び方法 |
US8441835B2 (en) | 2010-06-11 | 2013-05-14 | Crossbar, Inc. | Interface control for improved switching in RRAM |
US8374018B2 (en) | 2010-07-09 | 2013-02-12 | Crossbar, Inc. | Resistive memory using SiGe material |
US8168506B2 (en) | 2010-07-13 | 2012-05-01 | Crossbar, Inc. | On/off ratio for non-volatile memory device and method |
US8884261B2 (en) | 2010-08-23 | 2014-11-11 | Crossbar, Inc. | Device switching using layered device structure |
US8467227B1 (en) | 2010-11-04 | 2013-06-18 | Crossbar, Inc. | Hetero resistive switching material layer in RRAM device and method |
US8947908B2 (en) | 2010-11-04 | 2015-02-03 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
US8569172B1 (en) | 2012-08-14 | 2013-10-29 | Crossbar, Inc. | Noble metal/non-noble metal electrode for RRAM applications |
US8492195B2 (en) | 2010-08-23 | 2013-07-23 | Crossbar, Inc. | Method for forming stackable non-volatile resistive switching memory devices |
US8889521B1 (en) | 2012-09-14 | 2014-11-18 | Crossbar, Inc. | Method for silver deposition for a non-volatile memory device |
US8404553B2 (en) | 2010-08-23 | 2013-03-26 | Crossbar, Inc. | Disturb-resistant non-volatile memory device and method |
US9401475B1 (en) | 2010-08-23 | 2016-07-26 | Crossbar, Inc. | Method for silver deposition for a non-volatile memory device |
US8391049B2 (en) | 2010-09-29 | 2013-03-05 | Crossbar, Inc. | Resistor structure for a non-volatile memory device and method |
US8558212B2 (en) | 2010-09-29 | 2013-10-15 | Crossbar, Inc. | Conductive path in switching material in a resistive random access memory device and control |
USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
US8502185B2 (en) | 2011-05-31 | 2013-08-06 | Crossbar, Inc. | Switching device having a non-linear element |
US8930174B2 (en) | 2010-12-28 | 2015-01-06 | Crossbar, Inc. | Modeling technique for resistive random access memory (RRAM) cells |
US8791010B1 (en) | 2010-12-31 | 2014-07-29 | Crossbar, Inc. | Silver interconnects for stacked non-volatile memory device and method |
US9153623B1 (en) | 2010-12-31 | 2015-10-06 | Crossbar, Inc. | Thin film transistor steering element for a non-volatile memory device |
US8815696B1 (en) | 2010-12-31 | 2014-08-26 | Crossbar, Inc. | Disturb-resistant non-volatile memory device using via-fill and etchback technique |
US9620206B2 (en) | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
US8619459B1 (en) | 2011-06-23 | 2013-12-31 | Crossbar, Inc. | High operating speed resistive random access memory |
US8659929B2 (en) | 2011-06-30 | 2014-02-25 | Crossbar, Inc. | Amorphous silicon RRAM with non-linear device and operation |
US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
US8946669B1 (en) | 2012-04-05 | 2015-02-03 | Crossbar, Inc. | Resistive memory device and fabrication methods |
US9166163B2 (en) | 2011-06-30 | 2015-10-20 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
CN103828047A (zh) | 2011-07-22 | 2014-05-28 | 科洛斯巴股份有限公司 | 用于非易失性存储器装置的p+硅锗材料的种子层及方法 |
US8674724B2 (en) | 2011-07-29 | 2014-03-18 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US10056907B1 (en) | 2011-07-29 | 2018-08-21 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US9729155B2 (en) | 2011-07-29 | 2017-08-08 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US8716098B1 (en) | 2012-03-09 | 2014-05-06 | Crossbar, Inc. | Selective removal method and structure of silver in resistive switching device for a non-volatile memory device |
US9087576B1 (en) | 2012-03-29 | 2015-07-21 | Crossbar, Inc. | Low temperature fabrication method for a three-dimensional memory device and structure |
US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
US8658476B1 (en) | 2012-04-20 | 2014-02-25 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
US8796658B1 (en) | 2012-05-07 | 2014-08-05 | Crossbar, Inc. | Filamentary based non-volatile resistive memory device and method |
US8765566B2 (en) | 2012-05-10 | 2014-07-01 | Crossbar, Inc. | Line and space architecture for a non-volatile memory device |
US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
US10096653B2 (en) | 2012-08-14 | 2018-10-09 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
US8946673B1 (en) | 2012-08-24 | 2015-02-03 | Crossbar, Inc. | Resistive switching device structure with improved data retention for non-volatile memory device and method |
US9312483B2 (en) | 2012-09-24 | 2016-04-12 | Crossbar, Inc. | Electrode structure for a non-volatile memory device and method |
US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
US11068620B2 (en) | 2012-11-09 | 2021-07-20 | Crossbar, Inc. | Secure circuit integrated with memory layer |
US8982647B2 (en) | 2012-11-14 | 2015-03-17 | Crossbar, Inc. | Resistive random access memory equalization and sensing |
US9412790B1 (en) | 2012-12-04 | 2016-08-09 | Crossbar, Inc. | Scalable RRAM device architecture for a non-volatile memory device and method |
US9406379B2 (en) | 2013-01-03 | 2016-08-02 | Crossbar, Inc. | Resistive random access memory with non-linear current-voltage relationship |
US9324942B1 (en) | 2013-01-31 | 2016-04-26 | Crossbar, Inc. | Resistive memory cell with solid state diode |
US9112145B1 (en) | 2013-01-31 | 2015-08-18 | Crossbar, Inc. | Rectified switching of two-terminal memory via real time filament formation |
US8934280B1 (en) | 2013-02-06 | 2015-01-13 | Crossbar, Inc. | Capacitive discharge programming for two-terminal memory cells |
CN104766825B (zh) * | 2014-01-08 | 2018-01-05 | 中芯国际集成电路制造(上海)有限公司 | 一种增大flash器件栅电容的方法及flash器件 |
US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4592580B2 (ja) * | 2005-12-19 | 2010-12-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2005
- 2005-06-08 JP JP2005168588A patent/JP2006344746A/ja active Pending
-
2006
- 2006-06-07 US US11/447,941 patent/US20060281244A1/en not_active Abandoned
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294595A (ja) * | 2006-04-24 | 2007-11-08 | Toshiba Corp | 不揮発性半導体メモリ |
US7982259B2 (en) | 2006-04-24 | 2011-07-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
US8324679B2 (en) | 2006-04-24 | 2012-12-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
US8637915B2 (en) | 2006-04-24 | 2014-01-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
JP2008227509A (ja) * | 2007-03-14 | 2008-09-25 | Korea Advanced Inst Of Sci Technol | 非揮発性メモリセルおよびその製造方法 |
JP2009135373A (ja) * | 2007-12-03 | 2009-06-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2012516553A (ja) * | 2009-01-29 | 2012-07-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | フラッシュ・メモリ・デバイスおよびその製造方法 |
JP2013115329A (ja) * | 2011-11-30 | 2013-06-10 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
US8994090B2 (en) | 2013-03-13 | 2015-03-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
US20060281244A1 (en) | 2006-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006344746A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US10886298B2 (en) | Method of forming a memory device | |
JP6591291B2 (ja) | 半導体装置およびその製造方法 | |
US9231115B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5806439B2 (ja) | メモリセルおよびその製造方法 | |
KR100642898B1 (ko) | 반도체 장치의 트랜지스터 및 그 제조방법 | |
JP5142501B2 (ja) | 半導体装置およびその製造方法 | |
JP5498011B2 (ja) | 不揮発性半導体記憶装置 | |
US20080206975A1 (en) | Method of manufacturing a nonvolatile semiconductor memory device, and a nonvolatile semiconductor memory device | |
JP5035775B2 (ja) | ソース側消去を伴うフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法及びこれによって形成されるメモリアレイ | |
JP2005123518A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2007281092A (ja) | 半導体装置およびその製造方法 | |
JP5707224B2 (ja) | 半導体装置およびその製造方法 | |
KR100766233B1 (ko) | 플래쉬 메모리 소자 및 그의 제조 방법 | |
US11610909B2 (en) | Processes for forming 3-dimensional horizontal NOR memory arrays | |
JP2010147241A (ja) | 不揮発性半導体記憶装置 | |
JP2008199018A (ja) | 不揮発性メモリ素子及びその製造方法 | |
JP2005026696A (ja) | Eeprom素子およびその製造方法 | |
JP2009194221A (ja) | 半導体装置およびその製造方法 | |
JP2010016165A (ja) | Nand型フラッシュメモリ | |
JP5351274B2 (ja) | 不揮発性半導体記憶装置 | |
JP4117272B2 (ja) | 半導体記憶装置の製造方法 | |
US20080020529A1 (en) | Non-volatile memory and fabrication thereof | |
JP2011210777A (ja) | 半導体装置およびその製造方法 | |
US7825448B2 (en) | U-shaped SONOS memory having an elevated source and drain |