JP2006339566A - Solid-state imaging device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a solid-state imaging device capable of forming a pad without causing a large level difference on a surface opposite to a wiring layer side of a substrate, and improving imaging characteristics and yield, and to provide its manufacturing method. <P>SOLUTION: The solid-state imaging device having a wiring layer 60 on a first surface side of the substrate 30 for letting light incident from a second surface side of the substrate 30 includes an interlayer insulation film 40 formed on the first surface side of the substrate 30 for covering a photoelectric conversion element and an active element, the wiring layer 60 formed on the insulation film 40, a support substrate 80 provided on the wiring layer 60, a first contact C1 formed through the interlayer insulation film 40 and the substrate 30 to connect with the wiring layer 60, and a pad 100 provided on the second surface side of the substrate 30 to connect with the first contact C1. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、固体撮像装置およびその製造方法に関し、特に、配線層が形成された側とは反対側の面から光を入射させる裏面照射型の固体撮像装置およびその製造方法に関する。   The present invention relates to a solid-state imaging device and a manufacturing method thereof, and more particularly to a back-illuminated solid-state imaging device in which light is incident from a surface opposite to a side on which a wiring layer is formed and a manufacturing method thereof.

ＣＭＯＳイメージセンサでは、各画素は、フォトダイオードと、読み出し、リセット、増幅などの各種のトランジスタを含む。フォトダイオードにより光電変換された信号は、当該トランジスタにより処理される。各画素の上部には多層の金属配線を含む配線層が形成される。配線層上には、フォトダイオードに入射する光の波長を規定するカラーフィルタや、フォトダイオードに光を集光するオンチップレンズが形成される。   In the CMOS image sensor, each pixel includes a photodiode and various transistors such as readout, reset, and amplification. The signal photoelectrically converted by the photodiode is processed by the transistor. A wiring layer including a multilayer metal wiring is formed above each pixel. On the wiring layer, a color filter that defines the wavelength of light incident on the photodiode and an on-chip lens that collects light on the photodiode are formed.

しかしながら、上記のＣＭＯＳイメージセンサでは、画素の上部の配線により光が遮られて、各画素の感度が低下する問題があった。また、これらの配線で反射された光が隣接画素に入射すると、混色等の原因となる。   However, the above CMOS image sensor has a problem in that light is blocked by the wiring above the pixel, and the sensitivity of each pixel is lowered. Further, when the light reflected by these wirings enters an adjacent pixel, it causes color mixing or the like.

このため、フォトダイオードや各種のトランジスタを形成したシリコン基板の裏側を研磨することにより薄膜化し、基板裏面側から光を入射させて光電変換する裏面照射型の固体撮像装置が提案されている（例えば、特許文献１，２参照）。この裏面照射型の固体撮像装置では、ウェーハレベルで基板を研磨する必要があるため、基板の強度を補強する観点から、シリコン基板などからなる支持基板を張り合わせる必要が生じる。
特開２００３−３１７８５号公報 特開２００３−２７３３４３号公報 For this reason, a back-illuminated solid-state imaging device has been proposed in which the back side of a silicon substrate on which a photodiode and various transistors are formed is thinned by polishing and light is incident from the back side of the substrate to perform photoelectric conversion (for example, Patent Documents 1 and 2). In this back-illuminated solid-state imaging device, since it is necessary to polish the substrate at the wafer level, it is necessary to bond a support substrate made of a silicon substrate or the like from the viewpoint of reinforcing the strength of the substrate.
JP 2003-31785 A JP 2003-273343 A

裏面照射型の固体撮像装置では、基板の配線層側に支持基板を張り合わせるため、外部との間で信号を入出力するためのパッドの形成および配置が問題となる。パッドを配置する方法としては、基板の支持基板側（表面側）にパッドを配置する方法と、基板の裏面側に配置する方法の２通りがある。上記の特許文献では、いずれも基板の支持基板側にパッドを配置するものである。   In the back-illuminated solid-state imaging device, since the support substrate is attached to the wiring layer side of the substrate, formation and arrangement of pads for inputting / outputting signals to / from the outside becomes a problem. There are two methods for arranging the pads: a method of arranging the pads on the support substrate side (front surface side) of the substrate and a method of arranging the pads on the back surface side of the substrate. In each of the above patent documents, a pad is arranged on the support substrate side of the substrate.

基板の裏面側にパッドを配置する場合には、基板の表面側のプロセスを行った後に、基板の裏面側を研磨して薄膜化した後、基板の裏面側から配線層に達する貫通孔を設ける方法が考えられる。この場合には、基板に最も近い配線層をパッドとして使用し、ワイヤボンディングにより外部装置と接続する。   When the pads are arranged on the back side of the substrate, after the process on the front side of the substrate is performed, the back side of the substrate is polished and thinned, and then a through hole reaching the wiring layer from the back side of the substrate is provided. A method is conceivable. In this case, the wiring layer closest to the substrate is used as a pad and connected to an external device by wire bonding.

しかしながら、基板を貫通し配線層に達する貫通孔を形成するため、基板の裏面側に大きな段差が発生することとなる。基板の裏面側に大きな段差が発生すると、カラーフィルタやオンチップレンズの形成において膜の塗布むらが生じ、所望の光学特性を得ることができない。所望の光学特性を得ることができない場合には、撮像特性の低下を招き、撮像特性の低下が著しい場合には不良品となってしまう。   However, since a through hole that penetrates the substrate and reaches the wiring layer is formed, a large step is generated on the back surface side of the substrate. When a large level difference occurs on the back side of the substrate, uneven coating of the film occurs in forming the color filter and the on-chip lens, and desired optical characteristics cannot be obtained. When the desired optical characteristics cannot be obtained, the imaging characteristics are deteriorated, and when the imaging characteristics are significantly deteriorated, it becomes a defective product.

本発明は上記の事情に鑑みてなされたものであり、その目的は、基板の配線層側とは反対側の面に、大きな段差を生じることなくパッドを形成することができ、信頼性および歩留まりの向上を図った固体撮像装置の製造方法を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to be able to form a pad on the surface opposite to the wiring layer side of the substrate without causing a large step, and to improve reliability and yield. It is an object of the present invention to provide a method for manufacturing a solid-state imaging device that is improved.

本発明の他の目的は、基板の配線層とは反対側の面に大きな段差を生じることなくパッドが形成されていることにより、撮像特性および信頼性の向上を図った固体撮像装置を提供することにある。   Another object of the present invention is to provide a solid-state imaging device in which imaging characteristics and reliability are improved by forming pads without causing a large step on the surface of the substrate opposite to the wiring layer. There is.

上記の目的を達成するため、本発明は、基板の第１面側に配線層を有し、前記基板の第２面側から光を入射させる固体撮像装置の製造方法であって、前記基板に光電変換素子および能動素子を形成する工程と、前記基板の第１面側に、前記光電変換素子および前記能動素子を被覆する層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して、前記基板の途中の深さまで達する第１コンタクトを形成する工程と、前記層間絶縁膜上に配線層を形成する工程と、前記配線層上に支持基板を貼り付ける工程と、前記基板を前記第２面側から研磨して、前記基板を薄膜化する工程と、前記基板の第２面側に前記第１コンタクトに達する開口を形成する工程と、前記基板の第２面側に前記開口を介して前記第１コンタクトに接続するパッドを形成する工程とを有する。   In order to achieve the above object, the present invention provides a method of manufacturing a solid-state imaging device having a wiring layer on a first surface side of a substrate and allowing light to be incident from the second surface side of the substrate. A step of forming a photoelectric conversion element and an active element, a step of forming an interlayer insulating film covering the photoelectric conversion element and the active element on the first surface side of the substrate, and penetrating the interlayer insulating film, Forming a first contact reaching a depth in the middle of the substrate, forming a wiring layer on the interlayer insulating film, attaching a support substrate on the wiring layer, and attaching the substrate to the second Polishing from the surface side to thin the substrate, forming an opening reaching the first contact on the second surface side of the substrate, and via the opening on the second surface side of the substrate A pad connected to the first contact is formed. And a degree.

上記の本発明の固体撮像装置の製造方法では、層間絶縁膜を貫通し、基板の途中の深さまで達する第１コンタクトを形成した後に、配線層の形成工程および支持基板の貼り付け工程を実施している。そして、基板を第２面側から研磨して基板を薄膜化する。これにより、基板の第２面付近に第１コンタクトの先端が位置することとなる。その後、基板の第２面側に第１コンタクトに達する開口を形成し、第１コンタクトに接続するパッドが形成される。このように、基板の第２面側でのプロセスにおいて、配線層に達する大きな貫通孔を設ける必要がないことから、基板の第２面側に大きな段差が発生することはない。   In the above-described method for manufacturing a solid-state imaging device according to the present invention, after forming the first contact that penetrates the interlayer insulating film and reaches the middle depth of the substrate, the wiring layer forming step and the supporting substrate pasting step are performed. ing. Then, the substrate is polished from the second surface side to thin the substrate. As a result, the tip of the first contact is positioned near the second surface of the substrate. Thereafter, an opening reaching the first contact is formed on the second surface side of the substrate, and a pad connected to the first contact is formed. In this way, in the process on the second surface side of the substrate, it is not necessary to provide a large through hole reaching the wiring layer, so that a large step does not occur on the second surface side of the substrate.

上記の目的を達成するため、本発明は、基板の第１面側に配線層を有し、前記基板の第２面側から光を入射させる固体撮像装置であって、前記基板に形成された光電変換素子および能動素子と、前記基板の第１面側に形成され、前記光電変換素子および前記能動素子を被覆する層間絶縁膜と、前記層間絶縁膜上に形成された配線層と、前記配線層上に設けられた支持基板と、前記層間絶縁膜および前記基板を貫通して形成され、前記配線層に接続するコンタクトと、前記基板の第２面側に設けられ、前記コンタクトに接続するパッドとを有する。   In order to achieve the above object, the present invention is a solid-state imaging device having a wiring layer on the first surface side of a substrate and allowing light to enter from the second surface side of the substrate, which is formed on the substrate A photoelectric conversion element and an active element, an interlayer insulating film formed on the first surface side of the substrate and covering the photoelectric conversion element and the active element, a wiring layer formed on the interlayer insulating film, and the wiring A support substrate provided on the layer; a contact formed to penetrate the interlayer insulating film and the substrate and connected to the wiring layer; and a pad provided on the second surface side of the substrate and connected to the contact And have.

上記の本発明の固体撮像装置では、基板の第２面側に形成されたパッドは、層間絶縁膜および基板を貫通するコンタクトを介して、配線層に接続される。このパッドを通じて能動素子を駆動する信号が供給される。パッドが基板の第２面側の表面付近に形成されているため、基板の第２面側にはパッド形成に伴う大きな段差はない。   In the solid-state imaging device of the present invention, the pad formed on the second surface side of the substrate is connected to the wiring layer via the interlayer insulating film and the contact penetrating the substrate. A signal for driving the active element is supplied through the pad. Since the pad is formed near the surface on the second surface side of the substrate, there is no large step on the second surface side of the substrate due to pad formation.

本発明の固体撮像装置の製造方法によれば、基板の配線層側とは反対側の面に、大きな段差を生じることなくパッドを形成することができ、固体撮像装置の信頼性および歩留まりの向上を図ることができる。
本発明の固体撮像装置によれば、基板の配線層とは反対側の面に大きな段差を生じることなくパッドが形成されていることにより、撮像特性および信頼性の向上を図った固体撮像装置を実現することができる。 According to the method for manufacturing a solid-state imaging device of the present invention, it is possible to form a pad on the surface opposite to the wiring layer side of the substrate without causing a large step, thereby improving the reliability and yield of the solid-state imaging device. Can be achieved.
According to the solid-state imaging device of the present invention, a solid-state imaging device with improved imaging characteristics and reliability can be obtained by forming a pad on the surface opposite to the wiring layer of the substrate without causing a large step. Can be realized.

以下に、本発明の実施の形態について、図面を参照して説明する。
（第１実施形態） Embodiments of the present invention will be described below with reference to the drawings.
(First embodiment)

図１は、本実施形態に係る固体撮像装置の概略構成図である。   FIG. 1 is a schematic configuration diagram of a solid-state imaging apparatus according to the present embodiment.

固体撮像装置は、画素部１１と、周辺回路部とを有し、これらが同一の半導体基板上に搭載された構成となっている。本例では、周辺回路部として、垂直選択回路１２と、Ｓ／Ｈ（サンプル／ホールド）・ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）回路１３と、水平選択回路１４と、タイミングジェネレータ（ＴＧ）１５と、ＡＧＣ（Automatic Gain Control）回路１６と、Ａ／Ｄ変換回路１７と、デジタルアンプ１８とを有する。   The solid-state imaging device has a pixel unit 11 and a peripheral circuit unit, and these are mounted on the same semiconductor substrate. In this example, as a peripheral circuit unit, a vertical selection circuit 12, an S / H (sample / hold) / CDS (Correlated Double Sampling) circuit 13, a horizontal selection circuit 14, and a timing generator (TG) are provided. 15, an AGC (Automatic Gain Control) circuit 16, an A / D conversion circuit 17, and a digital amplifier 18.

画素部１１には、後述する単位画素が行列状に多数配置され、行単位でアドレス線等が、列単位で信号線等がそれぞれ設けている。   In the pixel portion 11, a large number of unit pixels to be described later are arranged in a matrix, and address lines and the like are provided in units of rows, and signal lines and the like are provided in units of columns.

垂直選択回路１２は、画素を行単位で順に選択し、各画素の信号を垂直信号線を通して画素列毎にＳ／Ｈ・ＣＤＳ回路１３に読み出す。Ｓ／Ｈ・ＣＤＳ回路１３は、各画素列から読み出された画素信号に対し、ＣＤＳ等の信号処理を行う。   The vertical selection circuit 12 sequentially selects the pixels in units of rows, and reads the signal of each pixel to the S / H • CDS circuit 13 for each pixel column through the vertical signal line. The S / H • CDS circuit 13 performs signal processing such as CDS on the pixel signal read from each pixel column.

水平選択回路１４は、Ｓ／Ｈ・ＣＤＳ回路１３に保持されている画素信号を順に取り出し、ＡＧＣ回路１６に出力する。ＡＧＣ回路１６は、水平選択回路１４から入力した信号を適当なゲインで増幅し、Ａ／Ｄ変換回路１７に出力する。   The horizontal selection circuit 14 sequentially extracts the pixel signals held in the S / H • CDS circuit 13 and outputs them to the AGC circuit 16. The AGC circuit 16 amplifies the signal input from the horizontal selection circuit 14 with an appropriate gain and outputs the amplified signal to the A / D conversion circuit 17.

Ａ／Ｄ変換回路１７は、ＡＧＣ回路１６から入力したアナログ信号をデジタル信号に変換し、デジタルアンプ１８に出力する。デジタルアンプ１８は、Ａ／Ｄ変換回路１７から入力したデジタル信号を適当に増幅して、後述するパッド（端子）より出力する。   The A / D conversion circuit 17 converts the analog signal input from the AGC circuit 16 into a digital signal and outputs the digital signal to the digital amplifier 18. The digital amplifier 18 appropriately amplifies the digital signal input from the A / D conversion circuit 17 and outputs it from a pad (terminal) described later.

垂直選択回路１２、Ｓ／Ｈ・ＣＤＳ回路１３、水平選択回路１４、ＡＧＣ回路１６、Ａ／Ｄ変換回路１７およびデジタルアンプ１８の各動作は、タイミングジェネレータ１５から出力される各種のタイミング信号に基づいて行われる。   The operations of the vertical selection circuit 12, the S / H / CDS circuit 13, the horizontal selection circuit 14, the AGC circuit 16, the A / D conversion circuit 17 and the digital amplifier 18 are based on various timing signals output from the timing generator 15. Done.

図２は、画素部１１の単位画素の回路構成の一例を示す図である。   FIG. 2 is a diagram illustrating an example of a circuit configuration of a unit pixel of the pixel unit 11.

単位画素は、光電変換素子として例えばフォトダイオード２１を有し、この１個のフォトダイオード２１に対して、転送トランジスタ２２、増幅トランジスタ２３、アドレストランジスタ２４、リセットトランジスタ２５の４個のトランジスタを能動素子として有する。   The unit pixel includes, for example, a photodiode 21 as a photoelectric conversion element. For this single photodiode 21, four transistors, a transfer transistor 22, an amplification transistor 23, an address transistor 24, and a reset transistor 25, are active elements. Have as.

フォトダイオード２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送トランジスタ２２は、フォトダイオード２１とフローティングディフュージョンＦＤとの間に接続され、駆動配線２６を通じてそのゲートに駆動信号が与えられることで、フォトダイオード２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。   The photodiode 21 photoelectrically converts incident light into charges (here, electrons) in an amount corresponding to the amount of light. The transfer transistor 22 is connected between the photodiode 21 and the floating diffusion FD, and when a drive signal is given to the gate through the drive wiring 26, the electrons photoelectrically converted by the photodiode 21 are transferred to the floating diffusion FD. .

フローティングディフュージョンＦＤには、増幅トランジスタ２３のゲートが接続されている。増幅トランジスタ２３は、アドレストランジスタ２４を介して垂直信号線２７に接続され、画素部外の定電流源Ｉとソースフォロアを構成している。そして、駆動配線２８を通してアドレス信号がアドレストランジスタ２４のゲートに与えられ、当該アドレストランジスタ２４がオンすると、増幅トランジスタ２３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線２７に出力する。垂直信号線２７を通じて、各画素から出力された電圧はＳ／Ｈ・ＣＤＳ回路１３に出力される。   The gate of the amplification transistor 23 is connected to the floating diffusion FD. The amplification transistor 23 is connected to the vertical signal line 27 via the address transistor 24, and constitutes a constant current source I and a source follower outside the pixel portion. When an address signal is applied to the gate of the address transistor 24 through the drive wiring 28 and the address transistor 24 is turned on, the amplifying transistor 23 amplifies the potential of the floating diffusion FD and applies a voltage corresponding to the potential to the vertical signal line 27. Output to. The voltage output from each pixel is output to the S / H • CDS circuit 13 through the vertical signal line 27.

リセットトランジスタ２５は、電源ＶｄｄとフローティングディフュージョンＦＤとの間に接続され、駆動配線２９を通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源Ｖｄｄの電位にリセットする。これらの動作は、転送トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。   The reset transistor 25 is connected between the power supply Vdd and the floating diffusion FD, and resets the potential of the floating diffusion FD to the potential of the power supply Vdd when a reset signal is given to the gate through the drive wiring 29. These operations are performed simultaneously for each pixel of one row because the gates of the transfer transistor 22, the address transistor 24, and the reset transistor 25 are connected in units of rows.

図３は、固体撮像装置の画素部における概略断面図である。   FIG. 3 is a schematic cross-sectional view of the pixel portion of the solid-state imaging device.

シリコン層３０は、例えばｐ型のシリコン基板からなり、本発明の基板に相当する。シリコン層３０には、単位画素を構成する複数のフォトダイオード２１が形成されている。フォトダイオード２１は、シリコン層３０中にｎ型不純物を導入することにより形成されるｐｎ接合により構成される。シリコン層３０は、裏面から光を入射し得るように薄膜化されている。シリコン層３０の厚さは、固体撮像装置の種類にもよるが、可視光用の場合には４〜６μｍであり、近赤外線用では６〜１０μｍとなる。   The silicon layer 30 is made of, for example, a p-type silicon substrate and corresponds to the substrate of the present invention. In the silicon layer 30, a plurality of photodiodes 21 constituting a unit pixel are formed. The photodiode 21 is configured by a pn junction formed by introducing an n-type impurity into the silicon layer 30. The silicon layer 30 is thinned so that light can enter from the back surface. Although the thickness of the silicon layer 30 depends on the type of the solid-state imaging device, it is 4 to 6 μm for visible light and 6 to 10 μm for near infrared.

シリコン層３０には、図２に示すトランジスタ２２〜２５のソースあるいはドレイン領域や、フローティングディフュージョンＦＤとなるｎ型の半導体領域３４と、画素間での信号電荷の流出入を防止するためのｐ型のチャネルストップ部３５とが形成されている。   In the silicon layer 30, the source or drain regions of the transistors 22 to 25 shown in FIG. 2, the n-type semiconductor region 34 that becomes the floating diffusion FD, and the p-type for preventing the flow of signal charges between the pixels. The channel stop portion 35 is formed.

シリコン層３０の第１面（表面）上には、例えば酸化シリコン等からなるゲート絶縁膜３６を介して、図２に示すトランジスタ２２〜２５のゲート電極３７が形成されている。   On the first surface (front surface) of the silicon layer 30, gate electrodes 37 of the transistors 22 to 25 shown in FIG. 2 are formed via a gate insulating film 36 made of, for example, silicon oxide.

上記のトランジスタを被覆して、シリコン層３０の第１面上には、層間絶縁膜４０が形成されている。層間絶縁膜４０上には、多層の金属配線を含む配線層６０が形成されている。配線層６０上には、保護膜７０が形成されている。   An interlayer insulating film 40 is formed on the first surface of the silicon layer 30 so as to cover the transistor. On the interlayer insulating film 40, a wiring layer 60 including a multilayer metal wiring is formed. A protective film 70 is formed on the wiring layer 60.

保護膜７０上には、接着層８１を介して支持基板８０が設けられている。支持基板８０は、シリコン層３０の強度を補強するために設けられる。支持基板８０は、例えばシリコン基板からなる。   A support substrate 80 is provided on the protective film 70 via an adhesive layer 81. The support substrate 80 is provided to reinforce the strength of the silicon layer 30. The support substrate 80 is made of, for example, a silicon substrate.

シリコン層３０の第２面側（裏面側、光入射側）には、反射防止膜９０が形成されており、反射防止膜９０上には、各フォトダイオード２１を開口する遮光膜１００ａが形成されている。反射防止膜９０上には、遮光膜１００ａを被覆するように保護膜１１０が形成されている。保護膜１１０は、例えば膜厚が１５０ｎｍのＴＥＯＳ膜からなる。なお、ＴＥＯＳ膜とは、ＴＥＯＳを原料として成膜された酸化シリコン膜である。   An antireflection film 90 is formed on the second surface side (back surface side, light incident side) of the silicon layer 30, and a light shielding film 100 a that opens each photodiode 21 is formed on the antireflection film 90. ing. A protective film 110 is formed on the antireflection film 90 so as to cover the light shielding film 100a. The protective film 110 is made of, for example, a TEOS film having a thickness of 150 nm. Note that the TEOS film is a silicon oxide film formed using TEOS as a raw material.

保護膜１１０上には、所望の波長領域の光のみを通過させるカラーフィルタ１１１が形成されている。また、カラーフィルタ１１１上には、入射光をフォトダイオード２１へ集光させるオンチップレンズ１１２が形成されている。   On the protective film 110, a color filter 111 that allows only light in a desired wavelength region to pass is formed. On the color filter 111, an on-chip lens 112 for condensing incident light onto the photodiode 21 is formed.

図１に示す固体撮像装置の周囲には、外部との信号の入出力を行うためのパッドが設けられる。図４は、パッドが配置される周辺部における固体撮像装置の詳細な断面図である。図４では、図３に対して上下を反転して図解している。   Around the solid-state imaging device shown in FIG. 1, pads for inputting / outputting signals to / from the outside are provided. FIG. 4 is a detailed cross-sectional view of the solid-state imaging device in the periphery where the pads are arranged. FIG. 4 is illustrated upside down with respect to FIG.

図４に示すように、シリコン層３０の第１面上には、層間絶縁膜４０が形成されている。層間絶縁膜４０は、例えばＴＥＯＳ膜４１と、窒化シリコン膜４２と、ＴＥＯＳ膜４３と、ＰＳＧ膜４４と、ＴＥＯＳ膜４５との積層構造からなる。ＰＳＧ膜４４とは、リン（Ｐ）を含有する酸化シリコン膜である。ＴＥＯＳ膜４１の膜厚は１０ｎｍであり、窒化シリコン膜４２の膜厚は５０ｎｍであり、ＴＥＯＳ膜４３の膜厚は４００ｎｍであり、ＰＳＧ膜４４の膜厚は１００ｎｍであり、ＴＥＯＳ膜４５の膜厚は１００ｎｍである。ただし、各膜の膜厚は一例であり、特に限定されるものではない。   As shown in FIG. 4, an interlayer insulating film 40 is formed on the first surface of the silicon layer 30. The interlayer insulating film 40 has a laminated structure of, for example, a TEOS film 41, a silicon nitride film 42, a TEOS film 43, a PSG film 44, and a TEOS film 45. The PSG film 44 is a silicon oxide film containing phosphorus (P). The film thickness of the TEOS film 41 is 10 nm, the film thickness of the silicon nitride film 42 is 50 nm, the film thickness of the TEOS film 43 is 400 nm, the film thickness of the PSG film 44 is 100 nm, and the film of the TEOS film 45 The thickness is 100 nm. However, the film thickness of each film | membrane is an example and is not specifically limited.

シリコン層３０および層間絶縁膜４０を貫通して、第１コンタクトＣ１が形成されている。第１コンタクトＣ１は、後述するパッド１００と、画素部１１や周辺回路とを電気的に接続する。第１コンタクトＣ１の周囲には、シリコン層３０と第１コンタクトＣ１とを電気的に絶縁するための側壁絶縁膜５１が形成されている。第１コンタクトＣ１は、バリアメタル５３と、導電層５４からなる。   A first contact C <b> 1 is formed through the silicon layer 30 and the interlayer insulating film 40. The first contact C1 electrically connects a pad 100, which will be described later, to the pixel unit 11 and peripheral circuits. A sidewall insulating film 51 for electrically insulating the silicon layer 30 and the first contact C1 is formed around the first contact C1. The first contact C <b> 1 includes a barrier metal 53 and a conductive layer 54.

層間絶縁膜４０内には、さらに第２コンタクトＣ２が形成されている。第２コンタクトＣ２は、シリコン層３０に形成されたトランジスタのゲート電極３７や半導体領域３４に接続されている。第２コンタクトＣ２により、画素部１１や周辺回路のトランジスタ同士が接続される。第２コンタクトＣ２の周囲には、層間絶縁膜４０を保護するための側壁保護膜５２が形成されている。第２コンタクトＣ２は、バリアメタル５３と、導電層５４からなる。   A second contact C <b> 2 is further formed in the interlayer insulating film 40. The second contact C <b> 2 is connected to the gate electrode 37 and the semiconductor region 34 of the transistor formed in the silicon layer 30. Transistors of the pixel unit 11 and peripheral circuits are connected to each other by the second contact C2. A sidewall protective film 52 for protecting the interlayer insulating film 40 is formed around the second contact C2. The second contact C <b> 2 includes a barrier metal 53 and a conductive layer 54.

層間絶縁膜４０上には、配線層６０が形成されている。配線層６０は、層間絶縁膜６１中に形成されたプラグＰおよび配線Ｍを有する。各層間絶縁膜６１は、例えば６００ｎｍの膜厚のＴＥＯＳ膜からなる。図４では、３層配線の例を示す。配線Ｍは、プラグＰを介して第１コンタクトＣ１および第２コンタクトＣ２に接続されている。   A wiring layer 60 is formed on the interlayer insulating film 40. The wiring layer 60 has a plug P and a wiring M formed in the interlayer insulating film 61. Each interlayer insulating film 61 is made of, for example, a TEOS film having a thickness of 600 nm. FIG. 4 shows an example of three-layer wiring. The wiring M is connected to the first contact C1 and the second contact C2 through the plug P.

配線層６０上には、保護膜７０が形成されている。保護膜７０は、例えば５００ｎｍの膜厚の窒化シリコン膜からなる。   A protective film 70 is formed on the wiring layer 60. The protective film 70 is made of, for example, a silicon nitride film having a thickness of 500 nm.

保護膜７０上には、接着層８１を介して支持基板８０が設けられている。接着層８１は、例えば熱硬化型有機系接着層であり、その膜厚は数μｍ程度である。支持基板８０は、シリコン基板からなる。ただし、接着層８１として、例えばＴＥＯＳ膜を使用することもできる。   A support substrate 80 is provided on the protective film 70 via an adhesive layer 81. The adhesive layer 81 is, for example, a thermosetting organic adhesive layer, and the film thickness is about several μm. The support substrate 80 is made of a silicon substrate. However, for example, a TEOS film can be used as the adhesive layer 81.

シリコン層３０の第２面側には、反射防止膜９０が形成されている。反射防止膜９０は、例えばＴＥＯＳ膜と窒化シリコン膜の２層構成からなる。ＴＥＯＳ膜の膜厚は１５ｎｍであり、窒化シリコン膜の膜厚は６０ｎｍである。   An antireflection film 90 is formed on the second surface side of the silicon layer 30. The antireflection film 90 has a two-layer structure of, for example, a TEOS film and a silicon nitride film. The film thickness of the TEOS film is 15 nm, and the film thickness of the silicon nitride film is 60 nm.

反射防止膜９０上には、第１コンタクトＣ１に接続するパッド１００が形成されている。パッド１００は、バリアメタル１０１と導電層１０２により形成される。パッド１００は、画素部１１の遮光膜１００ａと同時に形成される。   On the antireflection film 90, a pad 100 connected to the first contact C1 is formed. The pad 100 is formed by a barrier metal 101 and a conductive layer 102. The pad 100 is formed simultaneously with the light shielding film 100a of the pixel portion 11.

なお、図示はしないが、反射防止膜９０上に保護膜１１０が形成される。   Although not shown, a protective film 110 is formed on the antireflection film 90.

次に、上記の本実施形態に係る固体撮像装置の製造方法について、図５〜図１０を参照して説明する。図５〜図１０は、図４に示すパッド配置領域の工程断面図に相当する。   Next, a method for manufacturing the solid-state imaging device according to the present embodiment will be described with reference to FIGS. 5 to 10 correspond to process cross-sectional views of the pad arrangement region shown in FIG.

図５（ａ）に示すように、本実施形態では、ＳＯＩ基板３００を用いる。ＳＯＩ基板３００は、シリコン基板３２上に、酸化シリコン膜３１を介してシリコン層３０が形成されたものである。このＳＯＩ基板３００のシリコン層３０に、画素部１１や周辺回路を構成する各種のトランジスタやフォトダイオードを形成する。その後、シリコン層３０の第１面側に、トランジスタやフォトダイオードを被覆する層間絶縁膜４０を形成する。層間絶縁膜４０の形成では、ＴＥＯＳ膜４１と、窒化シリコン膜４２と、ＴＥＯＳ膜４３と、ＰＳＧ膜４４と、ＴＥＯＳ膜４５とを順に形成する。ＴＥＯＳ膜の形成では、例えばＬＰＣＶＤ法を用いる。その後、層間絶縁膜４０上に、リソグラフィ技術により第１コンタクトＣ１形成用のレジストパターンＲ１を形成する。   As shown in FIG. 5A, an SOI substrate 300 is used in this embodiment. The SOI substrate 300 is obtained by forming a silicon layer 30 on a silicon substrate 32 with a silicon oxide film 31 interposed therebetween. Various transistors and photodiodes constituting the pixel portion 11 and peripheral circuits are formed on the silicon layer 30 of the SOI substrate 300. Thereafter, an interlayer insulating film 40 that covers the transistor and the photodiode is formed on the first surface side of the silicon layer 30. In the formation of the interlayer insulating film 40, a TEOS film 41, a silicon nitride film 42, a TEOS film 43, a PSG film 44, and a TEOS film 45 are formed in this order. In forming the TEOS film, for example, LPCVD is used. Thereafter, a resist pattern R1 for forming the first contact C1 is formed on the interlayer insulating film 40 by lithography.

次に、図５（ｂ）に示すように、レジストパターンＲ１をマスクとして、層間絶縁膜４０をドライエッチングする。これにより、層間絶縁膜４０を貫通する第１貫通孔ＣＨ１が形成される。その後、レジストパターンＲ１を除去する。   Next, as shown in FIG. 5B, the interlayer insulating film 40 is dry-etched using the resist pattern R1 as a mask. Thereby, the first through hole CH1 penetrating the interlayer insulating film 40 is formed. Thereafter, the resist pattern R1 is removed.

次に、図６（ａ）に示すように、層間絶縁膜４０をハードマスクとして、シリコン層３０をドライエッチングする。これにより、層間絶縁膜４０およびシリコン層３０を貫通する第１貫通孔ＣＨ１となる。酸化シリコン膜３１はエッチングストッパとして使用される。続いて、第１貫通孔ＣＨ１内のエッチング残渣を除去するため、ウェットエッチングを施す。   Next, as shown in FIG. 6A, the silicon layer 30 is dry-etched using the interlayer insulating film 40 as a hard mask. As a result, the first through hole CH1 penetrating the interlayer insulating film 40 and the silicon layer 30 is formed. The silicon oxide film 31 is used as an etching stopper. Subsequently, wet etching is performed in order to remove etching residues in the first through hole CH1.

次に、図６（ｂ）に示すように、第１貫通孔ＣＨ１の内壁を被覆するように、層間絶縁膜４０上に側壁絶縁膜５１を形成する。側壁絶縁膜５１として、ＬＰＣＶＤ法により窒化シリコン膜を形成する。側壁絶縁膜５１は、後に形成される第１コンタクトＣ１とシリコン層３０とを絶縁するために設けられる。   Next, as shown in FIG. 6B, a sidewall insulating film 51 is formed on the interlayer insulating film 40 so as to cover the inner wall of the first through hole CH1. As the sidewall insulating film 51, a silicon nitride film is formed by LPCVD. The sidewall insulating film 51 is provided to insulate the first contact C1 and the silicon layer 30 that will be formed later.

次に、図７（ａ）に示すように、第１貫通孔ＣＨ１の内壁を被覆するように、側壁絶縁膜５１上にバリアメタル５３を形成し、第１貫通孔ＣＨ１を埋め込むようにバリアメタル５３上に導電層５４を形成する。バリアメタル５３として、スパッタリング法あるいはＣＶＤ法により、窒化チタン（ＴｉＮ）膜を形成する。導電層５４として、ＣＶＤ法によりタングステン膜を形成する。   Next, as shown in FIG. 7A, a barrier metal 53 is formed on the sidewall insulating film 51 so as to cover the inner wall of the first through hole CH1, and the barrier metal is embedded in the first through hole CH1. A conductive layer 54 is formed on 53. As the barrier metal 53, a titanium nitride (TiN) film is formed by sputtering or CVD. As the conductive layer 54, a tungsten film is formed by a CVD method.

次に、図７（ｂ）に示すように、第１貫通孔ＣＨ１以外の部位、すなわち層間絶縁膜４０上に堆積した余分な導電層５４、バリアメタル５３および側壁絶縁膜５１をエッチバックにより除去する。エッチバック以外にも、ＣＭＰ法を用いても良い。これにより、第１貫通孔ＣＨ１内に側壁絶縁膜５１を介して埋め込まれた、バリアメタル５３および導電層５４からなる第１コンタクトＣ１が形成される。   Next, as shown in FIG. 7B, the portions other than the first through hole CH1, that is, the excess conductive layer 54, barrier metal 53, and sidewall insulating film 51 deposited on the interlayer insulating film 40 are removed by etch back. To do. In addition to etch back, a CMP method may be used. As a result, a first contact C <b> 1 composed of the barrier metal 53 and the conductive layer 54 embedded in the first through hole CH <b> 1 via the sidewall insulating film 51 is formed.

次に、図８（ａ）に示すように、図示しないレジストパターンを用いて、層間絶縁膜４０をエッチングして、第２コンタクトＣ２の形成位置に第２貫通孔ＣＨ２を形成する。その後、レジストパターンを除去する。   Next, as shown in FIG. 8A, the interlayer insulating film 40 is etched using a resist pattern (not shown) to form the second through hole CH2 at the position where the second contact C2 is formed. Thereafter, the resist pattern is removed.

次に、図８（ｂ）に示すように、第２貫通孔ＣＨ２内に側壁保護膜５２を介して第２コンタクトＣ２を形成する。当該工程では、第２貫通孔ＣＨ２の側壁にＴＥＯＳ膜からなる側壁保護膜５２を形成した後に、第２貫通孔ＣＨ２内のエッチング残渣を除去するためのウェットエッチングを行う。側壁保護膜５２は、このウェットエッチングの際にＰＳＧ膜４４が除去するのを防止するために設けられる。その後、第２貫通孔ＣＨ２内にバリアメタル５３を介して導電層５４を埋め込み、層間絶縁膜４０上に堆積した不要なバリアメタル５３、導電層５４をエッチバックする。これにより、第２貫通孔ＣＨ２内に側壁保護膜５２を介して埋め込まれた、バリアメタル５３および導電層５４からなる第２コンタクトＣ２が形成される。   Next, as shown in FIG. 8B, the second contact C2 is formed in the second through hole CH2 via the sidewall protective film 52. In this process, after forming the sidewall protective film 52 made of a TEOS film on the sidewall of the second through hole CH2, wet etching is performed to remove the etching residue in the second through hole CH2. The sidewall protective film 52 is provided to prevent the PSG film 44 from being removed during the wet etching. Thereafter, the conductive layer 54 is embedded in the second through hole CH2 via the barrier metal 53, and unnecessary barrier metal 53 and the conductive layer 54 deposited on the interlayer insulating film 40 are etched back. As a result, the second contact C <b> 2 composed of the barrier metal 53 and the conductive layer 54 embedded in the second through hole CH <b> 2 via the sidewall protective film 52 is formed.

次に、図９（ａ）に示すように、層間絶縁膜４０上に、配線層６０を形成する。配線層６０の形成では、層間絶縁膜６１の形成工程、層間絶縁膜６１中への貫通孔の形成工程、貫通孔中へのプラグＰの形成工程、層間絶縁膜６１上への配線Ｍの形成工程が繰り返し行われる。本例では、３層配線の例を示す。プラグＰは、導電層６３と、導電層６３の周囲を被覆するバリアメタル６２とにより構成される。バリアメタル６２としてはＴｉＮが用いられ、導電層６３としてはタングステンが用いられる。配線Ｍは、導電層６５と、導電層６５の上下を被覆するバリアメタル６４とにより構成される。バリアメタル６４としてはＴｉＮが用いられ、導電層６５としてはＡｌＣｕあるいはＣｕが用いられる。各配線Ｍは、プラグＰを介して第１コンタクトＣ１および第２コンタクトＣ２に接続される。   Next, as shown in FIG. 9A, a wiring layer 60 is formed on the interlayer insulating film 40. In the formation of the wiring layer 60, a step of forming an interlayer insulating film 61, a step of forming a through hole in the interlayer insulating film 61, a step of forming a plug P in the through hole, and a formation of the wiring M on the interlayer insulating film 61. The process is repeated. In this example, an example of three-layer wiring is shown. The plug P includes a conductive layer 63 and a barrier metal 62 that covers the periphery of the conductive layer 63. TiN is used as the barrier metal 62 and tungsten is used as the conductive layer 63. The wiring M includes a conductive layer 65 and a barrier metal 64 that covers the top and bottom of the conductive layer 65. TiN is used as the barrier metal 64, and AlCu or Cu is used as the conductive layer 65. Each wiring M is connected to the first contact C1 and the second contact C2 through the plug P.

続いて、配線層６０上に、保護膜７０を形成する。保護膜７０として、プラズマＣＶＤ法により窒化シリコン膜を形成する。続いて、ＳＯＩ基板３００の第１面側に、接着層８１を介して支持基板８０を貼り付ける。これにより、保護膜７０上に接着層８１を介して支持基板８０が設けられる。なお、ＳＯＩ基板３００の保護膜７０上にＴＥＯＳ膜を形成し、支持基板８０側にもＴＥＯＳ膜を形成して、互いのＴＥＯＳ膜を対向させるようにして、ＳＯＩ基板３００と支持基板８０を貼り合わせることも可能である。   Subsequently, a protective film 70 is formed on the wiring layer 60. As the protective film 70, a silicon nitride film is formed by plasma CVD. Subsequently, the support substrate 80 is attached to the first surface side of the SOI substrate 300 via the adhesive layer 81. Thereby, the support substrate 80 is provided on the protective film 70 via the adhesive layer 81. Note that a TEOS film is formed on the protective film 70 of the SOI substrate 300, a TEOS film is also formed on the support substrate 80 side, and the SOI substrate 300 and the support substrate 80 are attached so that the TEOS films face each other. It is also possible to match.

次に、図９（ｂ）に示すように、研削によりＳＯＩ基板３００のシリコン基板３２を薄膜化した後、残りのシリコン基板３２をウェットエッチングすることにより、シリコン基板３２を除去する。酸化シリコン膜３１は、エッチングストッパとして使用される。なお、図９（ｂ）以降では、図９（ａ）に対して上下を反転して図解している。   Next, as shown in FIG. 9B, after thinning the silicon substrate 32 of the SOI substrate 300 by grinding, the remaining silicon substrate 32 is wet etched to remove the silicon substrate 32. The silicon oxide film 31 is used as an etching stopper. In FIG. 9B and subsequent figures, the illustration is reversed upside down with respect to FIG. 9A.

次に、図１０（ａ）に示すように、例えばフッ酸を用いて酸化シリコン膜３１を除去した後、シリコン層３０上に反射防止膜９０を形成する。反射防止膜９０の形成では、プラズマＣＶＤ法により、ＴＥＯＳ膜および窒化シリコン膜を形成する。   Next, as shown in FIG. 10A, after removing the silicon oxide film 31 using, for example, hydrofluoric acid, an antireflection film 90 is formed on the silicon layer 30. In the formation of the antireflection film 90, a TEOS film and a silicon nitride film are formed by plasma CVD.

次に、図１０（ｂ）に示すように、リソグラフィ技術により反射防止膜９０上にレジストパターンＲ２を形成し、レジストパターンＲ２をマスクとして、反射防止膜９０および側壁絶縁膜５１をエッチングする。これにより、第２コンタクトＣ２に達する開口ＣＨ３が形成される。その後、レジスト膜を除去する。   Next, as shown in FIG. 10B, a resist pattern R2 is formed on the antireflection film 90 by lithography, and the antireflection film 90 and the sidewall insulating film 51 are etched using the resist pattern R2 as a mask. As a result, an opening CH3 reaching the second contact C2 is formed. Thereafter, the resist film is removed.

次に、開口ＣＨ３を埋め込むように、バリアメタル１０１、導電層１０２、バリアメタル１０１を順に堆積し、反射防止膜９０上に堆積したバリアメタル１０１、導電層１０２およびバリアメタル１０１をパターニングして、パッド１００を形成する（図４参照）。このパッド１００の形成工程において、画素部１１の遮光膜１００ａも同時に形成される。   Next, the barrier metal 101, the conductive layer 102, and the barrier metal 101 are sequentially deposited so as to fill the opening CH3, and the barrier metal 101, the conductive layer 102, and the barrier metal 101 deposited on the antireflection film 90 are patterned, A pad 100 is formed (see FIG. 4). In the step of forming the pad 100, the light shielding film 100a of the pixel portion 11 is also formed at the same time.

次に、反射防止膜９０上に、パッド１００および遮光膜１００ａを被覆する保護膜１１０を形成する（図３参照）。保護膜１１０の形成では、プラズマＣＶＤ法により膜厚が１５０ｎｍのＴＥＯＳ膜を形成する。続いて、全面にカラーフィルタ材料を塗布して、パターニングすることにより画素部１１にカラーフィルタ１１１を形成する。さらに、全面にレンズ材料を塗布して、パターニングすることにより画素部１１にオンチップレンズ１１２を形成する。なお、カラーフィルタ材料やオンチップレンズ材料は、画素部１１およびパッド１００が配置される周辺部に塗布されるが、パターニング後のカラーフィルタ１１１およびオンチップレンズ１１２は画素部１１にのみ形成される。   Next, a protective film 110 that covers the pad 100 and the light shielding film 100a is formed on the antireflection film 90 (see FIG. 3). In forming the protective film 110, a TEOS film having a thickness of 150 nm is formed by plasma CVD. Subsequently, a color filter material is applied to the entire surface and patterned to form a color filter 111 in the pixel portion 11. Further, the on-chip lens 112 is formed in the pixel portion 11 by applying a lens material on the entire surface and patterning. The color filter material and the on-chip lens material are applied to the peripheral portion where the pixel portion 11 and the pad 100 are disposed, but the color filter 111 and the on-chip lens 112 after patterning are formed only on the pixel portion 11. .

以上により、本実施形態に係る固体撮像装置が製造される。   As described above, the solid-state imaging device according to this embodiment is manufactured.

次に、比較例を参照して、本実施形態に係る固体撮像装置およびその製造方法の効果について説明する。   Next, effects of the solid-state imaging device and the manufacturing method thereof according to the present embodiment will be described with reference to a comparative example.

図１１は、比較例に係る固体撮像装置のパッド配置領域における断面図である。なお、図４と同一の構成要素には、同一の符号を付しておりその説明は省略する。   FIG. 11 is a cross-sectional view of the pad arrangement region of the solid-state imaging device according to the comparative example. The same components as those in FIG. 4 are denoted by the same reference numerals, and the description thereof is omitted.

例えば、シリコン層３０の第１面側のプロセス（層間絶縁膜４０、配線層６０、保護膜７０、接着層８１、支持基板８０の形成）を経た後に、シリコン層３０の第２面側のプロセスにおいて第１貫通孔ＣＨ１を形成する場合には、配線層６０中の第１層配線Ｍ（最もシリコン層３０側に近い配線）をパッドとして用いることとなる。   For example, after the process on the first surface side of the silicon layer 30 (formation of the interlayer insulating film 40, the wiring layer 60, the protective film 70, the adhesive layer 81, and the support substrate 80), the process on the second surface side of the silicon layer 30 is performed. When the first through hole CH1 is formed, the first layer wiring M (wiring closest to the silicon layer 30 side) in the wiring layer 60 is used as a pad.

この場合には、シリコン層３０および層間絶縁膜４０を貫通する深さ６μｍ程度の第１貫通孔ＣＨ１に起因して、シリコン層３０の第２面側に大きな段差が発生する。この状態で、カラーフィルタおよびオンチップレンズを形成する場合には、カラーフィルタ材料や、レンズ材料の塗布むらが面内で生じ、所望の光学特性を得ることができない。   In this case, a large step is generated on the second surface side of the silicon layer 30 due to the first through hole CH1 having a depth of about 6 μm that penetrates the silicon layer 30 and the interlayer insulating film 40. In this state, when forming a color filter and an on-chip lens, uneven application of the color filter material or the lens material occurs in the surface, and desired optical characteristics cannot be obtained.

これに対して、本実施形態に係る固体撮像装置では、シリコン層３０の第１面側のプロセスにおいて、配線層６０を形成する前に、層間絶縁膜４０およびシリコン層３０を貫通する第１コンタクトＣ１を形成している（図７（ｂ）参照）。そして、シリコン層３０の第２面側のプロセスにおいて、第１コンタクトＣ１に達する開口ＣＨ３を形成し（図１０（ｂ）参照）、当該開口ＣＨ３を埋め込むようにパッド１００を形成するため、シリコン層３０の第２面側にはパッド１００の膜厚分しか段差が生じないこととなる。   In contrast, in the solid-state imaging device according to the present embodiment, in the process on the first surface side of the silicon layer 30, the first contact penetrating the interlayer insulating film 40 and the silicon layer 30 before forming the wiring layer 60. C1 is formed (see FIG. 7B). Then, in the process on the second surface side of the silicon layer 30, an opening CH3 reaching the first contact C1 is formed (see FIG. 10B), and the pad 100 is formed so as to fill the opening CH3. Only the film thickness of the pad 100 is formed on the second surface side of 30.

この結果、カラーフィルタ材料や、レンズ材料の塗布むらが面内で生じることはないため、所望の光学特性をもつカラーフィルタ１１１およびオンチップレンズ１１２を形成することができる。この結果、固体撮像装置の撮像特性の向上および歩留まりの向上を図ることができる。なお、本実施形態では、カラーフィルタ１１１およびオンチップレンズ１１２の双方を備える固体撮像装置の例について説明したが、カラーフィルタ１１１あるいはオンチップレンズ１１２のみを備える固体撮像装置であってもよい。   As a result, uneven application of the color filter material or the lens material does not occur in the surface, so that the color filter 111 and the on-chip lens 112 having desired optical characteristics can be formed. As a result, it is possible to improve the imaging characteristics and the yield of the solid-state imaging device. In this embodiment, an example of a solid-state imaging device including both the color filter 111 and the on-chip lens 112 has been described. However, a solid-state imaging device including only the color filter 111 or the on-chip lens 112 may be used.

また、シリコン層３０の第２面側にパッド１００を設けることができるため、シリコン層３０の第２面側に設けられる遮光膜１００ａとパッド１００とを接続することができ、遮光膜１００ａを一定電位に固定することができる。このため、遮光膜が帯電することによる電子の蓄積、読み出しなどに与える影響を回避することができ、撮像特性を向上させることができる。   Further, since the pad 100 can be provided on the second surface side of the silicon layer 30, the light shielding film 100a provided on the second surface side of the silicon layer 30 and the pad 100 can be connected, and the light shielding film 100a is fixed. The potential can be fixed. For this reason, it is possible to avoid the influence on the accumulation and reading of electrons due to charging of the light shielding film, and the imaging characteristics can be improved.

（第２実施形態）
第２実施形態に係る固体撮像装置の製造方法について、図１２を参照して説明する。 (Second Embodiment)
A method of manufacturing the solid-state imaging device according to the second embodiment will be described with reference to FIG.

まず、第１実施形態と同様にして、図５〜図６に示す工程を経る。これにより、層間絶縁膜４０およびシリコン層３０を貫通する第１貫通孔ＣＨ１と、第１貫通孔ＣＨ１内を被覆する側壁絶縁膜５１が形成される。   First, similarly to the first embodiment, the steps shown in FIGS. As a result, the first through hole CH1 penetrating the interlayer insulating film 40 and the silicon layer 30 and the sidewall insulating film 51 covering the inside of the first through hole CH1 are formed.

次に、図１２（ａ）に示すように、図示しないレジストパターンを用いて、層間絶縁膜４０をエッチングして、第２コンタクトＣ２の形成位置に第２貫通孔ＣＨ２を形成する。その後、レジストパターンを除去する。   Next, as shown in FIG. 12A, the interlayer insulating film 40 is etched using a resist pattern (not shown) to form the second through hole CH2 at the formation position of the second contact C2. Thereafter, the resist pattern is removed.

次に、図１２（ｂ）に示すように、第２貫通孔ＣＨ２の側壁に側壁保護膜５２を形成した後、第２貫通孔ＣＨ２内のエッチング残渣を除去するためのウェットエッチングを行う。続いて、第１貫通孔ＣＨ１および第２貫通孔ＣＨ２内に、バリアメタル５３を介して導電層５４を埋め込む。バリアメタル５３として、スパッタリング法あるいはＣＶＤ法により、窒化チタン（ＴｉＮ）膜を形成する。導電層５４として、ＣＶＤ法によりタングステン膜を形成する。   Next, as shown in FIG. 12B, after the side wall protective film 52 is formed on the side wall of the second through hole CH2, wet etching is performed to remove etching residues in the second through hole CH2. Subsequently, the conductive layer 54 is embedded in the first through hole CH1 and the second through hole CH2 through the barrier metal 53. As the barrier metal 53, a titanium nitride (TiN) film is formed by sputtering or CVD. As the conductive layer 54, a tungsten film is formed by a CVD method.

次に、図１２（ｃ）に示すように、層間絶縁膜４０上に堆積した余分な導電層５４、バリアメタル５３および側壁絶縁膜５１をエッチバックにより除去する。エッチバック以外にも、ＣＭＰ法を用いても良い。これにより、第１貫通孔ＣＨ１内に側壁絶縁膜５１を介して埋め込まれた、バリアメタル５３および導電層５４からなる第１コンタクトＣ１が形成される。また、第２貫通孔ＣＨ２内に側壁保護膜５２を介して埋め込まれた、バリアメタル５３および導電層５４からなる第２コンタクトＣ２が形成される。   Next, as shown in FIG. 12C, the excess conductive layer 54, barrier metal 53, and sidewall insulating film 51 deposited on the interlayer insulating film 40 are removed by etch back. In addition to etch back, a CMP method may be used. As a result, a first contact C <b> 1 composed of the barrier metal 53 and the conductive layer 54 embedded in the first through hole CH <b> 1 via the sidewall insulating film 51 is formed. In addition, a second contact C <b> 2 made of the barrier metal 53 and the conductive layer 54 embedded in the second through hole CH <b> 2 via the sidewall protective film 52 is formed.

その後、第１実施形態と同様に、図９（ａ）以降の工程を経ることにより、固体撮像装置が完成する。   Thereafter, similarly to the first embodiment, the solid-state imaging device is completed through the steps after FIG. 9A.

本実施形態では、第１貫通孔ＣＨ１および第２貫通孔ＣＨ２内に同時に、バリアメタル５３および導電層５４を埋め込むことにより、第１コンタクトＣ１および第２コンタクトＣ２を同時に形成している。このため、第１実施形態と比較して、製造工程を削減することができる。   In the present embodiment, the first contact C1 and the second contact C2 are simultaneously formed by simultaneously burying the barrier metal 53 and the conductive layer 54 in the first through hole CH1 and the second through hole CH2. For this reason, a manufacturing process can be reduced compared with 1st Embodiment.

また、第１実施形態と同様に、シリコン層３０の第２面側に、大きな段差を生じることなくパッド１００を形成することができる。このため、第１実施形態と同様の効果を奏することができる。   Further, similarly to the first embodiment, the pad 100 can be formed on the second surface side of the silicon layer 30 without causing a large step. For this reason, there can exist the same effect as a 1st embodiment.

本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。例えば、本実施形態ではＳＯＩ基板３００を用いる例について説明したが、通常のシリコン基板を用いても良い。例えば、第１実施形態において、第２コンタクトＣ２を形成した後に、第１コンタクトＣ１を形成してもよい。また、第２実施形態において、第２貫通孔ＣＨ２を形成した後に、第１貫通孔ＣＨ１を形成して、その後、第１貫通孔ＣＨ１および第２貫通孔ＣＨ２内に同時に第１コンタクトＣ１および第２コンタクトＣ２を形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the description of the above embodiment.
For example, the numerical values and materials listed in this embodiment are examples, and the present invention is not limited to these. For example, although an example using the SOI substrate 300 has been described in the present embodiment, a normal silicon substrate may be used. For example, in the first embodiment, the first contact C1 may be formed after the second contact C2 is formed. Further, in the second embodiment, after the second through hole CH2 is formed, the first through hole CH1 is formed, and then the first contact C1 and the first through hole CH1 are simultaneously formed in the first through hole CH1 and the second through hole CH2. Two contacts C2 may be formed.
In addition, various modifications can be made without departing from the scope of the present invention.

本実施形態に係る固体撮像装置の概略構成図である。It is a schematic block diagram of the solid-state imaging device concerning this embodiment. 画素部の単位画素の回路構成の一例を示す図である。It is a figure which shows an example of the circuit structure of the unit pixel of a pixel part. 固体撮像装置の画素部の概略断面図である。It is a schematic sectional drawing of the pixel part of a solid-state imaging device. 固体撮像装置の周辺部の断面図である。It is sectional drawing of the peripheral part of a solid-state imaging device. 第１実施形態に係る固体撮像装置の製造における工程断面図である。It is process sectional drawing in manufacture of the solid-state imaging device which concerns on 1st Embodiment. 第１実施形態に係る固体撮像装置の製造における工程断面図である。It is process sectional drawing in manufacture of the solid-state imaging device which concerns on 1st Embodiment. 第１実施形態に係る固体撮像装置の製造における工程断面図である。It is process sectional drawing in manufacture of the solid-state imaging device which concerns on 1st Embodiment. 第１実施形態に係る固体撮像装置の製造における工程断面図である。It is process sectional drawing in manufacture of the solid-state imaging device which concerns on 1st Embodiment. 第１実施形態に係る固体撮像装置の製造における工程断面図である。It is process sectional drawing in manufacture of the solid-state imaging device which concerns on 1st Embodiment. 第１実施形態に係る固体撮像装置の製造における工程断面図である。It is process sectional drawing in manufacture of the solid-state imaging device which concerns on 1st Embodiment. 比較例の固体撮像装置の周辺部の断面図である。It is sectional drawing of the peripheral part of the solid-state imaging device of a comparative example. 第２実施形態に係る固体撮像装置の製造における工程断面図である。It is process sectional drawing in manufacture of the solid-state imaging device which concerns on 2nd Embodiment.

符号の説明Explanation of symbols

１１…画素部、１２…垂直選択回路、１３…Ｓ／Ｈ・ＣＤＳ回路、１４…水平選択回路、１５…タイミングジェネレータ、１６…ＡＧＣ回路、１７…Ａ／Ｄ変換回路、１８…デジタルアンプ、２１…フォトダイオード、２２…転送トランジスタ、２３…増幅トランジスタ、２４…アドレストランジスタ、２５…リセットトランジスタ、２６，２８，２９…駆動配線、２７…垂直信号線、３０…シリコン層、３１…酸化シリコン膜、３２…シリコン基板、３４…半導体領域、３５…チャネルストップ部、３６…ゲート絶縁膜、３７…ゲート電極、４０…層間絶縁膜、４１…ＴＥＯＳ膜、４２…窒化シリコン膜、４３…ＴＥＯＳ膜、４４…ＰＳＧ膜、４５…ＴＥＯＳ膜、５１…側壁絶縁膜、５２…側壁保護膜、５３…バリアメタル、５４…導電層、６０…配線層、６１…層間絶縁膜、６２…バリアメタル、６３…導電層、６４…バリアメタル、６５…導電層、７０…保護膜、８０…支持基板、８１…接着層、９０…反射防止膜、１００…パッド、１００ａ…遮光膜、１０１…バリアメタル、１０２…導電層、１１０…保護膜、１１１…カラーフィルタ、１１２…オンチップレンズ、３００…ＳＯＩ基板、Ｃ１…第１コンタクト、Ｃ２…第２コンタクト、ＣＨ１…第１貫通孔、ＣＨ２…第２貫通孔、Ｐ…プラグ、Ｍ…配線、Ｒ１，Ｒ２…レジストパターン   DESCRIPTION OF SYMBOLS 11 ... Pixel part, 12 ... Vertical selection circuit, 13 ... S / H / CDS circuit, 14 ... Horizontal selection circuit, 15 ... Timing generator, 16 ... AGC circuit, 17 ... A / D conversion circuit, 18 ... Digital amplifier, 21 , Photodiode, 22 transfer transistor, 23 amplification transistor, 24 address transistor, 25 reset transistor, 26, 28, 29 drive wiring, 27 vertical signal line, 30 silicon layer, 31 silicon oxide film, 32 ... Silicon substrate, 34 ... Semiconductor region, 35 ... Channel stop portion, 36 ... Gate insulating film, 37 ... Gate electrode, 40 ... Interlayer insulating film, 41 ... TEOS film, 42 ... Silicon nitride film, 43 ... TEOS film, 44 ... PSG film, 45 ... TEOS film, 51 ... side wall insulating film, 52 ... side wall protective film, 53 ... barrier metal, 54 ... conductive layer DESCRIPTION OF SYMBOLS 60 ... Wiring layer, 61 ... Interlayer insulating film, 62 ... Barrier metal, 63 ... Conductive layer, 64 ... Barrier metal, 65 ... Conductive layer, 70 ... Protective film, 80 ... Support substrate, 81 ... Adhesive layer, 90 ... Antireflection Membrane, 100 ... pad, 100a ... light shielding film, 101 ... barrier metal, 102 ... conductive layer, 110 ... protective film, 111 ... color filter, 112 ... on-chip lens, 300 ... SOI substrate, C1 ... first contact, C2 ... Second contact, CH1 ... first through hole, CH2 ... second through hole, P ... plug, M ... wiring, R1, R2 ... resist pattern

Claims (7)

基板の第１面側に配線層を有し、前記基板の第２面側から光を入射させる固体撮像装置の製造方法であって、
前記基板に光電変換素子および能動素子を形成する工程と、
前記基板の第１面側に、前記光電変換素子および前記能動素子を被覆する層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して、前記基板の途中の深さまで達する第１コンタクトを形成する工程と、
前記層間絶縁膜上に配線層を形成する工程と、
前記配線層上に支持基板を貼り付ける工程と、
前記基板を前記第２面側から研磨して、前記基板を薄膜化する工程と、
前記基板の第２面側に前記第１コンタクトに達する開口を形成する工程と、
前記基板の第２面側に前記開口を介して前記第１コンタクトに接続するパッドを形成する工程と
を有する固体撮像装置の製造方法。 A method of manufacturing a solid-state imaging device having a wiring layer on a first surface side of a substrate and allowing light to enter from the second surface side of the substrate,
Forming a photoelectric conversion element and an active element on the substrate;
Forming an interlayer insulating film covering the photoelectric conversion element and the active element on the first surface side of the substrate;
Forming a first contact penetrating through the interlayer insulating film and reaching a halfway depth of the substrate;
Forming a wiring layer on the interlayer insulating film;
Attaching a support substrate on the wiring layer;
Polishing the substrate from the second surface side to reduce the thickness of the substrate;
Forming an opening reaching the first contact on the second surface side of the substrate;
Forming a pad connected to the first contact through the opening on the second surface side of the substrate. 前記パッドを形成する工程の後に、前記基板の第２面側にカラーフィルタを形成する工程をさらに有する
請求項１記載の固体撮像装置の製造方法。 The method for manufacturing a solid-state imaging device according to claim 1, further comprising a step of forming a color filter on the second surface side of the substrate after the step of forming the pad. 前記パッドを形成する工程の後に、前記基板の第２面側にオンチップレンズを形成する工程をさらに有する
請求項１記載の固体撮像装置の製造方法。 The method of manufacturing a solid-state imaging device according to claim 1, further comprising a step of forming an on-chip lens on the second surface side of the substrate after the step of forming the pad. 前記第１コンタクトを形成する工程は、
前記層間絶縁膜を貫通し、前記基板の途中の深さまで達する第１貫通孔を形成する工程と、
前記第１貫通孔に導電層を埋め込む工程と
を有する請求項１記載の固体撮像装置の製造方法。 The step of forming the first contact includes
Forming a first through hole penetrating through the interlayer insulating film and reaching a depth in the middle of the substrate;
The method for manufacturing a solid-state imaging device according to claim 1, further comprising: embedding a conductive layer in the first through hole. 前記層間絶縁膜を形成する工程の後、前記配線層を形成する工程の前に、前記層間絶縁膜中に第２コンタクトを形成する工程をさらに有する
請求項１記載の固体撮像装置の製造方法。 The method for manufacturing a solid-state imaging device according to claim 1, further comprising a step of forming a second contact in the interlayer insulating film after the step of forming the interlayer insulating film and before the step of forming the wiring layer. 前記第１コンタクトおよび前記第２コンタクトを形成する工程は、
前記層間絶縁膜を貫通し、前記基板の途中の深さまで達する第１貫通孔を形成する工程と、
前記層間絶縁膜を貫通する第２貫通孔を形成する工程と、
前記第１貫通孔および前記第２貫通孔に前記導電層を埋め込んで、前記第１貫通孔内に第１コンタクトを形成し、前記第２貫通孔内に第２コンタクトを形成する工程と
を有する請求項５記載の固体撮像装置の製造方法。 Forming the first contact and the second contact;
Forming a first through hole penetrating through the interlayer insulating film and reaching a depth in the middle of the substrate;
Forming a second through hole penetrating the interlayer insulating film;
Embedding the conductive layer in the first through hole and the second through hole, forming a first contact in the first through hole, and forming a second contact in the second through hole. A method for manufacturing a solid-state imaging device according to claim 5. 基板の第１面側に配線層を有し、前記基板の第２面側から光を入射させる固体撮像装置であって、
前記基板に形成された光電変換素子および能動素子と、
前記基板の第１面側に形成され、前記光電変換素子および前記能動素子を被覆する層間絶縁膜と、
前記層間絶縁膜上に形成された配線層と、
前記配線層上に設けられた支持基板と、
前記層間絶縁膜および前記基板を貫通して形成され、前記配線層に接続するコンタクトと、
前記基板の第２面側に設けられ、前記コンタクトに接続するパッドと
を有する固体撮像装置。
A solid-state imaging device having a wiring layer on a first surface side of a substrate and allowing light to enter from the second surface side of the substrate,
A photoelectric conversion element and an active element formed on the substrate;
An interlayer insulating film formed on the first surface side of the substrate and covering the photoelectric conversion element and the active element;
A wiring layer formed on the interlayer insulating film;
A support substrate provided on the wiring layer;
A contact formed through the interlayer insulating film and the substrate and connected to the wiring layer;
A solid-state imaging device comprising: a pad provided on the second surface side of the substrate and connected to the contact.
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