JP2006339505A - 設計方法及び設計プログラム - Google Patents

Abstract

【課題】 スタンダードセル方式を用いた半導体集積回路の高速化を図ることができる設計装置を提供する。
【解決手段】 列方向に隣接するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタをそれぞれ含む複数の第１スタンダードセルを配置したレイアウトを格納するレイアウト記憶装置４と、複数の第１スタンダードセルを互いに接続したパスを解析する解析手段１２と、解析の結果に基づいて、第１スタンダードセルを、第１スタンダードセルと列方向の高さが等しく且つｐＭＯＳトランジスタのゲート幅とｎＭＯＳトランジスタのゲート幅との比が互いに異なる第２スタンダードセルに置換する置換手段１３を備える。
【選択図】 図１

Description

本発明は、半導体集積回路の設計技術に関し、特にスタンダードセル方式を用いる半導体集積回路の設計装置、設計方法及び設計プログラムに関する。

半導体集積回路の設計において、「スタンダードセル方式」が知られている（例えば、特許文献１参照。）。スタンダードセル方式では、複数の素子で構成され一定の高さを有する論理素子である「スタンダードセル」を組み合わせて配置・配線して設計する。スタンダードセルは、列方向に周期的且つ交互に配置され行方向に延伸するｐウェル及びｎウェルにまたがり配置される。スタンダードセルは、ｎウェル内に形成されるｐＭＯＳトランジスタと、ｐウェル内に形成されるｎＭＯＳトランジスタを有する。ｐＭＯＳトランジスタのゲート幅とｎＭＯＳトランジスタのゲート幅の許容寸法は、スタンダードセルの高さとｐウェルとｎウェルの境界位置により規定される。ｐウェルとｎウェルを接続する配線部分をｐウェル側に設定するか、ｎウェル側に設定するかにより、ｐＭＯＳトランジスタのゲート幅とｎＭＯＳトランジスタのゲート幅との比が互いに異なる２つのスタンダードセルをつくることができる。

スタンダードセルの多入力回路においては、ｎＭＯＳトランジスタあるいはｐＭＯＳトランジスタの一方が直列接続され、並列接続される他方に比して遷移時間が遅くなってしまう。特にＮＯＲゲートでは、ｐＭＯＳトランジスタが直列接続され、またｐＭＯＳトランジスタの駆動電流がｎＭＯＳトランジスタに比べ半分程度の電流であるために、出力の立ち上がり時間が立ち下がり時間に比して長くなる。立ち上がり時間と立ち下がり時間の差分をなくすためには、ｐＭＯＳトランジスタのゲート幅を大きく設定して、立ち上がり時間を短くする必要がある。しかし、スタンダードセル同士の境界と、ｐウェルとｎウェルの境界が上限となり、ｐＭＯＳトランジスタのゲート幅を一定以上大きくすることはできない。ｐＭＯＳトランジスタのゲート幅を大きくするために、スタンダードセル同士の境界やｐウェルとｎウェルの境界をずらすと、スタンダードセルの位置がずれてしまい、周辺回路に影響を及ぼしてしまう。

したがって、スタンダードセル単体では、立ち上がり時間と立ち下がり時間が異なるセルが存在する。結果として、複数のスタンダードセルが接続されたパスにおいては、個々のスタンダードセルの立ち上がり時間と立ち下がり時間の差分により、パス全体の立ち上がり時間と立ち下がり時間とが異なる場合がある。パス全体の立ち上がり時間と立ち下がり時間が異なる場合、立ち上がり時間と立ち下がり時間のうち長い一方がクリティカルパスとなり、回路速度が劣化する。
特開平７−２９７２９０号公報

本発明の目的は、スタンダードセル方式を用いた半導体集積回路の高速化を図ることができる設計装置、設計方法及び設計プログラムを提供することである。

本発明の第１の特徴は、（イ）列方向に隣接するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタをそれぞれ含む複数の第１スタンダードセルを配置したレイアウトを格納するレイアウト記憶装置と、（ロ）複数の第１スタンダードセルを互いに接続したパスを解析する解析手段と、（ロ）解析の結果に基づいて、第１スタンダードセルを、第１スタンダードセルと列方向の高さが等しく且つｐＭＯＳトランジスタのゲート幅とｎＭＯＳトランジスタのゲート幅の比が異なる第２スタンダードセルに置換する置換手段とを備える設計装置であることを要旨とする。

本発明の第２の特徴は、（イ）解析手段が、列方向に隣接するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタをそれぞれ含む複数の第１スタンダードセルを互いに接続したパスを解析するステップと、（ロ）置換手段が、解析の結果に基づいて、第１スタンダードセルを、第１スタンダードセルと列方向の高さが等しく且つｐＭＯＳトランジスタのゲート幅とｎＭＯＳトランジスタのゲート幅の比が異なる第２スタンダードセルに置換するステップとを含む設計方法であることを要旨とする。

本発明の第３の特徴は、（イ）解析手段が、レイアウト記憶装置に格納されたレイアウトの、列方向に隣接するチャネルＭＯＳトランジスタ及びｎＭＯＳトランジスタをそれぞれ含む複数の第１スタンダードセルを互いに接続したパスを解析する命令と、（ロ）置換手段が、解析の結果に基づいて、第１スタンダードセルを、第１スタンダードセルと列方向の高さが等しく且つｐＭＯＳトランジスタのゲート幅とｎＭＯＳトランジスタのゲート幅の比が異なる第２スタンダードセルに置換する命令とをコンピュータに実行させる設計プログラムであることを要旨とする。

本発明によれば、スタンダードセル方式を用いた半導体集積回路の高速化を図ることができる設計装置、設計方法及び設計プログラムを提供することができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施の形態に係る設計装置は、図１に示すように、列方向に隣接するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタをそれぞれ含む複数の第１スタンダードセルを配置したレイアウトを格納するレイアウト記憶装置４と、複数の第１スタンダードセルを互いに接続したパスを解析する解析手段１２と、解析の結果に基づいて、第１スタンダードセルを、第１スタンダードセルと列方向の高さが等しく且つｐＭＯＳトランジスタのゲート幅とｎＭＯＳトランジスタのゲート幅との比が互いに異なる第２スタンダードセルに置換する置換手段１３を備える。解析手段１２及び置換手段１３は、中央処理装置（ＣＰＵ）１上で動作するプログラムに含まれる。

図１に示した設計装置は、ＣＰＵ１、セルライブラリ２、デザインルール記憶装置３、レイアウト記憶装置４、解析結果記憶装置５、主記憶装置６、入力装置７及び出力装置８を備える。セルライブラリ２は、種々のスタンダードセルを格納する。スタンダードセルとしては、ＮＯＴゲート（インバータ）、ＮＡＮＤゲート、ＮＯＲゲート、ＡＮＤゲート及びＯＲゲートや、各種フリップフロップ等の論理素子が挙げられる。

例えば、スタンダードセル１００は、図２に示すように、ｎウェル１０８内に形成されたｐＭＯＳトランジスタＱｐ１，Ｑｐ２と、ｐウェル１０９内に形成されたｎＭＯＳトランジスタＱｎ１，Ｑｎ２を備えるＮＯＲゲートである。ｐＭＯＳトランジスタＱｐ１は、図２〜図４に示すように、ｎウェル１０８内のｐ型半導体領域（ソース領域）１０６ａと、ｐ型半導体領域（ドレイン領域）１０６ｂと、ソース領域１０６ａ及びドレイン領域１０６ｂに挟まれたチャネル領域上にゲート絶縁膜１１３ａを介して配置されたゲート電極１０３ａを備える。ｐＭＯＳトランジスタＱｐ２は、ｎウェル１０８内のｐＭＯＳトランジスタＱｐ１のドレイン領域１０６ｂと共通領域となるソース領域１０６ｂと、ｐ型半導体領域（ドレイン領域）１０６ｃと、ソース領域１０６ｂ及びドレイン領域１０６ｃに挟まれたチャネル領域上にゲート絶縁膜１０３ｂを介して配置されたゲート電極１０３ｂを備える。

ゲート電極１０３ａ，１０３ｂは、コンタクト１１０ｅ，１１０ｆを介して図示を省略した信号線に接続されている。ソース領域１０６ａがコンタクト１１０ａ，１１０ｂを介してソース電極１０４ａに接続され、ソース電極１０４ａが電源配線１０１に接続される。ドレイン領域１０６ｃがコンタクト１１０ｃ，１１０ｄを介してドレイン電極１０５に接続されている。

一方、ｎＭＯＳトランジスタＱｎ１は、図２、図４及び図５に示すように、ｐウェル１０９内のｎ型半導体領域（ソース領域）１０７ａと、ｎ型半導体領域（ドレイン領域）１０７ｂと、ソース領域１０７ａ及びドレイン領域１０７ｂに挟まれたチャネル領域上に配置された、ｐＭＯＳトランジスタＱｐ１と共通となるゲート電極１０３ａ，１０３ｂを備える。ｎＭＯＳトランジスタＱｎ２は、ｐウェル１０９内のｎ型半導体領域（ソース領域）１０７ｃと、ｎＭＯＳトランジスタＱｎ１のドレイン領域と共通領域となるドレイン領域１０７ｂと、ソース領域１０７ｃ及びドレイン領域１０７ｂに挟まれたチャネル領域上に配置されたｐＭＯＳトランジスタＱｐ２と共通のゲート電極１０３ｂを備える。

ソース領域１０７ａ，１０７ｃがコンタクト１１０ｇ，１１０ｉを介してソース電極１０４ｂ，１０４ｃにそれぞれ接続され、ソース電極１０４ｂ，１０４ｃが接地配線１０２にそれぞれ接続されている。ドレイン領域１０７ｂがコンタクト１１０ｈを介してドレイン電極１０５に接続されている。ｎウェル１０８及びｐウェルは、基板１１２の上部に形成されている。ｎウェル１０８とｐウェル１０９の間は、素子分離領域１１１で分離されている。

ここで、図２に示すように、ｎウェル１０８とｐウェル１０９を接続するゲート電極１０３ａ，１０３ｂのコンタクト１１０ｅ，１１ｆとの接触部分が、ｐウェル１０９側に設定されている。このため、ｐＭＯＳトランジスタＱｐ１，Ｑｐ２のゲート幅ＷｐがｎＭＯＳトランジスタＱｎ１，Ｑｎ２のゲート幅Ｗｎよりも大きくなっている。ｐＭＯＳトランジスタＱｐ１，Ｑｐ２のゲート幅Ｗｐと、ｎＭＯＳトランジスタＱｎ１，Ｑｎ２のゲート幅Ｗｎとの比（以下、「Ｗｐ／Ｗｎ比」という。）は、１．５〜２程度である。

図１に示したセルライブラリ２は、一種類のスタンダードセル毎に、Ｗｐ／Ｗｎ比が互いに異なる２種類のパターンを格納する。図６に示すスタンダードセル１００ｘは、図２に示したＮＯＲゲートに対してＷｐ／Ｗｎ比が異なるＮＯＲゲートである。即ち、ｎウェル１０８とｐウェル１０９を接続するゲート電極１０３ａ，１０３ｂのコンタクト１１０ｅ，１１ｆとの接触部分が、ｎウェル１０８側に設定されている。このため、ｎＭＯＳトランジスタＱｎ１，Ｑｎ２のゲート幅ＷｎがｐＭＯＳトランジスタＱｐ１，Ｑｐ２のゲート幅Ｗｐと同程度、即ちＷｐ／Ｗｎ比が１程度である。

図２又は図６に示すようなＮＯＲゲートにおいては、図７に示すように、ｐＭＯＳトランジスタＱｐ１，Ｑｐ２が直列接続され、ｎＭＯＳトランジスタＱｎ１，Ｑｎ２が並列接続されている。ｐＭＯＳトランジスタＱｐ１，Ｑｐ２が直列接続されているうえに、ｐＭＯＳトランジスタＱｐ１，Ｑｐ２の駆動電流がｎＭＯＳトランジスタＱｎ１，Ｑｎ２に比べ半分程度の値であるので、ｐＭＯＳトランジスタＱｐ１，Ｑｐ２の遷移時間が遅れる。この結果、図８に示すようなローレベル（Ｌ）の信号が入力されてハイレベル（Ｈ）の信号が出力されるまでの立ち上がり時間Ｔrが、図９に示すようなローレベル（Ｌ）が入力されてハイレベル（Ｈ）の信号が出力されるまでの立ち下がり時間Ｔfよりも長くなる。

図１０に、Ｗｐ／Ｗｎ比と遅延時間の依存関係を示す。ｐＭＯＳトランジスタＱｐ１，Ｑｐ２のゲート幅Ｗｐと、ｎＭＯＳトランジスタＱｎ１，Ｑｎ２のゲート幅Ｗｎとの和は一定であるので、立ち上がり時間Ｔrと立ち下がり時間Ｔfはトレードオフの関係にある。Ｗｐ／Ｗｎ比が大きいほど、立ち上がり時間Ｔrが短くなり且つ立ち下がり時間Ｔfが長くなる。したがって、図２に示したＮＯＲゲートは、図６に示したＮＯＲゲートに比してＷｐ／Ｗｎ比が大きいので、立ち上がり時間Ｔrが短く且つ立ち下がり時間Ｔfが長い。立ち上がり時間Ｔrと立ち下がり時間Ｔfが一致する点ＰeqのＷｐ／Ｗｎ比（例えば４程度）を設定すること望ましいが、スタンダードセルでは境界条件がありＷｐ／Ｗｎ比の上限値が１．５程度のため、点ＰeqのＷｐ／Ｗｎ比をとるのは困難である。

一方、ＮＡＮＤゲートでは、図１１に示すように、ｐＭＯＳトランジスタＱｐ３，Ｑｐ４が並列接続され、ｎＭＯＳトランジスタＱｎ３，Ｑｎ４が直列接続される。したがって、ＮＡＮＤゲートの立ち上がり時間Ｔrと立ち下がり時間Ｔfが一致するＷｐ／Ｗｎ比は１程度である。また、ＮＯＴゲートでは、図１２に示すように、ｐＭＯＳトランジスタＱｐ５とｎＭＯＳトランジスタＱｎ５が接続されている。ＮＯＴゲートの立ち上がり時間Ｔrと立ち下がり時間Ｔfが一致するＷｐ／Ｗｎ比は２程度である。また、３入力のＮＯＲゲートでは、３つのｐＭＯＳトランジスタが直列接続されるので、立ち上がり時間Ｔrと立ち下がり時間Ｔfが一致するＷｐ／Ｗｎ比は９程度である。

したがって、スタンダードセル単体において、立ち上がり時間Ｔrと立ち下がり時間Ｔfが異なるものが存在する。この結果、複数のスタンダードセルが接続されたパスでは、個々のスタンダードセルの立ち上がり時間Ｔrと立ち下がり時間Ｔfが異なるために、パス全体の立ち上がり時間Ｔrと立ち下がり時間Ｔfが異なり、回路速度が劣化する場合がある。

図１に示したＣＰＵ１の配置手段１１は、デザインルール記憶装置３に格納されたデザインルールに基づいて、セルライブラリ２に格納されたスタンダードセルを用いて、スタンダードセル方式によるレイアウト設計を行う。配置手段１１は、例えば図１３に示すように、スタンダードセル（以下、「第１スタンダードセル」という。）２１ａ〜２１ｖを配置する。第１スタンダードセル２１ａ〜２１ｖのパターンは適宜選択され、Ｗｐ／Ｗｎ比が相対的に大きいパターンであっても良く、Ｗｐ／Ｗｎ比が相対的に小さいパターンであっても良い。更に、配置手段１１は、第１スタンダードセル２１ａ〜２１ｖに接続される電源配線１０１及び接地配線１０２や、第１スタンダードセル２１ａ〜２１ｖへの信号を伝達する図示を省略した信号線等を配線する。配置手段１１により配置・配線されて設計されたレイアウトは、レイアウト記憶装置４に格納される。

配置手段１１によるレイアウトにおいて、例えば、第１スタンダードセル２１ａ〜２１ｈが接続されて、図１４に示すようなパス（セル配列）２１をなす。第１スタンダードセル２１ａ，２１ｈはそれぞれフリップフロップ（ＦＦ）であり、第１スタンダードセル２１ｂ，２１ｃ，２１ｆはそれぞれＮＡＮＤゲートであり、第１スタンダードセル２１ｄはＮＯＲゲートであり、第１スタンダードセル２１ｅ，２１ｇはそれぞれＮＯＴゲートであるとする。パス２１においては、第１スタンダードセル２１ａ〜２１ｇによる立ち上がり時間又は立ち下がり時間Ｔｄａ〜Ｔｄｇ、及び第１スタンダードセル２１ａ〜２１ｈ間の配線遅延時間Ｔｄ１〜Ｔｄ７が生じる。

図１に示した解析手段１２は、例えば図１４に示したパス２１の解析を行う。解析手段１２は、立ち上がり計算部１２１、立ち下がり計算部１２２及び差分計算部１２３を備える。立ち上がり計算部１２１は、第１スタンダードセル２１ｂ，２１ｄ，２１ｆの立ち上がり時間Ｔｄｂ，Ｔｄｄ，Ｔｄｆの和をとり、パス２１全体の立ち上がり時間Ｔrtを計算する。立ち下がり計算部１２２は、第１スタンダードセル２１ｃ，２１ｅ，２１ｇの立ち下がり時間Ｔｄｃ，Ｔｄｅ，Ｔｄｇの和をとり、パス２１全体の立ち下がり時間Ｔftを計算する。差分計算部１２３は、パス２１全体の立ち上がり時間Ｔrtと立ち下がり時間Ｔftとの差分│Ｔrt-Ｔft│を計算する。パス２１全体の差分│Ｔrt-Ｔft│は、例えば、ＮＯＲゲートの第１スタンダードセル２１ｄにおいて立ち上がり時間Ｔｒが立ち下がり時間Ｔｆより長くなること等に起因する。パス２１全体の差分│Ｔrt-Ｔft│は、解析結果記憶装置５に格納される。

図１に示した置換手段１３は、解析手段１２による解析の結果に基づいて、パス２１全体の差分│Ｔrt-Ｔft│をなくすように、第１スタンダードセル２１ａ〜２１ｈのうち一或いは複数を、Ｗｐ／Ｗｎ比が異なるスタンダードセル（以下、「第２スタンダードセル」という。）に置換する。例えばパス２１全体の立ち上がり時間Ｔrtが立ち下がり時間Ｔfよりも長い場合、置換手段１３は、パス２１全体の立ち上がり時間Ｔrtが短く且つ立ち下がり時間Ｔftが長くなるようにする。逆にパス２１全体の立ち上がり時間Ｔrtが立ち下がり時間Ｔftよりも短い場合、置換手段１３は、パス２１全体の立ち上がり時間Ｔrtが長く且つ立ち下がり時間Ｔftが短くなるようにする。

置換手段１３は、判断部１３１及び置換部１３２を備える。判断部１３１は、図１４に示した第１スタンダードセル２１ａ〜２１ｈに対してＷｐ／Ｗｎ比が異なる２種類のパターンのうちのいずれであるか判断する。例えば、判断部１３１は、ＮＯＲゲートの第１スタンダードセル２１ｄが、図２に示したＷｐ／Ｗｎ比が相対的に小さいＮＯＲゲートであるか、図６に示したＷｐ／Ｗｎ比の相対的に大きいＮＯＲゲートであるか判断する。判断部１３１は、他の第１スタンダードセル２１ａ〜２１ｃ，２１ｅ〜２１ｈに対しても同様の判断を行う。

置換部１３２は、判断部１３１による判断結果に基づいて、パス２１全体の差分│Ｔrt-Ｔft│をなくすように、第１スタンダードセル２１ａ〜２１ｈを第２スタンダードセルに置換する。例えばパス２１全体の立ち上がり時間Ｔrtが立ち下がり時間Ｔfよりも長い場合、置換部１３２は、判断部１３１によりＮＯＲゲートの第１スタンダードセル２１ｄが、図２に示したＷｐ／Ｗｎ比が相対的に小さいＮＯＲゲートであれば、図６に示したＷｐ／Ｗｎ比が相対的に大きいＮＯＲゲートを第２スタンダードセル２１ｘとして図１５に示すように置換する。この結果、第１スタンダードセルの立ち上がり時間Ｔrが短く且つ立ち下がり時間Ｔfが長くなるので、パス２１全体としてのパス２１全体の差分│Ｔrt-Ｔft│を低減することができる。一方、第１スタンダードセル２１ｄがはじめから図６に示したＷｐ／Ｗｎ比が相対的に大きいＮＯＲゲートであれば、ＮＯＲゲートのｐＭＯＳトランジスタＱｐ１，Ｑｐ２のゲート幅Ｗｐをさらに大きくすることはレイアウト制約上難しいので、他の対象に着目する。また、１つの第１スタンダードセル２１ｄを第２スタンダードセル２１ｘに置換してもパス２１全体の差分│Ｔrt-Ｔft│が解消されない場合は、更に他の第１スタンダードセル２１ａ〜２１ｃ，２１ｅ〜２１ｈのうち一或いは複数を置換する。

例えば、置換部１３２は、ＮＯＲゲートの前段或いは後段の第１スタンダードセル２１ｃ，２１ｅを置換しても良い。置換部１３２は、前段のＮＡＮＤゲートの第１スタンダードセル２１ｃ、及び後段のＮＯＴゲートの第１スタンダードセル２１ｅを、図１５に示すようにＷｐ／Ｗｎ比が相対的に小さい第２スタンダードセル２１ｙ，２１ｚにそれぞれ置換する。この結果、第２スタンダードセル２１ｙ，２１ｚにおいて、立ち上がり時間Ｔｒが短く且つ立ち下がり時間Ｔｒが長くなるので、パス２１全体としてのパス２１全体の差分│Ｔrt-Ｔft│を低減することができる。更に、置換部１３２は、第１スタンダードセル２１ｂ，２１ｆをＷｐ／Ｗｎ比が相対的に大きい第２スタンダードセルに置換し、更には第１スタンダードセル２１ｇをＷｐ／Ｗｎ比が相対的に小さい第２スタンダードセルに置換ても良い。置換後のレイアウトは、図１に示したレイアウト記憶装置４に格納される。

また、ＣＰＵ１は、図示を省略した記憶装置管理手段を更に備える。セルライブラリ２、デザインルール記憶装置３及び解析結果記憶装置５との入出力が必要な場合は、記憶装置管理手段を介して、必要なデータの読み出し・書き込み処理がなされる。

図１に示した入力装置７としては、例えばキーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声入力装置等の特殊入力装置が使用可能である。出力装置８としては、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。主記憶装置には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ１において実行されるプログラムを格納しているプログラム記憶装置等として機能する（プログラムの詳細は後述する。）。ＲＡＭは、ＣＰＵ１におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置６としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。また、入力装置７、出力装置８等をＣＰＵ１につなぐ図示を省略した入出力制御装置（インターフェース）を備える。

次に、図１に示した設計装置を用いた半導体集積回路の設計方法を、図１６のフローチャートを参照しながら説明する。

（イ）ステップＳ１において、図１に示した配置手段１１は、デザインルール記憶装置３に格納されたデザインルール、及びセルライブラリ２に格納されたスタンダードセルを読み出す。そして、配置手段１１は、デザインルールを参照しながら、図１３に示すように第１スタンダードセル２１ａ〜２１ｖ、電源配線１０１及び接地配線１０２等を配置することにより、レイアウト設計を行う。レイアウトは、レイアウト記憶装置４に格納される。

（ロ）ステップＳ２のステップＳ２１〜Ｓ２３において、図１に示した解析手段１２は、レイアウト記憶装置４に格納されたレイアウトを読み出す。解析手段１２は、図１４に示した複数の第１スタンダードセル２１ａ〜２１ｈが接続されたパス２１のタイミング解析を行う。ステップＳ２１において、立ち上がり計算部１２１がパス２１全体の立ち上がり時間Ｔrtを計算する。ステップＳ２２において、立ち下がり計算部１２２がパス２１全体の立ち下がり時間Ｔftを計算する。ステップＳ２３において、差分計算部１２３がパス２１全体の差分│Ｔrt-Ｔft│を計算する。この結果、パス２１全体の立ち上がり時間Ｔrtがパス２１全体の立ち下がり時間Ｔfよりも大きいとして以下説明する。解析結果は、図１に示した解析結果記憶装置５に格納される。

（ハ）ステップＳ３のステップＳ３１，Ｓ３２において、図１に示した置換手段１３は、第１スタンダードセル２１ａ〜２１ｈのうち一或いは複数を、Ｗｐ／Ｗｎ比の異なる第２スタンダードセルに置換する。ステップＳ３１において、判断部１３１は、第１スタンダードセル２１ａ〜２１ｈのパターンが、Ｗｐ／Ｗｎ比が相対的に大きいパターンか、或いは小さいパターンか判断する。置換部１３２は、解析結果記憶装置５に格納された解析結果、及び判断部１３１による判断の結果に基づいて、例えば図６に示したＮＯＲゲートの第１スタンダードセル２１ｄを、Ｗｐ／Ｗｎ比が大きい図２に示したパターンの第２スタンダードセル２１ｘに置換する。パス２１全体の差分│Ｔrt-Ｔft│がまだ解消されなければ、第１スタンダードセル２１ｃ，２１ｅを、Ｗｐ／Ｗｎ比が相対的に小さい第２スタンダードセル２１ｙ，２１ｚに置換する。置換後のレイアウトは、図１に示したレイアウト記憶装置４に格納される。

本発明の実施の形態によれば、パス２１全体の差分│Ｔrt-Ｔft│をなくすように、個々の第１スタンダードセル２１ａ〜２１ｖを第２スタンダードセルに置換することで、スタンダードセル単体をみると立ち上がり時間Ｔrと立ち下がり時間Ｔfに差分があっても、パス２１全体の差分│Ｔrt-Ｔft│を低減・解消することができ、パス２１の高速化を図ることが可能となる。

更に、Ｗｐ／Ｗｎ比の異なる第２スタンダードセルに置換しても、第１スタンダードセル２１ａ〜２１ｖと第２スタンダードセルの列方向に測った高さは互いに等しいので、周辺のスタンダードセルに影響を与えることはない。更に、ｐＭＯＳトランジスタのゲート幅ＷｐとｎＭＯＳトランジスタのゲート幅Ｗｎの和が互いに等しいので、入力容量は略不変であり、前段のパス２１に影響を与えない。

また、置換部１３２は、１つのパス２１で３つの第１スタンダードセル２１ｃ〜２１ｅを第２スタンダードセル２１ｘ〜２１ｚに置換する一例を説明したが、パス２１全体の差分│Ｔrt-Ｔft│が最小或いはなくなるまで、必要に応じて適宜第１スタンダードセル２１ａ〜２１ｈのうち１つのみの第１スタンダードセル、或いは４つ以上の複数の第１スタンダードセルを第２スタンダードセルにそれぞれ置換しても良い。

また、パス２１全体の差分│Ｔrt-Ｔft│を計算して、パス２１全体の差分│Ｔrt-Ｔft│をなくすように置換する例を説明したが、解析手段１２が、パス２１全体の立ち上がり時間Ｔrtと立ち下がり時間Ｔfとの平均値である平均遅延時間を計算しても良い。更に、置換手段１３が、パス２１全体の平均遅延時間が最小となるように、個々の第１スタンダードセル２１ａ〜２１ｈを第２スタンダードセルに置換しても良い。

図１６に示した一連の操作は、図１６と等価なアルゴリズムのプログラム（設計プログラム）により、図１に示した設計装置を制御して実行出来る。このプログラムは、図１に示した設計装置の主記憶装置６に記憶させればよい。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を設計装置の主記憶装置６に読み込ませることにより、本発明の一連の操作を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテープ、オープンリールテープなどが「コンピュータ読取り可能な記録媒体」に含まれる。例えば、設計装置の本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）および光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムを設計装置を構成するプログラム記憶装置にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置としてのカセットテープを用いることもできる。さらに、インターネット等の通信ネットワークを介して、プログラムを記憶装置に格納することが可能である。

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。既に述べた実施の形態の説明においては、半導体集積回路をバルク基板に形成するものとして説明したが、図１７に示すように、半導体集積回路をＳＯＩ基板に形成しても良い。半導体集積回路は、絶縁層１１３上に配置されたＳＯＩ層（活性層）１１５に形成される。図４に示すようにバルク基板に形成する場合、ｎウェル１０８及びｐウェル１０９を深く形成する必要があり、デザインルールによる制約が比較的大きい。図１７に示すようなＳＯＩ基板を用いれば、図４に示したバルク基板の場合と比して制約が小さいので、ｎウェル１０８とｐウェル１０９の間の素子分離領域１１４の幅Ｗｉを小さくすることができる。この結果、ｎＭＯＳトランジスタＱｎ１，Ｑｎ２のゲート幅ＷｎとｐＭＯＳトランジスタＱｐ１，Ｑｐ２のゲート幅Ｗｐのマージンが大きくなり、柔軟な回路設計が可能となる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の実施の形態に係る設計装置の一例を示すブロック図である。 本発明の実施の形態に係るＮＯＲゲートの一例を示す平面図である。 本発明の実施の形態に係るＮＯＲゲートの一例を示す断面図（図２のＡ−Ａ方向に沿った断面図）である。 本発明の実施の形態に係るＮＯＲゲートの一例を示す他の断面図（図２のＢ−Ｂ方向に沿った断面図）である。 本発明の実施の形態に係るＮＯＲゲートの一例を示す更に他の断面図（図２のＣ−Ｃ方向に沿った断面図）である。 本発明の実施の形態に係るＮＯＲゲートの他の一例を示す平面図である。 本発明の実施の形態に係るＮＯＲゲートの一例を示す回路図である。 本発明の実施の形態に係るＮＯＲゲートの立ち下がり時間を説明するためのグラフである。 本発明の実施の形態に係るＮＯＲゲートの立ち上がり時間を説明するためのグラフである。 本発明の実施の形態に係るゲート幅と遅延時間の関係を示すグラフである。 本発明の実施の形態に係るＮＡＮＤゲートの一例を示す回路図である。 本発明の実施の形態に係るＮＯＴゲートの一例を示す回路図である。 本発明の実施の形態に係る半導体集積回路の一例を示す平面図である。 本発明の実施の形態に係る置換前のパスの一例を示す回路図である。 本発明の実施の形態に係る置換後のパスの一例を示す回路図である。 本発明の実施の形態に係る半導体集積回路の設計方法を説明するためのフローチャートである。 本発明のその他の実施の形態に係る半導体集積回路の一例を示す断面図である。

符号の説明

１…ＣＰＵ
２…セルライブラリ
３…デザインルール記憶装置
４…解析結果記憶装置
５…主記憶装置
６…入力装置
７…出力装置
１１…配置手段
１２…解析手段
１３…置換手段
２１…パス
２１ａ〜２１ｖ…第１スタンダードセル
２１ｘ〜２１ｚ…第２スタンダードセル
１２１…立ち上がり計算部
１２２…立ち下がり計算部
１２３…差分計算部
１３１…判断部
１３２…置換部

Claims (5)

1. 解析手段が、列方向に隣接するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタをそれぞれ含む複数の第１スタンダードセルを互いに接続したパスを解析するステップと、
   置換手段が、前記解析の結果に基づいて、前記第１スタンダードセルを、前記第１スタンダードセルと前記列方向の高さが等しく且つ前記ｐＭＯＳトランジスタのゲート幅と前記ｎＭＯＳトランジスタのゲート幅の比が異なる第２スタンダードセルに置換するステップ
   とを含むことを特徴とする設計方法。
2. 前記パスを解析するステップは、
   前記パス全体の立ち上がり時間を計算し、
   前記パス全体の立ち下がり時間を計算し、
   前記パス全体の立ち上がり時間と前記立ち下がり時間との差分を計算する
   ことを含むことを特徴とする請求項１に記載の設計方法。
3. 前記第１スタンダードセルを前記第２スタンダードセルに置換するステップは、前記差分を小さくするように前記第１スタンダードセルを前記第２スタンダードセルに置換することを含むことを特徴とする請求項２に記載の設計方法。
4. 前記第１スタンダードセルを第２スタンダードセルに置換するステップは、
   前記第１スタンダードセルが、前記ｐＭＯＳトランジスタのゲート幅と前記ｎＭＯＳトランジスタのゲート幅との比が互いに異なるパターンのうちいずれであるか判断し、
   前記判断の結果に基づいて、前記第１スタンダードセルを前記第２スタンダードセルに置換すること
   を含むことを特徴とする請求項１〜３のいずれか１項に記載の設計方法。
5. 解析手段が、レイアウト記憶装置に格納されたレイアウトの、列方向に隣接するチャネルＭＯＳトランジスタ及びｎＭＯＳトランジスタをそれぞれ含む複数の第１スタンダードセルを互いに接続したパスを解析する命令と、
   置換手段が、前記解析の結果に基づいて、前記第１スタンダードセルを、前記第１スタンダードセルと前記列方向の高さが等しく且つ前記ｐＭＯＳトランジスタのゲート幅と前記ｎＭＯＳトランジスタのゲート幅の比が異なる第２スタンダードセルに置換する命令
   とをコンピュータに実行させることを特徴とする設計プログラム。
   

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