JP2006339252A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To avoid large design variation caused by design changes of power supply wiring accompanied by design changes of a cell region. <P>SOLUTION: A cell region 6 is arranged in the central part of a chip 1, and a first pad 2 is arranged in a circumference. A semiconductor device 20 includes power supply wiring 8 which extends from the first pad 2 to the cell region 6 and supplies power supply. On the cell region 6, many second pads 3 connected with the power supply wiring 8 are arranged separately one another. When the voltage drop of the power supply wiring 8 beyond a design is discovered in simulation, a re-design of cell region 3 can be avoided only by selecting a pad 3a for bonding from among the second pads 3 which carry out wire bonding to the external power supply. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明はセル領域の周辺に電源パッドが設けられた半導体装置及びその製造方法に関し、とくにセル領域の設計又は設計変更に伴う電源配線の変更を回避できる半導体装置及びその設計・製造方法に関する。   The present invention relates to a semiconductor device in which a power supply pad is provided in the periphery of a cell region and a manufacturing method thereof, and more particularly to a semiconductor device capable of avoiding a change in power supply wiring accompanying a design of the cell region or a design change, and a design and manufacturing method thereof.

スタンダードセル又はゲートアレイは、顧客が所望する機能を有する半導体装置を短期間で設計・製造できる方法として広く実用に供されている。これらの方法は、基本セルを半導体チップ上のセル領域に規則的に敷きつめて配列した後、この基本セルを相互に配線して所望の機能回路を構成するように配線パターンを設計する。そして、配線パターンの設計に基づきウエーハ工程が実行され、所望の機能を有する集積回路が製造される。   A standard cell or a gate array is widely used as a method for designing and manufacturing a semiconductor device having a function desired by a customer in a short period of time. In these methods, basic cells are regularly arranged in a cell region on a semiconductor chip and arranged, and then the basic cells are interconnected to design a desired functional circuit. Then, a wafer process is executed based on the design of the wiring pattern, and an integrated circuit having a desired function is manufactured.

従来、この種の半導体装置では、半導体チップの中央部分に基本セルが敷きつめられたセル領域を配置し、その半導体チップの周縁部（チップの周縁部分）にセル領域を囲むように多数のパッドを配置する。これらのパッドの一部は電源パッドであり、電源が供給される外部端子、例えばリードフレームのインナーリードへワイヤボンディングにより接続される。電源電圧は、このワイヤを通して電源パッドに供給される。電源パッドにはセル領域の全域に延在する電源配線が接続されており、この電源配線を通して電源パッドから必要なセルへの電源が供給される。   Conventionally, in this type of semiconductor device, a cell region in which a basic cell is placed in the central portion of a semiconductor chip is arranged, and a large number of pads are provided so as to surround the cell region at the peripheral portion of the semiconductor chip (peripheral portion of the chip). Deploy. Some of these pads are power pads, and are connected to external terminals to which power is supplied, for example, inner leads of a lead frame by wire bonding. A power supply voltage is supplied to the power supply pad through this wire. The power supply pad is connected to a power supply wiring extending over the entire cell region, and power is supplied from the power supply pad to a necessary cell through the power supply wiring.

このように、スタンダードセル又はゲートアレイを設計・製造するには、まず初めに、機能回路の回路規模から必要となるセル数、即ちセル領域の大きさを推定する。同時に、顧客の要望する信号入出力用パッドの個数と、機能回路に必要な電流容量を確保できるだけの電源パッドの個数を決定する。そして、推定されたセル領域の大きさを配置することができ、かつ、必要なパッドの全てをチップの周縁部に配置できるようにチップの大きさを決定する。   Thus, in order to design / manufacture standard cells or gate arrays, first, the required number of cells, that is, the size of the cell region, is estimated from the circuit scale of the functional circuit. At the same time, the number of signal input / output pads requested by the customer and the number of power supply pads that can secure the current capacity necessary for the functional circuit are determined. Then, the size of the chip is determined so that the estimated size of the cell region can be arranged and all the necessary pads can be arranged on the peripheral portion of the chip.

しかし、セル領域の大きさに較べてパッド数が多い場合、パッドをチップ外周に沿って配置すると、パッドとセル領域の間にセルもパッドも配置されない無用の空白領域が形成され、徒にチップ面積を増加させてしまう。   However, when the number of pads is large compared to the size of the cell area, if the pads are arranged along the outer periphery of the chip, a useless blank area in which neither cells nor pads are arranged is formed between the pad and the cell area. Increase the area.

また、一般にセル領域の中央部分ほど電源配線の電流容量が不足しやすく，電源配線の抵抗に起因する電圧降下（以下「ＩＲドロップ」という。）により機能回路へ規格電圧を供給できなくなるおそれが高い。このような事態が生ずると、電源配線領域を拡幅したり電源パッドを追加したりしなければならず、セル領域の面積の増大やパッド数の増加を招きチップ面積が増加してしまう。このようなＩＲドロップの影響は、配線の微細化及び回路動作の高速化に伴いますます顕著になっている。   In general, the current capacity of the power supply wiring tends to be insufficient at the center of the cell region, and there is a high possibility that the standard voltage cannot be supplied to the functional circuit due to a voltage drop (hereinafter referred to as “IR drop”) caused by the resistance of the power supply wiring. . When such a situation occurs, it is necessary to widen the power supply wiring region or add a power supply pad, which increases the area of the cell region and the number of pads, thereby increasing the chip area. The influence of such an IR drop becomes more conspicuous as the wiring becomes finer and the circuit operation speeds up.

かかる空白領域の発生や電源配線領域の拡幅に伴うチップ面積の増加を避けるため、チップ周縁部に配置された電源パッドの他に、チップ内部にも電源パッドを配置した半導体装置が発明された（特許文献１を参照。）。   In order to avoid the increase of the chip area due to the generation of such a blank region and the widening of the power supply wiring region, a semiconductor device was invented in which a power supply pad was arranged inside the chip in addition to the power supply pad arranged at the peripheral edge of the chip ( (See Patent Document 1).

図７は従来の半導体装置斜視図であり、チップ内部にも電源パッドを配置した半導体装置を表している。この半導体装置は、図７を参照して、チップ１周縁部に信号入出力パッド２ｃ及び電源パッド２ａ、２ｂからなる第１のパッドが配置され、その内部（チップ１中央部）に機能回路１２と電源パッド１１ａ、１１ｂが配置されている。これらチップ１周縁部及び中央部に配置された電源パッド２ａ、２ｂ、１１ａ、１１ｂは、リードフレームのインナーリード５又はチップ１周縁部に配置された電源パッド２ａ、２ｂへワイヤボンディングにより接続され、このワイヤ１４ａ、１４ｂを介して外部から電源が供給される。   FIG. 7 is a perspective view of a conventional semiconductor device, showing a semiconductor device in which a power supply pad is also arranged inside a chip. Referring to FIG. 7, in this semiconductor device, a first pad including a signal input / output pad 2c and power supply pads 2a and 2b is arranged at the peripheral portion of the chip 1, and a functional circuit 12 is provided inside (a center portion of the chip 1). And power supply pads 11a and 11b. The power pads 2a, 2b, 11a, and 11b arranged at the peripheral edge and the center of the chip 1 are connected to the inner lead 5 of the lead frame or the power pads 2a and 2b disposed at the peripheral edge of the chip 1 by wire bonding. Power is supplied from the outside through the wires 14a and 14b.

機能回路１２の電源は、チップ１周縁部に配置された電源パッド２ａ、２ｂからチップ１上に形成された不図示の電源配線を介して供給される。さらに、チップ１中央部に配置した電源パッド１１ａ、１１ｂからこの電源パッド１１ａ、１１ｂに接続する電源配線を介して機能回路１２へ電源が供給される。従って、機能回路の電源は、チップ１周縁部の電源パッド２ａ、２ｂから電源配線を介する経路と、チップ１中央部の電源パッド１１ａ、１１ｂからの経路との２経路から供給される。   The power of the functional circuit 12 is supplied from power pads 2a and 2b arranged on the periphery of the chip 1 through power supply wiring (not shown) formed on the chip 1. Further, power is supplied from the power pads 11a and 11b arranged at the center of the chip 1 to the functional circuit 12 through power wirings connected to the power pads 11a and 11b. Therefore, the power of the functional circuit is supplied from two paths, that is, the path from the power pads 2a and 2b at the peripheral edge of the chip 1 through the power wiring and the path from the power pads 11a and 11b at the center of the chip 1.

上記発明では、チップ１中央部へ電源パッド１１ａ、１１ｂを配置することにより、チップ１中央部に配置された機能回路１２へワイヤ１４ａ、１４ｂを介して電源を供給することができるので、チップ１中央部のＩＲドロップの影響を緩和することができる。また、チップ１中央部に配置された機能回路１２に電源を供給するための電源パッド１１ａ、１１ｂをチップ１中央部に配置することで、チップ１周縁部に配置する電源パッド２ａ、２ｂの個数を削減することができる。このため、パッド数が多いことに起因する半導体チップ面積の増加を抑制することができる。
特開２００４−２２１２６０号公報 In the above invention, the power supply pads 11a and 11b are arranged at the center of the chip 1 so that power can be supplied to the functional circuit 12 arranged at the center of the chip 1 via the wires 14a and 14b. The influence of the IR drop at the center can be mitigated. Further, the number of power supply pads 2a and 2b arranged at the peripheral portion of the chip 1 is set by arranging power supply pads 11a and 11b for supplying power to the functional circuit 12 arranged at the central portion of the chip 1 in the central portion of the chip 1. Can be reduced. For this reason, the increase in the area of the semiconductor chip due to the large number of pads can be suppressed.
JP 2004-221260 A

上述したように、半導体チップ１の中央部にセルを敷きつめたセル領域を配置し、半導体チップ１の周縁部に電源パッド２ａ、２ｂを含めてパッド２を配置する半導体装置では、多数のパッド２をチップ１周縁部に配置するためにチップ１の辺長を長くしなければならず、あるいは、ＩＲドロップによる電圧降下を抑制するために大きな配線領域を確保しなければならず、チップ１面積の増加を招いていた。   As described above, in the semiconductor device in which the cell region in which the cells are arranged is arranged in the central portion of the semiconductor chip 1 and the pads 2 including the power supply pads 2a and 2b are arranged in the peripheral portion of the semiconductor chip 1, a large number of pads 2 are provided. In order to arrange the chip at the periphery of the chip 1, the side length of the chip 1 must be increased, or a large wiring area must be ensured in order to suppress the voltage drop due to the IR drop. An increase was incurred.

これらのチップ１面積の増加は、チップ１中央部に外部電源が供給される電源パッド１１ａ、１１ｂを配置し、この電源パッド１１ａ、１１ｂから機能回路１２へ電源を供給する従来の半導体装置により一応回避することができる。   The increase in the area of the chip 1 is temporarily provided by a conventional semiconductor device in which power supply pads 11a and 11b to which external power is supplied are arranged in the center of the chip 1 and power is supplied from the power supply pads 11a and 11b to the functional circuit 12. It can be avoided.

しかし、上述した従来の半導体装置では、機能回路１２の設計と同時にその機能回路１２に必要な電源パッド１１ａ、１１ｂの配置をも設計していた。このため、機能回路１２の設計変更がなされるごとに、電源パッド１１ａ、１１ｂの有無及び配置を再度設計し直さなければならない。電源パッド１１ａ、１１ｂの有無又は配置に変更が生ずると、セル領域に形成される機能回路１２の配置をも再度変更しなければならない。その結果、機能回路１２及び電源パッド１１ａ、１１ｂの配置の設計変更は、全面的な設計変更に至ることが多く製造コストが増加するおそれがあった。   However, in the conventional semiconductor device described above, the arrangement of the power supply pads 11a and 11b necessary for the functional circuit 12 is designed simultaneously with the design of the functional circuit 12. For this reason, each time the design of the functional circuit 12 is changed, the presence / absence and arrangement of the power supply pads 11a and 11b must be redesigned. When there is a change in the presence / absence or arrangement of the power supply pads 11a and 11b, the arrangement of the functional circuit 12 formed in the cell region must be changed again. As a result, the design change of the arrangement of the functional circuit 12 and the power supply pads 11a and 11b often leads to a full design change, which may increase the manufacturing cost.

このような設計変更は、一旦設計された機能回路１２をセル領域に配置した後に行なわれるシミュレーションにより、機能回路１２の動作不良あるいは設計値以上のＩＲドロップ等の障害が検知された場合に必要となる。また、顧客が所望する機能に変更があった場合にも設計変更が必要となる。この場合、機能回路１２及び電源・入出力パッド２、１１ａ、１１ｂの配置を初めからやり直すことになり、全面的な再設計につながるため製造コストが増加するという問題がある。   Such a design change is necessary when an operation failure of the functional circuit 12 or a failure such as an IR drop exceeding the design value is detected by simulation performed after the designed functional circuit 12 is arranged in the cell region. Become. Moreover, a design change is also required when there is a change in the function desired by the customer. In this case, the arrangement of the functional circuit 12 and the power / input / output pads 2, 11 a, and 11 b is re-started from the beginning, which leads to a complete redesign, resulting in an increase in manufacturing cost.

本発明は、チップ中央部にセル領域を配置しチップ周縁部に電源パッドを配した半導体装置に関し、チップ面積を小さくするためにチップ中央部に電源パッド配置し、かつ機能回路が設計変更されても電源配線及び電源パッドの再設計を回避することで、製造コストを低減することができる半導体装置及びその製造方法を提供することを目的とする。   The present invention relates to a semiconductor device in which a cell region is arranged at the center of a chip and a power pad is arranged at the periphery of the chip, and the power pad is arranged at the center of the chip and the functional circuit is redesigned to reduce the chip area. Another object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can reduce the manufacturing cost by avoiding redesign of the power supply wiring and the power supply pad.

上記課題を解決するための本発明の第１の構成に係る半導体装置は、チップの中央部に形成されたセル領域と、チップの周縁部に配置された第１のパッドと、第１のパッドからセル領域へ電源を供給する電源配線とを備えた半導体装置に関し、セル領域上に、電源配線に接続された複数の第２のパッドが互いに分離されて配置されていることを特徴とする。   A semiconductor device according to a first configuration of the present invention for solving the above problems includes a cell region formed in a central portion of a chip, a first pad disposed in a peripheral portion of the chip, and a first pad. A semiconductor device including a power supply wiring for supplying power to the cell region is characterized in that a plurality of second pads connected to the power supply wiring are arranged separately from each other on the cell region.

本構成の半導体装置では、セル領域上に第２のパッドが複数配置されている。この第２のパッドには、セル領域へ電源を供給するための電源配線が接続されている。従って、電源が供給されるワイヤをこの第２のパッドへボンディングすることで、ボンディングされた第２のパッドからその近傍の電源配線を介してセル領域へ電源を供給することができる。   In the semiconductor device having this configuration, a plurality of second pads are arranged on the cell region. A power supply wiring for supplying power to the cell region is connected to the second pad. Therefore, by bonding a wire to which power is supplied to the second pad, it is possible to supply power to the cell region from the bonded second pad via the power supply wiring in the vicinity thereof.

この構成では、機能回路ないしセル領域のシミュレーション若しくは機能試験において電源配線の電流容量不足が発見されても、或いは機能回路ないしセル領域の設計変更により電源配線の電流容量が不足することになっても、電流容量が不足する部分（電源配線の一部分）に近い第２のパッドを選択し、選択された第２のパッドへ電源を供給するワイヤをボンディングするだけで電源配線の容量不足を解消することができる。このように、レイアウト設計の変更に際して電源配線及び電源パッドの再設計を必要としないので、レイアウト設計及びその設計変更を行なっても、電源配線及び電源パッドの再設計に起因して発生するセル領域の大規模な修正を伴う再設計を回避することができる。   In this configuration, even if the current capacity of the power supply wiring is found insufficient in the simulation or functional test of the functional circuit or cell area, or the current capacity of the power supply wiring becomes insufficient due to the design change of the functional circuit or cell area. To eliminate the shortage of power supply wiring capacity by simply selecting a second pad that is close to the portion where current capacity is insufficient (a part of the power supply wiring) and bonding a wire that supplies power to the selected second pad. Can do. As described above, since the power supply wiring and the power pad need not be redesigned when the layout design is changed, the cell region generated due to the redesign of the power supply wiring and the power pad even if the layout design and the design change are performed. Redesign with large-scale modifications can be avoided.

なお、ワイヤボンディングは、設計工程及びウエーハ工程を終了し、チップに分割した後に行なわれる。従って、電源配線容量及び電源パッド数の不足をチップ分割後に解消することができる。このため、セル領域の設計あるいはその変更を、電源配線及び電源パッドの配置を考慮することなく進めることができるので、本発明の半導体装置は従来の半導体装置に較べて設計及びその変更が容易になる。   Note that the wire bonding is performed after the design process and the wafer process are completed and divided into chips. Therefore, the shortage of the power supply wiring capacity and the number of power supply pads can be solved after the chip division. For this reason, since the design of the cell region or its change can be advanced without considering the arrangement of the power supply wiring and the power supply pad, the semiconductor device of the present invention can be easily designed and changed as compared with the conventional semiconductor device. Become.

また、セル領域上に配置された複数の第２のパッドを電源パッドとして利用することができるので、チップ周縁部の電源パッドの個数が削減され、パッド数に起因するチップ寸法の増大を抑制することができる。   Further, since the plurality of second pads arranged on the cell region can be used as power supply pads, the number of power supply pads on the peripheral edge of the chip is reduced, and an increase in chip size due to the number of pads is suppressed. be able to.

なお、本明細書の「複数の第２のパッド」は、セル領域の設計で実際に必要となる第２のパッドの個数よりも多数配置されている。従って、電源を供給するワイヤがボンディングされる第２のパッドの他にボンディングされない又は電源が供給されない第２のパッドが存在することを意味する。   It should be noted that the “plurality of second pads” in this specification is arranged in a larger number than the number of second pads actually required in the design of the cell region. Therefore, in addition to the second pad to which a wire for supplying power is bonded, there is a second pad that is not bonded or to which power is not supplied.

なお、複数の第２パッドの中からのワイヤボンディング用のパッドの選択は、例えば設計工程におけるシミュレーションにより電源配線のＩＲドロップを算出し、ＩＲドロップが規定の範囲に納まるように選択することで行なうことができる。また、ウエーハ工程を終了後、チップの動作試験において電源配線の電流容量の不足が検出された後に、電流容量を補充するために選択を行なうこともできる。   Note that the selection of a wire bonding pad from among the plurality of second pads is performed by, for example, calculating the IR drop of the power supply wiring by simulation in the design process and selecting the IR drop to be within a specified range. be able to. Further, after the wafer process is completed, after a shortage of the current capacity of the power supply wiring is detected in the chip operation test, a selection can be made to supplement the current capacity.

この第２のパッドは、設計レイアウト上又はウエーハ工程上で許される範囲内で多数配置することが、ワイヤボンディングされる第２のパッドの選択支を多くする観点から望ましい。また、第２のパッドを、セル領域の全面にほぼ均一な密度で分布するように配置してもよい。例えば、セル領域全面に格子状に配置することができる。このように配置することで、第２パッドの配置に規則性を持たせて設計を簡略化すると同時に、セル領域内の任意の位置に必要な電源を供給することができる。さらに、チップの対角線あるいは他の線に沿って列状に配置して、第２のパッドにボンディングされたワイヤが交差して接触することを防止することもできる。もちろん、最も電源パッドが必要と予想される領域、例えばチップの中央部分にのみ配置することもできる。この配置は、ボンディングワイヤをチップ中央部から外周へ放射状に引き出すことができるので、ワイヤの接触を防止する効果がある。   It is desirable that a large number of the second pads be arranged within a range allowed in the design layout or the wafer process from the viewpoint of increasing the selection of the second pads to be wire bonded. Further, the second pads may be arranged so as to be distributed with a substantially uniform density over the entire surface of the cell region. For example, it can be arranged in a grid pattern on the entire cell region. By arranging in this way, the arrangement of the second pad can be given regularity to simplify the design, and at the same time, the necessary power can be supplied to any position in the cell region. Furthermore, it can also arrange | position in a line form along the diagonal of a chip | tip, or another line, and it can also prevent that the wire bonded to the 2nd pad cross | intersects and contacts. Of course, it can be arranged only in an area where the power supply pad is expected to be most necessary, for example, in the central portion of the chip. This arrangement has an effect of preventing contact of the wires because the bonding wires can be drawn out radially from the center of the chip to the outer periphery.

本発明の第１の構成において、セル領域上に第２のパッドと共に中継用パッドを設けることができる。即ち、セル領域上に第２のパッドと中継用パッドとが混在して配置されている。中継用パッドは、電源配線及びセル領域の配線から絶縁分離されており、半導体装置の機能に何ら影響を与えない。この中継用パッドは、第２パッドにボンディングされたワイヤを中間点でボンディングして固定するために用いられる。即ち、ワイヤは、第２パッドから中継用パッドにワイヤボンディングされ、さらに中継用パッドから電源まで引き出される。この構成では、第２のパッドがチップ中央近くに配置されているためワイヤ長が長くなる場合でも、ワイヤを途中で固定することができるから、ワイヤが撓んで他のパッドや他のワイヤに接触することを防止することができる。   In the first configuration of the present invention, a relay pad can be provided together with the second pad on the cell region. That is, the second pad and the relay pad are mixedly arranged on the cell region. The relay pad is insulated and separated from the power supply wiring and the cell region wiring, and does not affect the function of the semiconductor device. This relay pad is used to bond and fix the wire bonded to the second pad at an intermediate point. That is, the wire is wire-bonded from the second pad to the relay pad, and further drawn from the relay pad to the power source. In this configuration, since the second pad is arranged near the center of the chip, even when the wire length is long, the wire can be fixed halfway, so that the wire bends and contacts other pads or other wires. Can be prevented.

本発明の第２の構成に係る半導体装置の製造方法は、セル領域上に電源パッドが形成された半導体装置の設計方法に関する。本構成では、まず、チップ中央部にセル領域を、チップ周縁部に第１のパッドを、第１のパッドからセル領域へ延在する電源配線を配置し、その後セル領域上に、電源配線に接続された複数の第２のパッドを互いに分離して配置する。この工程により、上記第１の構成と同様の半導体装置が設計される。   The method for manufacturing a semiconductor device according to the second configuration of the present invention relates to a method for designing a semiconductor device in which a power supply pad is formed on a cell region. In this configuration, first, the cell region is arranged at the center of the chip, the first pad is arranged at the periphery of the chip, and the power supply wiring extending from the first pad to the cell region is arranged, and then the power supply wiring is arranged on the cell region. A plurality of connected second pads are arranged separately from each other. By this step, a semiconductor device similar to the first configuration is designed.

本第２の構成では、さらに、電源配線に流れる電流をシミュレートして、前記電源配線の電流容量が不足する配線部分を抽出し、その抽出された配線部分又はその近傍に接続されている第２のパッドをワイヤボンディング用パッドとして選択する。この選択された第２のパッドは、後工程で電源を供給するためのワイヤをボンディングするパッドとして用いられる。   In the second configuration, the current flowing in the power supply wiring is further simulated to extract the wiring portion where the current capacity of the power supply wiring is insufficient, and the second wiring portion connected to the extracted wiring portion or the vicinity thereof is extracted. 2 pads are selected as wire bonding pads. The selected second pad is used as a pad for bonding a wire for supplying power in a subsequent process.

このように上記第２の構成では、予めセル領域上に複数の第２のパッドを配置した半導体装置を設計し、次いで、その半導体装置をシミュレートして、電流容量が不足する電源配線の近くの第２のパッドをワイヤボンディング用パッドとして選択する。   As described above, in the second configuration, a semiconductor device in which a plurality of second pads are arranged in advance on a cell region is designed, and then the semiconductor device is simulated to be near a power supply wiring having insufficient current capacity. The second pad is selected as a wire bonding pad.

この構成では、電源配線の容量不足はシミュレーションに基づく第２のパッドからのボンディング用パッドの選択により解消することができるので、初めに設計された電源配線及びチップ周縁部に配置された第１のパッドを変更することなく電源配線の容量不足を解消することができる。このように、セル領域及び電源パッドの設計及び設計変更を、電源配線及び電源パッドの配置変更を考慮することなく行なうことができるので、設計変更に際しての大規模な設計変更を回避することができる。   In this configuration, the shortage of the capacity of the power supply wiring can be eliminated by selecting the bonding pad from the second pad based on the simulation. The lack of capacity of the power supply wiring can be solved without changing the pad. As described above, the design and design change of the cell region and the power supply pad can be performed without considering the change of the layout of the power supply wiring and the power supply pad, so that a large-scale design change at the time of the design change can be avoided. .

上記第２の構成において、ボンディング用パッドとして選択されなかった第２のパッドを、除去して、すなわち実際の半導体装置には配置せずに、半導体装置を設計することができる。   In the second configuration, the semiconductor device can be designed by removing the second pad that has not been selected as the bonding pad, that is, without arranging it in the actual semiconductor device.

この構成では、シミュレーション後のボンディング用パッドの選択により設計段階で動作が保証された半導体装置を、その後変更することなく生産する場合に、電源配線に接続する第２のパッドの数を少なくすることで、第２のパッドを経て侵入する水分、その他の汚染物質の侵入を抑制し信頼性を高めることができる。   In this configuration, when a semiconductor device whose operation is guaranteed at the design stage by selecting bonding pads after simulation is to be produced without change thereafter, the number of second pads connected to the power supply wiring is reduced. Therefore, it is possible to suppress the intrusion of moisture and other contaminants that enter through the second pad and improve the reliability.

本発明によれば、セル領域上に電源パッドとして使用される複数のパッドを予め配置することで、設計変更に際して電源配線及び電源パッドの再設計に伴う大規模な設計変更を回避することができる。このため、半導体装置の設計コストを低減することができる。   According to the present invention, by arranging in advance a plurality of pads used as power supply pads on the cell region, a large-scale design change accompanying redesign of the power supply wiring and the power supply pad can be avoided at the time of design change. . For this reason, the design cost of the semiconductor device can be reduced.

図１は本発明の第１実施形態斜視図であり、セル領域上に第２のパッドを配置した半導体装置をリードフレームに搭載した様子を表している。図２は本発明の第１実施形態断面図であり、図１に示す半導体装置の断面を表している。図３は本発明の第１実施形態セル領域の配置を表す平面図、図４は本発明の第１実施形態形態電源配線及び電圧分布を表す平面図である。   FIG. 1 is a perspective view of a first embodiment of the present invention, showing a state in which a semiconductor device having a second pad disposed on a cell region is mounted on a lead frame. FIG. 2 is a cross-sectional view of the first embodiment of the present invention, showing a cross section of the semiconductor device shown in FIG. FIG. 3 is a plan view showing the arrangement of cell regions in the first embodiment of the present invention, and FIG. 4 is a plan view showing power supply wiring and voltage distribution in the first embodiment of the present invention.

第１実施形態に係る半導体装置は、ＣＭＯＳスタンダードセル方式を用いて製造された半導体装置であり、図１及び図３を参照して、ほぼ正方形の半導体チップ１の主面中央部分に、ＣＭＯＳの基本セル６ａ、例えばＮＡＮＤ回路及びＮＯＲ回路からなるセル６ａが縦横に配設されたセル領域６が配置されている。そして、チップ１の周縁部に、チップ１の辺に沿って延在する帯状のパッド形成領域１０が設けられ、その領域内に第１のパッド２が列状に配置されている。また、セル領域６の外側とパッド形成領域１０の内側の間に枠状のＩ／Ｏ領域（入出力領域）７が設けられている。Ｉ／Ｏ領域７には入出力回路が列状に形成されており、この入出力回路を介して第１のパッド２とセル領域６間の入出力信号の伝達及び電源の供給がなされる。また、電源配線８への電源供給もこの入出力回路を介してなされる。   The semiconductor device according to the first embodiment is a semiconductor device manufactured by using a CMOS standard cell system. Referring to FIG. 1 and FIG. A cell region 6 is arranged in which basic cells 6a, for example, cells 6a composed of NAND circuits and NOR circuits are arranged vertically and horizontally. A band-shaped pad forming region 10 extending along the side of the chip 1 is provided at the peripheral portion of the chip 1, and the first pads 2 are arranged in a row in the region. A frame-like I / O region (input / output region) 7 is provided between the outside of the cell region 6 and the inside of the pad forming region 10. Input / output circuits are formed in a row in the I / O region 7, and input / output signals are transmitted and power is supplied between the first pad 2 and the cell region 6 through the input / output circuit. Further, power is supplied to the power supply wiring 8 through this input / output circuit.

セル領域６上には、セル領域の４辺に沿って枠状の電源配線８が設けられ、さらにその枠内を格子状に区切って延在する互いに直交する２組の平行な配線群からなる電源配線８が設けられている。この電源配線８は、図２を参照して、多層配線の最上層及び次層（図２では５層目及び４層目）に、互いに直交する平行な配線群として形成される。ほかに、最上層にのみ格子状をなす一層の電源配線８を形成してもよい。   On the cell region 6, a frame-shaped power supply wiring 8 is provided along the four sides of the cell region, and further comprises two sets of parallel wiring groups that extend in a lattice pattern inside the frame. A power supply wiring 8 is provided. Referring to FIG. 2, the power supply wiring 8 is formed as a parallel wiring group orthogonal to each other on the uppermost layer and the next layer (the fifth layer and the fourth layer in FIG. 2) of the multilayer wiring. In addition, a single-layer power supply wiring 8 having a lattice shape may be formed only in the uppermost layer.

電源配線８が形成された配線層より下層（図２では１〜３層目）には、セル６ａを構成するトランジスタ６ｂ間を接続する回路配線１７、及びセル６ａを接続して機能回路を構築するための回路配線１７の他、電源配線８から分岐して各トランジスタ６ｂへ電源を供給するサブ電源配線１６が設けられている。さらに、１〜３層目の配線層に、接地電位が印加される図外の接地配線が設けられている。通常、接地電位は第１のパッドのうちの電源パッド２ｂから供給される。   A functional circuit is constructed by connecting the circuit wiring 17 and the cell 6a connecting the transistors 6b constituting the cell 6a below the wiring layer in which the power supply wiring 8 is formed (the first to third layers in FIG. 2). In addition to the circuit wiring 17 for this purpose, a sub power supply wiring 16 that branches from the power supply wiring 8 and supplies power to each transistor 6b is provided. Further, a ground wiring (not shown) to which a ground potential is applied is provided in the first to third wiring layers. Usually, the ground potential is supplied from the power supply pad 2b of the first pads.

電源配線８上には絶縁膜１９ａ（例えば保護絶縁膜）が設けられ、その絶縁膜１９ａ上に多数の第２のパッド３が配設されている。第２のパッド３は、それぞれ電気的に分離しており、第２のパッド３直下の電源配線８へ絶縁膜１９ａを貫通するビア９を介して接続されている。この配置では、第２のパッド３の直下に硬い電源配線８が在るため、第２のパッド３へボンディングしても半導体装置の損傷のおそれが少ない。他に、第２のパッド３を電源配線８からずらして配置し、電源配線８から延在する配線とビア９とを介して第２のパッド３と電源配線８とを接続してもよい。図１では、第２のパッド３を、互いに最近接の交差点（図の上下左右方向に位置する交差点）には配置されないように、直交する電源配線８の交差点上に一つ飛びに配置している。このように、第２のパッド３を一つ飛びの交差点に配置することで、配置密度が低減されるので第２のパッド３を大きくしても容易に配置することができる。   An insulating film 19a (for example, a protective insulating film) is provided on the power supply wiring 8, and a large number of second pads 3 are disposed on the insulating film 19a. The second pads 3 are electrically separated from each other, and are connected to the power supply wiring 8 immediately below the second pad 3 through vias 9 penetrating the insulating film 19a. In this arrangement, since the hard power supply wiring 8 is located immediately below the second pad 3, there is little risk of damage to the semiconductor device even when bonding to the second pad 3. In addition, the second pad 3 may be arranged so as to be shifted from the power supply wiring 8, and the second pad 3 and the power supply wiring 8 may be connected via the wiring extending from the power supply wiring 8 and the via 9. In FIG. 1, the second pads 3 are arranged so as not to be arranged at the closest intersections (intersections located in the vertical and horizontal directions in the figure), but on the intersections of the orthogonal power supply wirings 8. Yes. In this way, by arranging the second pads 3 at one jumping intersection, the arrangement density is reduced, so that the second pads 3 can be easily arranged even if they are enlarged.

上述した本第１実施形態に係る半導体装置２０は、例えばリードフレームに搭載され、ワイヤボンディングにより外部端子に接続されて使用される。   The semiconductor device 20 according to the first embodiment described above is mounted on, for example, a lead frame and used by being connected to an external terminal by wire bonding.

図１を参照して、半導体装置２０はリードフレームの不図示のダイパッド上に固定され、チップ１の周縁部に形成された第１のパッド２とリードフレームのインナーリード５は、ワイヤボンディングされたワイヤ４を介して接続される。なお、図１では、図面を見やすくするため、信号入出力パッド２ｃとインナーリード５を接続して信号を入出力するためのワイヤを省略している。信号はインナーリード５から不図示のワイヤを介して入出力パッド２ｃへ伝達される。電源電圧が供給されるインナーリード５と第１のパッドの電源パッド２ａ、２ｂとは、電源供給用のワイヤ４ｃがボンディングされており、インナーリード５からワイヤ４ｃを介して電源パッド２ａ、２ｂへ電源電圧が供給される。記述のように、電源パッド２ａ、２ｂへ供給された電源電圧は、電源配線８に供給され、電源配線８からサブ電源配線１６を介して各セルに分配される。   Referring to FIG. 1, the semiconductor device 20 is fixed on a die pad (not shown) of the lead frame, and the first pad 2 formed on the peripheral edge of the chip 1 and the inner lead 5 of the lead frame are wire-bonded. It is connected via a wire 4. In FIG. 1, wires for inputting / outputting signals by connecting the signal input / output pads 2c and the inner leads 5 are omitted for easy understanding of the drawing. The signal is transmitted from the inner lead 5 to the input / output pad 2c via a wire (not shown). A power supply wire 4c is bonded to the inner lead 5 to which the power supply voltage is supplied and the power pads 2a and 2b of the first pad, and the power supply pads 2a and 2b are connected from the inner lead 5 through the wire 4c. A power supply voltage is supplied. As described, the power supply voltage supplied to the power supply pads 2 a and 2 b is supplied to the power supply wiring 8 and is distributed from the power supply wiring 8 to each cell via the sub power supply wiring 16.

セル領域６上に配設された第２のパッド３の中から、電源配線８の電流容量不足を補うために必要なボンディング用パッド３ａが位置及び個数を考慮して予め選択されている。このボンディング用パッド３ａにはワイヤ４ａ又はワイヤ４ｂの一端がボンディングされる。ワイヤ４ａ及びワイヤ４ｂの他端はそれぞれ、電源が供給されるインナーリード５及びチップ１周縁部に形成された電源パッド２ａ（第１のパッド２）の一つにボンディングされている。従って、ボンディング用パッド３ａには、外部端子であるインナーリード５からワイヤ４ａを介して電源が供給されるものと、インナーリード５からワイヤ４ｃを介して電源パッド２ａに供給された後、この電源パッド２ａからワイヤ４ｂを介して電源が供給されるものとの２種類が混在している。勿論、必要ならば、何れか一方の種類のみを選択することもできる。   Of the second pads 3 arranged on the cell region 6, the bonding pads 3a necessary for compensating for the shortage of the current capacity of the power supply wiring 8 are selected in advance in consideration of the position and the number. One end of the wire 4a or 4b is bonded to the bonding pad 3a. The other ends of the wire 4a and the wire 4b are bonded to one of an inner lead 5 to which power is supplied and a power supply pad 2a (first pad 2) formed on the periphery of the chip 1, respectively. Accordingly, the bonding pad 3a is supplied with power from the inner lead 5 which is an external terminal through the wire 4a, and after being supplied from the inner lead 5 through the wire 4c to the power pad 2a, this power supply is supplied. There are two types, one that supplies power from the pad 2a through the wire 4b. Of course, if necessary, only one of the types can be selected.

次に、第１実施形態に係る半導体装置の製造方法について説明する。   Next, a method for manufacturing the semiconductor device according to the first embodiment will be described.

まず初めに、個々の機能回路に要求される機能を満たすに必要なセル６ａ数を見積もり、この見積もりに基づき半導体装置２０全体に必要とされるセル領域６の面積を決定する。同時に、要求される信号入出力パッド２ｃの個数を決定し、さらに機能回路へ電源を供給するに必要な電源用パッドの個数を見積もる。   First, the number of cells 6a necessary to satisfy the function required for each functional circuit is estimated, and the area of the cell region 6 required for the entire semiconductor device 20 is determined based on this estimation. At the same time, the number of required signal input / output pads 2c is determined, and the number of power supply pads necessary for supplying power to the functional circuit is estimated.

次いで、半導体チップ１のレイアウト設計を行なう。まず、図３を参照して、半導体チップ１の中央部にセル６ａを縦横に敷きつめたセル領域６を配置する。ついで、セル領域６の周囲に入出力回路を一列に敷きつめたＩ／Ｏ領域を配置する。最後に、チップ１の辺に沿って一列に第１のパッドを配列したパッド形成領域７を配置する。なお、この第１のパッドには信号入出力パッド２ｃと接地電位に接続されるパッドを含む電源用パッド２ａ、２ｂが含まれる。   Next, the layout design of the semiconductor chip 1 is performed. First, referring to FIG. 3, a cell region 6 in which cells 6 a are arranged vertically and horizontally is arranged at the center of the semiconductor chip 1. Next, an I / O area in which input / output circuits are arranged in a line is arranged around the cell area 6. Finally, the pad formation region 7 in which the first pads are arranged in a line along the side of the chip 1 is arranged. Note that the first pads include signal input / output pads 2c and power supply pads 2a and 2b including pads connected to the ground potential.

ここで、パッド形成領域１０内に第１のパッド２を全て配置できない場合、電源パッド２ａ、２ｂの一部を削除して第１のパッド２の残りをパッド形成領域１０内に配置する。このとき、電源パッド２ａ、２ｂの全部を削除することもできるが、その場合は後述するように枠状の電源配線８に十分に電源を供給することができるように一部の第２のパッドをセル領域６の外縁付近に配置することが好ましい。このように、電源パッド２ａ、２ｂの一部又は全部を削除することで、長いパッド形成領域７を配置する必要がなくなるので、チップ１の辺長を無用に長くすることから生ずるチップ１面積の増大を回避することができる。   If all the first pads 2 cannot be arranged in the pad formation region 10, a part of the power pads 2 a and 2 b is deleted and the rest of the first pad 2 is arranged in the pad formation region 10. At this time, all of the power supply pads 2a and 2b can be deleted, but in this case, some of the second pads are provided so that sufficient power can be supplied to the frame-shaped power supply wiring 8 as will be described later. Is preferably arranged in the vicinity of the outer edge of the cell region 6. In this way, by removing part or all of the power supply pads 2a and 2b, it is not necessary to arrange the long pad formation region 7, so that the area of the chip 1 resulting from unnecessarily increasing the side length of the chip 1 can be reduced. An increase can be avoided.

ついで、図２を参照して、セル領域６に機能回路を構成する回路配線１７及びサブ電源配線１６を配置する。   Next, referring to FIG. 2, circuit wiring 17 and sub power supply wiring 16 constituting a functional circuit are arranged in the cell region 6.

ついで、図４を参照して、セル領域６上に、セル領域６のほぼ全域を覆う直交する２平行配線群からなる電源配線８を配置する。さらに、図１及び図２を参照して、電源配線８上に電源配線８と例えばビア９で接続された第２のパッド３を配置する。第２のパッド３は、例えば電源配線８の交差点上に、縦横に隣接する直近の交差点上に第２のパッド３が配置されないように一つ飛びに配置される。もちろん、他の任意の配列で配置することもできる。以上の工程により、半導体装置２０の仮のレイアウト設計が終了する。   Next, referring to FIG. 4, the power supply wiring 8 composed of two parallel wiring groups orthogonal to each other covering almost the entire area of the cell region 6 is arranged on the cell region 6. Further, referring to FIGS. 1 and 2, the second pad 3 connected to the power supply wiring 8 by, for example, the via 9 is arranged on the power supply wiring 8. For example, the second pads 3 are arranged one by one so that the second pads 3 are not arranged on the nearest intersections vertically and horizontally on the intersection of the power supply wirings 8. Of course, it can also be arranged in any other arrangement. The provisional layout design of the semiconductor device 20 is completed through the above steps.

ついで、仮のレイアウト設計に基づき、電源配線８のＩＲドロップを含めて機能回路をシミュレートする。図４中の等電位線イ〜ニはシミュレーションにより算出された電源配線８の電圧分布を表している。電源配線８の電圧は、電源配線８の外周をなす枠状の部分でほぼ外部電源電圧に維持され、ＩＲドロップによりチップ１内部に向けて等電位線イ、ロ、ハ、ニの順に電圧が低下している。   Next, based on the temporary layout design, the functional circuit including the IR drop of the power supply wiring 8 is simulated. In FIG. 4, equipotential lines (i) to (d) represent the voltage distribution of the power supply wiring 8 calculated by simulation. The voltage of the power supply wiring 8 is maintained at almost the external power supply voltage at the frame-shaped portion that forms the outer periphery of the power supply wiring 8, and the voltage is applied in the order of equipotential lines A, B, C, D toward the inside of the chip 1 by IR drop It is falling.

図４を参照して、チップ１中央近くの等電位線ニに囲まれた領域では、電源配線８の電圧が機能回路の電源規格より低くなっている。このように電源配線８の一部で機能回路に要求される電源電圧が満たされない場合、次ぎに述べるボンディング用パッド３ａの選択工程を実行する。なお、シミュレーションで電源配線８が機能回路の電源電圧の規格を満たしている場合は、仮のレイアウト設計をそのまま半導体装置２０のレイアウト設計として用いることで設計を終了する。   Referring to FIG. 4, in the region surrounded by equipotential lines near the center of chip 1, the voltage of power supply wiring 8 is lower than the power supply standard of the functional circuit. When the power supply voltage required for the functional circuit is not satisfied by a part of the power supply wiring 8 as described above, the bonding pad 3a selection step described below is executed. When the power supply wiring 8 satisfies the power supply voltage standard of the functional circuit in the simulation, the design is finished by using the temporary layout design as it is as the layout design of the semiconductor device 20.

ボンディング用パッド３ａの選択工程では、セル領域６上に配置された第２のパッド３の中から幾つかのパッドを選択し、この選択された第２のパッド３をボンディング用パッドとして決定しレイアウトデータに追記する。   In the bonding pad 3a selection process, several pads are selected from the second pads 3 arranged on the cell region 6, and the selected second pads 3 are determined as bonding pads to be laid out. Append to the data.

このボンディング用パッド３ａの選択は、等電位線ニに囲まれた領域内又はその近くに配置された第２のパッド３から一つ又は複数のボンディング用パッド３ａを仮に選定し、この仮に選定されたボンディング用パッド３ａに外部電源電圧を印加した状態をシミュレートする。そして、この仮に選定されたボンディング用パッド３ａの位置及び個数を変更して繰り返しシミュレートして、電源配線８の全ての部分で機能回路の電源電圧の規格が満たされるようにボンディング用パッド３ａの位置及び個数を選定し確定する。この選定されたボンディング用パッド３ａをレイアウトデータに追記して半導体装置２０のレイアウト設計を終了する。   The bonding pads 3a are selected by temporarily selecting one or a plurality of bonding pads 3a from the second pads 3 arranged in or near the region surrounded by the equipotential line D. A state in which an external power supply voltage is applied to the bonding pad 3a is simulated. Then, the position and number of the bonding pads 3a selected at this time are changed and repeatedly simulated, so that the power supply voltage standards of the functional circuit are satisfied in all parts of the power supply wiring 8. Select and confirm the position and number. The selected bonding pad 3a is added to the layout data, and the layout design of the semiconductor device 20 is completed.

このようにボンディング用パッド３ａの選択工程において、機能回路の設計を含めてセル領域６の変更はない。また、チップ１の周縁部に配置された第１のパッド２ないしパッド形成領域１０も変更されない。従って、仮のレイアウト設計後のシミュレーションで電源配線８の電流容量不足に起因する電圧低下（ＩＲドロップ）が発見されても、セル領域６及び第１のパッド２の設計をそのままにして電源配線８の容量不足を補修することができる。このため、セル領域６及び第１のパッド２の設計変更に伴う大幅なレイアウトの再設計が回避される。   Thus, in the selection process of the bonding pad 3a, the cell region 6 is not changed including the design of the functional circuit. Further, the first pad 2 or the pad forming region 10 arranged at the peripheral edge of the chip 1 is not changed. Therefore, even if a voltage drop (IR drop) due to insufficient current capacity of the power supply wiring 8 is found in the simulation after the temporary layout design, the power supply wiring 8 is left with the design of the cell region 6 and the first pad 2 as they are. The lack of capacity can be repaired. For this reason, a significant layout redesign accompanying the design change of the cell region 6 and the first pad 2 is avoided.

ついで、終了したレイアウト設計に基づいてウエーハ工程を実行し、さらにチップ１に分割して、図１に示す半導体装置２０が製造される。   Next, a wafer process is executed based on the completed layout design, and further divided into chips 1 to manufacture the semiconductor device 20 shown in FIG.

ついで、図１を参照して、半導体装置２０をリードフレームに搭載し、チップ１周縁部に配置された第１のパッド２とインナーリード５とをワイヤボンディングして、ワイヤ、４ａ、４ｂ、４ｃを用いて接続する。さらに、レイアウトデータの追記に基づきボンディング用パッド３ａを抽出し、ボンディング用パッド３ａとインナーリード５とをワイヤ４ａを用いてワイヤボンディングする。また、一部のボンディング用パッド３ａと、インナーリード５からワイヤ２ａを介して電源が供給される第１のパッド２ａとを、ワイヤボンディングし、ワイヤ４ｂを用いて接続する。勿論、必要ならばワイヤ４ａ又はワイヤ４ｂの一方のみを使用することもできる。   Next, referring to FIG. 1, the semiconductor device 20 is mounted on a lead frame, and the first pads 2 and the inner leads 5 arranged on the peripheral edge of the chip 1 are wire-bonded to form wires 4a, 4b, 4c. Connect using. Further, the bonding pad 3a is extracted based on the additional writing of the layout data, and the bonding pad 3a and the inner lead 5 are wire bonded using the wire 4a. Also, some bonding pads 3a and the first pads 2a to which power is supplied from the inner leads 5 via the wires 2a are wire-bonded and connected using the wires 4b. Of course, if necessary, only one of the wire 4a and the wire 4b can be used.

上述した本発明の第１実施形態の製造方法において、ボンディング用パッド３ａとして選択されなかった第２のパッドを、レイアウト設計から消去してもよい。この場合、ウエーハ工程では、ボンディング用パッド３ａとして選択された第２のパッド３のみが実際に形成され、レイアウト設計から消去された第２のパッド３は形成されない。これにより、パッド配設に起因する信頼性の低下が抑制されるとともに、パッド数を減少することでレイアウト及びウエーハ工程を容易にすることができる。   In the manufacturing method of the first embodiment of the present invention described above, the second pad that is not selected as the bonding pad 3a may be erased from the layout design. In this case, in the wafer process, only the second pad 3 selected as the bonding pad 3a is actually formed, and the second pad 3 erased from the layout design is not formed. As a result, a decrease in reliability due to the pad arrangement is suppressed, and the layout and wafer process can be facilitated by reducing the number of pads.

さらに、本発明の第１実施形態の製造方法において、シミュレーション又は半導体装置２０の動作試験の結果機能回路の設計変更が必要になった場合、あるいは顧客の要望から機能回路の設計変更が必要になった場合、設計変更が必要な機能回路（例えばマクロセル）を容易に置き換えることができる。即ち、変更後の機能回路（例えばマクロセル）は、通常は変更前の機能回路とセル面積はあまり変わらないので、セル領域の大幅な変更を伴うことなく変更前の機能回路と置き換えることができることが多い。加えて、本実施形態では機能回路の電源規格が変更されても電源配線８を変更することなく対処することができるので、セル領域の一部（例えばマクロセル）の置き換えのみで設計変更が完了し、セル領域の大半に波及する大幅な設計変更を回避することができる。   Furthermore, in the manufacturing method according to the first embodiment of the present invention, when a design change of the functional circuit is required as a result of the simulation or the operation test of the semiconductor device 20, a design change of the functional circuit is required according to a customer request. In such a case, a functional circuit (for example, a macro cell) that requires a design change can be easily replaced. In other words, the functional circuit after the change (for example, a macro cell) usually has the same cell area as that of the functional circuit before the change, and thus can be replaced with the functional circuit before the change without drastically changing the cell area. Many. In addition, in the present embodiment, even if the power supply standard of the functional circuit is changed, it is possible to cope without changing the power supply wiring 8, so that the design change is completed only by replacing a part of the cell area (for example, macro cell). Thus, it is possible to avoid a significant design change that affects most of the cell area.

本発明の第２実施形態は、第１実施形態の半導体装置の第２のパッドを対角線上に配置した半導体装置に関する。図５は本発明の第２実施形態平面図であり、チップ上のパッドの配置を表している。   2nd Embodiment of this invention is related with the semiconductor device which has arrange | positioned the 2nd pad of the semiconductor device of 1st Embodiment on the diagonal. FIG. 5 is a plan view of a second embodiment of the present invention, showing the arrangement of pads on the chip.

図５を参照して、本実施形態の半導体装置２０は、第１の実施形態と同様に、チップ１上面（主面）に、チップ１の周縁部にパッド形成領域１０が、チップ１の中央部にセル領域６が、パッド形成領域１０とセル領域６の間にＩ／Ｏ領域が配置されており、さらに、セル領域６上に格子状の電源配線８が配置されている。   Referring to FIG. 5, as in the first embodiment, the semiconductor device 20 of the present embodiment has a pad formation region 10 at the peripheral edge of the chip 1 on the upper surface (main surface) of the chip 1 and the center of the chip 1. A cell region 6 is disposed in the part, an I / O region is disposed between the pad formation region 10 and the cell region 6, and a grid-like power supply wiring 8 is disposed on the cell region 6.

本第２実施形態では、セル領域６上に配置される第２のパッド３を、チップ１の２本の対角線あるいは矩形のセル領域６の２本の対角線に沿って配置する。他の構造は第１の実施形態と同様である。   In the second embodiment, the second pads 3 arranged on the cell region 6 are arranged along two diagonal lines of the chip 1 or two diagonal lines of the rectangular cell region 6. Other structures are the same as those of the first embodiment.

このように第２のパッド３をチップ１又はセル領域６の対角線に沿って配置すると、第２のパッド３にボンディングされたワイヤ４ａを、チップ１又はセル領域６の辺に平行に最短の辺に向けて引き出すことにより、ワイヤ４ａ相互の接触を防止することができる。また、この第２のパッド３の配置では、セル領域６の中央部分の第２のパッド密度が高いので、ＩＲドロップによるセル領域６の中央部分の電源電圧の低下を有効に補償することができる。なお、図５では第２のパッド３を対角線に沿って１列に配置したが、２列に配置することもできる。このとき、一つの列の第２のパッド３にボンディングされたワイヤ４ａを、他方の列の反対側に引き出すことで互いのワイヤ４ａの交差を避けることができる。   When the second pad 3 is arranged along the diagonal line of the chip 1 or the cell region 6 in this way, the wire 4 a bonded to the second pad 3 is connected to the shortest side parallel to the side of the chip 1 or the cell region 6. By pulling out toward the wire, contact between the wires 4a can be prevented. Further, in the arrangement of the second pad 3, since the second pad density in the central portion of the cell region 6 is high, it is possible to effectively compensate for the power supply voltage drop in the central portion of the cell region 6 due to IR drop. . In FIG. 5, the second pads 3 are arranged in one row along the diagonal line, but may be arranged in two rows. At this time, the wires 4a bonded to the second pads 3 in one row are pulled out to the opposite side of the other row, so that crossing of the wires 4a can be avoided.

本発明の第３実施形態は、ボンディングワイヤの中継用パッドを配置した半導体装置に関する。図６は、本発明の第３実施形態平面図であり、チップ上のパッドの配置を表している。   The third embodiment of the present invention relates to a semiconductor device in which bonding wire relay pads are arranged. FIG. 6 is a plan view of the third embodiment of the present invention, showing the arrangement of pads on the chip.

図６を参照して、第３実施形態の半導体装置２０では、セル領域６上に第２のパッドの他、中継用パッド１５が配置されている。他の構造は第２実施形態と同様である。第２のパッド３は図６に示すように第２実施形態と同様にチップ１の対角線に沿って配置されている。   Referring to FIG. 6, in semiconductor device 20 of the third embodiment, relay pad 15 is arranged on cell region 6 in addition to the second pad. Other structures are the same as those of the second embodiment. As shown in FIG. 6, the second pads 3 are arranged along the diagonal lines of the chip 1 as in the second embodiment.

中継用パッド１５は、ボンディングワイヤ４ｂの中継点として用いられるボンディング用のパッドであり、他の全てのパッド及び電源配線８から絶縁されている。本実施形態では、図６を参照して、チップ中央近くの第２のパッド３にボンディングされたワイヤ４ｂは、ワイヤ４ｂの引き出し方向に位置する中継用パッド１５にボンディングされ、さらに延長されてパッド形成領域１０に配置された電源パッド２ａへボンディングされている。このように、中継用パッド１５を用いると、ワイヤ４ｂが空中に浮いている距離が短縮されるのでワイヤ４ｂの思わぬ短絡や他の導体との接触が抑制される。   The relay pad 15 is a bonding pad used as a relay point of the bonding wire 4 b, and is insulated from all other pads and the power supply wiring 8. In the present embodiment, referring to FIG. 6, the wire 4b bonded to the second pad 3 near the center of the chip is bonded to the relay pad 15 positioned in the pulling direction of the wire 4b and further extended to the pad. Bonded to the power supply pad 2 a arranged in the formation region 10. In this way, when the relay pad 15 is used, the distance that the wire 4b is floating in the air is shortened, so that an unexpected short circuit of the wire 4b and contact with other conductors are suppressed.

本実施形態では、中継用パッド１５は、セル領域６の中心を中心とする矩形状（セル領域６の各辺に平行な辺を有する矩形である。）に配置され、その結果、各中継用パッド１５はセル領域６の辺からセル領域の辺長のほぼ１／４の距離だけ離れて配置される。なお、第２のパッド３と重なる位置には中継用パッド１５は配置しない。   In the present embodiment, the relay pad 15 is arranged in a rectangular shape centered on the center of the cell region 6 (a rectangle having sides parallel to each side of the cell region 6). The pad 15 is arranged away from the side of the cell region 6 by a distance of about 1/4 of the side length of the cell region. Note that the relay pad 15 is not disposed at a position overlapping the second pad 3.

このような中継用パッド１５は、第２のパッド３と電気的に絶縁される限りチップ１上の任意の位置に配置することができる。とくにチップ１中心近くの第２のパッド３にボンディングされるワイヤ４ｂは長いので、短絡や思わぬ接触を防止する観点から、チップ１の中心とワイヤ４ｂのチップ１外周側の終端との中間に近い位置、例えば、チップ中心とパッド形成領域１０の中央又はチップ中心と外部端子（例えばインナーリード５）の中央の近くに配置することが好ましい。また、ワイヤ４ｂは、複数の中継用パッド１５を中継点として複数地点で固定してもよい。   Such a relay pad 15 can be disposed at any position on the chip 1 as long as it is electrically insulated from the second pad 3. In particular, since the wire 4b bonded to the second pad 3 near the center of the chip 1 is long, it is located between the center of the chip 1 and the end of the wire 4b on the outer periphery side of the chip 1 from the viewpoint of preventing a short circuit or an unexpected contact. It is preferable to arrange them at close positions, for example, near the center of the chip and the pad forming region 10 or near the center of the chip and the external terminal (for example, the inner lead 5). Further, the wire 4b may be fixed at a plurality of points with a plurality of relay pads 15 as relay points.

上記本明細書の詳細な説明には、下記の付記記載の発明が開示されている。
（付記１） チップの中央部に形成されたセル領域と、前記チップの周縁部に配置された第１のパッドに接続し前記セル領域へ電源を供給する電源配線とを備えた半導体装置において、
前記セル領域上に、前記電源配線に接続された複数の第２のパッドが互いに分離して配置されていることを特徴とする半導体装置。
（付記２） さらに、絶縁分離された中継用パッドがセル領域上に配置されていることを特徴とする付記１記載の半導体装置。
（付記３） 前記電源配線の電流容量が不足する配線部分又は前記配線部分の近傍に接続された前記第２のパッドへ前記電源を供給するワイヤがボンディングされていることを特徴とする請求項１記載の半導体装置。
（付記４） 前記第２のパッドへボンディングされた前記ワイヤの他端は、前記第１のパッド又は外部端子へ接続されていることを特徴とする付記２記載の半導体装置。
（付記５） 前記セル領域上に、前記ワイヤを前記第２のパッドと前記電源との間でボンディングするための絶縁分離された中継用パッドが設けられていることを特徴とする付記２記載の半導体装置。
（付記６） チップ中央部にセル領域を、前記チップ周縁部に第１のパッドを配置する工程と、
前記第１のパッドから前記セル領域へ電源を供給する電源配線を配置する工程と、
次いで、前記セル領域上に、前記電源配線に接続された複数の第２のパッドを互いに分離して配置する工程と、
前記電源配線に流れる電流をシミュレートして、前記電源配線の電流容量が不足する配線部分を抽出する工程と、
抽出された前記配線部分又は前記配線部分の近傍に接続されている前記第２のパッドを、前記電源を供給するワイヤがボンディングされるパッドとして選択する工程とを有することを特徴とする半導体装置の製造方法。
（付記７） 前記ボンディングするためのパッドとして選択されなかった残りの前記第２のパッドを配置しないことを特徴とする付記６記載の半導体装置の製造方法。
（付記８） ワイヤがボンディングされるパッドとして選択する前記工程の後、前記半導体装置の動作試験を行なって、前記電源配線の電流容量が不足する配線部分を抽出する工程と、 抽出された前記配線部分又は前記配線部分の近傍に接続されている前記第２のパッドを、前記電源を供給するワイヤがボンディングされるパッドとして選択する工程とを有することを特徴とする付記６又は７記載の半導体装置の製造方法。 In the detailed description of the present specification, the invention described in the following supplementary notes is disclosed.
(Additional remark 1) In the semiconductor device provided with the cell area | region formed in the center part of a chip | tip, and the power supply wiring connected to the 1st pad arrange | positioned at the peripheral part of the said chip | tip, and supplying a power supply to the said cell area | region,
A plurality of second pads connected to the power supply wiring are arranged separately from each other on the cell region.
(Supplementary note 2) The semiconductor device according to supplementary note 1, further comprising an insulatingly separated relay pad disposed on the cell region.
(Additional remark 3) The wire which supplies the said power supply to the said 2nd pad connected to the wiring part in which the current capacity of the said power supply wiring is insufficient, or the vicinity of the said wiring part is bonded, It is characterized by the above-mentioned. The semiconductor device described.
(Supplementary note 4) The semiconductor device according to supplementary note 2, wherein the other end of the wire bonded to the second pad is connected to the first pad or an external terminal.
(Supplementary note 5) The relay pad for insulation separation for bonding the wire between the second pad and the power source is provided on the cell region. Semiconductor device.
(Additional remark 6) The process which arrange | positions a cell area | region in a chip | tip center part, and a 1st pad in the said chip | tip peripheral part,
Disposing a power supply wiring for supplying power from the first pad to the cell region;
Next, a step of disposing a plurality of second pads connected to the power supply wiring on the cell region separately from each other;
Simulating the current flowing through the power supply wiring and extracting a wiring portion where the current capacity of the power supply wiring is insufficient;
A step of selecting the second pad connected to the extracted wiring portion or the vicinity of the wiring portion as a pad to which the wire for supplying the power is bonded. Production method.
(Additional remark 7) The manufacturing method of the semiconductor device of additional remark 6 characterized by not arrange | positioning the remaining said 2nd pad which was not selected as a pad for the said bonding.
(Appendix 8) After the step of selecting a wire to be bonded as a pad, a step of performing an operation test of the semiconductor device to extract a wiring portion having insufficient current capacity of the power supply wiring; and the extracted wiring The semiconductor device according to claim 6 or 7, further comprising a step of selecting the second pad connected to the portion or the vicinity of the wiring portion as a pad to which the wire for supplying the power is bonded. Manufacturing method.

本発明は、セルが敷きつめられたセル領域に機能回路をレイアウトすることで製造される半導体装置の設計に適用して、容易にレイアウト設計することができるので、半導体装置の製造コストの低減に貢献することができる。   The present invention can be applied to the design of a semiconductor device manufactured by laying out a functional circuit in a cell region in which cells are spread, and can be easily designed for layout, thereby contributing to a reduction in manufacturing cost of the semiconductor device. can do.

本発明の第１実施形態斜視図1 is a perspective view of a first embodiment of the present invention. 本発明の第１実施形態断面図Sectional drawing of 1st Embodiment of this invention 本発明の第１実施形態セル領域の配置を表す平面図The top view showing arrangement of a cell field of a 1st embodiment of the present invention 本発明の第１実施形態電源配線及び電圧分布を表す平面図1 is a plan view showing a power supply wiring and voltage distribution according to a first embodiment of the present invention. 本発明の第２実施形態平面図Second embodiment plan view of the present invention 本発明の第３実施形態平面図Third embodiment plan view of the present invention 従来の半導体装置斜視図Conventional semiconductor device perspective view

符号の説明Explanation of symbols

１ チップ（半導体チップ）
２ 第１のパッド
２ａ、２ｂ 電源パッド
２ｃ 信号入出力パッド
３ 第２のパッド
３ａ、３ｂ ボンディング用パッド
４ａ、４ｂ、４ｃ ワイヤ
５ 外部端子（インナーリード）
６ セル領域
６ａ セル領域
６ｂ トランジスタ
７ Ｉ／Ｏ領域
８ 電源配線
９、１５ ビア
１０ パッド形成領域
１１ａ、１１ｂ 電源パッド
１２ 機能回路
１４ａ、１４ｂ ワイヤ
１５ 中継用パッド
１６ サブ電源配線
１７ 回路配線
１８ 基板
１９ 絶縁膜
２０ 半導体装置 1 chip (semiconductor chip)
2 First pad 2a, 2b Power supply pad 2c Signal input / output pad 3 Second pad 3a, 3b Bonding pad 4a, 4b, 4c Wire 5 External terminal (inner lead)
6 cell region 6a cell region 6b transistor 7 I / O region 8 power supply wiring 9, 15 via 10 pad formation region 11a, 11b power supply pad 12 functional circuit 14a, 14b wire 15 relay pad 16 sub power supply wiring 17 circuit wiring 18 substrate 19 Insulating film 20 Semiconductor device

Claims (5)

チップの中央部に形成されたセル領域と、前記チップの周縁部に配置された第１のパッドに接続し前記セル領域へ電源を供給する電源配線とを備えた半導体装置において、
前記セル領域上に、前記電源配線に接続された複数の第２のパッドが互いに分離して配置されていることを特徴とする半導体装置。 In a semiconductor device comprising a cell region formed in a central portion of a chip, and a power supply wiring connected to a first pad disposed in a peripheral portion of the chip and supplying power to the cell region,
A plurality of second pads connected to the power supply wiring are arranged separately from each other on the cell region. 前記電源配線の電流容量が不足する配線部分又は前記配線部分の近傍に接続された前記第２のパッドへ前記電源を供給するワイヤがボンディングされていることを特徴とする請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein a wire for supplying the power to the second pad connected to the wiring portion where the current capacity of the power wiring is insufficient or to the vicinity of the wiring portion is bonded. . 前記セル領域上に、前記ワイヤを前記第２のパッドと前記電源との間でボンディングするための絶縁分離された中継用パッドが設けられていることを特徴とする請求項２記載の半導体装置。 3. The semiconductor device according to claim 2, wherein a relay pad that is insulated and separated for bonding the wire between the second pad and the power source is provided on the cell region. チップ中央部にセル領域を、前記チップ周縁部に第１のパッドを配置する工程と、
前記第１のパッドから前記セル領域へ電源を供給する電源配線を配置する工程と、
次いで、前記セル領域上に、前記電源配線に接続された複数の第２のパッドを互いに分離して配置する工程と、
前記電源配線に流れる電流をシミュレートして、前記電源配線の電流容量が不足する配線部分を抽出する工程と、
抽出された前記配線部分又は前記配線部分の近傍に接続されている前記第２のパッドを、前記電源を供給するワイヤがボンディングされるパッドとして選択する工程とを有することを特徴とする半導体装置の製造方法。 Disposing a cell region at the center of the chip and a first pad at the periphery of the chip;
Disposing a power supply wiring for supplying power from the first pad to the cell region;
Next, a step of disposing a plurality of second pads connected to the power supply wiring on the cell region separately from each other;
Simulating the current flowing through the power supply wiring and extracting a wiring portion where the current capacity of the power supply wiring is insufficient;
A step of selecting the second pad connected to the extracted wiring portion or the vicinity of the wiring portion as a pad to which the wire for supplying the power is bonded. Production method. 前記ボンディングするためのパッドとして選択されなかった残りの前記第２のパッドを配置しないことを特徴とする請求項４記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 4, wherein the remaining second pads that are not selected as the pads for bonding are not arranged.
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