JP2006337099A - 試験装置 - Google Patents

Abstract

【課題】被試験デバイスの入力端子の仕様に応じて適切な電圧の試験信号を供給する試験装置を提供する。
【解決手段】試験周期毎に、被試験デバイスに供給する第１及び第２試験パターンを発生するパターン発生器と、第１及び第２試験パターンに基づく信号を指定された時間それぞれ遅延させた第１及び第２遅延信号を出力する第１及び第２遅延部と、試験周期内に、第１遅延信号に基づく第１試験信号および第２遅延信号に基づく第２試験信号をマルチプレクスしたマルチプレクス信号を出力するか、第１遅延信号に基づく通常電圧の第１試験信号及び第２遅延信号に基づく高電圧の第２試験信号を供給するかを選択する選択部と、第１及び第２試験信号を選択結果に応じた電圧で接続先の入力端子に供給する信号入出力部とを備える試験装置を提供する。
【選択図】図１

Description

本発明は、試験装置に関する。特に本発明は、被試験デバイスの入力端子の仕様に応じて適切な電圧レベルの試験信号を供給する試験装置に関する。

半導体デバイスの入力端子は、予め定められたハイレベル電圧ＶＩＨおよびローレベル電圧ＶＩＬのいずれかの電圧レベルを入力する仕様をとるのが一般的である。そこで、従来の試験装置は、このような半導体デバイスを被試験デバイスとして試験することを目的として、被試験デバイスの入力端子毎に、２つの電圧レベルを発生可能なハードウェアリソースを割り当てる。より具体的には、入力端子毎に、パターン発生回路により試験パターンを発生し、波形成形回路により試験パターンを波形成形して所定のタイミングで変化する２値の試験信号を生成し、ドライバにより試験信号を増幅して所定の電圧レベルを有するレベル信号として被試験デバイスに供給する。

一方、例えばフラッシュメモリ等のメモリデバイスの入力端子の中には、第１のハイレベル電圧ＶＩＨおよびローレベル電圧ＶＩＬに加え、第１のハイレベル電圧ＶＩＨより高い第２のハイレベル電圧ＶＩＨＨを入力する仕様をとるものがある。このような半導体デバイスの試験においては、試験装置は、試験パターンに応じて３つの電圧レベルのいずれかを発生しなければならない。

従来の試験装置においては、このような仕様の入力端子に対応することを目的として、２値の試験信号を生成するためのパターン発生回路および波形成形回路等を入力端子当たり２組用意し、第１のハイレベル電圧ＶＩＨを供給するか否か、および、第２のハイレベル電圧ＶＩＨＨを供給するか否かを制御していた。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

各種の被試験デバイスを想定すると、従来の試験装置は、少なくとも一部の入力端子のそれぞれに対応して、上記の２組のパターン発生回路および波形成形回路等を備える必要がある。したがって、２値入力の入力端子のみを対象とした場合と比較し試験装置のハードウェア規模が大きくなる。そして、２値入力の入力端子に接続される場合には、２組目のパターン発生回路および波形成形回路は不要となり、有効に活用されない。

そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、試験周期毎に、前記被試験デバイスに供給する第１試験パターンおよび第２試験パターンを発生するパターン発生器と、前記第１試験パターンに基づく信号を指定された時間遅延させた第１遅延信号を出力する第１遅延部と、前記第２試験パターンに基づく信号を指定された時間遅延させた第２遅延信号を出力する第２遅延部と、試験周期内に、前記第１遅延信号に基づく第１試験信号および前記第２遅延信号に基づく第２試験信号をマルチプレクスしたマルチプレクス信号を出力するか、前記第１遅延信号に基づく前記第１試験信号を出力するかを選択する第１選択部と、前記第１選択部が前記マルチプレクス信号を出力した場合に前記第２遅延信号に基づく第２前記試験信号を出力し、前記第１選択部が前記第１試験信号を出力した場合に前記被試験デバイスにローレベルの電圧を供給させる信号を出力する第２選択部と、ハイレベル電圧が予め定められた第１ハイレベル電圧となるように前記第１選択部から出力された信号を増幅して、前記被試験デバイスの予め定められた入力端子に供給する第１ドライバと、前記第２選択部から前記第２試験信号が出力された場合に、ハイレベル電圧が前記第１ハイレベル電圧より高い第２ハイレベル電圧となるように当該第２試験信号を増幅して、前記被試験デバイスの前記予め定められた入力端子に供給する第２ドライバとを備える試験装置を提供する。

前記第１ドライバから前記第１試験信号を供給し、前記第２ドライバから前記第２試験信号を供給する高電圧モードが選択されていることを条件として、試験周期の終了タイミングにおいて前記第２ドライバから前記第２ハイレベル電圧を出力させる前記第２試験パターンが前記パターン発生器から出力されたことに応じて、前記第２遅延部に供給される信号を、試験周期の終了タイミングにおいて前記第２ドライバの出力をローレベル電圧に切り替える信号に変更する波形成形器を更に備えてもよい。

前記波形成形器は、前記第１試験パターンに基づいて、前記第１試験信号をハイレベルとするか否かを示す第１セット信号と、ローレベルとするか否かを示す第１リセット信号とを出力する第１波形成形回路と、前記第２試験パターンに基づいて、前記第２試験信号をハイレベルとするか否かを示す第２セット信号と、ローレベルとするか否かを示す第２リセット信号とを出力する第２波形成形回路とを有し、前記第１遅延部は、前記第１セット信号および前記第１リセット信号を指定されたセット信号の遅延時間およびリセット信号の遅延時間遅延させた第１遅延セット信号および第１遅延リセット信号を出力し、前記第２遅延部は、前記第２セット信号および前記第２リセット信号を指定されたセット信号の遅延時間およびリセット信号の遅延時間遅延させた第２遅延セット信号および第２遅延リセット信号を出力し、前記第１選択部は、前記高電圧モードが選択された場合に論理値Ｈとなり、前記高電圧モードが選択されていない場合に論理値Ｌとなる高電圧選択信号の論理否定と前記第２遅延セット信号との論理積を出力する第１アンドゲートと、前記高電圧選択信号の論理否定と前記第２遅延リセット信号との論理積を出力する第２アンドゲートと、前記第１遅延セット信号の出力および前記第１アンドゲートの出力の論理和を出力する第１オアゲートと、前記第１遅延リセット信号の出力および前記第２アンドゲートの出力の論理和を出力する第２オアゲートと、出力が前記第１ドライバに接続され、前記第１オアゲートの出力によりセットされ、前記第２オアゲートの出力によりリセットされる第１フリップフロップとを有し、前記第２選択部は、前記高電圧選択信号と前記第２遅延セット信号との論理積を出力する第３アンドゲートと、前記高電圧選択信号と前記第２遅延リセット信号との論理積を出力する第４アンドゲートと、出力が前記第２ドライバに接続され、前記第３アンドゲートの出力によりセットされ、前記第４アンドゲートの出力によりリセットされる第２フリップフロップとを有してもよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、被試験デバイスの入力端子の仕様に応じて適切な電圧の試験信号を供給する試験装置を提供することができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成をＤＵＴ１００と共に示す。ＤＵＴ１００（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被試験デバイス）は、フラッシュメモリ等のメモリデバイスであってよく、ロジックＩＣまたはロジックＬＳＩ等であってもよい。本実施形態に係る試験装置１０は、ＤＵＴ１００を試験するものであり、ＤＵＴ１００の少なくとも１つの入力端子に対応して、複数組のＰＤＳ１１８、波形成形回路１２４、遅延部１３０、および選択部１４０を有する。そして、試験装置１０は、ＤＵＴ１００に第１ハイレベル電圧ＶＩＨおよびローレベル電圧ＶＩＬと、第１ハイレベル電圧ＶＩＨより高い第２ハイレベル電圧ＶＩＨＨとを含む３以上の電圧レベルを供給する高電圧モードにおいては、これらの第１の組により第１ハイレベル電圧ＶＩＨまたはローレベル電圧ＶＩＬを供給し、第２の組により第２ハイレベル電圧ＶＩＨＨまたはローレベル電圧ＶＩＬを供給する。一方、入力端子に第１ハイレベル電圧ＶＩＨおよびローレベル電圧ＶＩＬのいずれかを供給する動作モードにおいては、試験装置１０は、２組のハードウェアリソースをインターリーブして試験信号を出力する。これにより試験装置１０は、２組のハードウェアリソースを有効に活用して高速に試験信号を供給することができる。この動作モードを、以下「高速モード」と示す。

試験装置１０は、高速モードまたは高電圧モードで動作することができるハードウェアリソースとして、周期発生器１１２と、パターン発生器１１４と、波形成形部１２０と、信号入出力部１６０と、判定部１７０とをＤＵＴ１００の一の入力端子に対応して備える。周期発生器１１２は、ＤＵＴ１００の試験中に試験装置１０内の各部を動作させる基準となる試験レートクロックを発生する。これにより周期発生器１１２は、試験に含まれる各試験サイクルの周期（試験周期）を定める。周期発生器１１２は、各試験周期を同一の長さとしてもよく、試験周期毎に異なる長さとしてもよい。

パターン発生器１１４は、周期発生器１１２により定められた試験周期毎に、ＤＵＴ１００に供給する第１試験パターンおよび第２試験パターンを発生する。またパターン発生器１１４は、対応する入力端子に対し高電圧モードで信号を供給するか否かを指定する高電圧選択信号ＨＶＭＯＤＥを出力する。この高電圧モード信号は、高電圧モードが選択された場合に論理値Ｈとなり、高電圧モードが選択されず高速モードが選択された場合に論理値Ｌとされる。一例として、この高電圧選択信号ＨＶＭＯＤＥは、試験装置１０の試験プログラム中においてパターン発生器１１４のモードレジスタに設定値を書き込むことにより指定される。
更にパターン発生器１１４は、ＤＵＴ１００の出力信号の期待値を生成し、判定部１７０へ供給する。

パターン発生器１１４は、ＡＰＬＧ１１６と、ＰＤＳ１１８（１１８ａ、ｂ）とを有する。ＡＰＬＧ１１６（Ａｌｇｏｒｉｔｈｍｉｃ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）は、試験周期毎に、予め定められたアルゴリズムに基づいて、ＤＵＴ１００に供給する試験信号の元となるパターンデータを生成する。ＤＵＴ１００がメモリデバイスの場合、ＡＰＬＧ１１６は、例えばメモリアドレス、メモリデータ、および制御信号値等のビット列を含むパターンデータを生成する。

ＰＤＳ１１８ａ（Ｐａｔｔｅｒｎ Ｄａｔａ Ｓｅｌｅｃｔｏｒ）は、試験周期毎に、パターンデータのビット列から対応する入力端子に供給すべきビットを選択し、第１試験パターンとして波形成形部１２０へ出力する。例えば、アドレス端子Ａ０に試験信号を供給する場合、ＰＤＳ１１８は、ＡＰＬＧ１１６が生成したパターンデータからアドレスＡ０に対応するビットを選択して出力する。ＰＤＳ１１８ｂは、ＰＤＳ１１８ａと同様の機能および構成をとり、試験周期毎に、対応する入力端子に供給すべきビットを選択し、第２試験パターンとして波形成形部１２０へ出力する。

波形成形部１２０は、波形成形器１２２と、遅延部１３０ａ〜ｂと、遅延設定メモリ１３６と、選択部１４０ａ〜ｂとを有する。波形成形器１２２は、パターン発生器１１４から入力された試験パターンを波形成形し、試験パターンに基づく波形成形後の信号を遅延部１３０ａ〜ｂへ出力する。波形成形器１２２は、波形成形回路１２４ａ〜ｂを含む。

波形成形回路１２４ａは、第１試験パターンを波形成形して、第１試験パターンに基づく信号を出力する。本実施形態に係る波形成形回路１２４ａは、第１試験パターンに基づいて、第１試験信号をハイレベルとするか否かを示す第１セット信号と、ローレベルとするか否かを示す第１リセット信号とを出力する。より詳細には、波形成形回路１２４ａは、第１試験信号をハイレベルとする場合に第１セット信号を論理値Ｈとし、第１試験信号をローレベルとする場合に第１リセット信号を論理値Ｈとする。また、波形成形回路１２４ａは、第１試験信号をハイレベルとするタイミングおよび第１試験信号をローレベルとするタイミングを、パターン発生器１１４から指定されたタイミング情報及び／又は予め波形成形器１２２に設定されたタイミング情報に基づき決定して出力する。本実施形態において、波形成形回路１２４ａは、当該タイミング情報により、遅延設定メモリ１３６に格納された複数の遅延データの中から、第１セット信号をいずれの遅延データに基づき遅延させるか、および、第１リセット信号をいずれの遅延データに基づき遅延させるかをそれぞれ指定する。

波形成形回路１２４ｂは、第２試験パターンを波形成形して、第１試験パターンに基づく信号を出力する。本実施形態に係る波形成形回路１２４ｂは、第２試験パターンに基づいて、第２試験信号をハイレベルとするか否かを示す第２セット信号と、ローレベルとするか否かを示す第２リセット信号とを出力する。波形成形回路１２４ｂは、波形成形回路１２４ａと同様の機能および構成をとるので、以下相違点を除き説明を省略する。

遅延部１３０ａは、第１試験パターンに基づく信号を指定された時間遅延させた第１遅延信号を出力する。遅延部１３０ａは、セット側遅延回路１３２ａおよびリセット側遅延回路１３４ａを含む。セット側遅延回路１３２ａは、第１セット信号を、波形成形回路１２４ａにより指定されたセット信号の遅延時間遅延させた第１遅延セット信号を出力する。より詳細には、遅延部１３０ａは、波形成形回路１２４ａによりセット信号用に選択された遅延データを遅延設定メモリ１３６から読み出し、当該遅延データに応じた遅延時間だけ第１セット信号を遅延させる。リセット側遅延回路１３４ａは、第１リセット信号を、波形成形回路１２４ａにより指定されたリセット信号の遅延時間遅延させた第１遅延リセット信号を出力する。より詳細には、遅延部１３０ｂは、遅延部１３０ａと同様にして、波形成形回路１２４ａによりリセット信号用に選択された遅延データを遅延設定メモリ１３６から読み出し、当該遅延データに応じた遅延時間だけ第１リセット信号を遅延させる。

遅延部１３０ｂは、第２試験パターンに基づく信号を指定された時間遅延させた第２遅延信号を出力する。遅延部１３０ｂは、遅延部１３０ａと同様の機能および構成を有し、遅延部１３０ｂ内のセット側遅延回路１３２ｂおよびリセット側遅延回路１３４ｂはセット側遅延回路１３２ａおよびリセット側遅延回路１３４ａにそれぞれ対応するから、以下相違点を除き説明を省略する。

選択部１４０ａは、試験周期内に、第１遅延信号に基づく第１試験信号および第２遅延信号に基づく第２試験信号をマルチプレクスしたマルチプレクス信号をＤＵＴ１００へ出力するか、第１遅延信号に基づく第１試験信号を出力するかを選択する。すなわち、選択部１４０ａは、高電圧モードが選択された場合、第１遅延セット信号および第１遅延リセット信号を含む第１遅延信号から第１試験信号を生成して出力する。一方、選択部１４０ａは、高速モードが選択された場合、第１遅延信号に対応する第１試験信号と、第２遅延信号に対応する第２試験信号とを重畳したマルチプレクス信号を生成して出力する。これにより選択部１４０ａは、１つの試験周期内に、ＰＤＳ１１８ａ、波形成形回路１２４ａ、および遅延部１３０ａにより生成された第１遅延信号に基づく第１試験信号と、ＰＤＳ１１８ｂ、波形成形回路１２４ｂ、および遅延部１３０ｂにより生成された第２遅延信号に基づく第２試験信号との２つの試験信号を、ＤＵＴ１００の入力端子に供給することができる。

選択部１４０ａは、アンドゲート１４２と、アンドゲート１４４と、オアゲート１４６と、オアゲート１４８と，ＦＦ１５０ａとを含む。アンドゲート１４２は、高電圧選択信号の論理否定と、第２遅延セット信号との論理積を出力する論理素子である。これによりアンドゲート１４２は、高速モードが選択された場合に第２遅延セット信号を出力し、高電圧モードが選択された場合に第２遅延セット信号をマスクして論理値Ｌを出力する。アンドゲート１４４は、高電圧選択信号の論理否定と第２遅延リセット信号との論理積を出力する論理素子である。これによりアンドゲート１４４は、高速モードが選択された場合に第１遅延リセット信号を出力し、高電圧モードが選択された場合に第１遅延リセット信号をマスクして論理値Ｌを出力する。

オアゲート１４６は、第１遅延セット信号の出力およびアンドゲート１４２の出力の論理和を出力する論理素子である。これによりオアゲート１４６は、高速モードが選択された場合に第１遅延セット信号および第２遅延セット信号を重畳した信号を出力し、高電圧モードが選択された場合に第１遅延セット信号を出力する。

オアゲート１４８は、第１遅延リセット信号の出力およびアンドゲート１４４の出力の論理和を出力する論理素子である。これによりオアゲート１４６は、高速モードが選択された場合に第１遅延リセット信号および第２遅延リセット信号を重畳した信号を出力し、高電圧モードが選択された場合に第１遅延リセット信号を出力する。

ＦＦ１５０ａは、出力が信号入出力部１６０内のドライバ１６２ａに接続されており、オアゲート１４６の出力によりセットされ、オアゲート１４８の出力によりリセットされる。これによりＦＦ１５０ａは、論理値Ｈのセット信号をオアゲート１４６から入力してから論理値Ｈのリセット信号をオアゲート１４８から入力するまでの間、論理値Ｈを出力する。また、論理値Ｈのリセット信号をオアゲート１４８から入力してから論理値Ｈのセット信号をオアゲート１４６から入力するまでの間、論理値Ｌを出力する。

選択部１４０ｂは、選択部１４０ａがマルチプレクス信号を出力した場合に第２遅延信号に基づく第２試験信号を出力し、選択部１４０ａが第１試験信号を出力した場合にＤＵＴ１００にローレベルの電圧を供給させる信号を出力する。すなわち、選択部１４０ｂは、高電圧モードが選択された場合、第２遅延セット信号および第２遅延セット信号を含む第２遅延信号から第２試験信号を生成して出力する。一方、選択部１４０ｂは、高速モードが選択された場合、論理値Ｌを出力し、信号入出力部１６０内のドライバ１６２ｂから第２ハイレベル電圧ＶＩＨＨを出力させないようにする。

選択部１４０ｂは、アンドゲート１５２と、アンドゲート１５４と、ＦＦ１５０ｂとを含む。アンドゲート１５２は、高電圧選択信号と第２遅延セット信号との論理積を出力する論理素子である。これにより、アンドゲート１５２は、高電圧モードが選択された場合に第２遅延セット信号を出力し、高速モードが選択された場合に論理値Ｌを出力する。アンドゲート１５４は、高電圧選択信号と第２遅延リセット信号との論理積を出力する論理素子である。これにより、アンドゲート１５４は、高電圧モードが選択された場合に第２遅延リセット信号を出力し、高速モードが選択された場合に論理値Ｌを出力する。

ＦＦ１５０ｂは、出力がドライバ１６２ｂに接続されており、アンドゲート１５２の出力によりセットされ、アンドゲート１５４の出力によりリセットされる。これによりＦＦ１５０ｂは、論理値Ｈのセット信号をアンドゲート１５２から入力してから論理値Ｈのリセット信号をアンドゲート１５４から入力するまでの間、論理値Ｈを出力する。また、論理値Ｈのリセット信号をアンドゲート１５４から入力してから論理値Ｈのセット信号をアンドゲート１５２から入力するまでの間、論理値Ｌを出力する。

信号入出力部１６０は、ＤＵＴ１００との間で信号を入出力する。信号入出力部１６０は、ドライバ１６２ａ〜ｂおよびコンパレータ１６４ａ〜ｂを含む。ドライバ１６２ａは、通常のレベル電圧を出力するために設けられ、波形成形部１２０内のＦＦ１５０ａから入力した信号を増幅して、接続先の入力端子に供給する。ここでドライバ１６２ａは、ハイレベル電圧が予め定められた第１ハイレベル電圧ＶＩＨとなるように選択部１４０ａから出力された信号を増幅して、ＤＵＴ１００の予め定められた入力端子に供給する。より具体的には、ドライバ１６２ａは、論理値Ｌが入力されるとローレベル電圧ＶＩＬを当該入力端子に供給し、論理値Ｈが入力されると第１ハイレベル電圧ＶＩＨを当該入力端子に供給する。

ドライバ１６２ｂは、高電圧を出力するために設けられ、波形成形部１２０内のＦＦ１５０ｂから入力した信号を増幅して、接続先の入力端子に供給する。ここでドライバ１６２ｂは、選択部１４０ｂから第２試験信号が出力された場合に、ハイレベル電圧が第１ハイレベル電圧ＶＩＨより高い第２ハイレベル電圧ＶＩＨＨとなるように当該第２試験信号を増幅して、ＤＵＴ１００の予め定められた入力端子に供給する。より具体的には、ドライバ１６２ｂは、論理値Ｌが入力されるとローレベル電圧ＶＩＬを当該入力端子に供給し、論理値Ｈが入力されると第２ハイレベル電圧ＶＩＨＨを当該入力端子に供給する。

コンパレータ１６４ａ〜ｂは、試験信号に応じてＤＵＴ１００が出力する出力信号を入力し、ハイレベルのしきい値電圧ＶｔｈＨおよびローレベルのしきい値電圧ＶｔｈＬとそれぞれ比較する。

判定部１７０は、コンパレータ１６４ａ〜ｂの比較結果を入力し、ＤＵＴ１００の出力信号とパターン発生器１１４から入力した期待値とを比較する。

図２は、本実施形態に係る試験装置１０の高速モードの動作例を示す。
本例においてパターン発生器１１４は、高電圧選択信号ＨＶＭＯＤＥを論理値Ｌとする。そして、試験周期ｎにおいて第１試験信号ｎおよび第２試験信号ｎを重畳した信号をＤＵＴ１００の入力端子に入力するべく第１試験パターンおよび第２試験パターンを発生する。

波形成形回路１２４ａは、試験周期ｎにおけるタイミングｔ１において第１試験信号をハイレベルとすることを示す第１セット信号と、タイミングｔ２において第１試験信号をローレベルとすることを示す第１リセット信号とを出力する。また、波形成形回路１２４ｂは、試験周期ｎにおけるタイミングｔ３において第２試験信号をハイレベルとすることを示す第２セット信号と、タイミングｔ４において第２試験信号をローレベルとすることを示す第２リセット信号とを出力する。本例において、ｔ１＜ｔ２＜ｔ３＜ｔ４である。

次に遅延部１３０ａ内のセット側遅延回路１３２ａは、第１セット信号をｔ１分遅延させて、第１遅延セット信号（図中ＳＥＴ１）を生成する。同様に、リセット側遅延回路１３４ａ、セット側遅延回路１３２ｂ、およびリセット側遅延回路１３４ｂは、第１リセット信号、第２セット信号、および第２リセット信号をそれぞれｔ２、ｔ３、およびｔ４分遅延させて、第１遅延リセット信号（図中ＲＥＳＥＴ１）、第２遅延セット信号（図中ＳＥＴ２）、および第２遅延リセット信号（図中ＲＥＳＥＴ２）を生成する。

選択部１４０ａ内のアンドゲート１４２およびオアゲート１４６は、高電圧選択信号ＨＶＭＯＤＥが論理値Ｌであるから、第１遅延セット信号および第２遅延セット信号をマルチプレクスしたセット信号（図中ＳＥＴ１’）を生成する。同様に、アンドゲート１４４およびオアゲート１４８は、第１遅延リセット信号および第２遅延リセット信号をマルチプレクスしたリセット信号（図中ＲＥＳＥＴ１’）を生成する。

一方、選択部１４０ｂ内のアンドゲート１５２およびアンドゲート１５４は、高電圧選択信号ＨＶＭＯＤＥが論理値Ｌであるから、第２遅延セット信号および第２遅延リセット信号をマスクし、論理値Ｌを出力する。

ＦＦ１５０ａは、セット信号ＳＥＴ１’が論理値Ｈとなるタイミングでセットされ、リセット信号ＲＥＳＥＴ１’が論理値Ｈとなるタイミングでリセットされる。この結果、ＦＦ１５０ａは、本例において第１試験信号ｎのＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形および第２試験信号ｎのＲＺ波形が重畳された信号を出力することができる。一方、ＦＦ１５０ｂは、論理値Ｌのセット信号およびリセット信号を入力し、論理値Ｌの信号を出力する。

ドライバ１６２ａは、ＦＦ１５０ａが出力した信号が論理値Ｈの場合にハイレベル電圧ＶＩＨを出力し、論理値Ｌの場合にローレベル電圧ＶＩＬを出力する。一方、ドライバ１６２ｂは、論理値Ｌの信号を入力する結果、第２ハイレベル電圧ＶＩＨＨを出力しない。

以上に示した通り、試験装置１０は、高速モードにおいては、高電圧モードにおいて第２ハイレベル電圧ＶＩＨＨを出力するために用いられるＰＤＳ１１８ｂ、波形成形回路１２４ｂ、遅延部１３０を利用して、試験周期内に複数の試験信号を重畳してＤＵＴ１００に供給することができる。また、図中の試験周期ｎ＋１に示したように、試験周期内に１つの試験信号のみを出力する場合には、ＰＤＳ１１８ａ、波形成形回路１２４ａ、遅延部１３０ａ、および選択部１４０ａの組、または、ＰＤＳ１１８ｂ、波形成形回路１２４ｂ、遅延部１３０ｂ、および選択部１４０ｂの組のいずれかのハードウェアリソースを用いることができる。

図３は、本実施形態に係る試験装置１０の高電圧モードの動作例を示す。
本例においてパターン発生器１１４は、高電圧選択信号を論理値Ｈとする。そして、試験周期ｎにおいて、第１試験信号ｎによるハイレベル電圧ＶＩＨおよび第２試験信号ｎによる第２ハイレベル電圧ＶＩＨＨをＤＵＴ１００へ入力するべく第１試験パターンおよび第２試験パターンを発生する。

波形成形回路１２４ａおよび波形成形回路１２４ｂと、遅延部１３０ａおよび遅延部１３０ｂは、図２と同様にして、タイミングｔ１、ｔ２、ｔ３およびｔ４において論理値Ｈとなるように、第１遅延セット信号ＳＥＴ１、第１遅延リセット信号ＲＥＳＥＴ１、第２遅延セット信号ＳＥＴ２、および第２遅延リセット信号ＲＥＳＥＴ２を出力する。本例において、ｔ１＜ｔ３＜ｔ４＜ｔ２である。

選択部１４０ａ内のアンドゲート１４２およびオアゲート１４６は、高電圧選択信号ＨＶＭＯＤＥが論理値Ｈであるから、第１遅延セット信号ＳＥＴ１を出力する。同様に、アンドゲート１４４およびオアゲート１４８は、第１遅延リセット信号ＲＥＳＥＴ１を出力する。一方、選択部１４０ｂ内のアンドゲート１５２およびアンドゲート１５４は、高電圧選択信号ＨＶＭＯＤＥが論理値Ｈであるから、第２遅延セット信号ＳＥＴ２および第２遅延リセット信号ＲＥＳＥＴ２を出力する。

ＦＦ１５０ａは、第１遅延セット信号ＳＥＴ１が論理値Ｈとなるタイミングでセットされ、リセット信号ＲＥＳＥＴ１が論理値Ｈとなるタイミングでリセットされる。この結果、ＦＦ１５０ａの出力Ｑ１は、試験周期ｎにおいてタイミングｔ１からｔ２までの間論理値Ｈを出力する。一方、ＦＦ１５０ｂは、第２遅延セット信号ＳＥＴ２が論理値Ｈとなるタイミングでセットされ、リセット信号ＲＥＳＥＴ２が論理値Ｈとなるタイミングでリセットされる。この結果、ＦＦ１５０ｂの出力Ｑ２は、試験周期ｎにおいてタイミングＴ３からＴ４までの間論理値Ｈを出力する。

ドライバ１６２ａは、ＦＦ１５０ａが出力した信号が論理値Ｈの場合にハイレベル電圧ＶＩＨを出力し、論理値Ｌの場合にローレベル電圧ＶＩＬを出力する。一方、ドライバ１６２ｂは、ＦＦ１５０ｂが出力した信号が論理値Ｈの場合に第２ハイレベル電圧ＶＩＨＨを出力し、論理値Ｌの場合にローレベル電圧ＶＩＬを出力する。この結果、信号入出力部１６０の出力電圧は、ドライバ１６２ａおよびドライバ１６２ｂの出力のうち、より高い電圧となる。したがって本例においては、試験周期ｎのタイミングｔ１からｔ２までの間において入力端子にハイレベル電圧ＶＩＨが入力され、タイミングｔ２からｔ３までの間において入力端子に第２ハイレベル電圧ＶＩＨＨが入力され、タイミングｔ３からｔ４までの間において入力端子にハイレベル電圧ＶＩＨが入力される。

以上に示した通り、試験装置１０は、高電圧モードにおいては、試験周期毎に通常のハイレベル電圧ＶＩＨを有する第１試験信号と、ハイレベル電圧ＶＩＨより高い第２ハイレベル電圧ＶＩＨＨを有する第２試験信号とを供給することができる。また、図中の試験周期ｎ＋１に示したように、ＰＤＳ１１８ａ、波形成形回路１２４ａ、遅延部１３０ａ、および選択部１４０ａの組を用いて通常のハイレベル電圧ＶＩＨを有し、第２ハイレベル電圧ＶＩＨＨを有しない試験信号を供給することもできる。

以上において、波形成形器１２２は、高電圧モードの場合に、試験周期の終了タイミングにおいてドライバ１６２ｂの出力を必ずローレベル電圧ＶＩＬとするように第２セット信号および第２リセット信号を生成してもよい。すなわち波形成形器１２２は、高電圧選択信号ＨＶＭＯＤＥが論理値Ｈであり、ドライバ１６２ａから第１試験信号を供給し、ドライバ１６２ｂから第２試験信号を供給する高電圧モードが選択されていることを条件として、次のように動作する。

波形成形器１２２は、試験周期の終了タイミングにおいてドライバ１６２ｂから第２ハイレベル電圧ＶＩＨＨを出力させる第２試験パターンがパターン発生器１１４から出力されたことに応じて、遅延部１３０ｂに供給される第２セット信号および第２リセット信号を、試験周期の終了タイミングにおいてドライバ１６２ｂの出力をローレベル電圧に切り替える信号に変更する。一例として波形成形器１２２内の波形成形回路１２４ｂは、タイミングｔ３においてＦＦ１５０ｂをセットし、試験周期の終了タイミングまでＦＦ１５０ｂをリセットしないことを指示する第２試験パターン、すなわちＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形を指定する第２試験パターンを入力した場合に、タイミングｔ３より遅く、試験周期の終了タイミングにより近いタイミングにおいてＦＦ１５０ｂをリセットするような第２リセット信号を出力し、ＲＺ波形に変更する。より具体的には、波形成形回路１２４ｂは、遅延部１３０ｂが、遅延設定メモリ１３６に格納された、リセット側遅延回路１３４ｂが選択可能な複数の遅延データのうち、最も遅いタイミングの遅延データにより指定されるタイミングで第２遅延リセット信号を論理値Ｈとするような第２リセット信号およびタイミング情報を生成して遅延部１３０ｂに供給する。

これにより試験装置１０は、各試験周期の終了後においてＤＵＴ１００の入力端子に第２ハイレベル電圧ＶＩＨＨが供給され続けないようにすることができる。したがって試験装置１０は、試験プログラムに誤りがあった場合等においても、第２ハイレベル電圧ＶＩＨＨが入力端子に供給され続ける結果ＤＵＴ１００の寿命が短くなるのを防ぐことができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の実施形態に係る試験装置１０の構成を示す。 本発明の実施形態に係る試験装置１０の高速モードの動作例を示す。 本発明の実施形態に係る試験装置１０の高電圧モードの動作例を示す。

符号の説明

１０ 試験装置
１００ ＤＵＴ
１１２ 周期発生器
１１４ パターン発生器
１１６ ＡＰＬＧ
１１８ａ〜ｂ ＰＤＳ
１２０ 波形成形部
１２２ 波形成形器
１２４ａ〜ｂ 波形成形回路
１３０ａ〜ｂ 遅延部
１３２ａ〜ｂ セット側遅延回路
１３４ａ〜ｂ リセット側遅延回路
１３６ 遅延設定メモリ
１４０ａ〜ｂ 選択部
１４２、１４４ アンドゲート
１４６、１４８ オアゲート
１５０ａ〜ｂ ＦＦ
１５２、１５４ アンドゲート
１６０ 信号入出力部
１６２ａ〜ｂ ドライバ
１６４ａ〜ｂ コンパレータ
１７０ 判定部

Claims (3)

1. 被試験デバイスを試験する試験装置であって、
   試験周期毎に、前記被試験デバイスに供給する第１試験パターンおよび第２試験パターンを発生するパターン発生器と、
   前記第１試験パターンに基づく信号を指定された時間遅延させた第１遅延信号を出力する第１遅延部と、
   前記第２試験パターンに基づく信号を指定された時間遅延させた第２遅延信号を出力する第２遅延部と、
   試験周期内に、前記第１遅延信号に基づく第１試験信号および前記第２遅延信号に基づく第２試験信号をマルチプレクスしたマルチプレクス信号を出力するか、前記第１遅延信号に基づく前記第１試験信号を出力するかを選択する第１選択部と、
   前記第１選択部が前記マルチプレクス信号を出力した場合に前記第２遅延信号に基づく第２前記試験信号を出力し、前記第１選択部が前記第１試験信号を出力した場合に前記被試験デバイスにローレベルの電圧を供給させる信号を出力する第２選択部と、
   ハイレベル電圧が予め定められた第１ハイレベル電圧となるように前記第１選択部から出力された信号を増幅して、前記被試験デバイスの予め定められた入力端子に供給する第１ドライバと、
   前記第２選択部から前記第２試験信号が出力された場合に、ハイレベル電圧が前記第１ハイレベル電圧より高い第２ハイレベル電圧となるように当該第２試験信号を増幅して、前記被試験デバイスの前記予め定められた入力端子に供給する第２ドライバと
   を備える試験装置。
2. 前記第１ドライバから前記第１試験信号を供給し、前記第２ドライバから前記第２試験信号を供給する高電圧モードが選択されていることを条件として、試験周期の終了タイミングにおいて前記第２ドライバから前記第２ハイレベル電圧を出力させる前記第２試験パターンが前記パターン発生器から出力されたことに応じて、前記第２遅延部に供給される信号を、試験周期の終了タイミングにおいて前記第２ドライバの出力をローレベル電圧に切り替える信号に変更する波形成形器を更に備える請求項１に記載の試験装置。
3. 前記波形成形器は、
   前記第１試験パターンに基づいて、前記第１試験信号をハイレベルとするか否かを示す第１セット信号と、ローレベルとするか否かを示す第１リセット信号とを出力する第１波形成形回路と、
   前記第２試験パターンに基づいて、前記第２試験信号をハイレベルとするか否かを示す第２セット信号と、ローレベルとするか否かを示す第２リセット信号とを出力する第２波形成形回路と
   を有し、
   前記第１遅延部は、前記第１セット信号および前記第１リセット信号を指定されたセット信号の遅延時間およびリセット信号の遅延時間遅延させた第１遅延セット信号および第１遅延リセット信号を出力し、
   前記第２遅延部は、前記第２セット信号および前記第２リセット信号を指定されたセット信号の遅延時間およびリセット信号の遅延時間遅延させた第２遅延セット信号および第２遅延リセット信号を出力し、
   前記第１選択部は、
   前記高電圧モードが選択された場合に論理値Ｈとなり、前記高電圧モードが選択されていない場合に論理値Ｌとなる高電圧選択信号の論理否定と前記第２遅延セット信号との論理積を出力する第１アンドゲートと、
   前記高電圧選択信号の論理否定と前記第２遅延リセット信号との論理積を出力する第２アンドゲートと、
   前記第１遅延セット信号の出力および前記第１アンドゲートの出力の論理和を出力する第１オアゲートと、
   前記第１遅延リセット信号の出力および前記第２アンドゲートの出力の論理和を出力する第２オアゲートと、
   出力が前記第１ドライバに接続され、前記第１オアゲートの出力によりセットされ、前記第２オアゲートの出力によりリセットされる第１フリップフロップと
   を有し、
   前記第２選択部は、
   前記高電圧選択信号と前記第２遅延セット信号との論理積を出力する第３アンドゲートと、
   前記高電圧選択信号と前記第２遅延リセット信号との論理積を出力する第４アンドゲートと、
   出力が前記第２ドライバに接続され、前記第３アンドゲートの出力によりセットされ、前記第４アンドゲートの出力によりリセットされる第２フリップフロップと
   を有する
   請求項２に記載の試験装置。

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