JP2006331452A

JP2006331452A - Bus control system and computer system

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Publication number: JP2006331452A
Application number: JP2006207371A
Authority: JP
Inventors: Nobukazu Kondo; 伸和近藤; Asashi Kaneko; 浅司金子; Koichi Okazawa; 宏一岡澤; Hideaki Genma; 英明源馬; Tetsuya Mochida; 哲也持田; Takehisa Hayashi; 剛久林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2006-07-31
Filing date: 2006-07-31
Publication date: 2006-12-07

Abstract

<P>PROBLEM TO BE SOLVED: To improve processing performance of a bus by providing a specific adapter with a means capable of simultaneously issuing a plurality of split read requests from an identical adapter in a system bus such as a work station. <P>SOLUTION: As bus protocols, a plurality of module ID are logically allocated to one bus adapter 405, 408, 409, or 410, and the bus adapter 405 at a starter side assures sequence of read data according to module ID information of response cycle. As parallel processing of a read access from an identical adapter becomes possible, a response time of a system bus access can be improved. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、パーソナルコンピュータ、ワークステーション等の情報処理装置に係わり、特に、システムバスとしてアドレスとデータが多重化され、リードアクセス動作の起動サイクルと応答サイクルが、間に別の転送を挿入することで分離が可能であるスプリット転送プロトコルをサポートしたバス制御方式、及び、これを用いたコンピュータシステムに関する。 The present invention relates to an information processing apparatus such as a personal computer or a workstation. In particular, an address and data are multiplexed as a system bus, and another transfer is inserted between a start cycle and a response cycle of a read access operation. The present invention relates to a bus control system that supports a split transfer protocol that can be separated by a computer system, and a computer system using the bus control system.

上記技術分野においては従来、システムバスとして、リードアクセス動作の起動サイクルと応答サイクルが、間に別の転送を挿入することで分離が可能であるスプリット転送プロトコルをサポートしたバスが多く用いられている（非特許文献１参照）。その理由としては、リードアクセス動作の起動サイクルと応答サイクルの間に他のモジュールの転送の挿入を可能とすることで、バスの使用効率及び応答性を向上させることが挙げられる。スプリット転送の典型的なタイミング例を図１３に示す。図１３は従来のスプリットリードアクセスタイミング例で、ＡＤＤＴ［０：６３］は８バイト幅の多重化されたアドレス／データバス、ＡＤＲＶはアドレス／データバスＡＤＤＴ［０：６３］上に有効なアドレスが出力されていることを示すアドレスバリッド信号、ＤＡＴＡＶはアドレス／データバスＡＤＤＴ［０：６３］上に有効なデータが出力されていることを示すデータバリッド信号である。Ｆｕｔｕｒｅｂｕｓ＋などの従来のバスでスプリットリードアクセスを行う場合には、まず起動元のモジュールがバス使用権を獲得した後、アドレスバリッド信号ＡＤＲＶを有効にし、アクセス先のアドレスをＡＤＤＴ［０：６３］で指定する。そのとき同時に、モード指定制御信号線により現在起動中のアクセスがスプリットリードアクセスであることをアクセス先モジュールに伝える（１３０１のタイミング）。この後、バス使用権を放棄し、起動サイクルを終了する。一方、この起動を受け取ったアクセス先のモジュールはリードデータが準備できた時点で、バス使用権を獲得し、アドレスバリッド信号ＡＤＲＶを有効にし、アクセス先のアドレスをＡＤＤＴ［０：６３］で指定する。そのとき同時に、モード指定制御信号線により現在起動中の転送がスプリットリードアクセスの応答であることを起動元モジュールに伝える（１３０２のタイミング）。次に、データバリッド信号ＤＡＴＡＶを有効にし、ＡＤＤＴ［０：６３］上に有効なリードデータを出力する。この後、アクセス先のモジュールはバス使用権を放棄し、応答サイクルを終了する。起動元のモジュールは、アクセス先のモジュールが出力するモード指定制御信号線及びアクセス先のアドレスにより、自分の起動したアクセスに対する応答であることを判断し、その応答データを取り込むという一連の制御を行っていた。 Conventionally, in the above technical field, as a system bus, a bus that supports a split transfer protocol in which a start cycle and a response cycle of a read access operation can be separated by inserting another transfer in between is often used. (Refer nonpatent literature 1). The reason for this is that the use efficiency and responsiveness of the bus are improved by enabling the transfer of another module to be inserted between the start cycle and the response cycle of the read access operation. A typical timing example of split transfer is shown in FIG. FIG. 13 shows a conventional split read access timing example. ADDT [0:63] is an 8-byte wide multiplexed address / data bus, and ADRV is a valid address on the address / data bus ADDT [0:63]. An address valid signal indicating that data is being output, DATAV is a data valid signal indicating that valid data is being output on the address / data bus ADDT [0:63]. When performing split read access using a conventional bus such as Futurebus +, first, after the activation source module acquires the right to use the bus, the address valid signal ADRV is validated, and the access destination address is set to ADDT [0:63]. specify. At the same time, the mode designation control signal line notifies the access destination module that the currently activated access is split read access (timing 1301). Thereafter, the right to use the bus is abandoned, and the start cycle ends. On the other hand, the access destination module that has received this activation acquires the right to use the bus when read data is ready, enables the address valid signal ADRV, and designates the access destination address with ADDT [0:63]. . At the same time, the mode designation control signal line informs the activation source module that the currently activated transfer is a split read access response (timing 1302). Next, the data valid signal DATAV is validated, and valid read data is output on ADDT [0:63]. Thereafter, the access destination module abandons the right to use the bus and ends the response cycle. The start-up module performs a series of controls to determine that it is a response to the access started by the mode designation control signal line output from the access-destination module and the access-destination address, and to fetch the response data. It was.

「Ｆｕｔｕｒｅｂｕｓ＋Ｐ８９６．１ＬｏｇｉｃａｌＬａｙｅｒＳｐｅｃｉｆｉｃａｔｉｏｎｓ」（１９９０，ＩＥＥＥ）“Futurebus + P896.1 Logic Layer Specifications” (1990, IEEE)

近年、小型化、低価格化のため、バスの信号線の削減を図り、アドレスとデータを多重化したバスが多くなってきている。この場合、図１３の従来例のように、スプリットリードアクセスの応答転送時に、アクセス先のアドレスを出力するサイクルを設けると、アドレスとデータの多重化により、アドレスサイクル分だけ余計にバスを占有することになり、バスの使用効率低下や応答時間の増大を招くという問題が生じる。 In recent years, in order to reduce the size and price, there are an increasing number of buses in which the signal lines of the bus are reduced and addresses and data are multiplexed. In this case, as in the conventional example of FIG. 13, if a cycle for outputting the address of the access destination is provided at the time of split read access response transfer, an extra bus is occupied for the address cycle due to multiplexing of the address and data. As a result, there arises a problem that the use efficiency of the bus is lowered and the response time is increased.

本発明の目的は、このような問題を解決し、バスの使用効率を向上、応答時間を減少させることにより、高性能なバス制御方式を提供することにある。 An object of the present invention is to provide a high-performance bus control system by solving such problems, improving the bus use efficiency, and reducing the response time.

上記目的を達成するため本発明は、バスに接続できる各モジュールにモジュールＩＤを指定する手段を設ける。更に、少なくとも２つ以上階層的に接続した複数バス構造のシステムにおいては、モジュールＩＤを他の階層のバス上に存在する個々のモジュールに対しても割り付ける。そして、他の階層のバス上に存在するモジュールからのアクセスをシステムバス上に流す場合、インタフェースをとるアダプタに、そのモジュールに対して割り付けられたシステムバス上のモジュールＩＤを付加してリードアクセスの起動をかける手段を設ける。一方、起動をかけたモジュールが応答を受け取る場合、付加されたモジュールＩＤに従い、他の階層のバス上に存在するモジュールにさかのぼって応答を返す手段を設ける。 In order to achieve the above object, the present invention provides means for designating a module ID for each module that can be connected to the bus. Further, in a system having a multi-bus structure in which at least two or more hierarchies are connected, module IDs are assigned to individual modules existing on buses of other hierarchies. When an access from a module existing on a bus of another hierarchy is made to flow on the system bus, a module ID on the system bus assigned to the module is added to an adapter that takes an interface, and read access is performed. A means for starting is provided. On the other hand, when the activated module receives a response, there is provided means for returning the response retroactively to the module existing on the bus of another hierarchy according to the added module ID.

他の階層のバス上に存在する個々のモジュールに対して割り付けられたモジュールＩＤをシステムバス上に流すことにより、たとえシステムバスのインタフェースとしては同一のアダプタであっても、システムバスに対して異なるモジュールＩＤでリード要求を発行することで、リード応答の入れ替わりも、応答サイクルのモジュールＩＤによりアダプタが見分けることができる。すなわち、マルチプロセッサシステム等において、それぞれのプロセッサが行うＩ／Ｏアクセスを１つずつまでなら並行してシステムバス上に発行することができるので、システムバスのアクセスの応答時間が低減される。 Even if the same adapter is used as the system bus interface, it is different from the system bus by flowing the module ID assigned to each module existing on the bus of another hierarchy on the system bus. By issuing a read request with a module ID, it is possible for the adapter to recognize the change of the read response based on the module ID of the response cycle. That is, in a multiprocessor system or the like, since up to one I / O access performed by each processor can be issued on the system bus in parallel, the response time for accessing the system bus is reduced.

本発明によれば、それぞれのモジュールが行うアクセスを、アクセスの順序を保証しながら、連続してシステムバス上に発行し、並列処理することができ、システムバスのアクセスの応答時間の低減が図れるという効果がある。更に、マルチプロセッサシステム等においても、それぞれのプロセッサが行うＩ／Ｏアクセスを少ないピン数で同様に処理できる。また、本発明によれば、転送時に指定するモジュールＩＤは、物理的なアダプタと全く切り離して設定することができるため、必要度の高いモジュールに集中的にモジュールＩＤを割り当てることができ、システムに対応できる柔軟性を高めるという効果がある。 According to the present invention, the access performed by each module can be continuously issued on the system bus and processed in parallel while guaranteeing the order of access, and the response time of access to the system bus can be reduced. There is an effect. Furthermore, in a multiprocessor system or the like, I / O access performed by each processor can be similarly processed with a small number of pins. In addition, according to the present invention, the module ID specified at the time of transfer can be set completely separated from the physical adapter, so that the module ID can be assigned intensively to the modules with high necessity, and the system can be assigned to the system. There is an effect of increasing the flexibility to deal with.

図１は、本発明の第１の実施例におけるスプリットリードアクセスタイミングを示す図である。本実施例においては、アクセス先のアドレスを出力するサイクルを削除し、それをリードデータを受け取る識別子（モジュールＩＤ）で代用している。起動サイクルは図１３の従来例と同様、まず起動元のモジュールがバス使用権を獲得した後、アドレスバリッド信号ＡＤＲＶを有効にし、アクセス先のアドレスをＡＤＤＴ［０：６３］で指定する。そのとき同時に、モード指定制御信号線により現在起動中のアクセスがスプリットリードアクセスであることをアクセス先モジュールに伝える（１０５のタイミング）。この後、バス使用権を放棄し、起動サイクルを終了する。一方、この起動を受け取ったアクセス先のモジュールはリードデータが準備できた時点で、バス使用権を獲得した後、いきなりデータバリッド信号ＤＡＴＡＶを有効にし、ＡＤＤＴ［０：６３］上に有効なリードデータを出力する。そのとき同時に、モード指定制御信号線により現在起動中の転送がスプリットリードアクセスの応答であることを起動元モジュールに伝える（１０６のタイミング）。この後、アクセス先のモジュールはバス使用権を放棄し、応答サイクルを終了する。起動元のモジュールは、アクセス先のモジュールが出力するモード指定制御信号線及びアクセス元のモジュールを表すモジュールＩＤ（ＳＩＮＫＭＯＤ：スプリットリードの応答先モジュールの識別子）により、自分の起動したアクセスに対する応答であることを判断し、その応答データを取り込むという一連の制御を行う。本実施例のように、ＳＩＮＫＭＯＤが４ビットあれば１６モジュールを指定できる。具体的には、図２に示すように、バスに接続されるバスアダプタ毎に１つずつモジュールＩＤが割り当てられる。図２は、階層バス構造をとったシステム構成例で、２０１、２０２は高速プロセッサバス、２０３、２０４は高速プロセッサバスとのインタフェースを行うバスアダプタ、２０５はシステムバス、２０６、２０７、２０８はＩＯバスとのインタフェースを行うバスアダプタ、２０９、２１０、２１１はＩＯバスである。本実施例ではバスアダプタ２０３、２０４、２０６、２０７、２０８にそれぞれ”０”、”１”、”２”、”３”、”４”のようにバスアダプタ毎に１つずつモジュールＩＤが割り当てられている。 FIG. 1 is a diagram showing the split read access timing in the first embodiment of the present invention. In this embodiment, the cycle for outputting the address of the access destination is deleted, and it is replaced with an identifier (module ID) for receiving read data. In the activation cycle, as in the conventional example of FIG. 13, first, after the activation source module acquires the right to use the bus, the address valid signal ADRV is validated and the access destination address is designated by ADDT [0:63]. At the same time, the access to the access destination module is notified by the mode designation control signal line that the currently activated access is the split read access (timing 105). Thereafter, the right to use the bus is abandoned, and the start cycle ends. On the other hand, when the access destination module that has received this activation has prepared the read data, after acquiring the right to use the bus, the data valid signal DATAV is suddenly enabled and the valid read data on ADDT [0:63]. Is output. At the same time, the mode designation control signal line informs the activation source module that the currently activated transfer is a split read access response (timing 106). Thereafter, the access destination module abandons the right to use the bus and ends the response cycle. The activation source module is a response to the activated access by the mode designation control signal line output by the access destination module and the module ID (SINKMOD: identifier of the split read response destination module) indicating the access source module. A series of control is performed so that the response data is taken in. As in this embodiment, if SINKMOD is 4 bits, 16 modules can be specified. Specifically, as shown in FIG. 2, one module ID is assigned to each bus adapter connected to the bus. FIG. 2 shows an example of a system configuration having a hierarchical bus structure. 201 and 202 are high-speed processor buses, 203 and 204 are bus adapters that interface with the high-speed processor bus, 205 is a system bus, and 206, 207, and 208 are IO buses. Bus adapters 209, 210, and 211 for interfacing with the bus are IO buses. In this embodiment, one module ID is assigned to each bus adapter 203, 204, 206, 207, 208, such as “0”, “1”, “2”, “3”, “4”. It has been.

ところで、第１の実施例のような制御を行うバスがシステムに応用されるとき、多くの場合は、階層バス構造をとったシステム構成になる。図３は、このときのスプリットリードアクセスのデータの流れ図を示した図で、３０１、３０２、３０３はプロセッサ（Ｐ１、Ｐ２、Ｐ３）、３０４はマルチプロセッサ対応のプロセッサバス、３０５はプロセッサバス３０４とシステムバス３０７のインタフェースを行うバスアダプタ、３０６はメインメモリ、３０７はシステムバス、３０８はシステムバス３０７とＩＯバス３１１のインタフェースを行うバスアダプタ、３０９はシステムバス３０７とＩＯバス３１２のインタフェースを行うバスアダプタ、３１０はシステムバス３０７とＩＯバス３１３のインタフェースを行うバスアダプタ、３１１、３１２、３１３はＩＯバス、３１４、３１５はＩＯバス３１１上のＩＯ、３１６、３１７は３ＩＯバス３１２上のＩＯ、３１８、３１９はＩＯバス３１３上のＩＯである。ここで、バスアダプタ毎に１つずつモジュールＩＤが割り当てられると、例えば、バスアダプタ３０５には”０”、バスアダプタ３０８には”１”、バスアダプタ３０９には”２、”バスアダプタ３１０には”３”のようになる。このとき、プロセッサ１、プロセッサ２、プロセッサ３は独立にシステムバスにつながっているＩＯに対して独立にリード要求を発行する。このとき、図３のようなバスシステムにおいては、モジュールＩＤを無制限にシステムバス３０７上に発行していくと、もしアクセスしようとしているＩＯバス３１１がスプリット転送をサポートしているとアクセス時間の早いＩＯからの応答が先に返ってくる可能性があり、モジュールＩＤを参照しただけでは、アクセスの順序が保証できないという問題がある（本例では応答サイクルのＳＩＮＫＭＯＤはすべて”０”で返ってくる）。すなわち、他の階層のバスが上記従来のバスと同様にスプリット転送プロトコルをサポートしていると、応答データの順序を保証するために、１つのバスアダプタから１つのリード要求しか発行できなくなる。これは特にマルチプロセッサシステムの場合などに生じる。 By the way, when a bus that performs control as in the first embodiment is applied to a system, in many cases, the system configuration has a hierarchical bus structure. FIG. 3 is a flow chart of split read access data at this time. 301, 302, 303 are processors (P1, P2, P3), 304 is a processor bus corresponding to a multiprocessor, 305 is a processor bus 304 A bus adapter that interfaces the system bus 307, a main memory 306, a system bus 307, a bus adapter 308 that interfaces the system bus 307 and the IO bus 311, and a bus 309 that interfaces the system bus 307 and the IO bus 312 The adapter 310 is a bus adapter that interfaces the system bus 307 and the IO bus 313, 311, 312, 313 are IO buses, 314, 315 are IO on the IO bus 311, 316, 317 are IO on the 3IO bus 312, 318 319 It is the IO on the IO bus 313. Here, when one module ID is assigned to each bus adapter, for example, “0” is assigned to the bus adapter 305, “1” is assigned to the bus adapter 308, “2” is assigned to the bus adapter 309, and “2” is assigned to the bus adapter 310. Becomes "3". At this time, the processor 1, the processor 2, and the processor 3 independently issue a read request to the IO connected to the system bus. At this time, in the bus system as shown in FIG. 3, if the module ID is issued on the system bus 307 without limitation, the access time is fast if the IO bus 311 to be accessed supports split transfer. There is a possibility that the response from the IO may be returned first, and there is a problem that the access order cannot be guaranteed only by referring to the module ID (in this example, all SINKMODs in the response cycle are returned as “0”). ). That is, if the buses in the other layers support the split transfer protocol like the conventional bus, only one read request can be issued from one bus adapter in order to guarantee the order of response data. This occurs particularly in the case of a multiprocessor system.

本発明の第２の実施例は、マルチプロセッサシステムにおいて、それぞれのプロセッサが行うＩ／Ｏアクセスを連続してシステムバス上に発行し、並列化することで、このような問題を更に解決するものである。以下、本発明の第２の実施例について説明する。 In the second embodiment of the present invention, in a multiprocessor system, I / O access performed by each processor is continuously issued on the system bus and parallelized, thereby further solving such a problem. It is. The second embodiment of the present invention will be described below.

図４は本実施例のシステム構成のブロック図で、４０１、４０２、４０３はプロセッサ（Ｐ１、Ｐ２、Ｐ３）、４０４はマルチプロセッサ対応のプロセッサバス、４０５はプロセッサバス４０４とシステムバス４０７のインタフェースを行うバスアダプタ、４０６はメインメモリ、４０７はシステムバス、４０８はシステムバス４０７とＩＯバス４１１のインタフェースを行うバスアダプタ、４０９はシステムバス４０７とＩＯバス４１２のインタフェースを行うバスアダプタ、４１０はシステムバス４０７とＩＯバス４１３のインタフェースを行うバスアダプタ、４１１、４１２、４１３はＩＯバス、４１４、４１５はＩＯバス４１１上のＩＯ、４１６、４１７はＩＯバス４１２上のＩＯ、４１８、４１９はＩＯバス４１３上のＩＯである。ここで、本実施例のシステムバス接続可能なバスアダプタ数を４とする。ただし、本発明では、モジュール識別子として、４ビット割り付けるとする。これにより、論理的には、１６のモジュールを識別できることになる。本発明では、プロセッサ４０１には”０”、プロセッサ４０２には”１”、プロセッサ４０３には”２”、メインメモリ４０６には”３”、バスアダプタ４０８には”４”、バスアダプタ４０９には”５”、バスアダプタ４１０には”６”のようにモジュールＩＤを割り振る。アダプタ４０５は、プロセッサ４０１から４０３からのＩＯアクセス要求を、各プロセッサ１つ以内なら並列してシステムバス４０７上に発行する。 FIG. 4 is a block diagram of the system configuration of this embodiment. 401, 402, 403 are processors (P1, P2, P3), 404 is a processor bus corresponding to a multiprocessor, 405 is an interface between the processor bus 404 and the system bus 407. 406 is a main memory, 407 is a system bus, 408 is a bus adapter that interfaces the system bus 407 and the IO bus 411, 409 is a bus adapter that interfaces the system bus 407 and the IO bus 412, and 410 is a system bus 407 and IO bus 413 are interface bus adapters 411, 412, and 413 are IO buses, 414 and 415 are IOs on the IO bus 411, 416 and 417 are IOs on the IO bus 412, 418 and 419 are IO buses 413 Is the top IOHere, it is assumed that the number of bus adapters connectable to the system bus in this embodiment is four. However, in the present invention, 4 bits are assigned as a module identifier. As a result, 16 modules can be logically identified. In the present invention, the processor 401 is “0”, the processor 402 is “1”, the processor 403 is “2”, the main memory 406 is “3”, the bus adapter 408 is “4”, and the bus adapter 409 is “5”, and the bus adapter 410 is assigned a module ID such as “6”. The adapter 405 issues IO access requests from the processors 401 to 403 to the system bus 407 in parallel if the number of processors is within one.

図５は、図４のシステム構成でのアクセスタイムチャートを示すもので、プロセッサ４０１から４０３からのアクセス先がすべてモジュール４０８とし、プロセッサ４０１から４０３からのアクセス先のＩＯのアクセスタイムがそれぞれ１２、９、６サイクルであると仮定したときのものである。サイクル５０１はリードの起動サイクルで、バスマスタはバスアダプタ４０５、リードデータの応答先であるＳＩＮＫＭＯＤは”０”（起動元はプロセッサ４０１であることを示す）を示している。サイクル５０２はリードの起動サイクルで、バスマスタはバスアダプタ５、リードデータの応答先であるＳＩＮＫＭＯＤは”１”（起動元はプロセッサ４０２であることを示す）を示している。 FIG. 5 shows an access time chart in the system configuration shown in FIG. 4. The access destinations from the processors 401 to 403 are all modules 408, and the IO access times of the access destinations from the processors 401 to 403 are 12, This is when it is assumed that there are 9, 6 cycles. A cycle 501 is a read activation cycle, in which the bus master is the bus adapter 405, and SINKMOD, which is the response destination of the read data, is “0” (indicating that the activation source is the processor 401). A cycle 502 is a read start cycle. The bus master indicates the bus adapter 5 and SINKMOD, which is a response destination of the read data, indicates “1” (indicating that the start source is the processor 402).

サイクル５０３はリードの起動サイクルで、バスマスタはバスアダプタ４０５、リードデータの応答先であるＳＩＮＫＭＯＤは”２”（起動元はプロセッサ４０３であることを示す）を示している。サイクル５０４はリードの応答サイクルで、バスマスタはバスアダプタ４０８、リードデータの応答先であるＳＩＮＫＭＯＤは”２”を示している。このとき、バスアダプタ４０５はＳＩＮＫＭＯＤの”２”をみて、取り込んだデータをプロセッサ４０３に返すような制御を行う。このときのデータの流れを図８に示す。サイクル５０５はリードの応答サイクルで、バスマスタはバスアダプタ４０８、リードデータの応答先であるＳＩＮＫＭＯＤは”１”を示している。このとき、バスアダプタ４０５はＳＩＮＫＭＯＤの”１”をみて、取り込んだデータをプロセッサ４０２に返すような制御を行う。このときのデータの流れを図７に示す。サイクル５０６はリードの応答サイクルで、バスマスタはバスアダプタ４０８、リードデータの応答先であるＳＩＮＫＭＯＤは”０”を示している。このとき、バスアダプタ４０５はＳＩＮＫＭＯＤの”０”をみて、取り込んだデータをプロセッサ４０１に返すような制御を行う。このときのデータの流れを図６に示す。また、メインメモリにモジュールＩＤを割り振れば、ＤＭＡ（ダイレクトメモリアクセス）の指定も容易になる（図９）。 A cycle 503 is a read start cycle, in which the bus master is the bus adapter 405, and the read data response destination SINKMOD is “2” (indicating that the start source is the processor 403). A cycle 504 is a read response cycle, in which the bus master indicates the bus adapter 408 and the read data response destination SINKMOD indicates “2”. At this time, the bus adapter 405 performs control so as to return the fetched data to the processor 403 by looking at “2” of SINKMOD. The data flow at this time is shown in FIG. A cycle 505 is a read response cycle, in which the bus master indicates the bus adapter 408 and the read data response destination SINKMOD indicates “1”. At this time, the bus adapter 405 looks at SINKMOD “1” and performs control to return the fetched data to the processor 402. The data flow at this time is shown in FIG. A cycle 506 is a read response cycle, in which the bus master indicates the bus adapter 408 and the read data response destination SINKMOD indicates “0”. At this time, the bus adapter 405 performs control such that the taken data is returned to the processor 401 by looking at “0” of SINKMOD. The data flow at this time is shown in FIG. Also, if a module ID is assigned to the main memory, it is easy to specify DMA (direct memory access) (FIG. 9).

ここで本発明の第１、第２の実施例によるスプリットリード競合時のサイクル数を図１０に示す。（ａ）は第１の実施例のプロトコルを用いた場合のサイクル数、（ｂ）は第２の実施例のプロトコルを用いた場合のサイクル数である。１００１、１００７はプロセッサ１のＩＯアクセスの起動サイクル、１００２、１００８はプロセッサ１のＩＯアクセスの応答サイクル、１００３、１００９はプロセッサ１のＩＯアクセスの起動サイクル、１００４、１０１０はプロセッサ１のＩＯアクセスの応答サイクル、１００５、１０１１はプロセッサ１のＩＯアクセスの起動サイクル、１００６、１０１２はプロセッサ１のＩＯアクセスの応答サイクルである。このように、第１の実施例のように、同一アダプタからの複数リードの起動が許さないと、すべてのリードアクセスがシリアライズされ、合計２７サイクルかかる。一方、第２の実施例のように、並列起動が行えば、１２サイクルとなり、リードアクセスの応答性が更に向上する。 FIG. 10 shows the number of cycles at the time of split read contention according to the first and second embodiments of the present invention. (A) is the number of cycles when the protocol of the first embodiment is used, and (b) is the number of cycles when the protocol of the second embodiment is used. 1001 and 1007 are IO access start cycles of the processor 1, 1002 and 1008 are IO access response cycles of the processor 1, 1003 and 1009 are IO access start cycles of the processor 1, and 1004 and 1010 are IO access responses of the processor 1. Cycles 1005 and 1011 are IO access start cycles of the processor 1, and 1006 and 1012 are IO access response cycles of the processor 1. Thus, as in the first embodiment, if the activation of a plurality of reads from the same adapter is not permitted, all read accesses are serialized, which takes a total of 27 cycles. On the other hand, if the parallel activation is performed as in the second embodiment, the cycle becomes 12 cycles and the read access responsiveness is further improved.

ところで、上記第１、第２の実施例の説明においては、スプリットリードアクセスの応答先をＳＩＮＫＭＯＤという識別子で示したが、第３の実施例として、スプリットリードアクセスの応答元の識別子を本発明の応答先と同様に指定できるようにすると、応答先の識別子（ＳＩＮＫＭＯＤ）が同一であっても識別子の異なる複数の応答元に対して、同時にスプリットリード要求を発行することも可能となる。その場合の応答元識別子は、図１１、図１２に示すように、ＩＯ４１４、ＩＯ４１５にそれぞれモジュールＩＤ”７”、”８”を割付け、その応答元識別子の情報により、バスアダプタ４０５が順序保証をする制御を行えば良い。 By the way, in the description of the first and second embodiments, the response destination of the split read access is indicated by the identifier SINKMOD. However, as the third embodiment, the identifier of the response source of the split read access is indicated by the present invention. If it can be specified in the same way as the response destination, even if the response destination identifier (SINKMOD) is the same, split read requests can be issued simultaneously to a plurality of response sources having different identifiers. In this case, as shown in FIGS. 11 and 12, module IDs “7” and “8” are assigned to IO 414 and IO 415, respectively, and the bus adapter 405 guarantees the order based on the information of the response source identifier. It suffices to perform control.

第１の実施例のバスプロトコルによるスプリットリードアクセスのデータの流れ図。FIG. 6 is a data flow diagram of split read access according to the bus protocol of the first embodiment. 階層バスシステムの構成例。A configuration example of a hierarchical bus system. 第１の実施例をそのまま階層バスシステムに用いたときのバスプロトコルによるスプリットリードアクセスのデータの流れ図。FIG. 3 is a data flow diagram of split read access according to a bus protocol when the first embodiment is used in a hierarchical bus system as it is. 第２の実施例のシステム構成のブロック図。The block diagram of the system configuration | structure of a 2nd Example. 第２の実施例のスプリットリードアクセス競合タイムチャート。The split read access contention time chart of the second embodiment. 第２の実施例のデータの流れ図（１）。The data flow figure of a 2nd example (1). 第２の実施例のデータの流れ図（２）。The data flow figure (2) of the 2nd example. 第２の実施例のデータの流れ図（３）。The data flow figure (3) of the 2nd example. 第２の実施例のデータの流れ図（４）。The data flow figure of a 2nd example (4). スプリットリード競合時のサイクル数を示す図。The figure which shows the cycle number at the time of split read contention. 第３の実施例のデータの流れ図（１）。Data flow chart of the third embodiment (1). 第３の実施例のデータの流れ図（２）。The data flow figure (2) of the 3rd example. 従来のバスプロトコルによるスプリットリードアクセスのデータの流れ図。FIG. 5 is a data flow diagram of split read access according to a conventional bus protocol.

符号の説明Explanation of symbols

４０１、４０２、４０３…プロセッサ、
４０４…プロセッサバス、
４０５…バスアダプタ、
４０６…メインメモリ
４０７…システムバス、
４０８、４０９、４１０…バスアダプタ、
４１１、４１２、４１３…ＩＯバス、
４１４、４１５…ＩＯバス１１上のＩＯ、
４１６、４１７…ＩＯバス１２上のＩＯ、
４１８、４１９…ＩＯバス１３上のＩＯ。
401, 402, 403 ... processor,
404 ... processor bus,
405 ... bus adapter,
406 ... main memory 407 ... system bus,
408, 409, 410 ... bus adapter,
411, 412, 413 ... IO bus,
414, 415 ... IO on the IO bus 11,
416, 417 ... IO on the IO bus 12,
418, 419 ... IO on the IO bus 13.

Claims

プロセッサと、
前記プロセッサに接続される第１のバスと、
入出力装置と、
前記入出力装置に接続される第２のバスと、
前記第１及び第２のバスに接続され、前記第１及び第２のバスのインタフェースを行うバスアダプタと備え、
前記バスアダプタは、
前記プロセッサから前記入出力装置への第１のリード要求を前記第１のバスを経由して受信し、前記受信した第１のリード要求を前記第２のバスを介して前記入出力装置へ送信し、前記第１のリード要求に応答して前記入出力装置から前記第２のバスを介して受信した第１のデータを前記第１のリード要求に対する応答データとして前記プロセッサに送信する、情報処理装置。 A processor;
A first bus connected to the processor;
An input / output device;
A second bus connected to the input / output device;
A bus adapter connected to the first and second buses for interfacing with the first and second buses;
The bus adapter is
A first read request from the processor to the input / output device is received via the first bus, and the received first read request is transmitted to the input / output device via the second bus. And transmitting the first data received from the input / output device via the second bus in response to the first read request to the processor as response data for the first read request. apparatus.

前記バスアダプタに接続された第３のバスと、
該第３のバスに接続された主メモリを備える、請求項１記載の情報処理装置。 A third bus connected to the bus adapter;
The information processing apparatus according to claim 1, further comprising a main memory connected to the third bus.

前記第１のリード要求は、前記第１のバス、前記バスアダプタ、前記第２のバスを介して前記入出力装置へ転送され、前記第１のデータが前記第２のバスを介して前記バスアダプタに送信される前に、前記第２のリード要求が前記第１のバス、前記バスアダプタ、前記第２のバスを介して前記入出力装置へ転送される、請求項１記載の情報処理装置。 The first read request is transferred to the input / output device via the first bus, the bus adapter, and the second bus, and the first data is transferred to the bus via the second bus. The information processing apparatus according to claim 1, wherein the second read request is transferred to the input / output device via the first bus, the bus adapter, and the second bus before being transmitted to the adapter. .

前記第１のバスは、第１のスプリット転送プロトコルをサポートし、
前記第２のバスは、第２のスプリット転送プロトコルをサポートし、
前記第１及び第２のバスは、それぞれ転送速度が異なる、請求項３記載の情報処理装置。 The first bus supports a first split transfer protocol;
The second bus supports a second split transfer protocol;
The information processing apparatus according to claim 3, wherein the first and second buses have different transfer rates.

前記バスアダプタは、前記第１のスプリット転送プロトコルで動作する第１のインタフェースと前記第２のスプリット転送プロトコルで動作する第２のインタフェースを備える、請求項４記載の情報処理装置。
The information processing apparatus according to claim 4, wherein the bus adapter includes a first interface that operates according to the first split transfer protocol and a second interface that operates according to the second split transfer protocol.