JP2006319504A - Trimming circuit - Google Patents
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Abstract
Description
本発明は、トリミング素子（フューズ素子やゲート破壊素子等）のトリミング状態（切断／非切断或いは破壊／非破壊）に応じた論理のトリミングデータを生成するトリミング回路に関するものである。 The present invention relates to a trimming circuit for generating logical trimming data in accordance with a trimming state (cut / non-cut or broken / non-destructive) of a trimming element (fuse element, gate destructive element, etc.).
従来より、半導体集積回路装置においては、トリミング素子のトリミング状態に応じた論理のトリミングデータを生成するトリミング回路を搭載し、前記トリミングデータを用いて、装置の特性値を調整する構成が広く一般的に採用されている。 2. Description of the Related Art Conventionally, in a semiconductor integrated circuit device, a configuration in which a trimming circuit that generates logic trimming data according to a trimming state of a trimming element is mounted and a characteristic value of the device is adjusted using the trimming data has been widely used. Has been adopted.
図７（ａ）、（ｂ）は、トリミング回路の一従来例を示す回路図である。 FIGS. 7A and 7B are circuit diagrams showing a conventional example of a trimming circuit.
図７（ａ）のトリミング回路は、電源電圧ラインと接地ラインとの間に、トランジスタ１０１とフューズ素子１０２とを直列接続し、その接続ノードからインバータ１０３を介してトリミングデータＯＵＴを引き出す構成とされている。
The trimming circuit in FIG. 7A has a configuration in which a
トランジスタ１０１は、制御回路１０４で設定された定電流をフューズ素子１０２に供給する手段であり、トランジスタ１０１とフューズ素子１０２との接続ノードに現れる電圧信号は、フューズ素子１０２の切断／非切断に応じて、その電圧レベル（論理）が変動するものとなる。より具体的に述べると、フューズ素子１０２が切断状態であるとき、フューズ素子１０２はハイインピーダンスとなるため、接続ノードに現れる電圧信号はハイレベルとなる。逆に、フューズ素子１０２が非切断状態であるとき、フューズ素子１０２はローインピーダンスとなるため、接続ノードに現れる電圧信号はローレベルとなる。
The
従って、インバータ１０３から出力されるトリミングデータＯＵＴは、フューズ素子１０２の切断／非切断に応じて、その電圧レベル（論理）がローレベル／ハイレベルに変遷されるものとなり、トリミングデータＯＵＴを受ける後段回路では、その論理に応じてフューズ素子１０２の切断／非切断を判断し、所望の特性調整を行うことが可能となる。
Therefore, the trimming data OUT output from the
ただし、上記の従来構成では、制御回路１０４によりトランジスタ１０１を常時オンさせてフューズ素子１０２に電流を流し続けなければ、インバータ１０３の出力論理を保持することができないため、トリミング回路の消費電流が大きい、という課題があった。
However, in the above-described conventional configuration, the output logic of the
そこで、従来より、消費電流を抑える手段として、図７（ｂ）に示すように、ラッチ回路を設けた回路構成が開示・提案されている（例えば、特許文献１を参照）。 Therefore, conventionally, as means for suppressing current consumption, a circuit configuration provided with a latch circuit as shown in FIG. 7B has been disclosed and proposed (for example, see Patent Document 1).
図７（ｂ）のトリミング回路は、データ信号として入力されるインバータ１０３の出力信号を制御回路ＣＴＲＬのクロック制御に応じて保持するラッチ回路１０５（Ｄフリップフロップ）を有して成り、該ラッチ回路１０５の出力信号をトリミングデータＯＵＴとして引き出す構成とされている。
The trimming circuit in FIG. 7B includes a latch circuit 105 (D flip-flop) that holds the output signal of the
制御回路１０４は、ラッチ回路１０５のクロック制御を行い、インバータ１０３の出力論理をラッチ回路１０５にてラッチさせた後、トランジスタ１０１をオフさせてフューズ１０２への電流供給を停止させる。従って、上記ラッチ後は、トリミング回路の消費電流を低減することができる。
確かに、図７（ｂ）に示す従来構成を採用すれば、インバータ１０３の出力論理をラッチした後にトランジスタ１０１をオフさせることにより、トリミングデータＯＵＴの論理を保持するために必要としていた回路動作電流を抑えることが可能となる。
Surely, if the conventional configuration shown in FIG. 7B is adopted, the circuit operating current required to hold the logic of the trimming data OUT by turning off the
しかしながら、フューズ素子１０２が切断されている場合、そのインピーダンスはハイインピーダンスとなり、インバータ１０３の出力論理をラッチした後にトランジスタ１０１がオフされると、インバータ１０３の入力端は、浮遊状態（ハイインピーダンス）となる。そのため、インバータ１０３の入力電圧レベルは不確定となり、この電位が中間電位（インバータ１０３の閾値近傍電位）となった場合には、インバータ１０３を構成するＰチャネル、Ｎチャネルの電界効果トランジスタＰ１、Ｐ２が共にオン状態となり、インバータ１０３に貫通電流が流れてトリミング回路の消費電流増大や回路素子の破壊が招かれる、という課題があった。
However, when the
なお、インバータＩＮＶ１を構成するトランジスタＰ１、Ｐ２のオン抵抗を大きくしても、貫通リーク電流を完全になくすことはできず、根本的な解決策とはなり得なかった。また、トリミング回路は１つの半導体集積回路装置にて複数必要とされることが多く、トリミング回路の総数が多くなると、その消費電流増大は非常に大きな問題となっていた。 It should be noted that even if the on-resistances of the transistors P1 and P2 constituting the inverter INV1 are increased, the through leakage current cannot be eliminated completely and cannot be a fundamental solution. In addition, a plurality of trimming circuits are often required in one semiconductor integrated circuit device. When the total number of trimming circuits is increased, an increase in current consumption has become a very big problem.
本発明は、上記の問題点に鑑み、トリミング素子のトリミング状態に依らず、消費電流を低減することが可能なトリミング回路を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a trimming circuit capable of reducing current consumption regardless of the trimming state of a trimming element.
上記の目的を達成すべく、本発明に係るトリミング回路は、トリミング素子と；電源電圧ラインと前記トリミング素子との間に接続された第１スイッチ素子と；その出力信号がトリミングデータとして引き出されるラッチ回路と；前記電源電圧ラインと前記ラッチ回路のリセット端との間に接続され、前記トリミング素子と第１スイッチ素子との接続ノードに現れる電圧信号に基づいて開閉制御される第２スイッチ素子と；前記ラッチ回路のリセット端と基準電圧ラインとの間に接続され、第１スイッチ素子と同一の開閉状態に制御される第３スイッチ素子と；前記電源電圧ラインと前記ラッチ回路のリセット端との間に接続され、前記ラッチ回路の出力信号に基づいて開閉制御される第４スイッチ素子と；第１、第３スイッチ素子の開閉制御信号及び前記ラッチ回路のセット信号を生成する制御回路と；を有して成る構成（第１の構成）とされている。 In order to achieve the above object, a trimming circuit according to the present invention includes a trimming element; a first switch element connected between a power supply voltage line and the trimming element; and a latch whose output signal is extracted as trimming data. A second switch element connected between the power supply voltage line and the reset terminal of the latch circuit and controlled to open and close based on a voltage signal appearing at a connection node between the trimming element and the first switch element; A third switch element connected between a reset terminal of the latch circuit and a reference voltage line and controlled to be in the same open / close state as the first switch element; and between the power supply voltage line and the reset terminal of the latch circuit And a fourth switch element that is controlled to open and close based on an output signal of the latch circuit; and an open / close control for the first and third switch elements. It has a configuration comprising a (first configuration); and a control circuit for generating a set signal of the signal and the latch circuit.
より具体的に述べると、上記第１の構成から成るトリミング回路において、第１スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記トリミング素子に接続され、ゲートが前記制御回路に接続されたＰチャネル電界効果トランジスタであり；第２スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記ラッチ回路のリセット端に接続され、ゲートが前記トリミング素子と第１スイッチ素子との接続ノードに接続されたＰチャネル電界効果トランジスタであり；第３スイッチ素子は、ドレインが前記ラッチ回路のリセット端に接続され、ソースが前記基準電圧ラインに接続され、ゲートが前記制御回路に接続されたＮチャネル電界効果トランジスタであり；第４スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記ラッチ回路のリセット端に接続され、ゲートが前記ラッチ回路の出力端に接続されたＰチャネル電界効果トランジスタである構成（第２の構成）とされている。 More specifically, in the trimming circuit having the first configuration, the first switch element has a source connected to the power supply voltage line, a drain connected to the trimming element, and a gate connected to the control circuit. A second switch element having a source connected to the power supply voltage line, a drain connected to a reset terminal of the latch circuit, and a gate connected to the trimming element and the first switch element. A P-channel field effect transistor connected to a connection node; the third switch element has a drain connected to the reset terminal of the latch circuit, a source connected to the reference voltage line, and a gate connected to the control circuit An N-channel field effect transistor; the fourth switch element has a source at the power supply voltage Is connected to the in, the drain is connected to a reset terminal of the latch circuit has the structure gate is a P-channel field effect transistor connected to an output terminal of said latch circuit (a second configuration).
このような構成とすることにより、小規模な回路構成によって、少ない消費電流でトリミングデータを確実にラッチすることができ、かつ、そのラッチ後においては、トリミング素子のトリミング状態に依ることなく、消費電流を低減することが可能となる。 By adopting such a configuration, trimming data can be reliably latched with a small current consumption with a small circuit configuration, and after the latching, the consumption is not dependent on the trimming state of the trimming element. The current can be reduced.
なお、上記第１若しくは第２の構成から成るトリミング回路において、前記ラッチ回路は、２つの否定論理積演算回路をたすき掛けに接続して成るセットリセットフリップフロップである構成（第３の構成）にするとよい。このような構成とすることにより、小規模な回路構成でラッチ回路を実現することが可能となる。 In the trimming circuit having the first or second configuration, the latch circuit is a set-reset flip-flop formed by connecting two negative logical product operation circuits (a third configuration). Good. With such a configuration, a latch circuit can be realized with a small circuit configuration.
また、上記第１〜第３いずれかの構成から成るトリミング回路において、前記トリミング素子は、フューズ素子或いはゲート破壊素子である構成（第４の構成）にするとよい。このような構成とすることにより、トリミング制御端子に対する溶断電圧或いは破壊電圧の印加／非印加に応じて、そのトリミング状態を任意に制御することが可能となる。 In the trimming circuit having any one of the first to third configurations, the trimming element may be a fuse element or a gate destruction element (fourth configuration). With such a configuration, the trimming state can be arbitrarily controlled in accordance with the application / non-application of the fusing voltage or the breakdown voltage to the trimming control terminal.
また、上記第４の構成から成るトリミング回路は、カソードがトリミング制御端子と前記トリミング素子との接続ノードに接続され、アノードが第１スイッチ素子の一端と第２スイッチ素子の制御端との接続ノードに接続された保護ダイオードを有して成る構成（第５の構成）にするとよい。このような構成とすることにより、フューズ素子の切断工程やゲート破壊素子の破壊工程にて、トリミング制御端子に高電圧を印加する場合でも、当該印加電圧によってトリミング回路（特に第１、第２トランジスタ）が破壊されないように保護することが可能となる。 In the trimming circuit having the fourth configuration, the cathode is connected to a connection node between the trimming control terminal and the trimming element, and the anode is a connection node between one end of the first switch element and the control end of the second switch element. A configuration (fifth configuration) including a protective diode connected to the capacitor is preferable. With such a configuration, even when a high voltage is applied to the trimming control terminal in the fuse element cutting process or the gate destruction element destruction process, the trimming circuit (particularly the first and second transistors) is applied by the applied voltage. ) Can be protected from being destroyed.
また、本発明に係るトリミングデータ検出回路は、接続及び非接続の２つの状態を有するトリミング素子に接続された第１のトランジスタの出力をそれに従属接続された第２、第３のトランジスタで検出し、その検出結果をラッチ回路で保持して出力するように構成された回路であって、第４のトランジスタを第２のトランジスタと並列に接続して、そのゲートに前記ラッチ回路の出力端を接続した構成（第６の構成）とされている。 The trimming data detection circuit according to the present invention detects the output of the first transistor connected to the trimming element having two states of connection and non-connection by the second and third transistors connected to each other. , A circuit configured to hold and output the detection result by a latch circuit, wherein the fourth transistor is connected in parallel with the second transistor, and the output terminal of the latch circuit is connected to the gate of the fourth transistor (6th configuration).
また、本発明に係るトリミングデータの検出方法は、上記第６の構成から成るトリミングデータ検出回路を用いたトリミングデータの検出方法であって、第１のトランジスタの出力部がハイインピーダンス状態のときに、前記ラッチ回路の出力を第４のトランジスタに入力させることで、第２のトランジスタの不確定状態を回避する構成とされている。 A trimming data detection method according to the present invention is a trimming data detection method using the trimming data detection circuit having the sixth configuration, and the output portion of the first transistor is in a high impedance state. The output of the latch circuit is inputted to the fourth transistor, so that the indeterminate state of the second transistor is avoided.
上記したように、本発明に係るトリミング回路であれば、小規模な回路構成により、少ない消費電流でトリミングデータを確実にラッチすることができ、かつ、そのラッチ後においては、トリミング素子のトリミング状態に依ることなく、消費電流を低減することが可能となる。 As described above, with the trimming circuit according to the present invention, trimming data can be reliably latched with a small current consumption with a small circuit configuration, and after the latching, the trimming state of the trimming element is obtained. The current consumption can be reduced without depending on the above.
まず、本発明に係るトリミング回路の第１実施形態について詳細な説明を行う。 First, the first embodiment of the trimming circuit according to the present invention will be described in detail.
図１は、本発明に係るトリミング回路の第１実施形態を示す回路図である。本図に示すように、本実施形態のトリミング回路は、トリミング素子ＴＲＩＭと、トランジスタＴｒ１〜Ｔｒ４と、ラッチ回路ＦＦと、制御回路ＣＴＲＬと、を有して成る。 FIG. 1 is a circuit diagram showing a first embodiment of a trimming circuit according to the present invention. As shown in this figure, the trimming circuit of this embodiment includes a trimming element TRIM, transistors Tr1 to Tr4, a latch circuit FF, and a control circuit CTRL.
トリミング素子ＴＲＩＭの一端は、トリミング制御端子（溶断電圧印加端子）Ｔ１に接続されており、他端は基準電圧ライン（接地ライン）に接続されている。なお、本実施形態では、トリミング素子ＴＲＩＭとしてフューズ素子Ｆを用いている。すなわち、トリミング素子ＴＲＩＭのトリミング状態（切断／非切断）は、トリミング制御端子Ｔ１に対する溶断電圧の印加／非印加に応じて任意に制御することが可能である。 One end of the trimming element TRIM is connected to a trimming control terminal (fusing voltage application terminal) T1, and the other end is connected to a reference voltage line (ground line). In the present embodiment, the fuse element F is used as the trimming element TRIM. That is, the trimming state (cut / non-cut) of the trimming element TRIM can be arbitrarily controlled according to the application / non-application of the fusing voltage to the trimming control terminal T1.
トランジスタＴｒ１は、Ｐチャネル電界効果トランジスタである。トランジスタＴｒ１のソースは、電源電圧ライン（Ｖｃｃ印加ライン）に接続されている。トランジスタＴｒ１のドレインは、トリミング素子ＴＲＩＭの一端に接続されている。トランジスタＴｒ１のゲートは、制御回路ＣＴＲＬの第１開閉制御信号出力端に接続されている。すなわち、トランジスタＴｒ１は、制御回路ＣＴＲＬからの第１開閉制御信号ｂに基づいて開閉制御される第１スイッチ素子であると言える。 The transistor Tr1 is a P-channel field effect transistor. The source of the transistor Tr1 is connected to the power supply voltage line (Vcc application line). The drain of the transistor Tr1 is connected to one end of the trimming element TRIM. The gate of the transistor Tr1 is connected to the first opening / closing control signal output terminal of the control circuit CTRL. That is, it can be said that the transistor Tr1 is a first switch element that is controlled to open and close based on the first open / close control signal b from the control circuit CTRL.
トランジスタＴｒ２は、Ｐチャネル電界効果トランジスタである。トランジスタＴｒ２のソースは、電源電圧ラインに接続されている。トランジスタＴｒ２のドレインは、ラッチ回路ＦＦのリセット端（ＸＲ）に接続されている。トランジスタＴｒ２のゲートは、トランジスタＴｒ１のドレインに接続されている。すなわち、トランジスタＴｒ２は、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａに基づいて開閉制御される第２スイッチ素子であると言える。 The transistor Tr2 is a P-channel field effect transistor. The source of the transistor Tr2 is connected to the power supply voltage line. The drain of the transistor Tr2 is connected to the reset terminal (XR) of the latch circuit FF. The gate of the transistor Tr2 is connected to the drain of the transistor Tr1. That is, it can be said that the transistor Tr2 is a second switch element that is controlled to open and close based on the voltage signal a appearing at the connection node between one end of the trimming element TRIM and the drain of the transistor Tr1.
トランジスタＴｒ３は、Ｎチャネル電界効果トランジスタである。トランジスタＴｒ３のドレインは、ラッチ回路ＦＦのリセット端（ＸＲ）に接続されている。トランジスタＴｒ３のソースは、基準電圧ライン（接地ライン）に接続されている。トランジスタＴｒ３のゲートは、制御回路ＣＴＲＬの第２開閉制御信号出力端に接続されている。なお、第２開閉制御信号ｃは、先述した第１開閉制御信号ｂの反転信号とされている。すなわち、トランジスタＴｒ３は、トランジスタＴｒ１と同一の開閉状態に制御される第３スイッチ素子であると言える。 The transistor Tr3 is an N-channel field effect transistor. The drain of the transistor Tr3 is connected to the reset terminal (XR) of the latch circuit FF. The source of the transistor Tr3 is connected to a reference voltage line (ground line). The gate of the transistor Tr3 is connected to the second opening / closing control signal output terminal of the control circuit CTRL. The second opening / closing control signal c is an inverted signal of the first opening / closing control signal b described above. That is, it can be said that the transistor Tr3 is a third switch element controlled to be in the same open / close state as the transistor Tr1.
トランジスタＴｒ４は、Ｐチャネル電界効果トランジスタである。トランジスタＴｒ４のソースは、電源電圧ラインに接続されている。トランジスタＴｒ４のドレインは、ラッチ回路ＦＦのリセット端（ＸＲ）に接続されている。トランジスタＴｒ４のゲートは、ラッチ回路ＦＦの出力端（Ｑ）に接続されている。すなわち、トランジスタＴｒ４は、ラッチ回路ＦＦの出力信号ｇに基づいて開閉制御される第４スイッチ素子であると言える。 The transistor Tr4 is a P-channel field effect transistor. The source of the transistor Tr4 is connected to the power supply voltage line. The drain of the transistor Tr4 is connected to the reset terminal (XR) of the latch circuit FF. The gate of the transistor Tr4 is connected to the output terminal (Q) of the latch circuit FF. That is, it can be said that the transistor Tr4 is a fourth switch element that is controlled to open and close based on the output signal g of the latch circuit FF.
ラッチ回路ＦＦは、２つの否定論理積演算回路ＮＡＮＤ１、ＮＡＮＤ２をたすき掛けに接続して成るセットリセットフリップフロップである。より具体的に述べると、否定論理積演算回路ＮＡＮＤ１の一入力端は、ラッチ回路ＦＦのリセット端（ＸＲ）として、トランジスタＴｒ２〜Ｔｒ４のドレインに各々接続されている。否定論理積演算回路ＮＡＮＤ１の出力端は、否定論理積演算回路ＮＡＮＤ２の一入力端に接続されている。否定論理積演算回路ＮＡＮＤ２の他入力端は、ラッチ回路ＦＦのセット端（ＸＳ）として、制御回路ＣＴＲＬのセット信号出力端に接続されている。否定論理積演算回路ＮＡＮＤ２の出力端は、否定論理積演算回路ＮＡＮＤ１の他入力端に接続される一方、ラッチ回路ＦＦの出力端（Ｑ）として、不図示の後段回路にも接続されており、その出力信号ｇがトリミングデータＯＵＴとして引き出される。このように、ラッチ回路ＦＦを最も一般的でシンプルなセットリセットフリップフロップとすることにより、小規模な回路構成でラッチ回路ＦＦを実現することが可能となる。 The latch circuit FF is a set-reset flip-flop formed by connecting two NAND logic circuits NAND1 and NAND2 as a stack. More specifically, one input terminal of the NAND circuit NAND1 is connected to the drains of the transistors Tr2 to Tr4 as a reset terminal (XR) of the latch circuit FF. An output terminal of the NAND operation circuit NAND1 is connected to one input terminal of the NAND operation circuit NAND2. The other input terminal of the NAND circuit NAND2 is connected to the set signal output terminal of the control circuit CTRL as the set terminal (XS) of the latch circuit FF. The output terminal of the NAND operation circuit NAND2 is connected to the other input terminal of the NAND operation circuit NAND1, and is also connected to a subsequent circuit (not shown) as the output terminal (Q) of the latch circuit FF. The output signal g is extracted as trimming data OUT. Thus, by using the latch circuit FF as the most general and simple set-reset flip-flop, the latch circuit FF can be realized with a small circuit configuration.
図２は、ラッチ回路ＦＦの真理値表である。本図に示すように、セット端（ＸＳ）の論理がローレベル（Ｌ）であるとき、出力端（Ｑ）の論理は、リセット端（ＸＲ）の論理に依らず常にハイレベル（Ｈ）となる。一方、セット端（ＸＳ）の論理がハイレベル（Ｈ）で、リセット端（ＸＲ）の論理がローレベル（Ｌ）であれば、出力端（Ｑ）の論理はローレベル（Ｌ）となる。また、セット端（ＸＳ）の論理とリセット端（ＸＲ）の論理がともにハイレベル（Ｈ）であれば、出力端（Ｑ）の論理は事前の出力状態に保持される。 FIG. 2 is a truth table of the latch circuit FF. As shown in the figure, when the logic of the set terminal (XS) is low level (L), the logic of the output terminal (Q) is always high level (H) regardless of the logic of the reset terminal (XR). Become. On the other hand, if the logic of the set terminal (XS) is high level (H) and the logic of the reset terminal (XR) is low level (L), the logic of the output terminal (Q) is low level (L). If the logic at the set end (XS) and the logic at the reset end (XR) are both high level (H), the logic at the output end (Q) is held in the previous output state.
制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３の第１、第２開閉制御信号ｂ、ｃ及びラッチ回路ＦＦのセット信号ｄを生成する手段である。制御回路ＣＴＲＬは、ラッチ回路ＦＦのラッチ前（トリミングデータ検出時）においては、トランジスタＴｒ１、Ｔｒ３を共にオンさせるように、また、ラッチ回路ＦＦのセット端（ＸＳ）の論理をローレベルとするように、第１、第２開閉制御信号ｂ、ｃ及びセット信号ｄを生成する。一方、制御回路ＣＴＲＬは、ラッチ回路ＦＦのラッチ後においては、トランジスタＴｒ１、Ｔｒ３を共にオフさせるように、また、ラッチ回路ＦＦのセット端（ＸＳ）の論理をハイレベルとするように、第１、第２開閉制御信号ｂ、ｃ及びセット信号ｄを生成する。このように、トランジスタＴｒ１、Ｔｒ３の開閉状態、並びに、ラッチ回路ＦＦのセット端（ＸＳ）の論理状態は、いずれも制御回路ＣＴＲＬによって制御される。 The control circuit CTRL is means for generating first and second open / close control signals b and c for the transistors Tr1 and Tr3 and a set signal d for the latch circuit FF. Before the latch of the latch circuit FF (when trimming data is detected), the control circuit CTRL turns on both the transistors Tr1 and Tr3, and sets the logic at the set end (XS) of the latch circuit FF to low level. In addition, the first and second open / close control signals b and c and the set signal d are generated. On the other hand, after latching the latch circuit FF, the control circuit CTRL first turns off both the transistors Tr1 and Tr3 and sets the logic at the set end (XS) of the latch circuit FF to the high level. The second open / close control signals b and c and the set signal d are generated. Thus, the open / close state of the transistors Tr1 and Tr3 and the logic state of the set end (XS) of the latch circuit FF are both controlled by the control circuit CTRL.
上記構成から成るトリミング回路の動作について、図３及び図４を参照しながら、詳細に説明する。図３は、図１に示した信号ａ〜ｇの波形を示すタイミングチャートであり、図４は、第１実施形態におけるトリミング状態、トランジスタのオン／オフ状態、及び、データラッチ状態の相関関係を示す説明図である。 The operation of the trimming circuit having the above configuration will be described in detail with reference to FIGS. FIG. 3 is a timing chart showing waveforms of the signals a to g shown in FIG. 1, and FIG. 4 shows the correlation between the trimming state, transistor on / off state, and data latch state in the first embodiment. It is explanatory drawing shown.
まず、図３（Ａ）及び図４を参照しながら、トリミング素子ＴＲＩＭが非切断状態である場合につき、ラッチ前（トリミングデータ検出時）と、ラッチ時と、ラッチ後に状況を分けて、各トランジスタＴｒ１〜Ｔｒ４及びラッチ回路ＦＦの動作を詳細に説明する。なお、トリミング素子ＴＲＩＭは、その非切断により、接地ラインに対してローインピーダンス状態となっている。 First, referring to FIG. 3A and FIG. 4, when the trimming element TRIM is in a non-cutting state, each transistor is divided into a state before latching (at the time of trimming data detection), at latching, and after latching. The operations of Tr1 to Tr4 and the latch circuit FF will be described in detail. Note that the trimming element TRIM is in a low impedance state with respect to the ground line due to non-cutting.
まず、ラッチ前（トリミングデータ検出時）の動作について説明する。トリミングデータＯＵＴのラッチ前、制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３を共にオンさせるように、第１開閉制御信号ｂの論理をローレベルとし、第２開閉制御信号ｃの論理をハイレベルとする。また、制御回路ＣＴＲＬは、ラッチ回路ＦＦのセット端（ＸＳ）の論理をローレベルとするように、セット信号ｄを生成する。従って、ラッチ回路ＦＦの出力端（Ｑ）の論理は、先述の通り、リセット端（ＸＲ）の論理に依ることなく常にハイレベルとなり、トランジスタＴｒ４はオフされることになる。 First, the operation before latching (when trimming data is detected) will be described. Before the trimming data OUT is latched, the control circuit CTRL sets the logic of the first switching control signal b to a low level and sets the logic of the second switching control signal c to a high level so that both the transistors Tr1 and Tr3 are turned on. Further, the control circuit CTRL generates the set signal d so that the logic at the set end (XS) of the latch circuit FF is at a low level. Therefore, as described above, the logic of the output terminal (Q) of the latch circuit FF always becomes high level without depending on the logic of the reset terminal (XR), and the transistor Tr4 is turned off.
なお、制御回路ＣＴＲＬによりトランジスタＴｒ１はオンされているが、このトランジスタＴｒ１のオン時の出力インピーダンスは、トリミング素子ＴＲＩＭの非切断状態におけるインピーダンスよりも大きく設定されているため、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａは、トリミング素子ＴＲＩＭが接地ラインに対してローインピーダンスであるためにローレベルとなり、トランジスタＴｒ２はオンされることになる。 Although the transistor Tr1 is turned on by the control circuit CTRL, the output impedance when the transistor Tr1 is turned on is set larger than the impedance in the non-cut state of the trimming element TRIM. The voltage signal a appearing at the connection node with the drain of the transistor Tr1 becomes low level because the trimming element TRIM has a low impedance with respect to the ground line, and the transistor Tr2 is turned on.
また、制御回路ＣＴＲＬによりトランジスタＴｒ３もオンされているが、トランジスタＴｒ２のオン時の出力インピーダンスは、トランジスタＴｒ３のオン時の出力インピーダンスよりも大きく設定されているため、トランジスタＴｒ２がオンしていることにより、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅはハイレベルとなる。 The transistor Tr3 is also turned on by the control circuit CTRL, but the transistor Tr2 is turned on because the output impedance when the transistor Tr2 is turned on is set larger than the output impedance when the transistor Tr3 is turned on. Thus, the reset signal e applied to the reset terminal (XR) of the latch circuit FF becomes high level.
上記のように、トランジスタＴｒ１、Ｔｒ３のオン時の出力インピーダンスは、いずれも大きく設定されているが、このような素子特性は、各トランジスタのゲート長やゲート幅のサイズを調整する手法や、カレントミラー回路等のバイアス電圧にてオン時のゲート電圧を制御する手法などを採用することによって、容易に実現することが可能である。 As described above, the output impedance when the transistors Tr1 and Tr3 are turned on is set to be large, but such element characteristics can be obtained by adjusting the gate length and gate width of each transistor, This can be easily realized by adopting a method of controlling the gate voltage at the time of turning on with a bias voltage of a mirror circuit or the like.
次に、ラッチ時の動作について説明する。トリミングデータＯＵＴのラッチ時、制御回路ＣＴＲＬは、ラッチ回路ＦＦのセット端（ＸＳ）に印加されるセット信号ｄの論理をローレベルからハイレベルに変遷する。このとき、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅの論理は、上記したラッチ前の状態でハイレベルとなっているため、ラッチ回路ＦＦの出力端（Ｑ）から引き出される出力信号ｇ（つまりトリミングデータＯＵＴ）の論理は、事前の出力状態（ハイレベル）にラッチされる（図２を参照）。 Next, the operation at the time of latch will be described. When the trimming data OUT is latched, the control circuit CTRL changes the logic of the set signal d applied to the set terminal (XS) of the latch circuit FF from the low level to the high level. At this time, since the logic of the reset signal e applied to the reset terminal (XR) of the latch circuit FF is at a high level before the above-described latching, it is drawn from the output terminal (Q) of the latch circuit FF. The logic of the output signal g (that is, the trimming data OUT) is latched in the previous output state (high level) (see FIG. 2).
次に、ラッチ後の動作について説明する。トリミングデータＯＵＴのラッチ後、制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３を共にオフさせるように、第１開閉制御信号ｂの論理をハイレベルとし、第２開閉制御信号ｃの論理をローレベルとする。このとき、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａは、トランジスタＴｒ１がオフされた後も、トリミング素子ＴＲＩＭが接地ラインに対してローインピーダンスであるために、引き続きローレベルとなる。従って、トランジスタＴｒ２は、トランジスタＴｒ１がオフされた後も、引き続きオン状態に保持され、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅは、引き続きハイレベルに保持される。その結果、ラッチ回路ＦＦの出力端（Ｑ）から引き出される出力信号ｇ（すなわちトリミングデータＯＵＴ）の論理は、引き続き事前の出力状態（ハイレベル）にラッチされたままとなる。 Next, the operation after the latch will be described. After the trimming data OUT is latched, the control circuit CTRL sets the logic of the first opening / closing control signal b to high level and the logic of the second opening / closing control signal c to low level so that both the transistors Tr1 and Tr3 are turned off. At this time, the voltage signal a appearing at the connection node between one end of the trimming element TRIM and the drain of the transistor Tr1 continues even after the transistor Tr1 is turned off because the trimming element TRIM has a low impedance with respect to the ground line. Become low level. Therefore, the transistor Tr2 is continuously held in the on state even after the transistor Tr1 is turned off, and the reset signal e applied to the reset terminal (XR) of the latch circuit FF is continuously held at the high level. As a result, the logic of the output signal g (that is, the trimming data OUT) drawn from the output terminal (Q) of the latch circuit FF continues to be latched in the previous output state (high level).
このように、トリミングデータＯＵＴのラッチ後、トランジスタＴｒ１、Ｔｒ３を共にオフさせる構成であれば、その動作に必要な回路電流をゼロに抑えることが可能となる。また、トリミング素子ＴＲＩＭが非切断状態である場合には、ラッチ後も論理不定ノードが生じないため、トランジスタＴｒ４がオフのままでも、貫通リーク電流などの不要な消費電流が流れることはない。 Thus, if the transistors Tr1 and Tr3 are both turned off after the trimming data OUT is latched, the circuit current required for the operation can be suppressed to zero. Further, when the trimming element TRIM is in an uncut state, no logic indefinite node is generated even after latching, so that unnecessary consumption current such as through leakage current does not flow even if the transistor Tr4 remains off.
続いて、図３（Ｂ）及び図４を参照しながら、トリミング素子ＴＲＩＭが切断状態である場合につき、ラッチ前（トリミングデータ検出時）と、ラッチ時と、ラッチ後に状況を分けて、各トランジスタＴｒ１〜Ｔｒ４及びラッチ回路ＦＦの動作を詳細に説明する。なお、トリミング素子ＴＲＩＭは、その切断により、接地ラインに対してハイインピーダンス状態となっている。 Subsequently, referring to FIG. 3B and FIG. 4, when the trimming element TRIM is in a disconnected state, each transistor is divided into a state before latching (at the time of trimming data detection), at latching, and after latching. The operations of Tr1 to Tr4 and the latch circuit FF will be described in detail. The trimming element TRIM is in a high impedance state with respect to the ground line due to the cutting.
まず、ラッチ前（トリミングデータ検出時）の動作について説明する。トリミングデータＯＵＴのラッチ前、制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３を共にオンさせるように、第１開閉制御信号ｂの論理をローレベルとし、第２開閉制御信号ｃの論理をハイレベルとする。また、制御回路ＣＴＲＬは、ラッチ回路ＦＦのセット端（ＸＳ）の論理をローレベルとするように、セット信号ｄを生成する。従って、ラッチ回路ＦＦの出力端（Ｑ）の論理は、先述の通り、リセット端（ＸＲ）の論理に依ることなく常にハイレベルとなり、トランジスタＴｒ４はオフされることになる。 First, the operation before latching (when trimming data is detected) will be described. Before the trimming data OUT is latched, the control circuit CTRL sets the logic of the first switching control signal b to a low level and sets the logic of the second switching control signal c to a high level so that both the transistors Tr1 and Tr3 are turned on. Further, the control circuit CTRL generates the set signal d so that the logic at the set end (XS) of the latch circuit FF is at a low level. Therefore, as described above, the logic of the output terminal (Q) of the latch circuit FF always becomes high level without depending on the logic of the reset terminal (XR), and the transistor Tr4 is turned off.
なお、制御回路ＣＴＲＬによりトランジスタＴｒ１はオンされているが、トリミング素子ＴＲＩＭは切断されてハイインピーダンス状態であるため、トリミング素子ＴＲＩＭに電流を流し込んでも、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａはハイレベルとなり、トランジスタＴｒ２はオフされることになる。従って、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅの論理は、トランジスタＴｒ３がオンしていることにより、ローレベルとなる。 Although the transistor Tr1 is turned on by the control circuit CTRL, the trimming element TRIM is disconnected and is in a high impedance state. Therefore, even if a current is supplied to the trimming element TRIM, the one end of the trimming element TRIM and the drain of the transistor Tr1 The voltage signal a appearing at the connection node becomes high level, and the transistor Tr2 is turned off. Therefore, the logic of the reset signal e applied to the reset terminal (XR) of the latch circuit FF becomes a low level when the transistor Tr3 is turned on.
次に、ラッチ時の動作について説明する。トリミングデータＯＵＴのラッチ時、制御回路ＣＴＲＬは、ラッチ回路ＦＦのセット端（ＸＳ）に印加されるセット信号ｄの論理をローレベルからハイレベルに変遷する。このとき、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅの論理は、上記したラッチ前の状態でローレベルとなっているため、ラッチ回路ＦＦの出力端（Ｑ）から引き出される出力信号ｇ（すなわちトリミングデータＯＵＴ）の論理は、ローレベルにラッチされる（図２を参照）。また、出力信号ｇの論理がローレベルとなることで、トランジスタＴｒ４はオンされることになる。 Next, the operation at the time of latch will be described. When the trimming data OUT is latched, the control circuit CTRL changes the logic of the set signal d applied to the set terminal (XS) of the latch circuit FF from the low level to the high level. At this time, since the logic of the reset signal e applied to the reset terminal (XR) of the latch circuit FF is at the low level in the state before the above-described latch, it is drawn from the output terminal (Q) of the latch circuit FF. The logic of the output signal g (that is, trimming data OUT) is latched at a low level (see FIG. 2). Further, when the logic of the output signal g becomes low level, the transistor Tr4 is turned on.
次に、ラッチ後の動作について説明する。トリミングデータＯＵＴのラッチ後、制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３を共にオフさせるように、第１開閉制御信号ｂの論理をハイレベルとし、第２開閉制御信号ｃの論理をローレベルとする。このとき、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードは、トリミング素子ＴＲＩＭが接地ラインに対してハイインピーダンスであるために、浮遊状態となり、そこに現れる電圧信号ａは、その論理が不確定な状態（トランジスタＴｒ２の開閉状態が定まらない不定電位状態）となる。 Next, the operation after the latch will be described. After the trimming data OUT is latched, the control circuit CTRL sets the logic of the first opening / closing control signal b to high level and the logic of the second opening / closing control signal c to low level so that both the transistors Tr1 and Tr3 are turned off. At this time, the connection node between one end of the trimming element TRIM and the drain of the transistor Tr1 is in a floating state because the trimming element TRIM has a high impedance with respect to the ground line. An indefinite state (an indefinite potential state in which the open / close state of the transistor Tr2 is not determined) is established.
しかし、ラッチ後には、トランジスタＴｒ３がオフされ、かつ、トランジスタＴｒ４がオンされることにより、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅがローレベルからハイレベルに変遷され、かつ、当該ハイレベルで固定されることになる。そのため、ラッチ回路ＦＦの出力信号ｇ（すなわちトリミングデータＯＵＴ）の論理は、トランジスタＴｒ２の不確定な開閉状態に依ることなく、確実に事前の出力状態（ローレベル）にラッチされたままとなる。 However, after latching, the transistor Tr3 is turned off and the transistor Tr4 is turned on, whereby the reset signal e applied to the reset terminal (XR) of the latch circuit FF is changed from the low level to the high level, and This is fixed at the high level. Therefore, the logic of the output signal g (that is, trimming data OUT) of the latch circuit FF is reliably latched in the previous output state (low level) without depending on the indefinite open / close state of the transistor Tr2.
このように、本実施形態では、トリミング素子ＴＲＩＭに接続されたトランジスタＴｒ１の出力（電圧信号ａ）をそれに従属接続されたトランジスタＴｒ２、Ｔｒ３で検出し、その検出結果をラッチ回路ＦＦで保持して出力するように構成された回路であって、トランジスタＴｒ４をトランジスタＴｒ２と並列に接続して、そのゲートにラッチ回路ＦＦの出力端を接続した上で、負荷側のトランジスタＴｒ３も含めて、トランジスタＴｒ１の開閉制御を行うトリミングデータ検出回路が採用されている。言い換えれば、本実施形態では、トランジスタＴｒ１の出力部がハイインピーダンス状態のときに、ラッチ回路ＦＦの出力信号ｇをトランジスタＴｒ４に入力させることで、トランジスタＴｒ２の不確定状態を回避するトリミングデータＯＵＴの検出方法が採用されている。 As described above, in this embodiment, the output (voltage signal a) of the transistor Tr1 connected to the trimming element TRIM is detected by the transistors Tr2 and Tr3 connected to the trimming element TRIM, and the detection result is held by the latch circuit FF. A circuit configured to output the transistor Tr4, the transistor Tr4 is connected in parallel to the transistor Tr2, and the output terminal of the latch circuit FF is connected to the gate of the transistor Tr4. A trimming data detection circuit that performs open / close control is employed. In other words, in the present embodiment, when the output part of the transistor Tr1 is in the high impedance state, the trimming data OUT that avoids the indeterminate state of the transistor Tr2 is input by inputting the output signal g of the latch circuit FF to the transistor Tr4. A detection method is adopted.
このような構成であれば、トリミング素子ＴＲＩＭが切断状態である場合に、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａの論理が不確定な状態となっても、それ以外の周辺回路部を安定した論理状態に維持することができるので、従来のインバータ（図７を参照）で見られた貫通リーク電流などの不要な消費電流が流れることはない。また、トリミング素子ＴＲＩＭが非切断状態である場合と同様、トリミングデータＯＵＴのラッチ後は、トランジスタＴｒ１、Ｔｒ３が共にオフされるので、その動作に必要な回路電流をゼロに抑えることができ、また、上記の論理不定ノード自体でリーク電流が生じることもない。 With such a configuration, when the trimming element TRIM is in a disconnected state, even if the logic of the voltage signal a appearing at the connection node between one end of the trimming element TRIM and the drain of the transistor Tr1 is indeterminate, Since the other peripheral circuit portions can be maintained in a stable logic state, unnecessary consumption current such as a through-leakage current seen in a conventional inverter (see FIG. 7) does not flow. In addition, since the transistors Tr1 and Tr3 are both turned off after the trimming data OUT is latched, as in the case where the trimming element TRIM is not cut, the circuit current required for the operation can be suppressed to zero. In addition, a leak current does not occur in the above-mentioned logic indefinite node itself.
従って、本実施形態のトリミング回路であれば、小規模な回路構成によって、少ない消費電流でトリミングデータＯＵＴを確実にラッチすることができ、かつ、そのラッチ後においては、トリミング素子ＴＲＩＭのトリミング状態に依ることなく、消費電流を低減することが可能となる。 Therefore, with the trimming circuit of this embodiment, the trimming data OUT can be reliably latched with a small current consumption with a small circuit configuration, and after the latching, the trimming element TRIM is brought into the trimming state. The current consumption can be reduced without depending on it.
次に、本発明に係るトリミング回路の第２実施形態について詳細な説明を行う。本実施形態のトリミング回路は、トリミング素子ＴＲＩＭとしてゲート破壊素子Ｇを用いた以外は、先述の第１実施形態と同様の構成から成る。 Next, the second embodiment of the trimming circuit according to the present invention will be described in detail. The trimming circuit according to the present embodiment has the same configuration as that of the first embodiment described above except that the gate destruction element G is used as the trimming element TRIM.
このように、フューズ素子Ｆに代えてゲート破壊素子Ｇを用いた構成であっても、先述の第１実施形態と同様、トリミング制御端子Ｔ１に対する破壊電圧の印加／非印加に応じて、そのトリミング状態を任意に制御することが可能となる。 As described above, even in the configuration using the gate breakdown element G instead of the fuse element F, the trimming is performed according to the application / non-application of the breakdown voltage to the trimming control terminal T1 as in the first embodiment. The state can be arbitrarily controlled.
なお、フューズ素子Ｆとゲート破壊素子Ｇは、一般に高電圧の印加／非印加に応じて、そのトリミング状態（切断／非切断、或いは、破壊／非破壊）が制御されるという点で一致しており、トリミング工程上の極性が逆であるという点で相違している。より具体的に述べると、素子の非破壊時（非トリミング時）において、フューズ素子Ｆはローインピーダンスとなるのに対し、ゲート破壊素子Ｇはハイインピーダンスとなる。逆に、素子の破壊時（トリミング時）において、フューズ素子Ｆはハイインピーダンスとなるのに対し、ゲート破壊素子Ｇはローインピーダンスとなる。すなわち、トリミング素子ＴＲＩＭとしてゲート破壊素子Ｇを用いたとしても、トリミングデータＯＵＴのラッチ動作は、先述の第１実施形態と何ら変わるところがなく、先と同様に機能するものとなる。 Note that the fuse element F and the gate destruction element G generally coincide with each other in that the trimming state (cut / non-cut or break / non-destruct) is controlled according to application / non-application of a high voltage. However, it is different in that the polarity in the trimming process is reversed. More specifically, when the element is not destructed (non-trimming), the fuse element F has a low impedance, while the gate destructive element G has a high impedance. On the contrary, when the element is destroyed (trimming), the fuse element F has a high impedance, whereas the gate destruction element G has a low impedance. That is, even when the gate destruction element G is used as the trimming element TRIM, the latch operation of the trimming data OUT is not different from the first embodiment described above, and functions in the same manner as before.
次に、本発明に係るトリミング回路の第３実施形態について詳細な説明を行う。本実施形態のトリミング回路は、カソードがトリミング制御端子Ｔ１とトリミング素子ＴＲＩＭとの接続ノードに接続され、アノードがトランジスタＴｒ１のドレインとトランジスタＴｒ２のゲートとの接続ノードに接続された保護ダイオードＤ１を有して成る構成とされている。このような構成とすることにより、トリミング工程（フューズ素子Ｆの切断工程やゲート破壊素子Ｇの破壊工程）にて、トリミング制御端子Ｔ１に高電圧を印加する場合でも、当該印加電圧によってトリミング回路（特にトランジスタＴｒ１、Ｔｒ２）が破壊されないように保護することが可能となる。 Next, a third embodiment of the trimming circuit according to the present invention will be described in detail. The trimming circuit of this embodiment has a protective diode D1 whose cathode is connected to the connection node between the trimming control terminal T1 and the trimming element TRIM and whose anode is connected to the connection node between the drain of the transistor Tr1 and the gate of the transistor Tr2. It is set as the structure which consists of. With this configuration, even when a high voltage is applied to the trimming control terminal T1 in the trimming process (the fuse element F cutting process or the gate destruction element G destruction process), the trimming circuit ( In particular, the transistors Tr1 and Tr2) can be protected from being destroyed.
なお、保護ダイオードＤ１の挿入によって、トリミング素子ＴＲＩＭの非切断時におけるインピーダンスは多少変わってくるが、非切断時のローインピーダンス、切断時のハイインピーダンスとも検出動作に支障のない範囲であるため、トリミングデータＯＵＴのラッチ動作については、先述の第１実施形態と何ら変わるところがなく、先と同様に機能するものとなる。 Although the impedance of the trimming element TRIM when not cut is slightly changed by inserting the protective diode D1, the low impedance when not cut and the high impedance when cut are within a range that does not interfere with the detection operation. The data OUT latch operation does not differ from the first embodiment described above, and functions in the same manner as described above.
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態では、いずれもトリミング制御端子Ｔ１への高電圧印加によってトリミング素子ＴＲＩＭを破壊する工程を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、トリミング工程は、レーザ照射等によるものであっても構わない。 The configuration of the present invention can be variously modified in addition to the above-described embodiment without departing from the gist of the invention. For example, in the above-described embodiments, the description has been given by taking as an example the step of destroying the trimming element TRIM by applying a high voltage to the trimming control terminal T1, but the application target of the present invention is not limited to this. The trimming process may be performed by laser irradiation or the like.
本発明は、半導体集積回路装置に搭載されるトリミング回路の消費電力低減を図る上で有用な技術である。 The present invention is a technique useful for reducing power consumption of a trimming circuit mounted on a semiconductor integrated circuit device.
Ｔｒ１〜Ｔｒ４ 第１〜第４トランジスタ（第１〜第４スイッチ素子）
ＴＲＩＭ トリミング素子
Ｆ フューズ素子
Ｇ ゲート破壊素子
ＦＦ ラッチ回路（セットリセットフリップフロップ）
ＮＡＮＤ１〜ＮＡＮＤ２ 否定論理積演算回路
ＣＴＲＬ 制御回路
Ｔ１ トリミング制御端子
Tr1 to Tr4 First to fourth transistors (first to fourth switch elements)
TRIM trimming element F fuse element G gate destruction element FF latch circuit (set reset flip-flop)
NAND1-NAND2 NAND operation circuit CTRL control circuit T1 trimming control terminal
Claims (7)
第２スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記ラッチ回路のリセット端に接続され、ゲートが前記トリミング素子と第１スイッチ素子との接続ノードに接続されたＰチャネル電界効果トランジスタであり；
第３スイッチ素子は、ドレインが前記ラッチ回路のリセット端に接続され、ソースが前記基準電圧ラインに接続され、ゲートが前記制御回路に接続されたＮチャネル電界効果トランジスタであり；
第４スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記ラッチ回路のリセット端に接続され、ゲートが前記ラッチ回路の出力端に接続されたＰチャネル電界効果トランジスタである；
ことを特徴とする請求項１に記載のトリミング回路。 The first switch element is a P-channel field effect transistor having a source connected to the power supply voltage line, a drain connected to the trimming element, and a gate connected to the control circuit;
The second switch element has a source connected to the power supply voltage line, a drain connected to the reset terminal of the latch circuit, and a gate connected to a connection node between the trimming element and the first switch element. A transistor;
The third switch element is an N-channel field effect transistor having a drain connected to the reset terminal of the latch circuit, a source connected to the reference voltage line, and a gate connected to the control circuit;
The fourth switch element is a P-channel field effect transistor having a source connected to the power supply voltage line, a drain connected to the reset terminal of the latch circuit, and a gate connected to the output terminal of the latch circuit;
The trimming circuit according to claim 1, wherein:
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| CN103825601A (en) * | 2012-11-15 | 2014-05-28 | 东莞赛微微电子有限公司 | Fuse trimming and adjusting circuit |
| CN108736875A (en) * | 2018-05-22 | 2018-11-02 | 电子科技大学 | One kind trimming code value generation circuit |
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