JP2006310894A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing method Download PDFInfo
- Publication number
- JP2006310894A JP2006310894A JP2006224406A JP2006224406A JP2006310894A JP 2006310894 A JP2006310894 A JP 2006310894A JP 2006224406 A JP2006224406 A JP 2006224406A JP 2006224406 A JP2006224406 A JP 2006224406A JP 2006310894 A JP2006310894 A JP 2006310894A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- insulating film
- interlayer insulating
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明は、キャパシタを搭載した半導体装置であって、特にアナログ/デジタル混載型半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device mounted with a capacitor, and more particularly to an analog / digital mixed semiconductor device and a method for manufacturing the same.
近年、製品のコンパクト化、高速化に伴い、いくつかのLSI(Large Scale Integrated Circuit)を一纏めにしたシステムLSIが用いられ、さらに、通信技術の発達が目覚しい現在、特にアナログとデジタルが混載されたアナログ/デジタル混載型LSIの開発が盛んに行われている。 In recent years, system LSIs that combine several LSIs (Large Scale Integrated Circuits) have been used as products have become more compact and faster, and in addition, the development of communication technology has been remarkable, especially analog and digital have been mixed. Analog / digital mixed LSIs are actively developed.
アナログ回路構成のためには高精度で電圧依存性のない安定した特性を有するキャパシタが求められている。 For an analog circuit configuration, a capacitor having a stable characteristic with high accuracy and no voltage dependency is required.
従来から、キャパシタは不純物がドーピングされたpoly−Siとpoly−Siの電極間にONO膜が挟まれたようなPIP(Polysilicon Insulator Polysilicon)型キャパシタが用いられている。 Conventionally, a PIP (Polysilicon Insulator Polysilicon) type capacitor in which an ONO film is sandwiched between poly-Si and poly-Si electrodes doped with impurities has been used.
しかし、PIP型キャパシタは電圧係数及び温度係数が高いため電圧及び温度の依存性があり、また、Poly−Siの抵抗が大きいためLSIが安定した動作を行うことができないという問題が発生していた。 However, the PIP capacitor has a voltage and temperature dependency due to its high voltage coefficient and temperature coefficient, and there is a problem that the LSI cannot operate stably due to the large resistance of Poly-Si. .
そこで、このような問題を改善するために、電圧係数及び電気抵抗がPoly−Siより低い金属を電極に用い、多層配線層内に形成できることで寄生容量も抑えられるような電極構造としてMIM(Metal Insulator Metal)型キャパシタが注目されている(例えば、特許文献1参照)。 Therefore, in order to improve such a problem, a metal structure having a voltage coefficient and electrical resistance lower than that of Poly-Si is used as an electrode and can be formed in a multilayer wiring layer, so that an electrode structure that can suppress parasitic capacitance is MIM (Metal Insulator Metal) type capacitors are attracting attention (see, for example, Patent Document 1).
MIM型キャパシタの構造を図12〜図14に示す製造工程を参照しながら説明する。 図12(a)に示すように、第1の層間絶縁膜103には第1の配線層106(配線105とバリアメタル膜104からなる。)が形成されている。さらに、前記第1の層間絶縁膜103上には配線層に用いられている金属(例えばCu)の拡散及び酸化防止のためバリア膜107が形成されている。
The structure of the MIM type capacitor will be described with reference to the manufacturing steps shown in FIGS. As shown in FIG. 12A, a first wiring layer 106 (consisting of a
次に、図12(b)に示すように、前記バリア膜107上に下部電極金属108、誘電体膜109、上部電極金属110を順次堆積する。
Next, as shown in FIG. 12B, a
次に図12(c)に示すように、前記上部電極金属110上にレジストパターンを形成し(図示せず)、前記レジストパターンをマスクとして前記上部電極金属110及び誘電体膜109をエッチング後、前記レジストパターンをアッシングにより除去する。その結果、上部電極膜110a及びキャパシタ絶縁膜109aが形成される。
Next, as shown in FIG. 12C, a resist pattern is formed on the upper electrode metal 110 (not shown), and the
次に図13(d)に示すように、前記上部電極膜110a及び前記下部電極金属108上にレジストパターンを形成し(図示せず)、前記レジストパターンをマスクとして前記下部電極金属108をエッチング後、前記レジストパターンをアッシングにより除去する。これにより、下部電極膜108a、キャパシタ絶縁膜109a、上部電極膜110aからなるMIM型キャパシタ111が形成される。
Next, as shown in FIG. 13D, a resist pattern is formed on the
次に図13(e)に示すように、前記第1の層間絶縁膜103上に第2の層間絶縁膜112を堆積する。
Next, as shown in FIG. 13E, a second interlayer
次に図13(f)に示すように、前記第2の層間絶縁膜112をCMP(Chemical Mechanical Polish)法によって平坦化する。
Next, as shown in FIG. 13F, the second
次に図14(g)に示すように、前記第2の層間絶縁膜112上にレジストパターンを形成し(図示せず)、前記レジストパターンをマスクとして、前記第2の層間絶縁膜112をエッチング後、前記レジストパターンをアッシングにより除去する。前記第2の層間絶縁膜112に形成された接続孔は、配線用接続孔112a、下部電極用接続孔112b及び上部電極用接続孔112cを形成している。
Next, as shown in FIG. 14G, a resist pattern is formed on the second interlayer insulating film 112 (not shown), and the second
次に図14(h)に示すように、前記第2の層間絶縁膜112上にレジストパターンを形成し(図示せず)、前記レジストパターンをマスクとして、前記第2の層間絶縁膜112をエッチング後、前記レジストパターンをアッシングにより除去する。これによって、前記第2の層間絶縁膜に第2の配線溝112d、下部電極用配線溝112e、上部電極用配線溝112fが形成される。
Next, as shown in FIG. 14H, a resist pattern is formed on the second interlayer insulating film 112 (not shown), and the second
次に図14(i)に示すように、全ての前記接続孔及び配線溝の表面部分にバリアメタル膜113を形成、続けてCu層114を堆積し、前記Cu層114をCMP法により平坦化する。以上により、第2の配線層(第2の配線114dと配線用プラグ114aからなる。)と、下部電極配線層(下部電極用配線114eと下部電極用プラグ114bとからなる。)と、上部電極配線層(上部電極用配線114fと上部電極用プラグ114cとからなる。)が形成される。
しかし従来の製造工程においては、図14(g)に示すように、配線用接続孔112a、MIM型キャパシタ111の下部電極用接続孔112b、上部電極用接続孔112cはそれぞれ異なる深さの接続孔を形成しなければならない。
However, in the conventional manufacturing process, as shown in FIG. 14G, the
これらの接続孔を同時に形成すると、最も深い配線用接続孔112aの形成が完了するまでの間に、MIM型キャパシタ111の下部電極膜108a及び上部電極膜110aのオーバーエッチングがおこり、キャパシタのリーク特性が悪化する問題が発生する。
When these connection holes are formed simultaneously, over-etching of the
また、上記問題を回避するために、前記3種類の接続孔を同時ではなく、別々に形成することで解決はされるが、製造工程数が大幅に増大する。 Further, in order to avoid the above problem, the three types of connection holes can be solved separately rather than simultaneously, but the number of manufacturing steps is greatly increased.
そこで、本発明はMIM型キャパシタの電極膜の毀損を防ぎつつ、複数の接続孔を同時に形成することができ、延いては製造工程数の増大を抑えることが可能な半導体装置及びその製造方法について提案する。 Therefore, the present invention relates to a semiconductor device capable of simultaneously forming a plurality of connection holes while preventing damage to the electrode film of the MIM capacitor, and thus a method of manufacturing the semiconductor device capable of suppressing an increase in the number of manufacturing steps. suggest.
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板上に形成されたMIM型キャパシタを具備する半導体装置において、半導体基板と、 前記半導体基板上に形成された第1の層間絶縁膜と、前記第1の層間絶縁膜中に形成された溝に金属膜が埋め込まれ、線間に前記第1の層間絶縁膜が表出するように形成された第1の配線層と、前記第1の配線層の一部の上面に形成された誘電体膜と、前記誘電体膜上に形成された導電膜からなる上部電極膜と、前記上部電極膜の側面と接触するように前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、線間に前記第2の層間絶縁膜が表出するように形成された第2の配線、下部電極用配線及び上部電極用配線と、前記誘電体膜が上面に形成されていない第1の配線層と前記第2の配線とを接続させる配線用プラグと、前記誘電体膜が上面に形成された第1の配線層と前記下部電極用配線とを接続させる下部電極用プラグとを具備し、前記誘電体膜が上面に形成された第1の配線層の一部領域を下部電極膜とし、かつ、前記誘電体膜をキャパシタ絶縁膜とするMIM型キャパシタを有することを特徴とする。 In order to achieve the above object, a semiconductor device of one embodiment of the present invention includes a semiconductor substrate including an MIM capacitor formed over a semiconductor substrate, and a first substrate formed over the semiconductor substrate. An interlayer insulating film, and a first wiring layer formed so that a metal film is embedded in a groove formed in the first interlayer insulating film, and the first interlayer insulating film is exposed between lines A dielectric film formed on a part of the upper surface of the first wiring layer, an upper electrode film made of a conductive film formed on the dielectric film, and a side surface of the upper electrode film A second interlayer insulating film formed on the first interlayer insulating film; a second wiring formed such that the second interlayer insulating film is exposed between lines; a lower electrode wiring; and an upper portion An electrode wiring, a first wiring layer on which the dielectric film is not formed, and a front wiring layer; A wiring plug for connecting the second wiring; and a lower electrode plug for connecting the first wiring layer having the dielectric film formed on the upper surface and the lower electrode wiring; A MIM type capacitor having a partial region of the first wiring layer with the film formed on the upper surface as a lower electrode film and the dielectric film as a capacitor insulating film is provided.
上記目的を達成するために、本発明の別の態様の半導体装置の製造方法は、半導体基板上に第1の層間絶縁膜を形成し、前記第1の層間絶縁膜に第1の配線溝を形成し、前記第1の配線溝に金属膜及び前記金属膜上面にバリアメタル膜を埋め込み、前記金属膜と前記バリアメタル膜とからなる第1の配線層を形成する第1の配線層構造の製造工程と、前記第1の配線層の一部の上面に誘電体膜を形成し、前記誘電体膜上に導電膜を形成し、前記第1の配線層の一部を下部電極膜、前記誘電体膜をキャパシタ絶縁膜、前記導電膜を上部電極膜とするMIM型キャパシタを形成するMIM型キャパシタの製造工程と、前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜に配線用接続孔及び下部電極用接続孔を同時に形成し、第2の配線溝、下部電極用配線溝及び上部電極用配線溝を同時に形成し、前記配線用接続孔及び下部電極用接続孔並びに第2の配線溝、下部電極用配線溝及び上部電極用配線溝に金属膜を埋め込み、第2の配線層、下部電極用配線層及び上部電極用配線層を形成する第2の配線層構造の製造工程とを有することを特徴とする。 In order to achieve the above object, a method of manufacturing a semiconductor device according to another aspect of the present invention includes forming a first interlayer insulating film on a semiconductor substrate, and forming a first wiring groove in the first interlayer insulating film. And forming a first wiring layer comprising the metal film and the barrier metal film by embedding a metal film in the first wiring groove and a barrier metal film on the upper surface of the metal film. A dielectric film is formed on a top surface of a part of the first wiring layer, a conductive film is formed on the dielectric film, a lower electrode film is formed on a part of the first wiring layer, A MIM capacitor manufacturing process for forming an MIM capacitor having a dielectric film as a capacitor insulating film and the conductive film as an upper electrode film; and forming a second interlayer insulating film on the first interlayer insulating film; Simultaneously forming wiring connection holes and lower electrode connection holes in the second interlayer insulating film The second wiring groove, the lower electrode wiring groove, and the upper electrode wiring groove are simultaneously formed, and the wiring connection hole, the lower electrode connection hole, the second wiring groove, the lower electrode wiring groove, and the upper electrode are formed. And a manufacturing process of a second wiring layer structure in which a metal film is embedded in the wiring groove to form a second wiring layer, a lower electrode wiring layer, and an upper electrode wiring layer.
本発明によれば、MIM型キャパシタの形成に際し、製造工程数の増大を抑えながら、キャパシタの電極膜の毀損も防ぎデバイス特性を良好に保たせることができる。 According to the present invention, when forming an MIM type capacitor, it is possible to prevent damage to the electrode film of the capacitor and maintain good device characteristics while suppressing an increase in the number of manufacturing steps.
以下、本発明の実施形態に係る半導体装置およびその製造方法について説明する。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described.
本発明の第1の実施例による半導体装置の製造工程について図1〜図2を参照しながら説明する。 A manufacturing process of the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
図1(a)に示すように、半導体基板1上に絶縁分離層となる絶縁膜2、さらに、前記絶縁膜2上に第1の層間絶縁膜3を形成する。ここで、前記第1の層間絶縁膜3は、デバイスの高速化を図る目的で配線間容量を低減させるため、比誘電率の低いメチルポリシロキサンを用いる。続いて、第1の配線層6(第1のCu配線5とバリアメタル膜4とからなる。)を形成するために、前記第1の層間絶縁膜3に配線溝を形成し、その後、Cuの拡散及び酸化防止のために前記配線溝の表面にTaN膜をスパッタ法にて約20nm堆積し、バリアメタル膜4を形成する。さらに、前記バリアメタル膜4上に約100nmのCu膜をスパッタ法にて堆積後、電解メッキ法によって前記配線溝内を含む第1の層間絶縁膜3上全面に約800nmのCuを堆積させる。さらに、CMP法によって不要なCu及びTaNを研磨・除去し、Cu層5が平坦化して、第1の層間絶縁膜3を露出させる。
As shown in FIG. 1A, an
次に図1(b)に示すように、前記第1の層間絶縁膜3上にCuの拡散及び酸化防止のためのバリア膜としてSiN膜7をCVD(Chemical Vapor Deposition)法を用いて堆積後する。続けて、前記バリア膜7上にスパッタ法にて第1のTiN膜8を約40nm、さらに前記第1のTiN膜8上にSiN膜9をCVD法によって約50nm、前記SiN膜9上に第2のTiN膜10をスパッタ法によって約300nmを順次堆積する。
Next, as shown in FIG. 1B, a
次に図1(c)に示すように、前記第1のTiN膜8、前記SiN膜9及び前記第2のTiN膜10をリソグラフィー及びRIE技術を用いて加工し、MIM型キャパシタの下部電極膜8a、キャパシタ絶縁膜9a及び上部電極膜10aを形成する。以上の製造工程によって、MIM型キャパシタ11が形成される。
Next, as shown in FIG. 1C, the
次に図2(d)に示すように、前記第1の層間絶縁膜3上に第2の層間絶縁膜12を約700nm堆積し、CMP法によって前記第2の層間絶縁膜12を平坦化する。さらに、リソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する配線用接続孔12aと、前記下部電極膜8aに達する下部電極用接続孔12bを同時に形成する。前記第2の層間絶縁膜12の絶縁材料は、前記第1の層間絶縁膜と同様にメチルポリシロキサンを用いている。前記下部電極膜8aと前記第2の層間絶縁膜12に用いている材料はそれぞれTiNとメチルポリシロキサンなので両者はエッチングレートが異なっている。さらに、前記第1の配線用接続孔12aと前記下部電極用接続孔12bの深さの差は前記下部電極膜8aの厚さすなわち約40nmと薄いので、2つの接続孔を同時に形成しても前記下部電極膜8aが大きくオーバーエッチングされることがない。
Next, as shown in FIG. 2D, a second
次に図2(e)に示すように、前記第2の層間絶縁膜12に第2の配線溝12cと、下部電極用配線溝12dと、上部電極用配線溝12eとをそれぞれ約300nmの深さにリソグラフィー及びRIE技術によって同時に形成する。前記上部電極膜10aは前記第2の層間絶縁膜12上面から約300nmの深さにあるので、前記上部電極用配線溝12eは前記上部電極10aに達する。
Next, as shown in FIG. 2E, the second
次に図2(f)に示すように、全ての前記接続孔及び配線溝を含む第2の層間絶縁膜の表面部分にTaN膜をスパッタ法にて約20nm堆積し、バリアメタル膜13を形成する。さらに、前記バリアメタル膜13上に約100nmのCu膜をスパッタ法にて堆積後、電解メッキ法によって全ての前記接続孔及び配線溝内を含む第2の層間絶縁膜12上全面に約800nmのCu層を堆積させる。さらに、CMP法により第2の層間絶縁膜12が露出するまで不要なCu層及びTaNを研磨・除去することによって、Cu層14が平坦化され、第2の配線層(第2の配線14cと配線用プラグ14aからなる。)及び下部電極用配線層(下部電極用配線14dと下部電極用プラグ14bからなる。)並びに上部電極用配線層14c(上部電極用配線14eのみからなる。)が形成される。
Next, as shown in FIG. 2F, a
以上のように、前記上部電極膜10aの膜厚を調整し、前記上部電極用配線溝12eの深さに合せ込むことによって、上部電極用接続孔の形成が不要となり、上部電極膜10aのオーバーエッチングは回避される。したがって、良好なMIM型キャパシタの特性を保つことができる。また、複数の接続孔及び配線溝の同時形成が可能なので、特別な製造工程を必要としない。
As described above, by adjusting the film thickness of the
次に本発明の第2の実施例による半導体装置の製造工程について図3〜図4を参照しながら説明する。 Next, a manufacturing process of the semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS.
図3(a)に示すように、第1の実施例と同様に半導体基板1上に絶縁分離層となる絶縁膜2、さらに、前記絶縁膜2上に第1の層間絶縁膜3を形成する。続いて、前記第1の層間絶縁膜3に配線溝を形成し、その後、前記配線溝の表面にバリアメタル膜としてTaN膜4を堆積し、さらにCu層5を堆積して前記配線溝を埋め込む。次に不要な前記Cu層5及びTaN膜4をCMP法により研磨・除去し平坦化した後に、前記Cu層5部分のみを約50nm程度一旦リセスし、前記リセス部にTaN膜15をスパッタ法にて堆積する。さらに前記Cu層5上面のみに前記TaN膜15を形成するため、前記第1の層間絶縁膜3上に堆積された余分なTaN膜を再度CMP法によって研磨・除去する。したがって、前記TaN膜15は、以降の製造工程において、キャパシタ絶縁膜が上面に形成される第1のCu配線層6上面に堆積されたバリアメタル膜15bと、キャパシタ絶縁膜が形成されない第1のCu配線層6上面に堆積されたバリアメタル膜15aとに分離される。
As shown in FIG. 3A, as in the first embodiment, an insulating
次に図3(b)に示すように、前記第1の層間絶縁膜3上にSiN膜9を約50nm、続けて前記SiN膜9上にTaN膜10を約300nm堆積する。さらに、前記SiN膜9及び前記TaN膜10をリソグラフィー及びRIE技術を用いて加工し、MIM型キャパシタのキャパシタ絶縁膜9a及び上部電極膜10aを形成する。
Next, as shown in FIG. 3B, a
以上の製造工程によって、前記バリアメタル膜15bを下部電極膜とするMIM型キャパシタ16が形成される。したがって、第1のCu配線5の拡散及び酸化を防止するバリアメタル膜15bは、同時にMIM型キャパシタの下部電極膜としての役割も果たすことになる。
Through the above manufacturing process, the
次に図3(c)に示すように、前記第1の層間絶縁膜3上に第2の層間絶縁膜12を約700nm堆積し、CMP法によって前記第2の層間絶縁膜12を平坦化する。さらに、リソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する第1の配線用接続孔12aと、前記下部電極膜15bに達する下部電極用接続孔12bとを同時に形成する。前記第1の配線用接続孔12aと前記下部電極用接続孔12bの深さは等しいので、下部電極膜15bはオーバーエッチングされることはない。
Next, as shown in FIG. 3C, a second
次に図4(d)に示すように、前記第2の層間絶縁膜12に第2の配線溝12cと、下部電極用配線溝12dと、上部電極用配線溝12eとをそれぞれ約300nmの深さにリソグラフィー及びRIE技術によって同時に形成する。前記上部電極膜10aは前記第2の層間絶縁膜12上面から約300nmの深さにあるので、前記上部電極用配線溝12eは前記上部電極膜10aに達する。
Next, as shown in FIG. 4D, a
次に図4(e)に示すように、全ての前記接続孔及び配線溝の表面にバリアメタル膜13を堆積し、さらにCu層14を埋め込み、第1の実施例と同様の第2の配線層(第2の配線14cと配線用プラグ14aからなる。)と下部電極用配線層(下部電極用配線14dと下部電極用プラグ14bとからなる。)並びに上部電極用配線層(上部電極用配線14eのみからなる。)が形成される。
Next, as shown in FIG. 4 (e), a
以上のように、第1の実施例同様MIM型キャパシタ16の下部電極膜15b及び上部電極膜10aはオーバーエッチングを回避され、さらに、複数の接続孔及び配線溝の同時形成が可能なので、特別な製造工程を必要としない。
As described above, similar to the first embodiment, the
次に本発明の第3の実施例による半導体装置の製造工程について図5〜図6を参照しながら説明する。 Next, a semiconductor device manufacturing process according to the third embodiment of the present invention will be described with reference to FIGS.
本実施例は、第2の実施例の第1の配線層6を形成するまでの製造工程(図3(a))は同じなので説明を省略する。
In the present embodiment, the manufacturing process (FIG. 3A) until the formation of the
次に図5(a)に示すように、前記第1の層間絶縁膜3上にSiN膜9を約50nm、続けて前記SiN膜9上にTaN膜17を約60nm堆積する。さらに、前記SiN膜9及び前記TaN膜17をリソグラフィー及びRIE技術を用いて加工し、MIM型キャパシタのキャパシタ絶縁膜9a及び上部電極膜17aを形成する。以上の製造工程によって、前記バリアメタル膜15bを下部電極膜とするMIM型キャパシタ18が形成される。
Next, as shown in FIG. 5A, a
次に図5(b)に示すように、前記第1の層間絶縁膜3上に第2の層間絶縁膜12を約700nm堆積し、CMP法によって前記第2の層間絶縁膜12を平坦化する。さらに、リソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する第1の配線用接続孔12aと、前記下部電極膜15bに達する下部電極用接続孔12bと、前記上部電極膜17aに達する上部電極用接続孔12fを同時に形成する。前記上部電極用接続孔12fは他の2つの接続孔の深さよりも浅いので、オーバーエッチングが懸念されるが、これら3つの接続孔の底に用いられている材料が全てTaN膜と同じものでできている。したがって、第2の層間絶縁膜12と上部電極膜17aはエッチングレートが異なるので、前記上部電極膜17aがエッチングストッパ膜的な役割を果たし、また、前記キャパシタ絶縁膜9aと上部電極膜17aの厚みは薄いので、前記上部電極膜17aが大きくオーバーエッチングされることはない。
Next, as shown in FIG. 5B, a second
次に図6(c)に示すように、前記第2の層間絶縁膜12に第2の配線溝12cと、下部電極用配線溝12dと、上部電極用配線溝12gとをそれぞれ約300nmの深さにリソグラフィー及びRIE技術を用いて同時に形成する。
Next, as shown in FIG. 6C, a
次に図6(d)に示すように、全ての前記接続孔及び配線溝の表面にバリアメタル膜13を堆積し、さらにCu層14を埋め込み、第1の実施例と同様の第2の配線層(第2の配線14aと配線用プラグ14cとからなる。)及び下部電極用配線層(下部電極用配線14dと下部電極用プラグ14bとからなる。)並びに上部電極用配線層(上部電極用配線14gと上部電極用プラグ14fとからなる。)が形成される。
Next, as shown in FIG. 6 (d), a
以上のように、前記第1の配線層6の上面のバリアメタル膜15a、前記下部電極膜15b及び前記上部電極膜17aには同一材料、かつ、第2の層間絶縁膜12とのエッチングレートの異なるものを使用し、また、形成されたMIM型キャパシタ18が薄いので、前記上部電極膜17aの大幅なオーバーエッチングは回避される。また、複数の接続孔及び配線溝の同時形成が可能なので、特別な製造工程を必要としない。
As described above, the
次に本発明の第4の実施例による半導体装置の製造工程について図7〜図8を参照しながら説明する。 Next, a semiconductor device manufacturing process according to the fourth embodiment of the present invention will be described with reference to FIGS.
図7(a)に示すように、半導体基板1上に絶縁分離層となる絶縁膜2、さらに、前記絶縁膜2上に第1の層間絶縁膜3を形成する。続いて、第1の配線層6(第1のCu配線5とバリアメタル膜4とからなる。)を形成するために、前記第1の層間絶縁膜3に配線溝を形成し、その後、前記配線溝の表面にバリアメタル膜としてTaN膜4を堆積し、さらにCu層5を堆積して前記配線溝を埋め込む。次に不要な前記Cu層5及びTaN膜4をCMP法により研磨・除去し平坦化した後に、前記第1の層間絶縁膜3上にCuの拡散及び酸化防止のバリア膜としてSiN膜7を堆積する。
As shown in FIG. 7A, an insulating
次に図7(b)に示すように、前記第1の層間絶縁膜3上に第2の層間絶縁膜12を約700nm堆積する。さらにリソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する配線用接続孔12a及び電極用接続孔12hを形成する。続けて、第2の配線溝12c及び電極用配線溝12i形成のため、リソグラフィー及びRIE技術を用いて処理する。さらに、前記接続孔12a及び12h底面の前記バリア膜7をRIEにより除去し、溝7a、7bを形成する。次に、全ての前記配線溝及び接続孔の表面部分にTaN膜19を約40nmスパッタ法にて堆積する。
Next, as shown in FIG. 7B, a second
次に図7(c)に示すように、前記TaN膜19をリソグラフィー及びRIE技術を用いて加工し、TaN膜19aを形成する。このTaN膜19aはMIM型キャパシタの下部電極膜となる。さらに、前記TaN膜19a及び前記第2の層間絶縁膜12の接続孔及び配線溝の表面にSiN膜20をプラズマCVD法により約50nm堆積する。
Next, as shown in FIG. 7C, the
次に図8(d)に示すように、前記SiN膜20をリソグラフィー及びRIE技術を用いて加工し、SiN膜20aを形成する。このSiN膜20aはMIM型キャパシタのキャパシタ絶縁膜となる。さらに、全ての前記接続孔及び配線溝を含む前記SiN膜a及び前記第2の層間絶縁膜12の表面にTaN膜21をスパッタ法を用いて堆積する。
Next, as shown in FIG. 8D, the
次に図8(e)に示すように、前記TaN膜21上に約100nmのCu膜をスパッタ法にて堆積後、電解メッキ法によって前記配線溝内を含む第2の層間絶縁膜12上全面に約800nmのCu層23を堆積させる。さらに、不要なCu及びTaNをCMP法によって研磨・除去することによって、Cu層23が平坦化され、第2の層間絶縁膜12を露出させ、第2の配線層(第2の配線23cと配線用プラグ23aとからなる。)と電極用配線層(電極用配線23iと電極用プラグ23hとからなる。)が形成される。その結果、前記TaN膜21は、第1及び第2のCu配線層の拡散及び酸化防止のためのバリアメタル膜21aと、電極用配線のバリアメタル膜及びMIM型キャパシタ22の上部電極膜を構成する21bを形成する。
Next, as shown in FIG. 8E, a Cu film having a thickness of about 100 nm is deposited on the
ここでは、下部電極用プラグ形成についての説明を省略しているが、配線用プラグ23a及び電極用プラグ23hと同時に形成することができる。すなわち、配線用接続孔12a及び電極用接続孔12h形成時に、下部電極膜19aと接触している第1の配線層6に対して、下部電極接続孔を形成する。さらに、図8(e)に示す製造工程時に、前記下部電極接続孔に対してバリアメタル膜となるTaN膜21及びCu層23を堆積し、CMP法により研磨・除去して下部電極用プラグが形成される。なお、上部電極用プラグは前記電極用プラグ23h、上部電極用配線は前記電極用配線23iが該当する。
Here, the description of the formation of the lower electrode plug is omitted, but it can be formed simultaneously with the
本実施例では接続孔の深さは全て同じであるため、深さの違いによるオーバーエッチングはない。また、配線層のバリアメタル膜とMIM型キャパシタの上部電極膜を同時に作成可能な点で特別な製造工程を設ける必要がない。さらに、本発明で作成されたMIM型キャパシタ22は立体的構造を構成しているため、平行平板によるキャパシタと比較して大容量のキャパシタを作成することが可能である。
In this embodiment, all the connection holes have the same depth, so there is no over-etching due to the difference in depth. Further, it is not necessary to provide a special manufacturing process in that the barrier metal film of the wiring layer and the upper electrode film of the MIM capacitor can be formed at the same time. Furthermore, since the
なお、MIM型キャパシタの電極面積を大きくするためには電極用接続孔12hの個数を多くすればよい。(本実施例では電極用接続孔は3個である。)また、前記電極用接続孔12hの形状によってもMIM型キャパシタの電極面積を大きくすることができる。例えば、図9(b)に示すように円筒状の電極用接続孔12hを連続的に配置する形状が考えられる。図9(b)は、図9(a)の面ABにおける上面断面図を表している。ここで、図9(a)は第4の実施例における第2の層間絶縁膜12に対し、デュアルダマシン法によって全ての配線溝及び接続孔を形成した後における半導体装置の側面断面図である。また、前記電極用接続孔12hを図9(c)に示すように水平断面が矩形の溝形状にすることによってもMIM型キャパシタの電極面積を大きくすることは可能である。図9(c)も図9(b)と同様に、本発明の第4の実施例における半導体装置の側面断面図である図9(a)の面ABにおける上面断面図を表している。
In order to increase the electrode area of the MIM capacitor, the number of
また、本実施例では、平坦なバリア膜7上に第2の層間絶縁膜12を堆積するので、CMP法によって第2の層間絶縁膜を研磨・除去する必要がない。ここで層間絶縁膜の材料として用いているメチルポリシロキサン等の低誘電率の絶縁材料はCMP法による研磨によって損傷を受けやすい性質を有している。したがって、層間絶縁膜を研磨する工程が不要になるので良好なデバイス特性を保つことができる。
Further, in this embodiment, since the second
次に本発明の第5の実施例による半導体装置の製造工程について図10〜図11を参照しながら説明する。 Next, a semiconductor device manufacturing process according to the fifth embodiment of the present invention will be described with reference to FIGS.
本実施例は、第4の実施例のバリア膜7を形成するまでの製造工程(図7(a))は同じなので説明を省略する。
In this embodiment, the manufacturing process (FIG. 7A) up to the formation of the
次に図10(a)に示すように、前記バリア膜7上に第2の層間絶縁膜12を約700nm堆積する。さらにリソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する配線用接続孔12a及び電極用接続孔12hを形成する。続けて、第2の配線溝12c及び電極用配線溝12i形成のため、リソグラフィー及びRIE技術を用いて加工する。さらに、前記電極用接続孔12hのみの底面の前記バリア膜7をRIEにより除去し、溝7bを形成する。
Next, as shown in FIG. 10A, a second
ここで、第4の実施例においては、バリア膜7の溝7bの形成と同時に溝7a形成をしていたが、本実施例では溝7aの形成は後の工程において行われる。これはMIM型キャパシタ形成の過程で繰返し行われるリソグラフィー、RIE及びレジスト剥離等によって生じる第1の配線層6のダメージを防止するためである。
Here, in the fourth embodiment, the
次に、全ての前記配線溝及び接続孔の表面部分にTaN膜19を約40nmスパッタ法にて堆積する。
Next, a
次に図10(b)に示すように、前記TaN膜19をリソグラフィー及びRIE技術を用いて加工し、TaN膜19aを形成する。このTaN膜19aはMIM型キャパシタの下部電極膜となる。さらに、全ての前記接続孔及び配線溝を含むTaN膜19a及び第2の層間絶縁膜12の表面部分にSiN膜20を約50nm堆積する。
Next, as shown in FIG. 10B, the
次に図10(c)に示すように、前記SiN膜20をリソグラフィー及びRIE技術を用いて加工し、SiN膜20aを形成する。このSiN膜20aはMIM型キャパシタのキャパシタ絶縁膜となる。
Next, as shown in FIG. 10C, the
次に図11(d)に示すように、前記第1の配線用接続孔12aのみの底面の前記バリア膜7をRIEにより除去し、溝7aを形成する。
Next, as shown in FIG. 11D, the
次に図11(e)に示すように、全ての前記接続孔及び配線溝を含む前記SiN膜20a及び前記第2の層間絶縁膜12の表面部分にTaN膜21を約60nm堆積する。続けて、前記TaN膜21上に約100nmのCu膜をスパッタ法にて堆積後、電解メッキ法によって前記配線溝内を含む第2の層間絶縁膜12上全面に約800nmのCu層23を堆積させる。さらに、不要なCu層及びTaN膜を研磨・除去することによって、Cu層23が平坦化され、第2の層間絶縁膜12を露出させる。
Next, as shown in FIG. 11E, a
以上により、第4の実施例と同じ構造を有した前記TaN膜21bを上部電極膜としたMIM型キャパシタ22を形成する。本実施例では、MIM型キャパシタ22形成領域以外の配線層はMIM型キャパシタの上部電極膜21b及び第1の配線層のバリアメタル膜21aを堆積する直前に露出されるので、Cu表面の酸化若しくは腐食の防止が図られる。
Thus, the
以上の実施例では、MIM型キャパシタの上部及び下部電極膜の材料にTiN膜若しくはTaN膜を用いたが、その他にCuの拡散及び酸化防止の役割を果たし、かつ、仕事関数の高い金属導電性材料である、WN、W−Si−N若しくはTi−Si−N等を用いることにより、本発明の実施が可能である。 In the above embodiments, TiN film or TaN film is used as the material of the upper and lower electrode films of the MIM type capacitor. In addition, it plays a role of Cu diffusion and oxidation prevention and has a high work function metal conductivity. By using WN, W—Si—N, Ti—Si—N, or the like, which is a material, the present invention can be implemented.
また、キャパシタ絶縁膜としてSiN膜を用いているが、SiON膜やTa2O5膜等の誘電体膜を用いても本発明の実施が可能である。 Further, although the SiN film is used as the capacitor insulating film, the present invention can also be implemented using a dielectric film such as a SiON film or a Ta2O5 film.
また、層間絶縁膜はメチルポリシロキサンに限定されないが、デバイスの高速動作に対応させるため低誘電率の絶縁膜であることが望ましく、かつ、TaN等の前記キャパシタ電極膜の材料とエッチングレートの異なるもの、例えば、ポリアリーレンエーテルやHSQ(商品名:FOx)等を用いても本発明の実施が可能である。 The interlayer insulating film is not limited to methylpolysiloxane, but is preferably a low dielectric constant insulating film to cope with high-speed operation of the device, and the etching rate is different from that of the capacitor electrode film such as TaN. For example, polyarylene ether or HSQ (trade name: FOx) can be used to implement the present invention.
また、配線材料としてCuを使用したが、前記Cuの代わりにAl、Au、Ag、W等の他の金属でも使用することも可能である。 Further, although Cu is used as the wiring material, other metals such as Al, Au, Ag, and W can be used instead of the Cu.
なお、第1と第2の層間絶縁膜との層間中に形成されたMIM型キャパシタについての実施例であったが、第2と第3の層間絶縁膜との層間中、若しくはそれ以外の層間中のMIM型キャパシタの形成にも当然有効である。 In this example, the MIM type capacitor is formed in the interlayer between the first and second interlayer insulating films, but in the interlayer between the second and third interlayer insulating films or in other layers. Of course, it is also effective for forming the MIM type capacitor.
したがって、本発明は、かかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 Therefore, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope described in the claims.
1…半導体基板
2…絶縁膜
3…第1の層間絶縁膜
4…バリアメタル膜
5…第1の配線(Cu配線)
6…第1の配線層、
7…バリア膜(SiN膜)
8a…下部電極膜
9a…キャパシタ絶縁膜
10a…上部電極膜
11…MIM型キャパシタ
12…第2の層間絶縁膜
12a…配線用接続孔
12b…下部電極用接続孔
12c…第2の配線溝
12d…下部電極用配線溝
12e…上部電極用配線溝
12f…上部電極用接続孔
12g…上部電極用配線溝
12h…電極用接続孔
12i…電極用配線溝
13…バリアメタル膜
14a…配線用プラグ
14b…下部電極用プラグ
14c…第2の配線
14d…下部電極用配線
14e…上部電極用配線
14f…上部電極用プラグ
14g…上部電極用配線
15a…バリアメタル膜
15b…下部電極膜
16…MIM型キャパシタ
17a…上部電極膜
18…MIM型キャパシタ
19…TaN膜
19a…下部電極膜
20…誘電体膜
20a…キャパシタ絶縁膜
21…TaN膜
21a…バリアメタル膜
21b…上部電極膜
22…MIM型キャパシタ
23…Cu層
DESCRIPTION OF
6 ... 1st wiring layer,
7: Barrier film (SiN film)
8a ...
Claims (5)
半導体基板と、
前記半導体基板上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜中に形成された溝に金属膜が埋め込まれ、線間に前記第1の層間絶縁膜が表出するように形成された第1の配線層と、
前記第1の配線層の一部の上面に形成された誘電体膜と、
前記誘電体膜上に形成された導電膜からなる上部電極膜と、
前記上部電極膜の側面と接触するように前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
線間に前記第2の層間絶縁膜が表出するように形成された第2の配線、下部電極用配線及び上部電極用配線と、
前記誘電体膜が上面に形成されていない第1の配線層と前記第2の配線とを接続させる配線用プラグと、
前記誘電体膜が上面に形成された第1の配線層と前記下部電極用配線とを接続させる下部電極用プラグと、
を具備し、
前記誘電体膜が上面に形成された第1の配線層の一部領域を下部電極膜とし、かつ、前記誘電体膜をキャパシタ絶縁膜とするMIM型キャパシタを有することを特徴とする半導体装置。 In a semiconductor device including an MIM type capacitor formed on a semiconductor substrate,
A semiconductor substrate;
A first interlayer insulating film formed on the semiconductor substrate;
A first wiring layer formed so that a metal film is embedded in a groove formed in the first interlayer insulating film, and the first interlayer insulating film is exposed between lines;
A dielectric film formed on an upper surface of a part of the first wiring layer;
An upper electrode film made of a conductive film formed on the dielectric film;
A second interlayer insulating film formed on the first interlayer insulating film so as to be in contact with a side surface of the upper electrode film;
A second wiring, a lower electrode wiring, and an upper electrode wiring formed so as to expose the second interlayer insulating film between the lines;
A wiring plug for connecting the first wiring layer, on which the dielectric film is not formed on the upper surface, and the second wiring;
A lower electrode plug for connecting the first wiring layer having the dielectric film formed on the upper surface and the lower electrode wiring;
Comprising
A semiconductor device comprising an MIM type capacitor having a partial region of the first wiring layer on which the dielectric film is formed as a lower electrode film and the dielectric film as a capacitor insulating film.
前記第1の配線層の一部の上面に誘電体膜を形成し、前記誘電体膜上に導電膜を形成し、前記第1の配線層の一部を下部電極膜、前記誘電体膜をキャパシタ絶縁膜、前記導電膜を上部電極膜とするMIM型キャパシタを形成するMIM型キャパシタの製造工程と、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜に配線用接続孔及び下部電極用接続孔を同時に形成し、第2の配線溝、下部電極用配線溝及び上部電極用配線溝を同時に形成し、前記配線用接続孔及び下部電極用接続孔並びに第2の配線溝、下部電極用配線溝及び上部電極用配線溝に金属膜を埋め込み、第2の配線層、下部電極用配線層及び上部電極用配線層を形成する第2の配線層構造の製造工程と、
を有することを特徴とする半導体装置の製造方法。 A first interlayer insulating film is formed on a semiconductor substrate, a first wiring groove is formed in the first interlayer insulating film, a metal film is formed in the first wiring groove, and a barrier metal film is formed on the upper surface of the metal film. A manufacturing process of a first wiring layer structure for forming a first wiring layer that is buried and formed of the metal film and the barrier metal film;
A dielectric film is formed on a part of the upper surface of the first wiring layer, a conductive film is formed on the dielectric film, a lower electrode film is formed on a part of the first wiring layer, and the dielectric film is formed on the dielectric film. MIM type capacitor manufacturing process for forming a capacitor insulating film and an MIM type capacitor using the conductive film as an upper electrode film;
A second interlayer insulating film is formed on the first interlayer insulating film, a wiring connection hole and a lower electrode connection hole are simultaneously formed in the second interlayer insulating film, and a second wiring groove and a lower electrode are formed. A wiring groove for the upper electrode and a wiring groove for the upper electrode are formed at the same time, and a metal film is embedded in the wiring connection hole, the lower electrode connection hole, the second wiring groove, the lower electrode wiring groove, and the upper electrode wiring groove; A manufacturing process of a second wiring layer structure for forming two wiring layers, a lower electrode wiring layer and an upper electrode wiring layer;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006224406A JP2006310894A (en) | 2006-08-21 | 2006-08-21 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006224406A JP2006310894A (en) | 2006-08-21 | 2006-08-21 | Semiconductor device and its manufacturing method |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001123873A Division JP3895126B2 (en) | 2001-04-23 | 2001-04-23 | Manufacturing method of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006310894A true JP2006310894A (en) | 2006-11-09 |
Family
ID=37477321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006224406A Pending JP2006310894A (en) | 2006-08-21 | 2006-08-21 | Semiconductor device and its manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006310894A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009141237A (en) * | 2007-12-10 | 2009-06-25 | Panasonic Corp | Semiconductor device and method of manufacturing the same |
JP2020061567A (en) * | 2014-10-01 | 2020-04-16 | 株式会社半導体エネルギー研究所 | Semiconductor device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09181258A (en) * | 1995-10-27 | 1997-07-11 | Internatl Business Mach Corp <Ibm> | Capacitor and its manufacture |
JPH11274428A (en) * | 1998-03-19 | 1999-10-08 | Kawasaki Steel Corp | Semiconductor device and its manufacture |
JP2000228497A (en) * | 1999-02-04 | 2000-08-15 | Samsung Electronics Co Ltd | Fabrication of capacitor in semiconductor integrated device |
JP2002009248A (en) * | 2000-06-26 | 2002-01-11 | Oki Electric Ind Co Ltd | Capacitor and its manufacturing method |
-
2006
- 2006-08-21 JP JP2006224406A patent/JP2006310894A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09181258A (en) * | 1995-10-27 | 1997-07-11 | Internatl Business Mach Corp <Ibm> | Capacitor and its manufacture |
JPH11274428A (en) * | 1998-03-19 | 1999-10-08 | Kawasaki Steel Corp | Semiconductor device and its manufacture |
JP2000228497A (en) * | 1999-02-04 | 2000-08-15 | Samsung Electronics Co Ltd | Fabrication of capacitor in semiconductor integrated device |
JP2002009248A (en) * | 2000-06-26 | 2002-01-11 | Oki Electric Ind Co Ltd | Capacitor and its manufacturing method |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009141237A (en) * | 2007-12-10 | 2009-06-25 | Panasonic Corp | Semiconductor device and method of manufacturing the same |
US7663861B2 (en) | 2007-12-10 | 2010-02-16 | Panasonic Corporation | Semiconductor device and method of manufacturing the semiconductor device |
JP2020061567A (en) * | 2014-10-01 | 2020-04-16 | 株式会社半導体エネルギー研究所 | Semiconductor device |
US11211408B2 (en) | 2014-10-01 | 2021-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Wiring layer and manufacturing method therefor |
US11616085B2 (en) | 2014-10-01 | 2023-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Wiring layer and manufacturing method therefor |
US11901372B2 (en) | 2014-10-01 | 2024-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Wiring layer and manufacturing method therefor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3895126B2 (en) | Manufacturing method of semiconductor device | |
US7332764B2 (en) | Metal-insulator-metal (MIM) capacitor and method of fabricating the same | |
US7960226B2 (en) | Method of forming on-chip decoupling capacitor with bottom electrode layer having surface roughness | |
US7763519B2 (en) | Method for fabricating an interconnect arrangement with increased capacitive coupling and associated interconnect arrangement | |
JP2002246467A (en) | Semiconductor device and its forming method | |
US7586142B2 (en) | Semiconductor device having metal-insulator-metal capacitor and method of fabricating the same | |
US20060003578A1 (en) | Method of manufacturing a semiconductor device | |
US6849920B2 (en) | Semiconductor capacitive element, method for manufacturing same and semiconductor device provided with same | |
KR100591724B1 (en) | Semi-conductor device and manufacturing method | |
JP2002176055A (en) | Semiconductor device and manufacturing method thereof | |
US8409962B2 (en) | Manufacturing method of copper interconnection structure with MIM capacitor | |
US10256183B2 (en) | MIMCAP structure in a semiconductor device package | |
US20090061590A1 (en) | Method for manufacturing semiconductor device | |
US20090115023A1 (en) | Capacitor of semiconductor device and method for manufacturing the same | |
JP2005079513A (en) | Semiconductor device and its manufacturing method | |
WO2009122496A1 (en) | Semiconductor device and method for manufacturing the same | |
JP2006310894A (en) | Semiconductor device and its manufacturing method | |
KR101153224B1 (en) | Method of forming semiconductor device with capacitor and metal interconnection in damascene process | |
JP2004311537A (en) | Semiconductor device | |
US20140084417A1 (en) | Metal-insulator-metal (mim) capacitor | |
KR100774816B1 (en) | Metal-insulator-metal capacitor forming method for semiconductor device and structure thereof | |
KR101044612B1 (en) | Method of manufacturing a semiconductor device | |
KR100667914B1 (en) | MIM capacitor having horizontal structure and fabricating method thereof | |
JP2005129816A (en) | Semiconductor device having mim capacitor element, and manufacturing method thereof | |
KR100971325B1 (en) | Metal-insulator-metal capacitor manufacturing method for semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060821 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100720 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100722 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101116 |