JP2006309909A - Semiconductor device, and method of testing the same, and electronic information apparatus - Google Patents
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Abstract
Description
本発明は、複数の半導体記憶装置が一つのパッケージに搭載されているか、または同一チップ上に構成されている半導体装置およびそのテスト方法、これを用いたパーソナルコンピュータや携帯電話装置などの電子情報機器に関する。 The present invention relates to a semiconductor device in which a plurality of semiconductor memory devices are mounted in one package or configured on the same chip, a test method thereof, and an electronic information device such as a personal computer or a mobile phone device using the same. About.
従来、半導体装置としては、パーソナルコンピュータや携帯電話装置などのモバイル機器などの電子情報機器を制御するために用いられるロジック半導体装置と、このロジック半導体装置を動作させるための制御プログラムを格納したり、画像データなどのデータを保存したりするためのメモリ半導体装置(半導体記憶装置)に大別される。最近では、これらのロジック半導体装置とメモリ半導体装置とが同一チップ上に構成されたシステムLSIも開発されている。 Conventionally, as a semiconductor device, a logic semiconductor device used for controlling an electronic information device such as a mobile device such as a personal computer or a mobile phone device, and a control program for operating the logic semiconductor device are stored, It is roughly classified into a memory semiconductor device (semiconductor memory device) for storing data such as image data. Recently, a system LSI in which these logic semiconductor device and memory semiconductor device are configured on the same chip has also been developed.
このような半導体装置は、ウエハ上に半導体回路が作製された後、テストが実施され、テストをパスした半導体装置が出荷される。半導体記憶装置では、通常、(1)ウエハ状態でのテストおよび、(2)アセンブリ後のテストが行われている。例えば、ウエハ状態では、半導体製造工程上でゴミなどが半導体回路上に付着して発生する回路ショートなどの不良およびマージン不足のメモリセルのリジェクトなどが行われる。その後、アセンブリ後には、半導体装置のファンクション特性およびAC特性などの各種テストが実施されて、それにパスしたものが出荷されている。 In such a semiconductor device, after a semiconductor circuit is fabricated on a wafer, a test is performed, and a semiconductor device that passes the test is shipped. In a semiconductor memory device, (1) a test in a wafer state and (2) a test after assembly are usually performed. For example, in the wafer state, a defective memory cell such as a short circuit generated due to dust or the like adhering to a semiconductor circuit in a semiconductor manufacturing process and a memory cell with insufficient margin are rejected. Thereafter, after the assembly, various tests such as function characteristics and AC characteristics of the semiconductor device are performed, and those passing the test are shipped.
ところで、パーソナルコンピュータや携帯電話装置などのモバイル機器の高機能化に伴って、大容量で様々な種類の半導体記憶装置が搭載される一方、その軽量化および小型化に伴って、半導体装置の基板上への実装面積はより一層小さくなってきている。 As mobile devices such as personal computers and mobile phone devices become more sophisticated, various types of semiconductor memory devices with large capacity are mounted. The mounting area on top is getting smaller.
このような実装面積を低減させる方法として、パッケージサイズを小さくすると共に複数の半導体装置を一つのパッケージ内に搭載する方法、および複数種類の半導体装置を同一チップ上に構成してシステムLSIとする方法などが広く用いられている。即ち、一つのパッケージ内に2種類以上の半導体装置が搭載されている構成が主流となっている。現在では、不揮発性半導体記憶装置であるフラッシュメモリとSRAM(Static Random Access Memory)、またはフラッシュメモリと擬似SRAMなどが同一のパッケージ内に搭載されて、殆どの携帯電話装置に実装されている。 As a method for reducing the mounting area, a method of reducing the package size and mounting a plurality of semiconductor devices in one package, and a method of configuring a plurality of types of semiconductor devices on the same chip to form a system LSI Are widely used. That is, a configuration in which two or more types of semiconductor devices are mounted in one package has become the mainstream. At present, flash memory and SRAM (Static Random Access Memory), which are nonvolatile semiconductor memory devices, or flash memory and pseudo SRAM are mounted in the same package, and are mounted on almost all mobile phone devices.
図22は、不揮発性半導体記憶装置である従来のフラッシュメモリの内部構成例を示すブロック図である。 FIG. 22 is a block diagram showing an internal configuration example of a conventional flash memory which is a nonvolatile semiconductor memory device.
図22において、従来のフラッシュメモリ10は、記憶部である不揮発性メモリアレイ11と、この不揮発性メモリアレイ11をプログラムまたはイレースする際にそのアルゴリズムを制御するためのライトステートマシン12と、不揮発性メモリアレイ11をプログラムまたはイレースする場合にアドレスデータを得るためのアドレスパッド13と、不揮発性メモリアレイ11をプログラムする場合に書き込みデータを得るためのデータパッド14と、コントロール信号としてのライトイネーブル信号WE#およびアウトプットイネーブル信号OE#を得るためのコントロールパッド15とを有している。
In FIG. 22, a conventional flash memory 10 includes a
ライトステートマシン12は、不揮発性メモリアレイ11の各メモリセルの選択、ベリファイの制御と判断、各メモリセルに対するプログラム、イレースパルスの印加など、メモリセルのしきい値制御に大きな役割を果たしている。
The write
このため、ライトステートマシン12には、アドレスパッド13からアドレスデータを得るためのアドレスバス16およびデータパッド14から書き込みデータを得るためのデータバス17が接続されている。ライトステートマシン12では、不揮発性メモリアレイ11のアドレスデコードおよびデータデコードが行われて、これらのバスデータを用いて、アドレスデコーダおよびデータデコーダが制御される。
Therefore, an
このような半導体記憶装置が一つのパッケージ内に2種類以上搭載されている半導体装置に対して、アセンブリ後のテストを行う際には、通常、テストされる半導体記憶装置に対応したテスタにより順次テストが行われる。例えば、一つのパッケージ内にフラッシュメモリとSRAMが搭載されている半導体装置の場合、まず、フラッシュメモリに対してアセンブリ後のテストが行われ、その終了後、テスタを代えてSRAMに対してアセンブリ後のテストが行われる。これら2回のテストにパスした半導体装置が良品とされて出荷される。 When a post-assembly test is performed on a semiconductor device in which two or more types of such semiconductor memory devices are mounted in one package, the test is usually sequentially performed by a tester corresponding to the semiconductor memory device to be tested. Is done. For example, in the case of a semiconductor device in which flash memory and SRAM are mounted in one package, first, a post-assembly test is performed on the flash memory, and after completion of the assembly, the tester is replaced and the SRAM is assembled. Tests are performed. A semiconductor device that has passed these two tests is regarded as a good product and shipped.
例えば特許文献1には、2種類のメモリ間で一方のメモリから他方のメモリへデータを移動可能とした技術が提案されている。
従来、複数の半導体記憶装置が一つのパッケージに搭載された半導体装置に対するアセンブリ後のテストは、テスタを代えてそれぞれの半導体記憶装置の各テストが行われていた。 Conventionally, a test after assembly for a semiconductor device in which a plurality of semiconductor memory devices are mounted in one package has been performed for each semiconductor memory device by replacing the tester.
このテスト方法では、半導体記憶装置のテストを行う度に、その半導体記憶装置に適合したテスタを用いてテストを実施する必要があり、オペレータにとって非常に手間がかかるという問題があった。また、一つの半導体記憶装置のテスト時間が長い場合には、スループットが悪くなり、テスタの占有率も高くなるため、テスト費用が高くなるという問題もあった。さらに、同一チップ上に不揮発性半導体記憶装置と他の半導体記憶装置とが構成されているシステムLSIについても、それぞれの半導体記憶装置毎にそれらに適合したテスタが必要となり、スループットが悪くなるという問題があった。 In this test method, each time a test of the semiconductor memory device is performed, it is necessary to perform the test using a tester suitable for the semiconductor memory device. In addition, when the test time of one semiconductor memory device is long, the throughput deteriorates and the occupancy rate of the tester increases, so that there is a problem that the test cost increases. Furthermore, for a system LSI in which a nonvolatile semiconductor memory device and other semiconductor memory devices are configured on the same chip, a tester suitable for each semiconductor memory device is required, and throughput is deteriorated. was there.
上記特許文献1には、前述したように、内部メモリから外部メモリへデータを移動させるための制御技術が提案されているが、これは不揮発性半導体記憶装置により他の半導体記憶装置のテストを実施するようなテスト方法ではない。
As described above,
本発明は、上記従来の問題を解決するもので、複数の半導体記憶装置が一つのパッケージに搭載されているか、または同一チップ上に構成されている半導体装置において、一つの半導体記憶装置により他の半導体記憶装置のテストを実施して、少ない手間と費用でテストを行うことができる半導体装置およびそのテスト方法、これを用いたパーソナルコンピュータや携帯電話装置などの電子情報機器を提供することを目的とする。 The present invention solves the above-described conventional problems. In a semiconductor device in which a plurality of semiconductor memory devices are mounted in one package or configured on the same chip, another semiconductor memory device can be used. An object of the present invention is to provide a semiconductor device that can be tested with less labor and cost by performing a test of the semiconductor memory device, a test method thereof, and an electronic information device such as a personal computer or a mobile phone device using the semiconductor device. To do.
本発明の半導体装置は、複数の半導体記憶装置が一つのパッケージに搭載され、該複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路が内蔵されており、そのことにより上記目的が達成される。 A semiconductor device of the present invention includes a plurality of semiconductor memory devices mounted in one package, and a test control circuit for testing another semiconductor memory device in one semiconductor memory device of the plurality of semiconductor memory devices Is built in, thereby achieving the above object.
また、好ましくは、本発明の半導体装置において、前記複数の半導体記憶装置間でアドレスバス、データバスおよび一部のコントロール信号線が共通化されて設 けられ、前記一つの半導体記憶装置は、アドレス信号、データ信号およびコントロール信号を内部の制御回路により制御可能な不揮発性半導体記憶装置からなり、前記他の半導体記憶装置は、共通化されている該アドレスバス、該データバスおよび該コントロール信号線を介して該不揮発性半導体記憶装置の制御回路によって制御可能とされる半導体記憶装置からなり、前記テスト制御回路として該不揮発性半導体記憶装置の制御回路を用いて、該他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御して、該不揮発性半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のテストを実施可能となっている。 Preferably, in the semiconductor device of the present invention, an address bus, a data bus, and a part of control signal lines are provided in common among the plurality of semiconductor memory devices, and the one semiconductor memory device has an address The nonvolatile semiconductor memory device can control signals, data signals, and control signals by an internal control circuit, and the other semiconductor memory device has the common address bus, data bus, and control signal line. Through the control circuit of the non-volatile semiconductor memory device, and using the control circuit of the non-volatile semiconductor memory device as the test control circuit, the address signal of the other semiconductor memory device The data signal and the control signal are controlled, and the data is read from the storage unit of the nonvolatile semiconductor memory device. Is read from the other semiconductor memory device, the data is read from the other semiconductor memory device, and the data is written to the storage unit of the nonvolatile semiconductor memory device. The device can be tested.
本発明の半導体装置は、複数の半導体記憶装置が同一チップ上に構成され、該複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路が内蔵されており、そのことにより上記目的が達成される。 A semiconductor device according to the present invention includes a plurality of semiconductor memory devices configured on the same chip, and a test control circuit for testing one of the plurality of semiconductor memory devices with another semiconductor memory device Is built in, thereby achieving the above object.
さらに、好ましくは、本発明の半導体装置における一つの半導体記憶装置は、アドレス信号、データ信号およびコントロール信号を内部の制御回路により制御可能な不揮発性半導体記憶装置からなり、該不揮発性半導体記憶装置と前記他の半導体記憶装置との間に、該不揮発性半導体記憶装置から該他の半導体記憶装置を制御するためのアドレスバス、データバスおよびコントロール信号線が設けられており、前記テスト制御回路として該不揮発性半導体記憶装置の制御回路を用いて、該他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御して、該不揮発性半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のテストを実施可能となっている。 Further preferably, the one semiconductor memory device in the semiconductor device of the present invention comprises a nonvolatile semiconductor memory device capable of controlling an address signal, a data signal, and a control signal by an internal control circuit, and the nonvolatile semiconductor memory device An address bus, a data bus, and a control signal line for controlling the other semiconductor memory device from the nonvolatile semiconductor memory device are provided between the other semiconductor memory device and the test control circuit Using the control circuit of the non-volatile semiconductor memory device, the address signal, data signal and control signal of the other semiconductor memory device are controlled to read out data from the memory unit of the non-volatile semiconductor memory device, and the other semiconductor Write data to the memory device and read data from the other semiconductor memory device By writing data in the storage unit of the semiconductor memory device, and can perform the testing of the other semiconductor memory device.
さらに、好ましくは、本発明の半導体装置における不揮発性半導体記憶装置に、アドレス信号、データ信号およびコントロール信号を外部に入出力可能な入出力パッドが設けられている。 Further preferably, the nonvolatile semiconductor memory device in the semiconductor device of the present invention is provided with an input / output pad capable of inputting / outputting an address signal, a data signal and a control signal to the outside.
さらに、好ましくは、本発明の半導体装置において、前記入出力パッドとしてアドレスパッド、データパッドおよびコントロールパッドが設けられ、該コント ロールパッドと接続されて前記制御回路により制御可能なコントロール信号用のコントロール信号線、外部へアドレスデータを送るための該アドレスパッドと接 続されて該制御回路により制御可能なアドレス信号用のアドレスバスおよび、該制御回路内に外部からデータを取り込むと共に該制御回路からデータを外部へ 送るための該データパッドと該制御回路とを接続するデータ信号用のデータバスが設けられている。 Further preferably, in the semiconductor device of the present invention, an address pad, a data pad and a control pad are provided as the input / output pads, and a control signal for a control signal which is connected to the control pad and can be controlled by the control circuit. An address bus for an address signal that is connected to the address pad for sending address data to the outside and can be controlled by the control circuit, and for taking data from the outside into the control circuit and for receiving data from the control circuit A data signal data bus for connecting the data pad for transmission to the outside and the control circuit is provided.
さらに、好ましくは、本発明の半導体装置における不揮発性半導体記憶装置に、前記他の半導体記憶装置のテスト結果情報および不良内容情報のうち少なくとも該テスト結果情報を格納して保存するためのテスト結果情報保存領域が設けられている。 Further preferably, the test result information for storing and storing at least the test result information among the test result information and the defect content information of the other semiconductor memory device in the nonvolatile semiconductor memory device in the semiconductor device of the present invention. A storage area is provided.
さらに、好ましくは、本発明の半導体装置における不良内容情報はフェイルアドレスデータである。 Further preferably, the failure content information in the semiconductor device of the present invention is fail address data.
さらに、好ましくは、本発明の半導体装置における不揮発性半導体記憶装置に、テスト内容に応じたテストシーケンスプログラムを格納可能で書き換え可能なテストシーケンス情報格納領域が設けられている。 Further, preferably, a non-volatile semiconductor memory device in the semiconductor device of the present invention is provided with a rewritable test sequence information storage area capable of storing a test sequence program corresponding to the test contents.
さらに、好ましくは、本発明の半導体装置におけるテスト制御回路の動作周波数が変更可能とされている。 Further, preferably, the operating frequency of the test control circuit in the semiconductor device of the present invention can be changed.
さらに、好ましくは、本発明の半導体装置における他の半導体記憶装置のテスト完了情報およびテスト結果情報を出力可能とする出力手段を有する。 Further, preferably, the semiconductor device of the present invention further includes output means for outputting test completion information and test result information of another semiconductor memory device.
さらに、好ましくは、本発明の半導体装置において、前記他の半導体記憶装置のテストの良否結果に応じて、該他の半導体記憶装置の複数のうち、使用する半導体記憶装置に切り替える第1のメモリ選択制御回路を更に有する。 Further preferably, in the semiconductor device of the present invention, a first memory selection to switch to a semiconductor memory device to be used among a plurality of other semiconductor memory devices in accordance with a test result of the other semiconductor memory devices. It further has a control circuit.
さらに、好ましくは、本発明の半導体装置における第1のメモリ選択制御回路は、前記他の半導体記憶装置の複数にそれぞれ対応した各テスト結果情報をそれぞれ設定可能とするテスト結果保存用フラッシュメモリと、該テスト結果保存用フラッシュメモリに設定されたテスト結果情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えるチップイネーブル信号切り替え制御回路とを有する。 Further preferably, the first memory selection control circuit in the semiconductor device of the present invention is a test result storage flash memory capable of setting each test result information respectively corresponding to a plurality of the other semiconductor memory devices, A chip enable signal switching control circuit for switching to any one of the other semiconductor memory devices in accordance with the test result information set in the test result storage flash memory.
さらに、好ましくは、本発明の半導体装置における第1のメモリ選択制御回路は、前記他の半導体記憶装置の複数にそれぞれ対応した各テスト結果情報をそれぞれ設定可能とするテスト結果保存用フラッシュメモリを有し、該テスト結果保存用フラッシュメモリに設定されたテスト結果情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えられる。 Still preferably, in a semiconductor device according to the present invention, the first memory selection control circuit has a test result storage flash memory capable of setting each test result information corresponding to each of the plurality of other semiconductor memory devices. Then, according to the test result information set in the test result storage flash memory, switching to any one of the other semiconductor memory devices is performed.
さらに、好ましくは、本発明の半導体装置において、前記他の半導体記憶装置の複数のうち、使用回数または/および使用時間情報に応じて、使用する半導体記憶装置に切り替える第2のメモリ選択制御回路を更に有する。 Further preferably, in the semiconductor device of the present invention, a second memory selection control circuit for switching to the semiconductor memory device to be used is selected from the plurality of other semiconductor memory devices according to the number of times of use and / or usage time information. Also have.
さらに、好ましくは、本発明の半導体装置における第2のメモリ選択制御回路は、該他の半導体記憶装置の複数のそれぞれに対応する使用回数または/および使用時間情報をそれぞれ設定可能とする切り替え設定用フラッシュメモリと、該切り替え設定用フラッシュメモリに設定された使用回数または/および使用時間情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えるチップイネーブル信号切り替え制御回路とを有する。 Further preferably, the second memory selection control circuit in the semiconductor device of the present invention is for switching setting that allows setting of the number of times of use and / or the time of use corresponding to each of a plurality of other semiconductor memory devices. A flash memory, and a chip enable signal switching control circuit for switching to any one of the other semiconductor memory devices in accordance with the number of use times and / or usage time information set in the switching setting flash memory.
さらに、好ましくは、本発明の半導体装置において、前記他の半導体記憶装置の複数のうち、該他の半導体記憶装置のテストの良否結果および、使用回数または/および使用時間情報に応じて、使用する半導体記憶装置に切り替える第3のメモリ選択制御回路を更に有する。 Further, preferably, in the semiconductor device of the present invention, among the plurality of other semiconductor memory devices, the other semiconductor memory device is used according to the test result and the number of times of use and / or usage time information. A third memory selection control circuit for switching to the semiconductor memory device is further included.
さらに、好ましくは、本発明の半導体装置における第3のメモリ選択制御回路は、前記他の半導体記憶装置の複数にそれぞれ対応した各テスト結果情報をそれぞれ設定可能とするテスト結果保存用フラッシュメモリと、該他の半導体記憶装置の複数のそれぞれに対応する使用回数または/および使用時間情報をそれぞれ設定可能とする切り替え設定用フラッシュメモリと、該テスト結果保存用フラッシュメモリに設定されたテスト結果情報および該切り替え設定用フラッシュメモリに設定された使用回数または/および使用時間情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えるチップイネーブル信号切り替え制御回路とを有する。 Further preferably, the third memory selection control circuit in the semiconductor device of the present invention is a test result storage flash memory capable of setting each test result information respectively corresponding to a plurality of the other semiconductor memory devices, A switching setting flash memory capable of setting usage counts and / or usage time information respectively corresponding to a plurality of other semiconductor memory devices, test result information set in the test result storage flash memory, and the test result information A chip enable signal switching control circuit for switching to any one of the other semiconductor memory devices in accordance with the number of times of use and / or usage time information set in the flash memory for switching setting.
さらに、好ましくは、本発明の半導体装置におけるテスト結果保存用フラッシュメモリは、前記他の半導体記憶装置の複数のそれぞれに対応するテスト結果情報をそれぞれ設定可能とする一または複数ビットのフラッシュメモリセルをそれぞれ有している。 Further preferably, the flash memory for storing test results in the semiconductor device of the present invention comprises one or a plurality of bits of flash memory cells capable of setting test result information corresponding to each of the plurality of other semiconductor memory devices. Each has.
さらに、好ましくは、本発明の半導体装置における切り替え設定用フラッシュメモリは、前記他の半導体記憶装置の複数のそれぞれに対応する使用回数または/および使用時間情報をそれぞれ設定可能とする一または複数ビットのフラッシュメモリセルをそれぞれ有している。 Further preferably, the switching setting flash memory in the semiconductor device of the present invention has one or a plurality of bits that can set the number of times of use and / or the time of use corresponding to each of the plurality of other semiconductor memory devices. Each has a flash memory cell.
さらに、好ましくは、本発明の半導体装置において、前記他の半導体記憶装置の複数のうち、いずれか一つの半導体記憶装置を使用するか、複数または全ての半導体記憶装置を同時に使用するかの切り替えを行う切り替え設定用フラッシュメモリを更に有する。 Further preferably, in the semiconductor device of the present invention, switching between using any one of the plurality of other semiconductor storage devices or using a plurality or all of the semiconductor storage devices simultaneously is preferable. It further has a flash memory for switching setting.
さらに、好ましくは、本発明の半導体装置における切り替え設定用フラッシュメモリは、いずれか一つの半導体記憶装置であるかまたは、複数または全ての半導体記憶装置であるかを示す情報を設定可能とする一または複数ビットのフラッシュメモリセルを有している。 Further preferably, the flash memory for switching setting in the semiconductor device of the present invention is one or more capable of setting information indicating whether it is any one semiconductor memory device or a plurality or all of the semiconductor memory devices. It has a multi-bit flash memory cell.
さらに、好ましくは、本発明の半導体装置におけるチップイネーブル信号切り替え制御回路は、フラッシュメモリセルの値をデコードする回路である。 Further preferably, the chip enable signal switching control circuit in the semiconductor device of the present invention is a circuit for decoding the value of the flash memory cell.
本発明の半導体装置のテスト方法は、本発明の上記半導体装置に対して、前記一つの半導体記憶装置のテスト制御回路を用いて、該一つの半導体記憶装置のデータ書き込みおよび読み出しテストを行い、該テスト制御回路を用いて、前記他の半導体記憶装置を制御して、該一つの半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該一つの半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のデータ書き込みおよび読み出しテストを行い、そのことにより上記目的が達成される。 The method for testing a semiconductor device of the present invention performs a data write and read test on the one semiconductor memory device using the test control circuit of the one semiconductor memory device with respect to the semiconductor device of the present invention, Using the test control circuit, the other semiconductor memory device is controlled, data is read from the memory unit of the one semiconductor memory device, data is written to the other semiconductor memory device, and the other semiconductor memory device is read. By reading data from the device and writing the data to the storage portion of the one semiconductor memory device, the data writing and reading tests of the other semiconductor memory device are performed, thereby achieving the above object.
本発明の電子情報機器は、本発明の上記半導体装置にデータを保存するものであり、そのことにより上記目的が達成される。 The electronic information device of the present invention stores data in the semiconductor device of the present invention, thereby achieving the above object.
上記構成により、以下に、本発明の作用について説明する。 The operation of the present invention will be described below with the above configuration.
本発明にあっては、複数の半導体記憶装置が一つのパッケージに搭載されているか、同一チップ上に構成されている半導体装置において、複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路を内蔵して、そのテスト制御回路を用いてその他の半導体記憶装置のテストを行う。外部のテスタからテスト制御回路が内蔵された半導体記憶装置に対してテストを行うだけで、その他の半導体記憶装置のテストを行うことができるため、テスタのスループット向上が図られ、一つの安価なテスタでアセンブリ後の一つの半導体記憶装置さらに他の半導体記憶装置の各テストを一連に行うことが可能となる。 In the present invention, in a semiconductor device in which a plurality of semiconductor memory devices are mounted in one package or configured on the same chip, one semiconductor memory device among the plurality of semiconductor memory devices is replaced with another semiconductor memory device. A test control circuit for testing the semiconductor memory device is built in, and other semiconductor memory devices are tested using the test control circuit. Other semiconductor memory devices can be tested simply by testing a semiconductor memory device with a built-in test control circuit from an external tester, so that the throughput of the tester is improved, and one inexpensive tester is provided. Thus, it is possible to perform a series of tests on one semiconductor memory device after assembly and another semiconductor memory device.
例えば、アドレスバス、データバスおよびコントロール信号を内部の制御回路(ライトステートマシン)により制御可能な不揮発性半導体記憶装置によって、その制御回路をテスト制御回路として用いて、アドレスバス、データバスおよびコントロール信号線を介して他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御し、不揮発性半導体記憶装置の記憶部からデータの読み出しを行って、他の半導体記憶装置にデータの書き込みを行い、他の半導体記憶装置からデータの読み出しを行って、不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、他の半導体記憶装置の書き込みおよび読み出しテストを行うことが可能となる。 For example, the address bus, data bus, and control signal can be controlled by a nonvolatile semiconductor memory device that can control the address bus, data bus, and control signal by an internal control circuit (write state machine). Controlling address signals, data signals and control signals of other semiconductor memory devices via the line, reading data from the storage unit of the nonvolatile semiconductor memory device, writing data to other semiconductor memory devices, By reading data from another semiconductor memory device and writing data to the storage unit of the nonvolatile semiconductor memory device, it is possible to perform writing and reading tests of the other semiconductor memory device.
さらに、不揮発性半導体記憶装置に、他の半導体記憶装置のテスト結果および不良内容を格納して保存するためのテスト結果情報保存領域を設けて、テスト中にテスト結果や不良内容を書き込んでテスト終了後にデータを読み出すことによりテスト結果を知ることが可能となる。さらに、テスト終了後にデータを読み出して不良内容の解析や歩留まり向上のための解析に役立てることが可能となる。さらに、このデータは装置毎に書き込まれているため、テスタによるテストログの管理が不要となる。 In addition, a test result information storage area for storing and storing test results and defect contents of other semiconductor memory devices is provided in the nonvolatile semiconductor memory device, and the test results and defect contents are written during the test to complete the test. It becomes possible to know the test result by reading the data later. Furthermore, data can be read after the test is completed and used for analysis of defect contents and analysis for yield improvement. Furthermore, since this data is written for each apparatus, test log management by a tester is not required.
さらに、不揮発性半導体記憶装置に、テスト内容に応じたテストシーケンスプログラムを格納可能で書き換え可能なテストシーケンス情報格納領域を設けることにより、テストされる半導体記憶装置のメモリの種類(SRAM、擬似SRAMなど)、容量、メモリアレイ構成に対応したテストプログラムを格納することが可能となる。さらに、半導体記憶装置が携帯電話装置などに実装された後でもテストプログラムの変更が可能であり、経時変化による半導体記憶装置の劣化に対しても対応可能となる。 Further, by providing a test sequence information storage area that can store and rewrite a test sequence program according to the test contents in the nonvolatile semiconductor memory device, the type of memory of the semiconductor memory device to be tested (SRAM, pseudo SRAM, etc.) ), A test program corresponding to the capacity and the memory array configuration can be stored. Further, the test program can be changed even after the semiconductor memory device is mounted on a mobile phone device or the like, and it is possible to cope with deterioration of the semiconductor memory device due to a change with time.
さらに、テスト制御回路の動作周波数を変更可能とすることにより、アクセスタイムの保証など、AC特性のテストに利用することも可能となる。 Furthermore, by making it possible to change the operating frequency of the test control circuit, it is possible to use it for testing AC characteristics, such as guaranteeing access time.
さらに、制御回路、例えばライトステートマシンの状態を特定の端子から出力させることなどによって、半導体装置のテスト完了情報およびテスト結果情報を出力して、テスト実行中またはテスト終了を観測することが可能となり、テスト終了直後に良品または不良品の判別が可能となる。 Furthermore, it is possible to output test completion information and test result information of a semiconductor device by observing the status of a control circuit, for example, a write state machine, from a specific terminal, and observe whether the test is being executed or the test has been completed. It is possible to discriminate between non-defective products and defective products immediately after the end of the test.
さらに、上記不揮発性半導体記憶装置と、この不揮発性半導体記憶装置から制御可能なようにアドレスバス、データバス、コントロール信号で接続されている複数のチップの半導体記憶装置(他の半導体記憶装置の複数)を例えば一つのパッケージに封入したデバイスにおいて、複数ある半導体記憶装置のうち1チップを使用し、残りの半導体記憶装置を予備として残しておく。例えば電源を入れる度にテスト機能を有する不揮発性半導体記憶装置により半導体記憶装置のテストを実施し、そのテスト結果および複数ある半導体記憶装置の切り替え設定値を不揮発性半導体記憶装置内の不揮発性メモリに保存しておけば、この切り替え設定値の情報を元にパッケージ内の半導体記憶装置の使用・不使用の切り替えを行うことにより、本デバイスの半導体記憶装置を高信頼性デバイスという仕様にすることが可能となる。 Furthermore, a semiconductor memory device of a plurality of chips connected by an address bus, a data bus, and a control signal so as to be controllable from the nonvolatile semiconductor memory device (a plurality of other semiconductor memory devices) ) In a single package, for example, one chip is used among a plurality of semiconductor memory devices, and the remaining semiconductor memory devices are reserved. For example, each time the power is turned on, the semiconductor memory device is tested by a non-volatile semiconductor memory device having a test function, and the test result and the switching setting value of a plurality of semiconductor memory devices are stored in the non-volatile memory in the non-volatile semiconductor memory device. If saved, the semiconductor memory device of this device can be made to be a highly reliable device by switching between using and not using the semiconductor memory device in the package based on the information of the switching setting value. It becomes possible.
以上により、本発明によれば、複数種類の半導体記憶装置が一つのパッケージに搭載されるか、または同一チップ上に構成された半導体装置(デバイス)において、その中の一つの半導体記憶装置がテスト制御回路を内蔵し、そのテスト制御回路を用いて、アドレス信号、データ信号およびコントロール信号を制御して、その他の半導体記憶装置をテストすることによって、外部のテスタからは、テスト制御回路を内蔵する半導体記憶装置に対してのみテストを行うだけで、その他の半導体記憶装置もテストできるようになり、テスタのスループット向上が図られ、安価なテスタでアセンブリ後のテストを行うことができる。 As described above, according to the present invention, in a semiconductor device (device) in which a plurality of types of semiconductor memory devices are mounted in one package or configured on the same chip, one of the semiconductor memory devices is a test. A control circuit is built in, and the test control circuit is used to control an address signal, a data signal, and a control signal to test other semiconductor memory devices, so that a test control circuit is built in from an external tester. By testing only the semiconductor memory device, other semiconductor memory devices can be tested, the tester throughput can be improved, and the post-assembly test can be performed with an inexpensive tester.
また、不揮発性半導体記憶装置に書き換え可能なテストシーケンス格納領域を設けることによって、テストされる半導体記憶装置の種類、容量、メモリアレイ構成に応じたテストを行うことができる。 Further, by providing a rewritable test sequence storage area in the nonvolatile semiconductor memory device, a test corresponding to the type, capacity, and memory array configuration of the semiconductor memory device to be tested can be performed.
さらに、半導体記憶装置が携帯電話装置などに実装された後でもテストシーケンスプログラムの変更が可能であり、経時変化による半導体記憶装置の劣化に対しても対応可能である。 Further, the test sequence program can be changed even after the semiconductor memory device is mounted on a mobile phone device or the like, and it is possible to cope with deterioration of the semiconductor memory device due to a change with time.
さらに、複数のチップの半導体記憶装置をひとつのパッケージに封入したデバイスにおいて、複数ある半導体記憶装置(他の半導体記憶装置の複数)のうち1チップを使用し、残りの半導体記憶装置を予備として残しておく。例えば電源を入れる度にテスト機能を有する不揮発性半導体記憶装置により半導体記憶装置のテストを実施し、そのテスト結果および複数ある半導体記憶装置の切り替え設定値を不揮発性半導体記憶装置内の不揮発性メモリに保存しておけば、この切り替え設定値の情報を元にパッケージ内の半導体記憶装置の使用・不使用の切り替えを行うことで、本デバイスの半導体記憶装置を高信頼性デバイスという仕様にすることができる。 Furthermore, in a device in which semiconductor memory devices of a plurality of chips are encapsulated in one package, one chip of a plurality of semiconductor memory devices (a plurality of other semiconductor memory devices) is used, and the remaining semiconductor memory devices are left as spares. Keep it. For example, each time the power is turned on, the semiconductor memory device is tested by a non-volatile semiconductor memory device having a test function, and the test result and the switching setting value of a plurality of semiconductor memory devices are stored in the non-volatile memory in the non-volatile semiconductor memory device If saved, the semiconductor memory device of this device can be specified as a highly reliable device by switching between using and not using the semiconductor memory device in the package based on the information of this switching setting value. it can.
以下に、本発明の半導体装置およびそのテスト方法の実施形態1〜10について、図面を参照しながら詳細に説明する。なお、以下ではテストを制御する一方の半導体記憶装置を不揮発性半導体記憶装置であるフラッシュメモリ、テストされる他方の半導体記憶装置をSRAMとして、フラッシュメモリ内のライトステートマシンをテスト制御回路として用いた例について説明するが、本発明は、複数の半導体記憶装置を備えたものであれば、これらの半導体記憶装置に限定されるものではない。また、半導体記憶装置の数についても、二つに限らず、3つ以上(複数)あってもよい。
(実施形態1)
図1は、本発明の実施形態1に係る半導体装置の要部構成例を模式的に示す斜視図である。
(Embodiment 1)
FIG. 1 is a perspective view schematically showing a configuration example of a main part of a semiconductor device according to
図1において、本実施形態1の半導体装置20は、フラッシュメモリ30上にSRAM40が配置されて一つのパッケージに搭載され、アドレスパッド21、データパッド22およびコントロールパッド23および、これらとフラッシュメモリ30およびSRAM40の各パッドとの間を接続したワイヤーボンディング24が設けられている。このタイプの半導体装置は、現在広く用いられており、一般的なボンディング形態である。
In FIG. 1, the
図2は、図1の半導体装置20に搭載されているフラッシュメモリ30とSRAM40のコントロール信号、アドレスバスおよびデータバスの接続状態を説明するためのブロック図である。
FIG. 2 is a block diagram for explaining the connection state of the control signals, the address bus, and the data bus between the
図2に示すように、両半導体記憶装置(フラッシュメモリ30とSRAM40)のイネーブル信号となるチップイネーブル信号線(F_CE#31および S_CE#41)は独立しているが、その他のコントロール信号線(ライトイネーブル信号線WE#25およびアウトプットイネーブル信号線OE#26)、アドレスバス27およびデータバス28が共通化されている。
As shown in FIG. 2, chip enable signal lines (F_CE # 31 and S_CE # 41) serving as enable signals for both semiconductor storage devices (
図3は、図1のフラッシュメモリ30の内部構成例を示すブロック図である。
FIG. 3 is a block diagram showing an internal configuration example of the
図3において、フラッシュメモリ30は、記憶部である不揮発性メモリアレイ32と、この不揮発性メモリアレイ32をプログラムまたはイレースする際にそのアルゴリズムを制御するための制御回路としてのライトステートマシン33と、不揮発性メモリアレイ32をプログラムまたはイレースする場合にアドレスデータを得るためのアドレスパッド34と、不揮発性メモリアレイ32をプログラムする場合に書き込みデータを得るためのデータパッド35と、コントロール信号としてのライトイネーブル信号WE#、アウトプットイネーブル信号OE#およびチップイネーブル信号F_CE#を得るためのコントロールパッド36a〜36cとを有している。
In FIG. 3, a
ライトステートマシン33には、アドレスパッド34からアドレスデータを得るためのアドレスバス37および、データパッド35から書き込みデータを得るためのデータバス38が接続されている。また、ライトステートマシン33では、これらのバスデータを用いて、不揮発性メモリアレイ32のアドレスデコードおよびデータデコードが行われ、アドレスデコーダおよびデータデコーダが制御される。さらに、このライトステートマシン33は、不揮発性メモリアレイをプログラムまたはイレースする際にそのアルゴリズムを制御するものであるが、不揮発性メモリアレイの各メモリセルの選択、ベリファイの制御およびベリファイパス・ベリファイフェイルの判断、各メモリセルに対するプログラム、イレースパルスの印加などメモリセルのしきい値制御に大きな役割を果たしている回路である。
The
これらの制御を行うために、ライトステートマシン33は、アドレスパッドからプログラムもしくはイレースするためのアドレス情報を得る為のバス、データパッドからプログラムする場合の書き込みデータ情報を得る為のバスが用意されているだけで十分である。
In order to perform these controls, the
これらのバスデータを使用してフラッシュメモリアレイのアドレスデコード、データデコードを実施することができれば、ライトステートマシン33が目的としている動作をすることが可能となるからである。
This is because if the bus memory can be used to perform address decoding and data decoding of the flash memory array, the
本実施形態1では、外部へコントロール信号を送るために、ライトステートマシン33により制御可能なコントロール信号線(ライトイネーブル信号線39aおよびアウトプットイネーブル信号線39b)が設けられて、コントロールパッド36aおよび36bと接続されている。また、外部へアドレスデータを送るために、ライトステートマシン33により制御可能とするアドレスバス37aが設けられて、アドレスパッド34と接続されている。さらに、ライトステートマシン33内に外部からデータを取り込むと共にライトステートマシン33からデータを外部へ送るために、ライトステートマシン33により制御可能なデータバス38aが設けられて、データパッド35と接続されている。
In the first embodiment, in order to send a control signal to the outside, control signal lines (write enable
前述した図22に示す従来のフラッシュメモリ10では、ライトステートマシン12がアドレスパッド13からアドレスデータを得るためのアドレスバス16、およびデータパッド14から書き込みデータを得るためのデータバス17が設けられているだけであるが、本実施形態1では、ライトステートマシン33を用いてアドレス信号およびコントロール信号(ライトイネーブル信号WE#およびアウトプットイネーブル信号OE#)を出力可能となっている。また、データ信号についてもライトステートマシン33を用いて入出力が可能となっている。上記SRAM40は、図2に示すように共通化されているアドレスバス27、データバス28およびコントロール信号線(ライトイネーブル信号線WE#25およびアウトプットイネーブル信号線OE#26)を介してフラッシュメモリ30に よって制御されている。
In the conventional flash memory 10 shown in FIG. 22 described above, an
上記構成により、以下に、本実施形態1の半導体装置20のテスト方法について説明する。
A test method for the
まず、フラッシュメモリ30の良否テストを行った後に、SRAM40のテストをフラッシュメモリ30のライトステートマシン33を用いて行う。フラッシュメモリ30のテストは、ライトステートマシン33を用いて不揮発性メモリアレイ32に所定データを所定アドレスに書き込んでそれを読み出して外部で期待値と照合することによりフラッシュメモリ30の良否テストを行う。
First, after the pass / fail test of the
SRAM40の良否テストは、フラッシュメモリ30の良否テストで用いたテスタによりテスト制御回路であるライトステートマシン33を制御することにより行う。
The quality test of the
本実施形態1では、フラッシュメモリ30の制御回路であるライトステートマシン33をSRAM40のテストを行うためのテスト制御回路として用いて、ライトステートマシン33によってSRAM40のアドレス信号、データ信号およびコントロール信号を制御して、フラッシュメモリ30の不揮発性メモリアレイ32からSRAM40へのデータの書き込みおよびデータの読み出しを行うことにより、SRAM40のテストが行われる。
In the first embodiment, the
図4は、図2のSRAM40へのデータ書き込みシーケンス動作を示すフローチャートであり、図5は、図2のSRAM40からのデータ読み出しシーケンス動作を示すフローチャートである。
FIG. 4 is a flowchart showing a data write sequence operation to the
本実施形態1の半導体装置20では、SRAM40のチップイネーブル信号(S_CE#)をフラッシュメモリ30により制御することができないため、テスト時には、予め外部からSRAM40がイネーブルとなるように制御しておく。
In the
フラッシュメモリ30内のライトステートマシン33によりSRAM40のコントロール信号、アドレス信号およびデータ信号を制御して、図4に示すような書き込みアルゴリズムを実行させる。
The
図4に示すように、まず、ステップS1でライトステートマシン33によりアドレスバス37a,27を介してSRAM40のアドレスが設定されると、ステップS2でライトステートマシン33からデータバス38a,28を介してSRAM40のそのアドレスに対応するメモリセルにデータが書き込まれる。さらに、ステップS3で最終アドレスでない場合(NO)にはステップS4でアドレスがインクリメントされて次のアドレスに対してステップS1〜ステップS3の各処理が繰り返される。このようにして、最終アドレスまでステップS1〜ステップS3の各処理が繰り返される。ステップS3で最終アドレスであれば (YES)、データ書き込み処理が終了する。これにより、SRAM40には所定のテストデータが書き込まれている。
As shown in FIG. 4, first, when the address of the
次に、この状態のSRAM40に対してフラッシュメモリ30内のライトステートマシン33によりSRAM40のコントロール信号およびアドレス信号を制御して、図5に示すような読み出しアルゴリズムを実行させる。
Next, the control signal and address signal of the
図5に示すように、まず、ステップS11においてライトステートマシン33によりアドレスバス37a,27を介してSRAM40のアドレスが設定されると、ステップS12でライトステートマシン33によりデータバス38a,28を介してSRAM40のそのアドレスに対応するメモリセルに書き込まれているデータが読み出される。ステップS13においてライトステートマシン33によりそのアドレスのメモリセルに書き込まれているであろう期待値データと実際に読み取られたデータとが比較される。その比較結果がステップS13においてデータ一致している場合(YES)にはステップS14の処理に進み、ステップS14で最終アドレスかどうかが判定される。ステップS14で最終アドレスでない場合(NO)には、ステップS15でアドレスがインクリメントされてステップS11〜ステップS14の各処理が繰り返される。ステップS13でデータが一致しない場合(NO)には、ステップS16でテストフェイルとなり、SRAM40はテスト不良品として検出されてデータ読み出し処理が終了する。また、ステップS14で最終アドレスまでステップS11〜ステップS14の各処理が繰り返され、ステップS14で最終アドレスであれば(YES)、全アドレスのデータがテストされたため、ステップS17でテストパスとなり、SRAM40はテスト良品として検出されてデータ読み出し処理が終了する。
As shown in FIG. 5, first, when the address of the
以上のように、本実施形態1によれば、フラッシュメモリ30とSRAM40とが一つのパッケージに搭載された半導体装置20において、フラッシュメモリ30のライトステートマシン33をテスト制御装置として用いて、SRAM40のアドレス信号、データ信号およびコントロール信号を制御することにより、SRAM40のテストを、フラッシュメモリ30Aのテスト後に一連に行うことができる。
(実施形態2)
上記実施形態1では、複数の半導体記憶装置が一つのパッケージ内に搭載された半導体装置について説明したが、本実施形態2では、複数の半導体記憶装置が同一チップ上に構成された半導体装置について説明する。
As described above, according to the first embodiment, in the
(Embodiment 2)
In the first embodiment, a semiconductor device in which a plurality of semiconductor memory devices are mounted in one package has been described. In the second embodiment, a semiconductor device in which a plurality of semiconductor memory devices are configured on the same chip is described. To do.
図6は、本発明の実施形態2に係る半導体装置の要部構成例を示すブロック図である。
FIG. 6 is a block diagram showing a configuration example of a main part of a semiconductor device according to
図6において、本実施形態2の半導体装置20Aは、フラッシュメモリ30AとSRAM40Aとが同一チップ上に構成されてシステムLSIとされている。
In FIG. 6, the
フラッシュメモリ30Aには、上記実施形態1のフラッシュメモリ30の場合と同様に、アドレス信号、データ信号およびコントロール信号を制御可能なライトステートマシンが設けられている。
As in the case of the
また、フラッシュメモリ30AとSRAM40Aとの間には、フラッシュメモリ30AからSRAM40Aを制御するためにアドレスバス27A、データバス28Aおよびコントロール信号線としてのWE信号線25A,OE信号線26AおよびCE信号線29Aが設けられている。
Further, between the
本実施形態2では、フラッシュメモリ30Aの制御回路であるライトステートマシンをSRAM40Aのテストを行うためのテスト制御回路として用いて、フラッシュメモリ30AのライトステートマシンによってSRAM40Aのアドレス信号、データ信号およびコントロール信号を制御して、上記図4および図5に示すSRAM40Aへの書き込みシーケンスおよびSRAM40Aからの読み出しシーケンスを順次実行し、フラッシュメモリ30Aの不揮発性メモリアレイからSRAM40Aへのデータの書き込みおよびデータの読み出しを行うことにより、SRAM40Aのテストを、フラッシュメモリ30Aのテスト後に一連に行うことができる。
(実施形態3)
本実施形態3では、テストを制御する一方の半導体記憶装置に、テストされる他方の半導体記憶装置のテスト結果および不良内容(例えばフェイルアドレスデータなど)を格納して保存するためのテスト結果情報保存領域を設けた構成例について説明する。
In the second embodiment, a write state machine that is a control circuit of the
(Embodiment 3)
In the third embodiment, test result information storage for storing and storing test results and defect contents (for example, fail address data) of the other semiconductor memory device to be tested in one semiconductor memory device that controls the test A configuration example provided with regions will be described.
図7は、本実施形態3の半導体装置におけるフラッシュメモリ30Bの内部構成例を示すブロック図である。
FIG. 7 is a block diagram showing an example of the internal configuration of the
図7において、フラッシュメモリ30Bは、図3に示すフラッシュメモリ30の構成に加えて、テスト結果および不良内容を格納して保存するためのテスト結果情報保存領域51を有している。このテスト結果情報保存領域51は、不揮発性メモリアレイ内に設けられていてもよいし、別途メモリ領域が設けられていてもよい。
In FIG. 7, the
さらに、テスト結果保存領域51をライトステートマシン33Bにより制御可能なように、ライトステートマシン33Bからの制御信号線52がテスト結果情報保存領域51と接続されている。
Further, the
このように構成されたフラッシュメモリ30Bを用いて、上記実施形態1の場合のように同一パッケージ内に搭載されたSRAM40または、上記実施形態2の場合のように同一チップ上に構成されたSRAM40Aのテストを実行中に、テストがテストフェイル(図5のステップS15)した場合、またはテストがテストパス(図5のステップS16)した場合に、ライトステートマシン33Bから制御信号線52によりそのテスト結果をテスト結果情報保存領域51にフェイルフラグまたはパスフラグとして書き込むことが可能となっている。さらに、テスト終了後、このフラグを読み出すことにより、テスト結果を利用することができる。さらに、テスト中に例えばフェイルアドレスなどのデータを不揮発性メモリからなるテスト結果情報保存領域51に書き込んでおくことにより、テスト終了後にそのデータを読み出して不良内容の解析や歩留まり向上のための解析を実施するために役立てることが可能となる。さらに、このデータは、半導体装置毎に書き込まれることから、テスタによるテストログの管理が不要になる。
(実施形態4)
本実施形態4では、テストを制御する一方の半導体記憶装置に、テストされる他方の半導体記憶装置のテスト内容に応じたテストシーケンスプログラムを格納および書き換え可能なテストシーケンス情報格納領域を設けた構成例について説明する。
Using the
(Embodiment 4)
In the fourth embodiment, a configuration example in which a test sequence information storage area capable of storing and rewriting a test sequence program according to the test contents of the other semiconductor storage device to be tested is provided in one semiconductor storage device that controls the test. Will be described.
図8は、本実施形態4の半導体装置におけるフラッシュメモリ30Cの内部構成例を示すブロック図である。 FIG. 8 is a block diagram showing an example of the internal configuration of the flash memory 30C in the semiconductor device according to the fourth embodiment.
図8において、フラッシュメモリ30Cは、図3に示すフラッシュメモリ30の構成に加えて、テストシーケンスプログラムを格納および書き換え可能なテストシーケンス情報格納領域61を有している。このテストシーケンス情報格納領域61は、不揮発性メモリアレイ内に設けられていてもよいし、別途設けられていてもよい。
8, the flash memory 30C has a test sequence information storage area 61 in which a test sequence program can be stored and rewritten in addition to the configuration of the
さらに、テストシーケンス情報格納領域61をライトステートマシン33Cにより制御可能なように、ライトステートマシン33Cからの制御信号線62がテストシーケンス情報格納領域61と接続されている。
Further, a
このように構成されたフラッシュメモリ30Cを用いて、上記実施形態1の場合のように同一パッケージ内に搭載されたSRAM40または、上記実施形態2の場合のように同一チップ上に構成されたSRAM40Aに対して、ライトステートマシン33Cにより、テストシーケンスが表現されたプログラムにしたがってテストが行われる。このテストシーケンスプログラムは、書き換え可能な不揮発性メモリ(フラッシュメモリ)からなるテストシーケンス情報格納領域61に格納されており、ライトステートマシン33Cによりこのテストシーケンス情報格納領域61からテストプログラムを読み出すことにより、テストが実行される。
Using the flash memory 30C configured as described above, the
本実施形態4によれば、テストシーケンス情報格納領域61を書き換え可能な不揮発性メモリで構成することにより、フラッシュメモリ30Cによりテストが行われる半導体記憶装置に対応したテスト内容を書き込み、またはテスト内容を変更することが可能となる。さらに、新規テストによるスクリーニングが必要になった場合に、携帯電話装置などに半導体装置を実装後であっても、書き換え可能な不揮発性メモリからなるテストシーケンス情報格納領域61に格納されているテストシーケンスプログラムの内容を変更することによって、テストに対応することが可能となる。
(実施形態5)
本実施形態5では、本発明をアクセスタイムの保証など、ACテストに用いた場合について、テスト方法の一例を図9を用いて説明する。
According to the fourth embodiment, by configuring the test sequence information storage area 61 with a rewritable nonvolatile memory, the test content corresponding to the semiconductor memory device to be tested by the flash memory 30C is written or the test content is written. It becomes possible to change. Further, when screening by a new test becomes necessary, the test sequence stored in the test sequence information storage area 61 composed of a rewritable nonvolatile memory even after a semiconductor device is mounted on a mobile phone device or the like By changing the contents of the program, it is possible to cope with the test.
(Embodiment 5)
In the fifth embodiment, an example of a test method will be described with reference to FIG. 9 when the present invention is used for an AC test such as access time guarantee.
通常、ライトステートマシンは、周期が一定である動作クロック信号にしたがって動作している。SRAMへの書き込みおよびSRAMからの読み出し動作は、このクロック信号にしたがって行われる。 Normally, the write state machine operates according to an operation clock signal having a constant period. The writing to the SRAM and the reading operation from the SRAM are performed according to this clock signal.
そこで、ライトステートマシンの動作周波数を変更可能とし、これによってアクセスタイムが変化し、アドレス設定からデータ取込までの遅延時間が変化する。例えば、図9に示すようにライトステートマシンの動作クロック周期を20nsとして、図9のようなタイミングによってSRAMからのデータ読み出しテストを実施する。読み出されたデータが期待値と一致していた場合、アドレス設定からデータ取込までのアクセスタイムのテストスペック80nsを保証することが可能となり、AC特性的なテストを実施することが可能となる。 Therefore, the operating frequency of the write state machine can be changed, whereby the access time changes, and the delay time from data setting to data fetching changes. For example, as shown in FIG. 9, the operation clock cycle of the write state machine is set to 20 ns, and the data read test from the SRAM is performed at the timing as shown in FIG. When the read data matches the expected value, it is possible to guarantee a test specification of 80 ns for the access time when data is taken in from address setting, and an AC characteristic test can be performed. .
さらに、上記図8に示すようなテストシーケンス情報格納領域61を設けた構成と組み合わせることにより、例えばAC特性が使用時間と共に劣化するような装置であれば、その劣化を携帯電話装置などに実装後にテストすることが可能になる。この場合、AC特性をテストするためのテストシーケンスプログラムをフラッシュメモリのテストシーケンス情報格納領域61に格納しておき、電源立ち上げなど、所定の動作が実行された場合にAC特性を評価するテストが行われるようにすれば、携帯電話装置のユーザにAC特性の結果を知らせることも可能となる。
(実施形態6)
本実施形態6では、テストされる他方の半導体記憶装置のテスト完了およびテストの良、不良をテスト実行中に知らせる手法について、図10および図11を用いて説明する。
Further, by combining with the configuration provided with the test sequence information storage area 61 as shown in FIG. 8 above, for example, if the device has an AC characteristic that deteriorates with use time, the deterioration is mounted on a mobile phone device or the like. It becomes possible to test. In this case, a test sequence program for testing the AC characteristics is stored in the test sequence information storage area 61 of the flash memory, and a test for evaluating the AC characteristics when a predetermined operation such as power-on is performed is performed. If it is performed, it is possible to inform the user of the cellular phone device of the result of the AC characteristic.
(Embodiment 6)
In the sixth embodiment, a method of notifying the completion of the test of the other semiconductor memory device to be tested and whether the test is good or bad will be described with reference to FIGS. 10 and 11. FIG.
図10に示すように、ライトステートマシンの状態をオンタイムで特定の端子、例えばRY/BY#から出力させることにより、テスト実行中やテスト終了の各種情報を観測することが可能となる。 As shown in FIG. 10, by outputting the state of the write state machine from a specific terminal, for example, RY / BY #, on time, it is possible to observe various information during the test execution and the test end.
図11に示すように、テスト終了直後に、例えば良品の場合にこの端子からの出力をトグルさせることにより、トグルの有無で良品または不良品を判別することが可能となる。ここでは、トグルの「有」を不良品とし、トグルの「無」を良品として区別している。 As shown in FIG. 11, immediately after the end of the test, for example, in the case of a non-defective product, the output from this terminal is toggled, so that a non-defective product or a defective product can be discriminated based on the presence or absence of the toggle. Here, the toggle “Yes” is identified as a defective product, and the “No” toggle is identified as a non-defective product.
次の実施形態7〜10では、フラッシュメモリ内のライトステートマシンをテスト制御回路として用いた場合について説明し、このテスト結果に応じて複数あるSRAMのイネーブル制御を切り替えることにより、テストパスしたSRAMを選択して制御し、SRAMの高信頼性を保持することが可能となる場合について順次説明する。
(実施形態7)
本実施形態7では、フラッシュメモリに、テスト結果に応じて複数のSRAMの使用・不使用を切り替える機能を有する場合について説明する。
In the following seventh to tenth embodiments, the case where the write state machine in the flash memory is used as a test control circuit will be described. By switching the enable control of a plurality of SRAMs in accordance with the test result, the test-passed SRAM is changed. The case where it is possible to select and control and maintain the high reliability of the SRAM will be sequentially described.
(Embodiment 7)
In the seventh embodiment, a case will be described in which a flash memory has a function of switching use / nonuse of a plurality of SRAMs according to a test result.
図12は、本実施形態7に係る半導体装置に搭載されているフラッシュメモリと複数のSRAMのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。 FIG. 12 is a block diagram showing a connection state of a control signal, an address bus and a data bus of a flash memory and a plurality of SRAMs mounted in the semiconductor device according to the seventh embodiment, and an internal configuration example thereof.
図12において、本実施形態7の半導体装置20Dは、フラッシュメモリ30Dと複数のSRAM401,402(ここでは二つ)を有し、これらの間にはコントロール信号線(WE#、CE#信号線)、アドレスバスおよびデータバスが接続されている。
In FIG. 12, the
フラッシュメモリ30Dは、前述したライトステートマシン33の他に、テスト結果を用いた第1のメモリ選択制御回路70D(またはチップ選択制御回路)として、テスト結果保存用フラッシュメモリ71およびチップイネーブル信号(CE)切り替え制御回路72を有している。
In addition to the
テスト結果保存用フラッシュメモリ71は、SRAM401および402のテスト結果情報を設定可能とする。
The test result
CE切り替え制御回路72は、テスト結果保存用フラッシュメモリ71に設定されたSRAM401および402のテスト結果情報に応じて、SRAM401および402のいずれかに切り替えるための回路である。
The CE
図13は、図12のテスト結果保存用フラッシュメモリ71およびCE切り換え制御回路72とSRAM401および402との接続関係を示す回路ブロック図である。
FIG. 13 is a circuit block diagram showing a connection relationship between the test result storing
図13において、テスト結果保存用フラッシュメモリ71は、SRAM401のテスト結果情報(良品状態「0」、不良品状態「1」)を設定可能とするフラッシュメモリセル71aと、SRAM402のテスト結果情報(良品状態「0」、不良品状態「1」)を設定可能とするフラッシュメモリセル71bとを有している。
In FIG. 13, the test result
CE切り換え制御回路72は、インバータ72a〜72cとNAND72d,72eとを有し、フラッシュメモリセル71a,71bの値をデコードする回路である。
The CE
チップイネーブル信号パッドS_CE#は、インバータ72aを介してNAND72dの一方入力端とNAND72eの三入力の一入力端に接続されている。フラッシュメモリセル71aは、インバータ72bを介してNAND72dの他方入力端と、インバータ72bを介さずにNAND72eの三入力の別の一入力端に接続されている。フラッシュメモリセル71bは、インバータ72cを介して三入力の残る一入力端に接続されている。NAND72dの出力端はチップイネーブル信号パッドS1_CE#を介してSRAM401のチップイネーブル信号パッドCE#に接続されている。また、NAND72eの出力端はチップイネーブル信号パッドS2_CE#を介してSRAM402のチップイネーブル信号パッドCE#に接続されている。
The chip enable signal pad S_CE # is connected to one input terminal of the
この事例では、SRAM401および402のチップイネーブルパッドと接続し、使用・不使用の切り替えのチップイネーブル信号パッドとなるS1_CE#、S2_CE#、およびSRAMを制御するためのチップイネーブル信号を外部から受け取るためのパッドS_CE#を新たに設けている。
In this example, the chip enable pads connected to the chip enable pads of the
また、チップイネーブル信号パッドS_CE#からS1_CE#、S2_CE#の信号をテスト結果保存用フラッシュメモリ71から生成する際に使用するCE切り替え制御回路72を設けている。
In addition, a CE
ここで、フラッシュメモリとSRAMを一つのパッケージに搭載した場合のコントロール信号、アドレス信号、データ信号がフラッシュメモリ、SRAMの双方に接続する状態について図14に示している。このデバイスは現在非常によく用いられており、一般的な接続形態である。 Here, FIG. 14 shows a state in which control signals, address signals, and data signals are connected to both the flash memory and the SRAM when the flash memory and the SRAM are mounted in one package. This device is very popular now and is a common connection form.
図14は、本実施形態7の変形例に係る半導体装置に搭載されているフラッシュメモリと複数のSRAMのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。 FIG. 14 is a block diagram showing a connection state of a control signal, an address bus and a data bus of a flash memory and a plurality of SRAMs mounted on a semiconductor device according to a modification of the seventh embodiment, and an internal configuration example thereof.
図14において、本実施形態7の変形例の半導体装置20D−1は、フラッシュメモリ30D−1と複数のSRAMを有し、これらの間にはコントロール信号線(WE#、OE#、CE#信号線)、アドレスバスおよびデータバスが接続されている。
In FIG. 14, a
フラッシュメモリ30D−1は、前述したライトステートマシン33の他に、テスト結果を用いた第1のメモリ選択制御回路70D−1として、テスト結果保存用フラッシュメモリ71だけを有している。
In addition to the
なお、本実施形態7では、このテスト結果を使用して複数あるSRAM(ここでは二つ)の制御を切り替える手法について説明しているが、テスト動作については、上記実施形態1の場合と同様であるので、その説明はここでは省略する。 In the seventh embodiment, a method for switching the control of a plurality of SRAMs (here, two) using this test result is described. However, the test operation is the same as that in the first embodiment. The explanation is omitted here.
上記構成により、本実施形態7の動作を説明する。 The operation of the seventh embodiment will be described with the above configuration.
まず、デバイス出荷段階では、SRAM401および402の使用状況を設定するフラッシュメモリ30Dは使用状態を表す”0”を出力している。
First, at the device shipment stage, the
このとき外部からのSRAM401および402へのアクセス信号S_CE#はSRAM401を制御する信号S1_CE#を制御し、SRAM402を制御する信号S2_CE#は常にディスエーブル(不使用)状態になっている。
At this time, the external access signal S_CE # to the
SRAM401,402のテストアルゴリズムを予めデバイスへの電源投入時と設定しておけば、電源投入時に既に述べた方法によりSRAM401,402のテストをフラッシュメモリ30Dによりテストを行い、例えばSRAM401にテストフェイルが発生した場合にはSRAM401の使用状態を表すフラッシュメモリセル71aをプログラム状態にすることで出力信号(CE切り替え制御回路72またはテスト結果保存用フラッシュメモリ71からの出力信号)を”1”にする。
If the test algorithm of the
この出力信号の変化により、外部からのSRAM401,402へのアクセス信号S_CE#はSRAM402を制御する信号S2_CE#を制御し、SRAM401を制御する信号S1_CE#は常にディスエーブル(不使用)状態に変化する。
Due to the change in the output signal, the external access signal S_CE # to the
以上のアルゴリズムによりSRAMのチップアクセス対象はSRAM401からSRAM402に移動したことになる。
With the above algorithm, the SRAM chip access target is moved from the
このような仕組みは、例えばクルマの制御装置のような高信頼性が要求される部品に非常に有効である。
(実施形態8)
本実施形態8では、使用回数または/および使用時間を予め保存しておき、予め設定された回数に至った場合や、予め設定された時間が経過した場合に複数あるSRAMのうち使用可能とするSRAMに切り替える場合について説明する。
Such a mechanism is very effective for parts that require high reliability, such as a car control device.
(Embodiment 8)
In the eighth embodiment, the number of times of use and / or the time of use is stored in advance, and when a preset number of times has been reached or when a preset time has elapsed, a plurality of SRAMs can be used. A case of switching to SRAM will be described.
一のSRAMに対して使用回数を保存できるフラッシュメモリセルを4ビットと、そのフラッシュメモリセルの値をデコード可能とする制御回路とを設ける場合について、図15に示している。 FIG. 15 shows a case where a flash memory cell capable of storing the number of uses for one SRAM is provided with 4 bits and a control circuit capable of decoding the value of the flash memory cell.
図15は、本実施形態8に係る半導体装置に搭載されているフラッシュメモリと複数のSRAMのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。 FIG. 15 is a block diagram showing a connection state of a control signal, an address bus and a data bus of a flash memory and a plurality of SRAMs mounted on a semiconductor device according to the eighth embodiment, and an example of an internal configuration thereof.
図15において、本実施形態8の半導体装置20Eは、フラッシュメモリ30Eと複数のSRAM401,402(ここでは二つ)を有し、これらの間にはコントロール信号線(WE#、OE#信号線)、アドレスバスおよびデータバスが接続されている。
In FIG. 15, the semiconductor device 20E of the eighth embodiment has a
フラッシュメモリ30Eは、前述したライトステートマシン33の他に、メモリ選択を行う第2のメモリ選択制御回路70E(またはチップ選択制御回路)として、CE切り替え制御回路72Eおよび切り替え設定用フラッシュメモリ73を有している。
In addition to the
切り替え設定用フラッシュメモリ73は、SRAM401および402の使用回数や使用時間を予め設定可能とする。
The switching setting
CE切り替え制御回路72Eは、切り替え設定用フラッシュメモリ73に設定されたSRAM401および402の使用回数や使用時間に応じて、SRAM401および402のいずれかに切り替えるための回路である。
The CE
図16は、図15の切り替え設定用フラッシュメモリおよびCE切り換え制御回路と複数のSRAM401および402との接続関係を示す回路ブロック図である。
FIG. 16 is a circuit block diagram showing a connection relationship between the flash memory for switching setting and CE switching control circuit of FIG. 15 and a plurality of
図16において、切り替え設定用フラッシュメモリ73は、一つのSRAM、例えばSRAM401の使用回数を設定可能とする一または複数ビット(ここでは4ビット)のフラッシュメモリセル73aと、一つのSRAM、例えばSRAM402の使用回数を設定可能とする一または複数ビット(ここでは4ビット)フラッシュメモリセル73bとを有している。
In FIG. 16, the switching setting
CE切り換え制御回路72Eは、インバータ72a〜72cとNAND72d,72eとの他に、NOR72f、72gとNAND72h〜72kを有し、フラッシュメモリセルの値をデコードする回路である。
The CE
チップイネーブル信号パッドS_CE#は、インバータ72aを介してNAND72dの一方入力端とNAND72eの三入力の一入力端に接続されている。また、SRAM401用の4つ(4ビット分)のフラッシュメモリセル73aの各出力端は、各2入力のNAND72h、72iの各入力端に接続され、各NAND72h,72iの各出力端は2入力のNOR72fの入力端に接続され、さらに、NOR72fの出力端は、インバータ72bを介してNAND72dの他方入力端と、インバータ72bを介さずにNAND72eの三入力の別の一入力端に接続されている。さらに、SRAM402用の4つ(4ビット分)のフラッシュメモリセル73bの各出力端は、各2入力のNAND72j、72kの各入力端に接続され、各NAND72j,72kの各出力端は2入力のNOR72gの入力端に接続され、さらに、NOR72gの出力端は、インバータ72cを介して三入力の残る一入力端に接続されている。NAND72dの出力端はチップイネーブル信号パッドS1_CE#を介してSRAM401のチップイネーブル信号パッドCE#に接続されている。また、NAND72eの出力端はチップイネーブル信号パッドS2_CE#を介してSRAM402のチップイネーブル信号パッドCE#に接続されている。
The chip enable signal pad S_CE # is connected to one input terminal of the
上記構成により、本実施形態8の動作について説明する。 The operation of the eighth embodiment will be described with the above configuration.
まず、電源を立ち上げる度にフラッシュメモリセル(ここでは、まず、SRAM401用のフラッシュメモリセル73a)に1ビットずつ書き込んでいくと、本実施形態8では最初にSRAM401を使用することになっているが、SRAM401の使用回数が「4」に設定されていれば、使用回数4回目となったところで、CE切り換え制御回路72E(使用回数4回目で切り替わるような論理回路)からの出力信号が切り替わって、使用対象のSRAM401はSRAM402に切り替わる。SRAM402を使用すると、電源を立ち上げる度にSRAM402用のフラッシュメモリセル73bに1ビットずつ書き込んでいく。複数のSRAMを用意した場合には、これを複数回繰り返す。
First, when every bit of power is turned on, writing to the flash memory cell (here, first, flash memory cell 73a for the SRAM 401) bit by bit, the
次に、使用時間に対するSRAMの切り替えに関しても、上記の場合と同様にフラッシュメモリ内部の発振回路(時計回路)などを利用して使用時間をライトステートマシン33によりカウントしていき、ある規定時間に達したところで順次フラッシュメモリセルへの書き込みを実施する。ここでは、まず、SRAM401用のフラッシュメモリセル73aへの書き込みを行った後に、所定時間経過後に、これを検知してSRAM402用のフラッシュメモリセル73bへの書き込みを行う。
Next, regarding the switching of the SRAM with respect to the usage time, the usage time is counted by the
本実施形態8では、設定用のフラッシュメモリセル73a,73bが4ビットあるため、(ある規定時間)×4ビット分の時間使用すると使用対象のSRAMがSRAM401からSRAM402に切り替わることになる。
In the eighth embodiment, since the setting
前述した切り替えアルゴリズムとすることによりSRAMの高信頼性を得ることが可能となる。
(実施形態9)
本実施形態9では、テスト結果と、使用回数または/および使用時間との各情報を共に用いてSRAMを切り替える場合について説明する。
By using the switching algorithm described above, it is possible to obtain high reliability of the SRAM.
(Embodiment 9)
In the ninth embodiment, a case will be described in which the SRAM is switched using both the test result and the information on the number of times of use and / or the time of use.
そのテスト結果と、使用回数または/および使用時間とによって、複数あるSRAMのうち使用するSRAMに切り替える場合について、図17に示している。 FIG. 17 shows the case of switching to the SRAM to be used from among a plurality of SRAMs depending on the test result and the number of times of use or / and the time of use.
図17は、本実施形態9に係る半導体装置に搭載されているフラッシュメモリと複数のSRAMのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。 FIG. 17 is a block diagram showing a connection state of a control signal, an address bus and a data bus of a flash memory and a plurality of SRAMs mounted in the semiconductor device according to the ninth embodiment, and an internal configuration example thereof.
図17において、本実施形態9の半導体装置20Fは、フラッシュメモリ30Fと複数のSRAM401,402(ここでは二つ)を有し、これらの間にはコントロール信号線(WE#、OE#信号線)、アドレスバスおよびデータバスが接続されている。
In FIG. 17, the
フラッシュメモリ30Fは、前述したライトステートマシン33の他に、テスト結果を用いたメモリ選択制御回路70F(またはチップ選択制御回路)として、テスト結果保存用フラッシュメモリ71、CE切り替え制御回路72Fおよび切り替え設定用フラッシュメモリ73を有している。
In addition to the
テスト結果保存用フラッシュメモリ71は、SRAM401および402のテスト結果情報を設定可能とする。
The test result
切り替え設定用フラッシュメモリ73は、SRAM401および402の使用回数や使用時間を予め設定可能とする。
The switching setting
CE切り替え制御回路72Fは、テスト結果保存用フラッシュメモリ71に設定されたSRAM401および402のテスト結果情報と、切り替え設定用フラッシュメモリ73に設定されたSRAM401および402の使用回数や使用時間とに応じて、SRAM401および402のいずれかに切り替えるための回路である。
The CE
図18は、図17のテスト結果保存用フラッシュメモリ71、切り替え設定用フラッシュメモリ73およびCE切り換え制御回路72Fと複数のSRAM401および402との接続関係を示す回路ブロック図である。
FIG. 18 is a circuit block diagram showing a connection relationship between the test result storing
図18において、テスト結果保存用フラッシュメモリ71は、SRAM401のテスト結果情報(良品状態「0」、不良品状態「1」)を設定可能とするフラッシュメモリセル71aと、SRAM402のテスト結果情報(良品状態「0」、不良品状態「1」)を設定可能とするフラッシュメモリセル71bとを有している。
In FIG. 18, the test result storing
切り替え設定用フラッシュメモリ73は、SRAM401の使用回数(4ビット;使用状態「0」、不使用状態「1」)を設定可能とする4ビットのフラッシュメモリセルを持つフラッシュメモリセル73aと、SRAM402の使用回数(4ビット;使用状態「0」、不使用状態「1」)を設定可能とする4ビットのフラッシュメモリセル73bとを有している。
The switching setting
CE切り換え制御回路72Fは、前述したインバータ72a〜72c、NAND72d,72e、NOR72f、72gおよびNAND72h〜72kの他に、インバータ72m,72nおよびNAND72p,72qを有し、フラッシュメモリセルの値をデコードする。
The CE
チップイネーブル信号パッドS_CE#は、インバータ72aを介してNAND72dの一方入力端とNAND72eの三入力の一入力端に接続されている。また、SRAM401用の4つのフラッシュメモリセル73aの各出力端は、各2入力のNAND72h、72iの各入力端に接続され、各NAND72h,72iの各出力端は2入力のNOR72fの入力端に接続され、NOR72fの出力端とフラッシュメモリセル71aがインバータ72mを介した出力端とはNAND72pに入力され、さらに、NAND72pの出力端は、インバータ72bを介してNAND72dの他方入力端と、インバータ72bを介さずにNAND72eの三入力の別の一入力端に接続されている。さらに、SRAM402用の4つのフラッシュメモリセル73bの各出力端は、各2入力のNAND72j、72kの各入力端に接続され、各NAND72j,72kの各出力端は2入力のNOR72gの入力端に接続され、NOR72gの出力端とフラッシュメモリセル71bがインバータ72nを介した出力端とはNAND72qに入力され、さらに、NAND72qの出力端は、インバータ72cを介して三入力の残る一入力端に接続されている。NAND72dの出力端はチップイネーブル信号パッドS1_CE#を介してSRAM401のチップイネーブル信号パッドCE#に接続されている。また、NAND72eの出力端はチップイネーブル信号パッドS2_CE#を介してSRAM402のチップイネーブル信号パッドCE#に接続されている。
The chip enable signal pad S_CE # is connected to one input terminal of the
上記構成により、使用回数が規定回数を超えたとき、またはフラッシュメモリによるSRAM401のテストがテストフェイルになったときに、使用対象のSRAMがSRAM401からSRAM402に切り替わることになり、よりいっそうSRAMの高信頼性化を図ることが可能となる。
(実施形態10)
本実施形態10では、複数あるSRAMの使用方法において高信頼性使用モードと大容量使用モードを切り替える場合について説明する。
With the above configuration, when the number of times of use exceeds the specified number of times, or when the test of the
(Embodiment 10)
In the tenth embodiment, a case of switching between the high reliability use mode and the large capacity use mode in a plurality of SRAM usage methods will be described.
複数の同等のSRAMのうち、いずれか1つのSRAMを使用するか、全てのSRAMを同時に使用するかの切り替えが可能である半導体記憶装置の場合について、図19に示している。 FIG. 19 shows the case of a semiconductor memory device capable of switching between using one of a plurality of equivalent SRAMs or using all SRAMs simultaneously.
図19は、本実施形態10に係る半導体装置に搭載されているフラッシュメモリと複数のSRAMのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。 FIG. 19 is a block diagram showing a connection state of a control signal, an address bus and a data bus of a flash memory and a plurality of SRAMs mounted in the semiconductor device according to the tenth embodiment, and an example of an internal configuration thereof.
図19において、本実施形態10の半導体装置20Gは、フラッシュメモリ30Gと複数のSRAM401,402(ここでは二つ)を有し、これらの間にはコントロール信号線(WE#、OE#信号線)、アドレスバスおよびデータバスが接続されている。
In FIG. 19, the semiconductor device 20G of the tenth embodiment has a
フラッシュメモリ30Gは、前述したライトステートマシン33の他に、テスト結果を用いた第4のメモリ選択制御回路70G(またはチップ選択制御回路)として、テスト結果保存用フラッシュメモリ71、CE切り替え制御回路72Gおよび切り替え設定用フラッシュメモリ73Gを有している。
In addition to the
テスト結果保存用フラッシュメモリ71は、SRAM401および402のテスト結果情報を設定可能とする。
The test result
切り替え設定用フラッシュメモリセル73Gは、高信頼性使用モードと大容量使用モードの各切り替え情報をそれぞれ設定可能とする。
The switching setting
CE切り替え制御回路72Gは、テスト結果保存用フラッシュメモリ71に設定されたSRAM401および402のテスト結果情報や、切り替え設定用フラッシュメモリ73Gに設定された高信頼性使用モードまたは大容量使用モードの切り替え情報に応じて、SRAM401および402のいずれかに切り替えるための回路である。
The CE
図20は、図19のテスト結果保存用フラッシュメモリ71、切り替え設定用フラッシュメモリ73GおよびCE切り換え制御回路72Gと複数のSRAM401および402との接続関係を示す回路ブロック図である。
FIG. 20 is a circuit block diagram showing a connection relationship between the test result storing
図20において、テスト結果保存用フラッシュメモリ71は、SRAM401のテスト結果情報(良品状態「0」、不良品状態「1」)を設定可能とするフラッシュメモリセル71aと、SRAM402のテスト結果情報(良品状態「0」、不良品状態「1」)を設定可能とするフラッシュメモリセル71bとを有している。
In FIG. 20, a test result
切り替え設定用フラッシュメモリ73Gは、いずれか一つの半導体記憶装置である高信頼性使用モードまたは、複数または全ての半導体記憶装置(ここではSRAM401および402)である大容量使用モードの切り替え情報(高信頼性使用モード「0」と大容量使用モード「1」)を設定可能とする一または複数ビット(ここでは1ビット)のフラッシュメモリセル73gを有している。
The switching setting
CE切り換え制御回路72Gは、前述したインバータ72a〜72c、NAND72d,72eの他に、インバータ72r,72s、OR72t,72uおよびNAND72v,72wを有し、フラッシュメモリセルの値をデコードする回路である。
The CE
チップイネーブル信号パッドS(1)_CE#は、インバータ72aを介してNAND72dの一方入力端に接続されている。また、チップイネーブル信号パッドS(1)_CE#は、OR72tの一方入力端に接続されている。フラッシュメモリセル71aは、インバータ72aを介してNAND72dの他方入力端に接続されていると共に、インバータ72sを介してNAND72vの他方入力端に接続されている。フラッシュメモリセル73gはOR72tの他方入力端に接続されていると共に、インバータ72rを介してOR72uとNAND72vの各一方入力端に接続されている。チップイネーブル信号パッドS(2)_CE#は、OR72uの他方入力端に接続されている。OR72t,72uの各出力端はNAND72wを介してNAND72eの三入力の一入力端に接続されている。また、NAND72vの出力端はNAND72eの三入力の別の一入力端に接続されている。さらに、フラッシュメモリセル71bは、インバータ72cを介して三入力の残る一入力端に接続されている。NAND72dの出力端はチップイネーブル信号パッドS1_CE#を介してSRAM401のチップイネーブル信号パッドCE#に接続されている。また、NAND72eの出力端はチップイネーブル信号パッドS2_CE#を介してSRAM402のチップイネーブル信号パッドCE#に接続されている。
The chip enable signal pad S (1) _CE # is connected to one input terminal of the
以上のようにして、SRAM401および402の各テスト結果を設定するフラッシュメモリセル71a,71bと共に、高信頼性使用モードと大容量使用モードとの切り替え情報を設定するフラッシュメモリセル73g、これらのフラッシュメモリセル71a,71bおよび73gの各情報とSRAM401および402へのチップイネーブル信号をデコードするCE切り替え制御回路72Gが設けられている。
As described above, together with the
上記構成により、高信頼性使用モードでは、フラッシュメモリによるテストを電源立ち上げ時に行い、その結果に従ってSRAM401またはSRAM402のいずれかを使用するため、SRAMへアクセスするためのチップイネーブル信号はS(1)_CE#のみに入力すればよく、このとき、図21(a)に示すような高信頼性モードのようなメモリマップになる。
With the above configuration, in the high-reliability use mode, the flash memory test is performed when the power is turned on, and either the
一方、使用モードの切り替え設定用フラッシュメモリ73Gの出力を”1”にすることで図21(b)および図21(c)に示すような大容量使用モードとすることができる。
On the other hand, by setting the output of the use mode switching setting
この大容量使用モードでは、SRAM401、SRAM402を両方とも使用し、SRAM領域の容量を増やすため、SRAMへアクセスするチップイネーブル信号はSRAM401に対してはS1_CE#、SRAM402に対してはS2_CE#となり、このとき図21(b)の大容量モード(1)のようなメモリマップとなる。
In this large capacity use mode, both the
また、使用モードの切り替え設定用フラッシュメモリ73Gの書き換えを行なえば再び高信頼性モードでの使用も可能となる(切り替え設定用フラッシュメモリ73Gの出力を”0”にする)。
Further, if the use mode switching setting
SRAMへのチップイネーブル信号をデコードする制御回路を変更することで、大容量モードに対して図21(c)の大容量モード(2)のようなメモリマップとすることも可能である。 By changing the control circuit that decodes the chip enable signal to the SRAM, a memory map like the large capacity mode (2) of FIG.
以上により、本実施形態1〜10によれば、アドレスバス27、データバス28、一部のコントロール信号線25,26が共通化されたフラッシュメモリ30(または30A)とSRAM40(または40A)が一つのパッケージに搭載されるかまたは、同一チップ上に構成されている半導体装置20(または20A)において、フラッシュメモリ30(または30A)のライトステートマシン33(または33A)をテスト制御回路として用いてSRAM40(または40A)のアドレス信号、データ信号、コントロール信号を制御して、フラッシュメモリ30(または30A)からSRAM40(または40A)へのデータ書き込み・読み出しを行って、SRAM40(または40A)のテストを行うことができる。外部のテスタからフラッシュメモリ30(または30A)にテストを行うだけで、SRAM40(または40A)のテストも行うことができる。これによって、より少ない手間と費用でテストを行うことができる。
As described above, according to the first to tenth embodiments, the flash memory 30 (or 30A) and the SRAM 40 (or 40A) in which the address bus 27, the
また、電源を入れる度にテスト機能を有する不揮発性半導体記憶装置により半導体記憶装置(フラッシュメモリおよびSRAM)のテストを実施し、そのテスト結果および複数ある半導体記憶装置(SRAM)の切り替え設定を不揮発性半導体記憶装置内の不揮発性メモリ(フラッシュメモリ)に保存しておけば、この情報を元にパッケージ内の半導体記憶装置の使用・不使用の切り替えを行うことができる。このことにより、仮に、一方のSRAMに不具合が生じた場合でもその他のSRAMに切り替えて使用することができるので、本デバイスの半導体記憶装置を高信頼性デバイスという仕様にすることができる。 Also, each time the power is turned on, a test of the semiconductor memory device (flash memory and SRAM) is performed by a nonvolatile semiconductor memory device having a test function, and the test result and switching setting of a plurality of semiconductor memory devices (SRAM) are nonvolatile. If the information is stored in a nonvolatile memory (flash memory) in the semiconductor memory device, use / non-use of the semiconductor memory device in the package can be switched based on this information. As a result, even if one of the SRAMs has a problem, it can be used by switching to the other SRAM, so that the semiconductor memory device of this device can be specified as a highly reliable device.
さらに、予め設定した使用時間または使用回数に応じて複数ある半導体記憶装置(SRAM)のうち、使用可能とする半導体記憶装置(SRAM)に切り替えることができる。 Furthermore, it is possible to switch to a semiconductor memory device (SRAM) that can be used among a plurality of semiconductor memory devices (SRAM) according to a preset use time or use frequency.
さらに、テスト結果、使用時間および使用回数に応じて複数ある半導体記憶装置(SRAM)のうち、使用可能とする半導体記憶装置に切り替えることができる。 Furthermore, it can switch to the semiconductor memory device which can be used among several semiconductor memory devices (SRAM) according to a test result, use time, and use frequency.
さらには、高信頼性デバイス仕様と大容量仕様との切り替えをも行うことができる。 Furthermore, switching between a highly reliable device specification and a large capacity specification can be performed.
以上のように、本発明の好ましい実施形態1〜10を用いて本発明を例示してきたが、本発明は、この実施形態1〜10に限定して解釈されるべきものではない。本発明は、特 許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態1〜10の記載から、本発明の記載および 技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本 明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
As mentioned above, although this invention has been illustrated using preferable Embodiment 1-10 of this invention, this invention should not be limited and limited to this Embodiment 1-10. It is understood that the scope of the present invention should be interpreted only by the scope of the patent claims. It is understood that those skilled in the art can implement an equivalent range based on the description of the present invention and the common general technical knowledge from the description of specific
本発明は、パーソナルコンピュータや携帯電話機などのモバイル機器に用いられ、複数の半導体記憶装置が一つのパッケージに搭載されているかまたは、同一チップ上に構成されている半導体装置およびそのテスト方法、これを用いたパーソナルコンピュータや携帯電話装置などの電子情報機器の分野において、一つの半導体記憶装置のテスト制御回路によりアドレス信号、データ信号およびコントロール信号を制御して、他の半導体記憶装置をテストすることによって、外部のテスタからテスト制御回路が内蔵された半導体記憶装置に対するテストを行うだけで、他の半導体記憶装置のテストが可能となり、テスタのスループット向上が図られ、安価なテスタでアセンブリ後のテストが可能となる。さらに、不揮発性半導体記憶装置に書き換え可能なテストシーケンス格納領域を設けることによって、テストされる半導体記憶装置の種類、容量、メモリアレイ構成に応じたテストを行うことが可能となる。さらに、半導体記憶装置が携帯電話機などに実装された後でもテストシーケンスプログラムの変更が可能であり、経時変化による半導体記憶装置の劣化に対しても対応可能となる。 The present invention is used in mobile devices such as personal computers and mobile phones, and a semiconductor device in which a plurality of semiconductor memory devices are mounted in one package or configured on the same chip, and a test method therefor, In the field of electronic information equipment such as personal computers and mobile phone devices used, by testing the other semiconductor memory device by controlling the address signal, data signal and control signal by the test control circuit of one semiconductor memory device By simply testing a semiconductor memory device with a built-in test control circuit from an external tester, other semiconductor memory devices can be tested, tester throughput can be improved, and an inexpensive tester can be used for post-assembly testing. It becomes possible. Furthermore, by providing a rewritable test sequence storage area in the nonvolatile semiconductor memory device, it is possible to perform a test according to the type, capacity, and memory array configuration of the semiconductor memory device to be tested. Further, the test sequence program can be changed even after the semiconductor memory device is mounted on a mobile phone or the like, and it is possible to cope with the deterioration of the semiconductor memory device due to a change with time.
また、複数のチップの半導体記憶装置を一つのパッケージに封入したデバイスにおいて、複数ある半導体記憶装置のうち1チップを使用し、残りの半導体記憶装置を予備として残しておく。 Further, in a device in which semiconductor memory devices of a plurality of chips are encapsulated in one package, one chip among the plurality of semiconductor memory devices is used, and the remaining semiconductor memory devices are left as spares.
例えば電源を入れる度にテスト機能を有する不揮発性半導体記憶装置により半導体記憶装置のテストを実施し、テスト結果および複数ある半導体記憶装置の切り替え設定を不揮発性半導体記憶装置内の不揮発性メモリに保存しておけば、この情報を元にパッケージ内の半導体記憶装置の使用・不使用の切り替えを行うことで、本デバイスの半導体記憶装置を高信頼性デバイスという仕様にすることができる。 For example, each time the power is turned on, the semiconductor memory device is tested with a nonvolatile semiconductor memory device having a test function, and the test results and switching settings of a plurality of semiconductor memory devices are stored in the nonvolatile memory in the nonvolatile semiconductor memory device. In this case, the semiconductor memory device of the present device can be set as a highly reliable device by switching the use / non-use of the semiconductor memory device in the package based on this information.
さらに、使用時間または/および使用回数に応じて複数ある半導体記憶装置のうち、使用する半導体記憶装置を切り替えることができる。 Furthermore, the semiconductor memory device to be used can be switched among a plurality of semiconductor memory devices according to the usage time or / and the number of times of use.
さらに、テスト結果と、使用時間または/および使用回数に応じて複数ある半導体記憶装置のうち、使用する半導体記憶装置を切り替えることができる。 Furthermore, a semiconductor memory device to be used can be switched among a plurality of semiconductor memory devices according to the test result and the usage time or / and the number of times of use.
さらに、高信頼性デバイス仕様と大容量仕様との切り替えを行うことができる。 Furthermore, switching between a highly reliable device specification and a large capacity specification can be performed.
20,20A,20D,20D−1,20E,20F,20G 半導体装置
21 アドレスパッド
22 データパッド
23 コントロールパッド
24 ワイヤーボンディング
25,25A,26,26A コントロール信号線
27,27a,38a アドレスバス
28,28a,38a データバス
30,30A,30B,30C,30D,30D−1,30E,30F,30G フラッシュメモリ
32 不揮発性メモリアレイ
33,33A,33B,33C ライトステートマシン34 アドレスパッド
35 データパッド
36a〜36c コントロールパッド
39a,39b 制御信号線
40,40A,401,402 SRAM
51 テスト結果情報保存領域
61 テストシーケンス情報格納領域
70D,70D−1,70E,70F,70G メモリ選択制御回路
71 テスト結果保存用フラッシュメモリ
72,72E,72F,72G CE切り替え制御回路
73 切り替え設定用フラッシュメモリ
71a,71b,73a,73b,73g フラッシュメモリセル
20, 20A, 20D, 20D-1, 20E, 20F,
51 Test result information storage area 61 Test sequence
Claims (25)
該複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路が内蔵されている半導体装置。 Multiple semiconductor memory devices are mounted in one package,
A semiconductor device in which a test control circuit for testing another semiconductor memory device is built in one of the plurality of semiconductor memory devices.
前記一つの半導体記憶装置は、アドレス信号、データ信号およびコントロール信号を内部の制御回路により制御可能な不揮発性半導体記憶装置からなり、
前記他の半導体記憶装置は、共通化されている該アドレスバス、該データバスおよび該コントロール信号線を介して該不揮発性半導体記憶装置の制御回路によって制御可能とされる半導体記憶装置からなり、
前記テスト制御回路として該不揮発性半導体記憶装置の制御回路を用いて、該他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御して、該不揮発性半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のテストを実施可能となっている請求項1に記載の半導体装置。 An address bus, a data bus, and some control signal lines are provided in common among the plurality of semiconductor memory devices,
The one semiconductor memory device comprises a nonvolatile semiconductor memory device capable of controlling an address signal, a data signal, and a control signal by an internal control circuit,
The other semiconductor memory device includes a semiconductor memory device that can be controlled by a control circuit of the nonvolatile semiconductor memory device via the common address bus, the data bus, and the control signal line.
Using the control circuit of the nonvolatile semiconductor memory device as the test control circuit, the address signal, data signal, and control signal of the other semiconductor memory device are controlled, and data is stored from the memory unit of the nonvolatile semiconductor memory device. Reading and writing data to the other semiconductor memory device, reading data from the other semiconductor memory device and writing data to the storage unit of the nonvolatile semiconductor memory device, the other semiconductor memory device The semiconductor device according to claim 1, wherein the test can be performed.
該複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路が内蔵されている半導体装置。 A plurality of semiconductor memory devices are configured on the same chip,
A semiconductor device in which a test control circuit for testing another semiconductor memory device is built in one of the plurality of semiconductor memory devices.
該不揮発性半導体記憶装置と前記他の半導体記憶装置との間に、該不揮発性半導体記憶装置から該他の半導体記憶装置を制御するためのアドレスバス、データバスおよびコントロール信号線が設けられており、
前記テスト制御回路として該不揮発性半導体記憶装置の制御回路を用いて、該他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御して、該不揮発性半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のテストを実施可能となっている請求項3に記載の半導体装置。 The one semiconductor memory device comprises a nonvolatile semiconductor memory device capable of controlling an address signal, a data signal, and a control signal by an internal control circuit,
An address bus, a data bus, and a control signal line for controlling the other semiconductor memory device from the nonvolatile semiconductor memory device are provided between the nonvolatile semiconductor memory device and the other semiconductor memory device. ,
Using the control circuit of the nonvolatile semiconductor memory device as the test control circuit, the address signal, data signal, and control signal of the other semiconductor memory device are controlled, and data is stored from the memory unit of the nonvolatile semiconductor memory device. Reading and writing data to the other semiconductor memory device, reading data from the other semiconductor memory device and writing data to the storage unit of the nonvolatile semiconductor memory device, the other semiconductor memory device The semiconductor device according to claim 3, wherein the test can be performed.
前記一つの半導体記憶装置のテスト制御回路を用いて、該一つの半導体記憶装置のデータ書き込みおよび読み出しテストを行い、
該テスト制御回路を用いて、前記他の半導体記憶装置を制御して、該一つの半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該一つの半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のデータ書き込みおよび読み出しテストを行う半導体装置のテスト方法。 The semiconductor device according to claim 1,
Using the test control circuit of the one semiconductor memory device, a data write and read test of the one semiconductor memory device is performed,
Using the test control circuit, the other semiconductor memory device is controlled, data is read from the memory section of the one semiconductor memory device, data is written to the other semiconductor memory device, and the other semiconductor memory device is read. A test method for a semiconductor device which performs data write and read tests of another semiconductor memory device by reading data from the memory device and writing data to a memory portion of the one semiconductor memory device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005276788A JP2006309909A (en) | 2005-03-31 | 2005-09-22 | Semiconductor device, and method of testing the same, and electronic information apparatus |
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Application Number | Priority Date | Filing Date | Title |
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JP2005103898 | 2005-03-31 | ||
JP2005276788A JP2006309909A (en) | 2005-03-31 | 2005-09-22 | Semiconductor device, and method of testing the same, and electronic information apparatus |
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US9824777B2 (en) | 2014-07-10 | 2017-11-21 | Samsung Electronics Co., Ltd. | Storage system managing run-time bad cells |
JP2019114313A (en) * | 2017-12-25 | 2019-07-11 | ラピスセミコンダクタ株式会社 | Semiconductor integrated circuit |
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