JP2006309862A - Wobble signal demodulation apparatus and method, and recording and reproducing device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a phase demodulation technique capable of detecting a deviation between the center of an integration period and the center of a 1/2 cycle of a wobble signal and correcting the deviation in such a case. <P>SOLUTION: A wobble signal demodulating apparatus which is a demodulating circuit demodulating a wobble signal obtained from a disk having a meandering track and including a carrier portion having a carrier with a designated cycle and a phase-modulated wave portion where information is added to the carrier includes integrators 71 and 72 which integrate the wobble signal in synchronism with a clock generated from the carrier while dividing the wobble signal into a former half portion and a latter half portion of the designated cycle, an A/D converter 52 which generates a digital signal from one digital value corresponding to the integration result of the former half portion and one digital value corresponding to an integration result of the latter half portion, and a multiplier 53 which performs phase demodulation of the phase-modulated wave portion from the digital signal and clock. The wobble signal demodulating apparatus is equipped with an integrator 76 which integrates the wobble signal in synchronism with the clock while setting the center of the cycle to the center of an integration period and a delay circuit 78 which adjusts integration timing of the integrators 71 and 72 according to the integration result. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、蛇行したトラックが形成された光ディスクなど記録媒体から読み出した位相変調されたウォブル信号を復調する位相復調技術に関する。   The present invention relates to a phase demodulation technique for demodulating a phase-modulated wobble signal read from a recording medium such as an optical disk on which meandering tracks are formed.

光ディスクなど円盤状の記録メディアでは一般的に、ＣＬＶ（線速度一定）回転制御を行ったときに記録再生される搬送波信号の周波数が一定になるようにトラックを蛇行（ウォブリング）させるフォーマットを採用している。そのため、その記録再生装置では一種の搬送波信号であるウォブル信号を検出して記録メディアの回転を制御したり、記録用クロックを生成したりしている。また、未記録領域で記録位置の特定ができるようにアドレス情報も必要であるが、例えばＣＤ−Ｒ（Compact Disk-Recordable)では前記したウォブル信号に周波数変調や位相変調を施してアドレスデータを重畳している。また、復調については、例えば位相変調信号から搬送波信号を抽出し、位相変調信号と搬送波信号との位相を比較することにより復調する。
具体的には、蛇行したトラックを用いた代表的な従来の位相復調技術では、記録メディアより得られたウォブル信号から搬送波を抽出（生成）し、その搬送波とウォブル信号を乗算し、乗算結果を積分し、その積分結果に基づいて位相復調信号を得る。しかし、この従来技術の場合、ウォブル信号にノイズが重畳されると位相復調の性能が落ち、誤検出を頻繁に発生するようになる。
そのような背景から、ウォブル信号にノイズが重畳された場合でも誤検出を少なくできる、特許文献１に示された位相復調技術が提供されている。以下、特許文献１に示された位相復調技術について説明する。 In general, disc-shaped recording media such as optical discs adopt a format in which tracks wobble (wobbling) so that the frequency of the carrier signal to be recorded and reproduced becomes constant when CLV (constant linear velocity) rotation control is performed. ing. For this reason, the recording / reproducing apparatus detects a wobble signal which is a kind of carrier wave signal, controls the rotation of the recording medium, and generates a recording clock. Also, address information is necessary so that the recording position can be specified in the unrecorded area. For example, in CD-R (Compact Disk-Recordable), the address data is superimposed by performing frequency modulation or phase modulation on the wobble signal described above. is doing. For demodulation, for example, a carrier wave signal is extracted from the phase modulation signal, and the demodulation is performed by comparing the phases of the phase modulation signal and the carrier wave signal.
Specifically, in a typical conventional phase demodulation technique using meandering tracks, a carrier wave is extracted (generated) from a wobble signal obtained from a recording medium, the carrier wave and the wobble signal are multiplied, and the multiplication result is obtained. Integration is performed, and a phase demodulated signal is obtained based on the integration result. However, in the case of this prior art, when noise is superimposed on the wobble signal, the performance of phase demodulation is reduced, and erroneous detection frequently occurs.
From such a background, there is provided a phase demodulation technique disclosed in Patent Document 1 that can reduce erroneous detection even when noise is superimposed on a wobble signal. Hereinafter, the phase demodulation technique disclosed in Patent Document 1 will be described.

図１８は特許文献１に示されているウォブル信号復調装置の構成ブロック図である。ノイズの影響を除去するために積分器などを備えたことが特徴である。なお、このウォブル信号復調装置は搬送波が分離された後の回路を示している。また、図１９には、このウォブル信号復調装置の各部の信号を示す。
図１８に示したように、このウォブル信号復調装置は入力されたアナログウォブル信号（搬送波が除かれた信号）Ｓ２とデジタルウォブル信号（搬送波信号）Ｓ４からＡＤＩＰ（ADdress In Pre-groove）情報Ｓ１０を生成する。アナログウォブル信号Ｓ２はＡ／Ｄ変換器５２でＡ／Ｄ変換される。このＡ／Ｄ変換は、ウォブル信号の１周期につきｎ回サンプリングされる（ｎは、アナログウォブル信号の状態にもよるが、８サンプル〜１６サンプル程度。図１９では１６サンプル）。ここで、サンプリングのためのタイミングパルスはデジタルウォブル信号Ｓ４から生成される。つまり、デジタルウォブル信号Ｓ４はＰＬＬ４９とタイミング回路５５を経由し、タイミングパルスとしてＡ／Ｄ変換器５２に与えられるのである。
こうして、Ａ／Ｄ変換器５２からは図１９に示すような波形の出力信号Ｓ１６が出力される。この出力信号Ｓ１６は正弦波発生器５１で生成された正弦波信号Ｓ６と乗算される。なお、正弦波の分解能はウォブル１周期につきｎ回である。乗算結果である乗算結果信号Ｓ７は図１９のような波形になる。乗算結果信号Ｓ７は積分器５４によりウォブル信号１周期ごとに積分される。積分器５４から出力される積分結果信号Ｓ８はＳ／Ｈ回路５６によりサンプルホールドされ、図１９に示すようなサンプルホールド出力信号Ｓ９がＡＤＩＰ情報検出器５７に入力される。ＡＤＩＰ情報検出器５７では、サンプルホールド出力Ｓ９に基づいてＡＤＩＰ情報Ｓ１０を検出する。このＡＤＩＰ情報Ｓ１０には、アドレス情報や同期信号が含まれており、例えば光ディスク装置のリード・ライトなどに用いられる。
特開２００２−７４６６０公報 FIG. 18 is a block diagram showing the configuration of the wobble signal demodulator disclosed in Patent Document 1. In FIG. It is characterized by having an integrator etc. in order to remove the influence of noise. This wobble signal demodulator shows a circuit after the carrier wave is separated. FIG. 19 shows signals of respective parts of the wobble signal demodulator.
As shown in FIG. 18, this wobble signal demodulator obtains ADIP (ADdress In Pre-groove) information S10 from the input analog wobble signal (signal from which the carrier wave is removed) S2 and digital wobble signal (carrier wave signal) S4. Generate. The analog wobble signal S2 is A / D converted by the A / D converter 52. This A / D conversion is sampled n times per period of the wobble signal (n is about 8 to 16 samples, depending on the state of the analog wobble signal, 16 samples in FIG. 19). Here, the timing pulse for sampling is generated from the digital wobble signal S4. That is, the digital wobble signal S4 is supplied to the A / D converter 52 as a timing pulse via the PLL 49 and the timing circuit 55.
In this way, the A / D converter 52 outputs an output signal S16 having a waveform as shown in FIG. This output signal S16 is multiplied by the sine wave signal S6 generated by the sine wave generator 51. The resolution of the sine wave is n times per wobble period. A multiplication result signal S7 which is a multiplication result has a waveform as shown in FIG. The multiplication result signal S7 is integrated by the integrator 54 every period of the wobble signal. The integration result signal S8 output from the integrator 54 is sampled and held by the S / H circuit 56, and a sample hold output signal S9 as shown in FIG. 19 is input to the ADIP information detector 57. The ADIP information detector 57 detects the ADIP information S10 based on the sample hold output S9. The ADIP information S10 includes address information and a synchronization signal, and is used for, for example, reading / writing of an optical disc apparatus.
JP 2002-74660 A

しかしながら、前記した特許文献１に示された従来技術では、Ａ／Ｄ変換器５２のサンプリングレートが問題になってくる。光ディスク装置などが高速リード／ライトを行っているときに低速時と同等のサンプリングレートを実現するのはかなり厳しいのである。例えば、光ディスク装置が１倍速動作時においてはウォブル信号１周期の時間は１．２２ｕｓで、このとき、ウォブル信号１周期につき１６回サンプリングした場合、７５ｎｓに１回サンプリングすることになる。それに対して、１６倍速動作時においてはウォブル信号１周期の時間は７６．５ｎｓであるので、このとき、ウォブル信号１周期につき１６回サンプリングした場合、４．７８ｎｓに１回サンプリングしなければいけない。仮に８回サンプリングする場合でも、９．５６ｎｓに１回サンプリングしなければいけない。
このサンプリング周期の厳しさは具体的にはアナログウォブル信号の積分タイミングの厳しさである。積分タイミングパルスの中心が、アナログウォブル（ＷＢＬ）信号の１／２周期の中心（つまり１／４周期の位置）になるように設定されてなければならないからである（図９参照）。駆動機構や光ディスク１のバラツキにより、ある光ディスク装置では、積分タイミングパルスの中心がアナログウォブル信号の１／２周期の中心にきていても、違う光ディスク装置では、そうならないこともある。この位置がずれてしまうと、積分器出力の振幅も小さくなってしまい、その結果、ＡＤＩＰ情報（Ｓ１０）の信頼性を低下させるのである。
本発明の目的は、このような従来技術の問題を解決しようとするものであり、具体的には、積分タイミングパルスの中心がアナログウォブル信号の１／２周期の中心からずれているかどうかを判断できるようにして、ずれていたならば、積分タイミングパルスの中心がアナログウォブル信号の１／２周期の中心にくるようにできる位相復調技術を提供することにある。 However, in the prior art disclosed in Patent Document 1, the sampling rate of the A / D converter 52 becomes a problem. When an optical disk device or the like is performing high-speed read / write, it is quite difficult to achieve a sampling rate equivalent to that at low speed. For example, when the optical disk apparatus is operating at 1 × speed, the time of one wobble signal period is 1.22 us. At this time, if sampling is performed 16 times per wobble signal period, it is sampled once every 75 ns. On the other hand, since the time of one wobble signal period is 76.5 ns during 16 × speed operation, if sampling is performed 16 times per wobble signal period, it must be sampled once every 4.78 ns. Even if sampling is performed 8 times, it must be sampled once every 9.56 ns.
The severity of the sampling period is specifically the severity of the integration timing of the analog wobble signal. This is because the center of the integration timing pulse must be set to be the center of the half cycle of the analog wobble (WBL) signal (that is, the position of the quarter cycle) (see FIG. 9). Due to variations in the driving mechanism and the optical disc 1, even if the center of the integration timing pulse is at the center of the half cycle of the analog wobble signal in some optical disc devices, this may not be the case in different optical disc devices. If this position shifts, the amplitude of the integrator output also decreases, and as a result, the reliability of the ADIP information (S10) decreases.
An object of the present invention is to solve such a problem of the prior art. Specifically, it is determined whether or not the center of the integration timing pulse is deviated from the center of the half cycle of the analog wobble signal. It is an object of the present invention to provide a phase demodulation technique that can center the integration timing pulse at the center of a half period of an analog wobble signal if it is deviated.

前記した課題を解決するために、請求項１記載の発明は、蛇行したトラックが形成された円盤状記録メディアの記録面から取得された、所定の基本周期の搬送波を有する搬送波部とその搬送波に所定の情報が付加された位相変調波部とを含むウォブル信号を復調するウォブル信号復調装置であって、前記搬送波から生成されたクロック信号に同期して前記ウォブル信号を前記基本周期の前半部分と後半部分とに分けてそれぞれ積分する第１の積分手段と、前記前半部分の積分結果に対応する少なくとも１つのデジタル値と前記後半部分の積分結果に対応する少なくとも１つのデジタル値とに基づいてデジタル信号を生成するデジタル化手段と、前記デジタル信号と前記クロック信号とに基づいて前記位相変調波部の位相復調を行う復調手段と、前記搬送波部から生成されたクロック信号に同期して前記ウォブル信号を、前記基本周期の中心を積分期間の中心として積分する第２の積分手段と、前記第２の積分手段による積分結果に対応して前記第１の積分手段の積分タイミングを調整するための遅延量を生成する遅延量生成手段とを備えたことを特徴とする。
また請求項２記載の発明は、請求項１記載のウォブル信号復調装置において、前記第１の積分手段のそれぞれの積分結果をサンプルホールドするサンプルホールド手段を備え、前記デジタル化手段は、前半部分の積分結果に対応する少なくとも１つのデジタル値と前記後半部分の積分結果に対応する少なくとも１つのデジタル値のそれぞれを前記サンプルホールド手段によりサンプルホールドされたそれぞれの結果から得る構成にしたことを特徴とする。
また請求項３記載の発明は、請求項１または請求項２記載のウォブル信号復調装置において、前記遅延量生成手段により生成された遅延量に応じて積分タイミング信号のタイミングを調整し、前記第１の積分手段はタイミングを調整された積分タイミング信号を用いて積分を行う構成にしたことを特徴とする。
また請求項４記載の発明は、蛇行したトラックが形成された円盤状記録メディアの記録面から取得されたウォブル信号を復調するウォブル信号復調装置を備えた記録再生装置において、請求項１乃至請求項３の何れか１項に記載のウォブル信号復調装置を備えたことを特徴とする。
また請求項５記載の発明は、蛇行したトラックが形成された記録メディアの記録面から取得された、所定の基本周期の搬送波を有する搬送波部とその搬送波に所定の情報が付加された位相変調波部とを含むウォブル信号を復調するウォブル信号復調方法であって、前記搬送波部から生成されたクロック信号に同期して、前記ウォブル信号を前記基本周期の前半部分と後半部分とに分けてそれぞれ積分する第１の積分工程と、前記前半部分の積分結果に対応する少なくとも１つの第１のデジタル値と前記後半部分の積分結果に対応する少なくとも１つの第２のデジタル値とに基づいてデジタル信号を生成するデジタル化工程と、前記デジタル信号と前記クロック信号とに基づいて前記位相変調波部の位相復調を行う復調工程と、前記搬送波部から生成されたクロック信号に同期して前記ウォブル信号を前記基本周期の中心部分を積分期間の中心として積分する第２の積分工程と、その積分結果を用いて前記第１の積分工程の積分タイミングを調整するための遅延量を生成する遅延量生成工程と、を備えることを特徴とする。 In order to solve the above-mentioned problems, the invention according to claim 1 is a carrier wave part having a carrier wave having a predetermined basic period, obtained from a recording surface of a disk-shaped recording medium on which a meandering track is formed. A wobble signal demodulating device for demodulating a wobble signal including a phase modulation wave portion to which predetermined information is added, wherein the wobble signal is synchronized with a clock signal generated from the carrier wave and the first half portion of the basic period Digitally based on first integration means for integrating each of the latter part separately, at least one digital value corresponding to the integration result of the first half part and at least one digital value corresponding to the integration result of the latter part Digitizing means for generating a signal; and demodulating means for performing phase demodulation of the phase modulation wave section based on the digital signal and the clock signal; A second integrating means for integrating the wobble signal in synchronism with the clock signal generated from the carrier wave section with the center of the fundamental period as the center of the integration period, and an integration result by the second integrating means; And delay amount generating means for generating a delay amount for adjusting the integration timing of the first integrating means.
According to a second aspect of the present invention, in the wobble signal demodulating device according to the first aspect of the present invention, the wobble signal demodulating device further comprises sample hold means for sample-holding each integration result of the first integration means, and the digitizing means It is characterized in that at least one digital value corresponding to the integration result and at least one digital value corresponding to the integration result of the latter half part are obtained from the respective results sampled and held by the sample hold means. .
According to a third aspect of the present invention, in the wobble signal demodulating device according to the first or second aspect, the timing of the integration timing signal is adjusted according to the delay amount generated by the delay amount generating means, and the first The integration means is configured to perform integration using an integration timing signal whose timing is adjusted.
According to a fourth aspect of the present invention, there is provided a recording / reproducing apparatus including a wobble signal demodulating device for demodulating a wobble signal acquired from a recording surface of a disk-shaped recording medium on which meandering tracks are formed. 3. The wobble signal demodulator according to any one of 3 is provided.
According to a fifth aspect of the present invention, there is provided a carrier wave portion having a carrier wave having a predetermined basic period, obtained from a recording surface of a recording medium on which a meandering track is formed, and a phase modulation wave in which predetermined information is added to the carrier wave. A wobble signal demodulating method for demodulating a wobble signal including a frequency division unit, wherein the wobble signal is divided into a first half part and a second half part of the basic period in synchronization with a clock signal generated from the carrier wave part, and integrated respectively A digital signal based on a first integration step, at least one first digital value corresponding to the integration result of the first half and at least one second digital value corresponding to the integration result of the second half. A digitizing step to generate, a demodulating step for performing phase demodulation of the phase modulation wave unit based on the digital signal and the clock signal, and the carrier unit A second integration step of integrating the wobble signal in synchronization with the generated clock signal with the central portion of the fundamental period as the center of the integration period, and using the integration result, the integration timing of the first integration step is determined. A delay amount generation step of generating a delay amount for adjustment.

本発明によれば、所定の基本周期の搬送波を有する搬送波部とその搬送波に所定の情報が付加された位相変調波部とを含むウォブル信号を復調する際には、搬送波部から生成されたクロック信号に同期してウォブル信号を基本周期の前半部分と後半部分とに分けてそれぞれ積分する第１の積分を行い、前半部分の積分結果に対応する少なくとも１つの第１のデジタル値と後半部分の積分結果に対応する少なくとも１つの第２のデジタル値とに基づいてデジタル信号を生成し、そのデジタル信号とクロック信号とに基づいて位相変調波部の位相復調を行うと共に、搬送波部から生成されたクロック信号に同期してウォブル信号を基本周期の中心部分を積分期間の中心として積分する第２の積分を行うようにする。このようにすれば、第２の積分結果を用いて第１の積分の積分タイミングを調整するための遅延量を生成することができるので、積分タイミングパルスの中心がアナログウォブル信号の１／２周期の中心からずれていた場合、積分タイミングパルスの中心がアナログウォブル信号の１／２周期の中心となるようにすることができるので、積分器出力の振幅が小さくなるのを防止でき、その結果、ＡＤＩＰ情報の信頼性低下を防止できる。   According to the present invention, when demodulating a wobble signal including a carrier wave portion having a carrier wave having a predetermined basic period and a phase modulation wave portion having predetermined information added to the carrier wave, a clock generated from the carrier wave portion is generated. In synchronization with the signal, the wobble signal is divided into a first half part and a second half part of the basic period and integrated, and at least one first digital value corresponding to the integration result of the first half part and the second half part are integrated. A digital signal is generated based on at least one second digital value corresponding to the integration result, and the phase of the phase-modulated wave unit is demodulated based on the digital signal and the clock signal. In synchronization with the clock signal, a second integration is performed in which the wobble signal is integrated with the central portion of the fundamental period as the center of the integration period. In this way, since the delay amount for adjusting the integration timing of the first integration can be generated using the second integration result, the center of the integration timing pulse is ½ period of the analog wobble signal. Since the center of the integration timing pulse can be the center of the half cycle of the analog wobble signal, it is possible to prevent the amplitude of the integrator output from being reduced. A decrease in the reliability of ADIP information can be prevented.

以下、図面により本発明の実施形態を詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対位置などは特定的な記載がない限りこの説明の範囲をそれのみに限定する主旨ではなく、単なる説明例に過ぎない。
図１は、本発明の一実施形態を示す光ディスク装置において用いられるＤＶＤやＣＤ−ＲＷなど光ディスク１の要部である。
この光ディスク１は、図１（ａ）に示したように、周期的に蛇行（ウォブリング）させた情報トラック２を備え、そのトラック２は図１（ｂ）に示したように光ディスク１の基板上に螺旋状に形成され、位相変調方式（ＰＳＫ方式＝Phase Shift Keying）で変調されたマークがトラック２に予め記録されている。図１（ａ）において、黒色で示す部分が記録マーク３の例である。
図２は、本発明の一実施形態を示す、光ディスク装置要部の構成ブロック図である。図示したように、この光ディスク装置１０は、光ディスク１を回転駆動するスピンドルモータ１１、光ピックアップ装置１２、レーザコントロール回路１３、エンコーダ１４、モータドライバ（モータ駆動回路）１５、アナログ信号処理回路１６、デコーダ１７、サーボコントローラ１８、バッファＲＡＭ１９、Ｄ／Ａコンバータ２０、バッファマネージャ２１、インターフェース２２、ＲＯＭ２３、ＣＰＵ２４、及びＲＡＭ２５などを備えている。なお、図２に示した矢印は各ブロックの接続関係として代表的な信号や情報の流れを示すものであるが、各ブロックの接続関係の全てを表すものではない。
光ピックアップ装置１２は、光源としての半導体レーザ、レーザコントロール回路１３の制御に従ってこの半導体レーザから出射される光束を光ディスク１の記録面に導くとともに、その記録面で反射された戻り光束を所定の受光位置まで導く光学系、受光位置に配置されて戻り光束を受光する受光器、及び駆動系（フォーカシングアクチュエータ、トラッキングアクチュエータ、シークモータなど）（いずれも図示せず）などを内蔵している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the components, types, combinations, shapes, relative positions, and the like described in this embodiment are not merely intended to limit the scope of this description unless otherwise specified, but are merely illustrative examples. .
FIG. 1 shows a main part of an optical disc 1 such as a DVD or a CD-RW used in an optical disc apparatus showing an embodiment of the present invention.
As shown in FIG. 1A, the optical disc 1 includes information tracks 2 that are periodically wobbled (wobbled), and the tracks 2 are on the substrate of the optical disc 1 as shown in FIG. A mark formed in a spiral shape and modulated by a phase modulation method (PSK method = Phase Shift Keying) is recorded in advance on the track 2. In FIG. 1A, the black portion is an example of the recording mark 3.
FIG. 2 is a block diagram showing the configuration of the main part of the optical disc apparatus according to an embodiment of the present invention. As shown in the figure, this optical disk device 10 includes a spindle motor 11 that rotates the optical disk 1, an optical pickup device 12, a laser control circuit 13, an encoder 14, a motor driver (motor drive circuit) 15, an analog signal processing circuit 16, and a decoder. 17, servo controller 18, buffer RAM 19, D / A converter 20, buffer manager 21, interface 22, ROM 23, CPU 24, RAM 25, and the like. The arrows shown in FIG. 2 indicate a typical signal or information flow as the connection relationship of each block, but do not represent the entire connection relationship of each block.
The optical pickup device 12 guides a light beam emitted from the semiconductor laser as a light source and the laser control circuit 13 to the recording surface of the optical disc 1 according to the control of the laser control circuit 13 and receives a return light beam reflected from the recording surface as a predetermined light receiving light. An optical system that leads to a position, a light receiver that is arranged at a light receiving position and receives a return light beam, and a drive system (such as a focusing actuator, a tracking actuator, and a seek motor) (all not shown) are incorporated.

光ピックアップ装置１２内の受光器は、例えば図３（ａ）に示したように、４分割受光素子３０（第１〜第４の受光素子３０ａ〜３０ｄ）を含んで構成されている。なお、図３（ａ）では、便宜上、紙面上下方向をＸ軸方向、紙面左右方向をＹ軸方向、紙面垂直方向をＺ軸方向とする。第１、第２の受光素子３０ａ、３０ｂは、それぞれ図３（ａ）における紙面左右方向（Ｙ軸方向）を長辺とする同一の長方形形状を有し、且つ、紙面上下方向（Ｘ軸方向）に隣接させて配置されている。また、第３、第４の受光素子３０ｃ、３０ｄは、それぞれ図３（ａ）における紙面上下方向（Ｘ軸方向）を長辺とする同一の長方形形状を有し、且つ、紙面左右方向（Ｙ軸方向）に隣接させて配置されている。
そして、図３（ｂ）に示したように、光ディスク１の記録面からの反射光ＲＢ（図示の例では光軸がＺ方向）は、光ピックアップ装置１２の光学系を構成するプリズム３１により２方向に分岐され、プリズム３１を透過した一方の反射光ＲＢ１は第１、第２の受光素子３０ａ、３０ｂに照射される。また、プリズム３１によりＸ軸の負方向に分岐された他方の反射光ＲＢ２は反射鏡３２により＋Ｚ方向にその進行方向が曲げられ、第３、第４の受光素子３０ｃ、３０ｄに照射される。
図４（ａ）に示したように、前記において反射光ＲＢのうち、図４（ａ）における紙面上側半分の反射光ＲＢａが第１の受光素子３０ａに照射され、紙面下側半分の反射光ＲＢｂが第２の受光素子３０ｂに照射される。また、図４（ｂ）に示したように、反射光ＲＢのうち、図４（ｂ）における紙面右側半分の反射光ＲＢｃが第３の受光素子３０ｃに照射され、紙面左側半分の反射光ＲＢｄが第４の受光素子３０ｄに照射される。これらの第１〜第４の受光素子３０ａ〜３０ｄのそれぞれは、光電変換を行い、光電変換信号として、受光量に応じた電流（電流信号）をアナログ信号処理回路１６へ出力する。
なお、受光器は、４分割受光素子３０に限定されるものではなく、例えば、第１、第２の受光素子３０ａ、３０ｂを含む２分割受光素子構成、第３、第４の受光素子３０ｃ、３０ｄを含む２分割受光素子構成などでもよいし、第１〜第４の受光素子３０ａ〜３０ｄを１列に並設させた構成などでもよく、形状や配置などを含めて任意である。 The light receiver in the optical pickup device 12 includes, for example, a four-divided light receiving element 30 (first to fourth light receiving elements 30a to 30d) as shown in FIG. In FIG. 3A, for the sake of convenience, the vertical direction of the paper is the X axis direction, the horizontal direction of the paper is the Y axis direction, and the vertical direction of the paper is the Z axis direction. Each of the first and second light receiving elements 30a and 30b has the same rectangular shape with the long side in the horizontal direction (Y-axis direction) in FIG. 3A, and the vertical direction (X-axis direction). ). The third and fourth light receiving elements 30c and 30d have the same rectangular shape with the long side in the vertical direction (X-axis direction) in FIG. 3A and the horizontal direction (Y (Axial direction) adjacent to each other.
Then, as shown in FIG. 3B, the reflected light RB from the recording surface of the optical disc 1 (in the example shown, the optical axis is in the Z direction) is 2 by the prism 31 constituting the optical system of the optical pickup device 12. One reflected light RB1 branched in the direction and transmitted through the prism 31 is applied to the first and second light receiving elements 30a and 30b. Further, the other reflected light RB2 branched in the negative direction of the X axis by the prism 31 is bent in the + Z direction by the reflecting mirror 32 and irradiated to the third and fourth light receiving elements 30c and 30d.
As shown in FIG. 4A, among the reflected light RB, the reflected light RBa in the upper half of the paper surface in FIG. 4A is irradiated to the first light receiving element 30a, and the reflected light in the lower half of the paper surface. RBb is applied to the second light receiving element 30b. Also, as shown in FIG. 4B, the reflected light RBc in the right half of the paper surface in FIG. 4B among the reflected light RB is irradiated to the third light receiving element 30c, and the reflected light RBd in the left half of the paper surface. Is irradiated to the fourth light receiving element 30d. Each of the first to fourth light receiving elements 30a to 30d performs photoelectric conversion, and outputs a current (current signal) corresponding to the amount of received light to the analog signal processing circuit 16 as a photoelectric conversion signal.
Note that the light receiver is not limited to the four-divided light receiving element 30; for example, a two-divided light receiving element configuration including the first and second light receiving elements 30a and 30b, the third and fourth light receiving elements 30c, A two-divided light receiving element configuration including 30d may be used, or a configuration in which the first to fourth light receiving elements 30a to 30d are arranged in a line may be used, and the shape and arrangement are arbitrary.

図２に示したように、アナログ信号処理回路１６は、光ピックアップ装置１２内の受光素子３０ａ〜３０ｄの出力信号である電流信号を電圧信号に変換するＩ／Ｖアンプ（電流−電圧変換アンプ）２６、ウォブル信号を検出するウォブル信号検出回路２７、再生情報を含むＲＦ信号（位相変調により搬送波に再生情報が付加されている）を検出するＲＦ信号検出回路２８、及びフォーカスエラー信号やトラックエラー信号を検出するエラー信号検出回路２９などを備えている。なお、ウォブル信号は所定の基本周期の搬送波だけを有する搬送波部とその搬送波にアドレス情報などが付加された位相変調波部とから成る。
Ｉ／Ｖアンプ２６は、図５に示したように、第１〜第４の受光素子３０ａ〜３０ｄからの電流信号を電圧信号（信号Ｓａ〜Ｓｄ）に変換するＩ／Ｖアンプ２６ａ〜２６ｄを備えている。また、ＲＦ信号検出回路２８では、これらの電圧信号Ｓａ〜Ｓｄを全て加算し、その加算結果をさらに２値化し、ＲＦ信号として検出する。
エラー信号検出回路２９では、電圧信号Ｒａと電圧信号Ｒｂとの差分を求め、その結果を２値化し、フォーカスエラー信号として検出するとともに、電圧信号Ｒｃと電圧信号Ｒｄとの差分を求め、その結果を２値化し、トラックエラー信号として検出する。なお、検出されたこれらのフォーカスエラー信号及びトラックエラー信号は、それぞれエラー信号検出回路２９からサーボコントローラ１８に出力される。
ウォブル信号検出回路２７では、電圧信号Ｓｃ、Ｓｄに基づきウォブル信号を検出し、デコーダ１７へ出力する。なお、このウォブル信号検出回路２７の構成については後述する。
デコーダ１７では、ウォブル信号検出回路２７により検出されたウォブル信号に含まれるＡＤＩＰ情報からアドレス情報、同期信号などを抽出する。そして、抽出したアドレス情報をＣＰＵ２４へ出力し、同期信号をエンコーダ１４へ出力する。また、デコーダ１７はＲＦ信号検出回路２８により検出されたＲＦ信号に対して復調及び誤り訂正処理など再生処理を行う。さらに、デコーダ１７は、再生データが音楽データ以外（例えば、画像データや文書データなど）の場合、データに付加されたチェックコードに基づいてエラーチェック及びエラー訂正処理を行い、バッファマネージャ２１を介して再生データをバッファＲＡＭ１９に格納する。 As shown in FIG. 2, the analog signal processing circuit 16 is an I / V amplifier (current-voltage conversion amplifier) that converts a current signal that is an output signal of the light receiving elements 30 a to 30 d in the optical pickup device 12 into a voltage signal. 26, a wobble signal detection circuit 27 for detecting a wobble signal, an RF signal detection circuit 28 for detecting an RF signal including reproduction information (reproduction information is added to a carrier wave by phase modulation), and a focus error signal and a track error signal And an error signal detection circuit 29 for detecting the error. The wobble signal includes a carrier part having only a carrier wave having a predetermined basic period and a phase modulation wave part in which address information or the like is added to the carrier wave.
As shown in FIG. 5, the I / V amplifier 26 includes I / V amplifiers 26 a to 26 d that convert current signals from the first to fourth light receiving elements 30 a to 30 d into voltage signals (signals Sa to Sd). I have. Further, the RF signal detection circuit 28 adds all these voltage signals Sa to Sd, further binarizes the addition result, and detects it as an RF signal.
The error signal detection circuit 29 obtains a difference between the voltage signal Ra and the voltage signal Rb, binarizes the result, detects it as a focus error signal, obtains a difference between the voltage signal Rc and the voltage signal Rd, and obtains the result. Is binarized and detected as a track error signal. The detected focus error signal and track error signal are respectively output from the error signal detection circuit 29 to the servo controller 18.
The wobble signal detection circuit 27 detects a wobble signal based on the voltage signals Sc and Sd and outputs it to the decoder 17. The configuration of the wobble signal detection circuit 27 will be described later.
The decoder 17 extracts address information, a synchronization signal, and the like from ADIP information included in the wobble signal detected by the wobble signal detection circuit 27. Then, the extracted address information is output to the CPU 24 and a synchronization signal is output to the encoder 14. The decoder 17 performs reproduction processing such as demodulation and error correction processing on the RF signal detected by the RF signal detection circuit 28. Furthermore, when the reproduction data is other than music data (for example, image data, document data, etc.), the decoder 17 performs error check and error correction processing based on the check code added to the data, via the buffer manager 21. The reproduction data is stored in the buffer RAM 19.

サーボコントローラ１８は、エラー信号検出回路２９により検出されたフォーカスエラー信号に基づいて光ピックアップ装置１２のフォーカシングアクチュエータを制御する制御信号を作成し、モータドライバ１５へ出力する。また、サーボコントローラ１８は、エラー信号検出回路２９により検出されたトラックエラー信号に基づいて光ピックアップ装置１２のトラッキングアクチュエータを制御する制御信号を作成し、モータドライバ１５へ出力する。
Ｄ／Ａコンバータ２０は、光ディスク１に記録されているデータが音楽データの場合に、デコーダ１７の出力信号をアナログデータに変換し、オーディオ信号とてオーディオ機器などへ出力する。
バッファマネージャ２１は、バッファＲＡＭ１９へのデータ蓄積を管理し、蓄積されたデータ量が所定値になると、ＣＰＵ２４に通知する。
モータドライバ１５は、サーボコントローラ１８からの制御信号に基づいて、光ピックアップ装置１２のフォーカシングアクチュエータ及びトラッキングアクチュエータを駆動する。また、モータドライバ１５は、ＣＰＵ２４の指示に基づいて光ディスク１が線速度一定（ＣＬＶ方式）または回転数一定（ＣＡＶ方式）となるようにスピンドルモータ１１を制御する。さらに、モータドライバ１５は、ＣＰＵ２４の指示に基づいてシークモータを駆動し、光ピックアップ装置１２のスレッジ方向（光ディスク１の半径方向）の位置を制御する。
エンコーダ１４は、バッファＲＡＭ１９に蓄積されているデータに対して、エラー訂正コードの付加などを行い、光ディスク１への書込みデータを作成する。そして、ＣＰＵ２４からの指示に基づいて、デコーダ１７からの同期信号に同期させて、書込みデータをレーザコントロール回路１３へ出力する。
レーザコントロール回路１３は、エンコーダ１４からの書込みデータに基づいて光ピックアップ装置１２内の半導体レーザの出力を制御する。そして、レーザコントロール回路１３は、記録中に、マーク記録期間とスペース記録期間とに同期したタイミング信号をウォブル信号検出回路２７へ出力する。
インターフェース２２は、ホスト装置（例えばパーソナルコンピュータ）との双方向の通信インターフェースであり、ＡＴＡＰＩ（AT Attachment Packet Interface）、ＳＣＳＩ（Small Computer System Interface）など、標準インターフェースに準拠している。
ＣＰＵ２４は、ＲＯＭ２３に格納されているプログラムに従って前記したような各部の動作を制御するとともに、制御に必要なデータなどを一時的にＲＡＭ２５に保存する。 The servo controller 18 creates a control signal for controlling the focusing actuator of the optical pickup device 12 based on the focus error signal detected by the error signal detection circuit 29 and outputs the control signal to the motor driver 15. Further, the servo controller 18 creates a control signal for controlling the tracking actuator of the optical pickup device 12 based on the track error signal detected by the error signal detection circuit 29 and outputs the control signal to the motor driver 15.
When the data recorded on the optical disc 1 is music data, the D / A converter 20 converts the output signal of the decoder 17 into analog data and outputs it as an audio signal to an audio device or the like.
The buffer manager 21 manages data accumulation in the buffer RAM 19, and notifies the CPU 24 when the accumulated data amount reaches a predetermined value.
The motor driver 15 drives the focusing actuator and tracking actuator of the optical pickup device 12 based on a control signal from the servo controller 18. Further, the motor driver 15 controls the spindle motor 11 based on an instruction from the CPU 24 so that the optical disc 1 has a constant linear velocity (CLV method) or a constant rotation speed (CAV method). Further, the motor driver 15 drives a seek motor based on an instruction from the CPU 24 to control the position of the optical pickup device 12 in the sledge direction (radial direction of the optical disc 1).
The encoder 14 adds an error correction code to the data stored in the buffer RAM 19 to create data to be written on the optical disc 1. Based on an instruction from the CPU 24, write data is output to the laser control circuit 13 in synchronization with the synchronization signal from the decoder 17.
The laser control circuit 13 controls the output of the semiconductor laser in the optical pickup device 12 based on the write data from the encoder 14. Then, the laser control circuit 13 outputs a timing signal synchronized with the mark recording period and the space recording period to the wobble signal detection circuit 27 during recording.
The interface 22 is a bidirectional communication interface with a host device (for example, a personal computer), and conforms to a standard interface such as ATAPI (AT Attachment Packet Interface), SCSI (Small Computer System Interface).
The CPU 24 controls the operation of each unit as described above in accordance with a program stored in the ROM 23 and temporarily stores data necessary for control in the RAM 25.

図６は、従来のウォブル信号検出回路及びその出力側の構成を示したブロック図である。以下、図６に示したウォブル信号検出回路を説明する。
図示したように、Ｉ／Ｖアンプ２６ｃ、２６ｄからの電圧信号Ｓｃ、Ｓｄが入力されるサンプルホールド回路（Ｓ／Ｈ）４１ａ、４１ｂを備え、そのＳ／Ｈ４１ａ、４１ｂの出力側にはサンプルホールド後の電圧信号Ｓｃ、Ｓｄの振幅のバランスをとるバランスＡＧＣ４２を備えている。バランスＡＧＣ４２の出力側にはサンプルホールド後の電圧信号Ｓｃと電圧信号Ｓｄとの差“Ｓｃ−Ｓｄ”を演算する減算器４３を設けている。この減算器４３の出力側にはフィルタ回路４４を備え、このフィルタ回路４４は、ＢＰＦ（帯域通過フィルタ）４５により搬送周波数成分を通過させるデジタルウォブル信号用のＢＰＦ経路と、ＨＰＦ（高域通過フィルタ）４６とＬＰＦ（低域通過フィルタ）４７とにより搬送周波数成分以外の情報成分（変調成分）を通過させるアナログウォブル信号用の“ＨＰＦ＋ＬＰＦ”経路とからなる。ＢＰＦ４５の出力側には例えばコンパレータを用いた２値化器４８を設けている。
２値化器４８から得られるデジタルウォブル信号Ｓ４に対してはその安定化のためのＰＬＬ回路４９とタイミング調整用の遅延（ｄｅｌａｙ）回路５０とを順に備え、さらに、デジタルウォブル信号と同位相の正弦波（ｓｉｎ波）を生成する正弦波発生回路５１を備えている。ＰＬＬ回路４９に入力されるデジタルウォブル信号Ｓ４はＢＰＦ４５により所定周波数の搬送周波数成分を持つ搬送波部の信号であるので位相変調波部についてはＰＬＬ回路４９で補うのである。 FIG. 6 is a block diagram showing a configuration of a conventional wobble signal detection circuit and its output side. Hereinafter, the wobble signal detection circuit shown in FIG. 6 will be described.
As shown in the figure, sample hold circuits (S / H) 41a and 41b to which voltage signals Sc and Sd from the I / V amplifiers 26c and 26d are input are provided, and sample hold is provided on the output side of the S / H 41a and 41b. A balance AGC 42 for balancing the amplitudes of the subsequent voltage signals Sc and Sd is provided. On the output side of the balance AGC 42, a subtractor 43 for calculating a difference “Sc−Sd” between the voltage signal Sc after the sample hold and the voltage signal Sd is provided. A filter circuit 44 is provided on the output side of the subtractor 43. The filter circuit 44 has a BPF path for a digital wobble signal through which a carrier frequency component is passed by a BPF (band pass filter) 45, and an HPF (high pass filter). ) 46 and LPF (low-pass filter) 47, and an “HPF + LPF” path for an analog wobble signal that passes information components (modulation components) other than the carrier frequency component. On the output side of the BPF 45, for example, a binarizer 48 using a comparator is provided.
For the digital wobble signal S4 obtained from the binarizer 48, a PLL circuit 49 for stabilizing the digital wobble signal S4 and a delay circuit 50 for timing adjustment are provided in order, and the digital wobble signal S4 is in phase with the digital wobble signal. A sine wave generation circuit 51 that generates a sine wave (sin wave) is provided. Since the digital wobble signal S4 input to the PLL circuit 49 is a carrier wave signal having a carrier frequency component of a predetermined frequency by the BPF 45, the phase modulation wave part is supplemented by the PLL circuit 49.

一方、ＬＰＦ４７の次段にはそのＬＰＦ４７から得られるアナログウォブル信号Ｓ２をデジタルデータに変換するＡ／Ｄ変換器（デジタル化手段）５２を設けている。乗算器（復調手段）５３はこのＡ／Ｄ変換器５２によりデジタル値に変換されたウォブル信号（デジタル信号）と正弦波に変換されたデジタルウォブル信号（クロック信号）とを乗算する。この乗算器５３の出力側には乗算結果を積分する積分器５４を備える。なお、この積分器５４は遅延回路５０の出力に同期したタイミング信号を生成・出力するタイミング回路５５からのリセット信号によりウォブルの１周期単位でリセットされる。
積分器５４の出力側にはサンプルホールド回路（Ｓ／Ｈ）５６を介してＡＤＩＰ情報検出器５７が設けられ、ＡＤＩＰ情報Ｓ１０を出力する。ＡＤＩＰ情報検出器５７にはデコーダ１７が接続されている。このデコーダ１７は、ＡＤＩＰ情報に基づき同期信号ＡＤＩＰｓｙｎｃを検出する同期検出器６１、エラー訂正処理を行うエラー訂正部６２、エラー訂正後のＡＤＩＰ情報に基づきアドレス情報を抽出するアドレス情報抽出部６３、遅延回路６４などを備えている。
同期検出器６１により検出された同期信号ＡＤＩＰｓｙｎｃは遅延回路６４を介してエンコーダ１４に入力され、ライトタイミング信号（記録開始タイミング信号）の生成に供される。このエンコーダ１４にはＣＰＵ２４から所定タイミングでライト命令（またはリード命令）も入力され、レーザコントロール回路１３はこのライト命令がある状態でライトタイミング信号が生成されると記録動作を開始する。 On the other hand, an A / D converter (digitizing means) 52 for converting the analog wobble signal S2 obtained from the LPF 47 into digital data is provided at the next stage of the LPF 47. A multiplier (demodulating means) 53 multiplies the wobble signal (digital signal) converted into a digital value by the A / D converter 52 and the digital wobble signal (clock signal) converted into a sine wave. On the output side of the multiplier 53, an integrator 54 for integrating the multiplication result is provided. The integrator 54 is reset in units of one wobble period by a reset signal from a timing circuit 55 that generates and outputs a timing signal synchronized with the output of the delay circuit 50.
An ADIP information detector 57 is provided on the output side of the integrator 54 via a sample and hold circuit (S / H) 56, and outputs ADIP information S10. A decoder 17 is connected to the ADIP information detector 57. The decoder 17 includes a synchronization detector 61 that detects a synchronization signal ADIPsync based on ADIP information, an error correction unit 62 that performs error correction processing, an address information extraction unit 63 that extracts address information based on ADIP information after error correction, and a delay A circuit 64 is provided.
The synchronization signal ADIPsync detected by the synchronization detector 61 is input to the encoder 14 via the delay circuit 64, and used for generating a write timing signal (recording start timing signal). A write command (or read command) is also input to the encoder 14 from the CPU 24 at a predetermined timing, and the laser control circuit 13 starts a recording operation when a write timing signal is generated in the presence of the write command.

図７は図６に示した構成に、アナログ積分処理部５８を追加し、デジタル信号処理部５９（図６ではＰＬＬ回路４９〜正弦波発生回路５１、乗算器５３〜ＡＤＩＰ情報検出器５７）から積分器５４とＳ／Ｈ回路５６を削除したものである。
図７に示したように、アナログウォブル信号Ｓ２はアナログ積分部５８に入り、第１の積分器（Ｉｎｔｅｇ１）７１ではウォブル信号の最初の１／２周期の期間だけそのウォブル信号を積分し、残りの１／２周期の間にリセットされる。図８に示したＩＮＴ１、ＩＮＴ２は積分タイミングを示す波形であり、ＣＬＲ１、ＣＬＲ２は積分出力リセットを示す波形である（信号がＨｉｇｈレベルのときに積分／リセット）。但し、図９に示したように、積分タイミングパルス（図９ではＩＮＴ１）の中心はアナログウォブル（ＷＢＬ）信号の１／２周期の中心（つまり１／４周期の位置）に設定するのが良い。また積分タイミングとリセットの間隔は可能な限り開ける方が良い。
また、第２の積分器（ＩＮＴＥＧ２）７２では、第１の積分器（ＩＮＴＥＧ１）７１と同じ動作を１／２周期ずらして行う。積分器７１、７２の出力波形は図８に示したＩＮＴＥＧ１出力Ｓ１７とＩＮＴＥＧ２出力Ｓ１８である。なお、前記積分器７１、７２は第１の積分手段を実現している。
この後、出力Ｓ１７とＳ１８はマルチプレクサ（ＭＵＸ）７３に入力され、図８に示したＳＥＬ１のタイミングで、ＩＮＴＥＧ１出力Ｓ１７とＩＮＴＥＧ２出力Ｓ１８が交互に選択される（ＳＥＬ１波形がＨｉｇｈのときにＩＮＴＥＧ１出力を選択し、ＳＥＬ１波形がＬｏｗのときにＩＮＴＥＧ２出力を選択）。その結果が、ＷＢＬＯ波形Ｓ１９となり、デジタル信号処理部５９に入力され、Ａ／Ｄ変換器５２によりＡ／Ｄ変換される。なお、第２のタイミング回路７４は第１の積分器７１、第２の積分器７２、及びマルチプレクサ７３へ出力するタイミングパルスを生成する。 7 adds an analog integration processing unit 58 to the configuration shown in FIG. 6, and from the digital signal processing unit 59 (in FIG. 6, PLL circuit 49 to sine wave generation circuit 51, multiplier 53 to ADIP information detector 57). The integrator 54 and the S / H circuit 56 are omitted.
As shown in FIG. 7, the analog wobble signal S2 enters the analog integrator 58, and the first integrator (Integr1) 71 integrates the wobble signal for the period of the first half cycle of the wobble signal, and the rest. It is reset during 1/2 period. INT1 and INT2 shown in FIG. 8 are waveforms indicating integration timing, and CLR1 and CLR2 are waveforms indicating integration output reset (integration / reset when the signal is at a high level). However, as shown in FIG. 9, the center of the integration timing pulse (INT1 in FIG. 9) should be set to the center of the half cycle of the analog wobble (WBL) signal (that is, the position of the quarter cycle). . Also, it is better to open the integration timing and reset interval as much as possible.
In the second integrator (INTEG2) 72, the same operation as that of the first integrator (INTEG1) 71 is performed with a ½ cycle shift. The output waveforms of the integrators 71 and 72 are the INTEG1 output S17 and the INTEG2 output S18 shown in FIG. The integrators 71 and 72 implement first integration means.
Thereafter, the outputs S17 and S18 are input to the multiplexer (MUX) 73, and the INTEG1 output S17 and the INTEG2 output S18 are alternately selected at the timing of SEL1 shown in FIG. 8 (INTEG1 output when the SEL1 waveform is High). And select INTEG2 output when the SEL1 waveform is Low). The result is a WBLO waveform S 19, which is input to the digital signal processing unit 59 and A / D converted by the A / D converter 52. The second timing circuit 74 generates timing pulses to be output to the first integrator 71, the second integrator 72, and the multiplexer 73.

Ａ／Ｄ変換は、図９に示したように、積分タイミングパルス（ＩＮＴ１／２）とリセットタイミングパルス（ＣＬＲ１／２）の間に行う。Ａ／Ｄ変換のサンプリングはウォブル１周期に２回行えばよい（ＩＮＴＥＧ１積分結果に対して１回、ＩＮＴＥＧ２積分結果に対して１回サンプリングする）。その後、Ａ／Ｄ変換器出力Ｓ２０（デジタル信号）は、図８に示したような信号波形になり、正弦波Ｓ２３（クロック信号に相当し分解能はウォブル１周期に２回でよいので正弦波というより矩形波）が乗算器５３により乗算される。この乗算の結果、Ｓ２１は図８に示したようになり、そこから、ＡＤＩＰ情報Ｓ２２が得られる。
Ａ／Ｄ変換器５２の負荷を１６サンプルと２サンプルで比較すると以下のようになる。光ディスク装置１０が１６倍速で動作する場合、ウォブル１周期の時間は７６．５ｎｓである。したがって、このとき、ウォブル１周期につき１６回サンプリングした場合、４．７８ｎｓに１回サンプリングしなければならない。しかし、ウォブル１周期につき２回サンプリングした場合は、３８．２５ｎｓに１回サンプリングすればよいので、Ａ／Ｄ変換器５２の負荷を低減でききる。
しかし、アナログ積分部５８における積分タイミングパルスの中心がアナログウォブル信号の１／２周期の中心からずれてしまうと、積分器出力の振幅も小さくなってしまい、その結果、ＡＤＩＰ情報（Ｓ１０）の信頼性を低下させるという問題が残っている。
以下に示す本発明の実施形態では、そのような問題を解決して、積分タイミングパルスの中心が常にアナログＷＢＬ信号の１／２周期の中心にくるようにしている。 As shown in FIG. 9, A / D conversion is performed between the integration timing pulse (INT1 / 2) and the reset timing pulse (CLR1 / 2). The A / D conversion may be sampled twice in one wobble period (sampling once for the INTEG1 integration result and once for the INTEG2 integration result). Thereafter, the A / D converter output S20 (digital signal) has a signal waveform as shown in FIG. 8, and is referred to as a sine wave S23 (corresponding to a clock signal, and the resolution may be twice in one wobble period. A more rectangular wave) is multiplied by the multiplier 53. As a result of this multiplication, S21 is as shown in FIG. 8, from which ADIP information S22 is obtained.
When the load of the A / D converter 52 is compared between 16 samples and 2 samples, it is as follows. When the optical disc apparatus 10 operates at 16 times speed, the time of one wobble period is 76.5 ns. Therefore, at this time, if sampling is performed 16 times per wobble period, it must be sampled once every 4.78 ns. However, when sampling is performed twice per wobble period, it is only necessary to sample once at 38.25 ns, so that the load on the A / D converter 52 can be reduced.
However, if the center of the integration timing pulse in the analog integrator 58 deviates from the center of the half cycle of the analog wobble signal, the amplitude of the integrator output also decreases, and as a result, the reliability of the ADIP information (S10) There remains a problem of degrading sex.
In the embodiment of the present invention described below, such a problem is solved so that the center of the integration timing pulse is always at the center of the half period of the analog WBL signal.

［第１の実施形態］
図１０は、第１の実施形態のウォブル信号復調装置を示す構成ブロック図である。図示したように、このウォブル信号復調装置は、図７に示した回路構成に加えて第３の積分器（ＩＮＴＥＧ３、請求項１記載の第２の積分手段に相当する）７６、第２のＡ／Ｄ変換器（ＡＤＣ２）７７、遅延回路７８を備え、さらに、第２のタイミング回路７４ａが、図７に示した第２のタイミング回路７４の生成するタイミングパルスのほかにタイミングパルスＣＬＲ３、ＩＮＴ３を生成するように構成されている。なお、第２のＡ／Ｄ変換器７７及び遅延回路７８は請求項１記載の遅延量生成手段を実現している。
アナログウォブル信号Ｓ２は第１、第２の積分器７１、７２だけではなく第３の積分器７６にも入力される。また、第３の積分器７６には、積分タイミングパルスＩＮＴ３と、積分出力をリセットするリセットタイミングパルスＣＬＲ３も入力される。図１１に示したように、ＩＮＴ３は、ＩＮＴ１に対して位相が９０°遅れた信号である。ＣＬＲ３もＣＬＲ１から位相が９０°遅れた信号である。
図１１に示したように、積分タイミングパルスＩＮＴ１／２の中心はアナログＷＢＬ信号の１／２周期の中心、つまり１／４周期の位置に設定されている一方、ＩＮＴ３のタイミングを前記した位置に設定して第３の積分器（ＩＮＴＥＧ３）７６ではそのような位置関係にあるウォブル信号を図１２に示した（２）から（４）までの期間について積分する。そして、（５）から（６）の間に積分出力をリセットする。第３の積分器７６はこの動作を繰り返すのであるが、ここでＩＮＴ３のＨｉｇｈ期間がちょうど（２）から（４）までの間にあれば、ＩＮＴ３の１パルスによる積分結果は基準レベル（図１２に示した横線）になるはずである。なお、ＩＮＴ３はＩＮＴ１に対して位相が９０°遅れた信号であるので、ＩＮＴ３のＨｉｇｈ期間が（２）から（４）の位置にあるということはＩＮＴ１のＨｉｇｈ期間が（１）から（３）の間にあるということ、つまり、ＩＮＴ１の中心がアナログＷＢＬ信号の１／２周期の中心である１／４周期の位置にあるということである。 [First Embodiment]
FIG. 10 is a block diagram showing the configuration of the wobble signal demodulator according to the first embodiment. As shown in the figure, this wobble signal demodulating device includes a third integrator (INTEG3, which corresponds to the second integrating means according to claim 1) 76, a second A in addition to the circuit configuration shown in FIG. / D converter (ADC2) 77 and delay circuit 78, and further, the second timing circuit 74a generates timing pulses CLR3 and INT3 in addition to the timing pulses generated by the second timing circuit 74 shown in FIG. Configured to generate. Note that the second A / D converter 77 and the delay circuit 78 realize the delay amount generating means described in claim 1.
The analog wobble signal S2 is input not only to the first and second integrators 71 and 72 but also to the third integrator 76. The third integrator 76 also receives an integration timing pulse INT3 and a reset timing pulse CLR3 that resets the integration output. As shown in FIG. 11, INT3 is a signal whose phase is delayed by 90 ° with respect to INT1. CLR3 is also a signal whose phase is delayed by 90 ° from CLR1.
As shown in FIG. 11, the center of the integration timing pulse INT1 / 2 is set to the center of the 1/2 cycle of the analog WBL signal, that is, the position of the 1/4 cycle, while the timing of INT3 is set to the position described above. Then, the third integrator (INTEG3) 76 integrates the wobble signal having such a positional relationship for the period from (2) to (4) shown in FIG. Then, the integral output is reset between (5) and (6). The third integrator 76 repeats this operation. Here, if the high period of INT3 is between (2) and (4), the integration result by one pulse of INT3 is the reference level (FIG. 12). It should be a horizontal line as shown in. Since INT3 is a signal whose phase is delayed by 90 ° with respect to INT1, the high period of INT3 is in the position from (2) to (4). The high period of INT1 is from (1) to (3). That is, the center of INT1 is at the position of a quarter period that is the center of the half period of the analog WBL signal.

図１３は積分タイミングパルスＩＮＴ１／２の中心をアナログＷＢＬ信号の１／２周期の中心（つまり１／４周期の位置）からずらした場合を示している。ＩＮＴ１／２の中心がアナログＷＢＬ信号の１／２周期の中心からずれているので、第１、第２の積分器７１、７２の出力の積分振幅ａ（図１３参照）が小さくなっている。その結果、ＷＢＬＯ振幅も小さくなってしまっており、期間ｂ（図１３参照）のズレのあるＩＮＴ１／２においてアナログＷＢＬ信号を積分した情報はＡＤＩＰ情報Ｓ１０の信頼性を低下させる。
前記したように、積分タイミングパルスＩＮＴ１／２の中心がアナログＷＢＬ信号の１／２周期の中心にある場合、ＩＮＴ３の１パルスによる第３の積分器７６の積分結果は基準レベルになる。それに対して、前記したようなズレがあった場合、ＩＮＴ３の１パルスによる第３の積分器（ＩＮＴＥＧ３）７６の積分結果も図１１に示したように基準レベルにはならない。
したがって、ＩＮＴ３のパルスによる第３の積分器７６の積分結果を用いれば、積分タイミングパルスＩＮＴ１／２の中心がアナログＷＢＬ信号の１／２周期の中心（つまり１／４周期の位置）からずれているかどうかを判断できる。但し、ずれているかどうかの判断に用いる第３の積分器７６の出力はウォブル信号中の位相変調されていない部分の情報を用いる必要がある。
ＩＮＴ１を図１２に示した（１）〜（３）に合わせるには、まず、ＣＰＵ２４が、第３の積分器７６の積分出力を第２のＡ／Ｄ変換器７７から積分タイミング情報として得て、基準レベルか否かを判定する。そして、基準レベルより下であれば、ＣＰＵ２４はＩＮＴ１／２の位相が遅れていると判断し、図１０に示した遅延回路７８の遅延量α（ｄｅｌａｙα）を減らす。また、第３の積分器７６の積分出力が基準レベルより上であれば、ＩＮＴ１／２の位相が進んでいると判断し、遅延量αを増やす。
この実施形態では、このような処理を例えば変速ごととか個々の製品ごとに行うことにより常に積分タイミングパルスの中心がアナログＷＢＬ信号の１／２周期の中心にくるように調整でき、したがって、ＡＤＩＰ情報Ｓ１０の信頼性を向上させることができる。 FIG. 13 shows a case where the center of the integration timing pulse INT1 / 2 is shifted from the center of the half cycle of the analog WBL signal (that is, the position of the quarter cycle). Since the center of INT1 / 2 is shifted from the center of the 1/2 period of the analog WBL signal, the integrated amplitude a (see FIG. 13) of the outputs of the first and second integrators 71 and 72 is small. As a result, the WBLO amplitude is also reduced, and the information obtained by integrating the analog WBL signal at INT1 / 2 where the period b (see FIG. 13) is shifted reduces the reliability of the ADIP information S10.
As described above, when the center of the integration timing pulse INT1 / 2 is at the center of the half period of the analog WBL signal, the integration result of the third integrator 76 by one pulse of INT3 becomes the reference level. On the other hand, when there is a deviation as described above, the integration result of the third integrator (INTEG3) 76 by one pulse of INT3 does not become the reference level as shown in FIG.
Therefore, if the integration result of the third integrator 76 using the INT3 pulse is used, the center of the integration timing pulse INT1 / 2 is shifted from the center of the half cycle of the analog WBL signal (that is, the position of the 1/4 cycle). Can be determined. However, the output of the third integrator 76 used for determining whether or not there is a shift needs to use information of a part not subjected to phase modulation in the wobble signal.
In order to match INT1 with (1) to (3) shown in FIG. 12, first, the CPU 24 obtains the integration output of the third integrator 76 from the second A / D converter 77 as integration timing information. It is determined whether or not the reference level. If it is below the reference level, the CPU 24 determines that the phase of INT1 / 2 is delayed and reduces the delay amount α (delay α) of the delay circuit 78 shown in FIG. If the integration output of the third integrator 76 is above the reference level, it is determined that the phase of INT1 / 2 has advanced, and the delay amount α is increased.
In this embodiment, the center of the integration timing pulse can always be adjusted to the center of the half cycle of the analog WBL signal by performing such processing for each shift or for each individual product. The reliability of S10 can be improved.

［第２の実施形態］
この実施形態では、第１の実施形態に示した第１、第２の積分器７１、７２のそれぞれの積分結果をサンプルホールドするサンプルホールド回路（Ｓ／Ｈ、請求項１記載のサンプルホールド手段に相当する）を備え、前記したＡ／Ｄ変換器５２は前半部分のサンプルホールド結果に対応する１つのデジタル値と後半部分のサンプルホールド結果に対応する１つのデジタル値を出力する。以下、第２の実施形態について詳細に説明する。
図１４は第２の実施形態のウォブル信号復調装置である。図示したように、図１０に示した回路構成にＳ／Ｈ７９、８０を追加したものである。
図１５にこの実施形態のウォブル信号復調装置要部の波形・タイミングチャートを示す。図示したように、積分タイミングパルスＩＮＴ１、２の中心はアナログＷＢＬ信号の１／２周期の中心（つまり１／４周期の位置）に設定している。そして、それぞれの積分タイミングとリセットタイミングの間にＳ／Ｈ１、Ｓ／Ｈ２パルスを入れる。図１７に、積分器７１、７２の出力波形をＩＮＴＥＧ１出力Ｓ１７、ＩＮＴＥＧ２出力波形Ｓ１８として示す。
この後、ＩＮＴＥＧ１／２出力Ｓ１７、Ｓ１８はＳ／Ｈ７９、８０に入力される。図１７に、Ｓ／Ｈ７９、８０の出力波形をＳＨ１／２出力として示す。そのＳＨ１／２出力はＭＵＸ７３に入力され、図１５、図１７に示したＳＥＬ１のタイミングでＳＨ１出力とＳＨ２出力が交互に選択される（ＳＥＬ１波形がＨｉｇｈのときはＳＨ１出力を選択し、ＳＥＬ１波形がＬｏｗのときはＳＨ２出力を選択）。その結果がＷＢＬＯ波形Ｓ２５となり、デジタル信号処理部５９ａに入力され、Ａ／Ｄ変換器５２によりＡ／Ｄ変換される。Ａ／Ｄ変換のサンプリングは、図１５に示したように、ＳＥＬ１がＨｉｇｈのときに１回、ＳＥＬ１がＬｏｗのときに１回行う（ＩＮＴＥＧ１積分結果に対して１回サンプリングし、ＩＮＴＥＧ２積分結果に対して１回サンプリングする）。つまり、Ａ／Ｄ変換のサンプリングはウォブル１周期に２回行えばよい。
その後、Ａ／Ｄ変換器５２の出力Ｓ２０は図８に示したような信号波形になり、正弦波Ｓ２３（分解能はウォブル１周期に２回でよいので正弦波というより矩形波）が乗算される。乗算結果の波形Ｓ２１は図８に示したようになり、そこから、ＡＤＩＰ情報Ｓ２２が得られる。
なお、図１４に示したように、第２の実施形態においても第３の積分器７６などを備え、その積分結果から遅延量を求めてタイミングパルスのタイミング調整を行っている。 [Second Embodiment]
In this embodiment, a sample-and-hold circuit (S / H) that samples and holds each integration result of the first and second integrators 71 and 72 shown in the first embodiment is provided in the sample-and-hold means according to claim 1. The A / D converter 52 outputs one digital value corresponding to the first half sample hold result and one digital value corresponding to the second half sample hold result. Hereinafter, the second embodiment will be described in detail.
FIG. 14 shows a wobble signal demodulator according to the second embodiment. As shown, S / H 79 and 80 are added to the circuit configuration shown in FIG.
FIG. 15 shows a waveform / timing chart of the main part of the wobble signal demodulator of this embodiment. As shown in the figure, the centers of the integration timing pulses INT1 and INT2 are set to the center of the half cycle of the analog WBL signal (that is, the position of the quarter cycle). Then, S / H1 and S / H2 pulses are inserted between each integration timing and reset timing. FIG. 17 shows the output waveforms of the integrators 71 and 72 as the INTEG1 output S17 and the INTEG2 output waveform S18.
Thereafter, the INTEG1 / 2 outputs S17 and S18 are input to S / H 79 and 80, respectively. FIG. 17 shows the output waveforms of S / H 79 and 80 as SH1 / 2 outputs. The SH1 / 2 output is input to the MUX 73, and the SH1 output and the SH2 output are alternately selected at the timing of SEL1 shown in FIGS. 15 and 17 (when the SEL1 waveform is High, the SH1 output is selected and the SEL1 waveform is selected). When SH is Low, select SH2 output). The result is a WBLO waveform S25, which is input to the digital signal processor 59a and A / D converted by the A / D converter 52. As shown in FIG. 15, sampling of A / D conversion is performed once when SEL1 is High and once when SEL1 is Low (sampling is performed once for the INTEG1 integration result, and the INTEG2 integration result is obtained). Sampling once). That is, A / D conversion sampling may be performed twice in one wobble period.
Thereafter, the output S20 of the A / D converter 52 has a signal waveform as shown in FIG. 8, and is multiplied by a sine wave S23 (a rectangular wave rather than a sine wave because the resolution may be twice in one wobble period). . The multiplication result waveform S21 is as shown in FIG. 8, from which ADIP information S22 is obtained.
As shown in FIG. 14, the second embodiment also includes the third integrator 76 and the like, and the timing pulse timing is adjusted by obtaining the delay amount from the integration result.

前記したようにＳ／Ｈ回路７９、８０を追加する効果はＡ／Ｄ変換のサンプリングタイミングのマージンが増やせるところにある。図１６はサンプルホールドしない場合の積分結果である。サンプルホールドしない場合は積分が終わってからリセットするまでの間にＡ／Ｄ変換のサンプリングを行わなければいけないので、積分パルスがＷＢＬ１／２周期の時間で、リセットパルスがＷＢＬ１／４周期の時間とすると、Ａ／Ｄ変換のタイミングマージンはＷＢＬ１／４周期の時間となる。しかし、Ｓ／Ｈ回路７９、８０を挿入すれば、ＳＥＬ１の１／２周期の時間がＡ／Ｄ変換のタイミングマージンとなる。つまり、ＷＢＬ１／２周期の時間をＡ／Ｄ変換のタイミングマージンとすることができる。なお、Ａ／Ｄ変換ではアナログ信号の１点をサンプリングしてデジタル信号にするのに対して、Ｓ／Ｈ回路では、積分結果でアナログ的に充電してその充電した信号をホールドするので、Ｓ／Ｈ１、Ｓ／Ｈ２パルスはいずれも積分タイミングとリセットタイミングの間（ＷＢＬ１／４周期）に入れる必要はあっても、タイミングのズレがＡ／Ｄ変換の場合のように問題になることはない。
以上、請求項記載の円盤状記録メディアが光ディスクであり、記録再生装置が光ディスク装置の場合で説明したが、本発明が実施可能な円盤状記録メディアは光ディスクに制限されず、例えば磁気ディスクであってもよいし、記録再生装置は例えば磁気ディスク装置であってもよい。 As described above, the effect of adding the S / H circuits 79 and 80 is that the margin of the sampling timing of A / D conversion can be increased. FIG. 16 shows an integration result when the sample hold is not performed. If sample hold is not performed, A / D conversion sampling must be performed after integration is completed until reset, so that the integration pulse has a WBL1 / 2 period time and the reset pulse has a WBL1 / 4 period time. Then, the timing margin for A / D conversion is a time of WBL 1/4 cycle. However, if the S / H circuits 79 and 80 are inserted, a half period of SEL1 becomes a timing margin for A / D conversion. That is, the time of WBL1 / 2 period can be used as the timing margin for A / D conversion. In the A / D conversion, one point of the analog signal is sampled and converted into a digital signal, whereas in the S / H circuit, the integration result is charged in an analog manner and the charged signal is held. Even if both the / H1 and S / H2 pulses need to be inserted between the integration timing and the reset timing (WBL 1/4 cycle), the timing deviation does not cause a problem as in the case of A / D conversion. .
As described above, the disk-shaped recording medium described in the claims is an optical disk and the recording / reproducing apparatus is an optical disk apparatus. However, the disk-shaped recording medium in which the present invention can be implemented is not limited to an optical disk, for example, a magnetic disk. Alternatively, the recording / reproducing device may be a magnetic disk device, for example.

本発明の一実施形態を示す光ディスク要部の説明図。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 本発明の一実施形態を示す光ディスク装置要部の構成ブロック図。1 is a configuration block diagram of a main part of an optical disc apparatus showing an embodiment of the present invention. 本発明の一実施形態を示す光ディスク装置要部の説明図。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 本発明の一実施形態を示す光ディスク装置要部の他の説明図。The other explanatory view of the principal part of the optical disk device which shows one embodiment of the present invention. 本発明の一実施形態を示す光ディスク装置要部の他の説明図。The other explanatory view of the principal part of the optical disk device which shows one embodiment of the present invention. 本発明の一実施形態を示すウォブル信号復調装置の構成ブロック図。1 is a configuration block diagram of a wobble signal demodulator showing an embodiment of the present invention. 本発明の一実施形態を示すウォブル信号復調装置要部の構成ブロック図。1 is a configuration block diagram of a main part of a wobble signal demodulator showing an embodiment of the present invention. 本発明の一実施形態を示すウォブル信号復調装置要部のタイミング波形図。The timing waveform figure of the wobble signal demodulation apparatus principal part which shows one Embodiment of this invention. 本発明の一実施形態を示すウォブル信号復調装置要部の他のタイミング波形図。The other timing waveform figure of the wobble signal demodulation apparatus principal part which shows one Embodiment of this invention. 本発明の第１の実施形態を示すウォブル信号復調装置要部の構成ブロック図。1 is a configuration block diagram of a main part of a wobble signal demodulator showing a first embodiment of the present invention. 本発明の第１の実施形態を示すウォブル信号復調装置要部のタイミング波形図。The timing waveform figure of the wobble signal demodulation apparatus principal part which shows the 1st Embodiment of this invention. 本発明の第１の実施形態を示すウォブル信号復調装置要部の他のタイミング波形図。The other timing waveform figure of the wobble signal demodulation apparatus principal part which shows the 1st Embodiment of this invention. 本発明の第１の実施形態を示すウォブル信号復調装置要部の他のタイミング波形図。The other timing waveform figure of the wobble signal demodulation apparatus principal part which shows the 1st Embodiment of this invention. 本発明の第２の実施形態を示すウォブル信号復調装置要部の構成ブロック図。The block diagram of the configuration of the main part of the wobble signal demodulator showing the second embodiment of the present invention. 本発明の第２の実施形態を示すウォブル信号復調装置要部のタイミング波形図。The timing waveform figure of the wobble signal demodulation apparatus principal part which shows the 2nd Embodiment of this invention. 本発明の第２の実施形態に係るウォブル信号復調装置要部のタイミング波形図。The timing waveform figure of the wobble signal demodulation apparatus principal part which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態を示すウォブル信号復調装置要部の他のタイミング波形図。The other timing waveform figure of the wobble signal demodulation apparatus principal part which shows the 2nd Embodiment of this invention. 従来技術の一例を示すウォブル信号復調装置要部の構成ブロック図。The block diagram of the configuration of the main part of the wobble signal demodulator showing an example of the prior art. 従来技術の一例を示すウォブル信号復調装置要部のタイミング波形図。The timing waveform figure of the wobble signal demodulation apparatus principal part which shows an example of a prior art.

符号の説明Explanation of symbols

１…光ディスク、１０…光ディスク装置、１６…アナログ信号処理回路、２４…ＣＰＵ、２７…ウォブル信号復調装置、５１…正弦波発生回路、５２…Ａ／Ｄ変換器、５３…乗算器、５４…積分器、５５…タイミング回路、５７…ＡＤＩＰ情報検出器、５８…アナログ積分部、５９…デジタル信号処理部、７１…第１の積分器、７２…第２の積分器、７４…第２のタイミング回路、７６…第３の積分器、７７…第２のＡ／Ｄ変換器、７８…遅延回路、７９ ８０…サンプルホールド回路   DESCRIPTION OF SYMBOLS 1 ... Optical disk, 10 ... Optical disk apparatus, 16 ... Analog signal processing circuit, 24 ... CPU, 27 ... Wobble signal demodulation apparatus, 51 ... Sine wave generation circuit, 52 ... A / D converter, 53 ... Multiplier, 54 ... Integration , 55 ... timing circuit, 57 ... ADIP information detector, 58 ... analog integrator, 59 ... digital signal processor, 71 ... first integrator, 72 ... second integrator, 74 ... second timing circuit 76 ... third integrator, 77 ... second A / D converter, 78 ... delay circuit, 79 80 ... sample and hold circuit

Claims (5)

蛇行したトラックが形成された円盤状記録メディアの記録面から取得された、所定の基本周期の搬送波を有する搬送波部とその搬送波に所定の情報が付加された位相変調波部とを含むウォブル信号を復調するウォブル信号復調装置であって、前記搬送波から生成されたクロック信号に同期して前記ウォブル信号を前記基本周期の前半部分と後半部分とに分けてそれぞれ積分する第１の積分手段と、前記前半部分の積分結果に対応する少なくとも１つのデジタル値と前記後半部分の積分結果に対応する少なくとも１つのデジタル値とに基づいてデジタル信号を生成するデジタル化手段と、前記デジタル信号と前記クロック信号とに基づいて前記位相変調波部の位相復調を行う復調手段と、前記搬送波部から生成されたクロック信号に同期して前記ウォブル信号を、前記基本周期の中心を積分期間の中心として積分する第２の積分手段と、前記第２の積分手段による積分結果に対応して前記第１の積分手段の積分タイミングを調整するための遅延量を生成する遅延量生成手段と、を備えたことを特徴とするウォブル信号復調装置。   A wobble signal obtained from a recording surface of a disk-shaped recording medium on which a meandering track is formed, including a carrier wave part having a carrier wave having a predetermined basic period and a phase modulation wave part having predetermined information added to the carrier wave. A wobble signal demodulating device for demodulating, wherein the wobble signal is divided into a first half part and a second half part of the fundamental period in synchronization with a clock signal generated from the carrier wave, and first integrating means, Digitizing means for generating a digital signal based on at least one digital value corresponding to the integration result of the first half part and at least one digital value corresponding to the integration result of the second half part; the digital signal and the clock signal; And a demodulating means for demodulating the phase of the phase-modulated wave section based on a clock signal generated from the carrier section A second integrating means for integrating the wobble signal with the center of the fundamental period as the center of the integration period; and adjusting the integration timing of the first integrating means in accordance with the integration result of the second integrating means. A wobble signal demodulating device comprising: a delay amount generating means for generating a delay amount of 請求項１記載のウォブル信号復調装置において、前記第１の積分手段のそれぞれの積分結果をサンプルホールドするサンプルホールド手段を備え、前記デジタル化手段は、前半部分の積分結果に対応する少なくとも１つのデジタル値と前記後半部分の積分結果に対応する少なくとも１つのデジタル値のそれぞれを前記サンプルホールド手段によりサンプルホールドされたそれぞれの結果から得る構成にしたことを特徴とするウォブル信号復調装置。   2. The wobble signal demodulator according to claim 1, further comprising sample-hold means for sample-holding each integration result of said first integration means, wherein said digitizing means includes at least one digital corresponding to the integration result of the first half portion. An apparatus for demodulating a wobble signal, characterized in that a value and at least one digital value corresponding to the integration result of the latter half are obtained from each result sampled and held by the sample and hold means. 請求項１または請求項２記載のウォブル信号復調装置において、前記遅延量生成手段により生成された遅延量に応じて積分タイミング信号のタイミングを調整し、前記第１の積分手段はタイミングを調整された積分タイミング信号を用いて積分を行う構成にしたことを特徴とするウォブル信号復調装置。   3. The wobble signal demodulator according to claim 1, wherein the timing of the integration timing signal is adjusted according to the delay amount generated by the delay amount generating means, and the timing of the first integrating means is adjusted. A wobble signal demodulator characterized in that integration is performed using an integration timing signal. 蛇行したトラックが形成された円盤状記録メディアの記録面から取得されたウォブル信号を復調するウォブル信号復調装置を備えた記録再生装置であって、請求項１乃至請求項３の何れか１項に記載のウォブル信号復調装置を備えたことを特徴とする記録再生装置。   4. A recording / reproducing apparatus comprising a wobble signal demodulating device for demodulating a wobble signal acquired from a recording surface of a disc-shaped recording medium on which a meandering track is formed. A recording / reproducing apparatus comprising the wobble signal demodulator described above. 蛇行したトラックが形成された記録メディアの記録面から取得された、所定の基本周期の搬送波を有する搬送波部とその搬送波に所定の情報が付加された位相変調波部とを含むウォブル信号を復調するウォブル信号復調方法であって、前記搬送波部から生成されたクロック信号に同期して、前記ウォブル信号を前記基本周期の前半部分と後半部分とに分けてそれぞれ積分する第１の積分工程と、前記前半部分の積分結果に対応する少なくとも１つの第１のデジタル値と前記後半部分の積分結果に対応する少なくとも１つの第２のデジタル値とに基づいてデジタル信号を生成するデジタル化工程と、前記デジタル信号と前記クロック信号とに基づいて前記位相変調波部の位相復調を行う復調工程と、前記搬送波部から生成されたクロック信号に同期して前記ウォブル信号を前記基本周期の中心部分を積分期間の中心として積分する第２の積分工程と、その積分結果を用いて前記第１の積分工程の積分タイミングを調整するための遅延量を生成する遅延量生成工程と、を備えることを特徴とするウォブル信号復調方法。   Demodulate a wobble signal obtained from a recording surface of a recording medium on which a meandering track is formed, including a carrier wave part having a carrier wave having a predetermined basic period and a phase modulation wave part having predetermined information added to the carrier wave. A wobble signal demodulating method, wherein the wobble signal is divided into a first half part and a second half part of the fundamental period in synchronization with a clock signal generated from the carrier wave part, respectively, and the first integration step, A digitizing step for generating a digital signal based on at least one first digital value corresponding to the integration result of the first half part and at least one second digital value corresponding to the integration result of the second half part; A demodulation step of performing phase demodulation of the phase-modulated wave unit based on a signal and the clock signal, and a clock signal generated from the carrier wave unit A second integration step of integrating the wobble signal with the central portion of the fundamental period as the center of the integration period, and a delay amount for adjusting the integration timing of the first integration step using the integration result A wobble signal demodulation method comprising: generating a delay amount.

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