JP2006303752A - Imaging apparatus - Google Patents
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Abstract
Description
本発明は、物理量分布検知の半導体装置の一例である撮像装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布をアナログの電気信号として読み出しデジタルのデータに変換して外部に出力する仕組みに関する。 The present invention relates to an imaging apparatus which is an example of a semiconductor device for physical quantity distribution detection. More specifically, for example, a plurality of unit components that are sensitive to electromagnetic waves input from the outside such as light and radiation are arranged, and the physical quantity distribution converted into an electric signal by the unit components is analog. The present invention relates to a mechanism for reading out electrical signals as electrical signals, converting them into digital data, and outputting them externally.
光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。 2. Description of the Related Art Physical quantity distribution detection semiconductor devices in which a plurality of unit components (for example, pixels) that are sensitive to electromagnetic waves input from the outside such as light and radiation are arranged in a line or matrix form are used in various fields. ing.
たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。ここで“固体”とは半導体製であることを意味している。 For example, in the field of video equipment, a CCD (Charge Coupled Device) type, a MOS (Metal Oxide Semiconductor) type, or a CMOS (Complementary Metal-oxide Semiconductor) type solid-state imaging device that detects light (an example of an electromagnetic wave) in a physical quantity. It is used. These read out, as an electrical signal, a physical quantity distribution converted into an electrical signal by a unit component (a pixel in a solid-state imaging device). Here, “solid” means made of semiconductor.
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。 Further, in some solid-state imaging devices, an amplifying solid-state imaging device (APS; Active Pixel Sensor) that has a driving transistor for amplification in a pixel signal generation unit that generates a pixel signal corresponding to the signal charge generated in the charge generation unit. There is an amplification type solid-state imaging device including a pixel having a configuration (also called a gain cell). For example, many CMOS solid-state imaging devices have such a configuration.
このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。 In such an amplification type solid-state imaging device, in order to read out a pixel signal to the outside, address control is performed on a pixel unit in which a plurality of unit pixels are arranged, and signals from individual unit pixels are arbitrarily selected. I am trying to read it out. That is, the amplification type solid-state imaging device is an example of an address control type solid-state imaging device.
たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。 For example, an amplification type solid-state imaging device which is a kind of XY address type solid-state imaging device in which unit pixels are arranged in a matrix form an active element (MOS transistor) such as a MOS structure in order to give the pixel itself an amplification function. ) To form a pixel. That is, signal charges (photoelectrons) accumulated in a photodiode which is a photoelectric conversion element are amplified by the active element and read out as image information.
この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出して外部に出力する方式が多く用いられている。また、画素部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある（たとえば特許文献１，２を参照）。
In this type of XY address type solid-state imaging device, for example, a plurality of pixel transistors are arranged in a two-dimensional matrix to form a pixel unit, and a signal charge corresponding to incident light for each line (row) or each pixel. Accumulation is started, and a current or voltage signal based on the accumulated signal charge is sequentially read out from each pixel by addressing. Here, in the MOS (including CMOS) type, as an example of address control, a method of simultaneously accessing one row, reading out pixel signals from the pixel unit in units of rows, and outputting them to the outside is often used. Also, there may be employed a method in which an analog pixel signal read from the pixel unit is converted into digital data by an analog-digital conversion device (AD conversion device; Analog Digital Converter) and then output to the outside ( For example, see
しかしながら、上記特許文献１，２に記載のように、ＡＤ変換の方式には回路規模や処理速度や分解能などの観点から様々なものがあり、そのＡＤ変換処理に使用されるクロック（特にＡＤ変換クロックという）の周波数は、方式や処理速度や分解能などの観点から最適なものが設定される。一方、ＡＤ変換処理で得られたデジタルデータを外部に出力する際には、ある決められた時間内に所定数のデータを外部に出力するべく、その出力処理に使用されるクロック（特にデータ出力クロックあるいは転送クロックもしくはデータ通信クロックという）の周波数が最適なものに設定される。また、パラレルデータで出力するのかシリアルデータで出力するのかなどによっても、データ出力クロックの周波数が異なる。
However, as described in
したがって、ＡＤ変換処理と出力処理とをそれぞれ最適な状態で行なおうとすると、それぞれが使用するクロックの周波数は、自ずと異なるものにならざるを得ない。撮像技術に適したＡＤ変換処理の仕組みや出力処理の高速化の観点から、ＡＤ変換処理および出力処理のそれぞれについて様々な回路手法が検討されている今日においては、それぞれが使用するクロックの周波数を同じにすることは考え難い状況である。 Therefore, if the AD conversion process and the output process are to be performed in an optimum state, the frequency of the clock used by each must naturally be different. From the viewpoint of AD conversion processing mechanism suitable for imaging technology and speeding up of output processing, various circuit methods are being studied for each of AD conversion processing and output processing. It is difficult to think about the same thing.
ここで、アナログ信号に対してＡＤ変換処理を行なった後、ＡＤ変換によって得られたデジタルデータを順次出力して行くという逐次的な動作を行なう場合には、１つのパルス信号発生器で、それぞれが使用する最適な周波数のクロック信号を交互に生成すればよいが、処理に合わせて周波数の切替えが必要になり、切替え時の過渡応答や切替回路が必要になるなど、切替えに伴う問題が生じる。 Here, in the case of performing a sequential operation of sequentially outputting digital data obtained by AD conversion after performing AD conversion processing on an analog signal, one pulse signal generator It is only necessary to alternately generate clock signals with the optimal frequency used by the system, but it is necessary to switch the frequency according to the processing, and there are problems associated with switching, such as a transient response at the time of switching and a switching circuit. .
また、ＡＤ変換処理とデータ出力処理とを同時並行的に行なうようにする場合には、それぞれ異なる周波数のクロックを用意しなければならず、複数のパルス信号発生器が必要になり、回路規模が大きくなる、消費電力が増える、コストアップになるなど、パルス信号発生器を複数用意することに伴う問題が生じる。 Also, when AD conversion processing and data output processing are performed simultaneously in parallel, it is necessary to prepare clocks with different frequencies, and a plurality of pulse signal generators are required, which increases the circuit scale. Problems associated with preparing a plurality of pulse signal generators arise, such as an increase in power consumption, an increase in power consumption, and an increase in cost.
本発明は、上記事情に鑑みてなされたものであり、ＡＤ変換処理と出力処理のそれぞれに適したクロックを、簡易な構成で生成することのできる仕組みを提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a mechanism that can generate clocks suitable for AD conversion processing and output processing with a simple configuration.
本発明に係る撮像装置においては、アナログ信号をデジタルデータに変換するＡＤ変換部にて使用されるＡＤ変換クロックと、ＡＤ変換部で変換されたデジタルデータを外部に出力する出力処理部にて使用されるデータ出力クロックとを、同一、整数倍、または整数分の１の周波数に設定するクロック制御部を備えるものとした。 In the imaging apparatus according to the present invention, an AD conversion clock used in an AD conversion unit that converts an analog signal into digital data and an output processing unit that outputs the digital data converted by the AD conversion unit to the outside And a clock control unit for setting the data output clock to the same frequency, an integer multiple, or a fraction of an integer.
クロック制御部において、ＡＤ変換クロックとデータ出力クロックとを、同一、整数倍、または整数分の１の周波数に設定するに当たっては、ＡＤ変換クロックおよびデータ出力クロックの内の何れか一方のクロック数を調整することで、それを実現する。 In setting the AD conversion clock and the data output clock to the same, integer multiple, or 1 / integer frequency in the clock controller, the number of clocks of either the AD conversion clock or the data output clock is set to Make it happen by adjusting.
また従属項に記載された発明は、本発明に係る撮像装置のさらなる有利な具体例を規定する。たとえば、１つの処理対象の単位信号についてＡＤ変換処理を完結するためのＡＤ変換処理に適した総ＡＤ変換クロック数と、ある決められた時間内に所定数のデータを外部に出力するための出力処理に適した総データ出力クロック数との差を調整する補正クロック数を、ＡＤ変換クロック数およびデータ出力クロック数の何れか一方に加えることで実現する。つまり、各処理で必要とされる最適な総クロック数の差を埋めるように補正クロックの数を調整することで、ＡＤ変換クロックとデータ出力クロックの各周波数を、同一、整数倍、または整数分の１にする。 In addition, the invention described in the dependent claims defines a further advantageous specific example of the imaging apparatus according to the present invention. For example, the total number of AD conversion clocks suitable for AD conversion processing for completing AD conversion processing for one unit signal to be processed, and output for outputting a predetermined number of data to the outside within a predetermined time This is realized by adding a correction clock number for adjusting a difference from the total data output clock number suitable for processing to either one of the AD conversion clock number and the data output clock number. In other words, by adjusting the number of correction clocks so as to fill the difference in the optimal total number of clocks required for each process, each frequency of the AD conversion clock and the data output clock can be set to the same, integer multiple, or integer. 1
同一周波数であれば、パルス信号発生器を１つにすることができることはいうまでもない。また、整数倍または整数分の１の場合には、ＡＤ変換クロックとデータ出力クロックの内の何れか一方について分周器を追加するだけで所要の周波数を得ることができ、事実上、パルス信号発生器を１つにすることができる。 Needless to say, one pulse signal generator can be used for the same frequency. In addition, in the case of an integer multiple or a fraction of an integer, a required frequency can be obtained simply by adding a frequency divider for either one of the AD conversion clock and the data output clock. There can be one generator.
なお、整数倍または整数分の１の周波数に設定する際には、整数を２＾ｚにする、つまり２のべき乗にすることで、１／２の分周を多段接続する構成を採ることができ、任意の整数倍または整数分の１にする場合よりも、分周構成が簡易になる。 When setting the frequency to an integer multiple or a fraction of an integer, it is possible to employ a configuration in which 1/2 division is connected in multiple stages by setting the integer to 2 ^ z, that is, to a power of 2. In addition, the frequency dividing configuration is simplified as compared with the case of using an arbitrary integer multiple or a fraction of an integer.
たとえば、ＡＤ変換方式として、アナログの単位信号とデジタルデータに変換するための参照信号とを比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換方式を採用する場合には、主に、ＡＤ変換部が取り扱うデジタルデータのビット数Ｍ、いわゆるＡＤ変換処理の分解能Ｍに基づいて総クロック数を決定することができる。具体的には、ＭビットのＡＤ変換に要する総クロック数は、２＾Ｍで求めることができる。よって、この総クロック数からＡＤ変換処理に使用されるＡＤ変換クロックの周波数が決定される。 For example, as an AD conversion method, an analog unit signal is compared with a reference signal for conversion into digital data, and a count process is performed in parallel with the comparison process, based on a count value at the time when the comparison process is completed. In the case of adopting the so-called single slope integration type or ramp signal comparison type AD conversion method for acquiring the digital data of the unit signal, the number of bits M of the digital data handled by the AD conversion unit, so-called AD conversion is mainly used. The total number of clocks can be determined based on the processing resolution M. Specifically, the total number of clocks required for M-bit AD conversion can be obtained by 2 ^ M. Therefore, the frequency of the AD conversion clock used for the AD conversion processing is determined from the total number of clocks.
また、ビット数以外にも、次の処理対象信号に切り替えるための期間に対応するクロック数をさらに考慮するのが好ましい。この場合、次の処理対象信号に切り替えるための期間に対応するクロック数は、その期間をＡＤ変換クロックの周期で割った数（切替えクロック数）で求めることができる。よって、切替えを考慮した際のＡＤ変換処理に要する総クロック数は、切替えクロック数を２＾Ｍに加算したものになり、この切替えを考慮した総クロック数からＡＤ変換処理に使用されるＡＤ変換クロックの周波数が決定される。 In addition to the number of bits, it is preferable to further consider the number of clocks corresponding to the period for switching to the next signal to be processed. In this case, the number of clocks corresponding to the period for switching to the next signal to be processed can be obtained by the number obtained by dividing the period by the period of the AD conversion clock (number of switching clocks). Therefore, the total number of clocks required for AD conversion processing when switching is considered is the sum of the number of switching clocks added to 2 ^ M, and AD conversion used for AD conversion processing from the total number of clocks considering this switching. The frequency of the clock is determined.
一方、データ出力クロックに関しては、ある決められた時間内に外部に出力するデータ数に基づいて総クロック数を決定することができる。たとえば、１行分を同時にアクセスして行単位で画素信号を画素部から読み出して外部に出力する方式を採る場合には、１行分の検知部の配列数（すなわち列数あるいはカラム数）に基づいて総クロック数を決定することができ、この総クロック数から出力処理に使用されるデータ出力クロックの周波数を決定することができる。 On the other hand, regarding the data output clock, the total number of clocks can be determined based on the number of data output to the outside within a predetermined time. For example, in the case of adopting a method in which one row is accessed simultaneously and a pixel signal is read from the pixel unit and output to the outside in units of rows, the number of detection units for one row (that is, the number of columns or columns) is set. Based on this total clock number, the frequency of the data output clock used for output processing can be determined from this total clock number.
また、配列数以外にも、ブランクデータなどの、１行分のデータ中に挿入される付加データ数をさらに考慮するのが好ましい。この場合、データ挿入を考慮した際の出力処理に要する総クロック数は、付加データ数を１行分の配列数に加算したものになり、このデータ挿入を考慮した総クロック数から出力処理に使用されるデータ出力クロックの周波数を決定することができる。 In addition to the number of arrays, it is preferable to further consider the number of additional data inserted into one line of data such as blank data. In this case, the total number of clocks required for output processing when data insertion is considered is the sum of the number of additional data added to the number of arrays for one row, and this total number of clocks considering data insertion is used for output processing. The frequency of the data output clock to be generated can be determined.
また、ＡＤ変換部にて変換されたパラレルのデジタルデータ（以下パラレルデータともいう）をシリアルのデジタルデータ（以下シリアルデータともいう）に変換して、１つのデータ線に纏めて出力する場合には、１つのデータ線に纏められるシリアル化の対象となるパラレルデータの数をさらに考慮する。具体的には、ｎ（ｎは整数）ビットのパラレルデータをシリアルデータに変換する場合には、出力処理に要する総クロック数は、ｎ本のデータ線を介してパラレルデータで出力する場合の総クロック数に対して、最低でもｎ倍にする必要がある。 When parallel digital data (hereinafter also referred to as parallel data) converted by the AD converter is converted to serial digital data (hereinafter also referred to as serial data) and output together on one data line Further consider the number of parallel data to be serialized that are collected on one data line. Specifically, when converting n (n is an integer) bits of parallel data to serial data, the total number of clocks required for output processing is the total number of clocks output in parallel data via n data lines. It is necessary to at least n times the number of clocks.
ここで、ｎ倍以上であればよいから、その限りにおいて整数倍に限らず、整数倍以外でもよい。ただし、データのつながり易さの点から、整数倍とするのが好ましい。また、データ出力クロックを過度に高周波数にすることは意味がないので、無用に高くすることはせずに、ｎ倍にするのが最適である。 Here, since it should just be n times or more, as long as it is not restricted to integer multiple, it may be other than integer multiple. However, it is preferably an integer multiple from the viewpoint of easy connection of data. Further, since it is meaningless to make the data output clock too high in frequency, it is optimal to make it n times without making it unnecessarily high.
なお、ＡＤ変換部にて変換されたパラレルデータの全ビットを１つのシリアルデータに変換して１つのデータ線を使用して出力することは必須ではなく、パラレルデータをｐ個のビット群に分け、ビット群ごとに１つのシリアルデータに変換することで、ビット群数のデータ線を使用して出力することもできる。この場合、出力処理に要する総クロック数は、ｎ本のデータ線を介してパラレルデータで出力する場合の総クロック数に対して、ｎ／ｐ倍にすればよい。 Note that it is not essential to convert all the bits of parallel data converted by the AD converter into one serial data and output it using one data line. Parallel data is divided into p bit groups. By converting the data into one serial data for each bit group, it is possible to output using data lines of the number of bit groups. In this case, the total number of clocks required for the output process may be n / p times the total number of clocks when outputting parallel data via n data lines.
なお、シリアルデータにして出力する場合には、シリアル伝送の安定化のために、コード変換などを利用してビット数を増やす変換処理（パラ／パラ変換ともいう）を行なってからシリアルデータに変換するのがよい。 When output as serial data, conversion to serial data is performed after conversion processing (also called para / para conversion) is performed to increase the number of bits using code conversion or the like to stabilize serial transmission. It is good to do.
なお、本願発明において、撮像装置とは、物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、この単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得装置の総称である。 In the present invention, the imaging device includes a plurality of detection units that detect a change in physical quantity and a unit signal generation unit that outputs a unit signal based on the change in physical quantity detected by each detection unit. Using a physical quantity distribution detection device in which the unit components are arranged in a predetermined order, and based on a unit signal acquired under a predetermined detection condition for the physical quantity, A general term for physical information acquisition devices that acquire information.
本発明によれば、ＡＤ変換処理に最適化させたＡＤ変換クロックと、出力処理に最適化させたデータ出力クロックの、各総クロック数の差を調整することで、ＡＤ変換クロックとデータ出力クロックとを、同一、整数倍、または整数分の１の周波数に設定するようにした。 According to the present invention, the AD conversion clock and the data output clock are adjusted by adjusting the difference in the total number of clocks between the AD conversion clock optimized for the AD conversion process and the data output clock optimized for the output process. Are set to the same frequency, an integer multiple, or a fraction of an integer frequency.
同一周波数にすることで、パルス信号発生器を１つにすることができるようになる。また、整数倍または整数分の１にする場合には、ＡＤ変換クロックとデータ出力クロックの内の何れか一方について分周器を追加するだけで所要の周波数を得ることができ、事実上、パルス信号発生器を１つにすることができる。 By using the same frequency, one pulse signal generator can be used. In addition, when an integer multiple or a fraction of an integer is used, a required frequency can be obtained by simply adding a frequency divider for either one of the AD conversion clock and the data output clock. There can be one signal generator.
パルス信号発生器を１つにすることができるので、ＡＤ変換処理と出力処理のそれぞれに適したクロックを、簡易な構成で生成することができる。これにより、周波数切替えの仕組みを設ける必要がないので、切替え時の過渡応答や切替回路が必要になるなど、切替えに伴う問題を解消できる。また、複数のパルス信号発生器を用意する必要がないので、回路規模が大きくなる、消費電力が増える、コストアップになるなど、パルス信号発生器を複数用意することに伴う問題を解消することができる。 Since one pulse signal generator can be provided, clocks suitable for AD conversion processing and output processing can be generated with a simple configuration. Thereby, since it is not necessary to provide a mechanism for frequency switching, problems associated with switching such as a transient response at the time of switching and a switching circuit can be solved. Also, since there is no need to prepare multiple pulse signal generators, the problems associated with preparing multiple pulse signal generators, such as increased circuit scale, increased power consumption, and increased costs, can be solved. it can.
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following, a case where a CMOS image sensor, which is an example of an XY address type solid-state imaging device, is used as a device will be described as an example. The CMOS image sensor will be described on the assumption that all pixels are made of NMOS.
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。 However, this is merely an example, and the target device is not limited to a MOS imaging device. All the semiconductor device for physical quantity distribution detection in which a plurality of unit components that are sensitive to electromagnetic waves input from outside such as light and radiation are arranged in a line or matrix form, and all implementations described later. Forms are applicable as well.
＜固体撮像装置の全体概要＞
図１は、本発明に係る撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。
<Overview of solid-state imaging device>
FIG. 1 is a schematic configuration diagram of a CMOS solid-state imaging device (CMOS image sensor) which is an embodiment of an imaging device according to the present invention. The solid-
“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
“The CDS processing function unit and the digital conversion unit are provided in parallel with the column” means that a plurality of CDS processing function units and digital conversion units are provided substantially in parallel with the
たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。 For example, as a typical example in which a CDS processing function unit and a digital conversion unit are provided in parallel in a column, a CDS processing function unit and a digital conversion unit are arranged for each vertical column in a portion called a column area provided on the output side of the imaging unit. And is a column type that sequentially reads out to the output side. In addition to the column type, a configuration in which one CDS processing function unit or digital conversion unit is assigned to a plurality of adjacent (for example, two) vertical signal lines 19 (vertical columns), or every N (N is It is also possible to adopt a form in which one CDS processing function unit or digital conversion unit is assigned to N vertical signal lines 19 (vertical columns) of a positive integer (with N−1 lines in between).
カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。
Except for the column type, in any form, since a plurality of vertical signal lines 19 (vertical columns) commonly use one CDS processing function unit and digital conversion unit, they are supplied from the
何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。 In any case, the signal processing of each pixel signal is read out in units of pixel columns by adopting a form in which one CDS processing function unit or digital conversion unit is assigned to a plurality of vertical signal lines 19 (vertical columns). By performing the processing later, the configuration in each unit pixel can be simplified and the number of pixels of the image sensor can be reduced, the size can be reduced, and the cost can be reduced as compared with the case where the same signal processing is performed in each unit pixel.
また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。 In addition, since a plurality of signal processing units arranged in parallel in a column can simultaneously process pixel signals for one row, one CDS processing function unit or digital conversion unit is provided on the output circuit side or outside the device. Therefore, the signal processing unit can be operated at a low speed as compared with the case where processing is performed, which is advantageous in terms of power consumption, bandwidth performance, noise, and the like. In other words, when the power consumption and bandwidth performance are the same, the entire sensor can be operated at high speed.
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。 In the case of a column type configuration, it can be operated at a low speed, which is advantageous in terms of power consumption, bandwidth performance, noise, and the like, and has an advantage that a switching circuit (switch) is unnecessary. In the following embodiments, this column type will be described unless otherwise specified.
図１に示すように、固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２５と、カラム処理部２５にＡＤ変換用の参照電圧を供給する参照信号生成部２７と、データ出力部２８とを備えている。
As shown in FIG. 1, the solid-
なお、カラム処理部２５の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２５と同一の半導体領域に設けることも可能である。カラム処理部２５の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２５の後段でＡＧＣを行なう場合にはデジタル増幅となる。Ｍビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。
In addition, an AGC (Auto Gain Control) circuit having a signal amplification function or the like may be provided in the same semiconductor region as the
駆動制御部７は、画素部１０の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査部（列走査回路）１２と、行アドレスや行走査を制御する垂直走査部（行走査回路）１４と、固体撮像装置１の船体を制御する機能や内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
The
水平走査部１２は、カラム処理部２５からカウント値を読み出す読出走査部（水平シフトレジスタ）の機能を持つ。水平走査部１２とデータ出力部２８で、ＡＤ変換部の機能を持つカラム処理部２５で変換されたデジタルデータを外部に読み出す出力処理部が構成される。
The
駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。
Each element of the
通信・タイミング制御部２０は、図示しないが、各部の動作に必要な内部クロックを始めとする種々のパルス信号（クロック信号ともいう）を生成するタイミング信号生成部（タイミングジェネレータＴＧ）の機能ブロックと、端子５ａを介してマスタークロックCLK0を受け取り、また端子５ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。タイミング信号生成部は、詳細は後述するが、ＡＤ変換処理にて使用されるＡＤ変換クロックと、出力処理にて使用されるデータ出力クロックとを、同一、整数倍、または整数分の１の周波数に設定するクロック制御部の機能を備える。
Although not shown, the communication /
内部クロックの周波数は、水平走査部１２や垂直走査部１４、あるいはカラム処理部２５やデータ出力部２８などの回路構成や動作に応じて、マスタークロックCLK0より低い低速クロックを使用するか、高い高速クロックを使用するかを決定する。通信・タイミング制御部２０は、生成したクロック信号を、水平走査部１２、垂直走査部１４、あるいはカラム処理部２５やデータ出力部２８の各部に供給する。
The frequency of the internal clock is either a low-speed clock lower than the master clock CLK0 or a high high-speed depending on the circuit configuration or operation of the
高速クロックを源とする信号を用いることで、ＡＤ変換処理やデータ出力処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうこともできる。また、カラム処理部２５から出力されるパラレルデータをシリアルデータに変換してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。
By using a signal derived from a high-speed clock, AD conversion processing, data output processing, and the like can be operated at high speed. Also, motion extraction and compression processing requiring high-speed calculation can be performed using a high-speed clock. Also, the parallel data output from the
通信・タイミング制御部２０に内蔵するタイミング信号生成部としては、詳細は後述するが、入力されたパルス信号の周波数よりも高周波数のパルス信号を生成する逓倍機能を持つようにすればよい。このタイミング信号生成部は、通信・タイミング制御部２０から所定の低速パルス信号を受け取り、それを元にしてより高い周波数のクロックを生成する。逓倍回路としては、ｋ１を低速パルスの周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。
The timing signal generation unit built in the communication /
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。
In FIG. 1, some of the rows and columns are omitted for the sake of simplicity, but in reality, tens to thousands of
画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。 As the intra-pixel amplifier, for example, a floating diffusion amplifier configuration is used. As an example, with respect to the charge generation unit, a read selection transistor that is an example of a charge readout unit (transfer gate unit / read gate unit), a reset transistor that is an example of a reset gate unit, a vertical selection transistor, and a floating diffusion As a CMOS sensor having a source follower-amplifying transistor, which is an example of a detection element for detecting a change in potential, a sensor composed of four general-purpose transistors can be used.
あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。 Alternatively, as described in Japanese Patent No. 2708455, an amplifying transistor connected to a drain line (DRN) for amplifying a signal voltage corresponding to the signal charge generated by the charge generating unit, and the charge generating unit It is also possible to use a transistor composed of three transistors, each having a reset transistor for resetting and a read selection transistor (transfer gate portion) scanned from a vertical shift register via a transfer wiring (TRF). .
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また画素信号線１８および垂直信号線１９を介してカラムＡＤＣ２６が垂直列ごとに設けられているカラム処理部２５と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。このため、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。
The
水平走査部１２や垂直走査部１４は、アドレス設定部を含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して、アドレス設定動作を開始するようになっている。アドレス設定動作としては、順次走査を行なうべく、シフト動作（走査）を行なうのが一般的であるが、ランダムにアドレス設定を行なうようにアドレスデコーダの機能を持つようにしてもよい。
The
通信・タイミング制御部２０は、たとえば、水平読出開始信号を水平アドレス設定部１２ａへ、また水平読出開始信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
The communication /
この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。
At this time, since the
垂直走査部１４は、画素部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直アドレス設定部１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
The
水平走査部１２は、たとえば、画素部１０の列数との関係において決定されるクロックに同期してカラム処理部２５のカラムＡＤＣ２６を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２５内の個々のカラムＡＤＣ２６を選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従って、カラム処理部２５の各信号をデータ出力部２８に導く水平駆動部１２ｂとを有する。
For example, the
データ出力部２８内には、たとえば水平信号線（データ出力線）２８２や出力バッファ２８８が設けられる。あるいは、カラムＡＤＣ２６から出力されたデジタルデータを一時的に保持するデータ記憶部や、カラムＡＤＣ２６から出力されたパラレルのデジタルデータを別のパラレルのデジタルデータに変換するパラレル／パラレル変換部（以下パラ／パラ変換部ともいう）や、パラレルデータをシリアルデータに変換するパラレル／シリアル変換部（以下パラ／シリ変換部ともいう）などが設けられる。データ記憶部やパラ／パラ変換部やパラ／シリ変換部などについては後述する。
In the data output unit 28, for example, a horizontal signal line (data output line) 282 and an
水平信号線２８２は、デジタルデータのビット数ｎ分、たとえば１０ビットならば、そのビット数分に対応して１０本配置される。あるいは、パラレルデータをシリアルデータにして水平転送する場合には、シリアル化された後のシリアルデータ数分が位置される（後述参照）。
If the number of
このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２５のカラムＡＤＣ２６に供給される。
In the solid-
カラム処理部２５の各カラムＡＤＣ２６は、１列分の画素の信号を受けて、その信号を処理する。たとえば、各カラムＡＤＣ２６は、アナログ信号を、たとえば低速クロックを用いて、たとえば１０ビットのデジタルデータに変換するＡＤＣ回路を持つ。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。
Each
カラム処理部２５におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤＣ２６を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、たとえば、特許公報第２５３２３７４号や学術文献“コラム間ＦＰＮのないコラム型ＡＤ変換器を搭載したＣＭＯＳイメージセンサ”（映情学技法,ＩＰＵ２０００−５７，ｐｐ．７９−８４）などに示されているシングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
As the AD conversion processing in the
ＡＤＣ回路の構成については、詳細は後述するが、変換開始から参照電圧RAMPと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタルデータに変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照電圧RAMPを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照電圧RAMPと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。
Although the details of the configuration of the ADC circuit will be described later, the analog processing target signal is converted into digital data based on the time from the start of conversion until the reference voltage RAMP matches the processing target signal voltage. As a mechanism for this, in principle, the ramp-shaped reference voltage RAMP is supplied to the comparator (voltage comparator), and at the same time, counting with the clock signal is started and input via the
また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。
At this time, by devising the circuit configuration, the signal level (noise level) immediately after the pixel reset and true (for the voltage mode pixel signal input via the
カラムＡＤＣ２６でデジタル化された画素データは、水平走査部１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線２８２に伝達され、さらに出力バッファ２８８を介して外部に出力される。
Pixel data digitized by the
このような構成によって、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。
With such a configuration, pixel signals are sequentially output for each vertical column for each row from the
＜カラムＡＤＣと参照信号生成部の概要＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からＡＤ変換クロックＣＫADC に同期して、階段状の鋸歯状波（実質的なランプ波形）を生成して、カラム処理部２５の個々のカラムＡＤＣ２６に、この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）RAMPとして供給するようになっている。
<Outline of Column ADC and Reference Signal Generation Unit>
The reference
ここでは、カウンタ出力に対応してステップ状に変化する階段波形としているが、参照電圧RAMPを連続的に変化するランプ波形としてもよい。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。また、本例では、カラムＡＤＣ２６におけるＡＤ変換用のＡＤ変換クロックＣＫADC を参照信号生成部２７にて参照電圧RAMPを生成するためのカウントクロックにも使用しているが、ＡＤ変換クロックＣＫADC とは別に、参照信号生成部２７用のカウントクロックを供給するようにしてもよい。
Here, a staircase waveform that changes stepwise corresponding to the counter output is used, but the reference voltage RAMP may be a ramp waveform that changes continuously. Although illustration is omitted, a filter for preventing noise may be provided. Further, in this example, the AD conversion clock CKADC for AD conversion in the
なお、この参照電圧RAMPは、高速クロック、たとえば逓倍回路で生成される逓倍クロックをカウントクロックとして使用して生成することで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。
The reference voltage RAMP is generated using a high-speed clock, for example, a multiplied clock generated by a multiplier circuit, as a count clock, so that the reference voltage RAMP is generated faster than the reference voltage RAMP is generated based on the master clock CLK0 input via the
通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照電圧RAMPが同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、単位時間ごとに１ずつカウント値を変化させるのがよい。
The control data CN4 supplied from the communication /
カラムＡＤＣ２６は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照電圧RAMPと、行制御線１５（Ｖ０，Ｖ１，…）ごとに単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２６２と、電圧比較部２６２が比較処理を完了するまでの時間をＡＤ変換クロックＣＫADC でカウントしその結果を保持するカウンタ部（ＣＮＴ）２６４とを備えて構成され、ＭビットＡＤ変換機能を有している。
The
電圧比較部２６２の一方の入力端子RAMPは、他の電圧比較部２６２の入力端子RAMPと共通に、参照信号生成部２７で生成される参照電圧RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素部１０からの画素信号電圧が個々に入力される。電圧比較部２６２の出力信号はカウンタ部２６４に供給される。カウンタ部２６４のクロック端子ＣＫには、他のカウンタ部２６４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からＡＤ変換クロックＣＫADC が入力されている。
One input terminal RAMP of the
カウンタ部２６４は、その構成については図示を割愛するが、ラッチで構成されるデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のＡＤ変換クロックＣＫADC の入力で、内部カウントを行なうようになっている。Ｍ個のラッチの組合せでＭビットのカウンタ部２６４を実現できる。ＡＤ変換クロックＣＫADC も、参照電圧RAMPと同様に高速クロック（たとえば逓倍クロック）を元に生成することで、端子５ａを介して入力されるマスタークロックCLK0より高速にすることができる。
The
本例では、垂直列（カラム）ごとにカウンタ部２６４を設けているが、全垂直列に対して共用されるカウンタ部を用いて、そのカウンタ部のビット出力を各垂直列まで引き回す構成を採ることもできる。ただしこの場合、ノイズの問題が生じる。これに対して、垂直列ごとにカウンタ部２６４を設けると、共用のカウンタ部のビット出力を各垂直列まで引き回す場合に比べてノイズの問題を解消できる。
In this example, the
なお、同期カウンタの場合、すべてのフリップフロップ（カウンタ基本要素）の動作がＡＤ変換クロックＣＫADC で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２６４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましい。
In the case of a synchronous counter, the operations of all flip-flops (counter basic elements) are limited by the AD conversion clock CKADC. Therefore, when higher frequency operation is required, the
このような構成のカラムＡＤＣ２６は、先にも述べたように、垂直信号線１９（Ｖ０，Ｖ１，…）ごとに配置され、列並列構成のＡＤＣブロックであるカラム処理部２５が構成される。このような構成において、カラムＡＤＣ２６は、１水平走査期間内において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２６２では、参照信号生成部２７からの参照電圧RAMPと、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２６２のコンパレータ出力が反転する。
As described above, the
カウンタ部２６４は、参照信号生成部２７から発せられる参照電圧RAMP生成用のクロック（本例ではＡＤ変換クロックＣＫADC そのもの）に同期してカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部２６４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
The
なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。
Although not specifically illustrated because it is not directly related to the description of the present embodiment, other various signal processing circuits may be included in the components of the solid-
＜カラムＡＤＣの構成例＞
図２は、ＡＤ変換機能を有するカラムＡＤＣ２６周辺の回路構成例と動作を説明する図である。図１では、理解し易いように、電圧比較部２６２を差動入力形式で記述していたが、実際には、シングルスロープ積分型ＡＤ変換の手法を実現する回路構成には種々のものがあり、現実的には、電圧比較部２６２が差動入力形式となる場合もあれば、電圧比較部２６２が差動入力形式とならない場合もある。
<Configuration example of column ADC>
FIG. 2 is a diagram illustrating a circuit configuration example and operation around the
たとえば、本構成例では、入出力間にスイッチが設けられたインバータと、インバータの入力に一端が接続された容量の他端に切替えスイッチで信号電圧と参照電圧RAMPが交互に与えられるチョッパ型の比較器にしている。また、全垂直列に対して１つのカウンタ部（ＣＮＴ）２４を共用し、そのカウンタ部２４のＭビット出力を各垂直列まで引き回す構成を採っている。以下具体的に説明する。
For example, in this configuration example, an inverter provided with a switch between input and output, and a chopper type in which a signal voltage and a reference voltage RAMP are alternately applied by a changeover switch to the other end of a capacitor having one end connected to the input of the inverter. It is a comparator. Further, one counter unit (CNT) 24 is shared for all vertical columns, and the M-bit output of the
カラムＡＤＣ２６は、垂直信号線１９（垂直列）ごとに並列処理するＡＤコンバータにより、画素の固定パターンノイズを抑圧しながらデジタル信号に変換する。このため、カラムＡＤＣ２６は、固定パターンノイズを抑圧するための基準信号をクランプする方式に特徴を有している。
The
図２（Ａ）に示すように、カラムＡＤＣ２６は、画素信号Ｖsig におけるリセットレベルをカラムＡＤＣ２６の中でクランプするために、コンデンサ２６１、アンプ２６２、およびスイッチ２６３からなる第１のクランプ回路と、コンデンサ２６４、アンプ２６５、およびスイッチ２６６からなる第２のクランプ回路とを有する、２段のクランプ回路（ダブルクランプ回路）構成としている。
As shown in FIG. 2A, the
このダブルクランプ回路の入力側には、垂直信号線１９に現れる画素信号Ｖsig の取り込みを制御するための構成として、スイッチ２６７，２６８とコンデンサ２６９を有している。第２のクランプ回路の出力は、データ保持機能を持つラッチ回路２７０に入力される。
On the input side of the double clamp circuit, switches 267 and 268 and a
各スイッチ２６３，２６６，２６７，２６８には、水平走査部１２から制御線を介して制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４が入力される。また、スイッチ２６８の一方の入力端子には、図示しない参照信号生成部２７から、ランプ波形をした参照電圧RAMPがＡＤ変換用の基準信号（ＡＤＣ基準信号）として入力される。またラッチ回路２７０には、カウンタ部２４からのＭビットのカウンタ出力値が、他の垂直列と共通に入力される。
Control pulses S1, S2, S3, and S4 are input to the
このような構成において、カラムＡＤＣ２６は、行切替え期間などの前段階期間ｔ９０〜ｔ９９で、まずリセットパルスＲによって（ｔ９１〜ｔ９２）、単位画素３のリセット信号Ｖrst が垂直信号線１９に出力されるので、カラムＡＤＣ２６の２つのクランプ回路を、図２（Ｂ）に示す動作タイミングに従って、制御パルスＳ１，Ｓ２により、粗精度クランプおよび高精度クランプを行なう。
In such a configuration, the
すなわち、先ず、スイッチ２６７をオンして（ｔ９３）、アンプ２６２，２６６のスイッチ２６３，２６６を同時に閉じてから（ｔ９４）、スイッチ２６３を先に開くと（ｔ９５）、画素信号Ｖsig がアンプ２６２の閾値電圧にスイッチ２６３のスイッチングのばら付きが加算された電圧に粗精度クランプされる。このとき、スイッチ２６６は閉じたままなので、その電圧がアンプ２６５の入力の閾値電圧になる。
That is, first, the
この後、スイッチ２６６を開くと（ｔ９６）、アンプ２６５にも、スイッチングのばら付きを含んでクランプされる。このとき、スイッチ２６６のスイッチングのばら付き成分はアンプ２６５の利得で割った分が入力信号Ｖin側のばら付きに還元され、入力信号Ｖinから見るとクランプ精度が向上することとなる。
Thereafter, when the
この結果、クランプ回路で発生し得る縦筋状の固定パターンノイズの発生を十分に抑制できる。すなわち、クランプ回路のばら付きがよく抑えられた状態でリセット信号Ｖrst のクランプが完了する。 As a result, it is possible to sufficiently suppress the generation of vertical streak-like fixed pattern noise that can occur in the clamp circuit. That is, the clamping of the reset signal Vrst is completed in a state where the variation of the clamping circuit is well suppressed.
次に、転送制御パルスＴＸが立つことによって画素信号Ｖsig0が垂直信号線１９に現れるので（ｔ９７ａ〜ｔ９７ｂ）、スイッチ２６８を閉じてサンプリングする（ｔ９８〜ｔ９９）。サンプリングが完了したら、スイッチ２６７を開いてＡＤＣ基準信号である参照電圧RAMPをスイッチ２６８を介して与える（ｔ９９）。
Next, since the pixel signal Vsig0 appears on the
これにより、ランプ波形状を呈した参照電圧RAMPに応じてやがて入力信号Ｖinがクランプ回路の閾値電圧を越えてアンプ２６５の出力が反転する。そのときのＭビットカウンタのカウンタ値が画素信号になり、ラッチ回路２７０に記憶されて、ＡＤ変換が完了する。この後、ラッチ回路２７０に記憶・保持された画素データＶout3は、所定のタイミングで、水平走査部１２から制御線を介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作によって順次カラム領域部外や固体撮像装置１のチップ外へ出力する。すなわちラッチ回路２７０で保持された画素データＶout3は、水平走査部１２内の水平シフトレジスタを走査することにより、水平信号線２８２を介して直列に読み出すことができる。
Thereby, the input signal Vin eventually exceeds the threshold voltage of the clamp circuit in accordance with the reference voltage RAMP having a ramp waveform, and the output of the
このような構成のカラムＡＤＣ２６によれば、固定パターンノイズの発生を十分に抑制でき、加えて、撮像信号の直流成分の変動を抑制することもできる。つまり、カラムＡＤＣ２６は、直流レベル抑制処理部の機能をも備える構成となる。
According to the
ここで、図２（Ｂ）から分かるように、Ｍビットの分解能でＡＤ変換を行なう場合、カウンタ部２４に供給されるＡＤ変換クロックＣＫADC としては、そのＭビットの全カウント数（ＡＤＣ全カウント）分、すなわち２＾Ｍ個のクロックが必要になる。カラムＡＤＣ２６を列ごとに設けて、行ごとに並列にＡＤ変換する方法を採る場合、少なくとも１水平走査期間内に、このＭビットのＡＤ変換処理を完結させる必要がある。行切替え期間などを含めると、さらにＭビットのＡＤ変換を行なうＡＤＣ全カウント期間をさらに短くする必要がある。何れにしても、ＡＤ変換処理に要する期間は、分解能（Ｍビット）に主な関わりを持つことになる。
Here, as can be seen from FIG. 2B, when AD conversion is performed with M-bit resolution, the AD conversion clock CKADC supplied to the
つまり、シングルスロープ積分型ＡＤ変換の手法を採ると、各列に電圧比較部とデジタルデータを保持するラッチ回路を設けるだけでよいので、行単位で並列にＡＤ変換を行なっても比較的回路規模が大きくならず、カウンタに入力するＡＤ変換クロックＣＫADC の周期を上げることで分解能を高くすることできる利点がある。ただし、この方式では分解能を上げていくとＡＤＣ全カウント期間に要するクロック数が多くなるので、１水平走査期間内にＡＤ変換処理を完結させるには、分解能を上げるに従ってＡＤ変換クロックＣＫADC の周期を短くする、換言すればＡＤ変換クロックＣＫADC の周波数（ＡＤ変換周波数という）ｆADC_CLK を高くする必要がある。 In other words, when the single slope integration type AD conversion method is adopted, it is only necessary to provide a voltage comparison unit and a latch circuit for holding digital data in each column. Therefore, even if AD conversion is performed in parallel in units of rows, the circuit scale is relatively large. There is an advantage that the resolution can be increased by increasing the period of the AD conversion clock CKADC input to the counter. However, in this method, as the resolution is increased, the number of clocks required for the entire ADC count period increases. Therefore, in order to complete the AD conversion process within one horizontal scanning period, the period of the AD conversion clock CKADC is increased as the resolution is increased. In other words, it is necessary to increase the frequency of the AD conversion clock CKADC (referred to as the AD conversion frequency) fADC_CLK.
＜水平走査部とデータ出力部のデータ出力方法＞
図３は、水平走査部１２と、この水平走査部１２により制御されるデータ出力部におけるデータ出力方法を説明する図である。ここで、図３（Ａ）は、水平走査部１２の構成例を示し、図３（Ｂ）はパラレルデータのまま出力バッファ２８８にデジタルデータを読み出すデータ出力方法を示し、図３（Ｃ）は出力バッファ２８８の後段でパラ／シリ変換をしてから外部に出力するデータ出力方法を示し、図３（Ｄ）は出力バッファ２８８の前段でパラ／シリ変換をしてから出力バッファ２８８に出力するデータ出力方法を示す。
<Data output method of horizontal scanning unit and data output unit>
FIG. 3 is a diagram for explaining a data output method in the
基本的には、水平転送処理に供給される水平読出開始パルスＨＳＴは、左右反転制御信号ＲＧＴ（RiGhT ）およびその逆位相の左右反転制御信号ｘＲＧＴにより、左側からの水平読出開始パルスｌＨＳＴ（先頭の“ｌ”はleftを意味する）あるいは右側からの水平読出開始パルスｒＨＳＴ（先頭の“ｒ”はright を意味する）の何れかがアクティブにされる回路構成になっている。また、左右反転制御信号ＲＧＴがアクティブＨのときには、水平方向の左側から右側に向けて転送する正転送を意味し、左右反転制御信号ＲＧＴ，ｘＲＧＴを水平走査部１２内の転送スイッチに入力することにより、転送方向を選択できるようになっている。
Basically, the horizontal readout start pulse HST supplied to the horizontal transfer processing is a horizontal readout start pulse lHST (first head) from the left side by a left / right inversion control signal RGT (RiGhT) and a left / right inversion control signal xRGT of the opposite phase. The circuit configuration is such that either “l” means left) or horizontal readout start pulse rHST from the right side (the leading “r” means right). Further, when the left / right inversion control signal RGT is active H, it means a normal transfer that is transferred from the left side to the right side in the horizontal direction, and the left / right inversion control signals RGT, xRGT are input to the transfer switch in the
図３（Ａ）では、水平走査部１２を構成する転送スイッチの正転送時における状態を示している。本例では、水平走査部１２の水平アドレス設定部１２ａの転送段数をｎ段としており、水平アドレス設定部１２ａ内には、転送スイッチやＤ型フリップフロップなどで構成されるシフトレジスタ（Ｓ／Ｒ；Shift Register）３１２が、１，２，…，ｎ−１，ｎという順に、従属接続されている。シフトレジスタ３１２のクロック端子には、水平走査クロックＨＣＫが入力される。“■”は転送スイッチがクローズ状態（後段への転送がオン状態）であることを示し、“□”は転送スイッチがオープン状態（後段への転送がオフ状態）であることを示している。
FIG. 3A shows a state at the time of forward transfer of the transfer switch that constitutes the
水平アドレス設定部１２ａは、たとえば、画素部１０の１行分の単位画素３のデータを水平方向に順番に読み出す構成とする場合には、少なくとも、列（カラム）数分のシフト段(転送段)からなり、通信・タイミング制御部２０から供給される水平読出開始パルスＨＳＴが与えられると、水平走査クロックＨＣＫに同期して水平読出開始パルスＨＳＴに対してシフト動作を行なう。
For example, when the horizontal
シフト段には、転送スイッチやＤ型フリップフロップなどで構成されるラッチ回路（シフトレジスタ）が設けられ、それが単位画素３の１行分の数（全列数）に応じた個数（実際にはさらに予備分が含まれる）だけ多段接続されることでシフトレジスタ群が構成される。水平読出開始パルスＨＳＴを段ごとに転送して画素の点順次アドレスを行なうことになる。
In the shift stage, a latch circuit (shift register) composed of a transfer switch, a D-type flip-flop, and the like is provided, and the number (actual number) corresponding to the number of one row (total number of columns) of the
これにより、水平アドレス設定部１２ａの各シフトレジスタ３１２からは、シフトされた水平読出開始パルスＨＳＴに相当する、水平走査クロックＨＣＫの１周期分と同じパルス幅を持つシフトパルスＨＯＵＴ（φＨ１〜φＨｎ）が水平走査クロックＨＣＫごとに順次出力される。
Thereby, from each
これらシフトパルスφＨ１〜φＨｎは、図中に矢印で示されたノードを介して図示を割愛した水平駆動部１２ｂ（図１を参照）に供給され、水平駆動部１２ｂから対応する列のカラムＡＤＣ２６の出力イネーブル端子もしくはカラムＡＤＣ２６と水平信号線２８２との間に配される切替スイッチに与えられ、アクティブのシフトパルスφＨが入力されたカラムＡＤＣ２６のデータのみが水平信号線２８２に出力され出力バッファ２８８に渡されるようになる。シフトパルスφＨ１〜φＨｎを順次出力していくことで、各カラムＡＤＣ２６でＡＤ変換されたデジタルデータが順番に出力バッファ２８８に読み出される。つまり、垂直信号線１９から読み出された１行分の全てのアナログの画素信号がカラム処理部２５の各カラムＡＤＣ２６によって同時並行的にデジタルデータに変換されてラッチされた後に、各デジタルデータが出力バッファ２８８から順に出力されていく。
These shift pulses φH1 to φHn are supplied to a
正転送の場合、図３（Ａ）に示すように、左側からの水平読出開始パルスｌＨＳＴが水平アドレス設定部１２ａの左端のシフトレジスタ３１２側から入力される。そして、左側からの水平読出開始パルスｌＨＳＴは１段目からｎ番目まで順に転送を行なう。
In the case of normal transfer, as shown in FIG. 3A, a horizontal read start pulse lHST from the left side is input from the
なお、ここでは、水平走査クロックＨＣＫごとに水平読出開始パルスＨＳＴを転送していたが、水平走査クロックＨＣＫとは逆相の水平走査クロッｘクＨＣＫも使用して転送を行なうようにすることで、水平走査クロックＨＣＫ（ｘＨＣＫ）の幅（オン期間幅）を持つシフトパルスφＨを水平走査クロックＨＣＫ（ｘＨＣＫ）のハーフクロックごとに転送することで、水平読出処理を高速化（２倍速に）できる。 Here, the horizontal reading start pulse HST is transferred for each horizontal scanning clock HCK. However, the horizontal scanning clock HCK having a phase opposite to that of the horizontal scanning clock HCK is also used for transfer. By transferring the shift pulse φH having the width (on period width) of the horizontal scanning clock HCK (xHCK) every half clock of the horizontal scanning clock HCK (xHCK), the horizontal reading processing can be speeded up (double speed). .
ここで、図３から分かるように、Ｍビットのデジタルデータを水平方向に読み出す場合、水平走査部１２に供給される水平走査クロックＨＣＫとしては、少なくとも、画素部１０の１行分の全画素のデータを読み出す必要があるので、単位画素３の１行分に応じた個数（実際にはさらに予備分が含まれる；以下予備分も含めて全カラム数ともいう）が必要になる。カラムＡＤＣ２６を列ごとに設けて、行ごとに並列にＡＤ変換する方法を採る場合、少なくとも１水平走査期間内に、１行分数の単位画素３について水平読出処理を完結させる必要がある。予備分を含めると、１行分数の単位画素３について水平読出処理を行なう実効データ出力期間をさらに短くする必要がある。何れにしても、水平読出処理に要する期間は、画素部１０を構成する１行分の単位画素３の数に主な関わりを持つことになる。
Here, as can be seen from FIG. 3, when reading out M-bit digital data in the horizontal direction, the horizontal scanning clock HCK supplied to the
なお、上記の説明は、図３（Ａ）に示す構成例において、図３（Ｂ）に示す第１のデータ出力方法のように、カラムＡＤＣ２６から出力されたパラレルのデジタルデータ（たとえばＭビット）を、パラレルのデジタルデータ（たとえばＭビット）として出力バッファ２８８側に読み出す場合のことであり、この場合には、水平走査クロックＨＣＫそのものが、データ出力クロックＣＫout として機能するようになる。これに対して、パラレルのデジタルデータをシリアルのデジタルデータに変換して出力する場合には、さらに次のことを考える必要がある。
In the above description, in the configuration example shown in FIG. 3A, parallel digital data (for example, M bits) output from the
たとえば、図３（Ｃ）に示す第２のデータ出力方法のように、たとえばＮビットのパラレルデータを５ビットずつに分け、５ビットごとにシリアルデータに変換するパラ／シリ変換を出力バッファ２８８の前段において行なう場合、つまり各垂直列で行なう場合には、出力バッファ２８８への水平読出処理に関して、その水平読出処理（水平転送処理ともいう）に必要となるデータ出力クロック（ここでは水平シフトクロックに相当する）ＣＫout の数は、カラム処理部２５からの水平読出処理に用いられる水平走査クロックＨＣＫの数よりも多くする必要があり、１水平走査期間内にカラム処理部２５からの読出処理と出力バッファ２８８への水平転送処理とを完結させるには、シリアル化の対象となるパラレル数を上げるに従ってデータ出力クロックＣＫout の周期を短くする、換言すればデータ出力クロック周波数ｆDATA_CLKを高くする必要がある。
For example, as in the second data output method shown in FIG. 3C, for example, parallel / serial conversion for dividing N-bit parallel data into 5 bits and converting them into serial data every 5 bits is performed by the
この場合、水平走査クロックＨＣＫによる水平読出処理にてカラムＡＤＣ２６でＡＤ変換されたデジタルデータをパラ／シリ変換部に入力し、パラ／シリ変換部からの水平信号線２８２を介した出力バッファ２８８への読出処理時に、水平走査クロックＨＣＫよりも高速のデータ出力クロックＣＫout を用いてデータのシリアル転送を行なうようにすればよい。
In this case, the digital data AD-converted by the
たとえば、ＮビットのパラレルデータをＮ／Ｐビットずつに分け、Ｎ／Ｐビットごとにシリアルデータに変換する場合は、データ出力クロック周波数ｆDATA_CLKを、水平走査クロックＨＣＫの周波数（水平走査クロック周波数）ｆHCK_CLK のＮ／Ｐ倍にする必要がある。たとえば、１５ビットのパラレルデータを５ビットずつに分け５ビットごとにシリアルデータに変換し３本の水平信号線２８２を用いてシリアル出力する場合は、データ出力クロック周波数ｆDATA_CLKを、水平走査クロック周波数ｆHCK_CLK の５倍にするとよい。
For example, when N-bit parallel data is divided into N / P bits and converted into serial data for each N / P bit, the data output clock frequency fDATA_CLK is set to the horizontal scanning clock HCK frequency (horizontal scanning clock frequency) fHCK_CLK. N / P times greater than For example, when 15-bit parallel data is divided into 5 bits and converted into serial data every 5 bits and serially output using three
また、図３（Ｄ）に示す第３のデータ出力方法のように、パラ／シリ変換を出力バッファ２８８の後段において行なう場合には、カラムＡＤＣ２６から読み出したパラレルデータの出力バッファ２８８への水平転送処理に関しては第１のデータ出力方法の場合と同様でよいが、出力バッファ２８８以降のデータ出力処理において、１水平走査期間内に、１行分の全ての単位画素３についてシリアルデータの出力処理を完結させる必要がある。
When the para / serial conversion is performed in the subsequent stage of the
この場合、そのデータ出力処理に必要となるデータ出力クロックＣＫout の数は、水平読出処理に用いられる水平走査クロックＨＣＫの数よりも多くする必要があり、１水平走査期間内にデータ出力処理を完結させるには、第２の出力手法と同様に、シリアル化の対象となるパラレル数を上げるに従ってデータ出力クロックＣＫout の周期を短くする、換言すればデータ出力クロック周波数ｆDATA_CLKを高くする必要がある。 In this case, the number of data output clocks CKout required for the data output process needs to be larger than the number of horizontal scan clocks HCK used for the horizontal read process, and the data output process is completed within one horizontal scan period. To achieve this, as in the second output method, it is necessary to shorten the cycle of the data output clock CKout as the number of parallels to be serialized increases, in other words, to increase the data output clock frequency fDATA_CLK.
たとえばＮビットのパラレルデータで出力バッファ２８８まで水平転送を行なった後に、出力バッファ２８８の後段にてＮビットのパラレルデータをＮ／Ｐビットずつに分け、Ｎ／Ｐビットごとにシリアルデータに変換する場合には、データ出力クロック周波数ｆDATA_CLKを、水平走査クロックＨＣＫの周波数（水平走査クロック周波数）ｆHCK_CLK のＮ／Ｐ倍にする必要がある。たとえば１５ビットのパラレルデータを５ビットずつに分け５ビットごとにシリアルデータに変換して３本の水平信号線２８２を用いてシリアル出力する場合には、データ出力クロック周波数ｆDATA_CLKを、水平走査クロック周波数ｆHCK_CLK の５倍にするとよい。
For example, after horizontal transfer to the
なお、この構成の場合、第２の構成例と異なり、垂直列ごとにパラ／シリ変換器３０７を必要としないので、構成がコンパクトになる。
In the case of this configuration, unlike the second configuration example, the para /
また、上記で説明した、分解能とＡＤ変換処理に使用されるＡＤ変換クロックＣＫADC の数（あるいは周波数）や、カラム数と水平読出処理に使用される水平走査クロックＨＣＫの数（あるいは周波数）や、シリアル出力する際のデータ出力クロックＣＫout の数（あるいは周波数）は、ＡＤ変換処理と、水平読出処理やデータ出力処理を、１水平走査期間内で同時並行的に行なうパイプライン動作の場合であり、１水平走査期間内でＡＤ変換処理と水平読出処理やデータ出力処理を、順番に行なう場合には、双方をさらに高速化させる必要がある。 Further, as described above, the resolution and the number (or frequency) of AD conversion clocks CKADC used for AD conversion processing, the number of columns and the number of horizontal scanning clocks HCK (or frequency) used for horizontal readout processing, The number (or frequency) of data output clocks CKout at the time of serial output is the case of a pipeline operation in which AD conversion processing, horizontal reading processing and data output processing are performed in parallel in one horizontal scanning period. When AD conversion processing, horizontal reading processing, and data output processing are sequentially performed within one horizontal scanning period, it is necessary to further speed up both.
＜固体撮像装置の構成；出力回路の周辺部＞
図４は、データ出力部２８に着目した固体撮像装置１の構成例を示す図である。なお、ここでは全垂直列に対して１つのカウンタ部２４を共用し、そのカウンタ部２４のビット出力を各垂直列まで引き回す構成を採っている。
<Configuration of solid-state imaging device; peripheral portion of output circuit>
FIG. 4 is a diagram illustrating a configuration example of the solid-
また、ＡＤ変換処理とカラム処理部２５外へのデジタルデータの読出動作とを並行して行なうパイプライン動作を行なう構成を採っている。このため、データ出力部２８は、カラム処理部２５の後段に、各カラムＡＤＣ２６が保持したカウント結果を再度保持するＭビットのメモリ装置としてのデータ記憶部３０２を備えている。データ記憶部３０２は、カラムＡＤＣ２６で得られるカウント値（ＡＤ変換結果）を保持・記憶するメモリとして機能するものであり、Ｄ型フリップフロップなどで構成されたラッチ３０３を垂直列ごとに有している。
Further, a configuration is adopted in which a pipeline operation is performed in which AD conversion processing and digital data reading operation outside the
各垂直列のラッチ３０３には、垂直走査部１４における行選択動作と関連して発せられるメモリ転送指示パルスＰ１２が供給されるとともに、カウンタ部２４でも使用されるＡＤ変換クロックＣＫADC が共通に供給される。各ラッチ３０３は、メモリ転送指示パルスＰ１２に基づき、ＡＤ変換クロックＣＫADC に同期してカラムＡＤＣ２６の出力データを取り込む。
The
カラムＡＤＣ２６のカウント値を所定のタイミングでデータ記憶部３０２のラッチ３０３に保持させる仕組みは、両者間にスイッチを配する構成を採ることができる。たとえば、スイッチには、他の垂直列のスイッチと共通に、通信・タイミング制御部２０から、所定のタイミングで垂直走査部１４に供給される行切替え信号Ｐ１０と対応するメモリ転送指示パルスＰ１２が供給される。もちろん、行切替え信号Ｐ１０そのものをメモリ転送指示パルスＰ１２として使用してもよい。たとえば、行切替え信号Ｐ１０の立上りエッジでＡＤ変換処理対象の行を切り替えつつ、立下がりエッジでラッチするようにしてもよい（図５を参照）。スイッチは、メモリ転送指示パルスＰ１２が供給されると、対応するカラムＡＤＣ２６のカウント値を対応するラッチ３０３に転送する。
A mechanism in which the count value of the
なお、カウンタ部２６４のカウント値を所定のタイミングでデータ記憶部３０２に保持させる仕組みは、両者間にスイッチを配する構成に限らず、たとえば、カラムＡＤＣ２６とラッチ３０３とを直接に接続しつつ、カラムＡＤＣ２６の出力イネーブルをメモリ転送指示パルスＰ１２で制御することで実現することもできるし、ラッチ３０３のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＰ１２を用いることでも実現できる。
Note that the mechanism for holding the count value of the
このような本構成によれば、カラムＡＤＣ２６が保持したカウント結果を、データ記憶部３０２のラッチ３０３に転送することができるため、カラムＡＤＣ２６のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線２８２への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。アナログ信号に対してＡＤ変換処理を行なった後、ＡＤ変換によって得られたデジタルデータを順次出力して行くという逐次的な動作ではなく、ＡＤ変換動作と出力動作を同時並行的に行なうようにすることで、ＡＤ変換動作に要する時間を見かけ上無くすことができる。
According to this configuration, since the count result held by the
また、固体撮像装置１は、データ記憶部３０２の後段に、ＭビットデータをＮビットデータに変換するパラ／パラ変換部３０４と、パラレルのデジタルデータをシリアルデータに変換して順次後段に転送するパラ／シリ変換部３０６と、データ付加部３０８とが設けられている。データ付加部３０８は、パラ／シリ変換部３０６と出力バッファ２８８との間の水平信号線２８２上に設けられる。
The solid-
パラ／パラ変換部３０４は、垂直列ごとにエンコーダ３０５を備え、カラムＡＤＣ２６にてＡＤ変換されラッチ３０３に保持されているデジタルデータ（たとえば１２ビットデータ）をシリアル伝送の安定化のために別の（通常はビット数を増やす）パラレルデータで表す（通常はビット数を増やす）変換を施してＮビットコードに変換する。たとえば、“０”が多く続くと同期が取れなくなるため、エンコーダ３０５は、エンコード処理として４Ｂ５Ｂ変換や５Ｂ６Ｂ変換などにより、少なくとも２つは“１”が入るように変換する。パラ／パラ変換部３０４にてＮビットに変換されたデジタルデータは、ビットごとにパラ／シリ変換部３０６に入力される。
The para /
パラ／シリ変換部３０６は、垂直列ごとに１つもしくはＰ個（Ｎ＞Ｐ）のパラ／シリ変換器３０７を備え、パラ／パラ変換部３０４により生成されたＮビットのデジタルデータを、Ｐ本の水平信号線２８２を使用して、出力バッファ２８８に向けて、シリアルでデータを順次転送する機能を持つ。
The para /
各パラ／シリ変換器３０７には、垂直走査部１４における行選択動作と対応して発せられる取込指示パルスＰ１４が供給されるとともに、水平走査部１２からシフトパルスφＨに基づくシフト駆動クロックφｇが順番に供給される。さらに、水平走査クロックＨＣＫカウンタ部２４やラッチ３０３でも使用されるＡＤ変換クロックＣＫADC もしくはＡＤ変換クロックＣＫADC と一定の関係を持つ低周波数のクロックＣＫlow あるいは高周波数のクロックＣＫhighがデータ出力クロックＣＫout として供給される。
Each para /
各パラ／シリ変換器３０７は、先ず、取込指示パルスＰ１４に基づき、データ出力クロックＣＫout に同期してパラ／パラ変換部３０４から出力されるパラレルデータを取り込み、シフト駆動クロックφｇがアクティブのときに、データ出力クロックＣＫout に同期してデジタルデータをシリアル形式で順次、水平信号線２８２に出力する。水平信号線２８２上に出力されたデータは、データ付加部３０８によって所定のデータが挿入された後に、出力バッファ２８８を介して外部に出力される。
Each para /
ここで、パラ／シリ変換器３０７としては、論理回路で用いられる典型的なパラ／シリ変換器を用いることもできるし、マルチプレクサ（多入力−１出力の切替スイッチ）を利用することもできる。後者の場合、Ｐ個のマルチプレクサの複数の入力端子のそれぞれにエンコーダ３０５からのパラレル形式のＮビットデータを個々に入力する。つまり、Ｎ個の各ビットデータを、Ｐ個のマルチプレクサに割り当てる。１つのマルチプレクサには、Ｎ／Ｐ個のビットデータがＮ／Ｐ個の入力端子に入力される。
Here, as the para /
各マルチプレクサは、Ｎ／Ｐ個の入力端子に入力された各データの何れか１つを選択して出力端子から対応する水平信号線２８２に出力する。マルチプレクサの制御端子には通信・タイミング制御部２０からのデータ出力クロックＣＫout が切替指令として入力される。このような構成のマルチプレクサをパラ／シリ変換機能部として利用することで、簡易な回路構成でパラ／シリ変換を実現することができる。
Each multiplexer selects any one of the data input to the N / P input terminals and outputs the selected data to the corresponding
パラ／シリ変換器３０７の最終段のさらに後段には、データ付加部３０８が設けられている。データ付加部３０８は、画素部１０の１行分の全単位画素３のデータに加えて、たとえば有効画素の両側に挿入するブランクデータやその他の付加情報用のデータをカラムに対応させて付加する。データ出力処理においては、その付加データの分が、画素部１０のカラム数より増えることになる。
A
出力バッファ２８８は、Ｐ本の水平信号線２８２を介して供給されたデジタルデータを、外部に出力する。このとき、データ出力クロックＣＫout も合わせて出力するようにする。
The
デジタルデータだけでなく、デジタルデータとの遅延を加味しつつデータ出力クロックＣＫout も出力することで、デバイス外部のデータ受信側では、データ出力クロックＣＫout に同期してデジタルデータを取り込むことができ、受信エラーを防止することができる。デジタルデータとともに、データ出力クロックＣＫout を出力する場合、データ出力クロックＣＫout のジッターに対するスペックが緩くなる。よってＰＬＬを小さく作ることができる。 By outputting not only the digital data but also the data output clock CKout while taking into account the delay with the digital data, the data receiving side outside the device can capture the digital data in synchronization with the data output clock CKout. An error can be prevented. When the data output clock CKout is output together with the digital data, the specifications for the jitter of the data output clock CKout are relaxed. Therefore, the PLL can be made small.
＜ＡＤ変換クロックとデータ出力クロックとの関係＞
図５は、ＡＤ変換用のＡＤ変換クロックＣＫADC とデータ出力用のデータ出力クロックＣＫout との関係に着目した、図４に示す構成の固体撮像装置１の動作を説明するタイミングチャートである。行切替信号Ｐ１０の１周期である１水平走査期間をｆＨとする。
<Relationship between AD conversion clock and data output clock>
FIG. 5 is a timing chart for explaining the operation of the solid-
カラムＡＤＣ２６において、ＭビットでＡＤ変換するために必要なＡＤ変換クロックＣＫADC の総数（カウントクロック数という）をＤ（＝２＾Ｍ）とする。また、行切替えに要するＡＤ変換クロックＣＫADC の数（行切替えクロック数という）をｅとする。１行分の全単位画素３についての行切替えを含むＡＤ変換処理は、１水平走査期間ｆＨ内に完了させる必要があり、少なくとも、ＡＤ変換クロックＣＫADC の周波数（ＡＤ変換周波数）をｆADC_CLK としたとき、“（Ｄ＋ｅ）＊ｆADC_CLK ”≦ｆＨ”にしなければならない。通常は、“（Ｄ＋ｅ）＊ｆADC_CLK ”＝ｆＨ”にする、すなわち、ＡＤ変換周波数ｆADC_CLK は水平同期周波数の“Ｄ＋ｅ”倍になる。
In the
一方、データ出力部２８におけるデータ出力処理に着目した場合、単位画素３が行列状に配された画素部１０における水平方向の単位画素３の数（カラム数という）をＣとし、１水平走査期間ｆＨ内の画素部１０対応部分を除く無効領域のカラム数に対応する数（水平ブランク数という）をＢとすると、１水平走査期間ｆＨ内には、実質的に単位画素３が“Ｃ＋Ｂ”個配された状態、すなわち水平方向の“有効画素数＋無効画素数＝総画素数”が“Ｃ＋Ｂ”となる。この場合の水平同期周期中の総出力クロック数は、“Ｃ＋Ｂ”となる。
On the other hand, when attention is paid to the data output processing in the data output unit 28, the number of
水平方向の全画素のデータを出力する必要があるので、ＮビットのデータをＮ本の出力線を使用してＮビットのパラレルデータのままシフトして出力する場合には、水平ブランク数Ｂも考慮すれば、データ出力クロックＣＫout の周波数をｆDATA_CLKとしたとき、“（Ｃ＋Ｂ）＊ｆDATA_CLK＝ｆＨ”にしなければならない。 Since it is necessary to output data of all pixels in the horizontal direction, when N-bit data is shifted and output as N-bit parallel data using N output lines, the horizontal blank number B is also set. In consideration, when the frequency of the data output clock CKout is fDATA_CLK, “(C + B) * fDATA_CLK = fH” must be satisfied.
また、ＮビットのデータをＰ（Ｎ＞Ｐ）本の出力線（水平信号線２８２）でシリアルデータにして出力する場合、すなわち出力並列数をＰとする場合には、“（Ｃ＋Ｂ）＊Ｎ／Ｐ＊ｆDATA_CLK＝ｆＨ”にしなければならない。この場合の水平同期周期中の総出力クロック数は、“（Ｃ＋Ｂ）＊Ｎ／Ｐ”となる。 Further, when N-bit data is output as serial data by P (N> P) output lines (horizontal signal line 282), that is, when the output parallel number is P, “(C + B) * N / P * fDATA_CLK = fH ". In this case, the total number of output clocks during the horizontal synchronization period is “(C + B) * N / P”.
ここでは、Ｎ＞Ｐとしていたが、Ｎ＝Ｐとしたときが、前者に該当するので、一般的には、Ｎ≧Ｐとして、後者のみで考えていればよいことになる。つまり、ＮビットのデジタルデータをＰ本のシリアル信号で出力する場合において、水平ブランクの出力も行なう場合には、シリアル信号の周期（水平シフト周波数ｆDATA_CLK）は、水平同期周波数の“（Ｃ＋Ｂ）＊Ｎ／Ｐ”倍になる。 Here, N> P, but when N = P corresponds to the former, in general, it is only necessary to consider N ≧ P and consider only the latter. In other words, when N-bit digital data is output as P serial signals and the horizontal blank is also output, the period of the serial signal (horizontal shift frequency fDATA_CLK) is “(C + B) * of the horizontal synchronization frequency. N / P "times.
要するに、カラム数をＣ、水平ブランクをＢカラム分とし、１行分の全データをＮビットのデジタルデータで出力し、出力信号の並列数をＰ本とすれば、出力クロック数は（Ｃ＋Ｂ）＊Ｎ／Ｐである。 In short, if the number of columns is C, the horizontal blank is B columns, all data for one row is output as N-bit digital data, and the number of output signals in parallel is P, the number of output clocks is (C + B). * N / P.
ここで、ＡＤ変換クロックＣＫADC とデータ出力クロックＣＫout に共通のパルスを使用する場合には、ＡＤ変換周波数ｆADC_CLK ＝水平シフト周波数ｆDATA_CLKとしなければならないので何れか一方に補正を加える必要が生じる。 Here, when a common pulse is used for the AD conversion clock CKADC and the data output clock CKout, the AD conversion frequency fADC_CLK must be set to the horizontal shift frequency fDATA_CLK.
そこで、ここでは一例として、ＡＤ変換処理側に補正を加えることとし、その補正分のクロック数（補正クロック数という）を、行切替えクロック数ｅを含めて、周期延長クロック数Ｅとし、（Ｄ＋Ｅ）＝（Ｃ＋Ｂ）＊Ｎ／Ｐとする。こうすることで、ＡＤ変換用のＡＤ変換クロックＣＫADC と、データ出力用のデータ出力クロックＣＫout とを生成する周波数シンセサイザなどのパルス信号発生器を１つにすることができる。 Therefore, here, as an example, correction is made on the AD conversion processing side, and the number of clocks for correction (referred to as the correction clock number) is set to the period extension clock number E including the row switching clock number e, and (D + E ) = (C + B) * N / P. By doing so, it is possible to have one pulse signal generator such as a frequency synthesizer that generates an AD conversion clock CKADC for AD conversion and a data output clock CKout for data output.
すなわち、ＡＤ変換クロックであるＡＤ変換クロックＣＫADC と出力クロックであるデータ出力クロックＣＫout とを共用するには、図５のタイミングチャートに示すように、水平同期周期中のＡＤ変換クロック数を、ＡＤ変換に要するカウントクロック数Ｄに周期延長クロック数Ｅを足したものとして調整して、水平同期周期中の出力クロック数に合致させればよい。 That is, in order to share the AD conversion clock CKADC which is the AD conversion clock and the data output clock CKout which is the output clock, as shown in the timing chart of FIG. The number of count clocks D required for the adjustment may be adjusted by adding the number E of period extension clocks to match the number of output clocks in the horizontal synchronization period.
また、ＡＤ変換周波数ｆADC_CLK と水平シフト周波数ｆDATA_CLKとの間に、１：１／Ｘの関係を持たせる、すなわち、（Ｄ＋Ｅ）＝（Ｃ＋Ｂ）＊Ｎ／Ｐ／Ｘなる関係を持たせ、データ出力クロックＣＫout を分周してＡＤ変換クロックＣＫADC を生成するようにするか、あるいは、１：Ｘ（Ｘは２以上の正の整数）の関係を持たせる、すなわち、（Ｄ＋Ｅ）＝（Ｃ＋Ｂ）＊Ｎ／Ｐ＊Ｘなる関係を持たせ、ＡＤ変換クロックＣＫADC を分周してデータ出力クロックＣＫout を生成するようにすることでも、パルス信号発生器を１つにすることができる。すなわち、水平同期周期中のＡＤ変換クロック数を、ＡＤ変換に要するカウントクロック数Ｄに周期延長クロック数Ｅを足したものとして調整して、水平同期周期中の出力クロック数のＸ倍もしくは１／Ｘ倍に合致させることでも、パルス信号発生器を１つにすることができる。 Further, the AD conversion frequency fADC_CLK and the horizontal shift frequency fDATA_CLK have a 1: 1 / X relationship, that is, (D + E) = (C + B) * N / P / X, and the data output The AD converter clock CKADC is generated by dividing the clock CKout, or has a relationship of 1: X (X is a positive integer of 2 or more), that is, (D + E) = (C + B) * The pulse signal generator can also be made one by providing the relationship N / P * X and dividing the AD conversion clock CKADC to generate the data output clock CKout. That is, the number of AD conversion clocks during the horizontal synchronization period is adjusted by adding the number of count clocks D required for AD conversion to the number of period extension clocks E to obtain X times the number of output clocks during the horizontal synchronization period or 1 / The pulse signal generator can also be made one by matching X times.
もちろん、他の例として、データ出力処理側に補正を加えることとし、補正クロック数を水平ブランク数Ｂも含めて周期延長クロック数Ｆとし、（Ｄ＋ｅ）＝（Ｃ＋Ｆ）＊Ｎ／Ｐとしてもよい。この場合でも、ＡＤ変換用のＡＤ変換クロックＣＫADC と、データ出力用のデータ出力クロックＣＫout とを生成する周波数シンセサイザなどのパルス信号発生器を１つにすることができる。 Of course, as another example, correction may be applied to the data output processing side, the correction clock number including the horizontal blank number B and the period extension clock number F, and (D + e) = (C + F) * N / P. . Even in this case, a single pulse signal generator such as a frequency synthesizer that generates an AD conversion clock CKADC for AD conversion and a data output clock CKout for data output can be provided.
以下、ＡＤ変換クロック数を水平同期周期中の出力クロック数と等しくする場合、ＡＤ変換クロック数を水平同期周期中の出力クロック数の１／Ｘ倍にする場合、およびＡＤ変換クロック数を水平同期周期中の出力クロック数のＸ倍にする場合のそれぞれについて、ＡＤ変換処理側に補正クロックを加える手法について、具体的な事例を用いて説明する。 Hereinafter, when the number of AD conversion clocks is made equal to the number of output clocks during the horizontal synchronization period, when the number of AD conversion clocks is set to 1 / X times the number of output clocks during the horizontal synchronization period, and the number of AD conversion clocks is synchronized horizontally A method of adding a correction clock to the AD conversion processing side for each of cases where the number of output clocks in the cycle is X times will be described using specific examples.
＜第１実施形態＞
図６は、ＡＤ変換クロック数を水平同期周期中の出力クロック数と等しくする場合（第１実施形態という）の事例を説明する図である。図７は、比較例を示す図である。ここでは、画素部１０に１０２４列、７６８行の単位画素３が配されているデバイスを使用して、カラムＡＤＣ２６では１２ビットでＡＤ変換し、それをパラ／パラ変換部３０４で４Ｂ５Ｂ変換することで出力ビット数Ｎが１５ビットのパラレルデータに変換し、これを３本のシリアル信号線で出力する場合を示している。なお、水平ブランク数Ｂは６４列とする。
<First Embodiment>
FIG. 6 is a diagram for explaining a case where the number of AD conversion clocks is made equal to the number of output clocks in the horizontal synchronization period (referred to as the first embodiment). FIG. 7 is a diagram illustrating a comparative example. Here, using a device in which
パラ／シリ変換部３０６には、垂直列ごとに、図示を割愛したパラ／シリ変換器３０７が３個設けられる。パラ／シリ変換部３０６は、取込指示パルスＰ１４に基づき、データ出力クロックＣＫout に同期してパラ／パラ変換部３０４から出力される１５ビットのパラレルデータを５ビットずつ（たとえば、上位５ビット、中位５ビット、下位５ビットずつ）、図示を割愛したパラ／シリ変換器３０７に取り込む。
The para /
この後、パラ／シリ変換部３０６は、図示を割愛した水平走査部１２から供給されるシフト駆動クロックφｇがアクティブのときに、データ出力クロックＣＫout に同期して、上位、中位、下位の各５ビットのパラレルデータをシリアル形式で順次、それぞれ独立した３本の水平信号線２８２の対応するものに出力する。
Thereafter, the para /
この場合、データ出力クロックＣＫout 側については、出力クロック数は（Ｃ＋Ｂ）＊Ｎ／Ｐ＝（１０２４＋６４）＊１５／３＝５４４０である。これに対して、ＡＤ変換クロックＣＫ０側については、１２ビットでＡＤ変換するのでカウントクロック数Ｄは２＾１２（“＾”はべき乗を示す）＝４０９６となるから、出力クロック数＝５４４０との差を調整するべく、周期延長クロック数Ｅを、５４４０−４０９６＝１３３４とすればよい。すなわち、周期延長クロック数Ｅを１３４４とすることで、水平同期周期中のＡＤ変換クロック数を出力クロック数と同じ５４４０にすることができる。 In this case, on the data output clock CKout side, the number of output clocks is (C + B) * N / P = (1024 + 64) * 15/3 = 5440. On the other hand, since the AD conversion clock CK0 side performs AD conversion with 12 bits, the count clock number D is 2 ^ 12 ("^" indicates a power) = 4096, and therefore the number of output clocks = 5440. In order to adjust the difference, the period extension clock number E may be set to 5440−4096 = 1334. That is, by setting the period extension clock number E to 1344, the number of AD conversion clocks in the horizontal synchronization period can be set to 5440 which is the same as the number of output clocks.
このような第１実施形態のクロック調整を行なうパルス信号発生部の一例であるクロック制御部２００としては、図示するように、マスタークロックCLK0に基づいて生成される水平同期信号Ｈsyncを参照してクロック信号を生成するＰＬＬ（Phase Locked Loop ；位相同期回路）構成のものが用いられている。
As shown in the figure, the
クロック制御部２００は、電圧制御発振器（ＶＣＯ；Voltage controlled oscillator ）２０２と、インダクタやコンデンサなどのＬＰＦ（Low Pass Filter ）素子を有するループフィルタ２０４と、位相周波数検出部（ＰＦＤ；Phase Frequency Detector）２０６と、カウンタ（特にＰＬＬカウンタともいう）２０８とを有している。
The
電圧制御発振器２０２は、電圧制御入力端子に供給される電圧信号に応じた周波数のパルス信号Ｐout を発生し、このパルス信号Ｐout をＰＬＬカウンタ２１８に供給する。ＰＬＬカウンタ２１８は、水平同期周期中の出力クロック数に等しいクロック数をカウントすることによりパルス信号Ｐout を分周し、基準水平信号である内部水平同期パルスinthd を位相周波数検出部２０６に供給する。本例においては、水平同期周期中の出力クロック数は５４４０であるので、ＰＬＬカウンタ２０８はパルス信号Ｐout を１／５４４０に分周することになる。
The voltage controlled
位相周波数検出部２０６には、ＰＬＬカウンタ２１８で分周された内部水平同期パルスinthd が供給されるとともに、前段から水平同期信号Ｈsyncが供給される。位相周波数検出部２０６は、２つのパルス信号inthd ，Ｈsyncの位相差を検出し、検出した位相誤差を表わす電圧信号を、ループフィルタ２０４に供給する。ループフィルタ２０４は、位相周波数検出部２０６から得られる誤差信号から高周波成分や雑音を取り除いた信号電圧を発生し、電圧制御発振器２０２の電圧制御入力端子に供給する。クロック制御部２００にて生成されるパルス信号Ｐout は、ＡＤ変換クロックＣＫ０としてカラムＡＤＣ２６に供給されるとともに、データ出力クロックＣＫout としてシフトレジスタ２８４に供給される。また、パルス信号Ｐout は、図示しないその他の回路や、シリアル出力される１５ビットデータＤout とともに、外部にも出力される。
The phase
このような構成のクロック制御部２００においては、水平同期信号Ｈsyncが位相周波数検出部２０６に入力されると、位相周波数検出部２０６は、ＰＬＬカウンタ２１８にて生成されるパルス信号Ｐout を水平同期周期のクロックまで分周した内部水平同期パルスinthd と、位相を比較する。位相周波数検出部２０６は、その位相比較結果をループフィルタ２０４を介して、パルス信号Ｐout を発振している電圧制御発振器２０２の電圧制御入力端子に入力することで、パルス信号Ｐout の発振周波数ｆCLK を調整する。これにより、水平同期信号Ｈsyncと内部水平同期パルスinthd の同期をとることができる。
In the
この結果、クロック制御部２００は、パルス信号Ｐout の発振周波数ｆCLK 、すなわちＡＤ変換周波数ｆADC_CLK や水平シフト周波数ｆDATA_CLKを、周波数ｆＨ＝４８ｋＨｚの５４４０倍である２６１．１２ＭＨｚにする。データ通信クロックであるデータ出力クロックＣＫout とＡＤ変換クロックＣＫADC とを共用でき、そのクロックを１つのＰＬＬ回路で生成することができる。
As a result, the
一方、図６に示したような構成を採らずに、ＡＤ変換クロックＣＫ０とデータ出力クロックＣＫout とを個別のパルス信号発生部で生成する場合を示したのが比較例の図７である。この場合、ＡＤ変換クロックＣＫ０とデータ出力クロックＣＫout と同じ周波数にする必要はなく、異なる周波数に設定できる。 On the other hand, FIG. 7 of the comparative example shows a case where the AD conversion clock CK0 and the data output clock CKout are generated by individual pulse signal generators without adopting the configuration shown in FIG. In this case, the AD conversion clock CK0 and the data output clock CKout need not have the same frequency, and can be set to different frequencies.
たとえば、クロック制御部２００は、データ出力クロックＣＫout 生成用のクロック制御部２００ａと、ＡＤ変換クロックＣＫ０生成用のクロック制御部２００ｂとを備えている。それぞれの構成要素は、図６に示したものと同じであり、クロック制御部２００ａには、電圧制御発振器２０２ａ、ループフィルタ２０４ａ、位相周波数検出部２０６ａ、ＰＬＬカウンタ２０８ａが設けられており、クロック制御部２００ｂには、電圧制御発振器２０２ｂ、ループフィルタ２０４ｂ、位相周波数検出部２０６ｂ、ＰＬＬカウンタ２０８ｂが設けられている。
For example, the
データ出力クロックＣＫout 生成用のクロック制御部２００ａについては、画素部１０の１０２４列と６４列相当の水平ブランク分を含む１行分の１５ビットのデータを３本の出力線を使用してシリアルデータにして出力するべく、水平同期周期中の出力クロック数を５４４０にする必要があるので、図６に示したものと同様に、ＰＬＬカウンタ２０８ａにおいてパルス信号Ｐoutaを１／５４４０に分周することで、水平シフト周波数ｆDATA_CLK（＝ｆDATA_CLK）を、周波数ｆＨ＝４８ｋＨｚの５４４０倍である２６１．１２ＭＨｚにする。
As for the clock control unit 200a for generating the data output clock CKout, 15-bit data for one row including 1024 columns and 64 columns of horizontal blanks of the
つまり、データ出力クロックＣＫout に関しては、画素部１０の画素配列に基づく列（カラム）数に加えて、水平ブランク数やエンコード（パラ／パラ変換）や出力並列数の関数として総出力クロック数を決定し、さらに総出力クロック数と水平同期周期との関係でデータ出力クロックＣＫout の周波数を決定する。
That is, regarding the data output clock CKout, in addition to the number of columns (columns) based on the pixel arrangement of the
一方、ＡＤ変換クロックＣＫ０生成用のクロック制御部２００ｂについては、１行分の全単位画素３についての行切替えを含む１２ビットでのＡＤ変換処理を１水平走査期間内に完了させる必要があるので、ＰＬＬカウンタ２０８ｂにおいてパルス信号Ｐoutbを１／（４０９６＋６４＝４１６０）に分周することで、ＡＤ変換周波数ｆADC_CLK を、周波数ｆＨ＝４８ｋＨｚの４１６０倍である１９９．６８ＭＨｚにする。
On the other hand, for the clock control unit 200b for generating the AD conversion clock CK0, it is necessary to complete 12-bit AD conversion processing including row switching for all
つまり、ＡＤ変換クロックＣＫADC に関しては、ＡＤ変換処理時の分解能に加えて、処理対象の画素信号の切替え期間（前例では行切替え期間）相当のクロック数を加味した周期延長クロック数Ｅの関数として総ＡＤ変換クロック数を決定し、さらに総ＡＤ変換クロック数と水平同期周期との関係でＡＤ変換クロックＣＫADC の周波数を決定する。 That is, regarding the AD conversion clock CKADC, in addition to the resolution at the time of AD conversion processing, the total of the AD conversion clock CKADC as a function of the number of period extension clocks E including the number of clocks corresponding to the switching period of the pixel signal to be processed (row switching period in the previous example). The number of AD conversion clocks is determined, and the frequency of the AD conversion clock CKADC is determined based on the relationship between the total number of AD conversion clocks and the horizontal synchronization period.
ここで、図６に示すような本実施形態の構成を採らなければ、カラムＡＤＣ２６においてＡＤ変換を行ないつつシフトレジスタ２８４にてデジタルデータＤout をシリアル出力するには、水平同期信号の周波数ｆＨを５４４０倍するデータ出力クロックＣＫout 用のクロック制御部２００ａと、水平同期信号の周波数ｆＨを４１６０倍するＡＤ変換クロックＣＫ０用のクロック制御部２００ｂというように、２つの周波数シンセサイザが必要である。
If the configuration of this embodiment as shown in FIG. 6 is not adopted, in order to serially output the digital data Dout in the shift register 284 while performing AD conversion in the
水平同期信号の周波数ｆＨに対する倍率関係をこのように維持したま、周波数シンセサイザを１つにするには、それらの最小公倍数の周波数を電圧制御発振器にて発振するようにし、分周によりＡＤ変換クロックと出力クロックを得る方法を採ることが考えられる。しかしながら、この最小公倍数の周波数は極めて高い周波数になってしまい、電圧制御発振器の実現が困難になるか、もしくは不可能ではないまでも、複雑かつ大規模な回路構成にならざるを得ない。また、余分な分周器が必要になる。 In order to keep the frequency relationship of the horizontal synchronizing signal with respect to the frequency fH in this way, to make one frequency synthesizer, the frequency of the least common multiple is oscillated by a voltage controlled oscillator, and the AD conversion clock is divided by frequency division. It is conceivable to take a method of obtaining the output clock. However, the frequency of the least common multiple becomes a very high frequency, and it becomes difficult to realize a voltage-controlled oscillator, or it is unavoidable to have a complicated and large-scale circuit configuration. In addition, an extra frequency divider is required.
あるいは、１つの電圧制御発振器にてＡＤ変換クロックと出力クロックの何れか一方について最適な周波数（ｆＨのｘ倍）で発振しつつ、他方のクロック（ｆＨのｙ倍が最適とする）についてはｙ／ｘ分周することで取得することも考えられるが、このような任意の分周比（ｙ／ｘ）にする構成は複雑になり、現実的に採用することは困難である。 Alternatively, one voltage-controlled oscillator oscillates at an optimum frequency (x times fH) for either one of the AD conversion clock and the output clock, while the other clock (y times fH is optimum) is y. Although it is conceivable to acquire the frequency by dividing the frequency by / x, the configuration for making such an arbitrary frequency dividing ratio (y / x) becomes complicated and difficult to adopt practically.
これに対して、図６に示すような第１実施形態の構成を採ることで、水平同期周期中のカラムＡＤＣ用のＡＤ変換クロックＣＫADC とデータ出力部２８用のデータ出力クロックＣＫout を同じ周波数にすることができ、周波数シンセサイザなどのパルス信号発生器をカラムＡＤＣ２６とデータ出力部２８とで共用することができる。１つの周波数シンセサイザが発するクロック信号ＰOUT の周波数をデータ出力クロックＣＫout の周波数ｆDATA_CLKにすることができ、ＡＤ変換クロックと出力クロックの最小公倍数を電圧制御発振器にて発振し、分周によりＡＤ変換クロックと出力クロックを得る場合に比べて、回路内の最高周波数を極めて低くすることができるし余分な分周器も不要になるので、周波数シンセサイザを簡易な回路構成で実現できるようになる。この結果、回路の製造が容易になるとともに電圧制御発振器の消費電力も削減できるし、余分な分周器用の消費電力も削減できる。
On the other hand, by adopting the configuration of the first embodiment as shown in FIG. 6, the AD conversion clock CKADC for the column ADC and the data output clock CKout for the data output unit 28 in the horizontal synchronization period have the same frequency. The
もちろん、１つの周波数シンセサイザで済むようになるので、２つのＰＬＬ回路を集積する場合に比べて、巨大なループフィルタ素子（たとえばＬＰＦ素子）などが減り、集積回路の面積を抑えることができ、周波数シンセサイザ全体の消費電力も削減できる。 Of course, since only one frequency synthesizer is required, the number of large loop filter elements (for example, LPF elements) is reduced compared to the case where two PLL circuits are integrated, and the area of the integrated circuit can be suppressed. The power consumption of the entire synthesizer can also be reduced.
＜第２実施形態＞
図８は、ＡＤ変換クロック数を水平同期周期中の出力クロック数の１／Ｘ倍にする場合の事例（第２実施形態という）を説明する図である。ここでは、図６に示した第１実施形態と同様に、画素部１０に１０２４列、７６８行の単位画素３が配されているデバイスを使用するが、カラムＡＤＣ２６では１０ビットでＡＤ変換し、それをパラ／パラ変換部３０４で５Ｂ６Ｂ変換することで１２ビットのパラレルデータに変換し、これを水平ブランク数Ｂ＝６４列分を含めて、３本のシリアル信号線で出力する場合を示している。
Second Embodiment
FIG. 8 is a diagram for explaining a case (referred to as a second embodiment) in which the AD conversion clock number is 1 / X times the output clock number in the horizontal synchronization period. Here, as in the first embodiment shown in FIG. 6, a device in which
パラ／シリ変換部３０６には、垂直列ごとに、図示を割愛したパラ／シリ変換器３０７が３個設けられる。パラ／シリ変換部３０６は、取込指示パルスＰ１４に基づき、データ出力クロックＣＫout に同期してパラ／パラ変換部３０４から出力される１２ビットのパラレルデータを４ビットずつ（たとえば、上位４ビット、中位４ビット、下位４ビットずつ）、図示を割愛したパラ／シリ変換器３０７に取り込む。
The para /
この後、パラ／シリ変換部３０６は、図示を割愛した水平走査部１２から供給されるシフト駆動クロックφｇがアクティブのときに、データ出力クロックＣＫout に同期して、上位、中位、下位の各４ビットのパラレルデータをシリアル形式で順次、それぞれ独立した３本の水平信号線２８２の対応するものに出力する。
Thereafter, the para /
この場合、データ出力クロックＣＫout 側については、出力クロック数は（Ｃ＋Ｂ）＊Ｎ／Ｐ＝（１０２４＋６４）＊１２／３＝４３５２である。これに対して、ＡＤ変換クロックＣＫ０側については、１０ビットでＡＤ変換するのでカウントクロック数Ｄは２＾１０＝１０２４となるから、出力クロック数＝４３５２との間には、４倍以上の開きがあり、ＡＤ変換クロックＣＫ０の方が小さい。 In this case, on the data output clock CKout side, the number of output clocks is (C + B) * N / P = (1024 + 64) * 12/3 = 4352. On the other hand, since the AD conversion clock CK0 side performs AD conversion with 10 bits, the count clock number D is 2 ^ 10 = 1024, so the output clock number = 4352 is 4 times or more open. The AD conversion clock CK0 is smaller.
そこで、この場合には、出力クロック数の１／４倍とＡＤ変換クロック数（カウントクロック数Ｄと行切替えクロック数ｅとの和）との間で、差を調整するようにする。ここでは、その補正分を、行切替えクロック数ｅを含めて、周期延長クロック数Ｅとし、（Ｄ＋Ｅ）＝（Ｃ＋Ｂ）＊Ｎ／Ｐ／４とする。こうすることで、ＡＤ変換用のＡＤ変換クロックＣＫADC と、データ出力用のデータ出力クロックＣＫout とを生成する周波数シンセサイザなどのパルス信号発生器を１つにすることができる。 Therefore, in this case, the difference is adjusted between 1/4 times the number of output clocks and the AD conversion clock number (the sum of the count clock number D and the row switching clock number e). Here, the amount of correction is the period extension clock number E including the row switching clock number e, and (D + E) = (C + B) * N / P / 4. By doing so, it is possible to have one pulse signal generator such as a frequency synthesizer that generates an AD conversion clock CKADC for AD conversion and a data output clock CKout for data output.
このような第２実施形態のクロック調整を行なうパルス信号発生部の一例であるクロック制御部２００としては、図示するように、第１実施形態の構成要素に対して、さらに分周部２１０を、電圧制御発振器２０２の後段に設ける。
As shown in the figure, the
このような第２実施形態のクロック制御部２００においては、水平同期信号Ｈsyncが位相周波数検出部２０６に入力されると、位相周波数検出部２０６は、ＰＬＬカウンタ２１８にて生成されるパルス信号Ｐout を水平同期周期のクロックまで分周した内部水平同期パルスinthd と、位相を比較する。本例においては、水平同期周期中の出力クロック数は４３５２であるので、ＰＬＬカウンタ２０８はパルス信号Ｐout を１／４３５２に分周することになる。
In such a
位相周波数検出部２０６は、その位相比較結果をループフィルタ２０４を介して、パルス信号Ｐout を発振している電圧制御発振器２０２の電圧制御入力端子に入力することで、パルス信号Ｐout の発振周波数ｆCLK を調整する。これにより、水平同期信号Ｈsyncと内部水平同期パルスinthd の同期をとることができる。
The phase
この結果、クロック制御部２００は、電圧制御発振器２０２から出力されるパルス信号Ｐout をデータ出力クロックＣＫout としてそのままシフトレジスタ２８４に供給できるし、図示しないその他の回路やシリアル出力される１２ビットデータＤout とともに、外部にも出力することができる。パルス信号Ｐout の発振周波数ｆCLK すなわち水平シフト周波数ｆDATA_CLKを、周波数ｆＨ＝４８ｋＨｚの４３５２倍である２０８．８９６ＭＨｚにする。
As a result, the
一方、ＡＤ変換クロックＣＫ０側については、クロック制御部２００は、電圧制御発振器２０２から出力されるパルス信号Ｐout を分周部２１０にて１／４に分周し、分周部２１０から出力されるパルス信号ＰoutcをＡＤ変換クロックＣＫ０としてカラムＡＤＣ２６に供給する。分周部２１０の構成としては、１／４の分周であり、分母の４は２のべき乗（４＝２＾２）の関係にあるので、１／２の分周器を２段接続する構成を採ることができ、分周構成が簡易になる。
On the other hand, on the AD conversion clock CK0 side, the
パルス信号Ｐoutcの発振周波数すなわちＡＤ変換周波数ｆADC_CLK は、周波数ｆＨ＝４８ｋＨｚの４３５２／４倍である５２．２２４ＭＨｚになる。つまり、この第２実施形態では、周期延長クロック数Ｅを調整して、水平同期周期中のＡＤ変換クロック数を出力クロック数の４分の１にしている。 The oscillation frequency of the pulse signal Poutc, that is, the AD conversion frequency fADC_CLK becomes 52.224 MHz which is 4352/4 times the frequency fH = 48 kHz. That is, in the second embodiment, the number of period extension clocks E is adjusted so that the number of AD conversion clocks in the horizontal synchronization period is ¼ of the number of output clocks.
このように、第２実施形態では、最終的に対応の機能部に供給されるＡＤ変換クロックＣＫ０とデータ出力クロックＣＫout とを別のものとしているが、ＡＤ変換クロックＣＫ０を出力クロックの４分周とするだけでよいので、第１実施形態と同様に、周波数シンセサイザの中核をなす電圧制御発振器２０２、ループフィルタ２０４、位相周波数検出部２０６、およびＰＬＬカウンタ２０８をそれぞれ１つにすることができる。
As described above, in the second embodiment, the AD conversion clock CK0 and the data output clock CKout that are finally supplied to the corresponding functional units are separated, but the AD conversion clock CK0 is divided by four. Therefore, as in the first embodiment, the voltage controlled
＜第３実施形態＞
図９は、ＡＤ変換クロック数を水平同期周期中の出力クロック数のＸ倍にする場合の事例（第３実施形態という）を説明する図である。ここでは、図６に示した第１実施形態と同様に、画素部１０に１０２４列、７６８行の単位画素３が配されているデバイスを使用するが、カラムＡＤＣ２６では１４ビットでＡＤ変換し、これを水平ブランク数Ｂ＝６４列分を含めて、７本のシリアル信号線で出力する場合を示している。Ｂ５Ｂ変換は行なわないので、パラ／パラ変換部３０４を設けていない。
<Third Embodiment>
FIG. 9 is a diagram for explaining a case (referred to as the third embodiment) in the case where the number of AD conversion clocks is set to X times the number of output clocks in the horizontal synchronization period. Here, as in the first embodiment shown in FIG. 6, a device in which
パラ／シリ変換部３０６には、垂直列ごとに、図示を割愛したパラ／シリ変換器３０７が７個設けられる。パラ／シリ変換部３０６は、取込指示パルスＰ１４に基づき、データ出力クロックＣＫout に同期してカラム処理部２５の図示を割愛したカラムＡＤＣ２６から出力される１４ビットのパラレルデータを２ビットずつ（たとえば、上位２ビット、…、下位２ビットずつ）、図示を割愛したパラ／シリ変換器３０７に取り込む。
The para /
この後、パラ／シリ変換部３０６は、図示を割愛した水平走査部１２から供給されるシフト駆動クロックφｇがアクティブのときに、データ出力クロックＣＫout に同期して、上位、…、下位の各２ビットのパラレルデータをシリアル形式で順次、それぞれ独立した７本の水平信号線２８２の対応するものに出力する。
Thereafter, when the shift drive clock φg supplied from the horizontal scanning unit 12 (not shown) is active, the para /
この場合、データ出力クロックＣＫout 側については、出力クロック数は（Ｃ＋Ｂ）＊Ｎ／Ｐ＝（１０２４＋６４）＊１４／７＝２１７６である。これに対して、ＡＤ変換クロックＣＫ０側については、１４ビットでＡＤ変換するのでカウントクロック数Ｄは２＾１４＝１６３８４となるから、出力クロック数＝２１７６との間には、７倍以上の開きがあり、ＡＤ変換クロックＣＫ０の方が大きい。 In this case, on the data output clock CKout side, the number of output clocks is (C + B) * N / P = (1024 + 64) * 14/7 = 2176. On the other hand, on the AD conversion clock CK0 side, since AD conversion is performed with 14 bits, the count clock number D is 2 ^ 14 = 16384, so that the output clock number = 2176 has a difference of 7 times or more. The AD conversion clock CK0 is larger.
そこで、この場合には、出力クロック数の８倍とＡＤ変換クロック数（カウントクロック数Ｄと行切替えクロック数ｅとの和）との間で、差を調整するようにする。ここでは、その補正分を、行切替えクロック数ｅを含めて、周期延長クロック数Ｅとし、（Ｄ＋Ｅ）＝（Ｃ＋Ｂ）＊Ｎ／Ｐ＊８とする。こうすることで、ＡＤ変換用のＡＤ変換クロックＣＫADC と、データ出力用のデータ出力クロックＣＫout とを生成する周波数シンセサイザなどのパルス信号発生器を１つにすることができる。 Therefore, in this case, the difference is adjusted between eight times the number of output clocks and the AD conversion clock number (the sum of the count clock number D and the row switching clock number e). Here, the amount of correction is the period extension clock number E including the row switching clock number e, and (D + E) = (C + B) * N / P * 8. By doing so, it is possible to have one pulse signal generator such as a frequency synthesizer that generates an AD conversion clock CKADC for AD conversion and a data output clock CKout for data output.
このような第３実施形態のクロック調整を行なうパルス信号発生部の一例であるクロック制御部２００としては、図示するように、第１実施形態の構成要素に対して、さらに分周部２１２を、電圧制御発振器２０２の後段に設ける。
As shown in the figure, the
このような第３実施形態のクロック制御部２００においては、水平同期信号Ｈsyncが位相周波数検出部２０６に入力されると、位相周波数検出部２０６は、ＰＬＬカウンタ２１８にて生成されるパルス信号Ｐout を分周部２１２にて１／８に分周し、分周部２１２から出力されるパルス信号Ｐoutdを水平同期周期のクロックまで分周した内部水平同期パルスinthd と、位相を比較する。本例においては、水平同期周期中の出力クロック数は２１７６であるので、ＰＬＬカウンタ２０８はパルス信号Ｐoutdを１／２１７６に分周することになる。分周部２１２の構成としては、１／８の分周であり、分母の８は２のべき乗（８＝２＾３）の関係にあるので、１／２の分周器を３段接続する構成を採ることができ、分周構成が簡易になる。
In such a
位相周波数検出部２０６は、その位相比較結果をループフィルタ２０４を介して、パルス信号Ｐout を発振している電圧制御発振器２０２の電圧制御入力端子に入力することで、パルス信号Ｐout の発振周波数ｆCLK を調整する。これにより、水平同期信号Ｈsyncと内部水平同期パルスinthd の同期をとることができる。
The phase
この結果、クロック制御部２００は、電圧制御発振器２０２から出力されるパルス信号Ｐout を分周部２１２にて１／８に分周したパルス信号Ｐoutdをデータ出力クロックＣＫout としてシフトレジスタ２８４に供給するし、図示しないその他の回路やシリアル出力される１４ビットデータＤout とともに、外部にも出力する。パルス信号Ｐoutdの周波数ｆDATA_CLKすなわち水平シフト周波数ｆDATA_CLKを、周波数ｆＨ＝４８ｋＨｚの２１７６倍である１０４．４４８ＭＨｚにする。
As a result, the
一方、ＡＤ変換クロックＣＫ０側については、クロック制御部２００は、電圧制御発振器２０２から出力されるパルス信号Ｐout をそのままＡＤ変換クロックＣＫ０としてカラムＡＤＣ２６に供給する。パルス信号Ｐout の発振周波数ｆCLK すなわちＡＤ変換周波数ｆADC_CLK は、周波数ｆＨ＝４８ｋＨｚの２１７６＊８（＝１７４０８）倍である８３５．５８４ＭＨｚになる。つまり、この第３実施形態では、周期延長クロック数Ｅを調整して、水平同期周期中のＡＤ変換クロック数を出力クロック数の８倍にしている。
On the other hand, on the AD conversion clock CK0 side, the
このように、第３実施形態では、最終的に対応の機能部に供給されるＡＤ変換クロックＣＫ０とデータ出力クロックＣＫout とを別のものとしているが、データ出力クロックＣＫout をＡＤ変換クロックＣＫ０の８分周とするだけでよいので、第１実施形態や第２実施形態と同様に、周波数シンセサイザの中核をなす電圧制御発振器２０２、ループフィルタ２０４、位相周波数検出部２０６、およびＰＬＬカウンタ２０８をそれぞれ１つにすることができる。
As described above, in the third embodiment, the AD conversion clock CK0 and the data output clock CKout that are finally supplied to the corresponding functional units are different from each other. However, the data output clock CKout is changed to 8 of the AD conversion clock CK0. Since only frequency division is required, each of the voltage controlled
＜裏面照射型のセンサ構造；断面図＞
図１０は、上述したＡＤ変換処理とデータ出力処理とが適用される固体撮像装置１の一例である裏面照射型のセンサを示す図である。ここでは、裏面照射型を一例に示すが、上述したＡＤ変換処理とデータ出力処理とが適用される固体撮像装置１の物理的な構造は、裏面照射型に限るものではなく、画素信号をＡＤ変換してデジタルデータとして外部に出力するものであればよく、あらゆる形態のものに適用できる。なお、裏面照射型のセンサは、入射光を配線層とは反対側の面から光電変換素子に取り込むセンサ構造を有しているものである。
<Back-illuminated sensor structure; sectional view>
FIG. 10 is a diagram illustrating a back-illuminated sensor that is an example of the solid-
図１０では、裏面照射型の撮像部４１０および周辺回路部の断面構造を示している。図１０（Ａ）において、ウェハをＣＭＰ(Chemical Mechanical Polishing )によって研磨することにより、１０〜２０μｍ程度の厚さのシリコン（Ｓｉ）などでなる半導体素子層６３１が形成される。その厚さの望ましい範囲は、可視光に対して５〜１５μｍ、赤外光に対して１５〜５０μｍ、紫外域に対して３〜７μｍである。この半導体素子層６３１の一方の面側にはＳｉＯ２膜６３２を挟んで遮光膜６３３が形成されている。
FIG. 10 shows a cross-sectional structure of the back-illuminated imaging unit 410 and the peripheral circuit unit. In FIG. 10A, the wafer is polished by CMP (Chemical Mechanical Polishing) to form a semiconductor element layer 631 made of silicon (Si) having a thickness of about 10 to 20 μm. Desirable ranges of the thickness are 5 to 15 μm for visible light, 15 to 50 μm for infrared light, and 3 to 7 μm for ultraviolet region. A
遮光膜６３３は配線と異なり、光学的な要素だけを考慮してレイアウトされる。この遮光膜６３３には開口部６３３Ａが形成されている。遮光膜６３３の上には、パッシベーション膜としてシリコン窒化膜（ＳｉＮ）６３４が形成され、さらに開口部６３３Ａの上方に色フィルタ６３５およびマイクロレンズ６３６が形成されている。すなわち、半導体素子層６３１の一方の面側から入射する光は、マイクロレンズ６３６および色フィルタ６３５を経由して、半導体素子層６３１に形成されるフォトダイオード４３３の受光面に導かれる画素構造となっている。半導体素子層６３１の他方の面側には、トランジスタや金属配線が形成される配線層６３８が設けられ、その下にはさらに数１００μｍ厚の基板支持材６３９が貼り付けられている。
Unlike the wiring, the
ここで、配線層６３８内の第１層目は画素内の配線として、第２層目は垂直信号線４１８やドレイン線などのための縦方向の配線として、第３層目は転送ゲート配線（読出選択線ＴＲＧ）４５３、リセット配線（ＲＳＴ）４５５、および行アドレス設定用の垂直選択線（ＳＥＬ）４５７などのための横方向の配線としてそれぞれ用いられるようになっている。 Here, the first layer in the wiring layer 638 is a wiring in a pixel, the second layer is a vertical wiring for a vertical signal line 418, a drain line, and the like, and the third layer is a transfer gate wiring ( Readout selection line TRG) 453, reset wiring (RST) 455, and vertical selection line (SEL) 457 for setting a row address are used as horizontal wirings.
ここで、一般的なＣＭＯＳイメージセンサでは、配線層側を表面側とし、この配線層側から入射光を取り込む表面受光型の画素構造を採っていたのに対して、この固体撮像装置１では、配線層６３８と反対側の面（裏面）側から入射光を取り込むことから、裏面受光型の画素構造となっている。 Here, in a general CMOS image sensor, the wiring layer side is a surface side, and a surface light receiving type pixel structure that takes in incident light from the wiring layer side is adopted. Since incident light is taken in from the surface (back surface) opposite to the wiring layer 638, a back surface light receiving type pixel structure is formed.
この裏面受光型画素構造から明らかなように、マイクロレンズ６３６からフォトダイオード４３３までの間には遮光膜６３３が金属層として存在するだけであること、またこの遮光膜６３３のフォトダイオード４３３からの高さがＳｉＯ２膜６３２の膜厚(たとえば約０．５μｍ)と低いことから、金属層での蹴られによる集光の制限をなくすことができる。
As is clear from this backside light receiving pixel structure, the
垂直信号線４１８や、転送ゲート配線４５３、リセット配線（ＲＳＴ）４５５、および垂直選択線（ＳＥＬ）４５７は、フォトダイオード領域と重なって配線されている。これらの配線は、従来の画素構造では、配線層側から光を取り込む表面受光型画素構造を採っていたことから、フォトダイオード領域を避けて配されていたものである。 The vertical signal line 418, the transfer gate wiring 453, the reset wiring (RST) 455, and the vertical selection line (SEL) 457 are wired so as to overlap with the photodiode region. These wirings are arranged avoiding the photodiode region because the conventional pixel structure adopts a surface light-receiving pixel structure that takes in light from the wiring layer side.
これに対して裏面受光型画素構造では、図１０（Ａ）からも分かるように、配線層と反対側（裏面側）の面から光を取り込む構造を採っているので、配線による遮光の問題を気にすることなく、フォトダイオードなどの光電変換素子領域上への配線の引回しができるようになる。 On the other hand, as can be seen from FIG. 10A, the back-side light receiving pixel structure adopts a structure that takes in light from the surface opposite to the wiring layer (back side), and thus has a problem of light shielding by wiring. The wiring can be routed on the photoelectric conversion element region such as a photodiode without concern.
また、図１０（Ａ）から分かるように、受光面側に配線層６３８が存在しないことで、遮光膜６３３、色フィルタ６３５、およびマイクロレンズ６３６を受光面に対して低い位置に作ることができるため、感度下、混色、周辺減光などに関しても有利になる。
Further, as can be seen from FIG. 10A, since the wiring layer 638 does not exist on the light receiving surface side, the
なお、本例で示した裏面照射型のセンサ構造では、垂直信号線４１８だけでなく、その他の配線（画素内の配線、垂直信号線４１８を除く縦方向の配線、横方向の配線）に関しても、入射光を光電変換素子に取り込む側とは反対側の面に配していたが、このことは必須ではない。すなわち、少なくとも、分割された各領域について、同時に行単位での電荷蓄積つまり電子シャッタによる露光時間設定を行ないつつ独立した行単位での画素信号の読出しを行なうために必要となる、１つの画素列に対して複数本配される垂直信号線４１８に関してのみ適用すればよい。この場合、たとえば表面照射型のセンサ構造を基本として変形する場合、図１０（Ｂ）に示すような層構造となる。 In the back-illuminated sensor structure shown in this example, not only the vertical signal line 418 but also other wirings (wiring in the pixel, vertical wiring excluding the vertical signal line 418, horizontal wiring) The incident light is arranged on the surface opposite to the side that takes in the photoelectric conversion element, but this is not essential. In other words, at least for each divided region, one pixel column is required for reading out pixel signals in independent row units while simultaneously performing charge accumulation in row units, that is, setting an exposure time by an electronic shutter. However, it is only necessary to apply to a plurality of vertical signal lines 418. In this case, for example, when the surface irradiation type sensor structure is used as a basis, a layer structure as shown in FIG.
たとえば、既に表面型として光学設計が完了しているセンサを流用して、特性の互換性（Compatibility ）を有する状態でグローバルシュッタ（高速化）にする場合、デジタル系統である制御線とアナログ系統である垂直信号線を表面と裏面でアイソレーション（Isolation ）するなどに利用することができる。 For example, when diverting a sensor that has already been optically designed as a surface type, and making it a global shooter (high speed) with compatibility of characteristics (Compatibility), it is necessary to use a digital control line and an analog system. A certain vertical signal line can be used for isolation between the front surface and the back surface.
ただし、現実問題としては、フォトダイオード４３３などが形成される半導体素子層６３１を挟んで、受光面とは反対側に垂直信号線１８用の配線層６４２を配し、受光面側にその他の配線（画素内の配線、縦方向の配線、横方向の配線）用の配線層６３８を配するようにすることは不可能ではないもの、工程数が増える。
However, as a practical problem, a wiring layer 642 for the
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. Various changes or improvements can be added to the above-described embodiment without departing from the gist of the invention, and embodiments to which such changes or improvements are added are also included in the technical scope of the present invention.
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。 Further, the above embodiments do not limit the invention according to the claims (claims), and all combinations of features described in the embodiments are not necessarily essential to the solution means of the invention. Absent. The embodiments described above include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. Even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, as long as an effect is obtained, a configuration from which these some constituent requirements are deleted can be extracted as an invention.
たとえば、上記実施形態では、カラムＡＤＣ２６におけるＡＤ変換処理の手法として、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換方式を採用する場合を例に説明したが、所定周波数のＡＤ変換クロックを使用するものである限り、ＡＤ変換方式はどのようなものであってもかまわない。ただし、上記実施形態で説明した手法がより効果的であるのは、シングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換方式を採用する場合である。
For example, in the above-described embodiment, a case where an AD conversion method referred to as a so-called single slope integration type or a ramp signal comparison type is adopted as an AD conversion processing method in the
たとえば、特開２０００−１５２０８２号公報に記載されたＡＤ変換の手法は、逐次比較型（同公報の図６を参照）もしくは並列比較方式（並列フラッシュ型ともいわれる）であり、これらは１ないし１０数クロックにてアナログデータをデジタルデータに変換できる。このように少ないクロックであれば、センサを領域分割し他の領域がデータ出力を行なっている間の僅かなクロックを利用して自領域のＡＤ変換器を動作させることが可能である。したがって、ＡＤ変換クロックとデータ出力クロックとを、本実施形態にて提案しているように一元化する場合、比較的簡単に実現可能と考えられる。 For example, the AD conversion method described in Japanese Patent Application Laid-Open No. 2000-152082 is a successive approximation type (see FIG. 6 of the same publication) or a parallel comparison method (also referred to as a parallel flash type). Analog data can be converted to digital data in a few clocks. With such a small number of clocks, it is possible to operate the AD converter in its own region using a small number of clocks while the sensor is divided into regions and the other regions are outputting data. Therefore, when the AD conversion clock and the data output clock are unified as proposed in the present embodiment, it can be realized relatively easily.
これに対して、特開２００２−２３２２９１号公報や本実施形態で採用しているシングルスロープ積分型のＡＤ変換とする場合には、カウンタに入力するクロック周期を上げることで分解能を高くすることができるものの、ビット数の最大値までの変換に要する総クロック数すなわちＡＤＣ全カウント数がビット数によって決まるので、分解能を上げていくと、ＡＤＣ全カウント数が多くなり、８ビット以上にすると、１０００〜数１０００というように、桁違いにクロック数が多くなってしまい、出力処理に要する総データ出力クロック数との整合が困難になり、ＡＤ変換クロックとデータ出力クロックの各周波数を同一にする、あるいは整数倍あるいは整数分の１倍（纏めてクロック一元化という）にすることが困難になる。また、階調ビットのシリアル化やシリアル出力に当たってのパラ／パラ変換（エンコード処理）を含む複雑な出力方式を採用すると、ＡＤ変換クロックとデータ出力クロックを一元化することが困難になる。 On the other hand, in the case of the single slope integration type AD conversion employed in Japanese Patent Application Laid-Open No. 2002-232291 or this embodiment, the resolution can be increased by increasing the clock cycle input to the counter. Although the total number of clocks required for conversion up to the maximum value of the number of bits, that is, the total number of ADCs is determined by the number of bits, if the resolution is increased, the total number of ADCs increases. The number of clocks increases by an order of magnitude, such as ˜1000, making it difficult to match the total number of data output clocks required for output processing, and making the frequencies of the AD conversion clock and the data output clock the same. Or it becomes difficult to make it an integer multiple or a fraction of an integer (collectively referred to as clock unification). If a complicated output method including serialization of gradation bits and para / para conversion (encoding processing) for serial output is employed, it is difficult to unify the AD conversion clock and the data output clock.
本実施形態では、このクロック一元化の困難さを、ＡＤ変換クロックおよびデータ出力クロックの内の何れか一方のクロック数を、周期延長クロックという補正要素を使用して調整することで解消するようにしており、この結果、シングルスロープ積分型のＡＤ変換とする場合でも、ＡＤ変換クロックおよびデータ出力クロックの各最適値を設定しつつ、クロック一元化が簡単にできるようになった。 In the present embodiment, the difficulty of unifying the clock is solved by adjusting the number of clocks of either the AD conversion clock or the data output clock using a correction element called a period extension clock. As a result, even when the single slope integration type AD conversion is used, it is possible to easily unify the clocks while setting the optimum values of the AD conversion clock and the data output clock.
特開２０００−１５２０８２号公報においては、分割した一方の領域についてのＡＤ変換処理と他方の領域についての出力処理とを同時並列的に行なう仕組みが提案されているが、ＡＤ変換処理に使用するクロックと出力処理に使用するクロックとをどのような周波数の関係にするかは、全く述べられていないし、図にも示されていない。 Japanese Patent Laid-Open No. 2000-152082 proposes a mechanism in which AD conversion processing for one divided region and output processing for the other region are simultaneously performed in parallel. However, a clock used for AD conversion processing is proposed. It is not described at all what frequency relationship is used between the clock and the clock used for output processing, and is not shown in the figure.
ここで、特開２０００−１５２０８２号公報に記載の仕組みに関していえば、何れか一方の領域のデータを外部に送り出すためのデータ出力クロックの中で、その一方の領域について出力処理を行なっていないときに、その一方の領域のデータ出力クロックを利用して一方の領域についてのＡＤ変換処理を行なう仕組みにすることが考えられる。この場合には、ある意味では、ＡＤ変換処理に使用するクロックと出力処理に使用するクロックとを同じにしているとも見受けられる。この場合、出力処理部が出力処理に使っていないクロック、逆にＡＤ変換器がＡＤ変換に使っていないクロックは、一見すると、“周期延長クロック”であるとも見え得る。 Here, with regard to the mechanism described in Japanese Patent Application Laid-Open No. 2000-152082, when the output processing is not performed for one of the data output clocks for sending out the data of one of the regions to the outside. In addition, it is conceivable to adopt a mechanism for performing AD conversion processing for one area using the data output clock of the one area. In this case, in a sense, it can be seen that the clock used for the AD conversion process is the same as the clock used for the output process. In this case, the clock that the output processing unit does not use for output processing, and conversely, the clock that the AD converter does not use for AD conversion, at first glance, can be seen as a “period extension clock”.
しかしながら、これは結果としてそうなってしまうに過ぎず、ＡＤ変換器は、余りのデータ出力クロックを使用するものであり、ＡＤ変換器は、ＡＤ変換処理に最適なクロックを使用しているとは言えない。また、ＡＤ変換処理に使用するクロックと出力処理に使用するクロックとをそれぞれ最適にしつつ、周波数調整のために、意図的に、余計なクロックをデータ出力クロックに追加しているというものでもない。つまり、意図して挿入した延長ではなく、領域分割処理のために単に余りのクロックとして存在しているだけのものを、ＡＤ変換処理に使用しているに過ぎない。データ出力クロックの周波数を、階調ビットのシリアル化やシリアル出力に当たってのパラ／パラ変換（エンコード処理）などを行なうために変更すれば、それに連動してＡＤ変換処理に使用するクロックの周波数も変わってしまい、ＡＤ変換クロックの周波数を最適に維持することはできず、適正なＡＤ変換処理ができなくなることも起こり得る。 However, this is only as a result. The AD converter uses a surplus data output clock, and the AD converter uses the optimum clock for AD conversion processing. I can not say. Further, it is not intended that an extra clock is intentionally added to the data output clock for frequency adjustment while optimizing the clock used for AD conversion processing and the clock used for output processing. In other words, an extension that is not intentionally inserted but is merely used as a surplus clock for the area division process is used for the AD conversion process. If the frequency of the data output clock is changed to perform gradation bit serialization or para / para conversion (encoding processing) for serial output, the frequency of the clock used for AD conversion processing also changes accordingly. Therefore, the frequency of the AD conversion clock cannot be maintained optimally, and proper AD conversion processing may not be performed.
また、特開２００２−２３２２９１号公報では、上位ビットと下位ビットを分けて量子化するというビット分割処理を行なうことによりＡＤ変換クロックの数を少なくすることで、低い帯域の回路でＡＤ変換器を構成できるようにし、低消費電力化を図る仕組みが提案されている。しかしながら、ＡＤ変換に要するクロック（換言すればＡＤ変換クロックの周波数）と出力処理に使用するクロック（換言すればデータ出力クロックの周波数）をどのような周波数の関係にするかは、全く述べられていないし、図にも示されていない。 In Japanese Patent Laid-Open No. 2002-232291, the number of AD conversion clocks is reduced by performing bit division processing that separates and quantizes the upper bits and lower bits, thereby enabling the AD converter to be used with a low-band circuit. A mechanism for reducing the power consumption has been proposed. However, the frequency relationship between the clock required for AD conversion (in other words, the frequency of the AD conversion clock) and the clock used for output processing (in other words, the frequency of the data output clock) is completely described. It is not shown in the figure.
ここで特開２００２−２３２２９１号公報に記載の仕組みに関していえば、逐次出力処理とする場合には、上位ビットと下位ビットの内の何れか一方のＡＤ変換クロックの中で、その一方のビットデータについてＡＤ変換処理を行なっていないときに、その一方のビットデータのＡＤ変換クロック（残余クロックと考えてよい）をデータ出力クロックとして利用して一方のビットデータについての出力処理を行なう仕組みにすることが考えられる。あるいは、パイプライン処理にする場合には、上位ビットと下位ビットの双方のＡＤ変換クロックを前行の上位ビットと下位ビットのデータ出力処理に使用することも考えられる。この場合には、ある意味では、ＡＤ変換処理に使用するクロックと出力処理に使用するクロックとを同じにしているとも見受けられる。
Here, regarding the mechanism described in Japanese Patent Laid-Open No. 2002-232291, in the case of sequential output processing, one bit data in one of the AD conversion clocks of the upper bits and the lower bits. When the AD conversion processing is not performed for the
しかしながら、この場合、ＡＤ変換処理に最適化されたＡＤ変換クロックを単にデータ出力クロックに使用しているに過ぎず、主に画素部の画素配列に基づく列（カラム）数に関係して決定すべきデータ出力クロックの周波数が、主に、ＡＤ変換処理時の分解能に関係して決定されるＡＤ変換クロックの周波数によって決定されることになり、データ出力クロックの周波数を最適に維持することは事実上できない。分解能を調整するためにＡＤ変換クロックの周波数を変更すれば、それに連動して出力処理に使用するクロックの周波数も変わってしまい、適正な出力処理ができなくなることも起こり得る。 However, in this case, the AD conversion clock optimized for the AD conversion processing is merely used as the data output clock, and is determined mainly in relation to the number of columns based on the pixel arrangement of the pixel portion. The frequency of the data output clock is determined mainly by the frequency of the AD conversion clock determined in relation to the resolution at the time of AD conversion processing, and it is a fact that the frequency of the data output clock is optimally maintained. I ca n’t go up. If the frequency of the AD conversion clock is changed in order to adjust the resolution, the frequency of the clock used for output processing also changes in conjunction with it, and it is possible that proper output processing cannot be performed.
逆に、データ出力クロックの周波数を、階調ビットのシリアル化やシリアル出力に当たってのパラ／パラ変換（エンコード処理）などを行なうために最適なものに設定し、それをそのままＡＤ変換クロックに使用することも考えられるが、そのデータ出力クロックを変更すれば、それに連動してＡＤ変換処理に使用するクロックの周波数も変わってしまい、ＡＤ変換クロックの周波数を最適に維持することはできず、適正なＡＤ変換処理ができなくなることも起こり得る。 Conversely, the frequency of the data output clock is set to an optimum value for serialization of gradation bits and para / para conversion (encoding processing) for serial output, and this is used as it is for the AD conversion clock. However, if the data output clock is changed, the frequency of the clock used for AD conversion processing also changes accordingly, and the AD conversion clock frequency cannot be maintained optimally. It may happen that AD conversion processing cannot be performed.
これに対して、本実施形態では、ＡＤ変換処理に使用するクロックと出力処理に使用するクロックとそれぞれ最適にしつつ、周波数の一元化を図るために、意図的に“周期延長クロック”を周波数調整用のクロック（補正クロック）として加えている点で、領域分割処理やビット分割処理のために生じた残余クロックをＡＤ変換処理や出力処理に使用するというものとは全く異なる。 On the other hand, in this embodiment, in order to unify the frequency while optimizing the clock used for AD conversion processing and the clock used for output processing, the “cycle extension clock” is intentionally used for frequency adjustment. This is completely different from using the remaining clock generated for the area division processing and bit division processing for AD conversion processing and output processing.
データ出力クロックの周波数を、階調ビットのシリアル化やシリアル出力に当たってのパラ／パラ変換（エンコード処理）などを行なうために変更する場合であっても、最適なＡＤ変換クロックとの間で“周期延長クロック”を決定すればよく、ＡＤ変換クロックとデータ出力クロックとを常に最適に維持することができる。 Even when the frequency of the data output clock is changed in order to perform gradation bit serialization, para / para conversion (encoding processing) for serial output, etc., the “cycle” with the optimum AD conversion clock It is only necessary to determine the “extension clock”, and the AD conversion clock and the data output clock can always be maintained optimally.
逆に言えば、補正クロック（前例では周期延長クロック）の導入無くしては、簡易な構成を採りつつ、ＡＤ変換処理に使用するクロックと出力処理に使用するクロックとをそれぞれ最適にし、かつ周波数の一元化を図ることは不可能であるといってよい。補正クロックの導入無くしては、簡易な構成にてクロック一元化のための条件が整うことは殆ど考えられない。簡易な構成を採りつつ、周波数の一元化を図るには、上記実施形態の手法が極めて有効であることが分かる。 Conversely, without introducing a correction clock (period extended clock in the previous example), while adopting a simple configuration, the clock used for AD conversion processing and the clock used for output processing are optimized, and the frequency It can be said that unification is impossible. Without the introduction of the correction clock, it is almost unthinkable that the conditions for unifying the clock will be established with a simple configuration. It can be seen that the method of the above-described embodiment is extremely effective for unifying frequencies while adopting a simple configuration.
１…固体撮像装置、３…単位画素、７…駆動制御部、１０…画素部、１２…水平走査部、１４…垂直走査部、１５…行制御線、１８…画素線、１９…垂直信号線、２０…通信・タイミング制御部、２４…カウンタ部、２５…カラム処理部、２６…カラムＡＤＣ、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…データ出力部、２００…クロック制御部、２０２…電圧制御発振器、２０４…ループフィルタ、２０６…位相周波数検出部、２０８…ＰＬＬカウンタ、２１０，２１２…分周部、２６２…電圧比較部、２６４…カウンタ部、２８２…水平信号線、２８８…出力バッファ、３０２…データ記憶部、３０３…ラッチ、３０４…パラ／パラ変換部、３０５…エンコーダ、３０６…パラ／シリ変換部、３０７…パラ／シリ変換器、３０８…データ付加部、３１２…シフトレジスタ
DESCRIPTION OF
Claims (11)
前記単位信号生成部にて生成されたアナログの単位信号をデジタルデータに変換するＡＤ変換部と、
前記ＡＤ変換部で変換されたデジタルデータを外部に出力する出力処理部と、
前記ＡＤ変換部におけるＡＤ変換処理にて使用されるＡＤ変換クロックと、前記出力処理部における出力処理にて使用されるデータ出力クロックとを、前記ＡＤ変換クロックおよび前記データ出力クロックの内の何れか一方のクロック数を調整することで、同一、整数倍、または整数分の１の周波数に設定するクロック制御部と
を備えたことを特徴とする撮像装置。 A unit component includes a plurality of detection units that detect a change in physical quantity and a unit signal generation unit that outputs a unit signal based on a change in physical quantity detected by each detection unit, and the unit component elements are in a predetermined order. An imaging device arranged,
An AD converter that converts the analog unit signal generated by the unit signal generator into digital data;
An output processing unit for outputting the digital data converted by the AD conversion unit to the outside;
An AD conversion clock used in AD conversion processing in the AD conversion unit and a data output clock used in output processing in the output processing unit are any of the AD conversion clock and the data output clock. An image pickup apparatus comprising: a clock control unit configured to adjust the frequency of one of the clocks to set the same frequency, an integer multiple, or a fraction of an integer.
ことを特徴とする請求項１に記載の撮像装置。 2. The clock control unit according to claim 1, wherein when the frequency is set to an integer multiple or a fraction of an integer, the integer is set to 2 ^ z (“^” indicates a power). Imaging device.
ことを特徴とする請求項１に記載の撮像装置。 The clock control unit calculates a correction clock number for adjusting a difference between a total AD conversion clock number suitable for the AD conversion process and a total data output clock number suitable for the output process, the AD conversion clock number and the data output The imaging apparatus according to claim 1, wherein the frequency is set to the same frequency, an integer multiple, or a fraction of an integer by adding to any one of the clock numbers.
ことを特徴とする請求項１に記載の撮像装置。 The AD conversion unit compares the analog unit signal generated by the unit signal generation unit with a reference signal for conversion to the digital data, and performs a count process in parallel with the comparison process. The imaging apparatus according to claim 1, wherein the digital data of the unit signal is acquired based on a count value when the comparison process is completed.
ことを特徴とする請求項４に記載の撮像装置。 The imaging apparatus according to claim 4, wherein the clock control unit determines the total number of AD conversion clocks based on the number of bits M of digital data handled by the AD conversion unit.
ことを特徴とする請求項５に記載の撮像装置。 The clock control unit is configured such that the total number of AD conversion clocks is equal to 2 ^ M, which is obtained by dividing a period for switching the unit signal to be processed by the period of the AD conversion clocks. The imaging device according to claim 5.
ことを特徴とする請求項３に記載の撮像装置。 The imaging apparatus according to claim 3, wherein the clock control unit determines the total data output clock number based on the number of arrays of an example of the detection unit.
ことを特徴とする請求項７に記載の撮像装置。 The imaging apparatus according to claim 7, wherein the total data output clock number is the total data output clock number obtained by adding the number of additional data to the arrangement number.
今回の処理対象の単位信号について、前記ＡＤ変換部が前記ＡＤ変換処理を行なうのと並行して、前記データ記憶部から前記前回分のデジタルデータを読み出して外部に出力する
ことを特徴とする請求項１に記載の撮像装置。 The output processing unit has a data storage unit that holds the digital data converted by the AD conversion unit with respect to the unit signal to be processed last time,
For the unit signal to be processed this time, the previous digital data is read out from the data storage unit and output to the outside in parallel with the AD conversion unit performing the AD conversion processing. Item 2. The imaging device according to Item 1.
ことを特徴とする請求項１に記載の撮像装置。 The imaging apparatus according to claim 1, wherein the output processing unit includes a para / serial conversion unit that converts parallel digital data converted by the AD conversion unit into serial digital data. .
ことを特徴とする請求項１に記載の撮像装置。
The output processing unit includes a para / para conversion unit that converts the parallel digital data converted by the AD conversion unit into parallel digital data of another format. The imaging device described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005120587A JP2006303752A (en) | 2005-04-19 | 2005-04-19 | Imaging apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2005120587A JP2006303752A (en) | 2005-04-19 | 2005-04-19 | Imaging apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006303752A true JP2006303752A (en) | 2006-11-02 |
Family
ID=37471537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005120587A Pending JP2006303752A (en) | 2005-04-19 | 2005-04-19 | Imaging apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006303752A (en) |
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