JP2006295180A - Field-effect transistor having perpendicular electrode and manufacturing method thereof - Google Patents

Field-effect transistor having perpendicular electrode and manufacturing method thereof Download PDF

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成▲ミン▼ 金
Dong-Gun Park
朴　東健
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洞院 金
Min-Sang Kim
旻相 金
Eun-Jung Yun
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a field-effect transistor having a perpendicular electrode and a manufacturing method thereof. <P>SOLUTION: A planar memory device and vertically oriented thin body devices are formed on a common semiconductor layer in a semiconductor device and a manufacturing method of the semiconductor device. For example, it is desirable that a memory device has a planar transistor in a surrounding region around the device and the vertically oriented thin body transistors in the cell region of the device. This allows the merits in each form of the device to be applied to each suitable function of the memory device. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体素子及びその製造方法に係り、特に、薄いボディトランジスタ及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a thin body transistor and a manufacturing method thereof.

最近、高性能、高速度及び経済的効率性を得るために、半導体素子が高集積化されつつある。しかし、半導体素子が高集積化されるほど、多様な動作上及び構造上の問題が発生する。例えば、典型的な平面型電界効果トランジスタのチャンネル長が短くなるにつれて、短チャンネル効果、例えば、パンチスルーが発生し、寄生キャパシタンス、例えば、接合領域及び基板間の接合キャパシタンスが増大し、そして漏れ電流が増加し得る。   Recently, in order to obtain high performance, high speed and economical efficiency, semiconductor devices are being highly integrated. However, as the semiconductor device is highly integrated, various operational and structural problems occur. For example, as the channel length of a typical planar field effect transistor decreases, short channel effects, such as punchthrough, occur, parasitic capacitance, for example, junction capacitance between the junction region and the substrate, and leakage current. Can increase.

このような問題を解決するために、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）技術を利用した薄いボディ電界効果トランジスタが提案された。しかし、そのような素子は、素子動作の間に発生し得る熱及び／または高エネルギーホットキャリアの蓄積により招かれたフローティングボディ効果に敏感でありうる。さらに、絶縁体層のため、しきい電圧の変化を補償するためにバックバイアスが印加されず、それにより、素子性能に影響が与えられ得る。また、基板と絶縁体層との間の熱膨脹係数の差によるストレスと関連した問題が発生し得る。さらに、ＳＯＩ電界効果トランジスタの技術は、二つの基板の連結を必要とするため、製造コストが上昇し、製造工程が比較的複雑になり得る。   In order to solve such a problem, a thin body field effect transistor using an SOI (Silicon-On-Insulator) technology has been proposed. However, such devices can be sensitive to floating body effects caused by the accumulation of heat and / or high energy hot carriers that can occur during device operation. Furthermore, because of the insulator layer, no back bias is applied to compensate for threshold voltage changes, which can affect device performance. In addition, problems associated with stress due to differences in the coefficient of thermal expansion between the substrate and the insulator layer can occur. Furthermore, since the SOI field effect transistor technology requires the connection of two substrates, the manufacturing cost increases and the manufacturing process can be relatively complicated.

本発明が解決しようとする技術的課題は、高性能動作の可能な薄いボディの半導体素子を提供することである。   The technical problem to be solved by the present invention is to provide a thin body semiconductor device capable of high performance operation.

本発明が解決しようとする他の技術的課題は、高性能動作の可能な薄いボディの半導体素子の製造方法を提供することである。   Another technical problem to be solved by the present invention is to provide a method of manufacturing a thin body semiconductor device capable of high performance operation.

本発明の一実施形態によれば、半導体基板の活性領域上の電界効果トランジスタは、半導体基板の垂直に突出した薄いボディ部及び前記基板の垂直に突出する部分の両側壁により限定された空洞の内部に少なくとも部分的に位置する垂直に配向したゲート電極を備える。付加的な実施形態で、前記トランジスタは、前記垂直に配向したゲート電極の上部を取り囲む絶縁層、及び前記垂直に配向したゲート電極の上部に連結され、前記絶縁層上の側面に配向したゲート電極を備える。前記垂直に配向したゲート電極は、シリサイドから形成され、前記側面に配向したゲート電極は、ポリシリコン、金属及び金属シリサイドのうち何れか一つから形成され得る。さらに、前記側面に配向したゲート電極は、前記垂直に配向したゲート電極の幅より広い幅を有しうる。また、前記トランジスタは、前記垂直に配向したゲート電極と前記絶縁層との間の前記垂直に配向したゲート電極の上部を取り囲むスペーサを備え得る。   According to one embodiment of the present invention, a field effect transistor on an active region of a semiconductor substrate has a hollow body defined by a thin body portion protruding vertically of the semiconductor substrate and both side walls of the vertically protruding portion of the substrate. A vertically oriented gate electrode located at least partially within is provided. In an additional embodiment, the transistor includes an insulating layer surrounding an upper portion of the vertically oriented gate electrode, and a gate electrode connected to the upper portion of the vertically oriented gate electrode and oriented to a side surface on the insulating layer. Is provided. The vertically oriented gate electrode may be formed of silicide, and the gate electrode oriented on the side surface may be formed of any one of polysilicon, metal, and metal silicide. Further, the gate electrode oriented on the side surface may have a width wider than that of the vertically oriented gate electrode. The transistor may further include a spacer surrounding an upper portion of the vertically oriented gate electrode between the vertically oriented gate electrode and the insulating layer.

他の実施形態で、トランジスタは、前記垂直に配向したゲート電極と前記基板との間の空洞内に下部絶縁層を備え得る。また、前記垂直に配向したゲート電極は、前記空洞の内部の下部及び前記空洞の外部の上部を備え、前記上部は、前記下部より広い幅を有しうる。   In other embodiments, the transistor may include a lower insulating layer in a cavity between the vertically oriented gate electrode and the substrate. The vertically aligned gate electrode may include a lower portion inside the cavity and an upper portion outside the cavity, and the upper portion may have a width wider than the lower portion.

本発明の一実施形態で、不揮発性ＥＰＲＯＭ内の電界効果トランジスタは、半導体基板の上面の側部及び前記基板の垂直に突出する部分の両側壁により限定された空洞の内部に、少なくとも部分的に位置する垂直部を有するＴ型のゲート電極を備える。他の実施形態で、前記Ｔ型のゲート電極は、第１ Ｔ型のゲート電極であり、前記空洞は、第１空洞でありうる。前記トランジスタは、前記基板の上面の側部を有し、そして、前記基板の垂直に突出する部分の両側壁により限定された第２空洞内に、少なくとも部分的に位置した垂直部を有する第２ Ｔ型のゲート電極をさらに備え得る。前記第２ Ｔ型のゲート電極の側部は、前記第１ Ｔ型のゲート電極の側部に実質的に平行であり、前記第２ Ｔ型のゲート電極の垂直部は、前記第１ Ｔ型のゲート電極の垂直部に実質的に平行である。   In one embodiment of the present invention, a field effect transistor in a non-volatile EPROM is at least partially within a cavity defined by sides of a top surface of a semiconductor substrate and both side walls of a vertically projecting portion of the substrate. A T-type gate electrode having a vertical portion is provided. In another embodiment, the T-type gate electrode may be a first T-type gate electrode, and the cavity may be a first cavity. The transistor has a side portion on the top surface of the substrate, and a second portion having a vertical portion located at least partially in a second cavity defined by both side walls of a vertically projecting portion of the substrate. A T-type gate electrode may be further provided. The side portion of the second T-type gate electrode is substantially parallel to the side portion of the first T-type gate electrode, and the vertical portion of the second T-type gate electrode is the first T-type gate electrode. Is substantially parallel to the vertical portion of the gate electrode.

付加的な実施形態で、不揮発性ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）内の電界効果トランジスタは、チャンネルが形成される半導体基板の薄いボディ部により少なくとも部分的に取り囲まれた垂直に延びるゲート電極を備え得る。   In an additional embodiment, a field effect transistor in a non-volatile EPROM (Erasable Programmable Read Only Memory) includes a vertically extending gate electrode that is at least partially surrounded by a thin body portion of a semiconductor substrate on which a channel is formed. obtain.

さらに他の実施形態で、不揮発性ＥＰＲＯＭ内の電界効果トランジスタは、チャンネルが形成される半導体基板のＵ型の薄いボディ部及び前記基板のＵ型部分の両側の内側壁上の垂直に延びるゲート電極を備える。   In yet another embodiment, a field effect transistor in a non-volatile EPROM includes a U-shaped thin body portion of a semiconductor substrate in which a channel is formed and a vertically extending gate electrode on inner sidewalls on both sides of the U-shaped portion of the substrate. Is provided.

本発明の他の実施形態によれば、半導体基板の活性領域上に電界効果トランジスタを製造する方法は、前記基板の垂直に突出した薄いボディ領域に空洞を形成する工程、及び前記空洞内に少なくとも下部を有する垂直に配向したゲート電極を形成する工程を含む。前記空洞は、前記基板の垂直に突出した部分の両側壁により限定され得る。   According to another embodiment of the present invention, a method of manufacturing a field effect transistor on an active region of a semiconductor substrate includes: forming a cavity in a vertically projecting thin body region of the substrate; and at least in the cavity Forming a vertically oriented gate electrode having a lower portion. The cavity may be defined by both side walls of a vertically projecting portion of the substrate.

一実施形態で、前記方法は、前記垂直に配向したゲート電極の上部を取り囲む絶縁層を形成する工程、及び前記絶縁層上に側面に配向したゲート電極を形成する工程を含む。前記側面に配向したゲート電極は、前記垂直に配向したゲート電極のトップ部に連結され得る。他の実施形態で、前記垂直に配向したゲート電極及び前記側面に配向したゲート電極は同時に形成され得る。   In one embodiment, the method includes forming an insulating layer surrounding an upper portion of the vertically oriented gate electrode, and forming a side-oriented gate electrode on the insulating layer. The gate electrode oriented on the side surface may be connected to a top portion of the vertically oriented gate electrode. In another embodiment, the vertically oriented gate electrode and the side oriented gate electrode may be formed simultaneously.

他の実施形態で、前記空洞を満たす工程は、前記基板の垂直に突出した部分内の前記空洞をポリシリコンで満たす工程、前記基板の表面上に耐熱金属層を形成する工程、及び前記空洞内に少なくとも下部を有する垂直に配向したゲート電極を形成するように前記基板に熱処理する工程を含む。前記空洞を満たす工程は、前記空洞内に前記垂直に配向したゲート電極を形成するように、前記耐熱金属層の厚さ及び前記熱処理工程の維持時間を制御する工程をさらに含み得る。   In another embodiment, filling the cavity comprises filling the cavity in a vertically projecting portion of the substrate with polysilicon, forming a refractory metal layer on the surface of the substrate, and in the cavity And heat-treating the substrate so as to form a vertically oriented gate electrode having at least a lower portion. The step of filling the cavity may further include a step of controlling a thickness of the refractory metal layer and a maintenance time of the heat treatment process so as to form the vertically oriented gate electrode in the cavity.

一実施形態で、前記方法は、前記チャンネル領域の幅を調節するために、前記チャンネル領域に前記空洞を形成する前に前記基板上にスペーサを形成する工程を含む。前記方法は、前記垂直に配向したゲート電極の底部と基板との間の前記空洞内に下部絶縁層を形成する工程をさらに含み得る。さらに、前記方法は、前記絶縁層の形成工程後にイオン注入工程をさらに含み得る。   In one embodiment, the method includes forming a spacer on the substrate prior to forming the cavity in the channel region to adjust the width of the channel region. The method may further include forming a lower insulating layer in the cavity between the bottom of the vertically oriented gate electrode and the substrate. Further, the method may further include an ion implantation step after the insulating layer forming step.

他の実施形態で、不揮発性ＥＰＲＯＭ内に電界効果トランジスタを製造する方法は、半導体基板の上面に側部を有し、前記基板の両側壁により限定された空洞内に少なくとも部分的に垂直部を有するＴ型のゲート電極を形成する工程を含み得る。   In another embodiment, a method of manufacturing a field effect transistor in a non-volatile EPROM includes a side portion on a top surface of a semiconductor substrate, and at least partially a vertical portion in a cavity defined by both side walls of the substrate. Forming a T-shaped gate electrode.

前記垂直に配向した薄いボディトランジスタのある応用分野で、同じ前記半導体層上に形成された平面型のメモリ素子と垂直に配向した薄いボディ素子ともを有することが有利である。メモリ素子で、例えば、前記素子の周辺領域に平面型トランジスタを有し、前記素子のセル領域に垂直に配向した薄いボディトランジスタを有することが望ましい。これにより、素子の各形態の長所がメモリ素子の適切な機能に適用され得る。   In certain applications of the vertically oriented thin body transistor, it is advantageous to have both a planar memory element formed on the same semiconductor layer and a vertically oriented thin body element. For example, the memory element preferably includes a planar transistor in a peripheral region of the element and a thin body transistor oriented perpendicular to the cell region of the element. Thereby, the advantages of each form of the element can be applied to an appropriate function of the memory element.

他の側面で、本発明は、半導体素子に関連する。前記半導体素子は、半導体層と、前記半導体層の第１領域内の第１トランジスタと、前記半導体層の第２領域内の第２トランジスタと、を備える。前記第１トランジスタは、前記半導体層の内部に垂直方向に延びるゲート電極と、前記ゲート電極の水平方向の両側に配列された前記半導体層内のソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間で前記水平方向に延び、前記ゲート電極の側に側面方向に位置した前記半導体層の側面チャンネル領域と、を備える。前記第２トランジスタは、平面型トランジスタを備える。   In another aspect, the invention relates to a semiconductor device. The semiconductor element includes a semiconductor layer, a first transistor in a first region of the semiconductor layer, and a second transistor in a second region of the semiconductor layer. The first transistor includes a gate electrode extending in a vertical direction inside the semiconductor layer, a source region and a drain region in the semiconductor layer arranged on both sides in the horizontal direction of the gate electrode, and the source region and the drain region. A side channel region of the semiconductor layer that extends in the horizontal direction and is positioned in the side direction on the gate electrode side. The second transistor includes a planar transistor.

一実施形態で、前記第２トランジスタの平面型トランジスタは、ゲート絶縁層上のゲート電極と、前記ゲート電極の水平方向の両側に配列された前記半導体層内のソース領域及びドレイン領域と、前記ゲート電極の下側に位置し、前記ゲート電極の側面に前記ソース領域とドレイン領域との間で水平方向に延びる側面方向に存在していない前記半導体層の第２側面チャンネル領域と、を備える。   In one embodiment, the planar transistor of the second transistor includes a gate electrode on a gate insulating layer, a source region and a drain region in the semiconductor layer arranged on both sides in the horizontal direction of the gate electrode, and the gate. A second side channel region of the semiconductor layer that is located under the electrode and does not exist in a side surface direction extending horizontally between the source region and the drain region on the side surface of the gate electrode.

他の実施形態で、前記第１領域は、前記半導体素子のセル領域であり、前記第２領域は、前記半導体素子の周辺領域でありうる。   In another embodiment, the first region may be a cell region of the semiconductor device, and the second region may be a peripheral region of the semiconductor device.

他の実施形態で、前記半導体素子は、前記第１トランジスタと前記第２トランジスタとの間の分離領域をさらに備える。他の実施形態で、前記分離領域は、前記半導体層内の浅いトレンチ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）構造を有する。   In another embodiment, the semiconductor device further includes an isolation region between the first transistor and the second transistor. In another embodiment, the isolation region has a shallow trench isolation (STI) structure in the semiconductor layer.

他の実施形態で、前記第１トランジスタは、前記第１トランジスタのソース領域とドレイン領域との間の前記ゲート電極の下方に延びる下部チャンネル領域をさらに備える。   In another embodiment, the first transistor further includes a lower channel region extending below the gate electrode between a source region and a drain region of the first transistor.

他の実施形態で、前記半導体層は、半導体基板を備える。他の実施形態で、前記半導体層は、ＳＯＩ、ＳｉＧｅ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ）及びＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）の群から選択された何れか一つである。   In another embodiment, the semiconductor layer comprises a semiconductor substrate. In another embodiment, the semiconductor layer is any one selected from the group consisting of SOI, SiGe (Silicon Germanium), and SGOI (Silicon Germanium On Insulator).

他の実施形態で、前記側面チャンネル領域は、前記垂直方向に５００ないし２０００Åの範囲、例えば、１０００ないし１５００Åの範囲の高さを有する。   In another embodiment, the side channel region has a height in the vertical direction in the range of 500 to 2000 mm, for example, in the range of 1000 to 1500 mm.

他の実施形態で、前記側面チャンネル領域は、前記側面方向に２００Å以下の厚さ、例えば、１０ないし１５０Åの範囲の厚さである。   In another embodiment, the side channel region has a thickness of 200 mm or less in the side surface direction, for example, a thickness in the range of 10 to 150 mm.

他の実施形態で、前記側面チャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される厚さである。   In another embodiment, the side channel region is a thickness selected as a function of the required threshold voltage of the first transistor.

他の実施形態で、前記第１トランジスタの側面チャンネル領域は、前記ゲート電極の両側にあり、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備える。   In another embodiment, the side channel regions of the first transistor are on both sides of the gate electrode, and each of the first and second side channel regions extends horizontally between the source region and the drain region. Is provided.

他の実施形態で、前記第１トランジスタのゲート電極と前記ソース領域及びドレイン領域との間、及び前記第１トランジスタのゲート電極と前記側面チャンネル領域との間の第１ゲート絶縁膜をさらに備える。他の実施形態で、前記半導体素子は、前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜をさらに備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる厚さを有する。他の実施形態で、前記半導体素子は、前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜をさらに備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる物質である。   In another embodiment, the semiconductor device further includes a first gate insulating film between the gate electrode of the first transistor and the source region and the drain region, and between the gate electrode of the first transistor and the side surface channel region. In another embodiment, the semiconductor device further includes a second gate insulating film between a gate electrode of the second transistor and a channel region, and the second gate insulating film is different from the first gate insulating film. Has a thickness. In another embodiment, the semiconductor device further includes a second gate insulating film between a gate electrode of the second transistor and a channel region, and the second gate insulating film is different from the first gate insulating film. It is a substance.

他の実施形態で、前記ゲート電極は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を備える。他の実施形態で、前記第１部分は、前記第２部分と異なる物質から形成される。他の実施形態で、前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼす。他の実施形態で、前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含む。   In another embodiment, the gate electrode includes a first portion extending in the vertical direction in the semiconductor layer and a second portion extending in the horizontal or lateral direction in the semiconductor layer. In another embodiment, the first portion is formed from a different material than the second portion. In another embodiment, the material of the first portion directly affects the threshold voltage of the first transistor. In another embodiment, the first portion material and the second portion material include metal and polysilicon, respectively.

他の実施形態で、前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なる。   In another embodiment, the threshold voltage of the first transistor is different from the threshold voltage of the second transistor.

他の実施形態で、前記半導体素子は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリ素子であり、前記第１トランジスタのしきい電圧は、約０.７Ｖであり、前記第２トランジスタのしきい電圧は、約０.３ないし０.７Ｖの範囲である。   In another embodiment, the semiconductor device is a DRAM (Dynamic Random Access Memory) memory device, a threshold voltage of the first transistor is about 0.7 V, and a threshold voltage of the second transistor is: The range is from about 0.3 to 0.7V.

他の実施形態で、前記半導体素子は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリ素子であり、前記第１トランジスタのしきい電圧は、約０.５Ｖであり、前記第２トランジスタのしきい電圧は、約０.７Ｖである。   In another embodiment, the semiconductor device is an SRAM (Static Random Access Memory) memory device, the threshold voltage of the first transistor is about 0.5 V, and the threshold voltage of the second transistor is: It is about 0.7V.

他の実施形態で、前記二つの第１トランジスタは、前記第１領域内の前記水平方向に相互隣接して配置され、前記二つの第１トランジスタは、共通ドレイン領域を共有する。   In another embodiment, the two first transistors are disposed adjacent to each other in the horizontal direction in the first region, and the two first transistors share a common drain region.

他の実施形態で、前記ゲート電極の反対側の前記側面チャンネル領域の外面は、絶縁領域に隣接する。他の実施形態で、前記絶縁領域は、トレンチ分離領域を備える。   In another embodiment, the outer surface of the side channel region opposite the gate electrode is adjacent to the insulating region. In another embodiment, the insulating region comprises a trench isolation region.

他の側面で、本発明は、半導体素子の製造方法に関する。第１トランジスタは、半導体層の第１領域に提供される。   In another aspect, the present invention relates to a method for manufacturing a semiconductor device. The first transistor is provided in the first region of the semiconductor layer.

空洞は、前記半導体層内の垂直方向に延びるように提供される。第１ゲート絶縁膜は、前記空洞の下部及び内側壁に提供される。ゲート電極は、前記空洞の残りの部分を満たし、前記垂直方向に延びるように提供される。ソース領域及びドレイン領域は、前記ゲート電極の両側の水平方向に配列された前記半導体層に提供される。前記半導体層の側面チャンネル領域は、前記ゲート電極の側面に前記ソース領域とドレイン領域との間の前記水平方向に延びる側面方向に提供される。第２トランジスタは、前記半導体層の第２領域に提供され、平面型トランジスタを備える。   A cavity is provided to extend in a vertical direction in the semiconductor layer. The first gate insulating layer is provided on the lower and inner walls of the cavity. A gate electrode is provided to fill the remainder of the cavity and extend in the vertical direction. A source region and a drain region are provided in the semiconductor layer arranged in the horizontal direction on both sides of the gate electrode. The side channel region of the semiconductor layer is provided on a side surface of the gate electrode in a lateral direction extending in the horizontal direction between the source region and the drain region. The second transistor is provided in the second region of the semiconductor layer and includes a planar transistor.

一実施形態で、前記第２トランジスタを提供する工程は、前記半導体層上に第２ゲート絶縁膜を提供する工程と、前記第２ゲート絶縁膜上にゲート電極を提供する工程と、前記ゲート電極の下側に位置し、前記ゲート電極の側面に前記ソース領域とドレイン領域との間で水平方向に延びる側面方向に存在していない第１チャンネル領域を前記半導体層に提供する工程と、を含む。   In one embodiment, providing the second transistor includes providing a second gate insulating film on the semiconductor layer, providing a gate electrode on the second gate insulating film, and the gate electrode. Providing the semiconductor layer with a first channel region that is located on a lower side and does not exist in a lateral direction extending in a horizontal direction between the source region and the drain region on a side surface of the gate electrode. .

他の実施形態で、前記第１領域は、前記半導体素子のメモリセル領域であり、前記第２領域は、前記半導体素子の周辺領域である。   In another embodiment, the first region is a memory cell region of the semiconductor element, and the second region is a peripheral region of the semiconductor element.

他の実施形態で、前記製造方法は、前記第１トランジスタと前記第２トランジスタとの間に分離領域を提供する工程をさらに含む。   In another embodiment, the manufacturing method further includes providing an isolation region between the first transistor and the second transistor.

他の実施形態で、前記製造方法は、前記第１トランジスタの前記ソース領域とドレイン領域との間の前記ゲート電極の下方に延びる下部チャンネル領域を前記第１トランジスタに提供する工程をさらに含む。   In another embodiment, the manufacturing method further includes providing the first transistor with a lower channel region extending below the gate electrode between the source region and the drain region of the first transistor.

他の実施形態で、前記半導体層は、半導体基板を備える。他の実施形態で、前記半導体層は、ＳＯＩ、ＳｉＧｅ及びＳＧＯＩの群から選択された何れか一つである。   In another embodiment, the semiconductor layer comprises a semiconductor substrate. In another embodiment, the semiconductor layer is any one selected from the group of SOI, SiGe, and SGOI.

他の実施形態で、前記側面チャンネル領域を提供する工程は、前記垂直方向に５００ないし２０００Åの範囲の高さ、例えば、１０００ないし１５００Åの範囲の高さを有する側面チャンネル領域を提供する。   In another embodiment, providing the side channel region provides a side channel region having a height in the vertical range of 500 to 2000 mm, for example, a height of 1000 to 1500 mm.

他の実施形態で、前記側面チャンネル領域を提供する工程は、前記側面方向に２００Å以下の厚さ、例えば、１０ないし１５０Åの範囲の厚さを有する側面チャンネル領域を提供する。   In another embodiment, providing the side channel region provides a side channel region having a thickness of 200 mm or less in the side direction, for example, a thickness in the range of 10 to 150 mm.

他の実施形態で、前記側面チャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される厚さを有する。   In another embodiment, the side channel region has a thickness that is selected as a function of the required threshold voltage of the first transistor.

他の実施形態で、前記第１トランジスタの側面チャンネル領域は、前記ゲート電極の両側に位置し、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備える。   In another embodiment, the side channel regions of the first transistor are located on both sides of the gate electrode and extend in a horizontal direction between the source region and the drain region, respectively, and a first side channel region and a second side channel. Provide an area.

他の実施形態で、前記製造方法は、前記第１トランジスタのゲート電極と前記ソース領域及びドレイン領域との間、及び前記第１トランジスタのゲート電極と前記側面チャンネル領域との間に第１ゲート絶縁膜を提供する工程をさらに含む。   In another embodiment, the manufacturing method includes a first gate insulation between the gate electrode of the first transistor and the source region and the drain region, and between the gate electrode of the first transistor and the side channel region. The method further includes providing a membrane.

他の実施形態で、前記製造方法は、前記第２トランジスタのゲート電極とチャンネル領域との間に第２ゲート絶縁膜を提供する工程をさらに含み、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる厚さを有する。   In another embodiment, the manufacturing method further includes a step of providing a second gate insulating film between a gate electrode of the second transistor and a channel region, and the second gate insulating film includes the first gate. It has a different thickness from the insulating film.

他の実施形態で、前記製造方法は、前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜を提供する工程をさらに含み、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる物質である。   In another embodiment, the manufacturing method further includes a step of providing a second gate insulating film between a gate electrode of the second transistor and a channel region, and the second gate insulating film includes the first gate. It is a different material from the insulating film.

他の実施形態で、前記ゲート電極を提供する工程は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を提供する工程を含む。他の実施形態で、前記第１部分は、前記第２部分と異なる物質から形成される。他の実施形態で、前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼす。他の実施形態で、前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含む。   In another embodiment, providing the gate electrode comprises providing a first portion extending in the vertical direction in the semiconductor layer and a second portion extending in the horizontal or lateral direction in the semiconductor layer. Including. In another embodiment, the first portion is formed from a different material than the second portion. In another embodiment, the material of the first portion directly affects the threshold voltage of the first transistor. In another embodiment, the first portion material and the second portion material include metal and polysilicon, respectively.

他の実施形態で、前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なる。   In another embodiment, the threshold voltage of the first transistor is different from the threshold voltage of the second transistor.

他の実施形態で、前記半導体素子は、ＤＲＡＭメモリ素子であり、前記第１トランジスタのしきい電圧は、約０.７Ｖであり、前記第２トランジスタのしきい電圧は、約０.３ないし約０.７Ｖの範囲である。   In another embodiment, the semiconductor device is a DRAM memory device, the first transistor has a threshold voltage of about 0.7V, and the second transistor has a threshold voltage of about 0.3 to about 0.3. The range is 0.7V.

他の実施形態で、前記半導体素子は、ＳＲＡＭメモリ素子であり、前記第１トランジスタのしきい電圧は、約０.５Ｖであり、前記第２トランジスタのしきい電圧は、約０.７Ｖである。   In another embodiment, the semiconductor device is an SRAM memory device, the first transistor has a threshold voltage of about 0.5V, and the second transistor has a threshold voltage of about 0.7V. .

他の実施形態で、前記製造方法は、前記第１領域内の前記水平方向に相互隣接して配置される二つの前記第１トランジスタを提供する工程をさらに含み、前記二つの第１トランジスタは、共通のドレイン領域を共有する。   In another embodiment, the manufacturing method further includes providing two first transistors disposed adjacent to each other in the horizontal direction in the first region, and the two first transistors include: Share a common drain region.

他の実施形態で、前記ゲート電極の反対側の前記側面チャンネル領域の外面は、絶縁領域に隣接する。他の実施形態で、前記絶縁領域は、トレンチ分離領域を備える。   In another embodiment, the outer surface of the side channel region opposite the gate electrode is adjacent to the insulating region. In another embodiment, the insulating region comprises a trench isolation region.

他の側面で、本発明は、半導体素子の製造方法に関する。前記製造方法は、第１マスク層パターン及び第２マスク層パターンをそれぞれ利用して、通常的な半導体層の第１活性領域及び第２活性領域を限定する工程を含む。 第１距離ほど側面方向に前記第１マスク層パターンの幅を縮小させるように、前記第１活性領域内の前記第１マスク層パターンをエッチングする。前記第１活性領域上に少なくとも前記第１マスク層パターンのレベルまで第３マスク層を提供する。前記第１活性領域内の前記第１マスク層パターンを除去する。前記第３マスク層をエッチングマスクとして利用して、前記第１活性領域内の前記半導体層の垂直方向に垂直開口を形成する。前記垂直開口の側壁は、水平方向に前記第１活性領域の隣接したソース及びドレイン領域を有し、前記側面方向に前記垂直開口の側壁に沿って前記第１活性領域の少なくとも一つの垂直に配向した薄いボディチャンネル領域を有する。前記第１活性領域内の前記垂直開口の底部及び側壁上に第１ゲート電極を提供する。前記第１活性領域内に垂直に配向した薄いボディチャンネル領域を有する第１トランジスタを形成するように、前記第１活性領域内の前記ゲート絶縁膜上の前記開口の残留部分内に第１ゲート電極を提供する。前記第２活性領域内の前記半導体層の表面を露出させるように前記第２マスク層パターンを除去する。前記第２活性領域内の前記半導体層上に第２ゲート絶縁膜を提供する。そして、前記第２活性領域内に平面型トランジスタを備える第２トランジスタを形成するように、前記第２活性領域内の前記第２ゲート絶縁膜上に第２ゲート電極を提供する。   In another aspect, the present invention relates to a method for manufacturing a semiconductor device. The manufacturing method includes a step of limiting the first active region and the second active region of the normal semiconductor layer by using the first mask layer pattern and the second mask layer pattern, respectively. The first mask layer pattern in the first active region is etched so that the width of the first mask layer pattern is reduced in the lateral direction by the first distance. A third mask layer is provided on the first active region to at least the level of the first mask layer pattern. The first mask layer pattern in the first active region is removed. A vertical opening is formed in the vertical direction of the semiconductor layer in the first active region using the third mask layer as an etching mask. The sidewall of the vertical opening has a source and drain region adjacent to the first active region in a horizontal direction, and is oriented in the lateral direction along at least one of the first active regions along the sidewall of the vertical opening. Thin body channel region. A first gate electrode is provided on the bottom and sidewalls of the vertical opening in the first active region. A first gate electrode in the remaining portion of the opening on the gate insulating film in the first active region to form a first transistor having a thin body channel region oriented vertically in the first active region. I will provide a. The second mask layer pattern is removed so as to expose a surface of the semiconductor layer in the second active region. A second gate insulating layer is provided on the semiconductor layer in the second active region. Then, a second gate electrode is provided on the second gate insulating film in the second active region so as to form a second transistor having a planar transistor in the second active region.

一実施形態で、前記垂直に配向した薄いボディチャンネル領域の厚さは、前記第１マスク層パターンの縮小した幅の前記第１距離によって決定される。   In one embodiment, the thickness of the vertically oriented thin body channel region is determined by the first distance of the reduced width of the first mask layer pattern.

他の実施形態で、前記製造方法は、前記第１活性領域及び前記第２活性領域を限定するように前記半導体層内にトレンチを形成する工程をさらに含む。   In another embodiment, the manufacturing method further includes forming a trench in the semiconductor layer to limit the first active region and the second active region.

他の実施形態で、前記垂直に配向した薄いボディチャンネル領域は、前記トレンチの一つ及び前記垂直開口の間の前記半導体層の前記第１活性領域内に形成される。   In another embodiment, the vertically oriented thin body channel region is formed in the first active region of the semiconductor layer between one of the trenches and the vertical opening.

他の実施形態で、前記製造方法は、側面チャンネル領域を形成するように、前記垂直に配向した薄いボディチャンネル領域をドーピングする工程をさらに含む。   In another embodiment, the manufacturing method further includes doping the vertically oriented thin body channel region to form a side channel region.

他の実施形態で、前記製造方法は、下部チャンネル領域を形成するように、前記垂直開口の下側の前記第１活性領域をドーピングする工程をさらに含む。   In another embodiment, the manufacturing method further includes doping the first active region below the vertical opening to form a lower channel region.

他の実施形態で、前記製造方法は、前記第１活性領域のソース及びドレイン領域をドーピングする工程をさらに含む。   In another embodiment, the manufacturing method further includes doping a source and drain region of the first active region.

他の実施形態で、前記製造方法は、前記半導体層と前記第１マスク層パターンとの間の前記第１活性領域及び前記第２活性領域上にバッファ層を形成する工程をさらに含み、前記バッファ層は、前記第１マスク層パターンのエッチングの間に前記第１活性領域の上面を保護する。   In another embodiment, the manufacturing method further includes a step of forming a buffer layer on the first active region and the second active region between the semiconductor layer and the first mask layer pattern, and the buffer A layer protects the top surface of the first active region during etching of the first mask layer pattern.

他の実施形態で、前記第１マスク層パターンのエッチングは、前記第２活性領域内の前記第１マスク層パターンをエッチングする工程をさらに含む。   In another embodiment, etching the first mask layer pattern further includes etching the first mask layer pattern in the second active region.

他の実施形態で、前記垂直開口を提供する工程は、前記第２マスク層をエッチングマスクとして利用して複数の垂直開口を提供する工程を含む。   In another embodiment, providing the vertical openings includes providing a plurality of vertical openings using the second mask layer as an etching mask.

他の実施形態で、前記第１ゲート電極を提供する工程は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を提供する工程を含み、前記第１部分は、前記第２部分と異なる物質から形成される。   In another embodiment, providing the first gate electrode provides a first portion extending in the vertical direction in the semiconductor layer and a second portion extending in the horizontal or lateral direction in the semiconductor layer. The first part is formed of a material different from that of the second part.

他の実施形態で、前記第１部分は、前記第２部分と異なる物質から形成される。   In another embodiment, the first portion is formed from a different material than the second portion.

他の実施形態で、前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼす。   In another embodiment, the material of the first portion directly affects the threshold voltage of the first transistor.

他の実施形態で、前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含む。   In another embodiment, the first portion material and the second portion material include metal and polysilicon, respectively.

他の実施形態で、前記第１活性領域は、前記半導体素子のメモリセル領域であり、前記第２活性領域は、前記半導体素子の周辺領域である。   In another embodiment, the first active region is a memory cell region of the semiconductor device, and the second active region is a peripheral region of the semiconductor device.

他の実施形態で、前記半導体層は、半導体基板を備える。   In another embodiment, the semiconductor layer comprises a semiconductor substrate.

他の実施形態で、前記半導体層は、ＳＯＩ、ＳｉＧｅ及びＳＧＯＩの群から選択された何れか一つである。   In another embodiment, the semiconductor layer is any one selected from the group of SOI, SiGe, and SGOI.

他の実施形態で、前記垂直に配向した薄いボディチャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される。   In another embodiment, the vertically oriented thin body channel region is selected as a function of the required threshold voltage of the first transistor.

他の実施形態で、前記第１トランジスタの垂直に配向した薄いボディチャンネル領域は、前記ゲート電極の両側に前記側面方向に位置し、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備える。   In another embodiment, the vertically oriented thin body channel region of the first transistor is positioned in the lateral direction on both sides of the gate electrode and extends in a horizontal direction between the source region and the drain region. One side channel region and a second side channel region are provided.

他の実施形態で、前記第２ゲート電極は、前記第１ゲート電極と異なる厚さを有する。   In another embodiment, the second gate electrode has a thickness different from that of the first gate electrode.

他の実施形態で、前記第２ゲート電極は、前記第１ゲート電極と異なる物質を有する。   In another embodiment, the second gate electrode has a different material from the first gate electrode.

他の実施形態で、前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なる。   In another embodiment, the threshold voltage of the first transistor is different from the threshold voltage of the second transistor.

他の実施形態で、前記製造方法は、前記第１領域内の前記水平方向にそれぞれ隣接して配置された二つの前記第１トランジスタを提供する工程をさらに含み、前記二つの第１トランジスタは、共通のドレイン領域を共有する。   In another embodiment, the manufacturing method further includes providing two first transistors disposed adjacent to each other in the horizontal direction in the first region, and the two first transistors include: Share a common drain region.

本発明の実施形態によれば、垂直に配向した薄いボディトランジスタは、ＳＯＩ基板を利用せず、その代りに通常的なトレンチ絶縁技術を利用して形成される。ＳＯＩ基板と比較して、製造工程が単純化され、コストが低減され、そして、短チャンネル効果が低下しうる。さらに、フローティングボディ効果が抑制され、バックバイアス電圧が印加され得る。さらに、マスクパターンのサイズまたはスペーサの幅を調節して所望の厚さを有する垂直に配向した薄いボディを形成できる。   According to embodiments of the present invention, vertically oriented thin body transistors are formed using conventional trench isolation techniques instead of using an SOI substrate. Compared with SOI substrate, the manufacturing process is simplified, the cost is reduced, and the short channel effect may be reduced. Furthermore, the floating body effect is suppressed and a back bias voltage can be applied. Further, a vertically oriented thin body having a desired thickness can be formed by adjusting the size of the mask pattern or the width of the spacer.

メモリ素子で、平面型トランジスタは、素子の周辺領域に提供され、垂直に配向した薄いボディトランジスタは、素子のセル領域に提供され得る。このように、各形態の素子の有利な特徴がメモリ素子の適切な機能に適用され得る。   In a memory device, a planar transistor can be provided in the peripheral region of the device and a vertically oriented thin body transistor can be provided in the cell region of the device. Thus, the advantageous features of each form of device can be applied to the appropriate function of the memory device.

以下、添付した図面を参照して、本発明に係る望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にして、当業者に発明の範囲を完全に知らせるために提供されるものである。図面において構成要素は、説明の便宜のためにそのサイズが誇張され得る。   Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be embodied in various different forms. The present embodiments are merely a complete disclosure of the present invention. It is provided to fully inform you of the range. In the drawings, the size of components may be exaggerated for convenience of explanation.

本発明は、電界効果トランジスタ、さらに具体的には、ＳＯＩ基板を有していない薄いボディトランジスタに関する。ＳＯＩ基板上の通常的な薄いボディトランジスタは、水平チャンネルを有し、そして、基板上に順次に積層された埋没酸化膜層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ：ＢＯＸ）、薄いボディ及びゲート電極を備え得る。しかし、本発明の一実施形態に係る薄いボディトランジスタは、垂直チャンネル（すなわち、垂直の薄いボディ）を有し、ゲート電極の一部がそのような垂直の薄いボディ部の間の領域を満たすように垂直に配向した（すなわち、ゲート電極が垂直の薄いボディに取り囲まれた）構造を有する。すなわち、垂直に配向したゲート電極の少なくとも一部は、薄いボディ内の空洞の内部に存在する。他の実施形態で、ゲート電極は、（“Ｔ”型を有しつつ）水平に、または側面に配向した部分及び垂直に配向した部分を含み、そして、垂直の薄いボディは、ゲート電極の垂直に配向した部分を取り囲み得る。   The present invention relates to a field effect transistor, and more particularly to a thin body transistor that does not have an SOI substrate. A typical thin body transistor on an SOI substrate has a horizontal channel and may include a buried oxide layer (BOX), a thin body, and a gate electrode sequentially stacked on the substrate. However, a thin body transistor according to an embodiment of the present invention has a vertical channel (ie, a vertical thin body) so that a portion of the gate electrode fills the region between such vertical thin body portions. (I.e., the gate electrode is surrounded by a thin vertical body). That is, at least a portion of the vertically oriented gate electrode is present inside the cavity in the thin body. In other embodiments, the gate electrode includes a horizontal or side-oriented portion and a vertically-oriented portion (with a “T” shape), and the vertical thin body is perpendicular to the gate electrode. The portion oriented in the direction can be surrounded.

以下、本発明の一実施形態に係る垂直の薄いボディトランジスタを、添付された図面を参照して説明する。図１Ａは、本発明の一実施形態に係る電界効果トランジスタを示す斜視図である。図１Ｂ及び図１Ｃは、それぞれ図１ＡのＩ−Ｉ線及びＩＩ−ＩＩ線による本発明の一実施形態に係る電界効果トランジスタの断面図である。   Hereinafter, a vertical thin body transistor according to an embodiment of the present invention will be described with reference to the accompanying drawings. FIG. 1A is a perspective view showing a field effect transistor according to an embodiment of the present invention. 1B and 1C are cross-sectional views of a field effect transistor according to an embodiment of the present invention, taken along lines II and II-II, respectively, of FIG. 1A.

図１Ａないし図１Ｃに示すように、本発明の一実施形態に係るトランジスタは、ゲートライン１３０及び半導体基板１００の垂直に突出した薄いボディ部１０６ａを備える。逆転層チャンネルは、薄いボディ１０６ａ内に形成され得る。ゲートライン１３０は、側面に配向した部分１２８及び垂直に配向した部分１２６を備え、Ｔ型を有する。第１開口または空洞１１６は、基板１００の垂直に突出した部分の対向側壁によって垂直の薄いボディ１０６ａ内に限定される。すなわち、第１開口または空洞１１６は、基板１００のＵ型の部分によって限定され得る。上部絶縁層１１２，１０８ａは、垂直の薄いボディ１０６ａ上に形成される。上部絶縁層１１２，１０８ａは、第１開口または空洞１１６と配列された第２開口１１４とを有する。上部絶縁層１０８ａは、素子分離層でありうる。ゲートライン１３０の垂直に配向した部分１２６は、少なくとも部分的に垂直の薄いボディ１０６ａ及び上部絶縁層１１２，１０８ａによって取り囲まれうる。すなわち、ゲートライン１３０の垂直に配向した部分１２６は、垂直の薄いボディ１０６ａ内の第１開口または空洞１１６及び上部絶縁層１１２，１０８ａ内の第２開口１１４を満たす。ゲートライン１３０の垂直に配向した部分１２６の上部は、垂直の薄いボディ１０６ａより高くてもよい。また、ゲートライン１３０の垂直に配向した部分１２６の上部は、第１開口または空洞１１６内のゲートライン１３０の垂直に配向した部分１２６の下部より広い幅を有しうる。ゲートライン１３０の側面に配向した部分１２８は、ゲートライン１３０の垂直に配向した部分１２６を覆い、上部絶縁層１１２，１０８ａの上面を通る。   As shown in FIGS. 1A to 1C, a transistor according to an embodiment of the present invention includes a thin body portion 106a that protrudes vertically from a gate line 130 and a semiconductor substrate 100. An inversion layer channel may be formed in the thin body 106a. The gate line 130 includes a side-oriented portion 128 and a vertically-oriented portion 126 and has a T shape. The first opening or cavity 116 is confined within the vertical thin body 106 a by the opposing sidewalls of the vertically protruding portion of the substrate 100. That is, the first opening or cavity 116 may be limited by the U-shaped portion of the substrate 100. The upper insulating layers 112 and 108a are formed on the vertical thin body 106a. The upper insulating layers 112 and 108a have a first opening or cavity 116 and a second opening 114 arranged. The upper insulating layer 108a may be an element isolation layer. The vertically oriented portion 126 of the gate line 130 may be surrounded by at least a partially vertical thin body 106a and upper insulating layers 112 and 108a. That is, the vertically oriented portion 126 of the gate line 130 fills the first opening or cavity 116 in the vertical thin body 106a and the second opening 114 in the upper insulating layers 112, 108a. The top of the vertically oriented portion 126 of the gate line 130 may be higher than the vertical thin body 106a. Also, the upper portion of the vertically oriented portion 126 of the gate line 130 may have a wider width than the lower portion of the vertically oriented portion 126 of the gate line 130 in the first opening or cavity 116. The portion 128 oriented to the side surface of the gate line 130 covers the vertically oriented portion 126 of the gate line 130 and passes through the upper surfaces of the upper insulating layers 112 and 108a.

ゲートライン１３０の垂直に配向した部分１２６は、シリサイドまたはポリシリコンから形成され得る。ゲートライン１３０の側面に配向した部分１２８は、ポリシリコン、金属（例えば、タングステン）またはシリサイドから形成され得る。シリサイドは、例えば、タングステンシリサイド、ニッケルシリサイド、チタンシリサイド、クロムシリサイドなどを含む。   The vertically oriented portion 126 of the gate line 130 may be formed from silicide or polysilicon. The portion 128 oriented on the side surface of the gate line 130 may be formed of polysilicon, metal (eg, tungsten) or silicide. The silicide includes, for example, tungsten silicide, nickel silicide, titanium silicide, chromium silicide, and the like.

さらに、ゲートライン１３０の側面に配向した部分１２８の幅は、ゲートライン１３０の垂直に配向した部分１２６の幅より広い。   Further, the width of the portion 128 oriented on the side surface of the gate line 130 is wider than the width of the vertically oriented portion 126 of the gate line 130.

ゲート絶縁層１２０は、第１開口または空洞１１６の底部及び内側壁上に形成される。   The gate insulating layer 120 is formed on the bottom and inner sidewalls of the first opening or cavity 116.

他の実施形態で、選択的に下部絶縁層１１８がゲートライン１３０の垂直に配向した部分１２６の底部と、第１開口または空洞１１６の底部上のゲート絶縁層１２０’との間に形成される。この場合、ゲートライン１３０の垂直に配向した部分１２６の両側壁に隣接した垂直の薄いボディ１０６ａの上部領域は、トランジスタが正方向のオン状態で動作するとき、逆転層チャンネルが形成される領域を提供する。しかし、下部絶縁層１１８により、垂直の薄いボディ１０６ａの下部には逆転層チャンネルが形成されなくてもよい。   In another embodiment, a lower insulating layer 118 is selectively formed between the bottom of the vertically oriented portion 126 of the gate line 130 and the gate insulating layer 120 ′ on the bottom of the first opening or cavity 116. . In this case, the upper region of the vertical thin body 106a adjacent to both side walls of the vertically oriented portion 126 of the gate line 130 is the region where the inversion layer channel is formed when the transistor operates in the positive on state. provide. However, the inversion layer channel may not be formed in the lower portion of the vertical thin body 106a due to the lower insulating layer 118.

以下で、図２Ａないし図１１Ａ、図２Ｂないし図１１Ｂ及び図２Ｃないし図１１Ｃを参照して、図１Ａないし図１Ｃに示す本発明の実施形態に係る半導体素子の製造方法を説明する。図２Ｂないし図１１Ｂ及び図２Ｃないし図１１Ｃは、それぞれ図１ＡのＩ−Ｉ線及びＩＩ−ＩＩ線による図２Ａないし図１１Ａに対応する断面図である。   Hereinafter, a method of manufacturing the semiconductor device according to the embodiment of the present invention illustrated in FIGS. 1A to 1C will be described with reference to FIGS. 2A to 11A, 2B to 11B, and 2C to 11C. 2B to 11B and FIGS. 2C to 11C are cross-sectional views corresponding to FIGS. 2A to 11A, taken along lines II and II-II, respectively, in FIG. 1A.

図２Ａないし図２Ｃに示すように、マスクパターン１０２が半導体基板１００上に形成される。次いで、露出された半導体基板は、マスクパターン１０２をエッチングマスクとして利用してエッチングされてトレンチ１０４を形成し、そして、薄いボディチャンネル領域が形成される活性領域１０６を定義する。単に、一つの活性領域が図示されたが、複数の活性領域が基板１００上に所定の配列で同時に形成されてもよい。さらに、活性領域１０６の上部が四角形として図示されているが、それにもかかわらず、上部は、多様な形状に形成され得る。   As shown in FIGS. 2A to 2C, a mask pattern 102 is formed on the semiconductor substrate 100. The exposed semiconductor substrate is then etched using the mask pattern 102 as an etch mask to form a trench 104 and define an active region 106 in which a thin body channel region is formed. Although only one active region is illustrated, a plurality of active regions may be simultaneously formed on the substrate 100 in a predetermined arrangement. Furthermore, although the upper portion of the active region 106 is illustrated as a square, the upper portion can nevertheless be formed in various shapes.

マスクパターン１０２は、シリコン酸化膜層及びシリコン窒化膜層を積層して形成され得る。この場合、シリコン酸化膜層は、基板を熱酸化させて形成され、シリコン窒化膜層は、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を利用して形成され得る。図３Ａないし図３Ｃに示すように、マスクパターン１０２の一部が除去されて活性領域１０６の上面のエッジ１０６ｓｅを露出させる縮小したマスクパターン１０２ａが形成される。エッジ１０６ｓｅの幅は、薄いボディの幅（すなわち、チャンネルの幅）を決定できる。すなわち、マスクパターン１０２の所定部分が除去されて所定の厚さを有する基板１００の薄いボディ部を形成できる。例えば、エッチング液を利用してマスクパターン１０２の一部が除去され得る。リン酸溶液がシリコン窒化膜層を除去するために利用され、フッ酸溶液がシリコン酸化膜層を除去するために利用され得る。当業界の公知の他のエッチング液がさらに利用され得る。   The mask pattern 102 can be formed by laminating a silicon oxide film layer and a silicon nitride film layer. In this case, the silicon oxide film layer may be formed by thermally oxidizing the substrate, and the silicon nitride film layer may be formed using a chemical vapor deposition (CVD) method. As shown in FIGS. 3A to 3C, a portion of the mask pattern 102 is removed to form a reduced mask pattern 102a that exposes the edge 106se on the upper surface of the active region 106. The width of the edge 106se can determine the width of the thin body (ie, the width of the channel). In other words, a predetermined portion of the mask pattern 102 is removed, and a thin body portion of the substrate 100 having a predetermined thickness can be formed. For example, a part of the mask pattern 102 can be removed using an etching solution. A phosphoric acid solution can be used to remove the silicon nitride film layer, and a hydrofluoric acid solution can be used to remove the silicon oxide film layer. Other etchants known in the art can further be utilized.

図４Ａないし図４Ｃに示すように、トレンチ１０４は、絶縁物質で満たされて素子分離層１０８を形成する。さらに具体的には、絶縁物質がトレンチ１０４を満たすために形成された後、その絶縁物質が縮小したマスクパターン１０２ａが露出されるまで、例えば、平坦化工程、一例として、化学機械的研摩（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を利用して除去される。絶縁物質は、シリコン酸化膜であり得る。図面には示されていないが、熱酸化工程が基板のエッチングの損傷を治癒するために利用され、絶縁物質でトレンチを埋め込む前にシリコン窒化膜層が酸化膜障壁層としてトレンチの内部側壁上に形成され得る。   As shown in FIGS. 4A to 4C, the trench 104 is filled with an insulating material to form an isolation layer 108. More specifically, after the insulating material is formed to fill the trench 104, until the mask pattern 102a in which the insulating material is reduced is exposed, for example, a planarization process, for example, chemical mechanical polishing (Chemical polishing) -Removal using the Mechanical Polishing (CMP) method. The insulating material may be a silicon oxide film. Although not shown in the drawing, a thermal oxidation process is used to cure the substrate etch damage, and the silicon nitride layer acts as an oxide barrier layer on the inner sidewalls of the trench before filling the trench with an insulating material. Can be formed.

図５Ａないし図５Ｃに示すように、素子分離層１０８及び縮小したマスクパターン１０２ａは、活性領域１０６上のダミーゲートライン１１０を形成するためにパターニングされる。さらに具体的には、ダミーゲートパターン１１０を限定するエッチングマスク（図示せず）が素子分離層１０８及び縮小したマスクパターン１０２ａに形成される。このようなエッチングマスクにより露出された素子分離層１０８及び縮小したマスクパターン１０２ａの一部は、活性領域１０６の上面１０６ｓｊが露出されるまでエッチングされる。ダミーゲートライン１１０は、パターン化された縮小したマスクパターン１０２ｂ及びパターン化された素子分離層１０８ａ（すなわち、活性領域１０６の露出された上部１０６ｓｊ上を延ばした素子分離層１０８の一部）を備える。トランジスタのソース／ドレイン領域は、次の工程で、活性領域１０６の露出された上部１０６ｓｊで形成され得る。   As shown in FIGS. 5A to 5C, the isolation layer 108 and the reduced mask pattern 102 a are patterned to form a dummy gate line 110 on the active region 106. More specifically, an etching mask (not shown) for limiting the dummy gate pattern 110 is formed on the element isolation layer 108 and the reduced mask pattern 102a. The element isolation layer 108 exposed by the etching mask and a part of the reduced mask pattern 102a are etched until the upper surface 106sj of the active region 106 is exposed. The dummy gate line 110 includes a patterned reduced mask pattern 102b and a patterned element isolation layer 108a (that is, a part of the element isolation layer 108 extending over the exposed upper portion 106sj of the active region 106). . The source / drain region of the transistor can be formed in the next step with the exposed upper portion 106sj of the active region 106.

ダミーゲートライン１１０を限定するためのエッチングマスクが除去された後、図６Ａないし図６Ｃに示すように、絶縁層１１２がダミーゲートライン１１０の間の空間１１１を満たすために形成される。さらに具体的には、絶縁層は、ダミーゲートライン１１０上に形成され、ダミーゲートライン１１０間の空間１１１を満たし、次いで、平坦化工程が、縮小したマスクパターン１０２ｂが露出されるまで行われる。絶縁層１１２は、シリコン酸化膜から形成され得る。これにより、ダミーゲートライン１１０の縮小したマスクパターン１０２ｂの部分は、活性領域１０６の上面に残り、パターン化された素子分離層１０８ａ及び絶縁層１１２により取り囲まれる。絶縁層１１２は、次のソース／ドレイン領域を形成するためのイオン−注入工程でバッファ層として利用され得る。   After the etching mask for defining the dummy gate line 110 is removed, an insulating layer 112 is formed to fill the space 111 between the dummy gate lines 110 as shown in FIGS. 6A to 6C. More specifically, the insulating layer is formed on the dummy gate lines 110 to fill the space 111 between the dummy gate lines 110, and then a planarization process is performed until the reduced mask pattern 102b is exposed. The insulating layer 112 can be formed from a silicon oxide film. As a result, the portion of the reduced mask pattern 102b of the dummy gate line 110 remains on the upper surface of the active region 106 and is surrounded by the patterned element isolation layer 108a and the insulating layer 112. The insulating layer 112 can be used as a buffer layer in the ion-implantation process for forming the next source / drain region.

図７Ａないし図７Ｃに示すように、ダミーゲートライン１１０の縮小したマスクパターン１０２ｂの部分は、イオン注入工程後に除去される。これにより、絶縁層１１２及び素子分離層１０８ａは、第２開口１１４を限定する。第２開口１１４は、活性領域１０６の上面の一部を露出させる。   As shown in FIGS. 7A to 7C, the reduced mask pattern 102b of the dummy gate line 110 is removed after the ion implantation process. Accordingly, the insulating layer 112 and the element isolation layer 108a define the second opening 114. The second opening 114 exposes a part of the upper surface of the active region 106.

図８Ａないし図８Ｃに示すように、第２開口１１４により、露出された活性領域１０６は、第１開口または空洞１１６を取り囲む基板１００の薄いボディ部１０６ａを形成するために所定の深さにエッチングされる。すなわち、第１開口または空洞１１６は、基板１００の垂直に突出した部分の対向側壁により垂直の薄いボディ１０６ａ内に限定される。結果的な垂直の薄いボディ１０６ａの幅は、除去されるマスクパターン１０２の量に依存する。すなわち、除去されるマスクパターン１０２の量は、薄いボディが所定の幅に形成されるように調節され得る。   As shown in FIGS. 8A-8C, the second opening 114 causes the exposed active region 106 to be etched to a predetermined depth to form a thin body portion 106a of the substrate 100 that surrounds the first opening or cavity 116. Is done. That is, the first opening or cavity 116 is limited within the vertical thin body 106a by the opposing sidewalls of the vertically protruding portion of the substrate 100. The resulting vertical thin body 106a width depends on the amount of mask pattern 102 to be removed. That is, the amount of the mask pattern 102 to be removed can be adjusted so that the thin body is formed with a predetermined width.

イオン注入工程は、縮小したマスクパターン１０２ｂが除去されるか、または第１開口または空洞１１６が形成された後に選択的に行われ得る。   The ion implantation process may be selectively performed after the reduced mask pattern 102b is removed or the first opening or cavity 116 is formed.

図９Ａないし図９Ｃに示すように、ゲート絶縁層１２０’，１２０は、第１開口または空洞１１６内に（すなわち、第１開口または空洞１１６の底部１１６ｂ及び両側壁１１６ｗのそれぞれの上に）形成され、下部絶縁層１１８は、選択的に第１開口または空洞１１６の底部のゲート絶縁層１２０’上に形成される。下部絶縁層１１８は、第１開口または空洞１１６の下部を埋め込み得る。これにより、薄いボディチャンネル領域１０６ａの下部は、下部絶縁層１１８によりチャンネルとしての機能を行わなくてもよい。すなわち、下部絶縁層１１８は、逆転層チャンネルが薄いボディチャンネル領域１０６ａの下部に形成されることを防止できる。下部絶縁層１１８は、シリコン窒化膜層、ドーピングされていないシリコン層またはシリコン酸化膜層として形成され得る。   As shown in FIGS. 9A to 9C, the gate insulating layers 120 ′ and 120 are formed in the first opening or cavity 116 (ie, on the bottom 116b and the side walls 116w of the first opening or cavity 116, respectively). The lower insulating layer 118 is selectively formed on the gate insulating layer 120 ′ at the bottom of the first opening or cavity 116. The lower insulating layer 118 may fill the lower portion of the first opening or cavity 116. Thus, the lower body channel region 106a may not function as a channel by the lower insulating layer 118. That is, the lower insulating layer 118 can prevent the inversion layer channel from being formed below the thin body channel region 106a. The lower insulating layer 118 may be formed as a silicon nitride film layer, an undoped silicon layer, or a silicon oxide film layer.

さらに具体的には、第１開口または空洞１１６を形成した後、熱酸化工程が第１開口または空洞１１６内に（すなわち、第１開口または空洞１１６の側壁及び底部上に）シリコン酸化膜層１２０’を形成するために行われる。次いで、第１開口または空洞１１６及び第２開口１１４を満たすために、下部絶縁物質が第１開口または空洞１１６内の絶縁層１１２、素子分離層１０８ａ及びシリコン酸化膜層１２０’上に形成される。次いで、第１開口または空洞１１６の一部を埋め込む下部絶縁層１１８を形成するために、下部絶縁物質が選択的に除去される（すなわち、下部絶縁物質が第１開口または空洞１１６内にリセスされる）。例えば、エッチバック工程が下部絶縁物質を選択的にエッチングして、第１開口または空洞１１６の底部上に下部絶縁層１１８を形成するために適用され得る。次いで、下部絶縁層１１８により露出された第１開口または空洞１１６の側壁上のシリコン酸化膜層１２０’が除去され、下部絶縁層１１８の下側のシリコン酸化膜層１２０’の一部が残る。   More specifically, after forming the first opening or cavity 116, a thermal oxidation process is performed in the first opening or cavity 116 (ie, on the sidewalls and bottom of the first opening or cavity 116). Done to form '. Next, in order to fill the first opening or cavity 116 and the second opening 114, a lower insulating material is formed on the insulating layer 112, the element isolation layer 108a, and the silicon oxide film layer 120 ′ in the first opening or cavity 116. . The lower insulating material is then selectively removed (ie, the lower insulating material is recessed into the first opening or cavity 116 to form a lower insulating layer 118 that embeds a portion of the first opening or cavity 116. ) For example, an etch back process may be applied to selectively etch the lower insulating material to form the lower insulating layer 118 on the bottom of the first opening or cavity 116. Next, the silicon oxide film layer 120 ′ on the side wall of the first opening or cavity 116 exposed by the lower insulating layer 118 is removed, and a part of the silicon oxide film layer 120 ′ below the lower insulating layer 118 remains.

依然として、図９Ａないし図９Ｃに示すように、ゲート絶縁層１２０は、活性領域１０６内の第１開口または空洞１１６の露出された側壁上に形成される。ゲート絶縁層１２０は、熱酸化工程により形成され得る。もし、下部絶縁層１１８がシリコン酸化膜から形成されれば、第１開口または空洞１１６の側壁上のシリコン酸化膜層１２０’は、下部絶縁物質がリセスされるときに除去され得る。   Still, as shown in FIGS. 9A-9C, the gate insulating layer 120 is formed on the exposed sidewalls of the first opening or cavity 116 in the active region 106. The gate insulating layer 120 may be formed by a thermal oxidation process. If the lower insulating layer 118 is formed of a silicon oxide layer, the silicon oxide layer 120 'on the sidewall of the first opening or cavity 116 may be removed when the lower insulating material is recessed.

他の実施形態で、下部絶縁層１１８は、第１開口または空洞１１６の底部上に形成されない。この場合、熱酸化工程は、第１開口または空洞１１６を形成した後、第１開口または空洞１１６の底部及び両側壁上にゲート絶縁層１２０を形成するように行われ得る。   In other embodiments, the lower insulating layer 118 is not formed on the bottom of the first opening or cavity 116. In this case, the thermal oxidation process may be performed to form the gate insulating layer 120 on the bottom and both side walls of the first opening or cavity 116 after forming the first opening or cavity 116.

図１０Ａないし図１０Ｃに示すように、ポリシリコン層１２２が、第１開口または空洞１１６及び第２開口１１４を埋め込むために形成され、耐熱金属層１２４が、基板の全面上に形成される。耐熱金属層１２４は、例えば、ニッケル、クロム、チタンなどを含み得る。   As shown in FIGS. 10A to 10C, a polysilicon layer 122 is formed to fill the first opening or cavity 116 and the second opening 114, and a refractory metal layer 124 is formed on the entire surface of the substrate. The refractory metal layer 124 can include, for example, nickel, chromium, titanium, and the like.

図１１Ａないし図１１Ｃに示すように、熱処理工程が第１開口１１６及び第２開口１１４内のシリサイド層を形成するために適用されて、ゲートライン１３０の垂直に配向した部分を形成する。次いで、耐熱金属層１２４が除去される。熱処理工程（すなわち、耐熱金属層１２４の厚さ、工程進行時間など）を制御することによって、シリサイド層は、単に第１開口または空洞１１６内にのみ形成されるか、または第１開口１１６及び第２開口１１４内に形成され得る。   As shown in FIGS. 11A to 11C, a heat treatment process is applied to form a silicide layer in the first opening 116 and the second opening 114 to form a vertically oriented portion of the gate line 130. Next, the refractory metal layer 124 is removed. By controlling the heat treatment process (ie, the thickness of the refractory metal layer 124, the process progress time, etc.), the silicide layer is formed only in the first opening or the cavity 116, or the first opening 116 and the first Two openings 114 can be formed.

次いで、図１Ａないし図１Ｃに示すように、導電層が形成され、かつパターニングされて、ゲートライン１３０の側面に配向した部分１２８を形成する。導電層は、ポリシリコン、耐熱金属またはタングステンから形成され得る。   Next, as shown in FIGS. 1A to 1C, a conductive layer is formed and patterned to form a portion 128 oriented on the side surface of the gate line 130. The conductive layer can be formed from polysilicon, refractory metal or tungsten.

次の工程で、イオン注入工程が、ソース／ドレイン領域を形成するために行われ得る。   In the next step, an ion implantation step may be performed to form the source / drain regions.

前述した方法で、ゲートライン１３０の垂直に配向した部分１２６を形成するシリサイド層は、ＣＶＤ法を利用して形成され得る。さらに具体的には、まず、ゲート絶縁層が形成された後に、シリサイド層がＣＶＤ法を利用して第１開口及び第２開口を埋め込むように形成される。他の実施形態で、ゲートライン１３０は、単一層の構造を有するポリシリコンから形成され得る。この場合、ポリシリコン層は、第１開口１１６及び第２開口１１４を埋め込むように素子分離層１０８ａ及び絶縁層１１２上に形成される。次いで、ポリシリコン層が垂直に配向した部分及び側面に配向した部分を同時に形成するようにパターニングされる。次いで、タングステンまたは耐熱金属層が形成され、かつパターニングされて、ゲートライン１３０を形成する。   As described above, the silicide layer that forms the vertically oriented portion 126 of the gate line 130 may be formed using a CVD method. More specifically, after the gate insulating layer is formed, a silicide layer is formed so as to embed the first opening and the second opening using a CVD method. In other embodiments, the gate line 130 may be formed from polysilicon having a single layer structure. In this case, the polysilicon layer is formed on the element isolation layer 108 a and the insulating layer 112 so as to fill the first opening 116 and the second opening 114. The polysilicon layer is then patterned to simultaneously form vertically oriented portions and side oriented portions. A tungsten or refractory metal layer is then formed and patterned to form the gate line 130.

ゲートライン１３０の垂直に配向した部分１２６がシリサイドから形成されるとき、潜在的な長所は、ｐ型トランジスタまたはｎ型トランジスタを形成するためのゲートドーピング工程が不要であるという点である。   When the vertically oriented portion 126 of the gate line 130 is formed from silicide, a potential advantage is that no gate doping step is required to form a p-type transistor or an n-type transistor.

図１２Ａないし図１８Ａ、 図１２Ｂないし図１８Ｂ及び図１２Ｃないし図１８Ｃを参照して、本発明の他の実施形態に係る半導体素子の製造方法を説明する。図１２Ａないし図１８Ａは、平面図であり、図１２Ｂないし図１８Ｂ及び図１２Ｃないし図１８Ｃは、それぞれ図１２ＡのＩ−Ｉ線及びＩＩ−ＩＩ線による図１２Ａないし図１８Ａに対応する断面図である。   A method for manufacturing a semiconductor device according to another embodiment of the present invention will be described with reference to FIGS. 12A to 18A, 12B to 18B, and 12C to 18C. 12A to 18A are plan views, and FIGS. 12B to 18B and FIGS. 12C to 18C are cross-sectional views corresponding to FIGS. 12A to 18A, taken along lines II and II-II in FIG. 12A, respectively. is there.

まず、図１２Ａないし図１２Ｃに示すように、基板は、図２Ａないし図２Ｃを参照して説明された方法と同様に、基板２００上に形成されたマスクパターン２０２を利用して所定の深さにエッチングしてトレンチを形成し、薄いボディチャンネル領域が形成される活性領域２０６を限定する。活性領域２０６が形成された後、トレンチを埋め込み、活性領域を電気的に絶縁させる素子分離層２０８が形成される。   First, as shown in FIGS. 12A to 12C, the substrate has a predetermined depth using a mask pattern 202 formed on the substrate 200 in the same manner as the method described with reference to FIGS. 2A to 2C. Etching is performed to form a trench to limit the active region 206 where the thin body channel region is formed. After the active region 206 is formed, an element isolation layer 208 that fills the trench and electrically insulates the active region is formed.

図１３Ａないし図１３Ｃに示すように、素子分離層２０８及びマスクパターン２０２は、活性領域のトップ部２０６ｓｊが露出されるまでパターン化され、それにより、ダミーゲートライン２１０を形成する。活性領域２０６の露出されたトップ部２０６ｓｊは、ソース／ドレイン領域が以後に形成される領域でありうる。   As shown in FIGS. 13A to 13C, the element isolation layer 208 and the mask pattern 202 are patterned until the top portion 206sj of the active region is exposed, thereby forming a dummy gate line 210. The exposed top portion 206sj of the active region 206 may be a region where a source / drain region is formed later.

図１４Ａないし図１４Ｃに示すように、ダミーゲートライン２１０の間の領域を満たすように絶縁層２１２が形成される。それにより、ダミーゲートライン２１０のマスクパターン２０２ａの部分は、絶縁層２１２及び素子分離層２０８ａにより取り囲まれ、活性領域２０６上の“島（ｉｓｌａｎｄ）”に限定される。この場合、絶縁層２１２は、以後にソース／ドレイン領域を形成するためのイオン−注入工程でバッファ層の役割を行える。   As shown in FIGS. 14A to 14C, an insulating layer 212 is formed so as to fill a region between the dummy gate lines 210. Accordingly, the mask pattern 202a portion of the dummy gate line 210 is surrounded by the insulating layer 212 and the element isolation layer 208a, and is limited to the “island” on the active region 206. In this case, the insulating layer 212 can serve as a buffer layer in an ion-implantation process for forming source / drain regions.

図１５Ａないし図１５Ｃに示すように、イオン−注入工程が行われた後、残留したマスクパターン２０２ａが除去され、活性領域２０６の上面２０６ｓを露出する第２開口２１４が形成される。第２開口２１４は、絶縁層２１２及び素子分離層２０８ａにより限定される。   As shown in FIGS. 15A to 15C, after the ion implantation process is performed, the remaining mask pattern 202a is removed, and a second opening 214 exposing the upper surface 206s of the active region 206 is formed. The second opening 214 is limited by the insulating layer 212 and the element isolation layer 208a.

図１６Ａないし図１６Ｃに示すように、次いで、スペーサ２１５が第２開口２１４の側壁上に形成され、それにより、第２開口２１４のサイズが縮小して、小さな第２開口２１４’が形成される。スペーサ２１５の幅は、以後の工程で形成されるチャンネル幅（すなわち、薄いボディチャンネル領域の幅）を決定する。したがって、スペーサ２１５の幅を調節することによって、薄いボディチャンネル領域は、所望の幅に形成され得る。スペーサ２１５は、薄膜蒸着技術を利用してシリコン窒化膜層を形成し、このシリコン窒化膜層をエッチバックして形成され得る。スペーサ２１５は、シリコンに対してエッチング選択比を有する物質、例えば、シリコン窒化膜またはシリコン酸化膜から形成され得る。   As shown in FIGS. 16A to 16C, a spacer 215 is then formed on the side wall of the second opening 214, thereby reducing the size of the second opening 214 and forming a small second opening 214 ′. . The width of the spacer 215 determines the channel width (that is, the width of the thin body channel region) formed in the subsequent process. Therefore, by adjusting the width of the spacer 215, the thin body channel region can be formed to a desired width. The spacer 215 may be formed by forming a silicon nitride film layer using a thin film deposition technique and etching back the silicon nitride film layer. The spacer 215 may be formed of a material having an etching selectivity with respect to silicon, for example, a silicon nitride film or a silicon oxide film.

図１７Ａないし図１７Ｃに示すように、小さな第２開口２１４’により露出された活性領域２０６が所定の深さにエッチングされる。これにより、活性領域２０６は、第１開口または空洞２１６を備え、基板２００の薄いボディ部２０６ａが形成される。マスクパターン２０２ａが除去されるか、または第１開口または空洞２１６が形成された後にイオン注入工程が行われる。   As shown in FIGS. 17A to 17C, the active region 206 exposed by the small second opening 214 'is etched to a predetermined depth. Accordingly, the active region 206 includes the first opening or cavity 216, and the thin body portion 206a of the substrate 200 is formed. An ion implantation process is performed after the mask pattern 202a is removed or the first opening or cavity 216 is formed.

図１８Ａないし図１８Ｃに示すように、ゲート絶縁層２２０が第１開口または空洞２１６の側壁２１６ｗ及び底２１６ｂ上に形成される。ゲート絶縁層２２０は、熱酸化工程を利用して形成され得る。   As shown in FIGS. 18A to 18C, a gate insulating layer 220 is formed on the sidewall 216w and the bottom 216b of the first opening or cavity 216. The gate insulating layer 220 may be formed using a thermal oxidation process.

次いで、図１９Ａないし図１９Ｃに示すように、ゲートライン２３０が形成される。ゲートライン２３０は、第１開口または空洞２１６及び小さな第２開口２１４’を埋め込みつつ、絶縁層２１２及び素子分離層２０８ａを横切る（すなわち、上に形成される）。   Next, as shown in FIGS. 19A to 19C, a gate line 230 is formed. The gate line 230 crosses the insulating layer 212 and the element isolation layer 208a (ie, is formed thereon) while filling the first opening or cavity 216 and the small second opening 214 '.

本発明に係る他の実施形態で、下部絶縁層は、第１開口または空洞２１６の底部上に形成され得る。さらに具体的に、第１開口２１６及び第２開口２１４’が形成された後、熱酸化工程が行われ、次いで、下部絶縁物質が第１開口２１６及び第２開口２１４’を満たすように形成される。次いで、下部絶縁層が第１開口または空洞２１６の底部を満たすようにエッチバックされる。次いで、第１開口または空洞２１６の側壁上に形成された熱酸化膜層が除去され、ゲート絶縁層がその上に形成される。   In other embodiments according to the present invention, the lower insulating layer may be formed on the bottom of the first opening or cavity 216. More specifically, after the first opening 216 and the second opening 214 ′ are formed, a thermal oxidation process is performed, and then a lower insulating material is formed to fill the first opening 216 and the second opening 214 ′. The The lower insulating layer is then etched back to fill the bottom of the first opening or cavity 216. Next, the thermal oxide film layer formed on the side wall of the first opening or cavity 216 is removed, and a gate insulating layer is formed thereon.

本発明の実施形態によれば、垂直に配向した薄いボディトランジスタは、ＳＯＩ基板を利用せず、その代りに通常的なトレンチ絶縁技術を利用して形成される。ＳＯＩ基板と比較して、製造工程が単純化され、コストが低減し、そして短チャンネル効果が低下しうる。さらに、フローティングボディ効果が抑制され、バックバイアス電圧が印加され得る。しかも、マスクパターンのサイズまたはスペーサの幅を調節して所望の厚さを有する垂直に配向した薄いボディを形成できる。   According to embodiments of the present invention, vertically oriented thin body transistors are formed using conventional trench isolation techniques instead of using an SOI substrate. Compared to SOI substrate, the manufacturing process is simplified, the cost is reduced, and the short channel effect can be reduced. Furthermore, the floating body effect is suppressed and a back bias voltage can be applied. In addition, a vertically oriented thin body having a desired thickness can be formed by adjusting the size of the mask pattern or the width of the spacer.

前述したように、本発明の実施形態に係るフラッシュメモリ素子は、改善されたデータローディング速度及び減少した電流の消耗と共に、減少したパワーの損失を有しうる。入力データは、Ｉ／Ｏパッドを通じて選択され、その結果、プログラムされるデータロード経路がターンオンされ、一方、消去されるデータロード経路はターンオフされる。   As described above, a flash memory device according to an embodiment of the present invention may have a reduced power loss with improved data loading speed and reduced current consumption. Input data is selected through the I / O pad so that the programmed data load path is turned on, while the erased data load path is turned off.

垂直に配向した薄いボディトランジスタのある応用分野で、同じ基板上に形成された平面型メモリ素子と垂直に配向した薄いボディ素子を共に備えることが有利である。例えば、メモリ素子において、平面型トランジスタは、素子の周辺領域に有し、垂直に配向した薄いボディトランジスタは、素子のセル領域に有することが望ましい。このように、各形態の素子の有利な特徴がメモリ素子の適切な機能に適用され得る。   In certain applications of vertically oriented thin body transistors, it is advantageous to have both a planar memory element formed on the same substrate and a vertically oriented thin body element. For example, in a memory element, it is desirable that a planar transistor is provided in a peripheral region of the element, and a thin body transistor oriented vertically is provided in a cell region of the element. Thus, the advantageous features of each form of device can be applied to the appropriate function of the memory device.

図２０は、本発明に係る半導体素子の他の実施形態の斜視図である。図２１Ａは、図２０の半導体素子の平面図である。図２１Ａは、図２０の半導体素子の平面図である。図２１Ｂは、図２０のＢ−Ｂ’線による半導体素子の断面図である。図２１Ｃは、図２０のＣ−Ｃ’線による半導体素子の断面図である。説明の便宜のために、図２０の斜視図で、垂直方向は、Ｚ軸方向であり、水平方向はＸ軸方向であり、そして、側面方向はＹ軸方向とする。   FIG. 20 is a perspective view of another embodiment of a semiconductor device according to the present invention. FIG. 21A is a plan view of the semiconductor element of FIG. FIG. 21A is a plan view of the semiconductor element of FIG. FIG. 21B is a cross-sectional view of the semiconductor element taken along line B-B ′ of FIG. 20. FIG. 21C is a cross-sectional view of the semiconductor element taken along line C-C ′ of FIG. 20. For convenience of explanation, in the perspective view of FIG. 20, the vertical direction is the Z-axis direction, the horizontal direction is the X-axis direction, and the side surface direction is the Y-axis direction.

図２０及び図２１Ａないし図２１Ｃに示すように、本発明の実施形態に係る半導体素子は、素子の第１領域に形成された垂直に配向した薄いボディトランジスタ１０９６及び素子の第２領域に形成された通常的な平面型トランジスタ１０９８を備える。一実施形態で、半導体素子はメモリ素子を備え、第１領域はメモリ素子のセル領域を備え、第２領域はメモリ素子の周辺領域を備える。   As shown in FIGS. 20 and 21A to 21C, a semiconductor device according to an embodiment of the present invention is formed in a vertically oriented thin body transistor 1096 formed in a first region of the device and a second region of the device. A typical planar transistor 1098 is provided. In one embodiment, the semiconductor device comprises a memory device, the first region comprises a cell region of the memory device, and the second region comprises a peripheral region of the memory device.

セル領域に形成された垂直に配向した薄いボディトランジスタ１０９６と周辺領域に形成された平面型トランジスタ１０９８は共に通常的な半導体基板１１０５上にある。セル領域に、例えば、前述した形態の垂直に配向した薄いボディトランジスタ１０９６が前述した製造方法によって形成される。垂直に配向した薄いボディトランジスタ１０９６は、基板１１０５内に形成された垂直に配向した空洞内に延びる垂直に配向したゲート１１６０ａを備える。ソース領域Ｓ及びドレイン領域Ｄは、垂直に配向したゲート１１６０ａの両側に形成される。ゲート絶縁層１１５０は、垂直に配向したゲート１１６０ａと基板１１０５のボディ部との間に提供される。トレンチ分離領域１１２５は、その間に活性領域を限定する。上部絶縁層１１３０ａは、その結果構造上に位置し、側面に配向したゲート１１６０ｂは、上部絶縁層部上に位置する。垂直に配向したゲート１１６０ａ及び側面に配向したゲート１１６０ｂは、共にＴ型の構造を形成する。側面に配向したゲート１１６０ｂ及び他の側面に配向した部分１１６０ｃは、素子のセル領域内のトランジスタのゲート、及び他の領域の配線ラインとして動作する。   A vertically oriented thin body transistor 1096 formed in the cell region and a planar transistor 1098 formed in the peripheral region are both on a conventional semiconductor substrate 1105. In the cell region, for example, the vertically oriented thin body transistor 1096 having the above-described configuration is formed by the above-described manufacturing method. The vertically oriented thin body transistor 1096 comprises a vertically oriented gate 1160a extending into a vertically oriented cavity formed in the substrate 1105. The source region S and the drain region D are formed on both sides of the vertically oriented gate 1160a. A gate insulating layer 1150 is provided between the vertically oriented gate 1160 a and the body portion of the substrate 1105. The trench isolation region 1125 defines an active region therebetween. As a result, the upper insulating layer 1130a is positioned on the structure, and the gate 1160b oriented on the side surface is positioned on the upper insulating layer portion. The vertically oriented gate 1160a and the side oriented gate 1160b together form a T-type structure. The side-oriented gate 1160b and the other side-oriented portion 1160c operate as gates of transistors in the cell region of the device and wiring lines in other regions.

周辺領域に、平面型トランジスタ１０９８が提供される。平面型トランジスタ１０９８は、基板１１０５上の側面方向に延びる側面に配向したゲート１１６０ｂ’を備える。ソース領域Ｓ’及びドレイン領域Ｄ’は、隣接したトレンチ分離領域１１２５の間に限定された基板１１０５の活性領域１１１０’内のゲート１１６０ｂ’の両側上に形成される。ゲート絶縁層１１５０は、ソースＳ’とドレインＤ’との間の素子のチャンネル領域上の導電性ゲート１１６０ｂ’と基板１１０５のボディとの間に提供される。上部絶縁層１１３０ａは、基板１１０５及びトレンチ分離領域１１２５上に位置する。   A planar transistor 1098 is provided in the peripheral region. The planar transistor 1098 includes a gate 1160 b ′ oriented on a side surface extending in the side surface direction on the substrate 1105. The source region S ′ and the drain region D ′ are formed on both sides of the gate 1160 b ′ in the active region 1110 ′ of the substrate 1105 defined between the adjacent trench isolation regions 1125. A gate insulating layer 1150 is provided between the conductive gate 1160 b ′ on the channel region of the device between the source S ′ and the drain D ′ and the body of the substrate 1105. The upper insulating layer 1130 a is located on the substrate 1105 and the trench isolation region 1125.

セル領域の垂直に配向した薄いボディトランジスタ１０９６内において、ゲートの垂直に配向した部分１１６０ａは、基板１１０５の垂直の薄いボディ１１１０ａにより少なくとも部分的に取り囲まれる。垂直の薄いボディ１１１０ａは、ゲート１１６０ａの前面、背面、または前面と背面の両方で素子のチャンネル領域を形成する。垂直の薄いボディ１１１０ａの導電性は、ゲート１１６０ａの垂直に配向した部分内に存在する電荷のレベルに対応して制御される。このようなチャンネル領域を、ここでは“側面チャンネル領域”と呼ぶ。ゲート１１６０ａの前面及び／または背面の垂直の薄いボディ１１１０ａの厚さｄ１は、側面チャンネル領域の寸法を制御し、したがって、素子の動作特性に影響を及ぼす。付加的に選択的なチャンネル領域１１１０ｂがゲート１１６０ａの下側に位置した基板に提供される。このチャンネル領域は、ここでは“下部チャンネル領域”と呼び、このチャンネル領域の動作は、当該分野ではよく知られている。例えば、このような下部チャンネル領域は、トレンチ型のゲート電極を備えるリセスチャンネルアレイトランジスタ（Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ：ＲＣＡＴ）、例えば、米国特許第６,０６３,６６９号明細書のチャンネル領域と同じ方式で動作する。 Within the vertically oriented thin body transistor 1096 of the cell region, the vertically oriented portion 1160a of the gate is at least partially surrounded by the vertical thin body 1110a of the substrate 1105. Vertical thin body 1110a forms the channel region of the device on the front, back, or both front and back of gate 1160a. The conductivity of the vertical thin body 1110a is controlled corresponding to the level of charge present in the vertically oriented portion of the gate 1160a. Such a channel region is referred to herein as a “side channel region”. The thickness d 1 of the vertical thin body 1110a on the front and / or back of the gate 1160a controls the dimensions of the side channel region and thus affects the operating characteristics of the device. In addition, an optional channel region 1110b is provided on the substrate located under the gate 1160a. This channel region is referred to herein as the “lower channel region” and the operation of this channel region is well known in the art. For example, the lower channel region is formed in the same manner as the channel region of a recessed channel array transistor (RCAT) having a trench-type gate electrode, for example, US Pat. No. 6,063,669. Operate.

以下で、図２２Ａないし図３２Ａ、図２２Ｂないし図３２Ｂ及び図２２Ｃないし図３２Ｃを参照して、図２０及び図２１Ａないし図２１Ｃに示す本発明の実施形態に係る半導体素子の製造方法を説明する。図２２Ａないし図３２Ａは、図２０及び図２１Ａないし図２１Ｃの実施形態の製造方法を示す平面図である。図２２Ｂないし図３２Ｂ及び図２２Ｃないし図３２Ｃは、それぞれ図２０のＢ−Ｂ’線及びＣ−Ｃ’線による図２２Ａないし図３２Ａに対応する断面図である。   Hereinafter, a method of manufacturing the semiconductor device according to the embodiment of the present invention shown in FIGS. 20 and 21A to 21C will be described with reference to FIGS. 22A to 32A, 22B to 32B, and 22C to 32C. . 22A to 32A are plan views showing the manufacturing method of the embodiment of FIGS. 20 and 21A to 21C. 22B to 32B and FIGS. 22C to 32C are cross-sectional views corresponding to FIGS. 22A to 32A, taken along lines B-B ′ and C-C ′ of FIG. 20, respectively.

図２２Ａないし図２２Ｃに示すように、バッファ層が、半導体基板１１０５上に提供される。一実施形態で、バッファ層は、バッファ酸化膜、例えば、熱酸化法により１００〜５００Åの厚さに形成されたＳｉＯ２を含む。第１マスク層は、バッファ層上に形成される。一実施形態で、第１マスク層は、ＣＶＤ法により８００〜２０００Åの厚さのＳｉＮから形成されたハードマスク層を備える。ハードマスク層及びバッファ層は、パターン化され、かつエッチングされて、ハードマスク層パターン１１１５、バッファ層パターン１１１３、及び素子のセル領域及び周辺領域内で半導体基板１１０５の活性領域１１１０，１１１０’を限定するトレンチ１１２０を形成する。一実施形態で、トレンチは、１５００〜３５００Åの厚さに形成される。他の実施形態で、半導体基板は、半導体層、例えば、ＳＯＩ層、ＳｉＧｅ層またはＳＧＯＩ層を備える。 As shown in FIGS. 22A to 22C, a buffer layer is provided on a semiconductor substrate 1105. In one embodiment, the buffer layer includes a buffer oxide film, for example, SiO 2 formed to a thickness of 100 to 500 mm by a thermal oxidation method. The first mask layer is formed on the buffer layer. In one embodiment, the first mask layer comprises a hard mask layer formed from SiN having a thickness of 800 to 2000 mm by a CVD method. The hard mask layer and the buffer layer are patterned and etched to define the hard mask layer pattern 1115, the buffer layer pattern 1113, and the active regions 1110, 1110 'of the semiconductor substrate 1105 within the cell region and peripheral region of the device. A trench 1120 is formed. In one embodiment, the trench is formed to a thickness of 1500-3500 inches. In other embodiments, the semiconductor substrate comprises a semiconductor layer, eg, an SOI layer, a SiGe layer, or an SGOI layer.

図２３Ａないし図２３Ｃに示すように、第１マスクパターン１１１５の一部が“プルバック”工程を利用して除去されて、素子のセル領域と周辺領域ともに縮小した第２マスクパターン１１１５ａを形成する。一例で、プルバック工程は、リン酸（Ｈ３ＰＯ４）を利用して等方性エッチングまたはブランケットエッチング工程を利用して行われ得るので、プルバック工程の間にバッファ層パターン１１１３は、下部基板がエッチングされることを防止する。一例で、プルバック工程は、６０〜８０℃の低い温度、例えば、７０℃で遅いエッチング速度で行われる。このようなエッチング程度が第２マスクパターン（図２３Ｃの１１１５ａ）の前面及び背面で除去された部分の幅ｄ１を制御する。前述したように、結果的な幅ｄ１は、結果的な素子の側面チャンネル領域１１１０ａの厚さを直接的に限定する。 As shown in FIGS. 23A to 23C, a part of the first mask pattern 1115 is removed by using a “pullback” process to form a second mask pattern 1115a in which both the cell region and the peripheral region of the device are reduced. In an example, the pullback process may be performed using an isotropic etching or a blanket etching process using phosphoric acid (H 3 PO 4 ), and thus the buffer layer pattern 1113 may be formed on the lower substrate during the pullback process. Prevents etching. In one example, the pullback process is performed at a low etching rate at a low temperature of 60 to 80 ° C., for example, 70 ° C. Such etched about to control the width d 1 of the front and the removed portion in the rear surface of the second mask pattern (1115a in FIG. 23C). As described above, the resulting width d 1 directly limits the thickness of the resulting device side channel region 1110a.

図２４Ａないし図２４Ｃに示すように、素子のセル領域及び周辺領域の両側に絶縁物質を蒸着して、活性領域１１１０，１１１０’の間のトレンチ１１２０内にＳＴＩ構造を形成する。一例で、高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ；ＨＤＰ）酸化膜またはＯ３ ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）が第２マスクパターン１１１５ａ上のレベルまで形成される。次いで、結果構造上に平坦化工程、例えば、ＣＭＰまたはエッチバック工程が、第２マスクパターン１１１５ａをエッチング停止層として利用して行われ、その結果、絶縁物質１１２５ｂの上部は、第２マスクパターン１１１５ａの上部と同じレベルとなる。 As shown in FIGS. 24A to 24C, an STI structure is formed in the trench 1120 between the active regions 1110 and 1110 ′ by depositing an insulating material on both sides of the cell region and the peripheral region of the device. In one example, a high density plasma (HDP) oxide film or an O 3 TEOS (tetraethoxysilane) is formed to a level on the second mask pattern 1115a. Next, a planarization process, for example, a CMP or etchback process is performed on the resulting structure using the second mask pattern 1115a as an etch stop layer, so that the upper portion of the insulating material 1125b is formed on the second mask pattern 1115a. The same level as the top of the.

図２５Ａないし図２５Ｃに示すように、第２マスクパターン１１１５ａ及び絶縁物質１１２５ｂがセル領域内で約２時間ほどエッチングされ、第２マスクパターン１１１５ｂ及び第２絶縁物質パターン１１２５ａを形成する。下部のバッファ層パターン１１１３も同様にエッチングされて、第２バッファ層パターン１１３ｂを形成する。エッチング工程は、一例で、標準リソグラフィ技術及び乾式エッチング技術を利用して行われる。エッチング速度は、絶縁物質１１２５ｂ及び除去されるハードマスク１１１５ａの一部のエッチング速度がほぼ同じく調節されることが望ましい。一実施形態で、エッチング工程は、図２５Ａないし図２５Ｃに示すように、基板１１０５のトップが露出されるまで行われる。しかし、このようなアプローチは、露出された基板の上面まで表面の損傷をもたらし、水素ガスの高温熱処理がこのような表面の損傷を治癒するために適用され得る。他の実施形態で、エッチング工程は、ハードマスクパターン１１１５ｂの底部の近くのレベルまで行われる。このようなアプローチで、バッファ層１１１３は、基板上に残って、基板の下面が次の層の蒸着及び除去工程の間に損傷されることを防止する。   As shown in FIGS. 25A to 25C, the second mask pattern 1115a and the insulating material 1125b are etched in the cell region for about 2 hours to form the second mask pattern 1115b and the second insulating material pattern 1125a. The lower buffer layer pattern 1113 is similarly etched to form a second buffer layer pattern 113b. The etching process is performed by using a standard lithography technique and a dry etching technique, for example. It is desirable that the etching rate of the insulating material 1125b and the portion of the hard mask 1115a to be removed be adjusted to be approximately the same. In one embodiment, the etching process is performed until the top of the substrate 1105 is exposed, as shown in FIGS. 25A-25C. However, such an approach results in surface damage to the top surface of the exposed substrate, and a high temperature heat treatment of hydrogen gas can be applied to heal such surface damage. In other embodiments, the etching process is performed to a level near the bottom of the hard mask pattern 1115b. With such an approach, the buffer layer 1113 remains on the substrate to prevent the underside of the substrate from being damaged during the next layer deposition and removal process.

図２６Ａないし図２６Ｃに示すように、絶縁物質の蒸着が素子のセル領域及び周辺領域内の結果構造をコーティングするために行われる。一例で、ＨＤＰ酸化膜またはＯ３ ＴＥＯＳが第２マスクパターン１１１５ｂのレベルの付近まで形成される。次いで、平坦化、例えば、ＣＭＰまたはエッチバック工程が第３マスクパターン１１１５ｂをエッチング停止層として利用して行われ、その結果、その上部が素子のセル領域及び周辺領域内の第３マスクパターン１１１５ｂの上部と同一になるような第２絶縁物質層１１３０が形成される。 As shown in FIGS. 26A-26C, an insulating material is deposited to coat the resulting structure in the cell region and the peripheral region of the device. In one example, an HDP oxide film or O 3 TEOS is formed to the vicinity of the level of the second mask pattern 1115b. Next, planarization, for example, CMP or etchback process is performed using the third mask pattern 1115b as an etching stop layer, and as a result, the upper portion of the third mask pattern 1115b in the cell region and the peripheral region of the device is formed. A second insulating material layer 1130 is formed to be the same as the upper portion.

図２７Ａないし図２７Ｃに示すように、第２マスク層１１３５は、素子の周辺領域に形成される。第２マスク層１１３５は、フォトレジスト物質または適当なハードマスク物質を含む。次いで、セル領域内の第１マスク層の第３パターン１１１５ｂ及び下部のバッファ層パターン１１１３ｂが除去される。一例で、このような除去工程は、ＳｉＮハードマスクパターン１１１５ｂを除去するためにリン酸溶液を利用し、そして、下部の酸化膜バッファ層パターン１１１３ｂを除去するためにフッ酸溶液を利用する。   As shown in FIGS. 27A to 27C, the second mask layer 1135 is formed in the peripheral region of the element. The second mask layer 1135 includes a photoresist material or a suitable hard mask material. Next, the third pattern 1115b of the first mask layer and the lower buffer layer pattern 1113b in the cell region are removed. In one example, the removing process uses a phosphoric acid solution to remove the SiN hard mask pattern 1115b and a hydrofluoric acid solution to remove the lower oxide buffer layer pattern 1113b.

次いで、図２８Ａないし図２８Ｃに示すように、セル領域の活性領域１１１０が所定の厚さ、例えば、約５００ないし２０００Åの範囲、望ましくは、１０００ないし１５００Åの厚さにエッチングされる。これにより、垂直に配向した開口１１４０及び基板１１０５の垂直に突出した部分により形成された薄いボディ部１１１０ａが形成される。前述したように、薄いボディ部１１１０ａは、素子のチャンネル領域として機能し、その厚さは、素子の結果的な動作の特性を決定する重要なパラメータとなる。前述したように、薄いボディ部１１１０ａの厚さは、図２３Ａないし図２３Ｃを参照して前述されかつ示されたように、プルバック工程の間での第１マスクパターン１１１５ａの縮小厚さｄ１に直接対応する。一例で、薄いボディ部１１１０ａの最大の厚さは、４００Å以下であり、望ましくは、３０ないし１５０Åの範囲に制御される。薄いボディ部１１１０ａの厚さをこのように制御することによって、側面に形成された隣接したソース及びドレインからの不純物の拡散が最小化され、それにより短チャンネル効果が抑制され得る。 Next, as shown in FIGS. 28A to 28C, the active region 1110 of the cell region is etched to a predetermined thickness, for example, in the range of about 500 to 2000 mm, preferably 1000 to 1500 mm. Accordingly, a thin body portion 1110a formed by the vertically oriented opening 1140 and the vertically projecting portion of the substrate 1105 is formed. As described above, the thin body portion 1110a functions as a channel region of the element, and the thickness is an important parameter that determines the characteristics of the resulting operation of the element. As described above, the thickness of the thin body portion 1110a, as was previously described and illustrated with reference to FIG. 23A to FIG. 23C, the reduced thickness d 1 of the first mask pattern 1115a between pullback step Respond directly. In one example, the maximum thickness of the thin body portion 1110a is 400 mm or less, and is preferably controlled in the range of 30 to 150 mm. By controlling the thickness of the thin body portion 1110a in this manner, diffusion of impurities from adjacent sources and drains formed on the side surfaces can be minimized, thereby suppressing the short channel effect.

垂直に配向した開口１１４０及び薄いボディ部１１１０ａの形成時、チャンネル領域のイオン注入が素子のセル領域内に実施されて、薄いボディ部１１１０ａ及び垂直に配向した開口１１４０の下部１１１０ｂの下側領域にチャンネル領域を形成する。   During the formation of the vertically oriented opening 1140 and the thin body portion 1110a, ion implantation of the channel region is performed in the cell region of the device to form a region below the thin body portion 1110a and the lower portion 1110b of the vertically oriented opening 1140. A channel region is formed.

図２９Ａないし図２９Ｃに示すように、周辺領域内の第２マスク層１１３５が除去され、第３マスク層がセル領域に適用される。セル領域に適用されたマスク層の例は、図３６Ａないし図３６Ｃに提供される。一例で、第３マスク層は、フォトレジスト層を備える。第１マスク層の第３パターン１１１５ｂ及び下部のバッファ層パターン１１１３ｂは、周辺領域で除去される。一例で、このような除去工程は、ＳｉＮハードマスクパターン１１１５ｂを除去するためにリン酸溶液を利用し、そして、下部の酸化膜バッファ層パターン１１１３ｂを除去するためにフッ酸溶液を利用する。第３マスクパターン１１１５ｂ及びバッファ層パターン１１１３ｂの除去時、チャンネル領域のイオン注入が素子の周辺領域に行われる。   As shown in FIGS. 29A to 29C, the second mask layer 1135 in the peripheral region is removed, and the third mask layer is applied to the cell region. Examples of mask layers applied to the cell region are provided in FIGS. 36A-36C. In one example, the third mask layer comprises a photoresist layer. The third pattern 1115b of the first mask layer and the lower buffer layer pattern 1113b are removed in the peripheral region. In one example, the removing process uses a phosphoric acid solution to remove the SiN hard mask pattern 1115b and a hydrofluoric acid solution to remove the lower oxide buffer layer pattern 1113b. When the third mask pattern 1115b and the buffer layer pattern 1113b are removed, ion implantation of the channel region is performed in the peripheral region of the device.

図３０Ａないし図３０Ｃに示すように、その次のゲート絶縁膜１１５０が結果構造のセル領域と周辺領域の両方に提供される。セル領域で、ゲート絶縁膜１１５０は、垂直に配向した開口１１４０の底部上に形成された第１部分１１４６、及び垂直に配向した開口１１４０の側壁上に形成された第２部分１１４４を備える。周辺領域で、ゲート絶縁膜１１５０は、半導体基板の活性領域１１１０’の露出された部分上に形成される。一実施形態で、ゲート絶縁膜１１５０は、図３０Ａないし図３０Ｃに示すように、半導体基板の露出された部分上に選択的な成長工程により形成される。他の実施形態で、ゲート絶縁膜は、半導体素子の全体の結果構造を覆う層であって、原子層蒸着法を利用して形成される。   As shown in FIGS. 30A to 30C, the next gate insulating film 1150 is provided in both the cell region and the peripheral region of the resultant structure. In the cell region, the gate insulating layer 1150 includes a first portion 1146 formed on the bottom of the vertically oriented opening 1140 and a second portion 1144 formed on the sidewall of the vertically oriented opening 1140. In the peripheral region, the gate insulating film 1150 is formed on the exposed portion of the active region 1110 'of the semiconductor substrate. In one embodiment, the gate insulating layer 1150 is formed on the exposed portion of the semiconductor substrate by a selective growth process, as shown in FIGS. 30A to 30C. In another embodiment, the gate insulating film is a layer that covers the entire resulting structure of the semiconductor device and is formed using atomic layer deposition.

次いで、ゲート電極物質層１１６０がその結果構造上に提供される。ゲート電極物質層１１６０は、セル領域内の垂直に配向した開口１１４０及び周辺領域内の絶縁層１１３０内の開口を満たす。ゲート電極物質は、例えば、ポリシリコン、Ｗ、Ｐｔ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒ、その組み合わせまたは合金、または他の適当な物質を含む。   A gate electrode material layer 1160 is then provided on the resulting structure. The gate electrode material layer 1160 fills the vertically oriented opening 1140 in the cell region and the opening in the insulating layer 1130 in the peripheral region. The gate electrode material includes, for example, polysilicon, W, Pt, TiN, Ta, TaN, Cr, combinations or alloys thereof, or other suitable materials.

次いで、図３１Ａないし図３１Ｃに示すように、ゲート電極物質層１１６０がパターン化されて、セル領域内にゲート電極の側面に配向した部分１１６０ｂ、周辺領域内に側面に配向したゲート電極１１６０ｂ’、及び素子の配線を形成する他の導電性ライン１１６０ｃを形成する。一実施形態で、パターニングは、ゲート電極物質層１１６０上にＳｉＮ層パターン１１６５を適用し、ＳｉＮパターンをエッチングマスクとして利用して、ゲート電極物質層１１６０をエッチングすることによって行われる。   Next, as shown in FIGS. 31A to 31C, the gate electrode material layer 1160 is patterned to form a portion 1160b oriented on the side surface of the gate electrode in the cell region, a gate electrode 1160b ′ oriented on the side surface in the peripheral region, And another conductive line 1160c for forming the wiring of the element. In one embodiment, the patterning is performed by applying a SiN layer pattern 1165 on the gate electrode material layer 1160 and etching the gate electrode material layer 1160 using the SiN pattern as an etching mask.

図３２Ａないし図３２Ｃに示すように、側壁スペーサ１１７１がその結果構造上に絶縁層を提供し、異方性エッチングを行うことによって形成される。側壁スペーサ１１７１の形成前または形成後に、ソース領域Ｓ及びドレイン領域Ｄを形成するように、イオン注入工程がゲート電極１１６０ｂ，１１６０ｂ’、導電性ライン１１６０ｃ及びＳｉＮ層パターン１１６５を保護膜として利用して行われる。特に、イオン注入工程の間に、ゲート電極の側面部１１６０ｂの存在は、薄いボディ領域１１１０ａがイオン注入されるか、またはドーピングされることを防止する。短チャンネル効果を抑制または防止するために、ソース／ドレイン領域は、望ましくは、４００ないし８００Åの範囲の厚さに、垂直に配向した開口の深さより浅く形成される。   As shown in FIGS. 32A to 32C, sidewall spacers 1171 are formed by providing an insulating layer on the structure and performing anisotropic etching. Before or after the sidewall spacer 1171 is formed, an ion implantation process uses the gate electrodes 1160b and 1160b ′, the conductive line 1160c, and the SiN layer pattern 1165 as a protective film so as to form the source region S and the drain region D. Done. In particular, during the ion implantation process, the presence of the side surface portion 1160b of the gate electrode prevents the thin body region 1110a from being ion implanted or doped. In order to suppress or prevent short channel effects, the source / drain regions are preferably formed to a thickness in the range of 400 to 800 inches, shallower than the depth of the vertically oriented opening.

図２２ないし図３２と関連して前述した方法は、図２０及び図２１に説明されかつ図示された配置の半導体素子をもたらす。特に、本発明の一実施形態に係る半導体素子は、第１領域、例えば、素子のセル領域に形成された垂直に配向した薄いボディトランジスタ１０９６、及び第２領域、例えば、素子の周辺領域に形成された通常的な平面型トランジスタ１０９８を備える。これにより、各形態のトランジスタの長所がそれぞれの適用可能なトランジスタの領域に適用され得る。   The method described above in connection with FIGS. 22-32 results in a semiconductor device in the arrangement described and illustrated in FIGS. In particular, a semiconductor device according to an embodiment of the present invention is formed in a first region, for example, a vertically oriented thin body transistor 1096 formed in a cell region of the device, and a second region, for example, a peripheral region of the device. The conventional planar transistor 1098 is provided. Thus, the advantages of each form of transistor can be applied to each applicable transistor region.

図３３は、本発明に係る半導体素子の他の実施形態の斜視図である。図３４Ａは、図３３の半導体素子の平面図である。図３４Ｂは、図３３のＢ−Ｂ’線による半導体素子の断面図である。図３４Ｃは、図３３のＣ−Ｃ’線による半導体素子の断面図である。   FIG. 33 is a perspective view of another embodiment of a semiconductor device according to the present invention. 34A is a plan view of the semiconductor element of FIG. 33. FIG. 34B is a cross-sectional view of the semiconductor element taken along line B-B ′ of FIG. 33. 34C is a cross-sectional view of the semiconductor element taken along line C-C ′ of FIG. 33.

図３３及び図３４Ａないし図３４Ｃに示すように、本発明の一実施形態に係る半導体素子は、素子の第１領域に形成された垂直に配向した薄いボディトランジスタ１０９６、及び素子の第２領域に形成された通常的な平面型トランジスタ１０９８を備える。一実施形態で、半導体素子は、メモリ素子を備え、第１領域は、メモリ素子のセル領域を備え、第２領域は、メモリ素子の周辺領域を備える。   As shown in FIGS. 33 and 34A to 34C, a semiconductor device according to an embodiment of the present invention includes a vertically oriented thin body transistor 1096 formed in a first region of the device, and a second region of the device. A typical planar transistor 1098 is provided. In one embodiment, the semiconductor device comprises a memory device, the first region comprises a cell region of the memory device, and the second region comprises a peripheral region of the memory device.

本実施形態は、前述した図２０及び図２１の実施形態と構造面で実質的に類似しており、その製造方法は、前述した図２２ないし図３２の実施形態と実質的に類似している。このような理由で、実施形態の類似部分及びその製造方法は重複していることから、ここで別途の説明を省略する。しかし、本実施形態で、垂直に配向したゲート部１３６０及び側面に配向したゲート部１３８０ａは、図２１Ｃに示す単一層として提供されず（図２１Ｃで垂直部１１６０ａ及び側面部１１６０ｂは単一層である）、むしろ、独立した部分として形成される。例えば、垂直に配向した部分１３６０及び側面に配向した部分１３８０ａは、後述するように、異なる時に異なる物質から形成される。   The present embodiment is substantially similar in structure to the embodiment of FIGS. 20 and 21 described above, and the manufacturing method thereof is substantially similar to the embodiment of FIGS. 22 to 32 described above. . For this reason, the similar parts of the embodiment and the manufacturing method thereof are duplicated, and therefore a separate description is omitted here. However, in the present embodiment, the vertically oriented gate part 1360 and the side-oriented gate part 1380a are not provided as a single layer shown in FIG. 21C (in FIG. 21C, the vertical part 1160a and the side part 1160b are a single layer). Rather, it is formed as an independent part. For example, the vertically oriented portion 1360 and the side oriented portion 1380a are formed from different materials at different times, as described below.

以下、図３５Ａないし図３８Ａ、図３５Ｂないし図３８Ｂ及び図３５Ｃないし図３８Ｃを参照して、図３３及び図３４Ａないし図３４Ｃに示す本発明の実施形態に係る半導体素子の製造方法を説明する。図３５Ａないし図３８Ａは、図３３及び図３４Ａないし図３４Ｃの実施形態の製造方法を示す平面図である。図３５Ｂないし図３８Ｂ及び図３５Ｃないし図３８Ｃは、それぞれ図３３のＢ−Ｂ’線及びＣ−Ｃ’線による図３５Ａないし図３８Ａに対応する断面図である。   Hereinafter, with reference to FIGS. 35A to 38A, 35B to 38B, and 35C to 38C, a method of manufacturing the semiconductor device according to the embodiment of the present invention shown in FIGS. 33 and 34A to 34C will be described. 35A to 38A are plan views showing the manufacturing method of the embodiment of FIGS. 33 and 34A to 34C. 35B to 38B and FIGS. 35C to 38C are cross-sectional views corresponding to FIGS. 35A to 38A, taken along lines B-B ′ and C-C ′ of FIG. 33, respectively.

本発明の一実施形態に係る半導体素子の製造方法の初期工程は、図２２ないし図２８を参照して前述した工程と実質的に類似している。このような理由で、その工程の詳細な説明は省略する。   The initial process of the method for manufacturing a semiconductor device according to an embodiment of the present invention is substantially similar to the process described above with reference to FIGS. For this reason, detailed description of the process is omitted.

図３５Ａないし図３５Ｃに示すように、一実施形態で、第２マスク層１１３５は、周辺領域に残る。次いで、ゲート絶縁膜１３５０が、その結果構造のセル領域に提供される。セル領域で、ゲート絶縁膜１３５０は、垂直に配向した開口１１４０の底部上に形成された第１部分１１４６、及び垂直に配向した開口１１４０の側壁上に形成された第２部分１１４４を備える。ゲート絶縁膜は、前述したように、その結果構造上に選択的な成長工程により、または層として形成され得る。   As shown in FIGS. 35A to 35C, in one embodiment, the second mask layer 1135 remains in the peripheral region. A gate insulating film 1350 is then provided to the resulting cell region of the structure. In the cell region, the gate insulating film 1350 includes a first portion 1146 formed on the bottom of the vertically oriented opening 1140 and a second portion 1144 formed on the sidewall of the vertically oriented opening 1140. As described above, the gate insulating film can be formed on the structure by a selective growth process or as a layer.

次いで、第１ゲート電極物質層がその結果構造上に提供される。第１ゲート電極物質層は、セル領域内の垂直に配向した開口１１４０を満たし、垂直ゲートの垂直に配向した部分１３６０を形成する。第１ゲート電極物質層１３６０は、例えば、ポリシリコン、Ｗ、Ｐｔ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒ、その組み合わせまたは合金、または他の適当な物質を含む。エッチング工程が、第２絶縁物質１１３０をエッチング停止層として利用して第１ゲート電極物質層に適用され得る。   A first gate electrode material layer is then provided on the structure as a result. The first gate electrode material layer fills the vertically oriented opening 1140 in the cell region and forms a vertically oriented portion 1360 of the vertical gate. The first gate electrode material layer 1360 includes, for example, polysilicon, W, Pt, TiN, Ta, TaN, Cr, combinations or alloys thereof, or other suitable materials. An etching process may be applied to the first gate electrode material layer using the second insulating material 1130 as an etch stop layer.

図３６Ａないし図３６Ｃに示すように、周辺領域内の第２マスク層１１３５が除去され、第３マスク層１３６５がセル領域に適用される。第３マスク層１３６５は、例えば、適当なフォトレジスト物質または他の適当なハードマスク物質を含む。次いで、第１マスク層の第３パターン１１１５ｂ及び下部のバッファ層パターン１１１３ｂは、前述の方法と同様に、周辺領域で除去される。チャンネル領域のイオン注入が前述した方法のように行われる。   As shown in FIGS. 36A to 36C, the second mask layer 1135 in the peripheral region is removed, and the third mask layer 1365 is applied to the cell region. The third mask layer 1365 includes, for example, a suitable photoresist material or other suitable hard mask material. Next, the third pattern 1115b of the first mask layer and the lower buffer layer pattern 1113b are removed in the peripheral region in the same manner as described above. Channel region ion implantation is performed as described above.

図３７Ａないし図３７Ｃに示すように、セル領域内の第３マスク層１３６５が除去され、第２ゲート電極物質層がその結果構造に適用される。第２ゲート電極物質層は、セル領域内の薄いボディトランジスタの垂直ゲート１３６０の側面に配向した第２部分１３８０ａを形成するためにパターン化される。それと同時に、導電性ライン１３８０ｂ及び周辺領域内の平面型トランジスタのゲート１３８０ａ’がさらに形成される。一実施形態で、パターニングは、第２ゲート電極物質層１３８０上にＳｉＮ層パターン１１６５を適用し、そのＳｉＮパターンをエッチングマスクとして利用してゲート電極物質層１３８０をエッチングすることによって提供される。   As shown in FIGS. 37A-37C, the third mask layer 1365 in the cell region is removed and a second gate electrode material layer is applied to the structure as a result. The second gate electrode material layer is patterned to form a second portion 1380a oriented on the side of the thin body transistor vertical gate 1360 in the cell region. At the same time, a conductive line 1380b and a planar transistor gate 1380a 'in the peripheral region are further formed. In one embodiment, patterning is provided by applying a SiN layer pattern 1165 over the second gate electrode material layer 1380 and etching the gate electrode material layer 1380 using the SiN pattern as an etch mask.

図３８Ａないし図３８Ｃに示すように、側壁スペーサ１１７１がその結果構造上に絶縁層を提供し、異方性エッチングを行うことによって形成される。側壁スペーサ１１７１の形成前または形成後に、ソース領域Ｓ及びドレイン領域Ｄを形成するように、イオン注入工程がゲート電極１１６０ｂ，１１６０ｂ’及び導電性ライン１１６０ｃを保護膜として利用して行われる。   As shown in FIGS. 38A-38C, sidewall spacers 1171 are formed by providing an insulating layer on the structure and performing anisotropic etching. Before or after the sidewall spacer 1171 is formed, an ion implantation process is performed using the gate electrodes 1160b and 1160b 'and the conductive line 1160c as a protective film so as to form the source region S and the drain region D.

図３５ないし図３８と関連して前述した方法は、図３３及び図３４に説明されかつ図示された半導体素子の配置をもたらす。特に、本発明の一実施形態に係る半導体素子は、複層の電極を有するセル領域に形成された垂直に配向した薄いボディトランジスタ１０９６、及び単一層の電極を有する周辺領域に形成された通常的な平面型トランジスタ１０９８を備える。例えば、一実施形態で、第１導電性物質層１３６０は金属を含み、第２導電性物質層１３８０はポリシリコンを含む。他の実施形態で、第１導電性物質層１３６０はポリシリコンを含み、第２導電性物質層１３８０は金属を含む。他の実施形態で、第１導電性物質層１３６０は第１形態の金属を含み、第２導電性物質層１３８０は第２形態の金属を含む。   The method described above in connection with FIGS. 35-38 results in the placement of the semiconductor devices described and illustrated in FIGS. In particular, a semiconductor device according to an embodiment of the present invention is typically formed in a vertically oriented thin body transistor 1096 formed in a cell region having a multilayer electrode and a peripheral region having a single layer electrode. A planar transistor 1098 is provided. For example, in one embodiment, the first conductive material layer 1360 includes a metal and the second conductive material layer 1380 includes polysilicon. In other embodiments, the first conductive material layer 1360 includes polysilicon and the second conductive material layer 1380 includes metal. In other embodiments, the first conductive material layer 1360 includes a first form of metal and the second conductive material layer 1380 includes a second form of metal.

ゲート物質の仕事関数は、結果的なトランジスタのしきい電圧に直接的な影響を及ぼすと知られている。したがって、薄いボディトランジスタ１１９６の垂直ゲート１３６０のゲート物質は、低いチャンネルドーパント濃度で上昇したしきい電圧をもたらすように選択される。特に、ＤＲＡＭ及びＳＲＡＭ素子で、セル領域トランジスタの要求されるしきい電圧は、周辺領域トランジスタのしきい電圧とは異なる。そのような高いしきい電圧を得るために、チャンネル領域のドーパント濃度が上昇し得る。しかし、不純物濃度を利用してトランジスタの結果的なしきい電圧を精密に制御することは非常に難しく、また、このようなアプローチは、チャンネル領域での不純物のスキャッタリングによるトランジスタのＱ性能の低下をもたらす。   The work function of the gate material is known to directly affect the resulting transistor threshold voltage. Accordingly, the gate material of the vertical gate 1360 of the thin body transistor 1196 is selected to provide an elevated threshold voltage with a low channel dopant concentration. In particular, in DRAM and SRAM devices, the required threshold voltage of the cell region transistor is different from the threshold voltage of the peripheral region transistor. In order to obtain such a high threshold voltage, the dopant concentration in the channel region can be increased. However, it is very difficult to precisely control the resulting threshold voltage of the transistor using the impurity concentration, and such an approach reduces the Q performance of the transistor due to impurity scattering in the channel region. Bring.

さらに、本発明の一実施形態で、周辺領域内の平面型トランジスタのゲート絶縁膜１３７０は、セル領域の垂直に配向した薄いボディトランジスタのゲート絶縁膜１３５０と異なる工程を利用して異なる物質から、異なる厚さに形成され得る。結果的に、周辺領域のトランジスタ及びセル領域のトランジスタは、そのそれぞれの具体的な必要に応じて合わせられ得る。   Further, in one embodiment of the present invention, the gate insulating film 1370 of the planar transistor in the peripheral region may be formed from a different material using a different process than the gate insulating film 1350 of the thin body transistor oriented vertically in the cell region. Different thicknesses can be formed. As a result, the transistor in the peripheral region and the transistor in the cell region can be tailored according to their specific needs.

例えば、一例で、半導体素子は、ＤＲＡＭ素子であり、垂直に配向した薄いボディトランジスタのしきい電圧は、約０.７Ｖであり、平面型トランジスタのしきい電圧は、約０.３ないし０.７Ｖの範囲である。他の例で、半導体素子は、ＳＲＡＭ素子であり、垂直に配向した薄いボディトランジスタは、約０.５Ｖであり、平面型トランジスタのしきい電圧は、約０.７Ｖである。   For example, in one example, the semiconductor device is a DRAM device, the threshold voltage of a vertically oriented thin body transistor is about 0.7 V, and the threshold voltage of a planar transistor is about 0.3 to 0.3. It is in the range of 7V. In another example, the semiconductor device is an SRAM device, the vertically oriented thin body transistor is about 0.5V, and the threshold voltage of the planar transistor is about 0.7V.

図３９は、本発明に係る半導体素子の他の実施形態の斜視図である。図４０Ａは、図３９の半導体素子の平面図である。図４０Ｂは、図３９のＢ−Ｂ’線による半導体素子の断面図である。図４０Ｃは、図３９のＣ−Ｃ’線による半導体素子の断面図である。   FIG. 39 is a perspective view of another embodiment of a semiconductor device according to the present invention. 40A is a plan view of the semiconductor element of FIG. 39. FIG. 40B is a cross-sectional view of the semiconductor element taken along line B-B ′ in FIG. 39. FIG. 40C is a cross-sectional view of the semiconductor element taken along line C-C ′ in FIG. 39.

図４０Ｂに示すように、本発明の一実施形態に係る半導体素子は、素子のセル領域及び周辺領域に同時に基板の露出された表面上に層として蒸着されたまたは成長したゲート絶縁膜１２５０，１２５０’を備える。一実施形態は、図２６Ａないし図２６Ｃを参照して説明されたように、基板の表面上に第２絶縁物質層１１３０の形成のための必要を除去する。   As shown in FIG. 40B, a semiconductor device according to an embodiment of the present invention includes gate insulating films 1250 and 1250 deposited or grown as layers on the exposed surface of the substrate simultaneously in the cell region and the peripheral region of the device. 'Equipped with. One embodiment eliminates the need for the formation of a second insulating material layer 1130 on the surface of the substrate, as described with reference to FIGS. 26A-26C.

本実施形態は、前述した図２０及び図２１及び図３３及び図３４の実施形態と構造面で実質的に類似しており、その製造方法は、前述した図２２ないし図３２及び図３５ないし図３８の実施形態と実質的に類似している。このような理由で、実施形態の類似部分及びその製造方法は重複していることから、ここで別途の説明を省略する。   The present embodiment is substantially similar in structure to the above-described embodiments of FIGS. 20, 21, 33, and 34, and the manufacturing method thereof is the above-described FIGS. It is substantially similar to the 38 embodiment. For this reason, the similar parts of the embodiment and the manufacturing method thereof are duplicated, and therefore a separate description is omitted here.

以下で、図４１Ａないし図４３Ａ、図４１Ｂないし図４３Ｂ及び図４１Ｃないし図４３Ｃを参照して、図３９及び図４０Ａないし図４０Ｃに示す本発明の実施形態に係る半導体素子の製造方法を説明する。図４１Ａないし図４３Ａは、図３９及び図４０Ａないし図４０Ｃの実施形態の製造方法を示す平面図である。図４１Ｂないし図４３Ｂ及び図４１Ｃないし図４３Ｃは、それぞれ図３９のＢ−Ｂ’線及びＣ−Ｃ’線による図４１Ａないし図４３Ａに対応する断面図である。   Hereinafter, a method of manufacturing the semiconductor device according to the embodiment of the present invention illustrated in FIGS. 39 and 40A to 40C will be described with reference to FIGS. 41A to 43A, 41B to 43B, and 41C to 43C. . 41A to 43A are plan views showing the manufacturing method of the embodiment of FIGS. 39 and 40A to 40C. 41B to 43B and FIGS. 41C to 43C are cross-sectional views corresponding to FIGS. 41A to 43A, taken along lines B-B ′ and C-C ′ of FIG. 39, respectively.

図４１Ａないし図４１Ｃに示すように、一実施形態で、ゲート絶縁膜１２５０，１２５０’は、セル領域と周辺領域ともに提供される。セル領域で、ゲート絶縁膜１２５０は、垂直に配向した開口１１４０の底部上に形成された第１部分１１４６、垂直に配向した開口１１４０の側壁上に形成された第２部分１１４４、及び露出された半導体基板活性領域１１１０の上面に形成された第３部分１１４２を備える。ゲート絶縁膜１２５０’は、周辺領域内にさらに形成される。ゲート絶縁膜は、前述したように、選択的な成長工程を利用して形成されるか、またはその結果構造上に層として形成される。   As shown in FIGS. 41A to 41C, in one embodiment, the gate insulating layers 1250 and 1250 'are provided in both the cell region and the peripheral region. In the cell region, the gate insulating layer 1250 is exposed to a first portion 1146 formed on the bottom of the vertically oriented opening 1140, a second portion 1144 formed on the sidewall of the vertically oriented opening 1140, and exposed. A third portion 1142 is formed on the upper surface of the semiconductor substrate active region 1110. A gate insulating film 1250 'is further formed in the peripheral region. As described above, the gate insulating film is formed using a selective growth process, or as a result, formed as a layer on the structure.

図４２Ａないし図４２Ｃに示すように、次いで、ゲート電極物質層１２６０がその結果構造上に提供される。ゲート電極物質層１２６０の垂直部１２６０ａは、セル領域内の垂直に配向した開口１１４０を満たす。ゲート電極物質層１２６０は、例えば、ポリシリコン、Ｗ、Ｐｔ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒ、その組み合わせまたは合金、または他の適当な物質を含む。   A gate electrode material layer 1260 is then provided on the structure, as shown in FIGS. 42A-42C. The vertical portion 1260a of the gate electrode material layer 1260 fills the vertically oriented opening 1140 in the cell region. The gate electrode material layer 1260 includes, for example, polysilicon, W, Pt, TiN, Ta, TaN, Cr, combinations or alloys thereof, or other suitable materials.

図４３Ａないし図４３Ｃに示すように、次いで、ゲート電極物質層１２６０は、パターニングされて、セル領域内のゲート電極の側面に配向した部分１２６０ｂ、周辺領域内の側面に配向したゲート電極１２６０ｂ’、及び素子の配線を形成する他の導電性ライン１２６０ｃを形成する。一実施形態で、パターニングは、ゲート電極物質層１２６０上にＳｉＮ層パターン１２６５を適用し、そのＳｉＮパターンをエッチングマスクとして利用してゲート電極物質層１２６０をエッチングすることによって行われる。   As shown in FIGS. 43A to 43C, the gate electrode material layer 1260 is then patterned to form a portion 1260b oriented on the side surface of the gate electrode in the cell region, a gate electrode 1260b ′ oriented on the side surface in the peripheral region, And another conductive line 1260c for forming the wiring of the element. In one embodiment, patterning is performed by applying a SiN layer pattern 1265 over the gate electrode material layer 1260 and etching the gate electrode material layer 1260 using the SiN pattern as an etch mask.

図３９及び図４０Ａないし図４０Ｃに示すように、側壁スペーサ１１７１がその結果構造上に絶縁層を提供し、異方性エッチングを行うことによって形成される。側壁スペーサ１１７１の形成前または形成後に、ソース領域Ｓ及びドレイン領域Ｄを形成するように、イオン注入工程がゲート電極１１６０ｂ，１１６０ｂ’及び導電性ライン１１６０ｃを保護膜として利用して行われる。   As shown in FIGS. 39 and 40A to 40C, sidewall spacers 1171 are formed by providing an insulating layer on the structure and performing anisotropic etching. Before or after the sidewall spacer 1171 is formed, an ion implantation process is performed using the gate electrodes 1160b and 1160b 'and the conductive line 1160c as a protective film so as to form the source region S and the drain region D.

図４１ないし図４３と関連して前述した方法は、図３９及び図４０に説明及び図示された半導体素子の配置をもたらす。特に、本発明の一実施形態に係る半導体素子は、製造に必要な工程数を減少させる。   The method described above in connection with FIGS. 41-43 results in the placement of the semiconductor devices described and illustrated in FIGS. In particular, the semiconductor device according to an embodiment of the present invention reduces the number of steps required for manufacturing.

本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、当業者によって本発明の技術的思想の範囲内で前記実施形態を組み合わせて実施する等、多様な多くの修正及び変更が可能であるということは明らかである。   The foregoing descriptions of specific embodiments of the present invention have been presented for purposes of illustration and description. The present invention is not limited to the above-described embodiments, and it is obvious that various modifications and changes can be made by those skilled in the art, for example, by combining the embodiments within the scope of the technical idea of the present invention. It is.

本発明は、半導体素子に関連した技術分野に好適に適用され得る。   The present invention can be suitably applied to technical fields related to semiconductor elements.

本発明の一実施形態に係る半導体素子を示す斜視図である。It is a perspective view which shows the semiconductor element which concerns on one Embodiment of this invention. 図１ＡのＩ−Ｉ線による本発明の一実施形態に係る半導体素子の断面図である。1B is a cross-sectional view of a semiconductor device according to an embodiment of the present invention taken along line II in FIG. 1A. FIG. 図１ＡのＩＩ−ＩＩ線による本発明の一実施形態に係る半導体素子を示す断面図である。It is sectional drawing which shows the semiconductor element which concerns on one Embodiment of this invention by the II-II line | wire of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図２Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention corresponding to FIG. 2A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図２Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention corresponding to FIG. 2A by the II-II line of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図３Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention corresponding to FIG. 3A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図３Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention corresponding to FIG. 3A by the II-II line of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図４Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention corresponding to FIG. 4A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図４Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 4A by the II-II line of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図５Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention corresponding to FIG. 5A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図５Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 5A by the II-II line of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図６Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device based on one Embodiment of this invention corresponding to FIG. 6A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図６Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element based on one Embodiment of this invention corresponding to FIG. 6A by the II-II line of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図７Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on FIG. 7A by one Embodiment of this invention corresponding to FIG. 7A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図７Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention corresponding to FIG. 7A by the II-II line of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図８Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention corresponding to FIG. 8A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図８Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 8A by the II-II line of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図９Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element based on one Embodiment of this invention corresponding to FIG. 9A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図９Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 9A by the II-II line of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図１０Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device concerning one Embodiment of this invention corresponding to FIG. 10A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図１０Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 10A by the II-II line | wire of FIG. 1A. 図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。It is a perspective view which shows the manufacturing method of the semiconductor element which concerns on one Embodiment of this invention shown to FIG. 1A. 図１ＡのＩ−Ｉ線による図１１Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device concerning one Embodiment of this invention corresponding to FIG. 11A by the II line | wire of FIG. 1A. 図１ＡのＩＩ−ＩＩ線による図１１Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device concerning one Embodiment of this invention corresponding to FIG. 11A by the II-II line of FIG. 1A. 本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the semiconductor element which concerns on other embodiment of this invention. 図１２ＡのＩ−Ｉ線による図１２Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 12A by the II line | wire of FIG. 12A. 図１２ＡのＩＩ−ＩＩ線による図１２Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 12A by the II-II line of FIG. 12A. 本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the semiconductor element which concerns on other embodiment of this invention. 図１２ＡのＩ−Ｉ線による図１３Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。FIG. 13B is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the one embodiment of the present invention corresponding to FIG. 13A taken along line II in FIG. 12A. 図１２ＡのＩＩ−ＩＩ線による図１３Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 13A by the II-II line of FIG. 12A. 本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the semiconductor element which concerns on other embodiment of this invention. 図１２ＡのＩ−Ｉ線による図１４Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element based on one Embodiment of this invention corresponding to FIG. 14A by the II line | wire of FIG. 12A. 図１２ＡのＩＩ−ＩＩ線による図１４Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 14A by the II-II line of FIG. 12A. 本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the semiconductor element which concerns on other embodiment of this invention. 図１２ＡのＩ−Ｉ線による図１５Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element based on one Embodiment of this invention corresponding to FIG. 15A by the II line | wire of FIG. 12A. 図１２ＡのＩＩ−ＩＩ線による図１５Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 15A by the II-II line of FIG. 12A. 本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the semiconductor element which concerns on other embodiment of this invention. 図１２ＡのＩ−Ｉ線による図１６Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element which concerns on FIG. 16A by the II line | wire of FIG. 12A which concerns on one Embodiment of this invention. 図１２ＡのＩＩ−ＩＩ線による図１６Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 16A by the II-II line of FIG. 12A. 本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the semiconductor element which concerns on other embodiment of this invention. 図１２ＡのＩ−Ｉ線による図１７Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device concerning one Embodiment of this invention corresponding to FIG. 17A by the II line | wire of FIG. 12A. 図１２ＡのＩＩ−ＩＩ線による図１７Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 17A by the II-II line of FIG. 12A. 本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the semiconductor element which concerns on other embodiment of this invention. 図１２ＡのＩ−Ｉ線による図１８Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device concerning one Embodiment of this invention corresponding to FIG. 18A by the II line | wire of FIG. 12A. 図１２ＡのＩＩ−ＩＩ線による図１８Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 18A by the II-II line of FIG. 12A. 本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the semiconductor element which concerns on other embodiment of this invention. 図１２ＡのＩ−Ｉ線による図１９Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element based on one Embodiment of this invention corresponding to FIG. 19A by the II line | wire of FIG. 12A. 図１２ＡのＩＩ−ＩＩ線による図１９Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor element concerning one Embodiment of this invention corresponding to FIG. 19A by the II-II line of FIG. 12A. 本発明に他の実施形態に係る半導体素子の斜視図である。It is a perspective view of the semiconductor element concerning other embodiments of the present invention. 図２０の半導体素子の平面図である。It is a top view of the semiconductor element of FIG. 図２０のＢ−Ｂ’線による半導体素子の断面図である。It is sectional drawing of the semiconductor element by the B-B 'line | wire of FIG. 図２０のＣ−Ｃ’線による半導体素子の断面図である。It is sectional drawing of the semiconductor element by the C-C 'line | wire of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図２２Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 22A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図２２Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 22A by the C-C 'line | wire of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図２３Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 23A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図２３Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 23A by the C-C 'line | wire of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図２４Ａに対応する断面図である。FIG. 24B is a cross-sectional view of the semiconductor element of FIG. 20 corresponding to FIG. 24A taken along line B-B ′. 図２０の半導体素子のＣ−Ｃ’線による図２４Ａに対応する断面図である。FIG. 25 is a cross-sectional view corresponding to FIG. 24A taken along line C-C ′ of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図２５Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 25A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図２５Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 25A by the C-C 'line | wire of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図２６Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 26A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図２６Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 26A by the C-C 'line | wire of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図２７Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 27A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図２７Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 27A by the C-C 'line | wire of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図２８Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 28A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図２８Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 28A by the C-C 'line | wire of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図２９Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 29A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図２９Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 29A by the C-C 'line | wire of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図３０Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 30A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図３０Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 30A by the C-C 'line | wire of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図３１Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 31A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図３１Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 31A by the C-C 'line | wire of the semiconductor element of FIG. 図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。FIG. 22 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 20 and 21A to 21C. 図２０の半導体素子のＢ−Ｂ’線による図３２Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 32A by the B-B 'line | wire of the semiconductor element of FIG. 図２０の半導体素子のＣ−Ｃ’線による図３２Ａに対応する断面図である。It is sectional drawing corresponding to FIG. 32A by the C-C 'line | wire of the semiconductor element of FIG. 本発明に他の実施形態に係る半導体素子の斜視図である。It is a perspective view of the semiconductor element concerning other embodiments of the present invention. 図３３の半導体素子の平面図である。It is a top view of the semiconductor element of FIG. 図３３のＢ−Ｂ’線による半導体素子の断面図である。It is sectional drawing of the semiconductor element by the B-B 'line | wire of FIG. 図３３のＣ−Ｃ’線による半導体素子の断面図である。FIG. 34 is a cross-sectional view of the semiconductor element taken along line C-C ′ of FIG. 33. 図３３及び図３４Ａないし図３４Ｃの半導体素子の製造方法を示す平面図である。FIG. 35 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 33 and 34A to 34C. 図３３の半導体素子のＢ−Ｂ’線による図３５Ａに対応する断面図である。FIG. 36 is a cross-sectional view corresponding to FIG. 35A taken along line B-B ′ of the semiconductor element of FIG. 33. 図３３の半導体素子のＣ−Ｃ’線による図３５Ａに対応する断面図である。FIG. 36 is a cross-sectional view corresponding to FIG. 35A taken along line C-C ′ of the semiconductor element of FIG. 33. 図３３及び図３４Ａないし図３４Ｃの半導体素子の製造方法を示す平面図である。FIG. 35 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 33 and 34A to 34C. 図３３の半導体素子のＢ−Ｂ’線による図３６Ａに対応する断面図である。FIG. 36 is a cross-sectional view of the semiconductor element of FIG. 33 corresponding to FIG. 36A taken along line B-B ′. 図３３の半導体素子のＣ−Ｃ’線による図３６Ａに対応する断面図である。FIG. 36 is a cross-sectional view corresponding to FIG. 36A taken along line C-C ′ of the semiconductor element of FIG. 33. 図３３及び図３４Ａないし図３４Ｃの半導体素子の製造方法を示す平面図である。FIG. 35 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 33 and 34A to 34C. 図３３の半導体素子のＢ−Ｂ’線による図３７Ａに対応する断面図である。FIG. 37 is a cross-sectional view corresponding to FIG. 37A taken along line B-B ′ of the semiconductor element of FIG. 33. 図３３の半導体素子のＣ−Ｃ’線による図３７Ａに対応する断面図である。FIG. 38 is a cross-sectional view of the semiconductor element of FIG. 33 corresponding to FIG. 37A taken along line C-C ′. 図３３及び図３４Ａないし図３４Ｃの半導体素子の製造方法を示す平面図である。FIG. 35 is a plan view showing a method for manufacturing the semiconductor element of FIGS. 33 and 34A to 34C. 図３３の半導体素子のＢ−Ｂ’線による図３８Ａに対応する断面図である。FIG. 38 is a cross-sectional view corresponding to FIG. 38A taken along line B-B ′ of the semiconductor element of FIG. 33. 図３３の半導体素子のＣ−Ｃ’線による図３８Ａに対応する断面図である。FIG. 38 is a cross-sectional view corresponding to FIG. 38A taken along line C-C ′ of the semiconductor element of FIG. 33. 本発明に他の実施形態に係る半導体素子の斜視図である。It is a perspective view of the semiconductor element concerning other embodiments of the present invention. 図３９の半導体素子の平面図である。FIG. 40 is a plan view of the semiconductor element of FIG. 39. 図３９のＢ−Ｂ’線による半導体素子の断面図である。FIG. 40 is a cross-sectional view of the semiconductor element taken along line B-B ′ of FIG. 39. 図３９のＣ−Ｃ’線による半導体素子の断面図である。FIG. 40 is a cross-sectional view of the semiconductor element taken along line C-C ′ of FIG. 39. 図３９及び図４０Ａないし図４０Ｃの半導体素子の製造方法を示す平面図である。FIG. 41 is a plan view showing a method for manufacturing the semiconductor device of FIGS. 39 and 40A to 40C. 図３９の半導体素子のＢ−Ｂ’線による図４１Ａに対応する断面図である。FIG. 41B is a cross-sectional view corresponding to FIG. 41A taken along line B-B ′ of the semiconductor element of FIG. 39. 図３９の半導体素子のＣ−Ｃ’線による図４１Ａに対応する断面図である。FIG. 42 is a cross-sectional view of the semiconductor element of FIG. 39 corresponding to FIG. 41A taken along line C-C ′. 図３９及び図４０Ａないし図４０Ｃの半導体素子の製造方法を示す平面図である。FIG. 41 is a plan view showing a method for manufacturing the semiconductor device of FIGS. 39 and 40A to 40C. 図３９の半導体素子のＢ−Ｂ’線による図４２Ａに対応する断面図である。FIG. 42 is a cross-sectional view of the semiconductor element of FIG. 39 corresponding to FIG. 42A taken along line B-B ′. 図３９の半導体素子のＣ−Ｃ’線による図４２Ａに対応する断面図である。FIG. 42 is a cross-sectional view of the semiconductor element of FIG. 39 corresponding to FIG. 42A taken along line C-C ′. 図３９及び図４０Ａないし図４０Ｃの半導体素子の製造方法を示す平面図である。FIG. 41 is a plan view showing a method for manufacturing the semiconductor device of FIGS. 39 and 40A to 40C. 図３９の半導体素子のＢ−Ｂ’線による図４３Ａに対応する断面図である。FIG. 43 is a cross-sectional view of the semiconductor element of FIG. 39 corresponding to FIG. 43A taken along line B-B ′. 図３９の半導体素子のＣ−Ｃ’線による図４３Ａに対応する断面図である。FIG. 43 is a cross-sectional view corresponding to FIG. 43A taken along line C-C ′ of the semiconductor element of FIG. 39.

符号の説明Explanation of symbols

１０９６ ボディトランジスタ
１０９８ 平面型トランジスタ
１１０５ 半導体基板
１１１０、１１１０’ 活性領域
１１２５ トレンチ分離領域
１１３０ａ 上部絶縁層
１１６０ａ、１１６０ｂ、１１６０ｂ’ ゲート
１１６０ｃ 導電性ライン
１１６５ ＳｉＮ層パターン
１１７１ 側壁スペーサ 1096 body transistor 1098 planar transistor 1105 semiconductor substrate 1110, 1110 ′ active region 1125 trench isolation region 1130a upper insulating layer 1160a, 1160b, 1160b ′ gate 1160c conductive line 1165 SiN layer pattern 1171 sidewall spacer

Claims (75)

半導体層と、
前記半導体層の第１領域内の第１トランジスタと、
前記半導体層の第２領域内の第２トランジスタと、を備え、
前記第１トランジスタは、
前記半導体層の内部に垂直方向に延びるゲート電極と、
前記ゲート電極の水平方向の両側に配列された前記半導体層内のソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間で前記水平方向に延び、前記ゲート電極の側に側面方向に位置した前記半導体層の側面チャンネル領域と、を備え、
前記第２トランジスタは、平面型トランジスタを備える半導体素子。 A semiconductor layer;
A first transistor in a first region of the semiconductor layer;
A second transistor in a second region of the semiconductor layer,
The first transistor includes:
A gate electrode extending in a vertical direction inside the semiconductor layer;
A source region and a drain region in the semiconductor layer arranged on both sides in the horizontal direction of the gate electrode;
A lateral channel region of the semiconductor layer extending in the horizontal direction between the source region and the drain region and positioned in a lateral direction on the side of the gate electrode;
The second transistor is a semiconductor device including a planar transistor. 前記第２トランジスタの平面型トランジスタは、
ゲート絶縁層上のゲート電極と、
前記ゲート電極の水平方向の両側に配列された前記半導体層内のソース領域及びドレイン領域と、
前記ゲート電極の下側に位置し、前記ゲート電極の側に側面方向に存在していない前記半導体層の第２側面チャンネル領域と、を備えることを特徴とする請求項１に記載の半導体素子。 The planar transistor of the second transistor is
A gate electrode on the gate insulating layer;
A source region and a drain region in the semiconductor layer arranged on both sides in the horizontal direction of the gate electrode;
2. The semiconductor device according to claim 1, further comprising: a second side channel region of the semiconductor layer that is located below the gate electrode and does not exist in a side surface direction on the gate electrode side. 前記第１領域は、前記半導体素子のセル領域であり、前記第２領域は、前記半導体素子の周辺領域であることを特徴とする請求項１に記載の半導体素子。   The semiconductor element according to claim 1, wherein the first region is a cell region of the semiconductor element, and the second region is a peripheral region of the semiconductor element. 前記第１トランジスタと前記第２トランジスタとの間の分離領域をさらに備えることを特徴とする請求項１に記載の半導体素子。   The semiconductor device according to claim 1, further comprising an isolation region between the first transistor and the second transistor. 前記分離領域は、前記半導体層内の浅いトレンチ構造を有することを特徴とする請求項４に記載の半導体素子。   The semiconductor device according to claim 4, wherein the isolation region has a shallow trench structure in the semiconductor layer. 前記第１トランジスタは、前記第１トランジスタのソース領域とドレイン領域との間の前記ゲート電極の下方に延びる下部チャンネル領域をさらに備えることを特徴とする請求項１に記載の半導体素子。   The semiconductor device of claim 1, wherein the first transistor further comprises a lower channel region extending below the gate electrode between a source region and a drain region of the first transistor. 前記半導体層は、半導体基板を備えることを特徴とする請求項１に記載の半導体素子。   The semiconductor element according to claim 1, wherein the semiconductor layer includes a semiconductor substrate. 前記半導体層は、ＳＯＩ、ＳｉＧｅ及びＳＧＯＩの群から選択された何れか一つであることを特徴とする請求項１に記載の半導体素子。   The semiconductor device according to claim 1, wherein the semiconductor layer is one selected from the group consisting of SOI, SiGe, and SGOI. 前記側面チャンネル領域は、前記垂直方向に５００ないし２０００Åの範囲の高さを有することを特徴とする請求項１に記載の半導体素子。   The semiconductor device of claim 1, wherein the side channel region has a height in a range of 500 to 2000 mm in the vertical direction. 前記側面チャンネル領域は、前記垂直方向に１０００ないし１５００Åの範囲の高さを有することを特徴とする請求項９に記載の半導体素子。   The semiconductor device of claim 9, wherein the side channel region has a height in the range of 1000 to 1500mm in the vertical direction. 前記側面チャンネル領域は、前記側面方向に２００Å以下の厚さを有することを特徴とする請求項１に記載の半導体素子。   The semiconductor device according to claim 1, wherein the side channel region has a thickness of 200 mm or less in the side surface direction. 前記側面チャンネル領域は、前記側面方向に１０ないし１５０Åの範囲の厚さを有することを特徴とする請求項１１に記載の半導体素子。   12. The semiconductor device of claim 11, wherein the side channel region has a thickness in the range of 10 to 150 mm in the side direction. 前記側面チャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される厚さを有することを特徴とする請求項１に記載の半導体素子。   The semiconductor device of claim 1, wherein the side channel region has a thickness selected as a function of a required threshold voltage of the first transistor. 前記第１トランジスタの側面チャンネル領域は、前記ゲート電極の両側にあり、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備えることを特徴とする請求項１に記載の半導体素子。   The side surface channel region of the first transistor is provided on both sides of the gate electrode, and includes a first side surface channel region and a second side surface channel region extending in a horizontal direction between the source region and the drain region, The semiconductor device according to claim 1. 前記第１トランジスタのゲート電極と前記ソース領域及びドレイン領域との間、及び前記第１トランジスタのゲート電極と前記側面チャンネル領域との間の第１ゲート絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体素子。   The semiconductor device according to claim 1, further comprising a first gate insulating film between the gate electrode of the first transistor and the source and drain regions and between the gate electrode of the first transistor and the side surface channel region. 2. The semiconductor element according to 1. 前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜をさらに備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる厚さを有することを特徴とする請求項１５に記載の半導体素子。   The second gate insulating film may further include a second gate insulating film between a gate electrode and a channel region of the second transistor, and the second gate insulating film may have a thickness different from that of the first gate insulating film. 15. The semiconductor element according to 15. 前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜をさらに備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる物質であることを特徴とする請求項１５に記載の半導体素子。   16. The semiconductor device according to claim 15, further comprising a second gate insulating film between the gate electrode and the channel region of the second transistor, wherein the second gate insulating film is made of a different material from the first gate insulating film. The semiconductor element as described in. 前記ゲート電極は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を備えることを特徴とする請求項１に記載の半導体素子。   2. The semiconductor device according to claim 1, wherein the gate electrode includes a first portion extending in the vertical direction in the semiconductor layer and a second portion extending in the horizontal or side direction in the semiconductor layer. . 前記第１部分は、前記第２部分と異なる物質から形成されたことを特徴とする請求項１８に記載の半導体素子。   The semiconductor device of claim 18, wherein the first portion is made of a material different from that of the second portion. 前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼすことを特徴とする請求項１８に記載の半導体素子。   The semiconductor device of claim 18, wherein the material of the first portion directly affects a threshold voltage of the first transistor. 前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含むことを特徴とする請求項１８に記載の半導体素子。   The semiconductor device of claim 18, wherein the material of the first part and the material of the second part include metal and polysilicon, respectively. 前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なることを特徴とする請求項１に記載の半導体素子。   The semiconductor device according to claim 1, wherein a threshold voltage of the first transistor is different from a threshold voltage of the second transistor. 前記ゲート電極は、Ｔ型の断面を有することを特徴とする請求項１９に記載の半導体素子。   The semiconductor device according to claim 19, wherein the gate electrode has a T-shaped cross section. 二つの前記第１トランジスタが、前記第１領域内の前記水平方向に相互隣接して配置され、前記二つの第１トランジスタは、共通ドレイン領域を共有することを特徴とする請求項１に記載の半導体素子。   The two first transistors are disposed adjacent to each other in the horizontal direction in the first region, and the two first transistors share a common drain region. Semiconductor element. 前記ゲート電極の反対側の前記側面チャンネル領域の外面は、絶縁領域に隣接していることを特徴とする請求項１に記載の半導体素子。   The semiconductor device according to claim 1, wherein an outer surface of the side surface channel region opposite to the gate electrode is adjacent to an insulating region. 前記絶縁領域は、トレンチ分離領域を備えることを特徴とする請求項２５に記載の半導体素子。   The semiconductor device of claim 25, wherein the insulating region includes a trench isolation region. 半導体層の第１領域に第１トランジスタを提供する工程と、
前記半導体層の第２領域に平面型トランジスタを備える第２トランジスタを提供する工程と、を含み、
前記第１トランジスタを提供する工程は、
前記半導体層内の垂直方向に延びる空洞を提供する工程と、
前記空洞の下部及び内側壁に第１ゲート絶縁膜を提供する工程と、
前記空洞の残りの部分を満たし、前記垂直方向に延びるゲート電極を提供する工程と、
前記ゲート電極の両側に水平方向に配列された前記半導体層にソース領域及びドレイン領域を提供する工程と、
前記ソース領域とドレイン領域との間で前記水平方向に延び、前記ゲート電極の側に側面方向に位置した前記半導体層の側面チャンネル領域を提供する工程と、を含む半導体素子の製造方法。 Providing a first transistor in a first region of the semiconductor layer;
Providing a second transistor comprising a planar transistor in a second region of the semiconductor layer,
Providing the first transistor comprises:
Providing a vertically extending cavity in the semiconductor layer;
Providing a first gate insulating layer on the lower and inner walls of the cavity;
Providing a gate electrode that fills the remainder of the cavity and extends in the vertical direction;
Providing a source region and a drain region in the semiconductor layer horizontally arranged on both sides of the gate electrode;
Providing a side channel region of the semiconductor layer extending in the horizontal direction between the source region and the drain region and positioned in a side surface direction on the gate electrode side. 前記第２トランジスタを提供する工程は、
前記半導体層上に第２ゲート絶縁膜を提供する工程と、
前記第２ゲート絶縁膜上にゲート電極を提供する工程と、
前記ゲート電極の下側に位置し、前記ゲート電極の側に側面方向に存在していない第１チャンネル領域を前記半導体層に提供する工程と、を含むことを特徴とする請求項２７に記載の半導体素子の製造方法。 Providing the second transistor comprises:
Providing a second gate insulating film on the semiconductor layer;
Providing a gate electrode on the second gate insulating layer;
The method of claim 27, further comprising: providing the semiconductor layer with a first channel region located below the gate electrode and not present in a lateral direction on the gate electrode side. A method for manufacturing a semiconductor device. 前記第１領域は、前記半導体素子のメモリセル領域であり、前記第２領域は、前記半導体素子の周辺領域であることを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of manufacturing a semiconductor device according to claim 27, wherein the first region is a memory cell region of the semiconductor device, and the second region is a peripheral region of the semiconductor device. 前記第１トランジスタと前記第２トランジスタとの間に分離領域を提供する工程をさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of claim 27, further comprising providing an isolation region between the first transistor and the second transistor. 前記第１トランジスタの前記ソース領域とドレイン領域との間の前記ゲート電極の下方に延びる下部チャンネル領域を前記第１トランジスタに提供する工程をさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The semiconductor device of claim 27, further comprising: providing the first transistor with a lower channel region extending below the gate electrode between the source region and the drain region of the first transistor. Manufacturing method. 前記半導体層は、半導体基板を備えることを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of manufacturing a semiconductor device according to claim 27, wherein the semiconductor layer includes a semiconductor substrate. 前記半導体層は、ＳＯＩ、ＳｉＧＥ及びＳＧＯＩの群から選択された何れか一つであることを特徴とする請求項２７に記載の半導体素子の製造方法。   The method of claim 27, wherein the semiconductor layer is one selected from the group consisting of SOI, SiGE, and SGOI. 前記側面チャンネル領域を提供する工程は、前記垂直方向に５００ないし２０００Åの範囲の高さを有する側面チャンネル領域を提供することを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of claim 27, wherein the providing the side channel region comprises providing a side channel region having a height in the range of 500 to 2000 mm in the vertical direction. 前記側面チャンネル領域を提供する工程は、前記垂直方向に１０００ないし１５００Åの範囲の高さを有する側面チャンネル領域を提供することを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of claim 27, wherein the providing the side channel region comprises providing a side channel region having a height in the range of 1000 to 1500 mm in the vertical direction. 前記側面チャンネル領域を提供する工程は、前記側面方向に２００Å以下の厚さを有する側面チャンネル領域を提供することを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of claim 27, wherein the step of providing the side channel region provides a side channel region having a thickness of 200 mm or less in the side surface direction. 前記側面チャンネル領域を提供する工程は、前記側面方向に１０ないし１５０Åの範囲の厚さを有する側面チャンネル領域を提供することを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of claim 27, wherein the providing the side channel region comprises providing a side channel region having a thickness in the range of 10 to 150 mm in the side direction. 前記側面チャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される厚さを有することを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of claim 27, wherein the side channel region has a thickness selected as a function of a required threshold voltage of the first transistor. 前記第１トランジスタの側面チャンネル領域は、前記ゲート電極の両側に位置し、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備えることを特徴とする請求項２７に記載の半導体素子の製造方法。   The side surface channel region of the first transistor includes a first side surface channel region and a second side surface channel region that are located on both sides of the gate electrode and extend in a horizontal direction between the source region and the drain region. A method for manufacturing a semiconductor device according to claim 27. 前記第１トランジスタのゲート電極と前記ソース領域及びドレイン領域との間、及び前記第１トランジスタのゲート電極と前記側面チャンネル領域との間に第１ゲート絶縁膜を提供する工程をさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。   The method further includes providing a first gate insulating film between the gate electrode of the first transistor and the source and drain regions and between the gate electrode of the first transistor and the side channel region. A method for manufacturing a semiconductor device according to claim 27. 前記第２トランジスタのゲート電極とチャンネル領域との間に第２ゲート絶縁膜を提供する工程をさらに含み、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる厚さを有することを特徴とする請求項４０に記載の半導体素子の製造方法。   The method further includes providing a second gate insulating film between the gate electrode and the channel region of the second transistor, and the second gate insulating film has a thickness different from that of the first gate insulating film. 41. A method of manufacturing a semiconductor device according to claim 40. 前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜を提供する工程をさらに含み、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる物質であることを特徴とする請求項４０に記載の半導体素子の製造方法。   The method further comprises providing a second gate insulating film between the gate electrode and the channel region of the second transistor, wherein the second gate insulating film is made of a material different from that of the first gate insulating film. 41. A method of manufacturing a semiconductor device according to claim 40. 前記ゲート電極を提供する工程は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を提供する工程を含むことを特徴とする請求項２７に記載の半導体素子の製造方法。   Providing the gate electrode includes providing a first portion extending in the vertical direction in the semiconductor layer and a second portion extending in the horizontal or lateral direction in the semiconductor layer. 28. A method of manufacturing a semiconductor device according to claim 27. 前記第１部分は、前記第２部分と異なる物質から形成されたことを特徴とする請求項４３に記載の半導体素子の製造方法。   44. The method of manufacturing a semiconductor device according to claim 43, wherein the first portion is formed of a material different from that of the second portion. 前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼすことを特徴とする請求項４４に記載の半導体素子の製造方法。   45. The method of claim 44, wherein the first portion material directly affects a threshold voltage of the first transistor. 前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含むことを特徴とする請求項４３に記載の半導体素子の製造方法。   44. The method of claim 43, wherein the material of the first part and the material of the second part include metal and polysilicon, respectively. 前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なることを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of claim 27, wherein a threshold voltage of the first transistor is different from a threshold voltage of the second transistor. 前記ゲート電極は、Ｔ型の断面を有することを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of claim 27, wherein the gate electrode has a T-shaped cross section. 前記第１領域内の前記水平方向に相互隣接して配置される二つの前記第１トランジスタを提供する工程をさらに含み、前記二つの第１トランジスタは、共通のドレイン領域を共有することを特徴とする請求項２７に記載の半導体素子の製造方法。   And providing two first transistors disposed adjacent to each other in the horizontal direction in the first region, wherein the two first transistors share a common drain region. A method of manufacturing a semiconductor device according to claim 27. 前記ゲート電極の反対側の前記側面チャンネル領域の外面は、絶縁領域に隣接していることを特徴とする請求項２７に記載の半導体素子の製造方法。   28. The method of manufacturing a semiconductor device according to claim 27, wherein an outer surface of the side surface channel region opposite to the gate electrode is adjacent to an insulating region. 前記絶縁領域は、トレンチ分離領域を備えることを特徴とする請求項５０に記載の半導体素子の製造方法。   51. The method of manufacturing a semiconductor device according to claim 50, wherein the insulating region includes a trench isolation region. 第１マスク層パターン及び第２マスク層パターンをそれぞれ利用して、通常的な半導体層の第１活性領域及び第２活性領域を限定する工程と、
第１距離ほど側面方向に前記第１マスク層パターンの幅を縮小させるように、前記第１活性領域内の前記第１マスク層パターンをエッチングする工程と、
前記第１活性領域上に少なくとも前記第１マスク層パターンのレベルまで第３マスク層を提供する工程と、
前記第１活性領域内の前記第１マスク層パターンを除去する工程と、
前記第３マスク層をエッチングマスクとして利用して、前記第１活性領域内の前記半導体層の垂直方向に垂直開口を形成する工程であって、前記垂直開口の側壁は、水平方向に前記第１活性領域の隣接したソース及びドレイン領域を有し、前記側面方向に前記垂直開口の側壁に沿って前記第１活性領域の少なくとも一つの垂直に配向した薄いボディチャンネル領域を有する、前記垂直開口を形成する工程と、
前記第１活性領域内の前記垂直開口の底部及び側壁上に第１ゲート電極を提供する工程と、
前記第１活性領域内に垂直に配向した薄いボディチャンネル領域を有する第１トランジスタを形成するように、前記第１活性領域内の前記ゲート絶縁膜上の前記開口の残留部分内に第１ゲート電極を提供する工程と、
前記第２活性領域内の前記半導体層の表面を露出させるように前記第２マスク層パターンを除去する工程と、
前記第２活性領域内の前記半導体層上に第２ゲート絶縁膜を提供する工程と、
前記第２活性領域内に平面型トランジスタを備える第２トランジスタを形成するように、前記第２活性領域内の前記第２ゲート絶縁膜上に第２ゲート電極を提供する工程と、を含む半導体素子の製造方法。 Using the first mask layer pattern and the second mask layer pattern, respectively, to define the first active region and the second active region of the normal semiconductor layer;
Etching the first mask layer pattern in the first active region so as to reduce the width of the first mask layer pattern in the lateral direction by a first distance;
Providing a third mask layer on the first active region to at least the level of the first mask layer pattern;
Removing the first mask layer pattern in the first active region;
Forming a vertical opening in a vertical direction of the semiconductor layer in the first active region using the third mask layer as an etching mask, wherein a sidewall of the vertical opening is formed in the horizontal direction in the first direction; Forming the vertical opening having source and drain regions adjacent to the active region and having at least one vertically oriented thin body channel region of the first active region along a side wall of the vertical opening in the lateral direction; And a process of
Providing a first gate electrode on a bottom and sidewall of the vertical opening in the first active region;
A first gate electrode in the remaining portion of the opening on the gate insulating film in the first active region to form a first transistor having a thin body channel region oriented vertically in the first active region. Providing a process;
Removing the second mask layer pattern to expose a surface of the semiconductor layer in the second active region;
Providing a second gate insulating film on the semiconductor layer in the second active region;
Providing a second gate electrode on the second gate insulating film in the second active region so as to form a second transistor having a planar transistor in the second active region. Manufacturing method. 前記垂直に配向した薄いボディチャンネル領域の厚さは、前記第１マスク層パターンの縮小した幅の前記第１距離によって決定されることを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of claim 52, wherein the thickness of the vertically oriented thin body channel region is determined by the first distance of the reduced width of the first mask layer pattern. 前記第１活性領域及び前記第２活性領域を限定するように前記半導体層内にトレンチを形成する工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of manufacturing a semiconductor device according to claim 52, further comprising a step of forming a trench in the semiconductor layer so as to limit the first active region and the second active region. 前記垂直に配向した薄いボディチャンネル領域は、前記トレンチの一つ及び前記垂直開口の間の前記半導体層の前記第１活性領域内に形成されたことを特徴とする請求項５４に記載の半導体素子の製造方法。   55. The semiconductor device of claim 54, wherein the vertically oriented thin body channel region is formed in the first active region of the semiconductor layer between one of the trenches and the vertical opening. Manufacturing method. 側面チャンネル領域を形成するように、前記垂直に配向した薄いボディチャンネル領域をドーピングする工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of claim 52, further comprising doping the vertically oriented thin body channel region to form a side channel region. 下部チャンネル領域を形成するように、前記垂直開口の下側の前記第１活性領域をドーピングする工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of claim 52, further comprising doping the first active region below the vertical opening so as to form a lower channel region. 前記第１活性領域のソース及びドレイン領域をドーピングする工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of claim 52, further comprising doping a source and drain region of the first active region. 前記半導体層と前記第１マスク層パターンとの間の前記第１活性領域及び前記第２活性領域上にバッファ層を形成する工程をさらに含み、前記バッファ層は、前記第１マスク層パターンのエッチングの間に前記第１活性領域の上面を保護することを特徴とする請求項５２に記載の半導体素子の製造方法。   The method further includes forming a buffer layer on the first active region and the second active region between the semiconductor layer and the first mask layer pattern, the buffer layer etching the first mask layer pattern. 53. The method of claim 52, wherein an upper surface of the first active region is protected during the period. 前記第１マスク層パターンのエッチングは、前記第２活性領域内の前記第１マスク層パターンをエッチングする工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of manufacturing a semiconductor device according to claim 52, wherein the etching of the first mask layer pattern further includes a step of etching the first mask layer pattern in the second active region. 前記垂直開口を提供する工程は、前記第２マスク層をエッチングマスクとして利用して複数の垂直開口を提供する工程を含むことを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of claim 52, wherein providing the vertical openings includes providing a plurality of vertical openings using the second mask layer as an etching mask. 前記第１ゲート電極を提供する工程は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を提供する工程を含むことを特徴とする請求項５２に記載の半導体素子の製造方法。   Providing the first gate electrode includes providing a first portion extending in the vertical direction in the semiconductor layer and a second portion extending in the horizontal or lateral direction in the semiconductor layer. 53. A method of manufacturing a semiconductor device according to claim 52. 前記第１部分は、前記第２部分と異なる物質から形成されたことを特徴とする請求項６２に記載の半導体素子の製造方法。   64. The method of manufacturing a semiconductor device according to claim 62, wherein the first portion is made of a material different from that of the second portion. 前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼすことを特徴とする請求項６２に記載の半導体素子の製造方法。   64. The method of claim 62, wherein the first portion material directly affects a threshold voltage of the first transistor. 前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含むことを特徴とする請求項６２に記載の半導体素子の製造方法。   64. The method of claim 62, wherein the first portion material and the second portion material include metal and polysilicon, respectively. 前記ゲート電極は、Ｔ型の断面を有することを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of manufacturing a semiconductor device according to claim 52, wherein the gate electrode has a T-shaped cross section. 前記第１活性領域は、前記半導体素子のメモリセル領域であり、前記第２活性領域は、前記半導体素子の周辺領域であることを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of manufacturing a semiconductor device according to claim 52, wherein the first active region is a memory cell region of the semiconductor device, and the second active region is a peripheral region of the semiconductor device. 前記半導体層は、半導体基板を備えることを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of manufacturing a semiconductor device according to claim 52, wherein the semiconductor layer includes a semiconductor substrate. 前記半導体層は、ＳＯＩ、ＳｉＧｅ及びＳＧＯＩの群から選択された何れか一つであることを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of manufacturing a semiconductor device according to claim 52, wherein the semiconductor layer is one selected from the group consisting of SOI, SiGe, and SGOI. 前記垂直に配向した薄いボディチャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択されることを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of claim 52, wherein the vertically oriented thin body channel region is selected as a function of a required threshold voltage of the first transistor. 前記第１トランジスタの垂直に配向した薄いボディチャンネル領域は、前記ゲート電極の両側に前記側面方向に位置し、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備えることを特徴とする請求項２７に記載の半導体素子の製造方法。   The vertically oriented thin body channel region of the first transistor is positioned in the lateral direction on both sides of the gate electrode, and extends in a horizontal direction between the source region and the drain region. 28. The method of manufacturing a semiconductor device according to claim 27, comprising two side surface channel regions. 前記第２ゲート電極は、前記第１ゲート電極と異なる厚さを有することを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of claim 52, wherein the second gate electrode has a thickness different from that of the first gate electrode. 前記第２ゲート電極は、前記第１ゲート電極と異なる物質を有することを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of manufacturing a semiconductor device according to claim 52, wherein the second gate electrode includes a material different from that of the first gate electrode. 前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なることを特徴とする請求項５２に記載の半導体素子の製造方法。   53. The method of manufacturing a semiconductor device according to claim 52, wherein a threshold voltage of the first transistor is different from a threshold voltage of the second transistor. 前記第１領域内の前記水平方向にそれぞれ隣接して配置された二つの前記第１トランジスタを提供する工程をさらに含み、前記二つの第１トランジスタは、共通のドレイン領域を共有することを特徴とする請求項５２に記載の半導体素子の製造方法。   The method further includes providing two first transistors disposed adjacent to each other in the horizontal direction in the first region, wherein the two first transistors share a common drain region. 53. A method of manufacturing a semiconductor device according to claim 52.
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