JP2006287084A - 薄膜トランジスタ素子およびその製造方法 - Google Patents
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Abstract
【課題】 ソース電極およびドレイン電極とポリシリコン層とのオーミックコンタクトを適切に形成することが可能な薄膜トランジスタ素子、およびその製造方法を提供すること。
【解決手段】 基板1と、基板1上に形成されており、かつチャネル領域21とこれを挟むソース領域22Aおよびドレイン領域22Bとを有するポリシリコン層2と、ポリシリコン層2の少なくとも一部を覆うゲート絶縁膜6と、ゲート絶縁膜6を挟んでチャネル領域21と対向するゲート電極4と、ソース領域22Aおよびドレイン領域22Bとそれぞれ導通するソース電極5Aおよびドレイン電極5Bと、ポリシリコン層2、ゲート絶縁膜6、およびゲート電極4を覆う層間絶縁膜7と、を備える薄膜トランジスタ素子A1であって、ソース電極5Aおよびドレイン電極5Bと基板1との間には、導体層3A,3Bがそれぞれ介在している。
【選択図】 図1
【解決手段】 基板1と、基板1上に形成されており、かつチャネル領域21とこれを挟むソース領域22Aおよびドレイン領域22Bとを有するポリシリコン層2と、ポリシリコン層2の少なくとも一部を覆うゲート絶縁膜6と、ゲート絶縁膜6を挟んでチャネル領域21と対向するゲート電極4と、ソース領域22Aおよびドレイン領域22Bとそれぞれ導通するソース電極5Aおよびドレイン電極5Bと、ポリシリコン層2、ゲート絶縁膜6、およびゲート電極4を覆う層間絶縁膜7と、を備える薄膜トランジスタ素子A1であって、ソース電極5Aおよびドレイン電極5Bと基板1との間には、導体層3A,3Bがそれぞれ介在している。
【選択図】 図1
Description
本発明は、薄膜トランジスタ素子およびその製造方法に関する。
従来の薄膜トランジスタ素子としては、図16に示すものがある。この薄膜トランジスタ素子Xは、たとえば液晶表示装置の画素スイッチングに用いられるものであり、基板91と、チャネル領域92、ソース領域95、ドレイン領域96からなるポリシリコン層と、ゲート電極94と、ソース電極98およびドレイン電極99とを具備している。ゲート電極94とチャネル領域92とは、ゲート絶縁膜93により絶縁されている。ゲート電極94および上記ポリシリコン層は、層間絶縁膜97により覆われている。
薄膜トランジスタ素子Xにおいては、OFF状態に保持されていても、わずかなリーク電流(以下、OFF電流)が存在する。OFF電流が大きいと、液晶表示装置のコントラストの低下や画質の不均一化を招く。このため、OFF電流をできる限り小さくすることが望ましい。一方、薄膜トランジスタ素子XがON状態であるときに流れるON電流は、コントラストの向上などのために、大きいことが望ましい。すなわち、ON電流とOFF電流の比であるON/OFF電流比が大きいほど画質の向上を図ることができる。このON/OFF電流比を大きくする手法としては、上記ポリシリコン層の薄膜化が有効であることが一般的に知られている。
一方、ソース電極98およびドレイン電極99は、ソース領域95の表層領域95’およびドレイン領域96の表層領域96’にそれぞれ接触している。これらの接触部には、いわゆるオーミックコンタクトが形成されていることが必要とされる。オーミックコンタクトが適切に形成されていれば、上記接触部の低抵抗化および低インダクタンス化が可能であり、ソース電極98およびドレイン電極99と、ソース領域95およびドレイン領域96との電気導通性が向上するからである。オーミックコンタクトを適切に形成するためには、ソース電極98およびドレイン電極99の図中下面を、ソース領域95、ドレイン領域96、およびこれらの表層領域95’,96’内にとどめておく必要がある。ソース電極98およびドレイン電極99の図中下面の位置は、層間絶縁膜97にコンタクトホール97a,97bを形成するためのエッチング処理において、そのエッチング深さを制御することにより決定される。上述したON/OFF電流比を大きくするために、上記ポリシリコン層の薄膜化を図るほど、このエッチング深さの制御が困難となる。薄膜トランジスタ素子Xにおいては、MoSiからなる表層領域95’,96’を形成することにより、上記エッチング深さの制御の容易化が図られている。しかしながら、ソース電極98およびドレイン電極99と表層領域95’,96’の接触面積が十分に大きくないと、オーミックコンタクトの形成が不足するという問題があった。
本発明は、上記した事情のもとで考え出されたものであって、ソース電極およびドレイン電極とポリシリコン層とのオーミックコンタクトを適切に形成することが可能な薄膜トランジスタ素子、およびその製造方法を提供することをその課題とする。
上記課題を解決するため、本発明では、次の技術的手段を講じている。
本発明の第1の側面によって提供される薄膜トランジスタ素子は、基板と、上記基板上に形成されており、かつチャネル領域とこれを挟むソース領域およびドレイン領域とを有するポリシリコン層と、上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜と、上記ゲート絶縁膜を挟んで上記チャネル領域と対向するゲート電極と、上記ソース領域および上記ドレイン領域とそれぞれ導通するソース電極およびドレイン電極と、上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜と、を備える薄膜トランジスタ素子であって、上記ソース電極および上記ドレイン電極の少なくとも一方と上記基板との間には、導体層が介在していることを特徴としている。
このような構成によれば、上記導体層を介して上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層とを導通させることができる。これにより、上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層と間の低抵抗化や低インダクタンス化を図ることが可能である。したがって、上記薄膜トランジスタ素子の省電力化、応答速度の高速化を図ることができる。
本発明の好ましい実施の形態においては、上記導体層は、Moからなる。このような構成によれば、上記導体層を介して上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層との間の電気抵抗を小さくするのに適している。また、上記ソース電極および上記ドレイン電極の少なくとも一方を形成するためのいわゆるコンタクトホールをエッチングにより形成する際には、このコンタクトホールの先端を上記導体層付近にとどまらせることが容易である。
本発明の好ましい実施の形態においては、上記導体層のうち、少なくとも上記ソース電極または上記ドレイン電極と接している部分は、凹凸面とされている。このような構成によれば、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくすることができる。これらの接触面積が大きいほど、これらの接触部におけるいわゆる接触抵抗による損失を小さくすることができる。したがって、上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層と間の低抵抗化や低インダクタンス化を図るのに有利である。
本発明の好ましい実施の形態においては、上記凹凸面は、その凹凸高さが5〜10nmとされている。このような構成によれば、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくするのに有利である。
本発明の好ましい実施の形態においては、上記導体層のうち少なくとも上記ソース電極または上記ドレイン電極と接している部分には複数の溝が形成されており、この部分が上記凹凸面となっている。このような構成によっても、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくするのに適している。
本発明の好ましい実施の形態においては、上記導体層には、上記ソース電極または上記ドレイン電極側から上記基板側へと貫通する複数の貫通孔が形成されている。このような構成によっても、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくするのに都合がよい。
本発明の好ましい実施の形態においては、上記導体層は、上記基板が広がる方向における大きさが上記ソース電極または上記ドレイン電極の3倍以上とされている。このような構成によれば、上記導体層は、上記ソース電極および上記ドレイン電極の少なくとも一方のみならず、上記ポリシリコン層とも比較的広い面積で接触することとなる。これにより、上記導体層と上記ポリシリコン層との接触部にオーミックコンタクトを適切に形成することができる。したがって、上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層と間の低抵抗化や低インダクタンス化に好適である。
本発明の第2の側面によって提供される薄膜トランジスタ素子の製造方法は、基板上に導体層を形成する工程と、上記導体層を覆うポリシリコン層を形成する工程と、上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記ポリシリコン層にインプランテーションを施すことにより、ソース領域およびドレイン領域を形成する工程と、上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜を形成する工程と、少なくともいずれか一方が上記層間絶縁膜の表面から上記導体層に達する2つのコンタクトホールを形成する工程と、少なくともいずれか一方が上記2つのコンタクトホールを貫通して上記導体層に接触するソース電極およびドレイン電極を形成する工程と、を有することを特徴としている。このような構成によれば、本発明の第1側面によって提供される薄膜トランジスタ素子を適切に製造することができる。
本発明の好ましい実施の形態においては、上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面を凹凸面とする工程をさらに有する。このような構成によれば、上記導体層と上記ソース電極および上記ドレイン電極の少なくとも一方との接触面積を大きくすることができる。
本発明の好ましい実施の形態においては、上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面にO2プラズマ処理またはArスパッタ処理を施す。このような構成によれば、上記導体層の表面を微細な凹凸面とするのに適している。
本発明の好ましい実施の形態においては、上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面に複数の溝を形成する。このような構成によれば、たとえばエッチングの手法を用いて、上記導体層の表面を凹凸面とすることができる。
本発明の好ましい実施の形態においては、上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面から上記基板へと貫通する複数の貫通孔を形成する工程をさらに有する。このような構成によれば、たとえば上記導体層を形成するためのエッチング処理において上記貫通孔を形成することが可能であり、工程の増加を回避することができる。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図1は、本発明の第1の側面に係る薄膜トランジスタ素子の一例を示している。この薄膜トランジスタ素子A1は、基板1、ポリシリコン層2、2つの導体層3A,3B、ゲート電極4、ソース電極5A,ドレイン電極5B、ゲート絶縁膜6、および層間絶縁膜7を具備して構成されている。薄膜トランジスタ素子A1は、たとえば液晶表示装置(図示略)にマトリクス状に配置された複数の画素(図示略)について、それぞれの画素に対応する液晶層(図示略)の偏光状態を切り替えるいわゆる画素スイッチングのために用いられるものである。
基板1は、いわゆる絶縁基板であり、たとえば石英ガラスからなる。基板1の表面を平滑化するために、SiO2などの絶縁膜が形成される場合もある。
導体層3A,3Bは、基板1とソース電極5Aおよびドレイン電極5Bの間にそれぞれ介在しており、ソース電極5Aおよびドレイン電極5Bとそれぞれ導通している。導体層3A,3Bは、たとえばMoからなり、その厚さが100Å程度、図中幅が3μm程度とされている。導体層3A,3Bには、複数の貫通孔3aが形成されている。
ポリシリコン層2は、導体層3A,3Bを覆うように基板1上に形成されており、その厚さが500〜1000Å程度とされている。ポリシリコン層2には、チャネル領域21、ソース領域22A、およびドレイン領域22Bが形成されている。これにより、ポリシリコン層2は、薄膜トランジスタ素子A1のスイッチング機能を実現するいわゆる活性層となっている。チャネル領域21は、ポリシリコン層2のほぼ中央に位置している。ソース領域22Aおよびドレイン領域22Bは、チャネル領域21を挟むように配置されている。ソース領域22Aおよびドレイン領域22Bは、後述するインプランテーション処理により得られるn+型のポリシリコンからなる。ポリシリコン層2と導体層3A,3Bとの接触部には、それぞれオーミックコンタクトが形成されている。オーミックコンタクトとは、おもに半導体と金属との接触状態のうち、それぞれの仕事関数や電子親和力の違いから生じる接触障壁を小さくすることにより、電圧−電流特性が線形となっているものをいう。
ゲート絶縁膜6は、たとえばSiO2からなり、ポリシリコン層2を覆っている。ゲート絶縁膜6は、たとえば500〜800Å程度の厚さとされる。
ゲート電極4は、チャネル領域21に作用させる電界を発生させるためのものであり、ゲート絶縁膜6を介してチャネル領域21の図中上方に設けられている。本実施形態においては、ゲート電極4は、ポリシリコンからなり、たとえば4000Å程度の厚さとされる。ゲート電極4が高電位または低電位の状態とされることにより、薄膜トランジスタ素子A1がON状態またはOFF状態とされ、上記画素に対するスイッチングがなされる。
ソース電極5Aおよびドレイン電極5Bは、金属製の電極であり、たとえばAl、Al−Si−CuまたはAl−Siからなる。ソース電極5Aおよびドレイン電極5Bは、図中幅がそれぞれ1μm程度とされる。ソース電極5Aは、画素電極(図示略)に導通しており、ドレイン電極5Bは、信号配線(図示略)に導通している。薄膜トランジスタ素子A1がON状態とされると、ソース電極5Aとドレイン電極5Bとの間に画素電圧による電流が流れる。ソース電極5Aおよびドレイン電極5Bの先端は、導体層3A,3Bにそれぞれ接している。さらに、ソース電極5Aおよびドレイン電極5Bの一部ずつは、導体層3A,3Bの複数の貫通孔3a内にそれぞれ進入している。
層間絶縁膜7は、たとえばSiO2またはSiNからなり、基板1、ポリシリコン層2、ゲート絶縁膜6、およびゲート電極4や、ソース電極5Aおよびドレイン電極5Bそれぞれの図中下部を覆っている。層間絶縁膜7には、コンタクトホール7a,7bが形成されており、ソース電極5Aおよびドレイン電極5Bがそれぞれ貫通している。層間絶縁膜7の表面には、ソース電極5Aおよびドレイン電極5Bの図中上端がそれぞれ露出している。
次に、薄膜トランジスタ素子A1の製造方法について、図2〜図11を参照しつつ以下に説明する。
まず図2に示すように、石英ガラス製の基板1を準備し、この基板1上にたとえばMoなどの導体の薄膜3’を形成する。この導体の薄膜3’の形成は、たとえばスパッタ法を用いてその厚さが100Å程度となるように行う。
次に、導体の薄膜3’に対してパターン形成を施すことにより、図3に示す導体層3A,3Bを形成する。このパターン形成は、たとえばエッチングにより行う。このパターン形成においては、導体の薄膜3’のうち略矩形状の領域を残存させる。これにより、図4に示すように全体矩形状の導体層3A,3Bを形成する。また、上記パターン形成においては、図3に示すように導体層3A,3Bを貫通する複数の貫通孔3aを図4に示すようにマトリクス状に形成する。
導体層3A,3Bを形成した後は、図5に示すように導体層3A,3Bを覆うようにポリシリコン層2を形成する。ポリシリコン層2の形成は、成膜ガスとしてSiH4、キャリアガスとしてN2またはHeを用いたCVD法により厚さ600〜1200Å程度のポリシリコンの薄膜を形成し、このポリシリコンの薄膜に対してドライエッチングなどによるパターン形成を施すことにより行う。
次に、図6に示すように、ポリシリコン層2を覆うようにゲート絶縁膜6を形成する。これは、たとえば、ポリシリコン層2を950〜1050℃程度でいわゆるO2ドライ酸化させることにより行う。これにより、ポリシリコン層2の厚さが500〜1000Å程度に減じるとともに、SiO2からなる500〜800Å程度の厚さのゲート絶縁膜6が形成される。
続いて、図7に示すように、ポリシリコンの薄膜4’を形成する。ポリシリコンの薄膜4’の形成は、ポリシリコン層2の形成と同様に、成膜ガスとしてSiH4、キャリアガスとしてN2またはHeを用いたCVD法によりなされる。この際、ゲート絶縁膜6の図中上面からポリシリコンの薄膜4’の図中上面までの厚さを4000Å程度としておく。
次に、ポリシリコンの薄膜4’に対してパターン形成を施すことにより、図8に示すように、ゲート電極4を形成する。このパターン形成においては、SF6を用いたドライエッチングなどを用い、図7に示すポリシリコンの薄膜4’のうち、図中中央部分を残存させて、図8に示すゲート電極4とする。ゲート電極4を形成したのちは、たとえばヒ素を用いたインプランテーション処理を施すことにより、ソース領域22Aおよびドレイン領域22Bを形成する。ポリシリコン層2のうちソース領域22Aおよびドレイン領域22Bに挟まれた部分がチャネル領域21となる。
続いて、図9に示すように、SiO2またはSiNからなる層間絶縁膜7を形成する。層間絶縁膜7の形成は、たとえば400℃程度の環境下においてプラズマCVD法を用いてなされる。
層間絶縁膜7を形成した後は、図10に示すように、たとえばドライエッチングによりコンタクトホール7a,7bを形成する。このドライエッチングの処理においては、層間絶縁膜7、ゲート絶縁膜6、およびポリシリコン層2のエッチングは比較的迅速に進む。これに対し、導体層3A,3Bはポリシリコンなどと比べてエッチングされにくいMoからなるため、導体層3A,3Bをほとんど侵食されない状態としておくことが可能である。また、このドライエッチングにおいては、ポリシリコン層2のうち導体層3A,3Bの複数の貫通孔3a内にある部分も除去しておく。たとえば、ポリシリコン層2のうち複数の貫通孔3a内にある部分を完全に除去するために、基板1の一部を侵食してもかまわない。
次に、図11に示すように導体の薄膜5’を形成する。導体の薄膜5’の形成は、たとえばAi、Al−Si−CuまたはAl−Siを用いたスパッタ法により行う。スパッタ法によれば、コンタクトホール7a,7b内を埋めるように導体の薄膜5’を形成することができる。
この後は、導体の薄膜5’に対してドライエッチングなどを施すことにより、図1に示すソース電極5Aおよびドレイン電極5Bを形成する。以上の工程により、薄膜トランジスタ素子A1が得られる。
次に、薄膜トランジスタ素子A1の作用について説明する。
本実施形態によれば、図1に示すように、導体層3A,3Bを介してソース電極5Aおよびドレイン電極5Bとソース領域22Aおよびドレイン領域22Bとをそれぞれ導通させることができる。しかも、ソース電極5Aおよびドレイン電極5Bと導体層3A,3Bとの接触面積を、少なくともソース電極5Aおよびドレイン電極5Bの底面の面積程度とすることができる。これにより、ソース電極5Aおよびドレイン電極5Bとソース領域22Aおよびドレイン領域22Bと間の低抵抗化や低インダクタンス化を図ることが可能であり、薄膜トランジスタ素子A1の省電力化、応答速度の高速化を図ることができる。
また、図10に示したコンタクトホール7a,7bの形成においては、ポリシリコン層2の薄膜化を図った場合であっても、コンタクトホール7a,7bを導体層3A,3Bの表面に容易にとどまらせることができる。したがって、上述したようにソース電極5Aおよびドレイン電極5Bとソース領域22Aおよびドレイン領域22Bと間の低抵抗化や低インダクタンス化を図りつつ、ON/OFF電流比を増大させるのに適している。
導体層3A,3Bに複数の貫通孔3aが形成されていることにより、ソース電極5Aおよびドレイン電極5Bと導体層3A,3Bとの接触面積を大きくすることができる。これらの接触面積が大きいほど、これらの接触部におけるいわゆる接触抵抗による損失を小さくすることができる。したがって、ソース電極5Aおよびドレイン電極5Bとソース領域22Aおよびドレイン領域22Bと間の低抵抗化や低インダクタンス化を図るのに有利である。
さらに、本実施形態においては、ソース電極5Aおよびドレイン電極5Bの図中下部の図中幅が1μm程度であるのに対して、導体層3A,3Bの図中幅は3μm程度とされている。また、導体層3A,3Bは、ポリシリコン層2のソース領域22Aおよびドレイン領域22Bによりそれぞれ覆われている。このため、導体層3A,3Bは、ソース電極5Aおよびドレイン電極5Bのみならず、ポリシリコン層2とも比較的広い面積で接触している。これにより、導体層3A,3Bとポリシリコン層2との接触部にオーミックコンタクトを適切に形成することができる。したがって、ソース電極5Aおよびドレイン電極5Bとソース領域22Aおよびドレイン領域22Bと間の低抵抗化や低インダクタンス化に好適である。
図12〜図15は、本発明の第1の側面に係る薄膜トランジスタ素子の他の例およびその製造方法を示している。なお、これらの図においては、上記実施形態と類似の要素については、同一の符号を付しており、適宜説明を省略する。
図12に示すように、薄膜トランジスタ素子A2においては、導体層3A,3Bに複数の溝3bが形成されている点が、上述した実施形態と異なる。複数の溝3bは、図13に示すように、導体層3A,3Bの対向する2辺間にわたって形成されている。このような複数の溝3bは、図3を参照して説明した導体層3A,3Bを形成するためのエッチングにおいて、エッチング深さを制御することにより形成することができる。図12に示すように、ソース電極5Aおよびドレイン電極5Bは、それぞれの先端の一部が複数の溝3bの一部分を埋めるように形成されている。
このような実施形態によっても、ポリシリコン層2の薄膜化を図ることにより、ON/OFF電流比を増大させつつ、ソース電極5Aおよびドレイン電極5Bとソース領域22Aおよびドレイン領域22Bと間の低抵抗化や低インダクタンス化を図ることができる。特に、図1に示した貫通孔3aが形成された構成と比べて、複数の溝3bの底面の分だけソース電極5Aおよびドレイン電極5Bと導体層3A,3Bとの接触面積を大きくすることが可能である。これは、ソース電極5Aおよびドレイン電極5Bとソース領域22Aおよびドレイン領域22Bと間の低抵抗化や低インダクタンス化に有利である。
図14に示された薄膜トランジスタ素子A3においては、導体層3A,3Bの表面が微細な凹凸面とされている。この凹凸面は、その凹凸高さが5〜10nm程度とされている。薄膜トランジスタ素子A3の製造工程においては、図2に示した導体の薄膜3’に対してパターン形成を施すことにより貫通孔や溝を有しない導体層3A,3Bを形成した後に、図15に示すように導体層3A,3Bに凹凸面を形成する。この凹凸面の形成手法としては、たとえば出力1000W、処理時間数十秒程度の条件でのO2プラズマ処理、または出力300W、処理時間数十秒程度の条件でのArスパッタ処理を用いればよい。このような実施形態によっても、導体層3A,3Bの表面を微細な凹凸面とすることにより、ソース電極5Aおよびドレイン電極5Bと導体層3A,3Bとの接触面積を大きくすることができる。また、上述した製造工程において図2に示す導体の薄膜3’の表面が酸化されたとしても、O2プラズマ処理またはArスパッタ処理を施すことにより、導体の薄膜3’の酸化膜を適切に除去することが可能である。
本発明に係る薄膜トランジスタ素子およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る薄膜トランジスタ素子の各部の具体的な構成は、種々に設計変更自在である。また、本発明に係る薄膜トランジスタ素子の製造方法に含まれる各処理は、種々に変更自在である。
導体層の材質としては、上述したMoに限定されず、たとえばTa、Wなどの金属を用いて形成してもよい。
本発明に係る薄膜トランジスタ素子は、液晶表示装置のスイッチングに用いられるのに適しているが、これは一例でありこれに限定されるものではない。
A1,A2,A3 薄膜トランジスタ素子
1 基板
2 ポリシリコン層
21 チャネル領域
22A ソース領域
22B ドレイン領域
3A,3B 導体層
3a 貫通孔
3b 溝
4 ゲート電極
5A ソース電極
5B ドレイン電極
6 ゲート絶縁膜
7 層間絶縁膜
7a,7b コンタクトホール
1 基板
2 ポリシリコン層
21 チャネル領域
22A ソース領域
22B ドレイン領域
3A,3B 導体層
3a 貫通孔
3b 溝
4 ゲート電極
5A ソース電極
5B ドレイン電極
6 ゲート絶縁膜
7 層間絶縁膜
7a,7b コンタクトホール
Claims (12)
- 基板と、
上記基板上に形成されており、かつチャネル領域とこれを挟むソース領域およびドレイン領域とを有するポリシリコン層と、
上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜と、
上記ゲート絶縁膜を挟んで上記チャネル領域と対向するゲート電極と、
上記ソース領域および上記ドレイン領域とそれぞれ導通するソース電極およびドレイン電極と、
上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜と、を備える薄膜トランジスタ素子であって、
上記ソース電極および上記ドレイン電極の少なくとも一方と上記基板との間には、導体層が介在していることを特徴とする、薄膜トランジスタ素子。 - 上記導体層は、Moからなる、請求項1に記載の薄膜トランジスタ素子。
- 上記導体層のうち、少なくとも上記ソース電極または上記ドレイン電極と接している部分は、凹凸面とされている、請求項1または2に記載の薄膜トランジスタ素子。
- 上記凹凸面は、その凹凸高さが5〜10nmとされている、請求項3に記載の薄膜トランジスタ素子。
- 上記導体層のうち少なくとも上記ソース電極または上記ドレイン電極と接している部分には複数の溝が形成されており、この部分が上記凹凸面となっている、請求項3に記載の薄膜トランジスタ素子。
- 上記導体層には、上記ソース電極または上記ドレイン電極側から上記基板側へと貫通する複数の貫通孔が形成されている、請求項1または2に記載の薄膜トランジスタ素子。
- 上記導体層は、上記基板が広がる方向における大きさが上記ソース電極または上記ドレイン電極の3倍以上とされている、請求項1ないし6のいずれかに記載の薄膜トランジスタ素子。
- 基板上に導体層を形成する工程と、
上記導体層を覆うポリシリコン層を形成する工程と、
上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ポリシリコン層にインプランテーションを施すことにより、ソース領域およびドレイン領域を形成する工程と、
上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜を形成する工程と、
少なくともいずれか一方が上記層間絶縁膜の表面から上記導体層に達する2つのコンタクトホールを形成する工程と、
少なくともいずれか一方が上記2つのコンタクトホールを貫通して上記導体層に接触するソース電極およびドレイン電極を形成する工程と、を有することを特徴とする薄膜トランジスタ素子の製造方法。 - 上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面を凹凸面とする工程をさらに有する、請求項8に記載の薄膜トランジスタ素子の製造方法。
- 上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面にO2プラズマ処理またはArスパッタ処理を施す、請求項9に記載の薄膜トランジスタ素子の製造方法。
- 上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面に複数の溝を形成する、請求項9に記載の薄膜トランジスタ素子の製造方法。
- 上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面から上記基板へと貫通する複数の貫通孔を形成する工程をさらに有する、請求項8に記載の薄膜トランジスタ素子の製造方法。
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