JP2006279748A - Digital system - Google Patents
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Abstract
Description
この発明は、入力段にA/D変換器を、出力段にD/A変換器をそれぞれ有し、PLL回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムに関するものである。 The present invention relates to a digital system having an A / D converter in an input stage and a D / A converter in an output stage, and performing digital processing using a clock generated by a PLL circuit as a reference clock.
PLL回路は、外部から与えられる同期信号に同期してクロック信号を発生する。そのため、PLL回路は、同期信号にジッタ(周波数の変動)が含まれていると、ジッタを含むクロックを発生することになる。 The PLL circuit generates a clock signal in synchronization with a synchronization signal supplied from the outside. Therefore, the PLL circuit generates a clock including jitter when jitter (frequency fluctuation) is included in the synchronization signal.
PLL回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムでは、基準クロックにジッタが含まれていると、システムの出力信号(アナログ信号)に悪影響を与えることになる。また、他の電子機器に対して電磁妨害(EMI)を与えることになる。 In a digital system in which a clock generated by a PLL circuit is used as a reference clock, an analog signal that is an input signal is digitally converted to perform digital processing, and a processing result is converted to analog and output, jitter is included in the reference clock. The output signal (analog signal) of the system will be adversely affected. In addition, electromagnetic interference (EMI) is given to other electronic devices.
例えば、特許文献1では、ジッタを含む入力信号に迅速に応答してジッタ低減した出力クロック信号を得るジッタ抑圧回路として、位相比較器、VCO及び分周器を共通使用し、スイッチにより切替可能なアナログPLL回路及びデジタルPLL回路を構成したジッタ抑圧回路が開示されている。
For example, in
また、特許文献2では、固定クロックに意図的にジッタ(ディザ)を与えてEMIスペクトラムのピークを低下させるクロックディザリング回路を用いたPLL回路が提案されている。
しかしながら、特許文献1に記載のようにPLL回路に工夫を加えてジッタを抑圧する方法では、特殊なPLL回路が必要となるので、実現が困難であり、また、実現するとすれば非常に高価なものになる。
However, the method of suppressing the jitter by devising the PLL circuit as described in
また、EMI対策は重要であるので、この発明が対象とするデジタルシステムにおいてもクロックディザリング法を採用する必要がある。しかし、特許文献2に記載のクロックディザリング法をそのままこの発明が対象とするデジタルシステムに適用すると、D/A変換された出力アナログ信号にクロックディザが影響するので、異なる観点からの工夫が必要であり、どのように構成するかが問題である。
Further, since EMI countermeasures are important, it is necessary to adopt the clock dithering method even in the digital system targeted by the present invention. However, if the clock dithering method described in
この発明は、上記に鑑みてなされたものであり、PLL回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、PLL回路が発生するクロックに含まれるジッタの影響を最小限に抑制する機構を備えたデジタルシステムを得ることを目的とする。 The present invention has been made in view of the above. The clock generated by the PLL circuit is used as a reference clock, an analog signal as an input signal is digitally converted to perform digital processing, and the processing result is converted to analog and output. In this case, an object is to obtain a digital system having a mechanism for minimizing the influence of jitter included in a clock generated by a PLL circuit.
また、この発明は、PLL回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、クロックディザリング法を適用してもD/A変換された出力アナログ信号にクロックディザが影響しないようにする機構を備えたデジタルシステムを得ることを目的とする。 In addition, the present invention uses a clock dithering method when a clock generated by a PLL circuit is used as a reference clock, an analog signal as an input signal is digitally converted to perform digital processing, and a processing result is converted to analog and output. An object of the present invention is to obtain a digital system having a mechanism for preventing clock dither from affecting the D / A converted output analog signal even when applied.
上述した目的を達成するために、この発明は、入力段にA/D変換器を、出力段にD/A変換器をそれぞれ有し、PLL回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムにおいて、前記A/D変換器から前記D/A変換器に至る信号経路に前記基準クロックに含まれるジッタの周期の倍数の時間分遅延させる遅延器を備えることを特徴とする。 In order to achieve the above-described object, the present invention has an A / D converter in an input stage and a D / A converter in an output stage, and performs digital processing using a clock generated by a PLL circuit as a reference clock. In the digital system, a delay unit that delays the signal path from the A / D converter to the D / A converter by a time that is a multiple of the period of the jitter included in the reference clock is provided.
この発明によれば、基準クロックに含まれるジッタ周期の倍数の時間分だけデジタル処理した信号を遅延させてからアナログ変換するので、入力段のA/D変換器2から出力段のD/A変換器5までの遅延時間をジッタ周期と合致させることができ、出力アナログ信号に対するクロックに含まれるジッタの影響を最小限に抑えることができる。
According to the present invention, the digitally processed signal is delayed by an amount corresponding to a multiple of the jitter period included in the reference clock and then converted into an analog signal. Therefore, the A /
この発明によれば、PLL回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムにおいて、PLL回路が発生するクロックに含まれるジッタの影響を最小限に抑制することができるという効果を奏する。 According to the present invention, a PLL circuit is generated in a digital system in which a clock generated by a PLL circuit is used as a reference clock, an analog signal as an input signal is digitally converted and digitally processed, and a processing result is converted to analog and output. It is possible to minimize the influence of jitter included in the clock to be transmitted.
以下に図面を参照して、この発明にかかるデジタルシステムの好適な実施の形態を詳細に説明する。 Exemplary embodiments of a digital system according to the present invention will be described below in detail with reference to the drawings.
実施の形態1.
図1は、この発明の実施の形態1によるデジタルシステムの構成を示すブロック図である。図1では、映像信号をデジタル処理する場合の構成例が示されている。図2は、クロックにジッタが含まれている場合の図1に示すデジタルシステムの動作を説明するタイムチャートである。
FIG. 1 is a block diagram showing the configuration of a digital system according to
図1において、入力端子1には、アナログ信号である映像信号が入力される。また、出力端子8からアナログ信号である映像信号が出力される。同期分離回路6は、入力端子1から入力する映像信号に含まれる同期信号を取り出してPLL回路7に与える。PLL回路7は、その同期信号に同期してクロックを発生する。
In FIG. 1, a video signal that is an analog signal is input to the
入力端子1と出力端子8との間に直列に配置されるアナログ/デジタル変換(A/D変換器)2、デジタル処理回路3及びデジタル/アナログ変換器(D/A変換器)5は、それぞれ、PLL回路7が発生するクロックを基準クロックとして動作する。そして、この実施の形態1では、デジタル処理回路3とD/A変換器5との間に、遅延器4が設けられている。
An analog / digital converter (A / D converter) 2, a
図2では、(a)所望クロックと、(b)PLL発生クロックと、(c)ジッタと、(d)入力アナログ信号例と、(e)出力信号例1と、(f)出力信号例1との各波形が示されている。 In FIG. 2, (a) a desired clock, (b) a PLL generation clock, (c) jitter, (d) an input analog signal example, (e) an output signal example 1, and (f) an output signal example 1 Each waveform is shown.
図2(b)に示すように、PLL回路7が発生するクロックには微少なジッタ(周波数の変動)がある。所望クロック(図2(a))は、固定的な周波数をもつクロックであるが、PLL回路7が発生するクロックにジッタがあるので、映像のサンプリングポイントはゆれている(図2(d))。
As shown in FIG. 2B, the clock generated by the
PLL回路7のループフィルタはLPFであるので、一般的にジッタは周期的な低域の周波数変動である(図2(c))。ジッタの原因としては、様々なものがある。例えばビデオレコーダなどのテープ、ディスクなどの媒体から映像信号を取り出すものであれば、モータの回転むらによるワウ/フラッタなどがある。また、映像信号では黒っぽい絵柄と白っぽい絵柄とで直流(DC)レベルが変動するので、入力映像信号の低域のDCレベル変動による同期分離のずれなどもある。
Since the loop filter of the
そこで、遅延器4は、クロックのジッタ周期分遅延するように調整してある。具体的には、遅延器4の遅延時間は、デジタル処理回路3と遅延器4の合計遅延時間が基準クロックのジッタの周期と等しくなるように調整してある。
Therefore, the
この場合、遅延器4の無い従来の構成では、例えば、A/D変換からD/A変換までの遅延時間がジッタ周期の半分であった場合、出力映像信号に対し基準クロックのジッタの影響が最大となる(図2(e):出力信号例1)。
In this case, in the conventional configuration without the
これに対して、上記のように調整した遅延器4を設ける場合では、A/D変換からD/A変換までの遅延時間がジッタ周期と合致しているので、出力映像信号に対し基準クロックのジッタの影響は最小となる(図2(f):出力信号例2)。
On the other hand, in the case where the
このように、実施の形態1によれば、基準クロックに含まれるジッタ周期の倍数の時間分だけデジタル処理した信号を遅延させてからアナログ変換するようにしたので、入力段のA/D変換器から出力段のD/A変換器までの遅延時間をジッタ周期と合致させることができ、出力アナログ信号に対するクロックに含まれるジッタの影響を最小限に抑えることができる。 As described above, according to the first embodiment, since the digitally processed signal is delayed by an amount corresponding to a multiple of the jitter period included in the reference clock and then analog conversion is performed, the A / D converter in the input stage The delay time from the output stage to the D / A converter at the output stage can be matched with the jitter period, and the influence of jitter included in the clock on the output analog signal can be minimized.
実施の形態2.
図3は、この発明の実施の形態2によるデジタルシステムの構成を示すブロック図である。なお、図3では、図1(実施の形態1)に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態2に関わる部分を中心に説明する。
FIG. 3 is a block diagram showing a configuration of a digital system according to
図3に示すように、この実施の形態2によるデジタルシステムでは、図1(実施の形態1)に示した構成において、PLL回路7に代えて、PLL回路9が設けられている。また、遅延器4での遅延時間は、実施の形態1とは異なっている。
As shown in FIG. 3, in the digital system according to the second embodiment, a
図1(実施の形態1)に示したPLL回路7は、位相比較器10,ループフィルタ11,VCO(電圧制御発振器)13及び分周器14のループで構成される一般的なものであるが、この実施の形態2によるPLL回路9では、ループフィルタ11とVCO13との間に加算器12が設けられ、この加算器12の他方の入力端側にランダム信号発生回路が設けられている。
The
このランダム信号発生回路は、固定クロックに基づき周期的な擬似乱数符号を発生する例えば線形帰還シフトレジスタ(Linear Feedback Sift Register:LFSR)15と、このLFSR15の出力をアナログ変換したランダム信号を加算器12の他方の入力端に印加するD/A変換器16とで構成される。
The random signal generation circuit includes, for example, a linear feedback shift register (LFSR) 15 that generates a periodic pseudo-random code based on a fixed clock, and an
このように構成されるPLL回路9では、加算器12にて、ループフィルタ11の出力にD/A変換器16が出力するランダム信号が加算され、それが制御電圧としてVCO13に与えられるので、VCO13が出力するクロックはランダム信号の周期に対応したゆれが付加をされた状態になる。
In the
そして、遅延器4は、LFSR15の周期分の遅延時間を持つように調整してある。具体的には、遅延器4の遅延時間は、デジタル処理回路3と遅延器4の合計遅延時間がLFSR15の周期と等しくなるように調整してある。
The
つまり、実施の形態1と同様に、入力段のA/D変換器2から出力段のD/A変換器5までの遅延時間は、基準クロックに付加した周期的なゆれの周期と一致するので、周期的なゆれは出力アナログ信号に影響を与えない。
That is, as in the first embodiment, the delay time from the A /
したがって、この実施の形態2によれば、EMIスペクトラムのピークを低下させるクロックディザリング法を、PLL回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムに適用することができるので、EMIスペクトラムのピークを低下させることができる。 Therefore, according to the second embodiment, a clock dithering method for reducing the peak of the EMI spectrum is performed by digitally converting an analog signal as an input signal using the clock generated by the PLL circuit as a reference clock. Since it can be applied to a digital system that converts the processing result into an analog signal and outputs it, the peak of the EMI spectrum can be reduced.
なお、PLL回路に与える同期信号として、実施の形態1,2では、入力アナログ信号である映像信号に同期信号が含まれていることから、入力アナログ信号から同期信号を取り出す場合を示したが、これに限定されないことは言うまでもない。
As the synchronization signal given to the PLL circuit, in
以上のように、この発明にかかるデジタルシステムは、PLL回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、PLL回路が発生するクロックに含まれるジッタの影響を最小限に抑制するのに有用である。 As described above, the digital system according to the present invention uses the clock generated by the PLL circuit as a reference clock, digitally converts an analog signal as an input signal, performs digital processing, and converts the processing result to analog and outputs the result. In addition, it is useful for minimizing the influence of jitter included in the clock generated by the PLL circuit.
また、この発明にかかるデジタルシステムは、PLL回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、クロックディザリング法を適用してEMIスペクトラムのピークを低下させるのに有用である。 The digital system according to the present invention uses a clock generated by the PLL circuit as a reference clock, digitally converts an analog signal as an input signal to perform digital processing, and converts the processing result to analog and outputs the clock. It is useful for applying a dithering method to lower the peak of the EMI spectrum.
1 入力端子
2 A/D変換器
3 デジタル処理回路
4 遅延器
5 D/A変換器
6 同期分離回路
7 PLL回路
8 出力端子
9 クロックディザリング機能を含むPLL回路
10 位相比較器
11 ループフィルタ
12 加算器
13 VCO
14 分周器
15 LFSR(線形フィードバックレジスタ)
16 ランダム信号発生用のD/A変換器
DESCRIPTION OF
14
16 D / A converter for random signal generation
Claims (4)
前記A/D変換器から前記D/A変換器に至る信号経路に前記基準クロックに含まれるジッタの周期の倍数の時間分遅延させる遅延器、
を備えることを特徴とするデジタルシステム。 In a digital system having an A / D converter in an input stage and a D / A converter in an output stage, and performing digital processing using a clock generated by a PLL circuit as a reference clock,
A delay unit that delays a signal path from the A / D converter to the D / A converter by a time that is a multiple of a period of a jitter included in the reference clock;
A digital system comprising:
前記PLL回路は、電圧制御発振器が出力する前記基準クロックに周期的なゆれを付加するゆれ付加回路を備え、
前記A/D変換器から前記D/A変換器に至る信号経路に前記基準クロックに付加されたゆれの周期の倍数の時間分遅延させる遅延器を備える
ことを特徴とするデジタルシステム。 In a digital system having an A / D converter in an input stage and a D / A converter in an output stage, and performing digital processing using a clock generated by a PLL circuit as a reference clock,
The PLL circuit includes a fluctuation adding circuit for adding a periodic fluctuation to the reference clock output from the voltage controlled oscillator,
A digital system comprising: a delay unit that delays a signal path extending from the A / D converter to the D / A converter by a time that is a multiple of a period of fluctuation added to the reference clock.
4. The digital system according to claim 3, wherein the pseudo random number code generation circuit is a linear feedback shift register.
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JP2011181718A (en) * | 2010-03-02 | 2011-09-15 | Renesas Electronics Corp | Method of manufacturing semiconductor device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01142287U (en) * | 1988-03-19 | 1989-09-29 | ||
JPH1084252A (en) * | 1996-09-09 | 1998-03-31 | Sony Corp | Filter device and radio communication terminal equipment |
JP2000174620A (en) * | 1998-12-09 | 2000-06-23 | Nec Eng Ltd | Jitter suppression circuit |
JP2000261314A (en) * | 1999-03-11 | 2000-09-22 | Nec Ic Microcomput Syst Ltd | Pll circuit using clock dithering circuit |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01142287U (en) * | 1988-03-19 | 1989-09-29 | ||
JPH1084252A (en) * | 1996-09-09 | 1998-03-31 | Sony Corp | Filter device and radio communication terminal equipment |
JP2000174620A (en) * | 1998-12-09 | 2000-06-23 | Nec Eng Ltd | Jitter suppression circuit |
JP2000261314A (en) * | 1999-03-11 | 2000-09-22 | Nec Ic Microcomput Syst Ltd | Pll circuit using clock dithering circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011181718A (en) * | 2010-03-02 | 2011-09-15 | Renesas Electronics Corp | Method of manufacturing semiconductor device |
US8481430B2 (en) | 2010-03-02 | 2013-07-09 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
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