JP2006279748A

JP2006279748A - Digital system

Info

Publication number: JP2006279748A
Application number: JP2005098429A
Authority: JP
Inventors: Yoichi Asamoto; 洋一朝本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-03-30
Filing date: 2005-03-30
Publication date: 2006-10-12
Anticipated expiration: 2025-03-30
Also published as: JP4498963B2

Abstract

<P>PROBLEM TO BE SOLVED: To control a jitter influence included in a clock generated by a PLL circuit to the minimum in a digital system which regards the clock generated by the PLL circuit as a reference clock, applies a digital process by converting an analog signal of an input signal into a digital signal, and outputs the processed result by converting it into the analog one. <P>SOLUTION: A delay time of a delay apparatus 4 is adjusted so as that a total delay time of a digital processing circuit 3 and the delay apparatus 4 is equal to a period of the jitter of the clock. As the digital-processed signal is converted into the analog signal only by the time of a multiple of the jitter period included in the reference clock after delaying it thereby, the delay time from an A/D converter 2 of an input step to a D/A converter 5 of an output step coincides with the jitter period, and the influence of the jitter included in the clock to the output analog signal is controlled to the minimum. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、入力段にＡ／Ｄ変換器を、出力段にＤ／Ａ変換器をそれぞれ有し、ＰＬＬ回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムに関するものである。 The present invention relates to a digital system having an A / D converter in an input stage and a D / A converter in an output stage, and performing digital processing using a clock generated by a PLL circuit as a reference clock.

ＰＬＬ回路は、外部から与えられる同期信号に同期してクロック信号を発生する。そのため、ＰＬＬ回路は、同期信号にジッタ（周波数の変動）が含まれていると、ジッタを含むクロックを発生することになる。 The PLL circuit generates a clock signal in synchronization with a synchronization signal supplied from the outside. Therefore, the PLL circuit generates a clock including jitter when jitter (frequency fluctuation) is included in the synchronization signal.

ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムでは、基準クロックにジッタが含まれていると、システムの出力信号（アナログ信号）に悪影響を与えることになる。また、他の電子機器に対して電磁妨害（ＥＭＩ）を与えることになる。 In a digital system in which a clock generated by a PLL circuit is used as a reference clock, an analog signal that is an input signal is digitally converted to perform digital processing, and a processing result is converted to analog and output, jitter is included in the reference clock. The output signal (analog signal) of the system will be adversely affected. In addition, electromagnetic interference (EMI) is given to other electronic devices.

例えば、特許文献１では、ジッタを含む入力信号に迅速に応答してジッタ低減した出力クロック信号を得るジッタ抑圧回路として、位相比較器、ＶＣＯ及び分周器を共通使用し、スイッチにより切替可能なアナログＰＬＬ回路及びデジタルＰＬＬ回路を構成したジッタ抑圧回路が開示されている。 For example, in Patent Document 1, a phase comparator, a VCO, and a frequency divider are commonly used as a jitter suppression circuit that quickly responds to an input signal including jitter to obtain an output clock signal with reduced jitter, and can be switched by a switch. A jitter suppression circuit comprising an analog PLL circuit and a digital PLL circuit is disclosed.

また、特許文献２では、固定クロックに意図的にジッタ（ディザ）を与えてＥＭＩスペクトラムのピークを低下させるクロックディザリング回路を用いたＰＬＬ回路が提案されている。 Patent Document 2 proposes a PLL circuit using a clock dithering circuit that intentionally gives jitter (dither) to a fixed clock to reduce the peak of the EMI spectrum.

特開２０００−１７４６２０号公報JP 2000-174620 A 特開２０００−２６１３１４号公報JP 2000-261314 A

しかしながら、特許文献１に記載のようにＰＬＬ回路に工夫を加えてジッタを抑圧する方法では、特殊なＰＬＬ回路が必要となるので、実現が困難であり、また、実現するとすれば非常に高価なものになる。 However, the method of suppressing the jitter by devising the PLL circuit as described in Patent Document 1 requires a special PLL circuit, so that it is difficult to realize, and if it is realized, it is very expensive. Become a thing.

また、ＥＭＩ対策は重要であるので、この発明が対象とするデジタルシステムにおいてもクロックディザリング法を採用する必要がある。しかし、特許文献２に記載のクロックディザリング法をそのままこの発明が対象とするデジタルシステムに適用すると、Ｄ／Ａ変換された出力アナログ信号にクロックディザが影響するので、異なる観点からの工夫が必要であり、どのように構成するかが問題である。 Further, since EMI countermeasures are important, it is necessary to adopt the clock dithering method even in the digital system targeted by the present invention. However, if the clock dithering method described in Patent Document 2 is applied as it is to the digital system to which the present invention is applied, the clock dither affects the D / A converted output analog signal. It is a problem how to configure.

この発明は、上記に鑑みてなされたものであり、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制する機構を備えたデジタルシステムを得ることを目的とする。 The present invention has been made in view of the above. The clock generated by the PLL circuit is used as a reference clock, an analog signal as an input signal is digitally converted to perform digital processing, and the processing result is converted to analog and output. In this case, an object is to obtain a digital system having a mechanism for minimizing the influence of jitter included in a clock generated by a PLL circuit.

また、この発明は、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、クロックディザリング法を適用してもＤ／Ａ変換された出力アナログ信号にクロックディザが影響しないようにする機構を備えたデジタルシステムを得ることを目的とする。 In addition, the present invention uses a clock dithering method when a clock generated by a PLL circuit is used as a reference clock, an analog signal as an input signal is digitally converted to perform digital processing, and a processing result is converted to analog and output. An object of the present invention is to obtain a digital system having a mechanism for preventing clock dither from affecting the D / A converted output analog signal even when applied.

上述した目的を達成するために、この発明は、入力段にＡ／Ｄ変換器を、出力段にＤ／Ａ変換器をそれぞれ有し、ＰＬＬ回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムにおいて、前記Ａ／Ｄ変換器から前記Ｄ／Ａ変換器に至る信号経路に前記基準クロックに含まれるジッタの周期の倍数の時間分遅延させる遅延器を備えることを特徴とする。 In order to achieve the above-described object, the present invention has an A / D converter in an input stage and a D / A converter in an output stage, and performs digital processing using a clock generated by a PLL circuit as a reference clock. In the digital system, a delay unit that delays the signal path from the A / D converter to the D / A converter by a time that is a multiple of the period of the jitter included in the reference clock is provided.

この発明によれば、基準クロックに含まれるジッタ周期の倍数の時間分だけデジタル処理した信号を遅延させてからアナログ変換するので、入力段のＡ／Ｄ変換器２から出力段のＤ／Ａ変換器５までの遅延時間をジッタ周期と合致させることができ、出力アナログ信号に対するクロックに含まれるジッタの影響を最小限に抑えることができる。 According to the present invention, the digitally processed signal is delayed by an amount corresponding to a multiple of the jitter period included in the reference clock and then converted into an analog signal. Therefore, the A / D converter 2 in the input stage converts the D / A conversion in the output stage The delay time to the device 5 can be matched with the jitter period, and the influence of the jitter included in the clock on the output analog signal can be minimized.

この発明によれば、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムにおいて、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制することができるという効果を奏する。 According to the present invention, a PLL circuit is generated in a digital system in which a clock generated by a PLL circuit is used as a reference clock, an analog signal as an input signal is digitally converted and digitally processed, and a processing result is converted to analog and output. It is possible to minimize the influence of jitter included in the clock to be transmitted.

以下に図面を参照して、この発明にかかるデジタルシステムの好適な実施の形態を詳細に説明する。 Exemplary embodiments of a digital system according to the present invention will be described below in detail with reference to the drawings.

実施の形態１．
図１は、この発明の実施の形態１によるデジタルシステムの構成を示すブロック図である。図１では、映像信号をデジタル処理する場合の構成例が示されている。図２は、クロックにジッタが含まれている場合の図１に示すデジタルシステムの動作を説明するタイムチャートである。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing the configuration of a digital system according to Embodiment 1 of the present invention. FIG. 1 shows a configuration example in the case where a video signal is digitally processed. FIG. 2 is a time chart for explaining the operation of the digital system shown in FIG. 1 when jitter is included in the clock.

図１において、入力端子１には、アナログ信号である映像信号が入力される。また、出力端子８からアナログ信号である映像信号が出力される。同期分離回路６は、入力端子１から入力する映像信号に含まれる同期信号を取り出してＰＬＬ回路７に与える。ＰＬＬ回路７は、その同期信号に同期してクロックを発生する。 In FIG. 1, a video signal that is an analog signal is input to the input terminal 1. Also, a video signal that is an analog signal is output from the output terminal 8. The synchronization separation circuit 6 takes out the synchronization signal included in the video signal input from the input terminal 1 and gives it to the PLL circuit 7. The PLL circuit 7 generates a clock in synchronization with the synchronization signal.

入力端子１と出力端子８との間に直列に配置されるアナログ／デジタル変換（Ａ／Ｄ変換器）２、デジタル処理回路３及びデジタル／アナログ変換器（Ｄ／Ａ変換器）５は、それぞれ、ＰＬＬ回路７が発生するクロックを基準クロックとして動作する。そして、この実施の形態１では、デジタル処理回路３とＤ／Ａ変換器５との間に、遅延器４が設けられている。 An analog / digital converter (A / D converter) 2, a digital processing circuit 3 and a digital / analog converter (D / A converter) 5 arranged in series between the input terminal 1 and the output terminal 8 are respectively The clock generated by the PLL circuit 7 operates as a reference clock. In the first embodiment, a delay device 4 is provided between the digital processing circuit 3 and the D / A converter 5.

図２では、（ａ）所望クロックと、（ｂ）ＰＬＬ発生クロックと、（ｃ）ジッタと、（ｄ）入力アナログ信号例と、（ｅ）出力信号例１と、（ｆ）出力信号例１との各波形が示されている。 In FIG. 2, (a) a desired clock, (b) a PLL generation clock, (c) jitter, (d) an input analog signal example, (e) an output signal example 1, and (f) an output signal example 1 Each waveform is shown.

図２（ｂ）に示すように、ＰＬＬ回路７が発生するクロックには微少なジッタ（周波数の変動）がある。所望クロック（図２（ａ））は、固定的な周波数をもつクロックであるが、ＰＬＬ回路７が発生するクロックにジッタがあるので、映像のサンプリングポイントはゆれている（図２（ｄ））。 As shown in FIG. 2B, the clock generated by the PLL circuit 7 has a slight jitter (frequency fluctuation). The desired clock (FIG. 2 (a)) is a clock having a fixed frequency, but since the clock generated by the PLL circuit 7 has jitter, the sampling point of the video is fluctuated (FIG. 2 (d)). .

ＰＬＬ回路７のループフィルタはＬＰＦであるので、一般的にジッタは周期的な低域の周波数変動である（図２（ｃ））。ジッタの原因としては、様々なものがある。例えばビデオレコーダなどのテープ、ディスクなどの媒体から映像信号を取り出すものであれば、モータの回転むらによるワウ／フラッタなどがある。また、映像信号では黒っぽい絵柄と白っぽい絵柄とで直流（ＤＣ）レベルが変動するので、入力映像信号の低域のＤＣレベル変動による同期分離のずれなどもある。 Since the loop filter of the PLL circuit 7 is an LPF, the jitter is generally a periodic low frequency fluctuation (FIG. 2C). There are various causes of jitter. For example, if a video signal is taken out from a medium such as a tape or disk such as a video recorder, there is a wow / flutter due to uneven rotation of the motor. In addition, since the direct current (DC) level varies between a blackish picture and a whitish picture in the video signal, there is a synchronization separation shift due to a low DC level fluctuation of the input video signal.

そこで、遅延器４は、クロックのジッタ周期分遅延するように調整してある。具体的には、遅延器４の遅延時間は、デジタル処理回路３と遅延器４の合計遅延時間が基準クロックのジッタの周期と等しくなるように調整してある。 Therefore, the delay unit 4 is adjusted so as to delay by the jitter period of the clock. Specifically, the delay time of the delay unit 4 is adjusted so that the total delay time of the digital processing circuit 3 and the delay unit 4 is equal to the jitter cycle of the reference clock.

この場合、遅延器４の無い従来の構成では、例えば、Ａ／Ｄ変換からＤ／Ａ変換までの遅延時間がジッタ周期の半分であった場合、出力映像信号に対し基準クロックのジッタの影響が最大となる（図２（ｅ）：出力信号例１）。 In this case, in the conventional configuration without the delay unit 4, for example, when the delay time from A / D conversion to D / A conversion is half of the jitter cycle, the output video signal is affected by the jitter of the reference clock. (FIG. 2 (e): output signal example 1).

これに対して、上記のように調整した遅延器４を設ける場合では、Ａ／Ｄ変換からＤ／Ａ変換までの遅延時間がジッタ周期と合致しているので、出力映像信号に対し基準クロックのジッタの影響は最小となる（図２（ｆ）：出力信号例２）。 On the other hand, in the case where the delay device 4 adjusted as described above is provided, the delay time from A / D conversion to D / A conversion matches the jitter cycle, so that the reference clock of the output video signal is The influence of jitter is minimized (FIG. 2 (f): output signal example 2).

このように、実施の形態１によれば、基準クロックに含まれるジッタ周期の倍数の時間分だけデジタル処理した信号を遅延させてからアナログ変換するようにしたので、入力段のＡ／Ｄ変換器から出力段のＤ／Ａ変換器までの遅延時間をジッタ周期と合致させることができ、出力アナログ信号に対するクロックに含まれるジッタの影響を最小限に抑えることができる。 As described above, according to the first embodiment, since the digitally processed signal is delayed by an amount corresponding to a multiple of the jitter period included in the reference clock and then analog conversion is performed, the A / D converter in the input stage The delay time from the output stage to the D / A converter at the output stage can be matched with the jitter period, and the influence of jitter included in the clock on the output analog signal can be minimized.

実施の形態２．
図３は、この発明の実施の形態２によるデジタルシステムの構成を示すブロック図である。なお、図３では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。 Embodiment 2. FIG.
FIG. 3 is a block diagram showing a configuration of a digital system according to Embodiment 2 of the present invention. In FIG. 3, the same reference numerals are given to components that are the same as or equivalent to those shown in FIG. 1 (Embodiment 1). Here, the description will focus on the parts related to the second embodiment.

図３に示すように、この実施の形態２によるデジタルシステムでは、図１（実施の形態１）に示した構成において、ＰＬＬ回路７に代えて、ＰＬＬ回路９が設けられている。また、遅延器４での遅延時間は、実施の形態１とは異なっている。 As shown in FIG. 3, in the digital system according to the second embodiment, a PLL circuit 9 is provided instead of the PLL circuit 7 in the configuration shown in FIG. 1 (first embodiment). Further, the delay time in the delay unit 4 is different from that in the first embodiment.

図１（実施の形態１）に示したＰＬＬ回路７は、位相比較器１０，ループフィルタ１１，ＶＣＯ（電圧制御発振器）１３及び分周器１４のループで構成される一般的なものであるが、この実施の形態２によるＰＬＬ回路９では、ループフィルタ１１とＶＣＯ１３との間に加算器１２が設けられ、この加算器１２の他方の入力端側にランダム信号発生回路が設けられている。 The PLL circuit 7 shown in FIG. 1 (Embodiment 1) is a general circuit composed of a loop of a phase comparator 10, a loop filter 11, a VCO (voltage controlled oscillator) 13, and a frequency divider 14. In the PLL circuit 9 according to the second embodiment, an adder 12 is provided between the loop filter 11 and the VCO 13, and a random signal generation circuit is provided on the other input end side of the adder 12.

このランダム信号発生回路は、固定クロックに基づき周期的な擬似乱数符号を発生する例えば線形帰還シフトレジスタ（Linear Feedback Sift Register：ＬＦＳＲ）１５と、このＬＦＳＲ１５の出力をアナログ変換したランダム信号を加算器１２の他方の入力端に印加するＤ／Ａ変換器１６とで構成される。 The random signal generation circuit includes, for example, a linear feedback shift register (LFSR) 15 that generates a periodic pseudo-random code based on a fixed clock, and an adder 12 that converts a random signal obtained by analog conversion of the output of the LFSR 15. And a D / A converter 16 applied to the other input terminal.

このように構成されるＰＬＬ回路９では、加算器１２にて、ループフィルタ１１の出力にＤ／Ａ変換器１６が出力するランダム信号が加算され、それが制御電圧としてＶＣＯ１３に与えられるので、ＶＣＯ１３が出力するクロックはランダム信号の周期に対応したゆれが付加をされた状態になる。 In the PLL circuit 9 configured as described above, the adder 12 adds the random signal output from the D / A converter 16 to the output of the loop filter 11 and supplies it to the VCO 13 as a control voltage. The clock output from is in a state in which a fluctuation corresponding to the period of the random signal is added.

そして、遅延器４は、ＬＦＳＲ１５の周期分の遅延時間を持つように調整してある。具体的には、遅延器４の遅延時間は、デジタル処理回路３と遅延器４の合計遅延時間がＬＦＳＲ１５の周期と等しくなるように調整してある。 The delay unit 4 is adjusted to have a delay time corresponding to the period of the LFSR 15. Specifically, the delay time of the delay unit 4 is adjusted so that the total delay time of the digital processing circuit 3 and the delay unit 4 is equal to the cycle of the LFSR 15.

つまり、実施の形態１と同様に、入力段のＡ／Ｄ変換器２から出力段のＤ／Ａ変換器５までの遅延時間は、基準クロックに付加した周期的なゆれの周期と一致するので、周期的なゆれは出力アナログ信号に影響を与えない。 That is, as in the first embodiment, the delay time from the A / D converter 2 at the input stage to the D / A converter 5 at the output stage matches the period of the periodic fluctuation added to the reference clock. Periodic fluctuations do not affect the output analog signal.

したがって、この実施の形態２によれば、ＥＭＩスペクトラムのピークを低下させるクロックディザリング法を、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムに適用することができるので、ＥＭＩスペクトラムのピークを低下させることができる。 Therefore, according to the second embodiment, a clock dithering method for reducing the peak of the EMI spectrum is performed by digitally converting an analog signal as an input signal using the clock generated by the PLL circuit as a reference clock. Since it can be applied to a digital system that converts the processing result into an analog signal and outputs it, the peak of the EMI spectrum can be reduced.

なお、ＰＬＬ回路に与える同期信号として、実施の形態１，２では、入力アナログ信号である映像信号に同期信号が含まれていることから、入力アナログ信号から同期信号を取り出す場合を示したが、これに限定されないことは言うまでもない。 As the synchronization signal given to the PLL circuit, in Embodiments 1 and 2, since the synchronization signal is included in the video signal that is the input analog signal, the case where the synchronization signal is extracted from the input analog signal has been shown. Needless to say, the present invention is not limited to this.

以上のように、この発明にかかるデジタルシステムは、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制するのに有用である。 As described above, the digital system according to the present invention uses the clock generated by the PLL circuit as a reference clock, digitally converts an analog signal as an input signal, performs digital processing, and converts the processing result to analog and outputs the result. In addition, it is useful for minimizing the influence of jitter included in the clock generated by the PLL circuit.

また、この発明にかかるデジタルシステムは、ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力する場合に、クロックディザリング法を適用してＥＭＩスペクトラムのピークを低下させるのに有用である。 The digital system according to the present invention uses a clock generated by the PLL circuit as a reference clock, digitally converts an analog signal as an input signal to perform digital processing, and converts the processing result to analog and outputs the clock. It is useful for applying a dithering method to lower the peak of the EMI spectrum.

この発明の実施の形態１によるデジタルシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the digital system by Embodiment 1 of this invention. クロックにジッタが含まれている場合の図１に示すデジタルシステムの動作を説明するタイムチャートである。It is a time chart explaining operation | movement of the digital system shown in FIG. 1 in case a jitter is contained in a clock. この発明の実施の形態１によるデジタルシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the digital system by Embodiment 1 of this invention.

符号の説明Explanation of symbols

１入力端子
２Ａ／Ｄ変換器
３デジタル処理回路
４遅延器
５Ｄ／Ａ変換器
６同期分離回路
７ＰＬＬ回路
８出力端子
９クロックディザリング機能を含むＰＬＬ回路
１０位相比較器
１１ループフィルタ
１２加算器
１３ＶＣＯ
１４分周器
１５ＬＦＳＲ（線形フィードバックレジスタ）
１６ランダム信号発生用のＤ／Ａ変換器 DESCRIPTION OF SYMBOLS 1 Input terminal 2 A / D converter 3 Digital processing circuit 4 Delay device 5 D / A converter 6 Synchronous separation circuit 7 PLL circuit 8 Output terminal 9 PLL circuit including a clock dithering function 10 Phase comparator 11 Loop filter 12 Addition 13 VCO
14 Divider 15 LFSR (Linear Feedback Register)
16 D / A converter for random signal generation

Claims

入力段にＡ／Ｄ変換器を、出力段にＤ／Ａ変換器をそれぞれ有し、ＰＬＬ回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムにおいて、
前記Ａ／Ｄ変換器から前記Ｄ／Ａ変換器に至る信号経路に前記基準クロックに含まれるジッタの周期の倍数の時間分遅延させる遅延器、
を備えることを特徴とするデジタルシステム。 In a digital system having an A / D converter in an input stage and a D / A converter in an output stage, and performing digital processing using a clock generated by a PLL circuit as a reference clock,
A delay unit that delays a signal path from the A / D converter to the D / A converter by a time that is a multiple of a period of a jitter included in the reference clock;
A digital system comprising:

入力段にＡ／Ｄ変換器を、出力段にＤ／Ａ変換器をそれぞれ有し、ＰＬＬ回路が発生するクロックを基準クロックとしてデジタル処理を行うデジタルシステムにおいて、
前記ＰＬＬ回路は、電圧制御発振器が出力する前記基準クロックに周期的なゆれを付加するゆれ付加回路を備え、
前記Ａ／Ｄ変換器から前記Ｄ／Ａ変換器に至る信号経路に前記基準クロックに付加されたゆれの周期の倍数の時間分遅延させる遅延器を備える
ことを特徴とするデジタルシステム。 In a digital system having an A / D converter in an input stage and a D / A converter in an output stage, and performing digital processing using a clock generated by a PLL circuit as a reference clock,
The PLL circuit includes a fluctuation adding circuit for adding a periodic fluctuation to the reference clock output from the voltage controlled oscillator,
A digital system comprising: a delay unit that delays a signal path extending from the A / D converter to the D / A converter by a time that is a multiple of a period of fluctuation added to the reference clock.

前記ゆれ付加回路は、固定クロックに基づき周期的な擬似乱数符号を発生する擬似乱数符号発生回路と、前記擬似乱数符号をアナログ変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器が出力するランダム信号を前記電圧制御発振器の制御電圧に加算する加算器とを備えていることを特徴とする請求項２に記載のデジタルシステム。 The fluctuation adding circuit outputs a pseudo-random code generation circuit that generates a periodic pseudo-random code based on a fixed clock, a D / A converter that converts the pseudo-random code into analog, and an output from the D / A converter The digital system according to claim 2, further comprising an adder that adds a random signal to a control voltage of the voltage controlled oscillator.

前記擬似乱数符号発生回路は、線形帰還シフトレジスタであることを特徴とする請求項３に記載のデジタルシステム。

4. The digital system according to claim 3, wherein the pseudo random number code generation circuit is a linear feedback shift register.