JP2006278929A - フレキシブル回路基板の製造方法 - Google Patents
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Abstract
【課題】 配線層のファインピッチ化や多層化に容易に対応できるフレキシブル回路基板の製造方法を提供する。
【解決手段】 長手方向に搬送される長尺状の金属薄板10上に接続パッド18及びアライメントマークM1を形成した後に、接続パッド18を被覆する絶縁層20を形成する。次いで、アライメントマークM1を利用して、接続パッド18上に位置合わせされて配置されるビアホール20xを絶縁層20の部分に形成する。さらに、ビアホール20xを介して接続パッド18に接続されるn層(nは1以上の整数)のビルドアップ配線層を形成した後に、金属薄板10を除去して接続パッド18及び絶縁層20を露出させる。
【選択図】 図6
【解決手段】 長手方向に搬送される長尺状の金属薄板10上に接続パッド18及びアライメントマークM1を形成した後に、接続パッド18を被覆する絶縁層20を形成する。次いで、アライメントマークM1を利用して、接続パッド18上に位置合わせされて配置されるビアホール20xを絶縁層20の部分に形成する。さらに、ビアホール20xを介して接続パッド18に接続されるn層(nは1以上の整数)のビルドアップ配線層を形成した後に、金属薄板10を除去して接続パッド18及び絶縁層20を露出させる。
【選択図】 図6
Description
本発明はフレキシブル回路基板の製造方法に係り、さらに詳しくは、テープBGA、テープCSPなどのテープパッケージに適用できるフレキシブル回路基板の製造方法に関する。
従来、ポリイミドテープを基板に使用したテープBGA(Ball Grid Array)やテープCSP(Chip Size Package)などのテープパッケージがある。従来のテープパッケージの製造方法の一例は、図1(a)に示すように、まず、両面側に銅(Cu)層102a,102bが設けられたポリイミドテープ100を用意する。ポリイミドテープ100はリールから引き出されていわゆるリールツーリール方式で搬送されて各種の製造装置で処理される。
そして、図1(b)に示すように、ポリイミドテープ100の下面側に保護テープ104を貼り付けてポリイミドテープ100を補強する。続いて、レーザ加工により上面側のCu層102a及びポリイミドテープ100を加工することにより、ポリイミドテープ100にそれを貫通するスルーホール100xを形成する。
次いで、図1(c)に示すように、ポリイミドテープ100のスルーホール100x内及びCu層102a上にシード層(不図示)を形成し、それをめっき給電層に利用する電解めっきによって、ポリイミドテープ100のスルーホール100xを埋め込むCuからなる金属層106をCu層102a上に形成する。さらに、レジスト膜108を金属層106の上にパターニングした後に、そのレジスト膜108をマスクにして金属層106及びCu層102aをエッチングする。その後に、レジスト膜108が除去される。
これにより、図1(d)に示すように、ポリイミドテープ100のスルーホール100xを介して下面側のCu層102bに接続される配線層110aがポリイミドテープ100の上面に形成される。
次いで、図2(a)に示すように、ポリイミドテープ100の下面側に貼着された保護テープ104を剥がし、新たな保護テープ104aをポリイミドテープ100の上面側に貼り付ける。さらに、ポリイミドテープ100の下面側に露出したCu層102bの上にレジスト膜108aをパターニングし、それをマスクにしてCu層102bをエッチングした後に、レジスト膜108aを除去する。
これにより、図2(b)に示すように、ポリイミドテープ100の下面側にも配線層110bが形成され、ポリイミドテープ100のスルーホール100xを介して相互接続される配線層110a,110bがポリイミドテープ100の両面側にそれぞれ形成される。その後に、図2(c)に示すように、保護テープ104aを除去してポリイミドテープ100の上面側の配線層110aを露出させる。
次いで、図3(a)に示すように、ポリイミドテープ100の両面側に配線層110a,110bを被覆する絶縁層112a、112bをそれぞれ形成する。さらに、図3(b)に示すように、ポリイミドテープ100の両面側の絶縁層112a,112bをレーザでそれぞれ加工することにより、ポリイミドテープ100の両面側の配線層110a,110bに到達する深さのビアホール112x,112yをそれぞれ形成する。
その後に、図3(c)に示すように、セミアディティブ法などにより、ポリイミドテープ100の両面側に、絶縁層112a,112bのビアホール112x,112yを介して1層目の配線層110a,110bに接続される2層目の配線層114a,114bをそれぞれ形成する。そして、絶縁層と配線層を同様な方法で繰り返して形成することにより、ポリイミドテープ100の両面側にそのスルーホール100xを介して相互接続される所要層数の多層配線をそれぞれ形成することができる。
特開平9−283925号公報
特開2002−190543号公報
特開2004−363169号公報
特開平10−178271号公報
しかしながら、ポリイミドテープは元々剛性が弱いので、パッケージの薄型化のためにテープが薄膜化すると、リールツーリール搬送の際にテープが折れたり貼りついたりするなどして上手く搬送できなくなる場合がある。また、ポリイミドテープは、熱処理を伴う製造工程で伸縮するばかりではなく、搬送時にテンション(伸引処理)をかけるのでテープに伸びが発生しやすい。このため、配線層のさらなるファインピッチ化や多層化が進むと、ポリイミドテープの伸縮の影響によって層間(配線層とビアホール)を高精度に位置合わせして所望の多層配線層を形成することが困難になる。
以上のように、従来技術では、多層配線層を形成する際の位置合わせにおいてポリイミドテープの伸縮を考慮する必要があるので、配線層のさらなるファインピッチ化や多層化に容易に対応できないといった問題がある。
本発明は以上の課題を鑑みて創作されたものであり、配線層のファインピッチ化や多層化に容易に対応できるフレキシブル回路基板の製造方法を提供することを目的とする。
上記課題を解決するため、本発明はフレキジブル回路基板の製造方法に係り、長手方向に搬送される長尺状の金属薄板の上に接続パッド及びアライメントマークを形成する工程と、前記接続パッドを被覆する絶縁層を形成する工程と、前記アライメントマークを利用して、前記接続パッド上に位置合わせされて配置されるビアホールを前記絶縁層の部分に形成する工程と、前記ビアホールを介して前記接続パッドに接続されるn層(nは1以上の整数)のビルドアップ配線層を形成する工程と、前記金属薄板を除去して、前記接続パッド及び前記絶縁層を露出させる工程とを有することを特徴とする。
本発明では、リールから引き出されていわゆるリールツーリール方式で搬送される長尺状の金属薄板(銅薄板など)が仮の支持基板として使用される。金属薄板は可撓性とある程度の剛性を併せもつので、薄膜のポリイミテープをリールツーリール搬送で処理する場合と違って、製造工程で伸縮することがなく、しかも搬送時にトラブルが発生しにくい。
そして、金属薄板上に接続パッド及びアライメントマークが形成された後に、それらを被覆する絶縁層が形成される。続いて、金属薄板上のアライメントマークを利用する位置合わせによって接続パッド上の絶縁層の部分が特定され、その部分の絶縁層がレーザなどで加工されてビアホールが形成される。さらに、ビアホールを介して接続パッドに接続される所要のビルドアップ配線層が同様に位置合わせされて形成される。
金属薄板上に形成される接続パッドやアライメントマーク及び絶縁層は、伸縮などによって配置がずれるおそれがないので、ポリイミドテープを使用する場合よりも接続パッドやビアホールなどの位置合わせ精度を格段に向上させることができる。
その後に、仮の支持基板である金属薄板が除去されて、絶縁層をフレキシブル基板とするフレキシブル回路基板が得られる。
このように、本発明では、仮の支持基板である金属薄板上に形成されるアライメントマークを利用して、位置精度よくビルドアップ配線層を形成した後に、金属薄板を除去してフレキシブル回路基板を得るので、接続パッドや配線層のさらなるファインピッチ化や多層化に容易に対応できるようになる。
本発明のフレキシブル回路基板に半導体チップを実装するときの好適な態様では、ビルドアップ配線層の最上の配線層の接続部に半導体チップが実装され、下側に露出する接続パッドに外部接続端子が設けられる。半導体チップを実装する段階は、金属薄板を除去する前又は後のいずれであってもよい。
本発明の好適な態様では、接続パッド及びアライメントマークを形成する工程は、金属薄板の上に第1及び第2開口部を備えたレジスト膜を形成する工程と、第1及び第2開口部に露出する金属薄板の部分に電解めっきによって金属層を形成することにより、第1及び第2開口部に接続パッド及び前記アライメントマークをそれぞれ形成する工程と、レジスト膜を除去する工程とを含む。
また、レジスト膜の開口部内の金属薄板に凹部を設けておくことにより、外部接続端子を設けることなく、外側に突出する突起部を備えた接続パッドを得ることも可能である。
なお、特許文献1及び4には、金属板上に多層配線層を形成した後に、金属板を除去してフレキシブルな配線基板を製造する方法が記載されている。また、特許文献3には、金属テープ(アルミニウム)に多層配線層を形成した後に、金属テープを除去することが記載されている。
しかしながら、特許文献1、3及び4では、リールツーリール方式で搬送されるある程度の剛性をもつフレキシブルな金属薄板を仮の支持基板として使用し、その上に形成されるアライメントマークを利用して、最下に接続パッドを備えたビルドアップ配線層を高い位置合わせ精度で形成することに関しては何ら示唆されていない。
また、特許文献2には、長尺状の銅条の上に配線層を形成することが記載されているものの、最終的に銅条を基板として使用しており、絶縁層を基板とするフレキシブル回路基板を精度よく製造することに関しては何ら考慮されていない。このように、特許文献1〜4は本発明の構成を示唆するものではない。
以上説明したように、本発明では、フレキシブル回路基板の製造において、配線層のファインピッチ化や多層化に容易に対応できるようになる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
(第1の実施の形態)
図4〜図9は本発明の第1実施形態のフレキシブル回路基板の製造方法を示す断面図である。本発明の第1実施形態のフレキシブル回路基板の製造方法は、図4(a)に示すように、まず、リール(巻回体)5から引き出されて長手方向に搬送される長尺状の金属薄板10を用意する。金属薄板10としては、各種の金属材料を使用できるが、好適には可撓性を有する銅薄板が使用され、その厚みは0.1〜0.2mm程度である。
図4〜図9は本発明の第1実施形態のフレキシブル回路基板の製造方法を示す断面図である。本発明の第1実施形態のフレキシブル回路基板の製造方法は、図4(a)に示すように、まず、リール(巻回体)5から引き出されて長手方向に搬送される長尺状の金属薄板10を用意する。金属薄板10としては、各種の金属材料を使用できるが、好適には可撓性を有する銅薄板が使用され、その厚みは0.1〜0.2mm程度である。
本実施形態では、上記したようなリールツーリール方式で搬送される長尺状の金属薄板10が仮の支持基板として使用される。金属薄板10はリール5から引き出されてロール6によってテンション(伸引処理)がかけられた状態で各種の製造装置7内に搬送され、金属薄板10の上に配線層や絶縁層などが形成される。本実施形態の金属薄板10は可撓性とある程度の剛性を併せもつので、薄膜のポリイミテープをリールツーリール搬送で処理する場合と違って、搬送時にテンションをかけるとしても伸びることはないし、熱処理を伴う製造工程で伸縮することもなく、しかも搬送時にトラブルが発生しにくい。従って、後で説明するようにフォトリソグラフィやレーザ加工での高精度な位置合わせが可能になる。
その後に、図4(b)に示すように、金属薄板10の上に第1、第2開口部12x,12yが設けられたレジスト膜12を形成する。続いて、図4(c)に示すように、金属薄板10をめっき給電経路に使用する電解めっきで、レジスト膜12の第1、第2開口部12x、12y内に露出する金属薄板10の部分にニッケル(Ni)/金(Au)めっきを施すことによりバリアコンタクト層14を形成する。さらに、同様な方法により、バリアコンタクト層14上にCuめっき層16を形成して、バリアコンタクト層14とCuめっき層16とにより構成される接続パッド18を得る。このとき、接続パッド18の形成と同時に、レジスト膜12の第2開口部12y内にもバリアコンタクト層14とCuめっき層16とが形成されて、第1アライメントマークM1となる。その後に、レジスト膜12が除去される。なお、この工程では、接続パッド18を形成するだけでなく、接続パッド18に繋がる配線層を同時に形成するようにしてもよい。
本実施形態では、図5(a)に示すように、長尺状の金属薄板10の搬送方向(長手方向)に複数の半導体チップ搭載領域Eが形成されていき、個々の半導体チップ搭載領域Eに接続パッド18及び第1アライメントマークM1がそれぞれ形成される。そして、後述するように、金属薄板10の接続パッド18に接続されるビルドアップ配線層が形成され、半導体チップが搭載される後又は前に、金属薄板が除去され、露出した接続パッドに外部接続端子が設けられる。その後に、半導体チップ搭載領域Eの境界部分で切断されて個々の半導体装置が得られる。
また、図5(b)に示すように、長尺状の金属薄板10の幅方向に複数の半導体チップ搭載領域Eが設けられるようにしてもよい。
次いで、図4(d)に示すように、接続パッド18及び第1アライメントマークM1を被覆する第1絶縁層20を形成する。第1絶縁層20としては、硬化後にフレキシブル性を有する樹脂が使用され、例えば、エポキシ系樹脂、ポリイミド系樹脂、又はポリフェニレンエーテル系樹脂が使用される。そのような樹脂層の形成方法としては、接続パッド18が形成された金属薄板10の上に樹脂フィルムをラミネートした後、80〜140℃の温度で熱プレスして硬化させる方法がある。あるいは、樹脂層をスピンコート法又は印刷によって形成するようにしてもよい。
次いで、図6(a)に示すように、接続パッド18上の第1絶縁層20の部分をレーザで加工することにより、接続パッド18に到達する深さの第1ビアホール20xを形成する。第1絶縁層20のレーザ加工は、金属薄板10上に設けられた第1アライメントマークM1を利用することによって行われる。このとき、支持基板としてある程度の剛性をもつ金属薄板10が使用されることから、ポリイミドテープを基板とする場合と違って、金属薄板10には伸縮がほんど発生しないので、第1アライメントマークM1の位置がずれたりする不具合は発生しない。また、第1絶縁層20は金属薄板10に貼り付いているので、第1絶縁層20が伸縮することもない。従って、第1ビアホール20xは接続パッド18に高精度で位置合わせされて形成され、接続パッド18の微細化に容易に対応することができる。
また、第1ビアホール20xをレーザで形成する際に、第1アライメントマークM1上の第1絶縁層20の部分にホールパターンを形成して第2アライメントマークM2を得る。
なお、フォトリソグラフィ及びエッチングによって第1ビアホール20xを形成してもよい。この場合も、フォトリソグラフィ工程では第1アライメントマークM1を利用することにより、レジスト膜の開口部を接続パッド18に高精度に位置合わせした状態で第1絶縁層20上に形成することが可能になる。
続いて、図6(b)に示すように、第1絶縁層20の第1ビアホール20xを介して接続パッド18に接続される第1配線層22と第3アライメントマークM3を第1絶縁層20上に形成する。第1配線層22は、例えばセミアディティブ法によって形成される。詳しく説明すると、まず、無電解めっき又はスパッタ法により、Cuなどからなるシード層(不図示)をビアホール20x内及び第1絶縁層20上に形成する。その後に、第1配線層22が形成される部分に開口部が設けられたレジスト膜(不図示)をパターニングする。さらに、シード層をめっき給電層に利用する電解めっきによりレジスト膜の開口部内のシード層上に金属(Cu)層パターン(不図示)を形成する。続いて、レジスト膜を剥離した後に、金属層パターンをマスクにしてシード層をエッチングすることにより第1配線層22を得る。第1配線層22の形成においても、第2アライメントマークM2を利用して第1ビアホール20xに対して高精度に位置合わせされて形成される。なお、第1ビアホール20xをCuめっきで充填するようにしてもよい。
続いて、図6(c)及び(d)に示すように、第1配線層22を被覆する第2絶縁層24を形成した後に、第1配線層22上の第2絶縁層24の部分をレーザで加工することにより第2ビアホール24xと第4アライメントマークM4を形成する。第2絶縁層24は、上述した第1絶縁層20と同様にフレキシブル性を有する樹脂が使用される。第2ビアホール24xの形成においても、第3アライメントマークM3を使用するので、第2ビアホール24xが第1配線層22に対して高精度に位置合わせされて形成される。
次いで、図7(a)に示すように、第1配線層22の形成方法と同様な方法により、第2ビアホール24xを介して第1配線層22に接続される第2配線層26を第2絶縁層24上に形成する。このとき、第4アライメントマークM4上に第5アライメントマークM5が同時に形成される。
第2配線層26の形成においても、第4アライメントマークM4を使用するので、第2配線層26が第2ビアホール24xに対して高精度で位置合わせされて形成される。
続いて、図7(b)に示すように、第2配線層26の接続部になる部分に開口部28xが設けられたソルダレジストなどからなるカバーコート層28を形成する。カバーコート層28の開口部28xは第5アライメントマークM5によって第2配線層26に位置合わせされて形成される。さらに、カバーコート層28の開口部28xに露出する第2配線層26の部分にNi/Auめっきを施して接続部26aを形成する。
なお、上記した形態では、接続パッド18の上方に2層のビルドアップ配線層を形成したが、n層(nは1以上の整数)のビルドアップ配線層を形成してもよい。
さらに、図7(c)に示すように、金属薄板10を接続パッド18のバリアコンタクト層14及び第1絶縁層20に対して選択的に除去することにより、接続パッド18(バリアコンタクト層14)及び第1絶縁層20の下面を露出させる。金属薄板10のエッチングは、金属薄板10が銅からなる場合は、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウェットエッチングが採用され、金属薄板10がバリアコンタクト層14(Ni/Au層)及び第1絶縁層20に対して選択的にエッチングされる。
次いで、図8(a)に示すように、第2配線層26の接続部26aに半導体チップ30のバンプ30aをフリップチップ接続する。さらに、半導体チップ30の下側の隙間を埋め込むと共に、半導体チップ30を被覆するモールド樹脂32を形成する。
さらに、図8(b)に示すように、下面側に露出する接続パッド18にはんだボールを搭載するなどして外部接続端子34を設ける。その後に、前述した半導体チップ搭載領域E(図5(a)及び(b))の境界部分で図8(b)の構造体が切断されて個片化される。
以上により、半導体チップ30が実装された本実施形態のフレキシブル回路基板1が得られる。
上記した形態では、金属薄板10を除去した後に、半導体チップ30を実装するようにしたが、半導体チップ30を実装した後に、金属薄板10を除去してもよい。すなわち、図9(a)及び(b)に示すように、金属薄板10除去する前に、金属薄板10が残った剛性のある状態で、半導体チップ30のバンプ30aを第2配線層26の接続部26aにフリップチップ接続し、その後に、金属薄膜10を除去し、下面側に露出した接続パッド18に外部接続端子34を設けてもよい。
また、図10に示すように、半導体チップ30をフリップチップ接続する代わりに、半導体チップ30の接続部が上になるようにフェイスアップでカバーコート層28上に接着層34によって固着し、半導体チップ30の上面の接続部と第2配線層26の接続部26aとをワイヤボンディング法でのワイヤ36で電気的に接続するようにしてもよい。そして、半導体チップ30とワイヤ36を封止するモールド樹脂32が形成される。この形態の場合も、半導体チップ30を実装する工程は金属薄板10を除去する前又は後のいずれであってもよい。
以上、説明したように、本実施形態のフレキシブル回路基板の製造方法では、まず、リーツーリール方式で搬送される長尺状の金属薄板10が仮の支持基板として用意され、金属薄板10の上に最下に接続パッドを含む所望のビルドアップ配線層が高精度で形成される。その後に、金属薄板10が除去されて、フレキシブル性を有する絶縁層がフレキシブル基板として機能するフレキシブル回路基板が得られる。半導体チップは、金属薄板が除去される前又は後のいずれかの段階で実装される。そして、金属薄板が除去されて露出する接続パッドに外部接続端子が設けられる。
本実施形態の製造方法では、リールツーリール搬送される、可撓性と剛性を併せもつ金属薄板10の上にビルドアップ配線層を形成するので、ポリイミドテープを使用する場合と違って、熱処理を伴う製造工程で伸縮するおそれもないし、搬送時にテンションをかけるとしても伸びが発生することもなく、しかも搬送時にねじれたり貼りついたりすることもない。さらに、金属薄板10上にアライメントマークを形成し、それを利用して各層の位置合わせを行うようにしている。金属薄板10上に形成される配線層、アライメントマーク及び絶縁層は、伸縮などによって配置がずれることがないので、ポリイミドテープを使用する場合よりも接続パッドや配線層とビアホールとの位置合わせ精度を格段に向上させることができる。従って、フレキシブル回路基板の配線層のさらなるファインピッチ化や多層化に容易に対応できるようになる。
(第2の実施の形態)
図11〜図13は本発明の第2実施形態のフレキシブル回路基板の製造方法を示す断面図である。第2実施形態が第1実施形態と異なる点は、金属薄板の接続パッドが配置される部分に凹部を設けておき、接続パッドを形成する際にそれに繋がる突起部(外部接続端子)を同時に形成することにある。第2実施形態では、第1実施形態と同一工程についてはその詳しい説明を省略する。
図11〜図13は本発明の第2実施形態のフレキシブル回路基板の製造方法を示す断面図である。第2実施形態が第1実施形態と異なる点は、金属薄板の接続パッドが配置される部分に凹部を設けておき、接続パッドを形成する際にそれに繋がる突起部(外部接続端子)を同時に形成することにある。第2実施形態では、第1実施形態と同一工程についてはその詳しい説明を省略する。
第2実施形態のフレキシブル回路基板の製造方法は、図11(a)に示すように、まず、第1実施形態と同様に、金属薄板10の上に第1、第2開口部12x,12yが設けられたレジスト膜12を形成する。その後に、図11(b)に示すように、レジスト膜12をマスクにして、その第1、第2開口部12x、12yに露出する金属薄板10の部分をエッチングすることにより、接続パッドの突起部を形成するための第1凹部10aとアライメントマークを形成するための第2凹部10bを形成する。
あるいは、フォトリソフライフィ及びエッチングの代わりに、プレス加工によって金属薄板10に凹部10a、10bを形成してもよい。詳しく説明すると、図12(a)に示すように、凸部7a,7bを備えた上型7及び下型8を有する金型に金属薄板10を搬送し、金型で金属薄板10をプレス加工する。これにより、図12(b)に示すように、金属薄板10に第1凹部10a及び第2凹部10bが形成される。その後に、図12(c)に示すように、金属薄板10の第1、第2凹部10a,10bの上に開口部12x、12yがそれぞれ設けられたレジスト膜12を形成する。このように、金属薄板10にプレス加工を行った後に、レジスト膜12をパターニングしても、図11(b)と同様な構造体を得ることができる。
次いで、図11(c)の上図に示すように、金属薄板10をめっき給電経路に使用する電解めっきで、レジスト膜12の第1、第2開口部12x、12y内に露出する金属薄板10の部分にNi/Auめっきを施すことによりバリアコンタクト層14を形成する。さらに、同様な方法により、バリアコンタクト層14上にCuめっき層16を形成して金属薄板10の凹部10a,10b及びその上のレジスト膜12の開口部12x、12yを埋め込む。これにより、バリアコンタクト層14とCuめっき層16とにより接続パッド18が構成され、接続パッド18は金属薄板10側に突起部Pが設けられた状態で形成される。また、このとき、接続パッド18の形成と同時に、レジスト膜12の第2開口部12y内にもバリアコンタクト層14とCuめっき層16とが形成されて、第1アライメントマークM1となる。その後に、レジスト膜12が除去される。
あるいは、図11(c)の下図に示すように、金属薄板10の第1、第2凹部10a,10bにはんだ層を充填してバリアコンタクト層14とし、さらにレジスト膜の第1、第2開口部12x、12yにニッケル層11を介してCuめっき層16を形成してもよい。バリアコンタクト層14の他の材料としては、下から順に、金層/ニッケル層、金層/パラジウム層/ニッケル層、又はパラジウム層/ニッケル層、はんだ層/ニッケル層などの積層膜、もしくは、ニッケル層、金層、又はパラジウム層などの単層膜を使用してもよい。
続いて、図13(a)に示すように、第1実施形態の図4(d)及び図6(a)〜図7(b)までの工程を遂行することにより、接続パッド18に接続される第1、第2配線層22,26を含むビルドアップ配線層を高精度で位置合わせした状態で形成する。続いて、図13(b)に示すように、金属薄板10を接続パッド18及び第1絶縁層20に対して選択的に除去する。これにより、金属薄板10の第1凹部10aに埋め込まれた接続パッド18の突起部Pが第1絶縁層20の下面から突出した状態で露出して外部接続端子34となる。
その後に、図13(c)に示すように、第2配線層26の接続部26aに半導体チップ30のバンプ30aをフリップチップ接続し、さらに半導体チップ30を封止するモールド樹脂32を形成する。その後に、前述した半導体チップ搭載領域E(図5(a)及び(b))の境界部分で図13(c)の構造体が切断されて個片化される。
以上により、第2実施形態に係るフレキシブル回路基板1aが得られる。
なお、第1実施形態で説明したように、金属薄板10付きの剛性のある状態で半導体チップ30を実装し、その後に金属薄板10を除去してもよい。また、第1実施形態の図10で説明したように、半導体チップ30をフェイスアップで実装し、ワイヤ36で半導体チップ30と第2配線層26の接続部26aを接続するようにしてもよい。
第2実施形態においても第1実施形態と同様な効果を奏する。これに加えて、第2実施形態では、レジスト膜12の開口部12xの金属薄板10の部分に凹部10aを設けておくことにより、回路基板の下から突出する突起部Pを備えた接続パッド18が外部接続端子34となるため、特別に外部接続端子を形成する必要がない。バリアコンタクト層14にはんだ層を用いる場合、はんだ層がはんだボールの代わりとなるため、外部接続端子としてはんだボールを接合する工程が不要になる。特に、前述した図11(c)の下図のように、金属薄板10の凹部10aにはんだ層を充填する場合、第1絶縁層20の下面から突出するはんだ層を形成することができ、外部接続端子として好適に使用できる。
(第3の実施の形態)
図14〜図16は本発明の第3実施形態のフレキシブル回路基板の製造方法を示す断面図である。第3実施形態が第2実施形態と異なる点は、金属薄板の凹部に金属層を埋め込まずに層状に形成し、残りの凹部に樹脂を埋め込むことにある。第3実施形態において、第1及び第2実施形態と同一工程においてはその詳しい説明を省略する。
図14〜図16は本発明の第3実施形態のフレキシブル回路基板の製造方法を示す断面図である。第3実施形態が第2実施形態と異なる点は、金属薄板の凹部に金属層を埋め込まずに層状に形成し、残りの凹部に樹脂を埋め込むことにある。第3実施形態において、第1及び第2実施形態と同一工程においてはその詳しい説明を省略する。
まず、図14(a)に示すように、第2実施形態と同様な方法で、図11(b)と同様に金属薄板10上に第1、第2開口部12x、12yが設けられたレジスト膜12をパターニングした後に、金属薄板10に第1、第2凹部10a,10bを形成する。その後に、金属薄板10の第1、第2凹部10a,10bにバリアコンタクト層14とCuめっき層16を順次形成する。第3実施形態では、バリアコンタクト層14とCuめっき層16は金属薄板10の凹部10a,10bに埋め込まれて形成されるのではなく、層状に形成される。このとき同時に、金属薄板10の第2凹部10bにバリアコンタクト層14とCuめっき層16よりなる第1アライメントマークM1が形成される。その後に、図14(b)に示すように、レジスト膜12が除去される。
次いで、図14(c)に示すように、図14(b)の構造体の上面に樹脂フィルムを貼着するなどして第1絶縁層20を形成する。このとき、金属薄板10の第1、第2凹部10a、10bが第1絶縁層20で埋め込まれて平坦化される。続いて、図15(a)に示すように、第1アライメントマークM1を利用して位置合わせした状態で接続パッド18上の第1絶縁層20の部分をレーザなどで加工することにより、接続パッド18に到達する深さの第1ビアホール20xを形成する。このとき、第1アライメントマークM1上の第1絶縁層20の部分に第2アライメントマークM2が形成される。続いて、図15(b)に示すように、第1ビアホール20xを介して接続パッド18に接続される第1配線層22が第1絶縁層20上に位置合わせされて形成される。このとき同時に、第2アライメントマークM2上に第3アライメントマークM3が形成される。
さらに、図16(a)に示すように、第1実施形態の図6(c)〜図7(b)の工程を遂行することにより、第1配線層22に接続される第2配線層26を含むビルドアップ配線層を高精度で位置合わせした状態で形成する。続いて、図16(b)に示すように、金属薄板10を接続パッド18及び第1絶縁層20に対して選択的に除去する。これにより、金属薄板10の第1凹部10aの底部に形成された接続パッド18が第1絶縁層20の下面から突出した状態で露出して外部接続端子34となる。このように、第3実施形態の外部接続端子34は、第1絶縁層20からなるバンプの表面に層状に接続パッド18が形成されて構成される。
さらに、第2配線層26の接続部26aに半導体チップ30のバンプ30aをフリップチップ接続し、さらに半導体チップ30を封止するモールド樹脂32を形成する。その後に、前述した半導体チップ搭載領域E(図5(a)及び(b))の境界部分で図16(b)の構造体が切断されて個片化される。以上により、第3実施形態に係るフレキシブル回路基板1bが得られる。
なお、第1実施形態で説明したように、金属薄板10付きの剛性のある状態で半導体チップ30を実装し、その後に金属薄板10を除去してもよい。また、半導体チップ30をフェイスアップで実装し、ワイヤ36で半導体チップ30と第2配線層26の接続部26aを接続するようにしてもよい。
第3実施形態は、第2実施形態と同様に、特別の外部接続端子を設ける必要がない。それに加えて、第3実施形態では、金属薄板10の凹部10a,10b及びレジスト膜12の開口部12x、12yの全体にわたって金属層をめっきで埋め込む必要がないので、めっきを施す時間を短縮することができ、第2実施形態よりも製造コストの削減を図ることができる。
1,1a…フレキシブル回路基板、5…リール、6…ロール、7…上型、7a,7b…凸部、8…下型、10…金属薄板、10a,10b…凹部、12…レジスト膜、12x、12y…開口部、14…バリアコンタクト層、16…Cuめっき層、18…接続パッド、20…第1絶縁層、20x…第1ビアホール、22…第1配線層、24…第2絶縁層、24x…第2ビアホール、26…第2配線層、26a…接続部、28…オーバーコート層、28x…開口部、30…半導体チップ、30a…バンプ、32…モールド樹脂、34…外部接続端子、36…ワイヤ、P…突起部、M1〜M5…アライメントマーク。
Claims (12)
- 長手方向に搬送される長尺状の金属薄板の上に接続パッド及びアライメントマークを形成する工程と、
前記接続パッドを被覆する絶縁層を形成する工程と、
前記アライメントマークを利用して、前記接続パッド上に位置合わせされて配置されるビアホールを前記絶縁層の部分に形成する工程と、
前記ビアホールを介して前記接続パッドに接続されるn層(nは1以上の整数)のビルドアップ配線層を形成する工程と、
前記金属薄板を除去して、前記接続パッド及び前記絶縁層を露出させる工程とを有することを特徴とするフレキシブル回路基板の製造方法。 - 前記接続パッド及びアライメントマークを形成する工程は、
前記金属薄板の上に第1及び第2開口部を備えたレジスト膜を形成する工程と、
前記第1及び第2開口部に露出する前記金属薄板の部分に電解めっきによって金属層を形成することにより、前記第1及び第2開口部に前記接続パッド及び前記アライメントマークをそれぞれ形成する工程と、
前記レジスト膜を除去する工程とを含むことを特徴とする請求項1に記載のフレキシブル回路基板の製造方法。 - 前記ビアホールを形成する工程は、レーザ加工によって行うことを特徴とする請求項1に記載のフレキシブル回路基板の製造方法。
- 前記接続パッド及び前記アライメントマークを形成する工程において、
前記金属層の下に、前記金属薄板を除去する工程でエッチングストップ膜として機能するバリアコンタクト層を形成し、
前記金属薄板を除去する工程で、前記金属薄板を前記バリアコンタクト層及び前記絶縁層に対して選択的に除去することを特徴とする請求項2に記載のフレキシブル回路基板の製造方法。 - 前記金属薄板を除去する工程の後に、露出する前記接続パッドに外側に突出する接続端子を設ける工程をさらに有することを特徴とする請求項1に記載のフレキシブル回路基板の製造方法。
- 前記金属薄板上に第1及び第2開口部を備えたレジスト膜を形成する工程の後に、前記開口部に露出する前記金属薄板をエッチングして凹部を形成する工程をさらに有し、
前記金属薄板を除去することにより、前記接続パッドは接続端子となる突起部をもって形成されることを特徴とする請求項2に記載のフレキシブル回路基板の製造方法。 - 前記金属薄板には、前記レジスト膜の第1及び第2開口部に対応する部分にプレス加工によって形成された凹部が設けられており、
前記第1及び第2開口部を備えたレジスト膜を形成する工程において、前記金属薄板の凹部に前記レジスト膜の開口部を形成し、
前記金属薄板を除去することにより、前記接続パッドは、接続端子となる突起部をもって形成されることを特徴とする請求項2に記載のフレキシブル回路基板の製造方法。 - 前記金属薄板を除去する工程の前に、前記ビルドアップ配線層の最上の配線層の接続部に開口部が設けられたオーバーコート層を形成する工程をさらに有することを特徴とする請求項1に記載のフレキシブル回路基板の製造方法。
- 前記金属薄板を除去する工程の後に、前記ビルドアップ配線層の最上の配線層の接続部に半導体チップを接続する工程をさらに有することを特徴とする請求項8に記載のフレキシブル回路基板の製造方法。
- 前記金属薄板を除去する工程の前であって、オーバーコート層を形成する工程の後に、前記ビルドアップ配線層の最上の配線層の接続部に半導体チップを接続する工程をさらに有することを特徴とする請求項8に記載のフレキシブル回路基板の製造方法。
- 前記絶縁層はフレキシブル性を有することを特徴とする請求項1乃至10のいずれか一項に記載のフレキシブル回路基板の製造方法。
- 前記金属薄板及び前記金属層は銅からなり、前記バリアコンタクト層は、ニッケル層/金層、金層/ニッケル層、金層/パラジウム層/ニッケル層、ニッケル層、金層、パラジウム層、及びはんだ層/ニッケル層の群から選択されるいずれかであることを特徴とする請求項4に記載のフレキシブル回路基板の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009064973A (ja) * | 2007-09-06 | 2009-03-26 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
JP2009065116A (ja) * | 2008-05-12 | 2009-03-26 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び配線基板 |
JP2010123703A (ja) * | 2008-11-19 | 2010-06-03 | Furukawa Electric Co Ltd:The | キャリア付きプリント配線基板およびその製造方法 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8180460B2 (en) * | 2005-04-28 | 2012-05-15 | Second Sight Medical Products, Inc. | Flexible circuit electrode array |
TWI294678B (en) * | 2006-04-19 | 2008-03-11 | Phoenix Prec Technology Corp | A method for manufacturing a coreless package substrate |
TWI296843B (en) * | 2006-04-19 | 2008-05-11 | Phoenix Prec Technology Corp | A method for manufacturing a coreless package substrate |
TWI295842B (en) * | 2006-04-19 | 2008-04-11 | Phoenix Prec Technology Corp | A method for manufacturing a coreless package substrate |
TWI324033B (en) * | 2006-08-07 | 2010-04-21 | Unimicron Technology Corp | Method for fabricating a flip-chip substrate |
KR100790899B1 (ko) * | 2006-12-01 | 2008-01-03 | 삼성전자주식회사 | 얼라인 마크가 형성된 템플릿 및 그 제조 방법 |
KR20100043547A (ko) * | 2008-10-20 | 2010-04-29 | 삼성전기주식회사 | 필드 비아 패드를 갖는 코어리스 기판 및 그 제조방법 |
JP5557439B2 (ja) * | 2008-10-24 | 2014-07-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
TWI416636B (zh) * | 2009-10-22 | 2013-11-21 | Unimicron Technology Corp | 封裝結構之製法 |
JP5603600B2 (ja) * | 2010-01-13 | 2014-10-08 | 新光電気工業株式会社 | 配線基板及びその製造方法、並びに半導体パッケージ |
US20130168132A1 (en) * | 2011-12-29 | 2013-07-04 | Sumsung Electro-Mechanics Co., Ltd. | Printed circuit board and method of manufacturing the same |
FI124325B (fi) * | 2012-06-08 | 2014-06-30 | Tecnomar Oy | Laserprosessin kohdistuksen mittausmenetelmä |
US20160172562A1 (en) * | 2014-01-31 | 2016-06-16 | Sharp Laboratories Of America, Inc. | Method for forming Circuit-on-Wire |
WO2017099795A1 (en) * | 2015-12-11 | 2017-06-15 | Intel Corporation | Multi-layer flexible/stretchable electronic package for advanced wearable electronics |
US10477688B2 (en) | 2015-12-24 | 2019-11-12 | Intel Corporation | Stretchable electronic assembly |
EP3454631B1 (de) * | 2017-09-08 | 2020-03-25 | voestalpine Stahl GmbH | Verfahren zur herstellung eines elektrischen anschlusskontakts an einem beschichteten blech |
CN109600938B (zh) * | 2018-12-28 | 2021-04-02 | 郑州云海信息技术有限公司 | 一种pcb布局的自动控制方法及装置 |
CN114365584A (zh) * | 2020-06-29 | 2022-04-15 | 庆鼎精密电子(淮安)有限公司 | 线路板及其制作方法 |
-
2005
- 2005-03-30 JP JP2005098938A patent/JP2006278929A/ja not_active Withdrawn
-
2006
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009064973A (ja) * | 2007-09-06 | 2009-03-26 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
JP2009065116A (ja) * | 2008-05-12 | 2009-03-26 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び配線基板 |
JP2010123703A (ja) * | 2008-11-19 | 2010-06-03 | Furukawa Electric Co Ltd:The | キャリア付きプリント配線基板およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
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KR20060106710A (ko) | 2006-10-12 |
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