JP2006275953A - Geomagnetism sensor and geomagnetism sensor correction method - Google Patents
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Abstract
Description
本発明は、例えば、携帯電話機に方位測定用として搭載され、ヒューズメモリに格納されたオフセット値を使用して測定値を補正する地磁気センサおよび地磁気センサの補正方法に関する。 The present invention relates to a geomagnetic sensor and a correction method for a geomagnetic sensor, which are mounted on a mobile phone for use in orientation measurement, for example, and correct a measurement value using an offset value stored in a fuse memory.
近年、地磁気を検出する地磁気センサを備え、この地磁気センサによって検出された地磁気に基づいて方位測定を行う携帯電話機等の携帯情報端末が知られている。測定された方位は、例えば地図の表示に利用される。一例として挙げると、位置検出を行うＧＰＳ（Global Positioning System）システムによって得た現在位置情報に基づいた地図を、携帯電話機の向き（方位）に合わせて表示する機能を有する携帯電話機が登場している。 2. Description of the Related Art In recent years, portable information terminals such as mobile phones that include a geomagnetic sensor that detects geomagnetism and perform azimuth measurement based on the geomagnetism detected by the geomagnetic sensor are known. The measured orientation is used for display of a map, for example. As an example, mobile phones having a function of displaying a map based on current position information obtained by a GPS (Global Positioning System) system that performs position detection in accordance with the orientation (direction) of the mobile phone have appeared. .
ところで、地磁気センサの特性は、チップ毎に異なっており、この特性は何らかの手段により補正されるべきものである。例えば、感度方向として水平面内の二軸（Ｘ軸、Ｙ軸方向）の感磁方向を持つ地磁気センサを搭載した携帯電話機を一定の磁場の下、水平に保ったままゆっくりと等速度にて１周以上回転させるときの出力が描く円を方位円という。このような方位円は、理想的にはＸ軸、Ｙ軸の交差する原点を中心とし、所定の半径を有するものとなる。しかし、上述したように、地磁気センサの特性はチップ毎に異なっており、また、携帯電話機内部に磁場が存在し、この特性の差および上述した磁場が存在するために、かかる方位円の中心は原点からシフトする。このシフトをオフセットといい、このシフト値をオフセット値という。このようなオフセットがあると、地磁気センサの測定値に基づいてオフセットがないことを前提として算出した方位は、実際の方位と異なってしまう。そのため、地磁気センサは測定値から該オフセットを補正している。 Incidentally, the characteristics of the geomagnetic sensor differ from chip to chip, and this characteristic should be corrected by some means. For example, a cellular phone equipped with a geomagnetic sensor having two magnetic axes in the horizontal plane (X-axis and Y-axis directions) as the sensitivity direction is slowly 1 at a constant speed while keeping it horizontal under a constant magnetic field. The circle drawn by the output when rotating more than one turn is called the azimuth circle. Such an azimuth circle ideally has a predetermined radius centered at the origin where the X and Y axes intersect. However, as described above, the characteristics of the geomagnetic sensor differ from chip to chip, and there is a magnetic field inside the mobile phone. Because of this characteristic difference and the above-described magnetic field, the center of the azimuth circle is Shift from the origin. This shift is called an offset, and this shift value is called an offset value. If there is such an offset, the azimuth calculated on the assumption that there is no offset based on the measured value of the geomagnetic sensor will be different from the actual azimuth. Therefore, the geomagnetic sensor corrects the offset from the measured value.
ここで、地磁気センサの測定値からのオフセットの補正は、該携帯電話機を回転させて得られる複数の測定値からディジタル的な演算によって求められるオフセット値を、測定値から減算することにより行われるので、該補正に用いられるオフセット値を地磁気センサに記憶しておくことが必要となる。そのため、従来における地磁気センサは、地磁気（磁場）を検出する地磁気センサ素子に、該地磁気センサ素子の測定値からオフセット値を算出する演算部および該オフセット値をＡ／Ｄ（Analog／Digital）変換するＡ／ＤコンバータならびにＡ／Ｄ変換されたオフセット値を記憶するＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）を組み合わせて１チップ上に構成される。 Here, the correction of the offset from the measured value of the geomagnetic sensor is performed by subtracting the offset value obtained by digital calculation from a plurality of measured values obtained by rotating the mobile phone from the measured value. Therefore, it is necessary to store the offset value used for the correction in the geomagnetic sensor. Therefore, the conventional geomagnetic sensor converts the offset value from the measurement value of the geomagnetic sensor element to the geomagnetic sensor element for detecting the geomagnetism (magnetic field) and A / D (Analog / Digital) conversion of the offset value. An A / D converter and an EEPROM (Electronically Erasable and Programmable Read Only Memory) that stores the A / D converted offset value are combined on one chip.
しかしながら、従来の地磁気センサにおいて、前述したオフセット値が記憶されているＥＥＰＲＯＭは、記憶部にトンネル絶縁膜のような薄い酸化膜を付けたり、チップにビット線やワード線を形成するためのポリシリコン層やメタル層を何層も積層するため、該チップを製造するのに特殊なプロセスを必要とするため、チップ単価が高くなるという問題があった。また、ＥＥＰＲＯＭは、書き込みのための高電圧化回路や書き込み回路等を必要とし、そのために、チップサイズが大きくなり、地磁気センサがＥＥＰＲＯＭを駆動するシステムが大規模になるという問題もあった。 However, in the conventional geomagnetic sensor, the above-described EEPROM in which the offset value is stored is polysilicon for forming a thin oxide film such as a tunnel insulating film in the storage section or forming a bit line or a word line on the chip. Since many layers and metal layers are laminated, a special process is required to manufacture the chip, and there is a problem that the unit price of the chip becomes high. In addition, the EEPROM requires a high voltage circuit, a writing circuit, and the like for writing, which causes a problem that the chip size increases and the system in which the geomagnetic sensor drives the EEPROM becomes large.
本発明は、上記事情を考慮してなされたもので、その目的は、ヒューズメモリを内蔵してオフセット値等を格納することによりチップを製造するのに特殊なプロセスを必要とすることなく、メモリ全体のシステムの小規模化を図り、もっと小型で低価格な地磁気センサおよび地磁気センサの補正方法を提供することにある。 The present invention has been made in view of the above circumstances, and its purpose is to provide a memory without a special process for manufacturing a chip by incorporating a fuse memory and storing an offset value or the like. It is an object of the present invention to provide a geomagnetic sensor and a correction method for a geomagnetic sensor that are smaller and less expensive by reducing the size of the entire system.
上記目的を達成するために、この発明では、以下の手段を提案している。
請求項１に係る発明は、地磁気を検出する地磁気検知手段と、選択的に電気的切断もしくは接続が可能であり、その電気的切断もしくは接続の状態により所定のデータを記憶するヒューズメモリと、製造時に、前記地磁気検知手段の測定値を入力し、前記測定値に基づいて地磁気検知手段の測定値の温度特性を補正する補正値を求めて、前記補正値に応じて前記ヒューズメモリの電気的切断を行うことにより、前記補正値を前記ヒューズメモリに書き込む補正データ書込手段と、製造後の実使用時に、前記ヒューズメモリから前記補正値を読み出す補正データ読出手段と、前記実使用時に、前記地磁気検知手段の測定値を入力し、前記補正データ読み出し手段によって読み出された補正値に基づいて前記地磁気検知手段の測定値の補正を行う補正手段とを備えたことを特徴とする。
この発明によれば、地磁気センサの製造時において、補正データ書込手段が地磁気検知手段の測定値から該測定値を補正する補正値を求めて、ヒューズメモリを用いて、該補正値に応じて物理的にヒューズを切断することによって該補正値の保存性を確保しつつ書き込み、地磁気センサの実使用時において、補正データ読出手段がヒューズメモリから、補正値を読み出し、補正手段が該補正値に基づいて地磁気検知手段の測定値を補正する。
In order to achieve the above object, the present invention proposes the following means.
The invention according to
According to this invention, at the time of manufacturing the geomagnetic sensor, the correction data writing means obtains a correction value for correcting the measurement value from the measurement value of the geomagnetism detection means, and uses the fuse memory in accordance with the correction value. The correction value reading means reads out the correction value from the fuse memory during actual use of the geomagnetic sensor, and the correction means sets the correction value to the correction value while physically storing the correction value by cutting the fuse. Based on this, the measured value of the geomagnetism detecting means is corrected.
請求項２に係る発明は、請求項１に記載の地磁気センサの測定値を補正する地磁気センサの補正方法であって、前記地磁気センサが温度を検知する温度測定手段をさらに備え、前記地磁気センサの製造時に、予め前記温度測定手段の感度特性を求め、前記ヒューズメモリに記憶するステップと、前記ヒューズメモリに記憶されている感度特性データにより、前記温度測定手段の感度特性を補正するステップと、前記地磁気センサの温度による磁気感度のオフセットを補正し、前記補正されたオフセットを前記ヒューズメモリに記憶するステップとを有することを特徴とする。
この発明によれば、地磁気センサに設けられ、地磁気センサの製造時に、予め温度測定手段の感度特性が求められてヒューズメモリに記憶され、該感度特性データにより、温度測定手段の感度特性が補正され、該温度によって、温度特性を有する地磁気センサの温度によるオフセットが補正されて、該オフセットがヒューズメモリに記憶される。
The invention according to
According to the present invention, the sensitivity characteristic of the temperature measuring means is provided in the geomagnetic sensor, and stored in the fuse memory in advance when the geomagnetic sensor is manufactured, and the sensitivity characteristic of the temperature measuring means is corrected by the sensitivity characteristic data. The offset due to the temperature of the geomagnetic sensor having temperature characteristics is corrected by the temperature, and the offset is stored in the fuse memory.
請求項３に係る発明は、請求項１に記載の地磁気センサの測定値を補正する地磁気センサの補正方法であって、前記地磁気センサの製造時に、ゼロ磁場における測定値に基づいて、測定値の補正を行うステップを有することを特徴とする。
この発明によれば、地磁気センサの製造時に、ゼロ磁場における測定値に基づいて、測定値が補正される。
The invention according to
According to this invention, at the time of manufacturing the geomagnetic sensor, the measurement value is corrected based on the measurement value in the zero magnetic field.
請求項１に記載の発明によれば、ヒューズメモリによって記憶された地磁気検知手段の測定値の補正値に基づいて地磁気検知手段の測定値が補正され、地磁気検知手段の測定値を精度よく得ることができる効果がある。また、従来の地磁気センサのように、オフセット値をＥＥＰＲＯＭに記憶するのに比して、チップを製造するのに特殊なプロセスを必要とすることなく、チップを通常のＣ−ＭＯＳのプロセスを用いて製造することができる効果がある。また、書き込みのための高電圧化回路や書き込み回路等を不要として、メモリの駆動のシステムの小規模化を図ることができる効果がある。また、物理的にヒューズが切断されることにより補正値が記憶されるので、該補正値の経時変化を皆無にすることができる効果がある。 According to the first aspect of the present invention, the measurement value of the geomagnetism detection means is corrected based on the correction value of the measurement value of the geomagnetism detection means stored by the fuse memory, and the measurement value of the geomagnetism detection means can be obtained with high accuracy. There is an effect that can. Further, as compared with the case where the offset value is stored in the EEPROM as in the case of the conventional geomagnetic sensor, the chip is used in a normal C-MOS process without requiring a special process for manufacturing the chip. There is an effect that can be manufactured. Further, there is an effect that it is possible to reduce the size of a memory driving system by eliminating the need for a high voltage circuit or a writing circuit for writing. Further, since the correction value is stored by physically cutting the fuse, there is an effect that the change of the correction value with time can be eliminated.
請求項２に記載の発明によれば、地磁気センサの感度特性データがヒューズメモリに記憶された温度測定手段によって、地磁気センサのオフセットが補正されて、該オフセットがヒューズメモリに記憶され、該オフセットによって地磁気センサの測定値が補正されるので、地磁気センサの測定を、温度に対しても、チップ毎に正確に行うことができる効果がある。 According to the second aspect of the present invention, the offset of the geomagnetic sensor is corrected by the temperature measuring means in which the sensitivity characteristic data of the geomagnetic sensor is stored in the fuse memory, and the offset is stored in the fuse memory. Since the measurement value of the geomagnetic sensor is corrected, there is an effect that the measurement of the geomagnetic sensor can be accurately performed for each chip even for the temperature.
請求項３に記載の発明によれば、この発明によれば、地磁気センサの製造時に、ゼロ磁場における測定値を校正して、より正確な測定をすることができる効果がある。
According to the invention described in
以下、本明細書中においては、電気的接続状態を切断状態とするいわゆるヒューズと、電気的切断状態を接続状態とするアンチヒューズとを特に区別なくヒューズと呼び、かかる構造を利用したメモリをヒューズメモリと呼ぶことにする。 Hereinafter, in this specification, a so-called fuse in which the electrical connection state is disconnected and an antifuse in which the electrical disconnection state is connected are referred to as a fuse without particular distinction, and a memory using such a structure is referred to as a fuse. This is called memory.
尚、「物理的にヒューズが切断される」とは、ヒューズ素子の電気的切断が実行される手段が、電気的に行われるもの、レーザビームのようなエネルギービームによるもの、電子銃による電子ビームやＦＩＢ（Focused Ion Beam）のような荷電ビームによるもの等を含む物理的な手段を用いて、ヒューズ素子を形成する材料の電気的接続を切断、あるいは実質的に切断されたと判断される程度に高抵抗とすることにより、電気的導通性が阻害された状態に至らせることを指す。 Note that “physically blown fuse” means that the means for electrically cutting the fuse element is electrically performed, by an energy beam such as a laser beam, or by an electron beam by an electron gun. To the extent that the electrical connection of the material forming the fuse element is cut or substantially judged to have been cut using physical means including a charged beam such as FIB (Focused Ion Beam) By making it high resistance, it points out to reach the state where electrical conductivity was inhibited.
以下、図面を参照し、この発明の第１の実施形態について説明する。
図１に示すように、本実施形態における地磁気センサ１、地磁気センサ１の制御を行うコントロールロジック回路１１（補正データ書込手段）（補正データ読出手段）（補正手段）と、例えば、ＧＭＲ（Giant Magnetoresistive）素子からなり、互いに直交するＸ軸、Ｙ軸の各々の軸方向（感磁方向）の地磁気を検出する地磁気センサ素子およびＡ／Ｄ（Analog／Digital）コンバータから構成される地磁気センサ回路１２（地磁気検知手段）と、ヒューズメモリ１３とからなり、１チップ上に構成される。
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
As shown in FIG. 1, the
地磁気センサ回路１２は地磁気センサ素子が得たＸ軸方向およびＹ軸方向の磁場の測定値をＡ／ＤコンバータによってＡ／Ｄ変換し、コントロールロジック回路１１に出力する。コントロールロジック回路１１は、地磁気センサ１の携帯電話機への搭載時に、該携帯電話機が回転している情況において、地磁気センサ回路１２から周囲磁場に対する複数の測定値を読み込み、該測定値に基づいて地磁気センサ回路１２のオフセット値を求めて、該値をヒューズメモリ１３に記憶させる。
The
また、コントロールロジック回路１１は、オフセット値をヒューズメモリ１３から読み出し、該値と地磁気センサ回路１２からの測定値とを演算することにより、地磁気センサ回路１２からの測定値をディジタル的に補正する。
Further, the
尚、地磁気センサ１には図示しない物理量センサが設けられ、該物理量センサは温度センサ（温度測定手段）を含む。コントロールロジック回路１１は該温度センサからの周囲温度データを読み出し、該周囲温度に対するオフセット値をヒューズメモリ１３に書き込み、また、該周囲温度に対するオフセット値をヒューズメモリ１３から読み出す。
The
ヒューズメモリ１３は、図２（ａ）に示す記憶単位ＭＵａを、記憶容量のビット数だけ有する。例えば、記憶容量が３２ビットのヒューズメモリ１３は、記憶単位ＭＵａを３２個有する。記憶単位ＭＵａは、Ｎ−チャンネルのＭＯＳトランジスタＮ1と、地磁気センサ１の電源電圧ＶDDに接続された端子Ｔaと、ＭＯＳトランジスタのドレインに接続された端子Ｔbとの間に挿入されたヒューズＦｕとから構成される。ヒューズＦｕはポリサイド（ポリシリコン）によって形成されている。ＭＯＳトランジスタＮ1のゲートに書き込み電圧入力端ＩｐＷrが接続され、ＭＯＳトランジスタＮ1のドレインにデータ出力端ＯｐＤが接続される。尚、ＭＯＳトランジスタＮ1は、ゲートによってＯＮしたときに、ヒューズＦｕを切断するのに必要な熱を発生する電流をドレインとソースとの間に流すことができるようなサイズにてチップ上に形成される。例えば、ＭＯＳトランジスタＮ1は、チャンネル長：Ｌ＝０．６５μｍ、チャンネル幅：Ｗ＝１４０μｍにて形成される。
The
記憶単位ＭＵａにおいて、電源電圧ＶDDを印加した状態にて、書き込み電圧入力端ＩｐＷrからＭＯＳトランジスタのゲートにＭＯＳトランジスタＮ1がＯＮする電圧（ＭＯＳトランジスタＮ1の閾値）以上の電圧を印加すると、ＭＯＳトランジスタＮ1がＯＮして、ドレインとソースとの間に流れる電流による発熱によって、ヒューズＦｕが切断される。この結果、記憶単位ＭＵａは、図２（ｂ）に示すようにヒューズＦｕが削除された構成となる。以下、これを記憶単位ＭＵｂという。一方、書き込み電圧入力端ＩｐＷrからＭＯＳトランジスタのゲートにＭＯＳトランジスタＮ1の閾値以下の電圧を印加すると、ＭＯＳトランジスタＮ1がＯＦＦして、ドレインとソースとの間に電流が流れず、ヒューズＦｕは切断されない。以上のように、書き込み電圧入力端ＩｐＷrにＭＯＳトランジスタＮ1の閾値以上の電圧が入力された場合のみ、ヒューズＦｕが切断され、記憶単位ＭＵｂの構成をなすことになる。 In the storage unit MUa, when a voltage equal to or higher than the voltage at which the MOS transistor N1 is turned on (threshold of the MOS transistor N1) is applied from the write voltage input terminal IpWr to the gate of the MOS transistor with the power supply voltage VDD applied, the MOS transistor N1 Is turned on, and the fuse Fu is cut by heat generated by the current flowing between the drain and the source. As a result, the storage unit MUa has a configuration in which the fuse Fu is deleted as shown in FIG. Hereinafter, this is referred to as a storage unit MUb. On the other hand, when a voltage lower than the threshold value of the MOS transistor N1 is applied from the write voltage input terminal IpWr to the gate of the MOS transistor, the MOS transistor N1 is turned off, no current flows between the drain and the source, and the fuse Fu is not cut. . As described above, only when a voltage higher than the threshold value of the MOS transistor N1 is input to the write voltage input terminal IpWr, the fuse Fu is cut and the storage unit MUb is configured.
次に、上述した記憶単位ＭＵａにおいて、書き込み電圧入力端ＩｐＷrにＭＯＳトランジスタＮ1の閾値以下の電圧を印加した状態にて電源電圧ＶDDを印加すると、ＭＯＳトランジスタＮ1がＯＦＦしているため、電源電圧ＶDDがヒューズＦｕを介してデータ出力端ＯｐＤに現れる。このとき、データ出力端ＯｐＤに接続されているＣ−ＭＯＳ（Complementary ＭＯＳ）ロジック回路の入力端の入力抵抗が高いため、データ出力端ＯｐＤから流れ出る電流（吐き出し電流）は殆どなく、該電流によってヒューズＦｕが切断されることはない。 Next, in the above-described storage unit MUa, when the power supply voltage VDD is applied to the write voltage input terminal IpWr with a voltage lower than the threshold value of the MOS transistor N1, the MOS transistor N1 is turned off, so that the power supply voltage VDD Appears at the data output terminal OpD through the fuse Fu. At this time, since the input resistance of the input terminal of the C-MOS (Complementary MOS) logic circuit connected to the data output terminal OpD is high, there is almost no current flowing out from the data output terminal OpD (discharge current). Fu is not cut.
一方、上述した記憶単位ＭＵｂにおいて、書き込み電圧入力端ＩｐＷrにＭＯＳトランジスタＮ1の閾値以下の電圧を印加した状態にて電源電圧ＶDDを印加しても、ＭＯＳトランジスタＮ1がＯＦＦしており、且つ、ヒューズＦｕが切断しているために、電源電圧ＶDDはデータ出力端ＯｐＤに伝達されない。 On the other hand, in the memory unit MUb described above, even if the power supply voltage VDD is applied to the write voltage input terminal IpWr with a voltage lower than the threshold value of the MOS transistor N1, the MOS transistor N1 is OFF and the fuse Since Fu is disconnected, the power supply voltage VDD is not transmitted to the data output terminal OpD.
以上のように、記憶単位ＭＵａにおいて、電源電圧ＶDDを印加した状態にて、書き込み電圧入力端ＩｐＷrにＭＯＳトランジスタＮ1の閾値以上の電圧を印加することによってヒューズＦｕが切断されて、記憶単位ＭＵｂをなし、記憶単位ＭＵｂにおいて、書き込み電圧入力端ＩｐＷrにＭＯＳトランジスタＮ1の閾値以下の電圧を印加した状態にて電源電圧ＶDDを印加すると、データ出力端ＯｐＤに電圧が出力されないことになる。一方、記憶単位ＭＵａにおいて、電源電圧ＶDDを印加した状態にて、書き込み電圧入力端ＩｐＷrにＭＯＳトランジスタＮ1の閾値以下の電圧を印加することによってヒューズＦｕが切断されず、記憶単位ＭＵａにおいて、書き込み電圧入力端ＩｐＷrにＭＯＳトランジスタＮ1の閾値以下の電圧を印加した状態にて電源電圧ＶDDを印加すると、データ出力端ＯｐＤに電源電圧ＶDDが出力されることになる。 As described above, in the storage unit MUa, when the power supply voltage VDD is applied, the fuse Fu is cut by applying a voltage equal to or higher than the threshold value of the MOS transistor N1 to the write voltage input terminal IpWr, and the storage unit MUb is stored. None, in the storage unit MUb, if the power supply voltage VDD is applied to the write voltage input terminal IpWr while applying a voltage equal to or lower than the threshold value of the MOS transistor N1, no voltage is output to the data output terminal OpD. On the other hand, in the storage unit MUa, the fuse Fu is not cut by applying a voltage equal to or lower than the threshold value of the MOS transistor N1 to the write voltage input terminal IpWr in a state where the power supply voltage VDD is applied. When the power supply voltage VDD is applied to the input terminal IpWr with a voltage equal to or lower than the threshold value of the MOS transistor N1, the power supply voltage VDD is output to the data output terminal OpD.
例えば、次のように各電圧値を入出力データに対応させることにより、入力データを記憶することができる。すなわち、閾値が電源電圧ＶDDの半分の値（ＶDD／２）であるＭＯＳトランジスタＮ1を用いる。そして、書き込み電圧入力端ＩｐＷrに印加される電圧について、ＭＯＳトランジスタＮ1の閾値以下の電圧（例えばグランドレベル、以下、ローレベルという）をデータ“０”に対応させ、ＭＯＳトランジスタＮ1の閾値以上の電圧（例えばＶDD以下、ハイレベルという）をデータ“１”に対応させる。そして、データ出力端ＯｐＤに出力される電圧について、ローレベルをデータ“１”に対応させ、ハイレベルをデータ“０”に対応させる。以上のように設定することにより、電源電圧ＶDDを印加した状態にて、書き込み電圧入力端ＩｐＷrに印加された電圧に対応するデータがヒューズＦｕの有無の形により記憶される。また、書き込み電圧入力端ＩｐＷrにローレベルを印加することによって、ヒューズＦｕの有無の形により記憶されているデータに対応する電圧がデータ出力端ＯｐＤに現れる。 For example, input data can be stored by associating each voltage value with input / output data as follows. That is, the MOS transistor N1 having a threshold value half the power supply voltage VDD (VDD / 2) is used. Then, regarding the voltage applied to the write voltage input terminal IpWr, a voltage equal to or lower than the threshold of the MOS transistor N1 (eg, ground level, hereinafter referred to as low level) is associated with the data “0”, and the voltage equal to or higher than the threshold of the MOS transistor N1. (For example, VDD or lower, referred to as high level) is associated with data “1”. For the voltage output to the data output terminal OpD, the low level corresponds to the data “1”, and the high level corresponds to the data “0”. By setting as described above, data corresponding to the voltage applied to the write voltage input terminal IpWr is stored in the form of the presence / absence of the fuse Fu while the power supply voltage VDD is applied. Further, by applying a low level to the write voltage input terminal IpWr, a voltage corresponding to the stored data depending on the presence or absence of the fuse Fu appears at the data output terminal OpD.
尚、以上のことより、記憶単位ＭＵａについて、電源電圧ＶDDを印加した状態にて、書き込み電圧入力端ＩｐＷrにデータに対応してハイレベルまたはローレベルを印加して該データをヒューズＦｕの有無により記憶する動作を「書き込み」という。
また、ヒューズＦｕの有無の形によりデータが記憶されている記憶単位ＭＵａまたはＭＵｂについて、電源電圧ＶDDを印加した状態にて、書き込み電圧入力端ＩｐＷrにローレベルを印加することによって、該データに対応する電圧をデータ出力端ＯｐＤから取り出す動作を「読み出し」という。
From the above, for the storage unit MUa, with the power supply voltage VDD being applied, a high level or a low level is applied to the write voltage input terminal IpWr according to the data, and the data is determined depending on the presence or absence of the fuse Fu. The operation to memorize is called “write”.
Further, with respect to the storage unit MUa or MUb in which data is stored depending on the presence or absence of the fuse Fu, it is possible to cope with the data by applying a low level to the write voltage input terminal IpWr with the power supply voltage VDD applied. The operation of extracting the voltage to be output from the data output terminal OpD is referred to as “reading”.
コントロールロジック回路１１は、ヒューズメモリ１３に電源電圧ＶDDを供給し、ヒューズメモリ１３内の記憶単位ＭＵａのうち、データ“１”を記憶させるべきビットに対応する記憶単位ＭＵａの書き込み電圧入力端ＩｐＷrのみにハイレベルを与えることにより、該記憶単位ＭＵａのヒューズＦｕを切断する。これにより、データ“１”を記憶させるべきビットに対応する記憶単位が記憶単位ＭＵｂのような構成となり、データが記憶される。これにより、データ“１”を記憶させるべきビットに対応してヒューズＦｕが切断され、データ“１”の「書き込み」が行われることになる。一方、データ“０”を記憶させるべきビットに対応するヒューズＦｕは切断されず、データ“０”の「書き込み」が行われることになる。
The
また、コントロールロジック回路１１は、ヒューズメモリ１３に電源電圧ＶDDを供給し、書き込み電圧入力端ＩｐＷrにローレベルを与えることにより、ヒューズＦｕの有無の形により記憶されているデータに対応する電圧が出力されることにより、データ出力端ＯｐＤからコントロールロジック回路１１にデータの「読み出し」が行われることになる。
Further, the
次に、本実施形態において実際に使用されるヒューズメモリ１３およびデータ書き込み時、データ読み出し時のタイミングについて説明する。尚、上述したヒューズメモリ１３は、詳述するように、４ビットのデータをシリアルにて出力する。
Next, the
図３は、本実施形態においてヒューズメモリ１３およびデータの書き込み時のタイミングを示す図である。図３において、ヒューズメモリ１３は記憶セルＣｅｌ0〜Ｃｅｌ3と、ノット（Not）ゲート（反転回路）Ｎｔ1〜2とから構成される。尚、記憶セルＣｅｌ0〜Ｃｅｌ3は同一の構成であるので、以下、記憶セルＣｅｌ0について説明する。
FIG. 3 is a diagram showing the timing at which the
記憶セルＣｅｌ0は図２（ａ）に示す記憶単位ＭＵａと、Ｄフリップフロップ（Delay Flip-Flop）ＤＦＦ（以下、ＤＦＦという）と、２入力のアンド（And）ゲートＡｄと、３入力のノア（Nor）ゲートＮｏｒaと、２入力のノアゲートＮｏｒbとから構成される。尚、前述したように、記憶セルＣｅｌ0〜Ｃｅｌ3は同一の構成であることより、以下、上述した各構成要素の符号の末尾に該記憶セルＣｅｌ0〜Ｃｅｌ3の添え字の末尾を追加することとする。つまり、記憶セルＣｅｌ0中のＤＦＦをＤＦＦ0とし、記憶セルＣｅｌ2中のＤＦＦはＤＦＦ2とする。これにより、記憶セルＣｅｌ0の各構成要素を、記憶単位ＭＵａ0と、ＤフリップフロップＤＦＦ0と、アンドゲートＡｄ0と、ノアゲートＮｏｒa0、Ｎｏｒb0とする。 The memory cell Cel0 includes a memory unit MUa shown in FIG. 2A, a D flip-flop DFF (hereinafter referred to as DFF), a 2-input AND gate Ad, and a 3-input NOR ( Nor) a gate Nora and a two-input NOR gate Norb. As described above, since the memory cells Cel0 to Cel3 have the same configuration, hereinafter, the suffix of the subscript of the memory cells Cel0 to Cel3 is added to the end of the code of each component described above. . That is, the DFF in the memory cell Cel0 is DFF0, and the DFF in the memory cell Cel2 is DFF2. As a result, the constituent elements of the memory cell Cel0 are the storage unit MUa0, the D flip-flop DFF0, the AND gate Ad0, and the NOR gates Nora0 and Norb0.
ＤＦＦ0の正のデータ出力端Ｏ0がノアゲートＮｏｒa0の三つのうちの一つの入力端に接続される。ＤＦＦ0の負のデータ出力端ＯＮ0がノアゲートＮｏｒb0の一方の入力端に接続される。ノアゲートＮｏｒa0の出力端が記憶単位ＭＵａ0の書き込み電圧入力端ＩｐＷr0に接続される。記憶単位ＭＵａ0のデータ出力端ＯｐＤ0がアンドゲートＡｄ0の一方の入力端に接続される。アンドゲートＡｄ0の出力端がノアゲートＮｏｒb0の他方の入力端に接続される。 The positive data output terminal O0 of DFF0 is connected to one of the three input terminals of the NOR gate Nora0. The negative data output terminal ON0 of DFF0 is connected to one input terminal of the NOR gate Norb0. The output terminal of the NOR gate Nora0 is connected to the write voltage input terminal IpWr0 of the storage unit MUa0. The data output terminal OpD0 of the storage unit MUa0 is connected to one input terminal of the AND gate Ad0. The output terminal of the AND gate Ad0 is connected to the other input terminal of the NOR gate Norb0.
また、記憶セルＣｅｌ0は、以下のように入力端、出力端が設けられ、各々の入力端または出力端は次のように接続される。すなわち、記憶セルＣｅｌ0は、入力端ＩｐＣｋ0、ＩｐＮＣｋ0、ＩｐＮＷｒｔ0、ＩｐＲｅｄ0、ＩｐＤＦｉ0が設けられ、出力端ＯｐＮＤｉ0が設けられる。入力端ＩｐＣｋ0はＤＦＦ0のクロック入力端Ｃｋ0に接続される。入力端ＩｐＮＣｋ0およびＩｐＮＷｒｔ0はノアゲートＮｏｒa0の残りの二つの入力端にそれぞれ接続される。入力端ＩｐＲｅｄ0はアンドゲートＡｄ0の他方の入力端に接続される。入力端ＩｐＤＦｉ0はＤＦＦ0のデータ入力端Ｄ0に接続される。出力端ＯｐＮＤｉ0はノアゲートＮｏｒb0の出力端に接続される。 The memory cell Cel0 has an input end and an output end as follows, and each input end or output end is connected as follows. That is, the memory cell Cel0 is provided with input terminals IpCk0, IpNCk0, IpNWrt0, IpRed0, IpDFi0, and an output terminal OpNDi0. The input terminal IpCk0 is connected to the clock input terminal Ck0 of DFF0. The input terminals IpNCk0 and IpNWrt0 are connected to the remaining two input terminals of the NOR gate Nora0, respectively. The input terminal IpRed0 is connected to the other input terminal of the AND gate Ad0. The input terminal IpDFi0 is connected to the data input terminal D0 of DFF0. The output terminal OpNDi0 is connected to the output terminal of the NOR gate Norb0.
ヒューズメモリ１３は、入力端ＩｐＣｌｋ、ＩｐＮＷｒｉｔｅ、ＩｐＲｅａｄ、ＩｐＮＤａｉ、出力端ＯｐＤｏが設けられている。入力端ＩｐＣｌｋは記憶セルＣｅｌ0の入力端ＩｐＣｋ0と接続される。また、ノットゲートＮｔ1を介して、記憶セルＣｅｌ0の入力端ＩｐＮＣｋ0と接続される。入力端ＩｐＮＷｒｉｔｅは記憶セルＣｅｌ0の入力端ＩｐＮＷｒｔ0と接続される。入力端ＩｐＲｅａｄは記憶セルＣｅｌ0の入力端ＩｐＲｅｄ0と接続される。
The
尚、入力端ＩｐＣｌｋは記憶セルＣｅｌ1〜3の入力端ＩｐＣｋ1〜3とも接続される。また、ノットゲートＮｔ1を介して、記憶セルＣｅｌ1〜3の入力端ＩｐＮＣｋ1〜3とも接続される。入力端ＩｐＮＷｒｉｔｅは記憶セルＣｅｌ1〜3の入力端ＩｐＮＷｒｔ1〜3とも接続される。入力端ＩｐＲｅａｄは記憶セルＣｅｌ1〜3の入力端ＩｐＲｅｄ1〜3とも接続される。 The input terminal IpClk is also connected to the input terminals IpCk1 to 3 of the memory cells Cel1 to Cel3. Further, the input terminals IpNCk1-3 of the memory cells Cel1-3 are also connected through the knot gate Nt1. The input terminal IpNWrite is also connected to the input terminals IpNWrt1 to 3 of the memory cells Cel1 to Cel3. The input terminal IpRead is also connected to the input terminals IpRed1 to Ip3 of the memory cells Cel1 to Cel3.
ヒューズメモリ１３の入力端ＩｐＮＤａｉは、記憶セルＣｅｌ0の入力端ＩｐＤＦｉ0に接続される。記憶セルＣｅｌ0の出力端ＯｐＮＤｉ0は、記憶セルＣｅｌ1の入力端ＩｐＤＦｉ1に接続される。記憶セルＣｅｌ1の出力端ＯｐＮＤｉ1は、記憶セルＣｅｌ2の入力端ＩｐＤＦｉ2に接続される。記憶セルＣｅｌ2の出力端ＯｐＮＤｉ2は、記憶セルＣｅｌ3の入力端ＩｐＤＦｉ3に接続される。記憶セルＣｅｌ3の出力端ＯｐＮＤｉ3は、ノットゲートＮｔ2を介して、ヒューズメモリ１３の出力端ＯｐＤｏに接続される。
The input terminal IpNDai of the
次に、ヒューズメモリ１３にデータを書き込む動作について説明する。このとき、図４（タイミングチャート）に示すように、記憶セルＣｅｌ0とＣｅｌ2にデータＤＤ0、ＤＤ2（“１”：ローレベル）を書き込み、記憶セルＣｅｌ1とＣｅｌ3にデータＤＤ1、ＤＤ3（“０”：ハイレベル）を書き込むとする。また、該タイミングチャート上の斜線部はレベル不定、つまり、ハイレベル（＝ＶDD）またはローレベル（＝グランドレベル）のいずれかの電圧値をとることを示す。
Next, an operation for writing data in the
先ず、クロックＣｌｋのクロックパルスＣｐ1が出力される前は、信号Ｒｅａｄ、ＮＷｒｉｔｅ、ＮＤａｉがレベル不定であり、且つ、各記憶セルＣｅｌ1〜3の出力信号ＮＤｉ0〜3およびノアゲートＮｏｒa0〜3の出力信号Ｗ0〜3がレベル不定であるとする。 First, before the clock pulse Cp1 of the clock Clk is output, the levels of the signals Read, NWrite, and NDai are indefinite, and the output signals NDi0 to 3 of each of the memory cells Cel1 to Cel3 and the output signal W0 of the NOR gates Nora0 to 3 Suppose -3 is undefined.
次に、クロックパルスＣｐ1が出力され、クロックパルスＣｐ1の立ち上がりと同期して、信号Ｒｅａｄをローレベル、ＮＷｒｉｔｅ、ＮＤａｉをハイレベルにする。これにより、ＤＦＦ0のデータ入力端Ｄ0に信号ＮＤａｉ（ハイレベル）が取り込まれる。
また、信号ＮＷｒｉｔｅがハイレベルになるため、ノアゲートＮｏｒa0〜3の一つの入力端にハイレベルが入力されることになり、ノアゲートＮｏｒa0〜3は、他の入力端に入力される信号、つまり、ＤＦＦ0〜3のデータ出力端ＯＤの出力信号および記憶セルＣｅｌ0〜3の入力端ＩｐＮＣｋ0〜3における入力信号のレベルに関わらず、ローレベルの出力信号Ｗ0〜3を出力する。以下、これを「ノアゲートＮｏｒa0の出力信号がローレベルに固定される」という。これにより、各記憶セルＣｅｌ0〜3内の各記憶単位ＭＵａ0〜3は前述した書き込み動作を行わない。尚、これ以後、信号Ｒｅａｄをローレベルに維持する。
Next, the clock pulse Cp1 is output, and the signal Read is set to the low level and NWrite and NDai are set to the high level in synchronization with the rising edge of the clock pulse Cp1. As a result, the signal NDai (high level) is taken into the data input terminal D0 of DFF0.
Further, since the signal NWrite is at a high level, a high level is input to one input terminal of the NOR gates Nora 0 to 3, and the NOR gates Nora 0 to 3 are signals input to the other input terminals, that is, DFF 0. Regardless of the output signal at the data output terminal OD of -3 and the level of the input signal at the input terminals IpNCk0-3 of the memory cells Cel0-3, low-level output signals W0-3 are output. Hereinafter, this is referred to as “the output signal of the NOR gate Nora0 is fixed at a low level”. As a result, the storage units MUa0 to MUa3 in the storage cells Cel0 to Cel3 do not perform the above-described write operation. Thereafter, the signal Read is maintained at a low level.
そして、クロックパルスＣｐ2が出力されると、ＤＦＦ0の負のデータ出力端ＯＮ0に、先にデータ入力端Ｄ0に取り込まれた信号ＮＤａｉ（ハイレベル）の反転結果であるローレベルの信号が出力され、ノアゲートＮｏｒb0の一方の入力端に入力される。 Then, when the clock pulse Cp2 is output, a low level signal that is an inversion result of the signal NDai (high level) previously captured by the data input terminal D0 is output to the negative data output terminal ON0 of DFF0, The signal is input to one input terminal of the NOR gate Norb0.
ここで、信号Ｒｅａｄがローレベルを維持するので、アンドゲートＡｄ0の出力信号がローレベルに固定される。これにより、ノアゲートＮｏｒb0の他方の入力端の信号がローレベルに固定されることになる。これにより、ノアゲートＮｏｒb0は、一方の入力端に入力される信号に対して、ノットゲートとして動作し、入力信号を反転して出力することになる。以下、これを、「ノアゲートＮｏｒb0がＤＦＦ0の負のデータ出力端ＯＮ0に対してノットゲートとして開かれる」という。そのため、記憶セルＣｅｌ0の出力端ＯｐＮＤｉ0における信号ＮＤｉ0がレベル不定からハイレベルとなる。よって、クロックパルスＣｐ1が出力されたときに記憶セルＣｅｌ0の入力端ＩｐＤＦｉ0に取り込まれた信号（ハイレベル）が、クロックパルスＣｐ2が出力されると、記憶セルＣｅｌ0の出力端ＯｐＮＤｉ0に伝播することになる。 Here, since the signal Read maintains the low level, the output signal of the AND gate Ad0 is fixed to the low level. As a result, the signal at the other input terminal of the NOR gate Norb0 is fixed at the low level. As a result, the NOR gate Norb0 operates as a NOT gate for the signal input to one input terminal, and inverts and outputs the input signal. Hereinafter, this is referred to as “the NOR gate Norb0 is opened as a knot gate with respect to the negative data output terminal ON0 of DFF0”. For this reason, the signal NDi0 at the output terminal OpNDi0 of the memory cell Cel0 changes from an indefinite level to a high level. Therefore, when the clock pulse Cp2 is output, the signal (high level) taken into the input terminal IpDFi0 of the memory cell Cel0 when the clock pulse Cp1 is output is propagated to the output terminal OpNDi0 of the memory cell Cel0. Become.
また、記憶セルＣｅｌ0の出力端ＯｐＮＤｉ0は、記憶セルＣｅｌ1の入力端ＩｐＤＦｉ1が接続されているので、クロックパルスＣｐ1が出力されたときに記憶セルＣｅｌ0の入力端ＩｐＤＦｉ0に取り込まれた信号（ハイレベル）が、クロックパルスＣｐ2が出力されると、記憶セルＣｅｌ1の入力端ＩｐＤＦｉ1に伝播することになる。このとき、該入力端に接続されたＤＦＦ1のデータ入力端Ｄ1に信号ＮＤｉ0（ハイレベル）が取り込まれる。 Further, since the output terminal OpNDi0 of the memory cell Cel0 is connected to the input terminal IpDFi1 of the memory cell Cel1, the signal (high level) taken into the input terminal IpDFi0 of the memory cell Cel0 when the clock pulse Cp1 is output. However, when the clock pulse Cp2 is output, it is propagated to the input terminal IpDFi1 of the memory cell Cel1. At this time, the signal NDi0 (high level) is taken into the data input terminal D1 of DFF1 connected to the input terminal.
次に、クロックパルスＣｐ3が出力されると、前述した動作により、記憶セルＣｅｌ1内において、先に入力端ＩｐＤＦｉ1に入力された信号ＮＤｉ0（ハイレベル）が出力端ＯｐＮＤｉ1に伝播し、該出力端ＯｐＮＤｉ1における信号ＮＤｉ1がレベル不定からハイレベルになる。このとき、該出力端ＯｐＮＤｉ1における信号ＮＤｉ1が記憶セルＣｅｌ2の入力端ＩｐＤＦｉ2へ出力される。次に、クロックパルスＣｐ4が出力されると、記憶セルＣｅｌ2内において、先に入力端ＩｐＤＦｉ2に入力された信号ＮＤｉ1（ハイレベル）が出力端ＯｐＮＤｉ2に伝播し、該出力端ＯｐＮＤｉ2における信号ＮＤｉ2がレベル不定からハイレベルになる。このとき、該出力端ＯｐＮＤｉ2における信号ＮＤｉ2が記憶セルＣｅｌ3の入力端ＩｐＤＦｉ3へ出力される。次に、クロックパルスＣｐ5が出力されると、記憶セルＣｅｌ3内において、先に入力端ＩｐＤＦｉ3に入力された信号ＮＤｉ2（ハイレベル）が出力端ＯｐＮＤｉ3に伝播し、該出力端ＯｐＮＤｉ3における信号ＮＤｉ3がレベル不定からハイレベルになる。 Next, when the clock pulse Cp3 is output, the signal NDi0 (high level) previously input to the input terminal IpDFi1 is propagated to the output terminal OpNDi1 in the memory cell Cel1 by the above-described operation, and the output terminal OpNDi1 is output. The signal NDi1 at is changed from an undefined level to a high level. At this time, the signal NDi1 at the output terminal OpNDi1 is output to the input terminal IpDFi2 of the memory cell Cel2. Next, when the clock pulse Cp4 is output, in the memory cell Cel2, the signal NDi1 (high level) previously input to the input terminal IpDFi2 is propagated to the output terminal OpNDi2, and the signal NDi2 at the output terminal OpNDi2 is leveled. From undefined to high level. At this time, the signal NDi2 at the output terminal OpNDi2 is output to the input terminal IpDFi3 of the memory cell Cel3. Next, when the clock pulse Cp5 is output, the signal NDi2 (high level) previously input to the input terminal IpDFi3 is propagated to the output terminal OpNDi3 in the memory cell Cel3, and the signal NDi3 at the output terminal OpNDi3 is leveled. From undefined to high level.
そして、前述したように、記憶単位ＭＵａのデータ出力端ＯｐＤにおいて、ハイレベルをデータ“０”、ローレベルをデータ“１”に対応させているため、信号ＮＤｉ3（ハイレベル）がノットゲートＮｔ2によって反転され、出力端ＯｐＤｏから信号Ｄｏ（ローレベル）が出力される。 As described above, since the high level corresponds to the data “0” and the low level corresponds to the data “1” at the data output terminal OpD of the storage unit MUa, the signal NDi3 (high level) is generated by the not gate Nt2. The signal Do (low level) is output from the output terminal OpDo.
以上のように、ヒューズメモリ１３は、入力端ＩｐＮＤａｉから信号ＮＤａｉ（ハイレベル）を入力して、クロックパルスＣｐ1〜5によって、内部の記憶セルＣｅｌ0〜3の出力端ＯｐＮＤｉ0〜3における信号ＮＤｉ0〜3をレベル不定からハイレベルに変化させる。これによって、図４に示すように、内部の記憶セルＣｅｌ0の入力端ＩｐＮＤａｉにおける信号ＮＤａｉおよび記憶セルＣｅｌ0〜2の出力端ＯｐＮＤｉ0〜2に接続されている記憶セルＣｅｌ1〜3の入力端ＩｐＤＦi1〜3における信号ＮＤｉ0〜2をレベル不定からハイレベルに初期化したことになる。以上のことより、ヒューズメモリ１３はシフトレジスタとして動作する。
As described above, the
一方、クロックパルスＣｐ5〜9によって、以下に詳述するように、データの書き込み動作が行われる。 On the other hand, the data write operation is performed by the clock pulses Cp5 to 9, as will be described in detail below.
先ず、クロックパルスＣｐ5が出力されたとき、入力端ＩｐＮＤａｉに入力信号ＮＤａｉとしてローレベルの信号が入力される。そして、クロックパルスＣｐ6が出力されたとき、入力端ＩｐＮＤａｉに入力信号ＮＤａｉとしてハイレベルの信号が入力される。前述したように、クロックパルスＣｐ5が出力される前は、入力信号ＮＤａｉはハイレベルに初期化されているので、クロックパルスＣｐ5が出力されてからクロックパルスＣｐ6が出力されるまでの間のみ、つまり、１クロックパルスが出力されている間のみ、入力信号ＮＤａｉはローレベルとなる。 First, when the clock pulse Cp5 is output, a low level signal is input to the input terminal IpNDai as the input signal NDai. When the clock pulse Cp6 is output, a high level signal is input as the input signal NDai to the input terminal IpNDai. As described above, before the clock pulse Cp5 is output, the input signal NDai is initialized to a high level. Therefore, only after the clock pulse Cp5 is output until the clock pulse Cp6 is output, that is, Only while one clock pulse is output, the input signal NDai is at a low level.
そして、このローレベルの入力信号ＮＤａｉは、前述したヒューズメモリ１３のシフトレジスタの動作により、以下のようにハイレベルに初期化されている記憶セルＣｅｌ1〜3の入力端ＩｐＤＦi1〜3に伝播し、各入力端における信号ＮＤｉ0〜2を以下のように変化させる。すなわち、図４に示すように、クロックパルスＣｐ6が出力されてからクロックパルスＣｐ7が出力されるまでの間のみ、信号ＮＤｉ0がローレベルになる。次に、クロックパルスＣｐ7が出力されてからクロックパルスＣｐ8が出力されるまでの間のみ、信号ＮＤｉ1がローレベルになる。次に、クロックパルスＣｐ8が出力されてからクロックパルスＣｐ9が出力されるまでの間のみ、信号ＮＤｉ2がローレベルになる。また、クロックパルスＣｐ9が出力されてからクロックパルスＣｐ10が出力されるまでの間のみ、記憶セルＣｅｌ3の出力端ＯｐＮＤｉ3における信号ＮＤｉ3がローレベルになる。
The low level input signal NDai is propagated to the input terminals IpDFi1 to 3 of the memory cells Cel1 to Cel3 that are initialized to the high level as follows by the operation of the shift register of the
また、信号ＮＷｒｉｔｅを、書き込むデータＤＤ0〜3に対応してクロックパルスＣｐ6〜9に同期して順次変化させて出力する。以下、クロックパルスＣｐ6〜9が出力されるときのヒューズメモリ１３の動作を説明する。
Further, the signal NWrite is sequentially changed in synchronization with the clock pulses Cp6 to 9 corresponding to the data to be written DD0 to DD3 and output. Hereinafter, the operation of the
先ず、クロックパルスＣｐ6が出力されると、クロックパルスＣｐ5が出力されたときの記憶セルＣｅｌ0の入力端ＩｐＮＤａｉにおける信号Ｎｄａｉ（ローレベル）がＤＦＦ0の正のデータ出力端Ｏ0に伝播し、記憶セルＣｅｌ0内のノアゲートＮｏｒa0の三つの内の一つの入力端に出力される。一方、信号ＮＷｒｔｉｅがデータＤＤ0（“１”）に対応するローレベルの信号がノアゲートＮｏｒa0の残りの二つの内の一つの入力端に出力される。また、ノアゲートＮｏｒa0の残りの入力端にクロックパルスＣｐ6がノットゲートＮｔ１により反転された信号が出力される。ここで、クロックパルスＣｐ6がハイレベルとなっているタイミング（区間Ｐ0）においては、反転された出力であるローレベルの信号が出力され、クロックパルスＣｐ6がローレベルとなっているタイミングにおいては、反転出力であるハイレベルの信号が出力される。 First, when the clock pulse Cp6 is output, the signal Ndai (low level) at the input terminal IpNDai of the memory cell Cel0 when the clock pulse Cp5 is output propagates to the positive data output terminal O0 of DFF0, and the memory cell Cel0 Is output to one input terminal of the three NOR gates Nora0. On the other hand, a low-level signal corresponding to the signal NWRtie corresponding to the data DD0 (“1”) is output to one of the remaining two inputs of the NOR gate Nora0. Further, a signal obtained by inverting the clock pulse Cp6 by the not gate Nt1 is output to the remaining input terminal of the NOR gate Nora0. Here, at the timing when the clock pulse Cp6 is at high level (section P0), a low level signal that is an inverted output is output, and at the timing when the clock pulse Cp6 is at low level, it is inverted. An output high level signal is output.
ここで、区間Ｐ0においては、ノアゲートＮｏｒa0の残りの入力端にローレベルの信号が出力されるので、ノアゲートＮｏｒa0の全ての入力端にローレベルの信号が出力されるため、ノアゲートＮｏｒa0の出力信号Ｗ0はハイレベルとなり、記憶単位ＭＵａ0のデータ入力端ＩｐＷr0にハイレベルが入力され、記憶単位ＭＵａ0内のＭＯＳトランジスタＮ10がオンし、図４の出力信号Ｗ0のタイミングチャートに「ｃｕｔ」と記載するように、ヒューズＦｕ0が切断され、記憶単位ＭＵａ0にデータＤＤ0（“１”：ローレベル）が記憶される。 Here, in the section P0, since the low level signal is output to the remaining input terminal of the NOR gate Nora0, the low level signal is output to all the input terminals of the NOR gate Nora0. Therefore, the output signal W0 of the NOR gate Nora0. Becomes a high level, a high level is input to the data input terminal IpWr0 of the storage unit MUa0, the MOS transistor N10 in the storage unit MUa0 is turned on, and “cut” is described in the timing chart of the output signal W0 in FIG. The fuse Fu0 is cut, and data DD0 ("1": low level) is stored in the storage unit MUa0.
尚、クロックパルスＣｐ6がローレベルとなっているタイミングにおいては、ノアゲートＮｏｒa0の三つの入力端の内の一つにハイレベルが入力され、ノアゲートＮｏｒa0の出力信号Ｗ0がローレベルに固定され、記憶単位ＭＵａ0のデータ入力端ＩｐＷr0にローレベルが入力され、記憶単位ＭＵａ0内のヒューズＦｕ0は切断されない。
また、記憶セルＣｅｌ0の他の記憶セルＣｅｌ1〜3内のノアゲートＮｏra1〜3においては、三つの入力端の内の一つに入力信号ＮＤｉ0〜2（＝ハイレベル）が出力されるので、ノアゲートＮｏｒa1〜3の出力信号Ｗ1〜3がローレベルに固定され、記憶単位ＭＵａ1〜3のデータ入力端ＩｐＷr1〜3にローレベルが入力され、記憶単位ＭＵａ1〜3内のヒューズＦｕ1〜3は切断されない。
At the timing when the clock pulse Cp6 is at low level, a high level is input to one of the three input terminals of the NOR gate Nora0, and the output signal W0 of the NOR gate Nora0 is fixed at the low level, so that the memory unit A low level is input to the data input terminal IpWr0 of MUa0, and the fuse Fu0 in the storage unit MUa0 is not cut.
Further, in the NOR gates Nora1-3 in the other memory cells Cel1-3 of the memory cell Cel0, the input signals NDi0-2 (= high level) are output to one of the three input terminals, so that the NOR gate Nora1 -3 output signals W1-3 are fixed at the low level, the low level is input to the data input terminals IpWr1-3 of the storage units MUa1-3, and the fuses Fu1-3 in the storage units MUa1-3 are not cut.
次に、クロックパルスＣｐ7が出力されると、信号ＮＷｒｔｉｅがデータＤＤ1（“０”）に対応するハイレベルの信号がノアゲートＮｏｒa1の三つの内の一つの入力端に出力される。ノアゲートＮｏｒa1の出力信号Ｗ1がローレベルに固定され、記憶単位ＭＵａ1のデータ入力端ＩｐＷr1にローレベルが入力され、記憶単位ＭＵａ1内のヒューズＦｕ1は切断されない。
また、記憶セルＣｅｌ1の他の記憶セルＣｅｌ0、2〜3内のノアゲートＮｏra0、2〜3においては、三つの入力端のいずれかにてＤＦＦ0、ＤＦＦ2〜3の正の出力端Ｏ0、Ｏ2〜3の出力信号（＝ハイレベル）が入力されるので、ノアゲートＮｏｒa0、2〜3の出力信号Ｗ0、2〜3がローレベルに固定され、記憶単位ＭＵａ0、2〜3のデータ入力端ＩｐＷr0、2〜3にローレベルが入力され、まだ切断されていない記憶単位ＭＵａ2〜3内のヒューズＦｕ2〜3は切断されない。
Next, when the clock pulse Cp7 is output, a high-level signal corresponding to the data DD1 ("0") is output to one of the three input terminals of the NOR gate Nora1. The output signal W1 of the NOR gate Nora1 is fixed to the low level, the low level is input to the data input terminal IpWr1 of the storage unit MUa1, and the fuse Fu1 in the storage unit MUa1 is not cut.
Further, in the NOR gates Nora0, 2-3 in the other storage cells Cel0, 2-3, the positive output terminals O0, 02-3 of DFF0, DFF2-3 at any of the three input terminals. Output signal (= high level) is input, so that the output signals W0, 2-3 of the NOR gates Nora0, 2-3 are fixed at a low level, and the data input terminals IpWr0, 2--3 of the storage units MUa0, 2-3 The low level is input to 3, and the fuses Fu2 to Fu3 in the storage units MUa2 to MUa3 that have not been cut are not cut.
これらより、以下のことがいえる、すなわち、記憶セルＣｅｌ0〜1のうち、入力端ＩｐＮＤａｉまたは入力端ＩｐＤＦｉ0にて、選択的にローレベルの信号を入力したものにおいて、クロックパルスＣｐ6〜7がハイレベルとなっているタイミングにおいて、入力された信号ＮＷｒｉｔｅのデータに応じて、記憶単位ＭＵａ0〜1のヒューズＦｕ0〜1が切断されることになる。 From these, the following can be said, that is, among the memory cells Cel0 to Cel1, the clock pulse Cp6 to 7 is set to the high level when a low level signal is selectively input at the input terminal IpNDai or the input terminal IpDFi0. At the timing, the fuses Fu0-1 of the storage units MUa0-1 are cut according to the data of the input signal NWrite.
次に、クロックパルスＣｐ8〜9が出力されるとき、上記のことより、次のような動作が行われる。すなわち、クロックパルスＣｐ8が出力されると、信号ＮＷｒｔｉｅがデータＤＤ2（“１”）に対応するローレベルの信号がノアゲートＮｏｒa2の三つの内のひとつの入力端に出力される。クロックパルスＣｐ8がハイレベルとなっているタイミング（区間Ｐ2）においては、反転出力信号であるローレベルの信号が出力される。ここで、区間Ｐ2においては、反転出力信号であるローレベルの信号が出力されるので、ノアゲートＮｏｒa2の全ての入力端にローレベルの信号が出力されるため、ノアゲートＮｏｒa2の出力信号Ｗ2はハイレベルとなり、記憶単位ＭＵａ2のデータ入力端ＩｐＷr2にハイレベルが入力され、図４の出力信号Ｗ2のタイミングチャートに「ｃｕｔ」と記載するように、記憶単位ＭＵａ2内のヒューズＦｕ2が切断され、記憶単位ＭＵａ2にデータＤＤ2（１：ローレベル）が記憶される。
また、クロックパルスＣｐ9が出力されると、信号ＮＷｒｔｉｅがデータＤＤ3（“０”）に対応するハイレベルの信号がノアゲートＮｏｒa3の三つの内の一つの入力端に出力される。ノアゲートＮｏｒa3の出力信号Ｗ3はローレベルとなり、記憶単位ＭＵａ3内のヒューズＦｕ3は切断されない。
Next, when the clock pulses Cp8 to Cp9 are output, the following operation is performed as described above. That is, when the clock pulse Cp8 is output, a low-level signal corresponding to the signal DD2 ("1") is output to one of the three input terminals of the NOR gate Nora2. At the timing (section P2) when the clock pulse Cp8 is at a high level, a low level signal that is an inverted output signal is output. Here, since the low level signal that is the inverted output signal is output in the section P2, the low level signal is output to all the input terminals of the NOR gate Nora2, so the output signal W2 of the NOR gate Nora2 is the high level. Thus, a high level is input to the data input terminal IpWr2 of the storage unit MUa2, and the fuse Fu2 in the storage unit MUa2 is cut as described in the timing chart of the output signal W2 in FIG. The data DD2 (1: low level) is stored.
When the clock pulse Cp9 is output, a high-level signal corresponding to the signal DD3 (“0”) is output to one of the three input terminals of the NOR gate Nora3. The output signal W3 of the NOR gate Nora3 becomes low level, and the fuse Fu3 in the storage unit MUa3 is not cut.
以上の動作より、ヒューズメモリ１３は、記憶セルＣｅｌ0〜3において、記憶単位ＭＵａ0〜3内のヒューズＦｕ0〜3の有無の形により、順次入力したデータＤＤ0〜3を書き込む。
Through the above operation, the
次に、ヒューズメモリ１３からデータを読み出す動作について、図５を参照して説明する。図５に示すように、図３に示すヒューズメモリ１３の記憶セルＣｅｌ0、2の記憶単位ＭＵａ0、2のヒューズＦｕ0、2が切断されているものとする。これにより、記憶セルＣｅｌ0、2に“１”（：ローレベル）なるデータＤＤ0、2が書きこまれ、記憶セルＣｅｌ1、3に“０”（：ハイレベル）なるデータＤＤ1、3が書きこまれていることになる。また、読み出しのタイミングを、図６のタイミングチャートに示す。
Next, an operation of reading data from the
先ず、クロックＣｌｋのクロックパルスＣｐ1が出力される前は、信号Ｒｅａｄ、ＮＷｒｉｔｅ、ＮＤａｉがレベル不定であり、且つ、各記憶セルＣｅｌ0〜3の出力信号ＮＤｉ0〜3およびノアゲートＮｏｒa0〜3の出力信号Ｗ0〜3がレベル不定であるとする。 First, before the clock pulse Cp1 of the clock Clk is output, the levels of the signals Read, NWrite, and NDai are indefinite, and the output signals NDi0 to 3 of each of the memory cells Cel0 to Cel0-3 and the output signal W0 of the NOR gates Nora0 to 3 Suppose -3 is undefined.
次に、クロックパルスＣｐ1が出力され、クロックパルスＣｐ1の立ち上がりと同期して、信号Ｒｅａｄをローレベル、ＮＷｒｉｔｅ、ＮＤａｉをハイレベルにする。これにより、ＤＦＦ0のデータ入力端Ｄ0に信号ＮＤａｉ（ハイレベル）が取り込まれる。
また、信号ＮＷｒｉｔｅがハイレベルになるため、ノアゲートＮｏｒa0〜3の出力信号がローレベルに固定され、ローレベルの出力信号Ｗ0〜3を出力し、各記憶単位ＭＵａ0〜3は前述した書き込み動作を行わない。尚、これ以後、信号ＮＷｒｉｔｅをハイレベルに維持する。
Next, the clock pulse Cp1 is output, and the signal Read is set to the low level and NWrite and NDai are set to the high level in synchronization with the rising edge of the clock pulse Cp1. As a result, the signal NDai (high level) is taken into the data input terminal D0 of DFF0.
Further, since the signal NWrite becomes high level, the output signals of the NOR gates Nora0-3 are fixed at low level, and the low level output signals W0-3 are output, and each of the storage units MUa0-3 performs the above-described write operation. Absent. Thereafter, the signal NWrite is maintained at a high level.
そして、クロックパルスＣｐ2が出力されると、ＤＦＦ0の負のデータ出力端ＯＮ0に、先にデータ入力端Ｄ0に取り込まれた信号ＮＤａｉ（ハイレベル）の反転結果であるローレベルの信号が出力され、ノアゲートＮｏｒb0の一方の入力端に入力される。ここで、信号Ｒｅａｄがローレベルを維持するので、前述したように、ノアゲートＮｏｒb0がＤＦＦ0の負のデータ出力端ＯＮ0に対してノットゲートとして開かれ、一方の入力端に入力される信号を反転して出力する。そのため、記憶セルＣｅｌ0の出力端ＯｐＮＤｉ0における信号ＮＤｉ0がレベル不定からハイレベルとなる。 Then, when the clock pulse Cp2 is output, a low level signal that is an inversion result of the signal NDai (high level) previously captured by the data input terminal D0 is output to the negative data output terminal ON0 of DFF0, The signal is input to one input terminal of the NOR gate Norb0. Here, since the signal Read maintains a low level, as described above, the NOR gate Norb0 is opened as a NOT gate with respect to the negative data output terminal ON0 of DFF0, and the signal input to one input terminal is inverted. Output. For this reason, the signal NDi0 at the output terminal OpNDi0 of the memory cell Cel0 changes from an indefinite level to a high level.
そして、クロックパルスＣｐ3〜5が出力されることにより上記の動作が行われる。これにより、信号ＮＤａｉおよびＮＤｉ0〜2がレベル不定からハイレベルに初期化される。 The above operation is performed by outputting clock pulses Cp3 to Cp5. As a result, the signals NDai and NDi0-2 are initialized from undefined level to high level.
次に、クロックパルスＣｐ6〜9によって、以下に詳述するように、データの読み出し動作が行われる。 Next, a data read operation is performed by the clock pulses Cp6 to 9, as will be described in detail below.
先ず、クロックパルスＣｐ6が出力されたとき、入力端ＩｐＲｅａｄに入力信号Ｒｅａｄとしてハイレベルの信号が入力される。そして、クロックパルスＣｐ7が出力されたとき、入力端ＩｐＲｅａｄに入力信号Ｒｅａｄとしてローレベルの信号が入力される。前述したように、クロックパルスＣｐ6が出力される前は、入力端ＩｐＲｅａｄに入力信号Ｒｅａｄとしてローレベルの信号が入力されているので、クロックパルスＣｐ6が出力されてからクロックパルスＣｐ7が出力されるまでの間のみ、つまり、１クロックパルスが出力されている間のみ、入力信号Ｒｅａｄはハイレベルとなる。 First, when the clock pulse Cp6 is output, a high level signal is input to the input terminal IpRead as the input signal Read. When the clock pulse Cp7 is output, a low level signal is input to the input terminal IpRead as the input signal Read. As described above, since the low level signal is input as the input signal Read to the input terminal IpRead before the clock pulse Cp6 is output, until the clock pulse Cp7 is output after the clock pulse Cp6 is output. Only during the period, that is, only while one clock pulse is being output, the input signal Read is at a high level.
ここで、信号Ｒｅａｄがハイレベルになるので、ノアゲートＮｏｒb0〜3の他方の入力端に接続されているアンドゲートＡｄ0〜3の一方の入力端にハイレベルの信号が入力され、アンドゲートＡｄ0〜3がバッファとして動作し、アンドゲートＡｄ0〜3の他方の入力端に入力される信号（記憶単位ＭＵａ0〜3の出力信号）のレベルが、ノアゲートＮｏｒb0〜3の他方の入力端に伝播する。一方、信号ＮＤａｉおよびＮＤｉ0〜2が前述したようにハイレベルに初期化されているので、ＤＦＦ0〜3の負のデータ出力端ＯＮ0〜3からローレベルが出力され、ノアゲートＮｏｒb0〜3の一方の入力端に入力される。そのため、ノアゲートＮｏｒb0〜3が記憶単位ＭＵａ0〜3のデータ出力端ＯｐＤ0〜3に対してノットゲートとして開かれ、他方の入力端に接続されているアンドゲートＡｄ0〜3の他方の入力端に入力される入力信号である記憶単位ＭＵａ0〜3の出力信号を反転して出力する。この動作により、クロックパルスＣｐ6が出力されるタイミングにて、記憶単位ＭＵａ0〜3にて記憶されているデータを反転した信号が記憶セルＣｅｌ0〜3の出力端に出力される。 Here, since the signal Read becomes a high level, a high level signal is input to one input terminal of the AND gates Ad0 to 3 connected to the other input terminals of the NOR gates Norb0 to Norb3, and the AND gates Ad0 to 3 Operates as a buffer, and the level of the signal input to the other input terminals of the AND gates Ad0 to Ad3 (the output signals of the storage units MUa0 to MUa3) propagates to the other input terminals of the NOR gates Norb0 to 3. On the other hand, since the signals NDai and NDi0-2 are initialized to the high level as described above, the low level is output from the negative data output terminals ON0-3 of the DFF0-3, and one input of the NOR gates Norb0-3 Input at the end. Therefore, NOR gates Norb0-3 are opened as knot gates for the data output terminals OpD0-3 of the storage units MUa0-3, and input to the other input terminals of the AND gates Ad0-3 connected to the other input terminal. The output signals of the storage units MUa0 to MUa3, which are input signals, are inverted and output. With this operation, at the timing when the clock pulse Cp6 is output, a signal obtained by inverting the data stored in the storage units MUa0-3 is output to the output terminals of the storage cells Cel0-3.
そして、信号ＮＤｉ3がノットゲートＮｔ2によって反転されて出力端ＯｐＤＯから出力される。ここで、信号ＮＤｉ3は、記憶単位ＭＵａ3に記憶されたデータＤＤ3のレベルを反転した信号なので、出力端ＯｐＤＯからデータＤＤ3が出力されることになる。 The signal NDi3 is inverted by the knot gate Nt2 and output from the output terminal OpDO. Here, since the signal NDi3 is a signal obtained by inverting the level of the data DD3 stored in the storage unit MUa3, the data DD3 is output from the output terminal OpDO.
次に、クロックパルスＣｐ7が出力された後に、Ｒｅａｄ信号がローレベルになり、前述したように、ノアゲートＮｏｒb0〜3がＤＦＦ0〜3の負のデータ出力端ＯＮ0〜3に対してノットゲートとして開かれる。そして、ヒューズメモリ１３は、前述したようなシフトレジスタの動作を行い、クロックパルスＣｐ7〜9に同期して記憶セルＣｅｌ2、1、0の出力端ＯｐＮＤｉ2、1、0における信号ＮＤｉ2、1、0（データＤＤ2、1、0の反転信号）を、ノットゲートＮｔ2を介して、出力端ＯｐＤＯから順繰りに出力する。これにより、出力端ＯｐＤＯからデータＤＤ3、2、1、0が出力されることになる。
Next, after the clock pulse Cp7 is output, the Read signal becomes a low level, and as described above, the NOR gates Norb0-3 are opened as the NOT gates for the negative data output terminals ON0-3 of the DFF0-3. . The
次に、本実施形態による地磁気センサ１のウエハの作り込みの時において、オフセット値をヒューズメモリ１３に設定する動作を、図７（ａ）に示すフローチャートを参照して説明する。
Next, the operation of setting the offset value in the
先ず、地磁気センサ１の回路が形成されたウエハが、テスタに接続され、コンタクトプローブを有するプローブ制御装置の上に置かれる。該チャックの底面には磁場付与用のコイルが取り付けられ、該コイルは該テスタによって所望の外部磁場を発生するように制御され、該ウエハに外部磁場を付与する。そして、地磁気センサ１の内部に設けられたコイルに、ウエハ上の端子を介して、テスタに接続されたプローブ制御装置のコンタクトプローブを接触させ、予め定められた電流を流し、この発熱により、地磁気センサ１を所望の温度に加熱する。さらに、テスタはプローブ制御装置を介して、コントロールロジック回路１１に指示を行い、磁場付与用のコイルによって付与された外部磁場に対応する地磁気センサ１の測定値を採取する。本実施形態においては、磁場、温度条件を変化させて、複数回の測定を繰り返し行い、複数の所望の磁場および所望の温度においての測定値を得る。そして、複数の磁場および温度条件において得られた複数の測定値に対しそれぞれ演算を行い、それぞれのオフセット値を算出する（ステップＳａ１）。具体的には、温度を変化（もしくは磁場を変化）させながら、センサ特性測定を繰り返す。
First, a wafer on which a circuit of the
次に、算出された磁気感度のオフセット値をヒューズメモリ１３に記憶する（ステップＳａ２）。そして、オフセット値をヒューズメモリ１３に設定する動作が終了する。これにより、地磁気センサ１の温度変化によるオフセット変化が記憶される。
Next, the calculated magnetic sensitivity offset value is stored in the fuse memory 13 (step Sa2). Then, the operation for setting the offset value in the
次に、本実施形態による地磁気センサ１の実使用時の動作を説明する。
先ず、地磁気センサ１を搭載した携帯電話機の電源が投入され、各部の動作が開始する。以下、図７（ｂ）に示すフローチャートを参照して、地磁気センサ１の動作を説明する。尚、地磁気センサ１内のヒューズメモリ１３には、前述した地磁気センサ回路１２のオフセット値が記憶されているものとする。
Next, the operation at the time of actual use of the
First, the power of the mobile phone equipped with the
先ず、地磁気センサにおいて、コントロールロジック回路１１はヒューズメモリ１３から該温度におけるオフセット値を読み出す（ステップＳｂ１）。次に、方位測定データの温度補償を行うために、現在の周囲温度の測定を行い（ステップＳｂ２）、該温度データに対応する磁気感度のオフセット値を読み出す。次に、地磁気センサ回路１２が方位測定を行う（ステップＳｂ３）。次に、コントロールロジック回路１１が、地磁気センサ回路１２から方位測定データを読み出し、前述したオフセット値を用いて測定値の補正を行う（ステップＳｂ４）。次に、該方位データに基づいて、携帯電話機の表示画面上に地図データが表示される。そして、ステップＳｂ２に戻り、ステップＳｂ２〜Ｓｂ４の処理が繰り返される。
First, in the geomagnetic sensor, the
以上のように、本実施形態によれば、地磁気センサ１が携帯電話機に組み込まれることによって発生する地磁気センサ回路１２の磁気感度のオフセットを補正するためのオフセット補正値を、コントロールロジック回路１１がヒューズメモリ１３に設定し、地磁気センサ１の実使用時において、コントロールロジック回路１１がヒューズメモリ１３から、ヒューズメモリ１３に設定されている地磁気センサ回路１２のオフセット値を読み出して、該値により、測定値の補正を行うことが可能になる。そのため、測定値について、個体による特性のバラツキの補正をして地磁気センサの測定値の精度の向上を図ることができる。また、従来の地磁気センサのように、オフセット値をＥＥＰＲＯＭに記憶するのに比して、チップを製造するのに、記憶部にトンネル絶縁膜のような薄い酸化膜を付けたり、チップにビット線やワード線を形成するためのポリシリコン層やメタル層を何層も積層するという、特殊なプロセスを必要とすることなく、チップを通常のＣ−ＭＯＳのプロセスを用いて、チップ単価を抑制しつつ、製造することができる。また、書き込みのための高電圧化回路や書き込み回路等を不要として、メモリの駆動のシステムの小規模化およびチップサイズの小型化ならびに低価格化を図ることができる。
As described above, according to the present embodiment, the
また、チップにおいて、例えば、ＭＯＳ−ＦＥＴ（Field Effect Transistor）のゲート電極の形成に使用されるポリサイドの層を利用することにより、ヒューズのために配線層を１層増やさずにすみ、また、メタル層によってヒューズを形成する場合のように、電源またはグランドのラインの引き回しに影響が及ぶことを回避することができる。
また、ヒューズＦｕ0〜3をポリサイドによって形成しているので、メタルに比して抵抗率が高く、通電することにより発生する熱によって具合よく切断するヒューズを形成することができる。
Further, in the chip, for example, by using a polycide layer used for forming a gate electrode of a MOS-FET (Field Effect Transistor), it is not necessary to add one wiring layer for the fuse, and metal As in the case of forming a fuse by layer, it is possible to avoid affecting the routing of the power supply or ground line.
Further, since the fuses Fu0 to Fu3 are made of polycide, the resistivity is higher than that of metal, and a fuse that can be cut well by heat generated by energization can be formed.
また、オフセット値の格納用にヒューズメモリを用い、物理的にヒューズが切断されることにより該オフセット値が記憶されるので、該オフセット値の記憶データの経時変化を皆無にすることができる。 Further, since the offset value is stored by using a fuse memory for storing the offset value and the fuse is physically cut, the change of the stored data of the offset value with time can be eliminated.
また、オフセット値を格納するためには３２ビット程度の容量があればよいので、小容量（４〜数百ビット）のメモリを作り易いヒューズメモリは該オフセット値の格納用として好適である。 Further, since it is sufficient to have a capacity of about 32 bits in order to store the offset value, a fuse memory that can easily make a memory with a small capacity (4 to several hundred bits) is suitable for storing the offset value.
また、地磁気センサ１のオフセット値を算出するためのデータの測定は、ウエハの製造工程の中において使用されるテスタを使用するため、他のＩＣ製品のテスト用の機材を共用することができる。また、ウエハから切り分け（ダイシング）が行われたチップを、磁場付与用のコイルが設けられた試験用治具に装着して、ウエハと同様にプローバにてデータを測定することもできる。
In addition, since the measurement of data for calculating the offset value of the
尚、図８に示すフローチャートのように、図７（ａ）に示すフローチャートに、上述したテスタによる外部磁場をゼロ磁場とするステップ（ステップＳｃ１）を追加してもよい。この場合、ステップＳｃ２がステップＳａ１に、ステップＳｃ３がステップＳａ２に相当する。また、外部磁場をゼロ磁場としたときの出力値を基準値として、磁気センサの測定値から該基準値を比較することによって、磁気センサの測定値の特性を補正することもできる。テスタによって外部磁場をゼロ磁場にする具体的な方法として、内部コイルに現在存在している磁場（環境磁場）を打ち消す（キャンセルする）方向の磁場を発生させるような電流を流すことが考えられる。 As in the flowchart shown in FIG. 8, a step (step Sc1) of setting the external magnetic field by the above-described tester to be a zero magnetic field may be added to the flowchart shown in FIG. In this case, step Sc2 corresponds to step Sa1, and step Sc3 corresponds to step Sa2. Further, the characteristic of the measured value of the magnetic sensor can also be corrected by comparing the reference value with the measured value of the magnetic sensor using the output value when the external magnetic field is zero as the reference value. As a specific method of setting the external magnetic field to zero by the tester, it is conceivable to pass a current that generates a magnetic field in a direction that cancels (cancels) the magnetic field (environmental magnetic field) that is currently present in the internal coil.
次に、本発明の第２の実施形態について説明する。
この第２の実施形態による地磁気センサ１のブロック構成は図１と同じであるが、オフセット変化／温度変化の比をオフセットの温度係数としてヒューズメモリ１３に記憶するところが、オフセット値そのものをヒューズメモリ１３に記憶させる第１の実施形態と異なっている。このとき、該温度係数を算出する際に、前述した物理量センサ内の温度センサによって測定された温度を用いるところが、内部コイルに流す電流によって温度を規定している第１の実施形態と異なっている。
以下、図面を参照して、本実施形態を説明する。
Next, a second embodiment of the present invention will be described.
The block configuration of the
Hereinafter, this embodiment will be described with reference to the drawings.
地磁気センサ１内の温度センサは、作り込みにおいて、内部の温度センサ回路（図示しない）から周囲温度に対する特性を測定した結果を読み込み、該結果に基づいて温度センサ回路の測定値を補正する初期値を求め、また、該結果に基づいて温度センサ回路の感度特性を補正する補正値を求めて、ヒューズメモリ１３に記憶する。また、上述した初期値および補正値により補正された温度に対するオフセット変化の比をオフセットの温度係数として算出し、ヒューズメモリ１３に記憶する。
The temperature sensor in the
ここで、上述した温度センサ回路は、一般的なバンドギャップリファレンス回路と、Ａ／Ｄコンバータとから構成される。バンドギャップリファレンス回路は、例えば、オペアンプ、ダイオード、抵抗からなる。Ａ／Ｄコンバータは、バンドギャップリファレンス回路の出力電圧のＡ／Ｄ変換を行い、Ａ／Ｄ変換の結果である出力値Ｄoutを出力する。 Here, the temperature sensor circuit described above includes a general band gap reference circuit and an A / D converter. The band gap reference circuit includes, for example, an operational amplifier, a diode, and a resistor. The A / D converter performs A / D conversion of the output voltage of the bandgap reference circuit, and outputs an output value Dout as a result of the A / D conversion.
尚、温度センサ回路において、周囲温度Ｔが２５℃のときの出力値Ｄoutが６００であるとき、出力値Ｄoutは、下記の（式1）のようになる。
Ｄout＝−２（Ｔ−２５）＋６００ ・・・（式1）
（式1）より、例えば、周囲温度Ｔが３０℃のときは、出力値Ｄoutが５９０となる。
In the temperature sensor circuit, when the output value Dout is 600 when the ambient temperature T is 25 ° C., the output value Dout is expressed by the following (Equation 1).
Dout = -2 (T-25) +600 (Formula 1)
From (Expression 1), for example, when the ambient temperature T is 30 ° C., the output value Dout is 590.
また、コントロールロジック回路１１は、後述する、初期値ΔＤおよび補正値Δｋをヒューズメモリ１３から、上述したオフセットの温度係数と共に読み出し、該値を用いて温度センサ回路の測定値を補正し、該温度測定値およびオフセットの温度係数よりオフセットを算出する。
Further, the
次に、本実施形態における地磁気センサ１のウエハの作り込みにおいて、上述したオフセットの温度係数と共に、内部の温度センサについての上述した初期値ΔＤおよび補正値Δｋを、ヒューズメモリ１３に設定する動作を、図９に示すフローチャートを参照して説明する。
Next, in manufacturing the wafer of the
先ず、地磁気センサ１の回路が形成されたウエハがチャック（ウエハを固定する治具）の上に置かれる。該ウエハ中には加熱用のコイルが取り付けられ、該コイルは該チャックに接続されたテスタによって所望の熱を発生するように制御され、該ウエハを加熱する。次に、磁場付与用のコイルによって、テスタによる外部磁場がゼロ磁場にされ（ステップＳｄ１）、以下の手順にてセンサの特性の測定が行われる。
First, the wafer on which the circuit of the
すなわち、上述したコイルがテスタによって温度Ｔ1に制御される。次に、温度センサ回路の特性の測定が行われる。そして、その結果をコントロールロジック回路１１が、温度Ｔ1に対する温度センサ回路の出力値Ｄoutを出力値Ｄ1’として、プローバを介して、テスタ内のメモリに一旦、入力する（ステップＳｄ２）。次に、コイルがテスタによって温度Ｔ2に制御され、温度センサ回路の特性の測定が行われ、その結果を、コントロールロジック回路１１が、温度Ｔ2に対する温度センサ回路の出力値Ｄoutを出力値Ｄ2’として、テスタ内のメモリに一旦、入力する（ステップＳｄ３）。
That is, the above-described coil is controlled to the temperature T1 by the tester. Next, the characteristics of the temperature sensor circuit are measured. Then, the
次に、（式1）を用いて、温度Ｔ1に対する出力値Ｄoutの理論値Ｄ1および温度Ｔ2に対する出力値Ｄoutの理論値Ｄ2が算出される。そして、出力値Ｄ1’、Ｄ2’、理論値Ｄ1、温度Ｔ1、Ｔ2、（式1）の温度係数ｍ（＝−２）を用いて、以下のような演算にて、初期値ΔＤおよび補正値Δｋが算出される。 Next, using (Equation 1), the theoretical value D1 of the output value Dout with respect to the temperature T1 and the theoretical value D2 of the output value Dout with respect to the temperature T2 are calculated. Then, using the output values D1 ′, D2 ′, the theoretical value D1, the temperatures T1, T2, and the temperature coefficient m (= −2) of (Equation 1), the initial value ΔD and the correction value are calculated by the following calculation. Δk is calculated.
すなわち、初期値ΔＤが、（式2）に示されるように、出力値Ｄ1’から理論値Ｄ1を減算することにより求められる。
ΔＤ＝Ｄ1’−Ｄ1 ・・・（式2）
また、補正値Δｋが、出力値Ｄ1’、Ｄ2’温度Ｔ1、Ｔ2、（式1）の温度係数ｍを用いて、（式3）に示される演算によって求められる。
Δｋ＝（Ｄ2’−Ｄ1’）／〔（Ｔ2−Ｔ1）ｍ 〕 ・・・（式3）
次に、初期値ΔＤおよび補正値Δｋが、ヒューズメモリ１３に記憶される（ステップＳｄ４）。
That is, the initial value ΔD is obtained by subtracting the theoretical value D1 from the output value D1 ′ as shown in (Equation 2).
ΔD = D1′−D1 (Formula 2)
Further, the correction value Δk is obtained by the calculation shown in (Expression 3) using the output values D1 ′, D2 ′ temperatures T1, T2, and the temperature coefficient m of (Expression 1).
Δk = (D2′−D1 ′) / [(T2−T1) m] (Formula 3)
Next, the initial value ΔD and the correction value Δk are stored in the fuse memory 13 (step Sd4).
次に、地磁気センサ１の温度が測定され、上述した初期値ΔＤおよび補正値Δｋによって測定された温度が補正される（ステップＳｄ５）。次に、ゼロ磁場に対応する地磁気センサ１の測定値が採取される（ステップＳｄ６）。次に、地磁気センサ１の内部に設けられたコイルに、予め定められた電流が流され、この発熱により、地磁気センサ１が所望の温度に加熱され、地磁気センサ１の温度が変更される（ステップＳｄ７）。
Next, the temperature of the
次に、磁場付与用のコイルによって、予め定められた外部磁場が地磁気センサ１に付与される（ステップＳｄ８）。そして、ステップＳｄ５に戻り、以下のステップＳｄ５〜Ｓｄ８の処理が繰り返される。
尚、地磁気センサ１の温度補正値が、外部磁場の強度により変化する素子特性をもつ場合、このステップＳｄ８にて、外部磁場を付与するようにし、地磁気センサ１の温度補正値が、外部磁場の強度により影響を受けない素子特性をもつ場合、ステップＳｄ８をスキップして、ステップＳｄ５に進むように設定することができる。
Next, a predetermined external magnetic field is applied to the
If the temperature correction value of the
そして、ステップＳｄ５〜Ｓｄ８の処理が、予め定められた回数行われると、ステップＳｄ７の処理の後にステップＳｄ８に移行せず、ステップＳｄ９に移行する。すなわち、
地磁気センサ１の測定値からオフセット値を算出し、該オフセット値および温度センサの測定値に基づいて、オフセット値変化／温度センサ変化の比なるオフセット値の温度係数を算出し、ヒューズメモリ１３に記憶する（ステップＳｄ９）。そして、オフセット値の温度係数をヒューズメモリ１３に設定する動作が終了する。これにより、地磁気センサ１のオフセット値の温度係数が記憶される。
Then, when the processes of steps Sd5 to Sd8 are performed a predetermined number of times, the process proceeds to step Sd9 without proceeding to step Sd8 after the process of step Sd7. That is,
An offset value is calculated from the measured value of the
次に、本実施形態による地磁気センサ１の実使用時の動作を、図７（ｂ）に示すフローチャートを参照して説明する。本実施形態における地磁気センサ１の実使用時の動作は、第１の実施形態における地磁気センサ１の動作と類似しているので、相違点のみ説明する。
Next, the operation in actual use of the
先ず、地磁気センサ１において、コントロールロジック回路１１はヒューズメモリ１３から該温度におけるオフセットの温度係数を読み出す（ステップＳｂ１）。次に、方位測定データの温度補償を行うために、現在の周囲温度の測定を行い（ステップＳｂ２）、温度センサの温度補正を行った後の値およびオフセットの温度係数から該温度に対応するオフセット値を算出する。
First, in the
このとき、コントロールロジック回路１１はヒューズメモリ１３から、前述した初期値ΔＤおよび補正値Δｋを読み出し、それを用い、以下のような演算によって、温度センサから出力された出力値Ｄoutを温度に変換した値である、温度出力値Ｔoutを出力し（ステップＳｂ３）、温度センサの補正が行われる。
At this time, the
すなわち、温度出力値Ｔoutが、測定値Ｄ、理論値Ｄ1、初期値ΔＤ、補正値Δｋ、（式1）の温度係数ｍを用いて、（式4）に示される演算によって求められる。
Ｔout＝〔Ｄ−（Ｄ1＋ΔＤ）〕×〔１／（Δｋ×ｍ）〕＋Ｔ1（℃） ・・・（式4）
尚、初期値ΔＤおよび補正値Δｋをヒューズメモリ１３に設定する動作が温度Ｔ1を２５℃として行われた場合、（式4）におけるＴ1は２５℃（Ｄ1＝６００）となる。
That is, the temperature output value Tout is obtained by the calculation shown in (Expression 4) using the measured value D, the theoretical value D1, the initial value ΔD, the correction value Δk, and the temperature coefficient m of (Expression 1).
Tout = [D- (D1 + ΔD)] × [1 / (Δk × m)] + T1 (° C.) (Formula 4)
When the operation for setting the initial value ΔD and the correction value Δk in the
次に、地磁気センサ回路１２が方位測定を行う（ステップＳｂ３）。次に、コントロールロジック回路１１が、地磁気センサ回路１２から方位測定データを読み出し、前述した補正後の温度出力値Ｔoutに対するオフセット値を用いて測定値の補正を行う（ステップＳｂ４）。次に、該方位データに基づいて、携帯電話機の表示画面上に地図データが表示される。そして、ステップＳｂ２に戻り、ステップＳｂ２〜Ｓｂ４の処理が繰り返される。
Next, the
以上のように、本実施形態によれば、地磁気センサ１内の温度センサの作り込み時において、コントロールロジック回路１１が温度センサ内の温度センサ回路の初期値ΔＤおよび補正値Δｋをヒューズメモリ１３に設定し、上述した初期値および補正値により補正された温度に対するオフセット変化の比をオフセットの温度係数として算出し、ヒューズメモリ１３に記憶し、温度センサの実使用時において、コントロールロジック回路１１がヒューズメモリ１３から、ヒューズメモリ１３に設定されている温度センサ回路の初期値ΔＤおよび補正値Δｋをオフセットの温度係数と共に読み出して、温度出力値Ｔoutの出力を行い、該値により地磁気センサ１のオフセットを補正することが可能になる。そのため、記憶すべき数値の個数を減らすことができる。
As described above, according to the present embodiment, the
尚、地磁気センサ１内の温度センサの初期値ΔＤおよび補正値Δｋを算出するためのデータを一時的に記憶するためのメモリは、テスタ内のメモリに限らず、地磁気センサ１のチップ上にＤＲＡＭ、ＳＲＡＭ等のキャッシュメモリや、別のヒューズメモリが形成され、上記のデータを一時的に記憶することが可能であるなら、それらのメモリを用いてもよい。
Note that the memory for temporarily storing the data for calculating the initial value ΔD and the correction value Δk of the temperature sensor in the
また、地磁気センサ１内の温度センサの初期値ΔＤおよび補正値Δｋを算出するためのデータの測定は、ウエハの製造工程の中において使用されるテスタに装備された加熱可能なチャックを使用するため、他のＬＳＩ用のテストのための機材を共用することができる。また、ウエハから切り分け（ダイシング）が行われたチップを、加熱用のヒータが設けられた試験用治具に装着して、ウエハと同様にプローバにて出力値を測定することもできる。
In addition, the measurement of data for calculating the initial value ΔD and the correction value Δk of the temperature sensor in the
次に、本発明の第３の実施形態について説明する。
この第３の実施形態による地磁気センサ１のブロック構成は図１と同じであるが、地磁気センサ１の作り込みにおいて、温度と外部磁場の両方を変化させるときに、予めウエハ上のチップ毎の温度センサの感度特性を求めておき、その上で該温度センサによって実際の温度を測定してフィードバックすることにより、高精度に温度制御を行うようにするところが、地磁気センサ１内の温度センサによって温度のモニターを行っていない第１の実施形態と異なっている。以下、図７（ａ）に示すフローチャートを参照して、本実施形態を説明する。尚、本実施形態における地磁気センサ１の作り込みにおける動作は、第１の実施形態における地磁気センサ１の作り込みにおける動作と類似しているので、相違点を重点的に説明する。
Next, a third embodiment of the present invention will be described.
The block configuration of the
具体的に、ステップＳａ１において、予めウエハ上のチップ毎の温度センサの感度特性を求めておき、これをテスタ側のメモリに記憶しておく。このとき、チップの位置は番地化され、番地毎の温度センサ特性として、テスタ側のメモリにこの感度特性と番地情報とが記憶される。 Specifically, in step Sa1, sensitivity characteristics of the temperature sensor for each chip on the wafer are obtained in advance and stored in a memory on the tester side. At this time, the position of the chip is addressed, and the sensitivity characteristic and the address information are stored in the memory on the tester side as the temperature sensor characteristic for each address.
次に、温度調節機能のあるプロープ制御装置を用いて、所望の温度になるように、第１の実施形態と同様に、地磁気センサ１内のコイルに通電して加熱する。そして、地磁気センサ１内の温度センサにより、センサチップ内の測定温度をモニタ（測定）する。ここで、テスタに記憶されている番地情報をもとに、温度センサ特性情報を読み出し、これを用いてチップ内の測定温度を補正して正確な温度を算出する。そして、この温度（実測値）と、所定の温度（理論値）とを比較して異なる場合は、プロープ制御装置の温度調節機能により温度センサの温度を調整する。
Next, using a probe control device having a temperature adjustment function, the coil in the
そして、上記の動作により、地磁気センサ１を所望の温度に加熱する。さらに、テスタはプローブ制御装置を介して、コントロールロジック回路１１に指示を行い、磁場付与用のコイルによって付与された外部磁場に対応する地磁気センサ１の測定値を採取する。本実施形態においては、磁場、温度条件を変化させて、複数回の測定を繰り返し行い、複数の所望の磁場および所望の温度においての測定値を得る。そして、複数の磁場および温度条件において得られた複数の測定値に対しそれぞれ演算を行い、それぞれのオフセット値を算出する。
And the
次に、ステップＳａ２において、ウエハ上のチップ毎の温度センサの特性情報および算出されたオフセット値をヒューズメモリ１３に記憶する。そして、オフセット値をヒューズメモリ１３に設定する動作が終了する。これにより、地磁気センサ１の温度変化によるオフセット変化が記憶される。
Next, in step Sa2, the temperature sensor characteristic information for each chip on the wafer and the calculated offset value are stored in the
以上のように、上記実施形態によれば、温度と外部磁場の両方を変化させるときに、予めウエハ上のチップ毎の温度センサの感度特性を求めておき、その上で温度センサによって実際の温度を測定してフィードバックすることにより、高精度に温度制御を行って、温度によるオフセット値を正確に採取することができる。 As described above, according to the above embodiment, when both the temperature and the external magnetic field are changed, the sensitivity characteristic of the temperature sensor for each chip on the wafer is obtained in advance, and then the actual temperature is measured by the temperature sensor. By measuring and feeding back, temperature control can be performed with high accuracy, and the offset value due to temperature can be accurately collected.
この実施形態においても、温度条件と外部磁場の条件は両方変化させることができる。例えば、２５℃と３５℃の二点に変化させ、それぞれにおいて複数の外部磁場条件において測定し、オフセット値を算出する。
ここでは、温度を固定して磁場を変化させるのが効率的だが、磁場を固定して温度だけをさきに変化させてもよいし、ランダムに測定してもよい。
Also in this embodiment, both the temperature condition and the external magnetic field condition can be changed. For example, the temperature is changed to two points of 25 ° C. and 35 ° C., and each is measured under a plurality of external magnetic field conditions to calculate an offset value.
Here, it is efficient to change the magnetic field while fixing the temperature, but it is possible to change only the temperature while fixing the magnetic field, or to measure at random.
また、本実施形態の変形例として、第２の実施形態のように、オフセットの温度係数と、感度特性とをヒューズメモリ１３に記憶してもよい。この場合は、一旦テスタ側のメモリに記憶した番地毎の感度特性を、当該番地に対応するチップのヒューズメモリ１３に取り込む。こうすることにより、個々のチップに分離された後に、各温度センサの感度パラツキ（初期値△Ｄ）とオフセットの温度係数（△ｋ）とから、温度センサの補正をすることができる。
As a modification of the present embodiment, the temperature coefficient of the offset and the sensitivity characteristic may be stored in the
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲での設計変更も含まれる。 As mentioned above, although embodiment of this invention was explained in full detail with reference to drawings, the concrete structure is not restricted to this embodiment, The design change in the range which does not deviate from the summary of this invention is also included.
例えば、ヒューズ素子への書き込みは通電による他、レーザ、ＦＩＢ、電子ビーム等の外部からの照射による切断によってもよい。この他、ヒューズ素子が物理的な切断を受けなくても、抵抗値が高くなって実質的に切断されたと判断される状態にできる手段があれば何でもよい。また、アンチヒューズのように、高抵抗（もしくは絶縁状態）のものが低抵抗となって、電気的導通が良好になることを利用するメモリであってもよい。 For example, the writing to the fuse element may be performed not only by energization but also by cutting by external irradiation of a laser, FIB, electron beam or the like. In addition to this, any means may be used as long as the resistance value is high and it can be determined that the fuse element is substantially cut without being physically cut. Further, a memory that utilizes the fact that a high resistance (or insulating state) has a low resistance and good electrical conduction, such as an antifuse, may be used.
１・・・地磁気センサ、１１・・・コントロールロジック回路（補正データ書込手段）（補正データ読出手段）（補正手段）（制御手段）、１２・・・地磁気センサ回路（地磁気検知手段）、１３・・・ヒューズメモリ
DESCRIPTION OF
Claims (3)
選択的に電気的切断もしくは接続が可能であり、その電気的切断もしくは接続の状態により所定のデータを記憶するヒューズメモリと、
製造時に、前記地磁気検知手段の測定値を入力し、前記測定値に基づいて地磁気検知手段の測定値の温度特性を補正する補正値を求めて、前記補正値に応じて前記ヒューズメモリの電気的切断を行うことにより、前記補正値を前記ヒューズメモリに書き込む補正データ書込手段と、
製造後の実使用時に、前記ヒューズメモリから前記補正値を読み出す補正データ読出手段と、
前記実使用時に、前記地磁気検知手段の測定値を入力し、前記補正データ読み出し手段によって読み出された補正値に基づいて前記地磁気検知手段の測定値の補正を行う補正手段と、
を備えたことを特徴とする地磁気センサ。 Geomagnetic detection means for detecting geomagnetism,
A fuse memory which can be selectively electrically disconnected or connected, and stores predetermined data depending on the state of the electrical disconnection or connection;
At the time of manufacture, the measurement value of the geomagnetism detection means is input, a correction value for correcting the temperature characteristic of the measurement value of the geomagnetism detection means is obtained based on the measurement value, and the electric power of the fuse memory is determined according to the correction value. Correction data writing means for writing the correction value to the fuse memory by cutting,
Correction data reading means for reading the correction value from the fuse memory during actual use after manufacture;
A correction unit that inputs a measurement value of the geomagnetism detection unit during the actual use and corrects the measurement value of the geomagnetism detection unit based on the correction value read by the correction data reading unit;
A geomagnetic sensor comprising:
前記地磁気センサが温度を検知する温度測定手段をさらに備え、
前記地磁気センサの製造時に、予め前記温度測定手段の感度特性を求め、前記ヒューズメモリに記憶するステップと、
前記ヒューズメモリに記憶されている感度特性データにより、前記温度測定手段の感度特性を補正するステップと、
前記地磁気センサの温度による磁気感度のオフセットを補正し、前記補正されたオフセットを前記ヒューズメモリに記憶するステップと、
を有することを特徴とする地磁気センサの補正方法。 A correction method for a geomagnetic sensor for correcting a measurement value of the geomagnetic sensor according to claim 1,
The geomagnetic sensor further comprises temperature measuring means for detecting temperature,
Obtaining the sensitivity characteristic of the temperature measuring means in advance during the manufacture of the geomagnetic sensor, and storing it in the fuse memory;
Correcting the sensitivity characteristic of the temperature measuring means by the sensitivity characteristic data stored in the fuse memory; and
Correcting the magnetic sensitivity offset due to the temperature of the geomagnetic sensor, and storing the corrected offset in the fuse memory;
A correction method for a geomagnetic sensor, comprising:
The method for correcting a geomagnetic sensor according to claim 1, comprising a step of correcting the measured value based on the measured value in a zero magnetic field when the geomagnetic sensor is manufactured. A correction method of a featured geomagnetic sensor.
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