JP2006272907A - Liquid delivering apparatus, and liquid delivering method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a power consumption by adjusting a potential of an auxiliary drive signal and also adjusting a power consumption at a transistor pair. <P>SOLUTION: In the liquid delivering method, a drive signal generating circuit 50 generates a main drive signal COM via the transistor pair (an NPN type transistor Q1 and a PNP type transistor Q2) on the basis of an analog signal ANG. The auxiliary drive signals (a first auxiliary drive signal COMa and a second auxiliary drive signal COMb) are generated via the other transistors (a power supply side transistor Q3 and a grounding side transistor Q4) and smoothing circuits (a first smoothing circuit 54 and a second smoothing circuit 55) on the basis of a pulse signal. The auxiliary drive signal is applied to a collector of at least one transistor of the transistor pair. A piezoelectric element PZT included in a head 41 is operated on the basis of the main drive signal COM. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、素子に所定の動作を行わせて液体を吐出させる液体吐出装置、及び、液体吐出方法に関する。   The present invention relates to a liquid ejecting apparatus and a liquid ejecting method for ejecting a liquid by causing a device to perform a predetermined operation.

素子に所定の動作を行わせて液体を吐出させる液体吐出装置としては、例えば、印刷装置、カラーフィルタ製造装置、染色装置といったように、種々のものがある。そして、この液体吐出装置では、対象物へ液体を着弾させることによって種々の処理が行われている。例えば、用紙への画像の印刷やカラーフィルタの製造が行われている。この種の液体吐出装置では、複数の素子を支障なく動作させるため、十分な電流を供給する必要がある。これに伴い、電流増幅部によって電流が増幅された駆動信号を用いている（例えば、特許文献１を参照。）。この電流増幅部は、一般的に、相補的に接続されたトランジスタ対によって構成されている。そして、トランジスタ対を構成する充電用のトランジスタは、そのコレクタが電源電位に接続され、放電用のトランジスタは、そのコレクタが接地電位に接続されている。
特開２００１−８００６９号公報 There are various types of liquid ejecting apparatuses that cause the element to perform a predetermined operation to eject liquid, such as a printing apparatus, a color filter manufacturing apparatus, and a dyeing apparatus. And in this liquid discharge apparatus, various processes are performed by making a liquid land on a target object. For example, printing of images on paper and manufacturing of color filters are performed. In this type of liquid ejection device, it is necessary to supply a sufficient current in order to operate a plurality of elements without hindrance. Along with this, a drive signal whose current is amplified by a current amplification unit is used (see, for example, Patent Document 1). This current amplifying unit is generally constituted by a pair of transistors connected in a complementary manner. The collector of the charging transistor constituting the transistor pair is connected to the power supply potential, and the collector of the discharging transistor is connected to the ground potential.
Japanese Patent Laid-Open No. 2001-80069

このような電流増幅部で駆動信号の電流増幅を行う場合、充電用のトランジスタにおける消費電力は、電源電位と駆動信号の電位との差に電流を乗じた量となる。一方、放電用のトランジスタにおける消費電力は、駆動信号の電位と接地電位との差に電流を乗じた量となる。このため、各トランジスタにおける消費電力は大きくなりがちであり、この消費電力をできるだけ小さくすることが望まれている。   When the current amplification of the drive signal is performed by such a current amplification unit, the power consumption in the charging transistor is an amount obtained by multiplying the difference between the power supply potential and the drive signal potential by the current. On the other hand, the power consumption in the discharging transistor is an amount obtained by multiplying the difference between the potential of the drive signal and the ground potential by the current. For this reason, the power consumption of each transistor tends to increase, and it is desired to reduce this power consumption as much as possible.

本発明は、このような事情に鑑みてなされたものであり、その目的は、消費電力を低減することのできる液体吐出装置を実現することにある。   The present invention has been made in view of such circumstances, and an object thereof is to realize a liquid ejection apparatus capable of reducing power consumption.

前記目的を達成するための主たる発明は、
アナログ信号をもとにトランジスタ対を介して主駆動信号を生成する主駆動信号生成部と、
パルス信号をもとに他のトランジスタ及び平滑回路を介して補助駆動信号を生成し、前記補助駆動信号を前記トランジスタ対における少なくとも一方のトランジスタのコレクタに印加する補助駆動信号生成部と、
液体を吐出するための動作を行う素子であって、前記主駆動信号に基づいて動作する素子と、
を有する液体吐出装置である。 The main invention for achieving the object is as follows:
A main drive signal generator for generating a main drive signal via a transistor pair based on an analog signal;
An auxiliary drive signal generating unit that generates an auxiliary drive signal through another transistor and a smoothing circuit based on the pulse signal, and applies the auxiliary drive signal to a collector of at least one transistor in the transistor pair;
An element that performs an operation for discharging liquid, the element operating based on the main drive signal;
A liquid ejection apparatus having

本発明の他の特徴は、本明細書、及び添付図面の記載により、明らかにする。   Other features of the present invention will become apparent from the description of this specification and the accompanying drawings.

＝＝＝開示の概要＝＝＝
本明細書の記載、及び添付図面の記載により、少なくとも次のことが明らかにされる。 === Summary of disclosure ===
At least the following will be made clear by the description of the present specification and the accompanying drawings.

すなわち、アナログ信号をもとにトランジスタ対を介して主駆動信号を生成する主駆動信号生成部と、パルス信号をもとに他のトランジスタ及び平滑回路を介して補助駆動信号を生成し、前記補助駆動信号を前記トランジスタ対における少なくとも一方のトランジスタのコレクタに印加する補助駆動信号生成部と、液体を吐出するための動作を行う素子であって、前記主駆動信号に基づいて動作する素子と、を有する液体吐出装置が実現できること。
このような液体吐出装置によれば、トランジスタ対を構成する少なくとも一方のトランジスタのコレクタには、補助駆動信号が印加される。そして、補助駆動信号生成部は、パルス信号をもとに他のトランジスタ及び平滑回路を介して補助駆動信号を生成するものであるため、少ない消費電力で所望電位の補助駆動信号を生成できる。すなわち、他のトランジスタは、パルス信号によってスイッチング動作をするが、導通時の抵抗値が極めて小さいので、少ない消費電力で補助駆動信号を生成できる。そして、補助駆動信号の電位を調整することにより、トランジスタ対における消費電力も調整することができる。その結果、消費電力を低減することができる。 That is, a main drive signal generating unit that generates a main drive signal via a transistor pair based on an analog signal, and an auxiliary drive signal is generated via another transistor and a smoothing circuit based on a pulse signal. An auxiliary drive signal generation unit that applies a drive signal to the collector of at least one transistor in the transistor pair, and an element that performs an operation for ejecting liquid, and that operates based on the main drive signal. It is possible to realize a liquid ejection apparatus having the same.
According to such a liquid ejection apparatus, the auxiliary drive signal is applied to the collector of at least one transistor constituting the transistor pair. Since the auxiliary drive signal generation unit generates the auxiliary drive signal via another transistor and a smoothing circuit based on the pulse signal, the auxiliary drive signal generation unit can generate an auxiliary drive signal having a desired potential with low power consumption. In other words, the other transistors perform a switching operation by a pulse signal, but since the resistance value when conducting is extremely small, an auxiliary drive signal can be generated with low power consumption. Then, the power consumption in the transistor pair can be adjusted by adjusting the potential of the auxiliary drive signal. As a result, power consumption can be reduced.

かかる液体吐出装置であって、前記補助駆動信号生成部は、前記主駆動信号生成部が有するトランジスタ対の熱損失を低減すべく電位波形が定められた補助駆動信号を生成すること。
このような液体吐出装置によれば、補助駆動信号の電位波形が最適化されるので、トランジスタ対における消費電力をより低減することができる。 In this liquid ejection apparatus, the auxiliary drive signal generation unit generates an auxiliary drive signal having a potential waveform determined to reduce heat loss of the transistor pair included in the main drive signal generation unit.
According to such a liquid ejecting apparatus, since the potential waveform of the auxiliary drive signal is optimized, power consumption in the transistor pair can be further reduced.

かかる液体吐出装置であって、前記トランジスタ対は、前記アナログ信号がベースに印加され、主駆動信号の電位上昇時に動作するＮＰＮ型トランジスタを含み、前記補助駆動信号生成部は、前記ＮＰＮ型トランジスタの動作時において、エミッタの電位よりも所定電位だけ高くなるように波形が定められた補助駆動信号を生成すること。
このような液体吐出装置によれば、主駆動信号の電位上昇時において、ＮＰＮ型トランジスタの消費電力をより低減することができる。 In this liquid ejection apparatus, the transistor pair includes an NPN transistor that operates when the analog signal is applied to a base and the potential of the main drive signal rises, and the auxiliary drive signal generation unit includes the NPN transistor. During operation, an auxiliary drive signal having a waveform determined to be higher than the emitter potential by a predetermined potential is generated.
According to such a liquid ejection device, the power consumption of the NPN transistor can be further reduced when the potential of the main drive signal is increased.

かかる液体吐出装置であって、前記トランジスタ対は、前記アナログ信号がベースに印加され、主駆動信号の電位下降時に動作するＰＮＰ型トランジスタを含み、前記補助駆動信号生成部は、前記ＰＮＰ型トランジスタの動作時において、エミッタの電位よりも所定電位だけ低くなるように波形が定められた補助駆動信号を生成すること。
このような液体吐出装置によれば、主駆動信号の電位下降時において、ＰＮＰ型トランジスタの消費電力をより低減することができる。 In this liquid ejection apparatus, the transistor pair includes a PNP transistor that operates when the analog signal is applied to the base and the potential of the main drive signal drops, and the auxiliary drive signal generation unit includes the PNP transistor. During operation, an auxiliary drive signal having a waveform determined to be lower than the emitter potential by a predetermined potential is generated.
According to such a liquid ejection device, the power consumption of the PNP transistor can be further reduced when the potential of the main drive signal is lowered.

かかる液体吐出装置であって、前記補助駆動信号生成部は、パルス幅変調されたパルス信号をもとに補助駆動信号を生成すること。
このような液体吐出装置によれば、最適化された電位波形の補助駆動信号を容易に生成することができる。 In this liquid ejecting apparatus, the auxiliary drive signal generation unit generates an auxiliary drive signal based on a pulse signal subjected to pulse width modulation.
According to such a liquid ejecting apparatus, it is possible to easily generate an auxiliary drive signal having an optimized potential waveform.

かかる液体吐出装置であって、前記他のトランジスタは、バイポーラトランジスタによって構成されていること。
このような液体吐出装置によれば、スイッチング動作を効率よく行わせることができる。 In this liquid ejection apparatus, the other transistor is a bipolar transistor.
According to such a liquid discharge apparatus, the switching operation can be performed efficiently.

かかる液体吐出装置であって、前記他のトランジスタは、電界効果トランジスタによって構成されていること。
このような液体吐出装置によれば、電界効果トランジスタを用いているので、大きな電流にも容易に対応できる。 In this liquid ejection apparatus, the other transistor is a field effect transistor.
According to such a liquid ejecting apparatus, since a field effect transistor is used, it is possible to easily cope with a large current.

かかる液体吐出装置であって、前記平滑回路は、平滑コンデンサと平滑コイルによって構成されていること。
このような液体吐出装置によれば、簡単な構成で補助駆動信号を生成することができる。 In such a liquid ejection apparatus, the smoothing circuit is constituted by a smoothing capacitor and a smoothing coil.
According to such a liquid ejecting apparatus, the auxiliary drive signal can be generated with a simple configuration.

かかる液体吐出装置であって、前記平滑回路は、抵抗素子と平滑コンデンサと平滑コイルとによって構成されていること。
このような液体吐出装置によれば、補助駆動信号における波形の歪みを有効に防止することができる。 In such a liquid ejection apparatus, the smoothing circuit includes a resistance element, a smoothing capacitor, and a smoothing coil.
According to such a liquid ejecting apparatus, it is possible to effectively prevent waveform distortion in the auxiliary drive signal.

かかる液体吐出装置であって、前記主駆動信号生成部は、所定周期毎に更新される電位指定情報に基づき、指定された電位のアナログ信号を生成するアナログ信号生成部を有すること。
このような液体吐出装置によれば、吐出させる液体に適合したアナログ信号を容易に生成できる。 In this liquid ejection apparatus, the main drive signal generation unit includes an analog signal generation unit that generates an analog signal of a specified potential based on potential specification information updated every predetermined cycle.
According to such a liquid ejecting apparatus, an analog signal suitable for the liquid to be ejected can be easily generated.

かかる液体吐出装置であって、前記補助駆動信号生成部は、前記補助駆動信号を、前記ＮＰＮ型トランジスタのコレクタに印加すること。
このような液体吐出装置によれば、主駆動信号の電位上昇時において、ＮＰＮ型トランジスタの消費電力を低減することができる。 In this liquid ejection apparatus, the auxiliary drive signal generation unit applies the auxiliary drive signal to the collector of the NPN transistor.
According to such a liquid ejection device, the power consumption of the NPN transistor can be reduced when the potential of the main drive signal is increased.

かかる液体吐出装置であって、前記補助駆動信号生成部は、前記補助駆動信号を、前記ＰＮＰ型トランジスタのコレクタに印加すること。
このような液体吐出装置によれば、主駆動信号の電位下降時において、ＰＮＰ型トランジスタの消費電力を低減することができる。 In this liquid ejection apparatus, the auxiliary drive signal generation unit applies the auxiliary drive signal to the collector of the PNP transistor.
According to such a liquid ejecting apparatus, the power consumption of the PNP transistor can be reduced when the potential of the main drive signal is lowered.

また、次の液体吐出装置を実現することもできる。
すなわち、主駆動信号を生成する主駆動信号生成部であって、所定周期毎に更新される電位指定情報に基づき、指定された電位のアナログ信号を生成するアナログ信号生成部、及び、前記アナログ信号がベースに印加され、前記主駆動信号の電位上昇時に動作するＮＰＮ型トランジスタ、及び、前記アナログ信号がベースに印加され、前記主駆動信号の電位下降時に動作するＰＮＰ型トランジスタによって構成されているトランジスタ対を有し、前記アナログ信号をもとに前記トランジスタ対を介して前記主駆動信号を生成する主駆動信号生成部と、
補助駆動信号を生成する補助駆動信号生成部であって、バイポーラトランジスタ若しくは電界効果トランジスタによって構成された他のトランジスタ、及び、平滑コイルと平滑コンデンサ、又は、平滑コイルと平滑コンデンサと抵抗素子とによって構成されている平滑回路を有し、前記主駆動信号生成部が有するトランジスタ対の熱損失を低減すべく、前記ＮＰＮ型トランジスタの動作時においては、前記ＮＰＮ型トランジスタのエミッタ電位よりも所定電位だけ高くなるように波形が定められ、前記ＰＮＰ型トランジスタの動作時においては、前記ＰＮＰ型トランジスタのエミッタ電位よりも所定電位だけ低くなるように波形が定められた補助駆動信号を、パルス幅変調されたパルス信号をもとに前記他のトランジスタ及び前記平滑回路を介して生成し、前記トランジスタ対における前記ＮＰＮ型トランジスタのコレクタ及び前記ＰＮＰ型トランジスタのコレクタの少なくとも一方に印加する補助駆動信号生成部と、
液体を吐出するための動作を行う素子であって、前記主駆動信号に基づいて動作する素子と、を有する液体吐出装置を実現することもできる。
このような液体吐出装置によれば、既述のほぼ全ての効果を奏するので、本発明の目的が最も有効に達成される。 Moreover, the following liquid discharge apparatus can also be realized.
That is, a main drive signal generation unit that generates a main drive signal, an analog signal generation unit that generates an analog signal of a designated potential based on potential designation information updated every predetermined period, and the analog signal Is applied to the base and operates when the potential of the main drive signal rises, and a transistor composed of a PNP transistor that operates when the analog signal is applied to the base and the potential of the main drive signal drops A main drive signal generating unit that has a pair and generates the main drive signal through the transistor pair based on the analog signal;
Auxiliary drive signal generation unit for generating an auxiliary drive signal, which is composed of a bipolar transistor or another transistor constituted by a field effect transistor, and a smoothing coil and a smoothing capacitor, or a smoothing coil and a smoothing capacitor and a resistance element. In order to reduce the heat loss of the transistor pair included in the main drive signal generator, the NPN transistor is operated at a predetermined potential higher than the emitter potential of the NPN transistor. In the operation of the PNP transistor, an auxiliary drive signal whose waveform is determined to be lower than the emitter potential of the PNP transistor by a predetermined potential is applied to a pulse whose width is modulated. Based on the signal, the other transistor and the smoothing circuit And it was generated, an auxiliary drive signal generation unit for applying to at least one of the collectors and the PNP-type transistor of the NPN-type transistor in the transistor pair,
It is also possible to realize a liquid ejection apparatus that includes an element that performs an operation for ejecting liquid and that operates based on the main drive signal.
According to such a liquid ejecting apparatus, since almost all the effects described above can be achieved, the object of the present invention can be achieved most effectively.

また、パルス信号をもとにトランジスタ及び平滑回路を介して補助駆動信号を生成し、前記補助駆動信号をトランジスタ対における少なくとも一方のトランジスタのコレクタに印加するステップと、アナログ信号をもとに前記トランジスタ対を介して主駆動信号を生成するステップと、液体を吐出するための動作を行う素子に前記主駆動信号を印加して、液体を吐出させるステップと、を有する液体吐出方法を実現することもできる。   A step of generating an auxiliary drive signal through a transistor and a smoothing circuit based on a pulse signal, applying the auxiliary drive signal to a collector of at least one transistor in a transistor pair; and the transistor based on an analog signal. It is also possible to realize a liquid ejection method including: generating a main drive signal via a pair; and applying the main drive signal to an element that performs an operation for ejecting liquid to eject the liquid. it can.

＝＝＝説明の対象＝＝＝
＜液体吐出装置について＞
液体吐出装置には、印刷装置、カラーフィルタ製造装置、ディスプレイ製造装置、半導体製造装置、及びＤＮＡチップ製造装置など、様々な種類があり、全てについて説明することは困難である。そこで、本明細書では、印刷装置としてのプリンタ、及び、このプリンタを有する印刷システムを例に挙げて説明する。なお、印刷システムとは、印刷装置と、この印刷装置の動作を制御する印刷制御装置とを少なくとも有するシステムのことであり、液体吐出装置と吐出制御装置とを有する液体吐出システムの一形態に相当する。 === Target of explanation ===
<About liquid ejection device>
There are various types of liquid ejection devices such as a printing device, a color filter manufacturing device, a display manufacturing device, a semiconductor manufacturing device, and a DNA chip manufacturing device, and it is difficult to describe all of them. Therefore, in this specification, a printer as a printing apparatus and a printing system having the printer will be described as an example. The printing system is a system having at least a printing apparatus and a printing control apparatus that controls the operation of the printing apparatus, and corresponds to one form of a liquid ejection system having a liquid ejection apparatus and an ejection control apparatus. To do.

＝＝＝印刷システム１００の構成＝＝＝
＜全体構成について＞
まず、印刷装置を印刷システムとともに説明する。ここで、図１は、印刷システム１００の構成を説明する図である。例示した印刷システム１００は、印刷装置としてのプリンタ１と、印刷制御装置としてのコンピュータ１１０とを含んでいる。具体的には、この印刷システム１００は、プリンタ１と、コンピュータ１１０と、表示装置１２０と、入力装置１３０と、記録再生装置１４０とを有している。プリンタ１は、用紙、布、フィルム等の媒体に画像を印刷する。なお、この媒体は、液体が吐出される対象となる対象物に相当する。また、以下の説明では、代表的な媒体である用紙Ｓ（図３Ａを参照。）を例に挙げて説明する。コンピュータ１１０は、プリンタ１と通信可能に接続されている。そして、プリンタ１に画像を印刷させるため、コンピュータ１１０は、その画像に応じた印刷データをプリンタ１に出力する。このコンピュータ１１０には、アプリケーションプログラムやプリンタドライバ等のコンピュータプログラムがインストールされている。表示装置１２０は、ディスプレイを有している。この表示装置１２０は、例えば、コンピュータプログラムのユーザーインタフェースを表示するためのものである。入力装置１３０は、例えば、キーボード１３１やマウス１３２である。記録再生装置１４０は、例えば、フレキシブルディスクドライブ装置１４１やＣＤ−ＲＯＭドライブ装置１４２である。 === Configuration of Printing System 100 ===
<About the overall configuration>
First, the printing apparatus will be described together with a printing system. Here, FIG. 1 is a diagram illustrating the configuration of the printing system 100. The illustrated printing system 100 includes a printer 1 as a printing apparatus and a computer 110 as a printing control apparatus. Specifically, the printing system 100 includes a printer 1, a computer 110, a display device 120, an input device 130, and a recording / reproducing device 140. The printer 1 prints an image on a medium such as paper, cloth, or film. This medium corresponds to an object to which liquid is discharged. In the following description, a sheet S (see FIG. 3A), which is a typical medium, will be described as an example. The computer 110 is communicably connected to the printer 1. In order to cause the printer 1 to print an image, the computer 110 outputs print data corresponding to the image to the printer 1. Computer programs such as application programs and printer drivers are installed in the computer 110. The display device 120 has a display. The display device 120 is for displaying a user interface of a computer program, for example. The input device 130 is a keyboard 131 or a mouse 132, for example. The recording / reproducing device 140 is, for example, a flexible disk drive device 141 or a CD-ROM drive device 142.

＝＝＝コンピュータ１１０＝＝＝
＜コンピュータ１１０の構成について＞
図２は、コンピュータ１１０、及びプリンタ１の構成を説明するブロック図である。まず、コンピュータ１１０の構成について簡単に説明する。このコンピュータ１１０は、前述した記録再生装置１４０と、ホスト側コントローラ１１１とを有している。記録再生装置１４０は、ホスト側コントローラ１１１と通信可能に接続されており、例えばコンピュータ１１０の筐体に取り付けられている。ホスト側コントローラ１１１は、コンピュータ１１０における各種の制御を行うものであり、前述した表示装置１２０や入力装置１３０も通信可能に接続されている。このホスト側コントローラ１１１は、インタフェース部１１２と、ＣＰＵ１１３と、メモリ１１４とを有する。インタフェース部１１２は、プリンタ１との間に介在し、データの受け渡しを行う。ＣＰＵ１１３は、コンピュータ１１０の全体的な制御を行うための演算処理装置である。メモリ１１４は、ＣＰＵ１１３が使用するコンピュータプログラムを格納する領域や作業領域等を確保するためのものであり、ＲＡＭ、ＥＥＰＲＯＭ、ＲＯＭ、磁気ディスク装置等によって構成される。このメモリ１１４に格納されるコンピュータプログラムとしては、前述したアプリケーションプログラムやプリンタドライバがある。そして、ＣＰＵ１１３は、メモリ１１４に格納されているコンピュータプログラムに従って各種の制御を行う。 === Computer 110 ===
<Configuration of Computer 110>
FIG. 2 is a block diagram illustrating configurations of the computer 110 and the printer 1. First, the configuration of the computer 110 will be briefly described. The computer 110 includes the recording / reproducing device 140 and the host-side controller 111 described above. The recording / reproducing apparatus 140 is communicably connected to the host-side controller 111, and is attached to the housing of the computer 110, for example. The host-side controller 111 performs various controls in the computer 110, and the display device 120 and the input device 130 described above are also connected to be communicable. The host-side controller 111 includes an interface unit 112, a CPU 113, and a memory 114. The interface unit 112 is interposed between the printer 1 and exchanges data. The CPU 113 is an arithmetic processing unit for performing overall control of the computer 110. The memory 114 is used to secure an area for storing a computer program used by the CPU 113, a work area, and the like, and includes a RAM, an EEPROM, a ROM, a magnetic disk device, and the like. The computer program stored in the memory 114 includes the application program and printer driver described above. The CPU 113 performs various controls according to the computer program stored in the memory 114.

印刷データは、プリンタ１が解釈できる形式のデータであって、各種のコマンドデータと、画素データＳＩ（図６を参照。）とを有する。コマンドデータとは、プリンタ１に特定の動作の実行を指示するためのデータである。このコマンドデータには、例えば、給紙を指示するコマンドデータ、搬送量を示すコマンドデータ、排紙を指示するコマンドデータがある。また、画素データＳＩは、印刷される画像の画素に関するデータである。ここで、画素とは、用紙上に仮想的に定められた方眼状の升目であり、ドットが形成される領域を示す。そして、印刷データにおける画素データＳＩは、用紙上に形成されるドットに関するデータ（例えば、階調値）である。本実施形態において、画素データＳＩは２ビットのデータによって構成されている。すなわち、この画素データＳＩには、ドット無し（インクの非吐出）に対応するデータ［００］と、小ドットの形成に対応するデータ［０１］と、中ドットの形成に対応するデータ［１０］と、大ドットの形成に対応するデータ［１１］とがある。従って、このプリンタ１は、１画素について４階調で画像の形成ができる。   The print data is data in a format that can be interpreted by the printer 1 and includes various command data and pixel data SI (see FIG. 6). The command data is data for instructing the printer 1 to execute a specific operation. The command data includes, for example, command data for instructing paper feed, command data for indicating the carry amount, and command data for instructing paper discharge. The pixel data SI is data related to the pixels of the image to be printed. Here, the pixel is a square grid virtually defined on the paper, and indicates a region where dots are formed. The pixel data SI in the print data is data relating to dots formed on the paper (for example, gradation values). In the present embodiment, the pixel data SI is composed of 2-bit data. That is, the pixel data SI includes data [00] corresponding to no dot (no ink ejection), data [01] corresponding to small dot formation, and data [10] corresponding to medium dot formation. And data [11] corresponding to the formation of large dots. Therefore, the printer 1 can form an image with four gradations per pixel.

＝＝＝プリンタ１＝＝＝
＜プリンタ１の構成について＞
次に、プリンタ１の構成について説明する。ここで、図３Ａは、本実施形態のプリンタ１の構成を示す図である。図３Ｂは、本実施形態のプリンタ１の構成を説明する側面図である。なお、以下の説明では、図２も参照する。このプリンタ１は、図２に示すように、用紙搬送機構２０、キャリッジ移動機構３０、ヘッドユニット４０、駆動信号生成回路５０、検出器群６０、及び、プリンタ側コントローラ７０を有する。そして、駆動信号生成回路５０とプリンタ側コントローラ７０は共通のコントローラ基板ＣＴＲに実装されている。また、ヘッドユニット４０は、ヘッド制御部ＨＣと、ヘッド４１とを有している。このプリンタ１では、プリンタ側コントローラ７０によって制御対象部、すなわち用紙搬送機構２０、キャリッジ移動機構３０、ヘッドユニット４０（ヘッド制御部ＨＣ，ヘッド４１）、及び駆動信号生成回路５０が制御される。すなわち、プリンタ側コントローラ７０は、コンピュータ１１０から受け取った印刷データに基づいて制御対象部を制御し、用紙Ｓに画像を印刷させる。このとき、検出器群６０の各検出器は、プリンタ１内の各部の状態を検出しており、検出結果をプリンタ側コントローラ７０に出力する。各検出器からの検出結果を受けたプリンタ側コントローラ７０は、その検出結果に基づいて制御対象部を制御する。 === Printer 1 ===
<About the configuration of the printer 1>
Next, the configuration of the printer 1 will be described. Here, FIG. 3A is a diagram illustrating a configuration of the printer 1 of the present embodiment. FIG. 3B is a side view illustrating the configuration of the printer 1 of the present embodiment. In the following description, FIG. 2 is also referred to. As shown in FIG. 2, the printer 1 includes a paper transport mechanism 20, a carriage moving mechanism 30, a head unit 40, a drive signal generation circuit 50, a detector group 60, and a printer-side controller 70. The drive signal generation circuit 50 and the printer-side controller 70 are mounted on a common controller board CTR. The head unit 40 includes a head control unit HC and a head 41. In the printer 1, the control target unit, that is, the paper transport mechanism 20, the carriage moving mechanism 30, the head unit 40 (head controller HC, head 41), and the drive signal generation circuit 50 are controlled by the printer-side controller 70. That is, the printer-side controller 70 controls the control target unit based on the print data received from the computer 110 and prints an image on the paper S. At this time, each detector of the detector group 60 detects the state of each part in the printer 1 and outputs the detection result to the printer-side controller 70. Upon receiving the detection results from each detector, the printer-side controller 70 controls the control target unit based on the detection results.

＜用紙搬送機構２０について＞
用紙搬送機構２０は、媒体を搬送させる媒体搬送部に相当する。この用紙搬送機構２０は、媒体としての用紙Ｓを印刷可能な位置に送り込んだり、この用紙Ｓを搬送方向に所定の搬送量で搬送させたりするものである。この搬送方向は、次に説明するキャリッジ移動方向と交差する方向である。そして、図３Ａ及び図３Ｂに示すように、用紙搬送機構２０は、給紙ローラ２１と、搬送モータ２２と、搬送ローラ２３と、プラテン２４と、排紙ローラ２５とを有する。給紙ローラ２１は、紙挿入口に挿入された用紙Ｓをプリンタ１内に自動的に送るためのローラであり、この例ではＤ形の断面形状をしている。搬送モータ２２は、用紙Ｓを搬送方向に搬送させるためのモータであり、その動作は、プリンタ側コントローラ７０によって制御される。搬送ローラ２３は、給紙ローラ２１によって送られてきた用紙Ｓを、印刷可能な領域まで搬送するためのローラである。プラテン２４は、用紙Ｓを裏面側から支持するための部材である。排紙ローラ２５は、印刷が終了した用紙Ｓを搬送するためのローラである。 <Regarding the paper transport mechanism 20>
The paper transport mechanism 20 corresponds to a medium transport unit that transports a medium. The paper transport mechanism 20 feeds the paper S as a medium to a printable position, or transports the paper S by a predetermined transport amount in the transport direction. This transport direction is a direction that intersects the carriage movement direction described below. 3A and 3B, the paper transport mechanism 20 includes a paper feed roller 21, a transport motor 22, a transport roller 23, a platen 24, and a paper discharge roller 25. The paper feed roller 21 is a roller for automatically feeding the paper S inserted into the paper insertion opening into the printer 1 and has a D-shaped cross section in this example. The carry motor 22 is a motor for carrying the paper S in the carrying direction, and its operation is controlled by the printer-side controller 70. The transport roller 23 is a roller for transporting the paper S sent by the paper feed roller 21 to a printable area. The platen 24 is a member for supporting the paper S from the back side. The paper discharge roller 25 is a roller for carrying the paper S that has been printed.

＜キャリッジ移動機構３０について＞
キャリッジ移動機構３０は、ヘッドユニット４０が取り付けられたキャリッジＣＲをキャリッジ移動方向に移動させるためのものである。キャリッジ移動方向には、一側から他側への移動方向と、他側から一側への移動方向が含まれている。なお、ヘッドユニット４０はヘッド４１を有する。このため、キャリッジ移動方向は、ヘッド４１が移動するヘッド移動方向（所定方向）に相当する。また、キャリッジ移動機構３０は、ヘッド４１を所定方向に移動させるヘッド移動部に相当する。このキャリッジ移動機構３０は、キャリッジモータ３１と、ガイド軸３２と、タイミングベルト３３と、駆動プーリー３４と、従動プーリー３５とを有する。キャリッジモータ３１は、キャリッジＣＲを移動させるための駆動源に相当する。このキャリッジモータ３１の動作は、プリンタ側コントローラ７０によって制御される。そして、キャリッジモータ３１の回転軸には、駆動プーリー３４が取り付けられている。この駆動プーリー３４は、キャリッジ移動方向の一端側に配置されている。駆動プーリー３４とは反対側のキャリッジ移動方向の他端側には、従動プーリー３５が配置されている。タイミングベルト３３は、キャリッジＣＲに接続されているとともに、駆動プーリー３４と従動プーリー３５とに架け渡されている。ガイド軸３２は、キャリッジＣＲを移動可能な状態で支持する。このガイド軸３２は、キャリッジ移動方向に沿って取り付けられている。従って、キャリッジモータ３１が動作すると、キャリッジＣＲはこのガイド軸３２に沿ってキャリッジ移動方向に移動する。これに伴い、ヘッド４１もヘッド移動方向に移動する。 <About the carriage moving mechanism 30>
The carriage moving mechanism 30 is for moving the carriage CR to which the head unit 40 is attached in the carriage moving direction. The carriage movement direction includes a movement direction from one side to the other side and a movement direction from the other side to the one side. The head unit 40 has a head 41. Therefore, the carriage movement direction corresponds to the head movement direction (predetermined direction) in which the head 41 moves. The carriage moving mechanism 30 corresponds to a head moving unit that moves the head 41 in a predetermined direction. The carriage moving mechanism 30 includes a carriage motor 31, a guide shaft 32, a timing belt 33, a driving pulley 34, and a driven pulley 35. The carriage motor 31 corresponds to a drive source for moving the carriage CR. The operation of the carriage motor 31 is controlled by the printer-side controller 70. A drive pulley 34 is attached to the rotation shaft of the carriage motor 31. The drive pulley 34 is disposed on one end side in the carriage movement direction. A driven pulley 35 is disposed on the other end side in the carriage movement direction on the opposite side to the drive pulley 34. The timing belt 33 is connected to the carriage CR and is spanned between a driving pulley 34 and a driven pulley 35. The guide shaft 32 supports the carriage CR in a movable state. The guide shaft 32 is attached along the carriage movement direction. Accordingly, when the carriage motor 31 operates, the carriage CR moves along the guide shaft 32 in the carriage movement direction. Along with this, the head 41 also moves in the head moving direction.

＜ヘッドユニット４０について＞
ヘッドユニット４０は、インクを用紙Ｓに向けて吐出させるためのものである。このヘッドユニット４０は、ヘッド４１とヘッド制御部ＨＣとを有している。ここで、図４Ａは、ヘッド４１の構造を説明するための断面図である。図４Ｂは、ヘッド４１の一部を拡大して示す断面図である。なお、便宜上、ここではヘッド４１について説明し、ヘッド制御部ＨＣについては後で説明することにする。 <About the head unit 40>
The head unit 40 is for ejecting ink toward the paper S. The head unit 40 includes a head 41 and a head controller HC. Here, FIG. 4A is a cross-sectional view for explaining the structure of the head 41. FIG. 4B is an enlarged cross-sectional view showing a part of the head 41. For convenience, the head 41 will be described here, and the head controller HC will be described later.

＜ヘッド４１について＞
ヘッド４１は、ケース４１１と、流路ユニット４１２と、ピエゾ素子ユニット４１３とを有する。ケース４１１は、ピエゾ素子ユニット４１３を収容するための収容室４１１ａが内部に形成されたブロック状の部材である。ピエゾ素子ユニット４１３は、ノズル列毎に取り付けられる。例示したヘッド４１は４つのノズル列（図示せず）を有している。このため、ケース４１１には４つの収容室４１１ａが設けられており、４つのピエゾ素子ユニット４１３が各収容室４１１ａに収容されている。 <About the head 41>
The head 41 includes a case 411, a flow path unit 412, and a piezo element unit 413. The case 411 is a block-shaped member in which an accommodation chamber 411a for accommodating the piezo element unit 413 is formed. The piezo element unit 413 is attached to each nozzle row. The illustrated head 41 has four nozzle rows (not shown). For this reason, the case 411 is provided with four storage chambers 411a, and the four piezoelectric element units 413 are stored in the storage chambers 411a.

流路ユニット４１２は、流路形成板４１２ａと、流路形成板４１２ａの一方の表面に接合された弾性板４１２ｂと、流路形成板４１２ａの他方の面に接合されたノズルプレート４１２ｃとを有する。流路形成板４１２ａは、シリコンウエハーや金属板等によって作製されている。この流路形成板４１２ａには、圧力室４１２ｄとなる溝部、ノズル連通口４１２ｅとなる貫通口、共通インク室４１２ｆ（「共通液室」に相当する。）となる貫通口、インク供給路４１２ｇ（「液体供給路」に相当する。）となる溝部が形成されている。弾性板４１２ｂは、支持枠４１２ｈと、ピエゾ素子ＰＺＴの先端が接合されるアイランド部４１２ｊとを有する。そして、アイランド部４１２ｊの周囲には、弾性膜４１２ｉによる弾性領域が形成されている。   The flow path unit 412 includes a flow path forming plate 412a, an elastic plate 412b bonded to one surface of the flow path forming plate 412a, and a nozzle plate 412c bonded to the other surface of the flow path forming plate 412a. . The flow path forming plate 412a is made of a silicon wafer, a metal plate, or the like. The flow path forming plate 412a includes a groove serving as a pressure chamber 412d, a through hole serving as a nozzle communication port 412e, a through port serving as a common ink chamber 412f (corresponding to a “common liquid chamber”), and an ink supply path 412g ( Corresponding to a “liquid supply path”)) is formed. The elastic plate 412b has a support frame 412h and an island portion 412j to which the tip of the piezo element PZT is joined. An elastic region is formed by the elastic film 412i around the island portion 412j.

ピエゾ素子ユニット４１３は、ピエゾ素子群４１３ａと、接着用基板４１３ｂとから構成されている。ピエゾ素子群４１３ａは櫛歯状をしており、１つ１つの櫛歯状部分がピエゾ素子ＰＺＴに相当する。このピエゾ素子群４１３ａは、ノズルＮｚに対応する数のピエゾ素子ＰＺＴを有する。例えば、９６本〜１８０本のピエゾ素子ＰＺＴを有する。また、接着用基板４１３ｂは、矩形状の板であり、一方の表面にピエゾ素子群４１３ａが接着され、他方の表面がケース４１１に接着されている。ピエゾ素子ＰＺＴは、対向する電極間に電位差を与えることにより変形する。この例では、素子の長手方向に伸縮する。この伸縮量は、ピエゾ素子ＰＺＴの電位に応じて定められる。そして、ピエゾ素子ＰＺＴの電位は、印加された主駆動信号ＣＯＭ（駆動信号生成回路５０の主駆動信号生成回路５０Ａで生成された信号。後述する。）によって定められる。従って、ピエゾ素子ＰＺＴは、印加された主駆動信号ＣＯＭの電位に応じて伸縮する。   The piezo element unit 413 includes a piezo element group 413a and an adhesive substrate 413b. The piezo element group 413a has a comb shape, and each comb-like portion corresponds to the piezo element PZT. The piezo element group 413a includes a number of piezo elements PZT corresponding to the nozzles Nz. For example, it has 96 to 180 piezo elements PZT. The bonding substrate 413b is a rectangular plate. The piezoelectric element group 413a is bonded to one surface, and the other surface is bonded to the case 411. The piezo element PZT is deformed by applying a potential difference between opposing electrodes. In this example, it expands and contracts in the longitudinal direction of the element. The amount of expansion / contraction is determined according to the potential of the piezo element PZT. The potential of the piezo element PZT is determined by the applied main drive signal COM (a signal generated by the main drive signal generation circuit 50A of the drive signal generation circuit 50, which will be described later). Accordingly, the piezo element PZT expands and contracts according to the potential of the applied main drive signal COM.

そして、ピエゾ素子ＰＺＴが伸縮すると、アイランド部４１２ｊは圧力室４１２ｄ側に押されたり、反対方向に引かれたりする。このとき、アイランド部周辺の弾性膜４１２ｉが変形するので、ノズルＮｚからインクを効率よく吐出させることができる。このようなピエゾ素子ＰＺＴは、主駆動信号ＣＯＭによって充放電され、インクを吐出するための動作を行う素子に相当する。また、ピエゾ素子ＰＺＴは、容量性を有することが知られている。すなわち、ピエゾ素子ＰＺＴは、主駆動信号ＣＯＭの印加が停止された後も、停止直前における電位を維持すること、つまり、蓄電状態を維持することができる。このような特性を有するピエゾ素子ＰＺＴをヘッド４１に用いると、極めて微量のインクを効率良く且つ精度良く吐出させることができる。また、印加される駆動パルスＰＳ１〜ＰＳ４の形状に応じて、吐出されるインクの量や速度を種々制御することができる。   When the piezo element PZT expands and contracts, the island portion 412j is pushed toward the pressure chamber 412d or pulled in the opposite direction. At this time, since the elastic film 412i around the island portion is deformed, ink can be efficiently discharged from the nozzle Nz. Such a piezo element PZT corresponds to an element that is charged and discharged by the main drive signal COM and performs an operation for ejecting ink. Further, it is known that the piezo element PZT has a capacitive property. That is, the piezo element PZT can maintain the potential immediately before the stop, that is, maintain the storage state even after the application of the main drive signal COM is stopped. When the piezo element PZT having such characteristics is used for the head 41, a very small amount of ink can be ejected efficiently and accurately. Further, the amount and speed of the ejected ink can be variously controlled according to the shape of the applied drive pulses PS1 to PS4.

＜駆動信号生成回路５０について＞
駆動信号生成回路５０は、補助駆動信号（第１補助駆動信号ＣＯＭａ，第２補助駆動信号ＣＯＭｂ）を用いて、ピエゾ素子ＰＺＴの動作（変形状態）を定めるための主駆動信号ＣＯＭを生成する（図１３Ａ，図１３Ｂを参照。）。この駆動信号生成回路５０に関し、ここでは、生成される主駆動信号ＣＯＭについて説明することとし、補助駆動信号ＣＯＭａや回路構成等の詳細については後で説明する。ここで、図５は、駆動信号生成回路５０によって生成される主駆動信号ＣＯＭを説明する図である。 <About the drive signal generation circuit 50>
The drive signal generation circuit 50 uses the auxiliary drive signals (first auxiliary drive signal COMa, second auxiliary drive signal COMb) to generate a main drive signal COM for determining the operation (deformed state) of the piezo element PZT ( (See FIGS. 13A and 13B.) Regarding the drive signal generation circuit 50, here, the generated main drive signal COM will be described, and details of the auxiliary drive signal COMa, the circuit configuration, and the like will be described later. Here, FIG. 5 is a diagram illustrating the main drive signal COM generated by the drive signal generation circuit 50.

図５に示すように、主駆動信号ＣＯＭは、繰り返し周期Ｔにおける期間Ｔ１で生成される第１波形部ＳＳ１と、期間Ｔ２で生成される第２波形部ＳＳ２と、期間Ｔ３で生成される第３波形部ＳＳ３と、期間Ｔ４で生成される第４波形部ＳＳ４とを有する。そして、第１波形部ＳＳ１は駆動パルスＰＳ１を有している。また、第２波形部ＳＳ２は駆動パルスＰＳ２を、第３波形部ＳＳ３は駆動パルスＰＳ３を、第４波形部ＳＳ４は駆動パルスＰＳ４を、それぞれ有している。ここで、駆動パルスＰＳ１、駆動パルスＰＳ３、及び駆動パルスＰＳ４は、ノズルＮｚからインクを吐出させる際に用いられるものであり、互いに同じ波形をしている。また、駆動パルスＰＳ２は、メニスカスを微振動させるための微振動パルスである。これらの駆動パルスＰＳ１〜ＰＳ４はピエゾ素子ＰＺＴを動作させるための波形部に相当し、その電位波形はピエゾ素子ＰＺＴに行わせる動作に基づいて定められている。従って、含まれる駆動パルスの電位波形や繰り返し周期Ｔ内に含まれる個数等は適宜定めることができる。   As shown in FIG. 5, the main drive signal COM is generated in the first waveform section SS1 generated in the period T1 in the repetition period T, the second waveform section SS2 generated in the period T2, and the first waveform section SS2 generated in the period T3. 3 waveform part SS3 and 4th waveform part SS4 produced | generated by the period T4. The first waveform section SS1 has a drive pulse PS1. The second waveform section SS2 has a drive pulse PS2, the third waveform section SS3 has a drive pulse PS3, and the fourth waveform section SS4 has a drive pulse PS4. Here, the drive pulse PS1, the drive pulse PS3, and the drive pulse PS4 are used when ink is ejected from the nozzles Nz, and have the same waveform. The drive pulse PS2 is a fine vibration pulse for finely vibrating the meniscus. These drive pulses PS1 to PS4 correspond to a waveform portion for operating the piezo element PZT, and the potential waveform thereof is determined based on the operation performed by the piezo element PZT. Therefore, the potential waveform of the included drive pulse, the number included in the repetition period T, and the like can be determined as appropriate.

＜ヘッド制御部ＨＣについて＞
次に、ヘッド制御部ＨＣについて説明する。ここで、図６は、ヘッド制御部ＨＣの構成を説明するためのブロック図である。ヘッド制御部ＨＣは、第１シフトレジスタ８１Ａと、第２シフトレジスタ８１Ｂと、第１ラッチ回路８２Ａと、第２ラッチ回路８２Ｂと、デコーダ８３と、制御ロジック８４と、ヘッド側スイッチ８５とを有する。そして、制御ロジック８４を除いた各部、すなわち、第１シフトレジスタ８１Ａ、第２シフトレジスタ８１Ｂ、第１ラッチ回路８２Ａ、第２ラッチ回路８２Ｂ、デコーダ８３、ヘッド側スイッチ８５は、それぞれピエゾ素子ＰＺＴ毎、つまりノズルＮｚ毎に設けられる。 <About the head controller HC>
Next, the head controller HC will be described. Here, FIG. 6 is a block diagram for explaining the configuration of the head controller HC. The head controller HC includes a first shift register 81A, a second shift register 81B, a first latch circuit 82A, a second latch circuit 82B, a decoder 83, a control logic 84, and a head side switch 85. . Each part excluding the control logic 84, that is, the first shift register 81A, the second shift register 81B, the first latch circuit 82A, the second latch circuit 82B, the decoder 83, and the head-side switch 85 are respectively provided for each piezo element PZT. That is, it is provided for each nozzle Nz.

ヘッド制御部ＨＣは、プリンタ側コントローラ７０からの画素データＳＩに基づき、インクを吐出させるべくヘッド４１の動作を制御する。具体的には、プリンタ側コントローラ７０は、ヘッド制御部ＨＣに対して画素データＳＩを送信する。受信した画素データＳＩに基づき、ヘッド制御部ＨＣは、スイッチ制御信号ＳＷをヘッド側スイッチ８５へ出力する。このスイッチ制御信号ＳＷは、主駆動信号ＣＯＭの必要部分をピエゾ素子ＰＺＴへ選択的に印加させるために用いられるものである。そして、ヘッド側スイッチ８５は、スイッチ制御信号ＳＷに従ってオンオフし、主駆動信号ＣＯＭのピエゾ素子ＰＺＴへの印加を制御する。   The head controller HC controls the operation of the head 41 to eject ink based on the pixel data SI from the printer controller 70. Specifically, the printer-side controller 70 transmits pixel data SI to the head controller HC. Based on the received pixel data SI, the head controller HC outputs a switch control signal SW to the head-side switch 85. The switch control signal SW is used to selectively apply a necessary portion of the main drive signal COM to the piezo element PZT. The head-side switch 85 is turned on / off according to the switch control signal SW, and controls application of the main drive signal COM to the piezo element PZT.

＜主駆動信号ＣＯＭの印加制御について＞
次に、ヘッド制御部ＨＣによる主駆動信号ＣＯＭの印加制御について説明する。ここで、図７は、主駆動信号ＣＯＭの印加制御を説明するためのタイミングチャートである。なお、以下の説明では、図６も参照する。このプリンタ１において、画素データＳＩは２ビットで構成されており、その内容はノズルＮｚ毎（ピエゾ素子ＰＺＴ毎）に定められる。この画素データＳＩは、転送用のクロックＣＬＫに同期してヘッド制御部ＨＣへ送られる。そして、画素データＳＩの上位ビット群は各第１シフトレジスタ８１Ａにセットされ、下位ビット群は各第２シフトレジスタ８１Ｂにセットされる。第１シフトレジスタ８１Ａには第１ラッチ回路８２Ａが接続され、第２シフトレジスタ８１Ｂには第２ラッチ回路８２Ｂが接続されている。ここで、プリンタ側コントローラ７０からのラッチ信号ＬＡＴがＨレベルになると、各第１ラッチ回路８２Ａは対応する画素データＳＩの上位ビットをラッチし、各第２ラッチ回路８２Ｂは画素データＳＩの下位ビットをラッチする。第１ラッチ回路８２Ａ及び第２ラッチ回路８２Ｂでラッチされた画素データＳＩ（上位ビットと下位ビットの組）はそれぞれ、デコーダ８３に入力される。 <Regarding the application control of the main drive signal COM>
Next, application control of the main drive signal COM by the head controller HC will be described. Here, FIG. 7 is a timing chart for explaining the application control of the main drive signal COM. In the following description, FIG. 6 is also referred to. In the printer 1, the pixel data SI is composed of 2 bits, and the content is determined for each nozzle Nz (for each piezo element PZT). The pixel data SI is sent to the head controller HC in synchronization with the transfer clock CLK. The upper bit group of the pixel data SI is set in each first shift register 81A, and the lower bit group is set in each second shift register 81B. A first latch circuit 82A is connected to the first shift register 81A, and a second latch circuit 82B is connected to the second shift register 81B. Here, when the latch signal LAT from the printer-side controller 70 becomes H level, each first latch circuit 82A latches the upper bit of the corresponding pixel data SI, and each second latch circuit 82B holds the lower bit of the pixel data SI. Latch. Pixel data SI (a set of upper bits and lower bits) latched by the first latch circuit 82A and the second latch circuit 82B is input to the decoder 83, respectively.

デコーダ８３は、画素データＳＩの上位ビット及び下位ビットに基づいてデコードを行い、ヘッド側スイッチ８５を制御するためのスイッチ制御信号ＳＷを出力する。すなわち、制御ロジック８４は、吐出されるインクの量に対応した選択データｑ０〜ｑ３を同時に出力しており、デコーダ８３は、これらの選択データｑ０〜ｑ３の中から１つの選択データを画素データＳＩに基づいて選択し、スイッチ制御信号ＳＷとして出力する。ここで、選択データｑ０は、ドット無し用の選択データである。つまり、選択データｑ０は、用紙Ｓにドットを形成しない場合において、スイッチ制御信号ＳＷとなる選択データである。選択データｑ１は、小ドット用の選択データである。つまり、選択データｑ１は、用紙Ｓに小ドットを形成する場合において、スイッチ制御信号ＳＷとなる選択データである。同様に、選択データｑ２は中ドット用の選択データ、選択データｑ３は大ドット用の選択データである。従って、デコーダ８３は、画素データＳＩがドット無しを示すデータ［００］であった場合、選択データｑ０をスイッチ制御信号ＳＷとし、小ドットの形成を示すデータ［０１］であった場合、選択データｑ１をスイッチ制御信号ＳＷとする。そして、中ドットや大ドットの形成も同様である。   The decoder 83 performs decoding based on the upper and lower bits of the pixel data SI and outputs a switch control signal SW for controlling the head side switch 85. That is, the control logic 84 simultaneously outputs selection data q0 to q3 corresponding to the amount of ink to be ejected, and the decoder 83 converts one selection data out of these selection data q0 to q3 into pixel data SI. Is selected and output as a switch control signal SW. Here, the selection data q0 is selection data for no dot. That is, the selection data q0 is selection data that becomes the switch control signal SW when dots are not formed on the paper S. The selection data q1 is selection data for small dots. That is, the selection data q1 is selection data that becomes the switch control signal SW when forming small dots on the paper S. Similarly, selection data q2 is selection data for medium dots, and selection data q3 is selection data for large dots. Therefore, when the pixel data SI is data [00] indicating no dot, the decoder 83 uses the selection data q0 as the switch control signal SW, and when the pixel data SI is data [01] indicating the formation of a small dot, the selection data Let q1 be the switch control signal SW. The same applies to the formation of medium dots and large dots.

また、制御ロジック８４は、選択データｑ０〜ｑ３の内容を、ラッチ信号ＬＡＴやチェンジ信号ＣＨによって定められるタイミングで更新する。例えば、選択データｑ０については、ラッチ信号ＬＡＴがＨレベルになったタイミングから１番目のチェンジ信号ＣＨがＨレベルになるまでの期間（期間Ｔ１に対応する。）においてデータ［０］である。そして、１番目のチェンジ信号ＣＨがＨレベルになったタイミングから２番目のチェンジ信号ＣＨがＨレベルになるまでの期間（期間Ｔ２に対応する。）においてデータ［１］である。同様に、２番目のチェンジ信号ＣＨがＨレベルになったタイミングから３番目のチェンジ信号ＣＨがＨレベルになるまでの期間（期間Ｔ３に対応する。）、及び、３番目のチェンジ信号ＣＨがＨレベルになったタイミングから次の繰り返し周期Ｔのラッチ信号ＬＡＴがＨレベルになるまでの期間（期間Ｔ４に対応する。）においてデータ［０］である。同様に、選択データｑ１については、データが［０］，［０］，［１］，［０］の順で更新され、選択データｑ２については、データが［１］，［０］，［１］，［０］の順で更新され、選択データｑ３については、データが［１］，［０］，［１］，［１］の順で更新される。   Further, the control logic 84 updates the contents of the selection data q0 to q3 at a timing determined by the latch signal LAT and the change signal CH. For example, the selection data q0 is data [0] in a period (corresponding to the period T1) from the timing when the latch signal LAT becomes H level to the time when the first change signal CH becomes H level. Data [1] is a period (corresponding to the period T2) from the timing when the first change signal CH becomes H level to the time when the second change signal CH becomes H level. Similarly, the period from the timing when the second change signal CH becomes H level to the time when the third change signal CH becomes H level (corresponding to the period T3), and the third change signal CH becomes H level. Data [0] in a period (corresponding to the period T4) from the timing when the level is reached until the latch signal LAT of the next repetition period T becomes H level. Similarly, for the selection data q1, the data is updated in the order [0], [0], [1], [0], and for the selection data q2, the data is [1], [0], [1 ] For the selected data q3, the data is updated in the order of [1], [0], [1], [1].

デコーダ８３から出力されたスイッチ制御信号ＳＷは、ヘッド側スイッチ８５に入力される。このヘッド側スイッチ８５は、オン期間において主駆動信号ＣＯＭをピエゾ素子ＰＺＴへ印加させる。このため、ヘッド側スイッチ８５の入力側には駆動信号生成回路５０からの主駆動信号ＣＯＭが印加され、ヘッド側スイッチ８５の出力側にはピエゾ素子ＰＺＴが接続されている。そして、スイッチ制御信号ＳＷがデータ［１］の場合、ヘッド側スイッチ８５がオン状態となって、主駆動信号ＣＯＭがピエゾ素子ＰＺＴに印加される。また、スイッチ制御信号ＳＷがデータ［０］の場合、ヘッド側スイッチ８５がオフ状態となるので、主駆動信号ＣＯＭはピエゾ素子ＰＺＴに印加されない。前述したように、ピエゾ素子ＰＺＴは主駆動信号ＣＯＭの印加が停止された場合において停止直前の電位を維持する。従って、主駆動信号ＣＯＭの印加が停止されている期間において、ピエゾ素子ＰＺＴは主駆動信号ＣＯＭの印加が停止される直前の変形状態を維持する。   The switch control signal SW output from the decoder 83 is input to the head side switch 85. The head-side switch 85 applies the main drive signal COM to the piezo element PZT during the ON period. Therefore, the main drive signal COM from the drive signal generation circuit 50 is applied to the input side of the head side switch 85, and the piezo element PZT is connected to the output side of the head side switch 85. When the switch control signal SW is data [1], the head-side switch 85 is turned on and the main drive signal COM is applied to the piezo element PZT. When the switch control signal SW is data [0], the head-side switch 85 is turned off, so that the main drive signal COM is not applied to the piezo element PZT. As described above, the piezo element PZT maintains the potential immediately before the stop when the application of the main drive signal COM is stopped. Therefore, during the period in which the application of the main drive signal COM is stopped, the piezo element PZT maintains the deformed state immediately before the application of the main drive signal COM is stopped.

＜検出器群６０について＞
検出器群６０は、プリンタ１の状況を監視するためのものである。図３Ａ，図３Ｂに示すように、この検出器群６０には、リニア式エンコーダ６１、ロータリー式エンコーダ６２、紙検出器６３、及び紙幅検出器６４が含まれている。リニア式エンコーダ６１は、キャリッジＣＲのキャリッジ移動方向の位置を検出するためのものである。ロータリー式エンコーダ６２は、搬送ローラ２３の回転量を検出するためのものである。紙検出器６３は、印刷される用紙Ｓを検出するためのものである。紙幅検出器６４は、印刷される用紙Ｓの幅を検出するためのものである。 <Regarding the detector group 60>
The detector group 60 is for monitoring the status of the printer 1. As shown in FIGS. 3A and 3B, the detector group 60 includes a linear encoder 61, a rotary encoder 62, a paper detector 63, and a paper width detector 64. The linear encoder 61 is for detecting the position of the carriage CR in the carriage movement direction. The rotary encoder 62 is for detecting the rotation amount of the transport roller 23. The paper detector 63 is for detecting the paper S to be printed. The paper width detector 64 is for detecting the width of the paper S to be printed.

＜プリンタ側コントローラ７０について＞
プリンタ側コントローラ７０は、プリンタ１が有する各部を制御するものである。例えば、プリンタ側コントローラ７０は、所定の搬送量で用紙Ｓを搬送させる動作と、キャリッジＣＲ（ヘッド４１）を移動させながら断続的にインクを吐出させる動作とを交互に行わせることで、用紙Ｓに画像を印刷させている。このため、プリンタ側コントローラ７０は、搬送モータ２２の回転量を制御することによって用紙Ｓの搬送を制御する。また、プリンタ側コントローラ７０は、キャリッジモータ３１の回転を制御することによってキャリッジＣＲの移動を制御する。さらに、画素データＳＩをヘッド制御部ＨＣへ出力することで、インクを吐出させるための制御を行う。加えて、プリンタ側コントローラ７０は、主駆動信号ＣＯＭ用の生成情報としてのＤＡＣ値（電位指定情報，後述する。）を駆動信号生成回路５０へ出力する制御も行っている。 <About the printer-side controller 70>
The printer-side controller 70 controls each unit included in the printer 1. For example, the printer-side controller 70 alternately performs an operation of transporting the paper S by a predetermined transport amount and an operation of intermittently ejecting ink while moving the carriage CR (head 41). Is printing an image. Therefore, the printer-side controller 70 controls the conveyance of the paper S by controlling the rotation amount of the conveyance motor 22. The printer-side controller 70 controls the movement of the carriage CR by controlling the rotation of the carriage motor 31. Furthermore, the pixel data SI is output to the head controller HC to perform control for ejecting ink. In addition, the printer-side controller 70 also performs control to output a DAC value (potential designation information, which will be described later) as generation information for the main drive signal COM to the drive signal generation circuit 50.

このプリンタ側コントローラ７０は、図２に示すように、インタフェース部７１と、ＣＰＵ７２と、メモリ７３と、制御ユニット７４とを有する。インタフェース部７１は、外部装置であるコンピュータ１１０との間でデータの受け渡しを行う。ＣＰＵ７２は、プリンタ１の全体的な制御を行うための演算処理装置である。メモリ７３は、ＣＰＵ７２のプログラムを格納する領域や作業領域等を確保するためのものであり、ＲＡＭ、ＥＥＰＲＯＭ、ＲＯＭ等の記憶素子によって構成される。そして、ＣＰＵ７２は、メモリ７３に記憶されているコンピュータプログラムに従って各制御対象部を制御する。例えば、ＣＰＵ７２は、制御ユニット７４を介して用紙搬送機構２０やキャリッジ移動機構３０を制御する。例えば、搬送モータ２２やキャリッジモータ３１に対する制御信号を出力する。また、ＣＰＵ７２は、ヘッド４１の動作を制御するためのヘッド制御信号（クロックＣＬＫ，画素データＳＩ，ラッチ信号ＬＡＴ，チェンジ信号ＣＨ，図６を参照。）をヘッド制御部ＨＣへ出力したり、ＤＡＣ値やＰＷＭ制御信号を駆動信号生成回路５０へ出力したりする。   As shown in FIG. 2, the printer-side controller 70 includes an interface unit 71, a CPU 72, a memory 73, and a control unit 74. The interface unit 71 exchanges data with the computer 110 which is an external device. The CPU 72 is an arithmetic processing unit for performing overall control of the printer 1. The memory 73 is for securing an area for storing a program of the CPU 72, a work area, and the like, and is configured by a storage element such as a RAM, an EEPROM, or a ROM. Then, the CPU 72 controls each control target unit in accordance with the computer program stored in the memory 73. For example, the CPU 72 controls the paper transport mechanism 20 and the carriage movement mechanism 30 via the control unit 74. For example, control signals for the transport motor 22 and the carriage motor 31 are output. Further, the CPU 72 outputs a head control signal (clock CLK, pixel data SI, latch signal LAT, change signal CH, see FIG. 6) for controlling the operation of the head 41 to the head controller HC, or DAC. A value and a PWM control signal are output to the drive signal generation circuit 50.

＝＝＝駆動信号生成回路５０の詳細＝＝＝
＜駆動信号生成回路５０の特徴について＞
前述した構成を有するプリンタ１では、消費電力をできるだけ小さくすることが求められている。これは、消費電力が小さくなることによって、電源容量が小さくでき装置の小型化や発熱の低減が図れる等の利点があるためである。特に、駆動信号生成回路５０では、複数のピエゾ素子ＰＺＴを４０Ｖ以上の高い電圧で動作させることもあるので、大きな電力を消費する。このため省電力化が強く求められている。 === Details of Drive Signal Generation Circuit 50 ===
<Characteristics of the drive signal generation circuit 50>
The printer 1 having the above-described configuration is required to reduce power consumption as much as possible. This is because the power consumption is reduced, so that the power source capacity can be reduced, and the apparatus can be downsized and the heat generation can be reduced. In particular, in the drive signal generation circuit 50, a plurality of piezo elements PZT may be operated at a high voltage of 40V or higher, and thus a large amount of power is consumed. For this reason, power saving is strongly demanded.

このような事情に鑑み、このプリンタ１では、駆動信号生成回路５０を次のように構成している。ここで、図８は、駆動信号生成回路５０の構成を説明するための図である。また、図１０は、主駆動信号生成回路５０Ａ及び補助駆動信号生成回路５０Ｂの具体的構成を説明するための図である。図８に示すように、駆動信号生成回路５０は、アナログ信号ＡＮＧをもとにトランジスタ対（ＮＰＮ型トランジスタＱ１，ＰＮＰ型トランジスタＱ２）を介して主駆動信号ＣＯＭを生成する主駆動信号生成回路５０Ａ（主駆動信号生成部に相当する。）と、パルス信号（制御用パルス信号ＰＷＳ）をもとに他のトランジスタ（電源側トランジスタＱ３と接地側トランジスタＱ４の少なくとも一方）及び平滑回路（第１平滑回路５４と第２平滑回路５５の少なくとも一方）を介して補助駆動信号（第１補助駆動信号ＣＯＭａ，第２補助駆動信号ＣＯＭｂ）を生成する補助駆動信号生成回路５０Ｂ（補助駆動信号生成部に相当する。）とを有している。そして、補助駆動信号生成回路５０Ｂは、主駆動信号生成回路５０Ａが有するトランジスタ対における少なくとも一方のトランジスタのコレクタに、生成した補助駆動信号を印加している。また、主駆動信号生成回路５０Ａによって生成された主駆動信号ＣＯＭはピエゾ素子ＰＺＴに印加される。これにより、ヘッド４１からインクが吐出される。   In view of such circumstances, in the printer 1, the drive signal generation circuit 50 is configured as follows. Here, FIG. 8 is a diagram for explaining the configuration of the drive signal generation circuit 50. FIG. 10 is a diagram for explaining a specific configuration of the main drive signal generation circuit 50A and the auxiliary drive signal generation circuit 50B. As shown in FIG. 8, the drive signal generation circuit 50 generates a main drive signal COM based on the analog signal ANG through a transistor pair (NPN transistor Q1, PNP transistor Q2). (Corresponding to the main drive signal generator) and other transistors (at least one of the power supply side transistor Q3 and the ground side transistor Q4) and a smoothing circuit (first smoothing) based on the pulse signal (control pulse signal PWS). An auxiliary drive signal generation circuit 50B (corresponding to an auxiliary drive signal generation unit) that generates auxiliary drive signals (first auxiliary drive signal COMa, second auxiliary drive signal COMb) via the circuit 54 and / or the second smoothing circuit 55). ). The auxiliary drive signal generation circuit 50B applies the generated auxiliary drive signal to the collector of at least one transistor in the transistor pair included in the main drive signal generation circuit 50A. The main drive signal COM generated by the main drive signal generation circuit 50A is applied to the piezo element PZT. Thereby, ink is ejected from the head 41.

このような構成において、補助駆動信号生成回路５０Ｂは、パルス信号をもとに他のトランジスタ及び平滑回路を介して補助駆動信号を生成するものである。ここで、他のトランジスタは、パルス信号によってスイッチング動作をするが、導通時の抵抗値が極めて小さい。このため、少ない消費電力で所望電位の補助駆動信号を生成できる。そして、補助駆動信号の電位を調整することにより、主駆動信号生成回路５０Ａが有するトランジスタ対の消費電力も調整することができる。すなわち、トランジスタ対の熱損失を低減すべく電位波形が定められた補助駆動信号を生成させることにより、トランジスタ対の消費電力を低減することができる。   In such a configuration, the auxiliary drive signal generation circuit 50B generates an auxiliary drive signal via another transistor and a smoothing circuit based on the pulse signal. Here, the other transistors perform a switching operation by a pulse signal, but have a very small resistance value when conducting. Therefore, an auxiliary drive signal having a desired potential can be generated with low power consumption. Then, by adjusting the potential of the auxiliary drive signal, the power consumption of the transistor pair included in the main drive signal generation circuit 50A can also be adjusted. That is, the power consumption of the transistor pair can be reduced by generating an auxiliary drive signal with a potential waveform determined to reduce the heat loss of the transistor pair.

＜駆動信号生成回路５０の構成について＞
以下、駆動信号生成回路５０の構成について説明する。図８に示すように、主駆動信号生成回路５０ＡはＤＡＣ回路５１と電流増幅回路５２とを有しており、補助駆動信号生成回路５０Ｂはパルス信号生成回路５３と第１平滑回路５４と第２平滑回路５５とを有している。そして、主駆動信号ＣＯＭの電位波形は、ＤＡＣ回路５１から出力されるアナログ信号ＡＮＧの電位波形に揃えられる。一方、補助駆動信号の電位波形は、主駆動信号生成回路５０Ａが有するトランジスタ対（ＮＰＮ型トランジスタＱ１，ＰＮＰ型トランジスタＱ２）の熱損失を低減すべく、主駆動信号ＣＯＭの電位波形に基づいて定められる。例えば、主駆動信号ＣＯＭの電位が上昇する期間において、第１補助駆動信号ＣＯＭａの電位は、主駆動信号ＣＯＭの電位（ＮＰＮ型トランジスタＱ１のエミッタ電位）よりも所定電位だけ高くなるように定められる。また、主駆動信号ＣＯＭの電位が下降する期間において、第２補助駆動信号ＣＯＭｂの電位は、主駆動信号ＣＯＭの電位（ＰＮＰ型トランジスタＱ２のエミッタ電位）よりも所定電位だけ低くなるように定められる。以下、各部について詳細に説明する。 <Configuration of Drive Signal Generation Circuit 50>
Hereinafter, the configuration of the drive signal generation circuit 50 will be described. As shown in FIG. 8, the main drive signal generation circuit 50A includes a DAC circuit 51 and a current amplification circuit 52, and the auxiliary drive signal generation circuit 50B includes a pulse signal generation circuit 53, a first smoothing circuit 54, and a second smoothing circuit 54. And a smoothing circuit 55. The potential waveform of the main drive signal COM is aligned with the potential waveform of the analog signal ANG output from the DAC circuit 51. On the other hand, the potential waveform of the auxiliary drive signal is determined based on the potential waveform of the main drive signal COM in order to reduce the heat loss of the transistor pair (NPN transistor Q1, PNP transistor Q2) included in the main drive signal generation circuit 50A. It is done. For example, during the period when the potential of the main drive signal COM rises, the potential of the first auxiliary drive signal COMa is determined to be higher than the potential of the main drive signal COM (the emitter potential of the NPN transistor Q1) by a predetermined potential. . In addition, the potential of the second auxiliary drive signal COMb is determined to be lower than the potential of the main drive signal COM (the emitter potential of the PNP transistor Q2) by a predetermined potential during the period in which the potential of the main drive signal COM drops. . Hereinafter, each part will be described in detail.

＜ＤＡＣ回路５１について＞
ＤＡＣ回路５１は、所定周期毎に更新されるＤＡＣ値（電位指定情報に相当する。）に基づき、指定された電位のアナログ信号ＡＮＧを生成するものである。すなわち、このＤＡＣ回路５１は、アナログ信号生成部に相当する。ＤＡＣ値は、例えば、出力電位を１０ビットのデジタル値で表した情報であり、プリンタ側コントローラ７０のＣＰＵ７２から出力される。このため、ＣＰＵ７２は、アナログ信号ＡＮＧの電圧に対応するＤＡＣ値を求め、求めたＤＡＣ値をクロックＣＬＫで規定される更新周期τ（所定周期に相当する。）毎にＤＡＣ回路５１へ出力する。なお、クロックＣＬＫは例えば２４ＭＨｚとされる。この場合、更新周期τは４１．７ｎｓとなる。そして、ＤＡＣ回路５１で生成されたアナログ信号ＡＮＧは、電流増幅回路５２にて電流が増幅されることにより、主駆動信号ＣＯＭとなる。 <About the DAC circuit 51>
The DAC circuit 51 generates an analog signal ANG having a designated potential based on a DAC value (corresponding to potential designation information) that is updated every predetermined period. That is, the DAC circuit 51 corresponds to an analog signal generation unit. The DAC value is, for example, information representing the output potential as a 10-bit digital value, and is output from the CPU 72 of the printer-side controller 70. For this reason, the CPU 72 obtains a DAC value corresponding to the voltage of the analog signal ANG, and outputs the obtained DAC value to the DAC circuit 51 every update period τ (corresponding to a predetermined period) defined by the clock CLK. The clock CLK is 24 MHz, for example. In this case, the update cycle τ is 41.7 ns. Then, the analog signal ANG generated by the DAC circuit 51 is amplified by the current amplification circuit 52 and becomes the main drive signal COM.

図９は、ＤＡＣ回路５１によるアナログ信号ＡＮＧの生成を説明するための概念図である。図９の例において、ＣＰＵ７２は、タイミングｔ（ｎ）で電位Ｖ１に対応するＤＡＣ値を出力する。これにより、更新周期τ（ｎ）にて、ＤＡＣ回路５１から出力されるアナログ信号ＡＮＧは電位Ｖ１となる。そして、更新周期τ（ｎ＋４）までは、電位Ｖ１に対応するＤＡＣ値が順次出力される。このため、アナログ信号ＡＮＧは電位Ｖ１を維持する。また、タイミングｔ（ｎ＋５）では、電位Ｖ２に対応するＤＡＣ値が出力される。これにより、更新周期τ（ｎ＋５）にて、アナログ信号ＡＮＧは電位Ｖ１から電位Ｖ２へと下降する。同様に、タイミングｔ（ｎ＋６）では、電位Ｖ３に対応するＤＡＣ値が出力される。これにより、更新周期τ（ｎ＋６）にて、アナログ信号ＡＮＧは電位Ｖ２から電位Ｖ３へ下降する。以下同様にしてＤＡＣ値が出力されるため、アナログ信号ＡＮＧの電位は次第に下降する。そして、更新周期τ（ｎ＋１０）にてアナログ信号ＡＮＧは電位Ｖ４となる。このような構成のＤＡＣ回路５１を用いた場合、ＤＡＣ値を指定によってアナログ信号ＡＮＧの電位を変更できるので、吐出させるインクに適したアナログ信号ＡＮＧを容易に生成することができる。   FIG. 9 is a conceptual diagram for explaining generation of the analog signal ANG by the DAC circuit 51. In the example of FIG. 9, the CPU 72 outputs a DAC value corresponding to the potential V1 at timing t (n). As a result, the analog signal ANG output from the DAC circuit 51 becomes the potential V1 in the update cycle τ (n). The DAC values corresponding to the potential V1 are sequentially output until the update period τ (n + 4). For this reason, the analog signal ANG maintains the potential V1. Further, at the timing t (n + 5), the DAC value corresponding to the potential V2 is output. Thereby, the analog signal ANG falls from the potential V1 to the potential V2 in the update cycle τ (n + 5). Similarly, at the timing t (n + 6), the DAC value corresponding to the potential V3 is output. Thereby, the analog signal ANG drops from the potential V2 to the potential V3 in the update cycle τ (n + 6). Similarly, since the DAC value is output in the same manner, the potential of the analog signal ANG gradually decreases. Then, the analog signal ANG becomes the potential V4 in the update cycle τ (n + 10). When the DAC circuit 51 having such a configuration is used, the potential of the analog signal ANG can be changed by designating the DAC value, so that the analog signal ANG suitable for the ink to be ejected can be easily generated.

＜電流増幅回路５２について＞
電流増幅回路５２は、ＤＡＣ回路５１で生成されたアナログ信号ＡＮＧの電流を増幅することで、ピエゾ素子ＰＺＴに印加される主駆動信号ＣＯＭを生成するものである。すなわち、アナログ信号ＡＮＧの電流は複数のピエゾ素子ＰＺＴを同時に動作させるには不十分な量となっているため、電流増幅回路５２は、アナログ信号ＡＮＧの電流を増幅する。 <About the current amplification circuit 52>
The current amplification circuit 52 amplifies the current of the analog signal ANG generated by the DAC circuit 51, thereby generating the main drive signal COM applied to the piezo element PZT. That is, the current of the analog signal ANG is insufficient to operate the plurality of piezo elements PZT at the same time. Therefore, the current amplification circuit 52 amplifies the current of the analog signal ANG.

図１０に例示した電流増幅回路５２は、相補的に接続（コンプリメンタリ接続）されたトランジスタ対によって構成されている。このように相補的に接続されたトランジスタ対を用いることで、高い電流増幅率を得ることができる。具体的に説明すると、電流増幅回路５２は、互いのエミッタ同士が接続されたＮＰＮ型トランジスタＱ１とＰＮＰ型トランジスタＱ２によって構成されている。ＮＰＮ型トランジスタＱ１は、主駆動信号ＣＯＭの電位上昇時に動作するトランジスタである。つまり、充電用のトランジスタである。このＮＰＮ型トランジスタＱ１では、コレクタが第１平滑回路５４に接続され、エミッタが主駆動信号ＣＯＭの出力信号線Ｃｄに接続されている。そして、ベースにはＤＡＣ回路５１からのアナログ信号ＡＮＧが入力されている。ＰＮＰ型トランジスタＱ２は、主駆動信号ＣＯＭの電位下降時に動作するトランジスタである。つまり、放電用のトランジスタである。このＰＮＰ型トランジスタＱ２では、コレクタが第２平滑回路５５に接続され、エミッタが主駆動信号ＣＯＭの出力信号線Ｃｄに接続されている。そして、ベースにはＤＡＣ回路５１からのアナログ信号ＡＮＧが入力されている。要するに、この電流増幅回路５２は、プッシュプル増幅回路によって構成されている。   The current amplifying circuit 52 illustrated in FIG. 10 includes a pair of transistors that are complementarily connected (complementary connection). A high current amplification factor can be obtained by using a pair of transistors connected in a complementary manner. More specifically, the current amplifying circuit 52 includes an NPN transistor Q1 and a PNP transistor Q2 whose emitters are connected to each other. The NPN transistor Q1 is a transistor that operates when the potential of the main drive signal COM rises. That is, it is a charging transistor. In the NPN transistor Q1, the collector is connected to the first smoothing circuit 54, and the emitter is connected to the output signal line Cd of the main drive signal COM. The analog signal ANG from the DAC circuit 51 is input to the base. The PNP transistor Q2 is a transistor that operates when the potential of the main drive signal COM drops. That is, it is a discharging transistor. In the PNP transistor Q2, the collector is connected to the second smoothing circuit 55, and the emitter is connected to the output signal line Cd of the main drive signal COM. The analog signal ANG from the DAC circuit 51 is input to the base. In short, the current amplification circuit 52 is configured by a push-pull amplification circuit.

この電流増幅回路５２は、ＮＰＮ型トランジスタＱ１のベース、及び、ＰＮＰ型トランジスタＱ２のベースに入力されたアナログ信号ＡＮＧによって動作が制御される。例えば、アナログ信号ＡＮＧの電位が上昇状態にあるとき、ＮＰＮ型トランジスタＱ１におけるベースの電位がエミッタの電位よりも所定値以上（例えば、０．６Ｖ以上）高くなると、ＮＰＮ型トランジスタＱ１がオン状態となる。これに伴って主駆動信号ＣＯＭの電位も上昇する。一方、アナログ信号ＡＮＧの電位が下降状態にあるとき、ＰＮＰ型トランジスタＱ２におけるベースの電位がエミッタの電位よりも所定値以上低くなると、ＰＮＰ型トランジスタＱ２がオン状態となる。これに伴って主駆動信号ＣＯＭの電位も下降する。また、出力電圧が一定である場合、ＮＰＮ型トランジスタＱ１もＰＮＰ型トランジスタＱ２もオフ状態となる。その結果、主駆動信号ＣＯＭの電位波形は、アナログ信号ＡＮＧの電位波形に揃えられる。   The operation of the current amplifier circuit 52 is controlled by an analog signal ANG input to the base of the NPN transistor Q1 and the base of the PNP transistor Q2. For example, when the potential of the analog signal ANG is in the rising state, if the base potential of the NPN transistor Q1 is higher than the emitter potential by a predetermined value or more (for example, 0.6 V or more), the NPN transistor Q1 is turned on. Become. Along with this, the potential of the main drive signal COM also rises. On the other hand, when the potential of the analog signal ANG is in a lowered state, the PNP transistor Q2 is turned on when the base potential in the PNP transistor Q2 becomes lower than the emitter potential by a predetermined value or more. Along with this, the potential of the main drive signal COM also decreases. When the output voltage is constant, both the NPN transistor Q1 and the PNP transistor Q2 are turned off. As a result, the potential waveform of the main drive signal COM is aligned with the potential waveform of the analog signal ANG.

＜パルス信号生成回路５３について＞
パルス信号生成回路５３は、電力用のパルス信号（以下、電力用パルス信号ＰＷＳ´ともいう。）を生成するものである。図１０に示すように、このパルス信号生成回路５３は、ＰＷＭ回路５３１と、電源側トランジスタＱ３と、接地側トランジスタＱ４とを有している。ＰＷＭ回路５３１は、ＣＰＵ７２からのＰＷＭ制御信号に基づいて制御用のパルス信号（以下、制御用パルス信号ＰＷＳともいう。）を出力する。この制御用パルス信号ＰＷＳは、矩形状であってグランド電位と最大電位（例えば４２Ｖ）との間で電位を変化させている。そして、制御用パルス信号ＰＷＳは、補助駆動信号（第１補助駆動信号ＣＯＭａ，第２補助駆動信号ＣＯＭｂ）の電位に応じてパルス幅変調されている。なお、補助駆動信号の電位と制御用パルス信号ＰＷＳのパルス幅との関係については、後で説明する。そして、ＰＷＭ回路５３１で生成された制御用パルス信号ＰＷＳは、電源側トランジスタＱ３と接地側トランジスタＱ４のそれぞれに出力される。 <About Pulse Signal Generation Circuit 53>
The pulse signal generation circuit 53 generates a power pulse signal (hereinafter also referred to as a power pulse signal PWS ′). As shown in FIG. 10, the pulse signal generation circuit 53 includes a PWM circuit 531, a power supply side transistor Q3, and a ground side transistor Q4. The PWM circuit 531 outputs a control pulse signal (hereinafter also referred to as a control pulse signal PWS) based on the PWM control signal from the CPU 72. This control pulse signal PWS is rectangular and changes its potential between a ground potential and a maximum potential (for example, 42 V). The control pulse signal PWS is subjected to pulse width modulation according to the potential of the auxiliary drive signal (first auxiliary drive signal COMa, second auxiliary drive signal COMb). Note that the relationship between the potential of the auxiliary drive signal and the pulse width of the control pulse signal PWS will be described later. The control pulse signal PWS generated by the PWM circuit 531 is output to each of the power supply side transistor Q3 and the ground side transistor Q4.

電源側トランジスタＱ３は、他のトランジスタに相当するものであり、ＰＷＭ回路５３１からの制御用パルス信号ＰＷＳに基づいてスイッチング動作をする。この実施形態において、電源側トランジスタＱ３はバイポーラトランジスタによって構成されている。詳しくは、ＰＮＰ型トランジスタによって構成されている。この電源側トランジスタＱ３では、エミッタが電源に接続され、コレクタが第１平滑回路５４の入力端に接続されている。そして、ベースにはＰＷＭ回路５３１からの制御用パルス信号ＰＷＳが入力されている。従って、この電源側トランジスタＱ３がオン状態になると、第１平滑回路５４の入力端が電源電位に接続される。また、電源側トランジスタＱ３がオフ状態になると、第１平滑回路５４の入力端と電源電位との接続が断たれる。従って、電源側トランジスタＱ３は、制御用パルス信号ＰＷＳのデューティに応じた期間に亘って電源電位を第１平滑回路５４の入力端に印加する。つまり、電源側トランジスタＱ３は、第１平滑回路５４に印加される第１電力用パルス信号ＰＷＳａ´を生成しているといえる。そして、電源電位の印加時において、電源電位と第１平滑回路５４の電位との間に電位差があれば、第１平滑回路５４へ向けて電流Ｉ１が流れる。この電流Ｉ１は、電源側トランジスタＱ３を通じて流れるため、十分な容量を有している。   The power supply side transistor Q3 corresponds to another transistor and performs a switching operation based on the control pulse signal PWS from the PWM circuit 531. In this embodiment, the power supply side transistor Q3 is constituted by a bipolar transistor. Specifically, it is composed of a PNP transistor. In the power supply side transistor Q 3, the emitter is connected to the power supply, and the collector is connected to the input terminal of the first smoothing circuit 54. A control pulse signal PWS from the PWM circuit 531 is input to the base. Therefore, when the power supply transistor Q3 is turned on, the input terminal of the first smoothing circuit 54 is connected to the power supply potential. When the power supply side transistor Q3 is turned off, the connection between the input terminal of the first smoothing circuit 54 and the power supply potential is cut off. Therefore, the power supply side transistor Q3 applies the power supply potential to the input terminal of the first smoothing circuit 54 over a period corresponding to the duty of the control pulse signal PWS. That is, it can be said that the power supply side transistor Q3 generates the first power pulse signal PWSa ′ applied to the first smoothing circuit. When a power supply potential is applied, if there is a potential difference between the power supply potential and the potential of the first smoothing circuit 54, the current I1 flows toward the first smoothing circuit 54. Since the current I1 flows through the power supply side transistor Q3, it has a sufficient capacity.

接地側トランジスタＱ４もまた、他のトランジスタに相当するものであり、ＰＷＭ回路５３１からの制御用パルス信号ＰＷＳに基づいてスイッチング動作をする。この実施形態において、接地側トランジスタＱ４もバイポーラトランジスタによって構成されている。具体的には、ＮＰＮ型トランジスタによって構成されている。この接地側トランジスタＱ４では、エミッタが接地され、コレクタが第２平滑回路５５の出力端に接続されている。そして、ベースにはＰＷＭ回路５３１からの制御用パルス信号ＰＷＳが入力されている。従って、この接地側トランジスタＱ４がオン状態になると、第２平滑回路５５の出力端が接地電位に接続される。また、接地側トランジスタＱ４がオフ状態になると、第２平滑回路５５の出力端と電源電位との接続が断たれる。従って、接地側トランジスタＱ４は、制御用パルス信号ＰＷＳのデューティに応じた期間に亘って接地電位を第２平滑回路５５の出力端に接続する。つまり、接地側トランジスタＱ４は、第２平滑回路５５に印加される第２電力用パルス信号ＰＷＳｂ´を生成しているといえる。そして、接地電位の接続時において、第２平滑回路５５の電位と接地電位との間に電位差があれば、グランド側へ向けて電流Ｉ２が流れる。この電流Ｉ２もまた、接地側トランジスタＱ４を通じて流れるため、十分な容量を有している。   The ground side transistor Q4 also corresponds to another transistor, and performs a switching operation based on the control pulse signal PWS from the PWM circuit 531. In this embodiment, the ground side transistor Q4 is also constituted by a bipolar transistor. Specifically, it is composed of an NPN transistor. In the ground side transistor Q 4, the emitter is grounded, and the collector is connected to the output terminal of the second smoothing circuit 55. A control pulse signal PWS from the PWM circuit 531 is input to the base. Therefore, when the ground side transistor Q4 is turned on, the output terminal of the second smoothing circuit 55 is connected to the ground potential. When the ground side transistor Q4 is turned off, the connection between the output terminal of the second smoothing circuit 55 and the power supply potential is disconnected. Accordingly, the ground-side transistor Q4 connects the ground potential to the output terminal of the second smoothing circuit 55 over a period corresponding to the duty of the control pulse signal PWS. That is, it can be said that the ground-side transistor Q4 generates the second power pulse signal PWSb ′ applied to the second smoothing circuit 55. When the ground potential is connected, if there is a potential difference between the potential of the second smoothing circuit 55 and the ground potential, the current I2 flows toward the ground side. Since the current I2 also flows through the ground side transistor Q4, it has a sufficient capacity.

これらの電源側トランジスタＱ３及び接地側トランジスタＱ４は、前述したように、ＰＷＭ回路５３１からの制御用パルス信号ＰＷＳによって動作する。そして、この制御用パルス信号ＰＷＳは矩形状をしているため、電源側トランジスタＱ３及び接地側トランジスタＱ４に関し、オン状態における消費電力は極めて小さくなる。例えば、電源側トランジスタＱ３は、第１平滑回路５４に電源電位を接続する際にオン状態となるが、このオン状態におけるエミッタ−コレクタ間の電位差は、内部抵抗に起因する極めて小さいものとなる。例えば、０．１Ｖ程度となる。そして、電源側トランジスタＱ３の消費電力は、エミッタ−コレクタ間の電位差に電流を乗じたものとなるため、非常に小さいものとなる。このことは、接地側トランジスタＱ４についても同様である。従って、第１電力用パルス信号ＰＷＳａ´や第２電力用パルス信号ＰＷＳｂ´の電流容量が大きくなっても、電源側トランジスタＱ３及び接地側トランジスタＱ４の消費電力を抑えることができる。また、これらの電源側トランジスタＱ３及び接地側トランジスタＱ４がバイポーラトランジスタで構成されているので、スイッチング動作を効率よく行わせることができる。   The power supply side transistor Q3 and the ground side transistor Q4 operate according to the control pulse signal PWS from the PWM circuit 531 as described above. Since the control pulse signal PWS has a rectangular shape, the power consumption in the ON state is extremely small for the power supply side transistor Q3 and the ground side transistor Q4. For example, the power supply side transistor Q3 is turned on when a power supply potential is connected to the first smoothing circuit 54. In this on state, the potential difference between the emitter and the collector is extremely small due to the internal resistance. For example, it is about 0.1V. The power consumption of the power supply side transistor Q3 is very small because the potential difference between the emitter and the collector is multiplied by the current. The same applies to the ground side transistor Q4. Therefore, even if the current capacities of the first power pulse signal PWSa ′ and the second power pulse signal PWSb ′ are increased, the power consumption of the power supply side transistor Q3 and the ground side transistor Q4 can be suppressed. Further, since the power supply side transistor Q3 and the ground side transistor Q4 are composed of bipolar transistors, the switching operation can be performed efficiently.

＜第１平滑回路５４，第２平滑回路５５の構成について＞
第１平滑回路５４は、パルス信号生成回路５３で生成された第１電力用パルス信号ＰＷＳａ´を平滑化するためのものである。例示した第１平滑回路５４は、第１平滑コンデンサ５４１と第１平滑コイル５４２とを有しており、いわゆるチョークインプット型の平滑回路として構成されている。すなわち、第１平滑コイル５４２は、電源側トランジスタＱ３のコレクタと電流増幅回路５２の充電側（ＮＰＮ型トランジスタＱ１のコレクタ）との間に直列に接続されている。また、第１平滑コンデンサ５４１は、その一端が、第１平滑コイル５４２と電流増幅回路５２の充電側との間に接続され、他端が接地されている。 <Configuration of First Smoothing Circuit 54 and Second Smoothing Circuit 55>
The first smoothing circuit 54 is for smoothing the first power pulse signal PWSa ′ generated by the pulse signal generation circuit 53. The illustrated first smoothing circuit 54 includes a first smoothing capacitor 541 and a first smoothing coil 542, and is configured as a so-called choke input type smoothing circuit. That is, the first smoothing coil 542 is connected in series between the collector of the power supply side transistor Q3 and the charging side of the current amplification circuit 52 (the collector of the NPN transistor Q1). The first smoothing capacitor 541 has one end connected between the first smoothing coil 542 and the charging side of the current amplification circuit 52, and the other end grounded.

第２平滑回路５５は、パルス信号生成回路５３で生成された第２電力用パルス信号ＰＷＳｂ´を平滑化するためのものである。例示した第２平滑回路５５は、第２平滑コンデンサ５５１と第２平滑コイル５５２とを有している。そして、第２平滑コイル５５２は、電流増幅回路５２の放電側（ＰＮＰ型トランジスタＱ２のコレクタ）と接地側トランジスタＱ４のコレクタとの間に直列に接続されている。また、第２平滑コンデンサ５５１は、その一端が、第２平滑コイル５５２と接地側トランジスタＱ４との間に接続され、他端が接地されている。   The second smoothing circuit 55 is for smoothing the second power pulse signal PWSb ′ generated by the pulse signal generation circuit 53. The illustrated second smoothing circuit 55 includes a second smoothing capacitor 551 and a second smoothing coil 552. The second smoothing coil 552 is connected in series between the discharge side of the current amplification circuit 52 (the collector of the PNP transistor Q2) and the collector of the ground side transistor Q4. The second smoothing capacitor 551 has one end connected between the second smoothing coil 552 and the ground side transistor Q4 and the other end grounded.

＜第１平滑回路５４，第２平滑回路５５の動作について＞
以上のように構成された第１平滑回路５４及び第２平滑回路５５では、入力された電力用パルス信号ＰＷＳ´のデューティ（つまり、制御用パルス信号ＰＷＳのデューティ）に応じた電位の補助駆動信号（第１補助駆動信号ＣＯＭａ，第２補助駆動信号ＣＯＭｂ）を生成して出力する。以下、この点について説明する。 <Operations of First Smoothing Circuit 54 and Second Smoothing Circuit 55>
In the first smoothing circuit 54 and the second smoothing circuit 55 configured as described above, an auxiliary drive signal having a potential corresponding to the duty of the input power pulse signal PWS ′ (that is, the duty of the control pulse signal PWS). (First auxiliary drive signal COMa, second auxiliary drive signal COMb) are generated and output. Hereinafter, this point will be described.

ここで、図１１Ａは、第１補助駆動信号ＣＯＭａの電位を説明するための回路図である。図１１Ｂは、第２補助駆動信号ＣＯＭｂの電位を説明するための回路図である。また、図１２Ａは、デューティ２５％における電源側トランジスタＱ３のオンオフ状態、接地側トランジスタＱ４のオンオフ状態、及び、両補助駆動信号の電位を説明する図である。図１２Ｂは、デューティ５０％における電源側トランジスタＱ３のオンオフ状態、接地側トランジスタＱ４のオンオフ状態、及び、両補助駆動信号の電位を説明する図である。図１２Ｃは、デューティ７５％における電源側トランジスタＱ３のオンオフ状態、接地側トランジスタＱ４のオンオフ状態、及び、両補助駆動信号の電位を説明する図である。図１２Ｄは、デューティ１００％における電源側トランジスタＱ３のオンオフ状態、接地側トランジスタＱ４のオンオフ状態、及び、両補助駆動信号の電位を説明する図である。   Here, FIG. 11A is a circuit diagram for explaining the potential of the first auxiliary drive signal COMa. FIG. 11B is a circuit diagram for explaining the potential of the second auxiliary drive signal COMb. FIG. 12A is a diagram illustrating the on / off state of the power supply side transistor Q3, the on / off state of the ground side transistor Q4, and the potentials of both auxiliary drive signals at a duty of 25%. FIG. 12B is a diagram for explaining the on / off state of the power supply side transistor Q3, the on / off state of the ground side transistor Q4, and the potentials of both auxiliary drive signals at a duty of 50%. FIG. 12C is a diagram for explaining the on / off state of the power supply side transistor Q3, the on / off state of the ground side transistor Q4, and the potentials of both auxiliary drive signals at a duty of 75%. FIG. 12D is a diagram illustrating the on / off state of the power supply side transistor Q3, the on / off state of the ground side transistor Q4, and the potentials of both auxiliary drive signals at a duty of 100%.

図１１Ａに示すように、第１補助駆動信号ＣＯＭａの電位とは、第１平滑コンデンサ５４１と並列に負荷ＬＯＡを接続した際における、第１出力端子ＯＴ１の電位に相当する。また、図１１Ｂに示すように、第２補助駆動信号ＣＯＭｂの電位とは、第２平滑コイル５５２の入力端に負荷ＬＯＡを介して電源を接続した際における、第２出力端子ＯＴ２の電位に相当する。なお、負荷ＬＯＡは、図１０の駆動信号生成回路５０における電流増幅回路５２に対応するものである。そして、電源側トランジスタＱ３と接地側トランジスタＱ４は、同じ制御用パルス信号ＰＷＳによって駆動されることで、対称的に動作をする。これは、電源側トランジスタＱ３と接地側トランジスタＱ４が、第１平滑回路５４、負荷ＬＯＡ及び第２平滑回路５５を介して相補的に接続されているためである。従って、電源側トランジスタＱ３がオン状態のとき、接地側トランジスタＱ４がオフ状態となり、電源側トランジスタＱ３がオフ状態のとき、接地側トランジスタＱ４がオン状態となる。   As shown in FIG. 11A, the potential of the first auxiliary drive signal COMa corresponds to the potential of the first output terminal OT1 when the load LOA is connected in parallel with the first smoothing capacitor 541. Further, as shown in FIG. 11B, the potential of the second auxiliary drive signal COMb corresponds to the potential of the second output terminal OT2 when a power source is connected to the input end of the second smoothing coil 552 via the load LOA. To do. The load LOA corresponds to the current amplification circuit 52 in the drive signal generation circuit 50 of FIG. The power supply side transistor Q3 and the ground side transistor Q4 operate symmetrically by being driven by the same control pulse signal PWS. This is because the power supply side transistor Q3 and the ground side transistor Q4 are complementarily connected via the first smoothing circuit 54, the load LOA, and the second smoothing circuit 55. Accordingly, when the power supply side transistor Q3 is on, the ground side transistor Q4 is turned off. When the power supply side transistor Q3 is off, the ground side transistor Q4 is turned on.

その結果、図１２Ａに示すように、制御用パルス信号ＰＷＳがデューティ２５％の場合において、電源側トランジスタＱ３は、単位周期における開始タイミングから２５％の期間までオン状態となり、その後単位周期の終了タイミングまでオフ状態となる。これにより、第１補助駆動信号ＣＯＭａの電位は、最大電位の２５％程度となる。例えば、最大電位が４２Ｖであったとすると、１０．５Ｖ程度となる。なお、第１補助駆動信号ＣＯＭａの電位は一定値とはならず、多少の幅をもって変動する。一方、接地側トランジスタＱ４は、単位周期における開始タイミングから２５％の期間までオフ状態となり、その後単位周期の終了タイミングまでオン状態となる。その結果、第２補助駆動信号ＣＯＭｂの電位もまた、最大電位の２５％程度となる。   As a result, as shown in FIG. 12A, when the control pulse signal PWS has a duty of 25%, the power supply side transistor Q3 is turned on from the start timing in the unit cycle to the period of 25%, and then the end timing of the unit cycle Until it is off. Thereby, the potential of the first auxiliary drive signal COMa is about 25% of the maximum potential. For example, if the maximum potential is 42V, it is about 10.5V. Note that the potential of the first auxiliary drive signal COMa does not have a constant value, but varies with a certain width. On the other hand, the ground-side transistor Q4 is turned off until a period of 25% from the start timing in the unit cycle, and then turned on until the end timing of the unit cycle. As a result, the potential of the second auxiliary drive signal COMb is also about 25% of the maximum potential.

また、図１２Ｂに示すように、制御用パルス信号ＰＷＳがデューティ５０％の場合において、電源側トランジスタＱ３及び接地側トランジスタＱ４は、単位周期の半分の周期でオンオフを繰り返す。その結果、第１補助駆動信号ＣＯＭａの電位及び第２補助駆動信号ＣＯＭｂの電位は、最大電位の５０％程度となる。例えば、最大電位が４２Ｖであったとすると、２１Ｖ程度の電位となる。そして、デューティ７５％の場合も同様であり、第１補助駆動信号ＣＯＭａの電位及び第２補助駆動信号ＣＯＭｂの電位は、最大電位の７５％程度となる。なお、デューティ１００％の場合は、電源側トランジスタＱ３が継続的にオン状態となり、接地側トランジスタＱ４は継続的にオフ状態となる。その結果、第１補助駆動信号ＣＯＭａの電位及び第２補助駆動信号ＣＯＭｂの電位は、最大電位とほぼ等しくなる。   As shown in FIG. 12B, when the control pulse signal PWS has a duty of 50%, the power supply side transistor Q3 and the ground side transistor Q4 are repeatedly turned on and off at a cycle that is half of the unit cycle. As a result, the potential of the first auxiliary drive signal COMa and the potential of the second auxiliary drive signal COMb are about 50% of the maximum potential. For example, if the maximum potential is 42V, the potential is about 21V. The same applies to the case where the duty is 75%, and the potential of the first auxiliary drive signal COMa and the potential of the second auxiliary drive signal COMb are about 75% of the maximum potential. When the duty is 100%, the power supply side transistor Q3 is continuously turned on, and the ground side transistor Q4 is continuously turned off. As a result, the potential of the first auxiliary drive signal COMa and the potential of the second auxiliary drive signal COMb are substantially equal to the maximum potential.

そして、以上の説明から明らかなように、例示した構成の補助駆動信号生成回路５０Ｂでは、第１補助駆動信号ＣＯＭａと第２補助駆動信号ＣＯＭｂが同電位になる。   As is apparent from the above description, in the auxiliary drive signal generation circuit 50B having the illustrated configuration, the first auxiliary drive signal COMa and the second auxiliary drive signal COMb have the same potential.

＜生成される補助駆動信号について＞
次に、補助駆動信号生成回路５０Ｂで生成される補助駆動信号（第１補助駆動信号ＣＯＭａ，第２補助駆動信号ＣＯＭｂ）について説明する。ここで、図１３Ａは、補助駆動信号を生成するための制御を説明する図である。図１３Ｂは、補助駆動信号と主駆動信号ＣＯＭを説明する図である。なお、図１３Ａに記載された電力用パルス信号ＰＷＳ´は、単位周期におけるデューティを示している。また、前述したように、第１補助駆動信号ＣＯＭａと第２補助駆動信号ＣＯＭｂは同電位である。このため、図１３Ｂは、第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂを示している。 <Auxiliary drive signal to be generated>
Next, auxiliary drive signals (first auxiliary drive signal COMa and second auxiliary drive signal COMb) generated by the auxiliary drive signal generation circuit 50B will be described. Here, FIG. 13A is a diagram illustrating control for generating an auxiliary drive signal. FIG. 13B is a diagram illustrating the auxiliary drive signal and the main drive signal COM. Note that the power pulse signal PWS ′ illustrated in FIG. 13A indicates the duty in a unit cycle. Further, as described above, the first auxiliary drive signal COMa and the second auxiliary drive signal COMb are at the same potential. For this reason, FIG. 13B shows the first auxiliary drive signal COMa and the second auxiliary drive signal COMb.

前述したように、第１補助駆動信号ＣＯＭａの電位は、第１平滑回路５４に印加される第１電力用パルス信号ＰＷＳａ´のデューティ（パルス幅）に応じて定まる。このため、第１電力用パルス信号ＰＷＳａ´（つまり、制御用パルス信号ＰＷＳ）のデューティを適宜変えることで、所望の電位波形を有する第１補助駆動信号ＣＯＭａが生成できる。ここでは、主駆動信号ＣＯＭにおける第２波形部ＳＳ２の生成に適した第１補助駆動信号ＣＯＭａについて説明する。第２波形部ＳＳ２は、駆動パルスＰＳ２を有している。この駆動パルスＰＳ２は、図１３Ａに一点鎖線で示すように、台形状の電位波形をしており、例えば、その最低電位が２１Ｖ、最高電位が３１．５Ｖとされる。   As described above, the potential of the first auxiliary drive signal COMa is determined according to the duty (pulse width) of the first power pulse signal PWSa ′ applied to the first smoothing circuit 54. Therefore, the first auxiliary drive signal COMa having a desired potential waveform can be generated by appropriately changing the duty of the first power pulse signal PWSa ′ (that is, the control pulse signal PWS). Here, the first auxiliary drive signal COMa suitable for generating the second waveform section SS2 in the main drive signal COM will be described. The second waveform section SS2 has a drive pulse PS2. The drive pulse PS2 has a trapezoidal potential waveform as shown by a one-dot chain line in FIG. 13A. For example, the minimum potential is 21V and the maximum potential is 31.5V.

そして、第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂの電位波形は、出力される主駆動信号ＣＯＭの電位に基づいて定められる。すなわち、ＮＰＮ型トランジスタＱ１及びＰＮＰ型トランジスタＱ２の熱損失を低減するように最適化されている。具体的には、第１補助駆動信号ＣＯＭａは、ＮＰＮ型トランジスタＱ１の動作時において、ＮＰＮ型トランジスタＱ１のエミッタ電位よりも所定電位だけ高くなるように波形が定められる。ここで、所定電位は、第１補助駆動信号ＣＯＭａの電位の振れを考慮しても、ＮＰＮ型トランジスタＱ１が支障なく動作できることを条件に定められる。例えば１〜３Ｖ程度に定められる。一方、第２補助駆動信号ＣＯＭｂは、ＰＮＰ型トランジスタＱ２の動作時において、ＰＮＰ型トランジスタＱ２のエミッタ電位よりも所定電位だけ低くなるように波形が定められる。この所定電位も、第１補助波形についての所定電位と同様な考えに基づいて定められる。すなわち、第２補助駆動信号ＣＯＭｂの電位の振れを考慮しても、ＰＮＰ型トランジスタＱ２が支障なく動作できることを条件として、例えば１〜３Ｖ程度に定められる。   The potential waveforms of the first auxiliary drive signal COMa and the second auxiliary drive signal COMb are determined based on the potential of the main drive signal COM that is output. In other words, the NPN transistor Q1 and the PNP transistor Q2 are optimized to reduce heat loss. Specifically, the waveform of the first auxiliary drive signal COMa is determined so as to be higher than the emitter potential of the NPN transistor Q1 by a predetermined potential during the operation of the NPN transistor Q1. Here, the predetermined potential is determined on the condition that the NPN transistor Q1 can operate without any trouble even if the fluctuation of the potential of the first auxiliary drive signal COMa is taken into consideration. For example, it is set to about 1-3V. On the other hand, the waveform of the second auxiliary drive signal COMb is determined so as to be lower than the emitter potential of the PNP transistor Q2 by a predetermined potential during the operation of the PNP transistor Q2. This predetermined potential is also determined based on the same idea as the predetermined potential for the first auxiliary waveform. In other words, even if the fluctuation of the potential of the second auxiliary drive signal COMb is taken into consideration, the voltage is set to, for example, about 1 to 3 V on condition that the PNP transistor Q2 can operate without trouble.

加えて、例示した第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂの電位波形は同一である。このため、第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂは、前述した２つの条件を充足するように定められる。従って、ＮＰＮ型トランジスタＱ１及びＰＮＰ型トランジスタＱ２の非動作期間において、第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂの電位が調整されている。具体的には、図１３Ｂのタイミングｔｂにおいて、第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂの電位は、ＮＰＮ型トランジスタＱ１のエミッタ電位よりも所定電位だけ高く定められている。その後、第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂの電位は下降され、タイミングｔｃにおいて、ＰＮＰ型トランジスタＱ２のエミッタ電位よりも所定電位だけ低く定められる。このように、ＮＰＮ型トランジスタＱ１及びＰＮＰ型トランジスタＱ２の非動作期間に、第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂの電位を調整すると、第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂの共通化が図れ、両補助駆動信号を生成するための制御が容易になる。   In addition, the potential waveforms of the illustrated first auxiliary drive signal COMa and the second auxiliary drive signal COMb are the same. For this reason, the first auxiliary drive signal COMa and the second auxiliary drive signal COMb are determined so as to satisfy the two conditions described above. Therefore, the potentials of the first auxiliary drive signal COMa and the second auxiliary drive signal COMb are adjusted during the non-operation period of the NPN transistor Q1 and the PNP transistor Q2. Specifically, at the timing tb in FIG. 13B, the potentials of the first auxiliary drive signal COMa and the second auxiliary drive signal COMb are set higher by a predetermined potential than the emitter potential of the NPN transistor Q1. Thereafter, the potentials of the first auxiliary drive signal COMa and the second auxiliary drive signal COMb are lowered, and are set lower by a predetermined potential than the emitter potential of the PNP transistor Q2 at timing tc. As described above, when the potentials of the first auxiliary drive signal COMa and the second auxiliary drive signal COMb are adjusted during the non-operation period of the NPN transistor Q1 and the PNP transistor Q2, the first auxiliary drive signal COMa and the second auxiliary drive signal are adjusted. COMb can be shared, and control for generating both auxiliary drive signals is facilitated.

このような第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂを生成するため、パルス信号生成回路５３は、出力する電力用パルス信号ＰＷＳ´のデューティを次のように変化させる。パルス信号生成回路５３は、まず、タイミングｔａまでの期間に亘って、デューティ５０数％の電力用パルス信号ＰＷＳ´を出力する。その後、デューティを次第に増やし、タイミングｔｂにおいてはデューティ８０％弱の電力用パルス信号ＰＷＳ´を出力する。そして、パルス信号生成回路５３は、デューティを少しずつ減らし、タイミングｔｃにおいてはデューティ７０数％（７５％未満）の電力用パルス信号ＰＷＳ´を出力する。その後、デューティを次第に減らし、タイミングｔｄにおいてはデューティ５０％弱の電力用パルス信号ＰＷＳ´を出力する。   In order to generate the first auxiliary drive signal COMa and the second auxiliary drive signal COMb, the pulse signal generation circuit 53 changes the duty of the output power pulse signal PWS ′ as follows. First, the pulse signal generation circuit 53 outputs a power pulse signal PWS ′ having a duty of 50 several percent over a period up to the timing ta. Thereafter, the duty is gradually increased, and the power pulse signal PWS ′ having a duty of less than 80% is output at the timing tb. The pulse signal generation circuit 53 gradually decreases the duty, and outputs a power pulse signal PWS ′ having a duty of 70 several percent (less than 75%) at the timing tc. Thereafter, the duty is gradually reduced, and a power pulse signal PWS ′ having a duty of less than 50% is output at timing td.

＜印刷動作について＞
次に、印刷動作について説明する。ここで、図１４は、印刷動作を説明するためのフローチャートである。アプリケーションプログラム上で印刷命令が行われると、ホスト側コントローラ１１１は、印刷対象となる画像データに対して各種の処理を行い、印刷データを生成する。この印刷データはプリンタ１で受信され、プリンタ側コントローラ７０に出力される。印刷データを受信したプリンタ側コントローラ７０は、この印刷データとメモリ７３に記憶されたコンピュータプログラムとに基づいて印刷動作を行う。従って、このコンピュータプログラムは、印刷動作を実行させるためのコードを有する。 <About printing operation>
Next, the printing operation will be described. Here, FIG. 14 is a flowchart for explaining the printing operation. When a print command is issued on the application program, the host-side controller 111 performs various processes on the image data to be printed and generates print data. This print data is received by the printer 1 and output to the printer-side controller 70. The printer-side controller 70 that has received the print data performs a print operation based on the print data and the computer program stored in the memory 73. Therefore, this computer program has a code for executing a printing operation.

プリンタ側コントローラ７０は、印刷データ中の印刷命令を受信すると（Ｓ１０）、給紙動作（Ｓ２０）、ドット形成動作（Ｓ３０）、搬送動作（Ｓ４０）、排紙判断（Ｓ５０）、排紙処理（Ｓ６０）、及び印刷終了判断（Ｓ７０）を順に行う。給紙動作は、印刷対象となる用紙Ｓを移動させ、印刷開始位置（所謂頭出し位置）に位置決めする動作である。ドット形成動作は、用紙Ｓにドットを形成するための動作である。搬送動作は、用紙Ｓを搬送方向へ移動させる動作である。この搬送動作により、先程のドット形成動作によって形成されたドットとは異なる位置にドットを形成することができる。排紙判断は、印刷対象となっている用紙Ｓに対する排出の要否を判断する動作である。排紙処理は、用紙Ｓを排出させる処理であり、先程の排紙判断で「排紙する」と判断されたことを条件に行われる。印刷終了判断は、印刷を続行するか否かの判断である。   When the printer controller 70 receives a print command in the print data (S10), the paper feed operation (S20), the dot formation operation (S30), the transport operation (S40), the paper discharge determination (S50), and the paper discharge process (S50). S60) and a print end determination (S70) are sequentially performed. The paper feeding operation is an operation of moving the paper S to be printed and positioning it at a printing start position (so-called cueing position). The dot forming operation is an operation for forming dots on the paper S. The transport operation is an operation for moving the paper S in the transport direction. By this transport operation, dots can be formed at positions different from the dots formed by the previous dot formation operation. The paper discharge determination is an operation for determining whether or not it is necessary to discharge the paper S to be printed. The paper discharge process is a process for discharging the paper S, and is performed on the condition that “discharge” is determined in the previous paper discharge determination. The print end determination is a determination as to whether or not to continue printing.

そして、このプリンタ１では、ドット形成動作において、プリンタ側コントローラ７０は、キャリッジモータ３１を駆動したり、ヘッド４１に対してヘッド制御信号を出力したりする。また、プリンタ側コントローラ７０は、主駆動信号ＣＯＭや補助駆動信号（第１補助駆動信号ＣＯＭａ，第２補助駆動信号ＣＯＭｂ）を生成させるための制御を駆動信号生成回路５０に対して行う。例えば、ＤＡＣ回路５１へＤＡＣ信号を出力したり、ＰＷＭ回路５３１にＰＷＭ制御信号を出力したりする。これにより、補助駆動信号生成回路５０Ｂによって第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂが生成される。また、主駆動信号生成回路５０Ａによって主駆動信号ＣＯＭが生成される。   In the printer 1, the printer controller 70 drives the carriage motor 31 or outputs a head control signal to the head 41 in the dot forming operation. Further, the printer-side controller 70 performs control for generating the main drive signal COM and auxiliary drive signals (first auxiliary drive signal COMa and second auxiliary drive signal COMb) on the drive signal generation circuit 50. For example, a DAC signal is output to the DAC circuit 51 or a PWM control signal is output to the PWM circuit 531. Thus, the first auxiliary drive signal COMa and the second auxiliary drive signal COMb are generated by the auxiliary drive signal generation circuit 50B. Further, the main drive signal COM is generated by the main drive signal generation circuit 50A.

このとき、主駆動信号生成回路５０Ａが有するＮＰＮ型トランジスタＱ１のコレクタに第１補助駆動信号ＣＯＭａが印加され、ＰＮＰ型トランジスタＱ２のコレクタに第２補助駆動信号ＣＯＭｂが印加される。前述したように、補助駆動信号の電位波形は、ＮＰＮ型トランジスタＱ１及びＰＮＰ型トランジスタＱ２の熱損失を低減すべく最適化されている。具体的には、第１補助駆動信号ＣＯＭａの電位波形は、ＮＰＮ型トランジスタＱ１の動作時において、ＮＰＮ型トランジスタＱ１のエミッタ電位よりも所定電位だけ高くなるように波形が定められており、第２補助駆動信号ＣＯＭｂの電位波形は、ＰＮＰ型トランジスタＱ２の動作時において、ＰＮＰ型トランジスタＱ２のエミッタ電位よりも所定電位だけ低くなるように波形が定められている。このため、図１３Ｂにハッチングで示すように、ＮＰＮ型トランジスタＱ１におけるコレクタ−エミッタ間の電位差を小さくでき、消費電力を低減することができる。同様に、ＰＮＰ型トランジスタＱ２についても、コレクタ−エミッタ間の電位差を小さくでき、消費電力を低減することができる。さらに、第１補助駆動信号ＣＯＭａ及び第２補助駆動信号ＣＯＭｂを生成するにあたり、電源側トランジスタＱ３及び接地側トランジスタＱ４にスイッチング動作をさせて電力用パルス信号ＰＷＳ´を生成し、この電力用パルス信号ＰＷＳ´を平滑回路（第１平滑回路５４，第２平滑回路５５）で平滑化している。このように、補助駆動信号を生成するための電源側トランジスタＱ３及び接地側トランジスタＱ４にスイッチング動作をさせているので、少ない消費電力で主駆動信号ＣＯＭや補助駆動信号を生成することができる。   At this time, the first auxiliary drive signal COMa is applied to the collector of the NPN transistor Q1 included in the main drive signal generation circuit 50A, and the second auxiliary drive signal COMb is applied to the collector of the PNP transistor Q2. As described above, the potential waveform of the auxiliary drive signal is optimized to reduce the heat loss of the NPN transistor Q1 and the PNP transistor Q2. Specifically, the potential waveform of the first auxiliary drive signal COMa is determined to be higher than the emitter potential of the NPN transistor Q1 by a predetermined potential during the operation of the NPN transistor Q1, and the second The potential waveform of the auxiliary drive signal COMb is determined so as to be lower than the emitter potential of the PNP transistor Q2 by a predetermined potential during the operation of the PNP transistor Q2. Therefore, as indicated by hatching in FIG. 13B, the potential difference between the collector and the emitter in the NPN transistor Q1 can be reduced, and the power consumption can be reduced. Similarly, also for the PNP transistor Q2, the potential difference between the collector and the emitter can be reduced, and the power consumption can be reduced. Further, when generating the first auxiliary drive signal COMa and the second auxiliary drive signal COMb, the power supply side transistor Q3 and the ground side transistor Q4 are switched to generate the power pulse signal PWS ′, and this power pulse signal PWS ′ is smoothed by a smoothing circuit (first smoothing circuit 54, second smoothing circuit 55). Thus, since the power supply side transistor Q3 and the ground side transistor Q4 for generating the auxiliary drive signal are switched, the main drive signal COM and the auxiliary drive signal can be generated with low power consumption.

＝＝＝第２実施形態＝＝＝
前述した第１実施形態において、補助駆動信号生成回路５０Ｂは、主駆動信号生成回路５０Ａが有するＮＰＮ型トランジスタＱ１のコレクタに第１補助駆動信号ＣＯＭａを、ＰＮＰ型トランジスタＱ２のコレクタに第２補助駆動信号ＣＯＭｂをそれぞれ印加していた。しかし、この構成に限定されるものではない。例えば、ＮＰＮ型トランジスタＱ１のコレクタとＰＮＰ型トランジスタＱ２のコレクタの何れか一方にのみ補助駆動信号を印加するようにしてもよい。ここで、図１５Ａは、ＮＰＮ型トランジスタＱ１のコレクタにのみ、第１補助駆動信号ＣＯＭａを印加するようにした第２実施形態を説明する図である。図１５Ｂは、図１５Ａの補助駆動信号生成回路５０Ｂで生成された補助駆動信号（第１補助駆動信号ＣＯＭａ）を説明する図である。 === Second Embodiment ===
In the first embodiment described above, the auxiliary drive signal generation circuit 50B includes the first auxiliary drive signal COMa at the collector of the NPN transistor Q1 included in the main drive signal generation circuit 50A, and the second auxiliary drive at the collector of the PNP transistor Q2. Each of the signals COMb was applied. However, it is not limited to this configuration. For example, the auxiliary drive signal may be applied only to one of the collector of the NPN transistor Q1 and the collector of the PNP transistor Q2. Here, FIG. 15A is a diagram for explaining the second embodiment in which the first auxiliary drive signal COMa is applied only to the collector of the NPN transistor Q1. FIG. 15B is a diagram illustrating the auxiliary drive signal (first auxiliary drive signal COMa) generated by the auxiliary drive signal generation circuit 50B of FIG. 15A.

この第２実施形態では、接地側トランジスタＱ４、及び、第２平滑回路５５が設けられておらず、ＰＮＰ型トランジスタＱ２のコレクタが接地されている点に構成上の違いがある。そして、プリンタ側コントローラ７０のＣＰＵ７２は、主駆動信号ＣＯＭに比べて所定電位高い第１補助駆動信号ＣＯＭａが生成されるよう、ＰＷＭ回路５３１へＰＷＭ制御信号を出力する。このように構成された第２実施形態では、主駆動信号ＣＯＭの電位上昇時において、ＮＰＮ型トランジスタＱ１のコレクタには、第１実施形態と同様に第１補助駆動信号ＣＯＭａが印加される。このため、主駆動信号ＣＯＭの電位上昇時におけるＮＰＮ型トランジスタＱ１の消費電力を低減することができる。そして、この構成は、基準となる電位（駆動パルスにおける始終端電位）がグランド電位に近い場合において、特に有効である。   In the second embodiment, there is a structural difference in that the ground side transistor Q4 and the second smoothing circuit 55 are not provided, and the collector of the PNP transistor Q2 is grounded. Then, the CPU 72 of the printer-side controller 70 outputs a PWM control signal to the PWM circuit 531 so that the first auxiliary drive signal COMa having a predetermined potential higher than the main drive signal COM is generated. In the second embodiment configured as described above, when the potential of the main drive signal COM rises, the first auxiliary drive signal COMa is applied to the collector of the NPN transistor Q1 as in the first embodiment. For this reason, the power consumption of the NPN transistor Q1 when the potential of the main drive signal COM rises can be reduced. This configuration is particularly effective when the reference potential (start / end potential in the drive pulse) is close to the ground potential.

また、接地側トランジスタＱ４、及び、第２平滑回路５５のみを設け、ＮＰＮ型トランジスタＱ１のコレクタを電源に接続するようにしてもよい。この構成は、基準となる電位が電源電位に近い場合において、特に有効である。   Further, only the ground side transistor Q4 and the second smoothing circuit 55 may be provided, and the collector of the NPN transistor Q1 may be connected to the power source. This configuration is particularly effective when the reference potential is close to the power supply potential.

＝＝＝第３実施形態＝＝＝
前述した第１実施形態において、補助駆動信号生成回路５０Ｂは、バイポーラトランジスタによって構成された電源側トランジスタＱ３及び接地側トランジスタＱ４を有していた。また、第１平滑回路５４は、第１平滑コンデンサ５４１と第１平滑コイル５４２によって構成され、第２平滑回路５５は、第２平滑コンデンサ５５１と第２平滑コイル５５２によって構成されていた。しかし、この構成に限定されるものではない。図１６は、電源側トランジスタ及び接地側トランジスタと、第１平滑回路及び第２平滑回路に変更が加えられた第３実施形態を説明する図である。この第３実施形態では、ＰＮＰ型トランジスタによって構成された電源側トランジスタＱ３に代えて、電界効果トランジスタによって構成された電源側トランジスタＦ１を用い、ＮＰＮ型トランジスタによって構成された接地側トランジスタＱ４に代えて、電界効果トランジスタによって構成された接地側トランジスタＦ２を用いている。また、第１平滑回路５４´を、第１平滑コンデンサ５４１と第１平滑コイル５４２と第１抵抗素子５４３によって構成すると共に、第２平滑回路５５´を、第２平滑コンデンサ５５１と第２平滑コイル５５２と第２抵抗素子５５３によって構成している。 === Third Embodiment ===
In the first embodiment described above, the auxiliary drive signal generation circuit 50B has the power supply side transistor Q3 and the ground side transistor Q4 configured by bipolar transistors. Further, the first smoothing circuit 54 is composed of a first smoothing capacitor 541 and a first smoothing coil 542, and the second smoothing circuit 55 is composed of a second smoothing capacitor 551 and a second smoothing coil 552. However, it is not limited to this configuration. FIG. 16 is a diagram illustrating a third embodiment in which changes are made to the power supply side transistor, the ground side transistor, the first smoothing circuit, and the second smoothing circuit. In the third embodiment, a power supply side transistor F1 configured by a field effect transistor is used instead of the power supply side transistor Q3 configured by a PNP transistor, and a ground side transistor Q4 configured by an NPN type transistor is used. The ground side transistor F2 formed of a field effect transistor is used. Further, the first smoothing circuit 54 ′ is configured by the first smoothing capacitor 541, the first smoothing coil 542, and the first resistance element 543, and the second smoothing circuit 55 ′ is configured by the second smoothing capacitor 551 and the second smoothing coil. 552 and the second resistance element 553.

この第３実施形態では、電界効果トランジスタによって構成された電源側トランジスタＦ１や接地側トランジスタＦ２を用いているので、ＰＮＰ型トランジスタやＮＰＮ型トランジスタが用いられたものに比べて多くの電流を流すことできる。このため、主駆動信号ＣＯＭの電流量が多くなったとしても対応が容易であり、ヘッド４１が多くのピエゾ素子ＰＺＴを有する場合に有利である。また、第１平滑回路５４´及び第２平滑回路５５´が、抵抗素子と平滑コンデンサと平滑コイルの組み合わせによって構成されているので、補助駆動信号（第１補助駆動信号ＣＯＭａ，第２補助駆動信号ＣＯＭｂ）における電位波形の歪みを有効に防止することができる。   In the third embodiment, since the power supply side transistor F1 and the ground side transistor F2 constituted by field effect transistors are used, a larger amount of current flows than those using PNP type transistors or NPN type transistors. it can. For this reason, even if the amount of current of the main drive signal COM increases, it is easy to cope with it, which is advantageous when the head 41 has many piezo elements PZT. Further, since the first smoothing circuit 54 ′ and the second smoothing circuit 55 ′ are configured by a combination of a resistor element, a smoothing capacitor, and a smoothing coil, auxiliary driving signals (first auxiliary driving signal COMa, second auxiliary driving signal). The distortion of the potential waveform in COMb) can be effectively prevented.

＝＝＝その他の実施形態＝＝＝
上記の実施形態は、主としてプリンタ１を有する印刷システムについて記載されているが、その中には液体吐出装置及び液体吐出システムの開示も含まれている。また、上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることはいうまでもない。特に、以下に述べる実施形態であっても、本発明に含まれるものである。 === Other Embodiments ===
The above-described embodiment is mainly described with respect to a printing system having the printer 1, but the disclosure includes a liquid ejection apparatus and a liquid ejection system. The above-described embodiments are for facilitating understanding of the present invention, and are not intended to limit the present invention. The present invention can be changed and improved without departing from the gist thereof, and it is needless to say that the present invention includes equivalents thereof. In particular, the embodiments described below are also included in the present invention.

＜補助駆動信号生成回路５０Ｂについて＞
前述した第１実施形態や第３実施形態では、第１補助駆動信号ＣＯＭａと第２補助駆動信号ＣＯＭｂを同一の電位波形としていたが、第１補助駆動信号ＣＯＭａと第２補助駆動信号ＣＯＭｂを異なる電位波形としてもよい。この場合、例えば、図１７に示すように、第１補助駆動信号ＣＯＭａは主駆動信号ＣＯＭよりも所定電位高い電位波形とし、第２補助駆動信号ＣＯＭｂは主駆動信号ＣＯＭよりも所定電位低い電位波形とする。このため、電源側トランジスタＱ３，Ｆ１に第１制御用パルス信号を出力する第１ＰＷＭ回路と、接地側トランジスタＱ４，Ｆ２に第２制御用パルス信号を出力する第２ＰＷＭ回路とを設ける（何れも図示せず）。そして、プリンタ側コントローラ７０のＣＰＵ７２は、第１ＰＷＭ回路と第２ＰＷＭ回路に対して個別にＰＷＭ制御信号を出力する。このように構成しても、前述した実施形態と同様の作用効果を奏する。 <About the auxiliary drive signal generation circuit 50B>
In the first and third embodiments described above, the first auxiliary drive signal COMa and the second auxiliary drive signal COMb have the same potential waveform, but the first auxiliary drive signal COMa and the second auxiliary drive signal COMb are different. It may be a potential waveform. In this case, for example, as shown in FIG. 17, the first auxiliary drive signal COMa has a potential waveform higher than the main drive signal COM by a predetermined potential, and the second auxiliary drive signal COMb has a potential waveform lower than the main drive signal COM by a predetermined potential. And For this reason, a first PWM circuit that outputs a first control pulse signal to the power supply side transistors Q3 and F1 and a second PWM circuit that outputs a second control pulse signal to the ground side transistors Q4 and F2 are provided (both shown in the figure). Not shown). Then, the CPU 72 of the printer-side controller 70 outputs PWM control signals individually to the first PWM circuit and the second PWM circuit. Even if comprised in this way, there exists an effect similar to embodiment mentioned above.

＜パルス信号生成回路５３について＞
前述した各実施形態では、パルス幅変調されたパルス信号（制御用パルス信号ＰＷＳ，電力用パルス信号ＰＷＳ´）を用いていたが、パルス周波数変調（ＰＦＭ）されたパルス信号を用いてもよい。また、ＰＷＭ回路５３１に代えて、１ビットのデジタル信号を出力可能なデジタル信号出力部を設けてもよい。 <About Pulse Signal Generation Circuit 53>
In each of the embodiments described above, a pulse signal (pulse signal PWS for control, pulse signal PWS ′ for power) that has been subjected to pulse width modulation is used, but a pulse signal that has been subjected to pulse frequency modulation (PFM) may be used. Further, instead of the PWM circuit 531, a digital signal output unit capable of outputting a 1-bit digital signal may be provided.

＜平滑回路について＞
前述した各実施形態の第１平滑回路５４，５４´や第２平滑回路５５，５５´はあくまで例示であり、他の構成の平滑回路を用いてもよい。例えば、平滑コイルの一端と他端のそれぞれに平滑コンデンサを接続したいわゆるπ型の平滑回路であってもよい。 <About smoothing circuit>
The first smoothing circuits 54 and 54 ′ and the second smoothing circuits 55 and 55 ′ in the above-described embodiments are merely examples, and smoothing circuits having other configurations may be used. For example, a so-called π-type smoothing circuit in which smoothing capacitors are connected to one end and the other end of the smoothing coil may be used.

＜液体を吐出するための動作を行う素子について＞
前述の実施形態では、液体を吐出するための動作を行う素子としてピエゾ素子ＰＺＴを例示したが、他の素子であってもよい。例えば、発熱素子や静電アクチュエータ用いてもよい。 <About an element performing an operation for discharging liquid>
In the above-described embodiment, the piezo element PZT is exemplified as the element that performs the operation for discharging the liquid. However, other elements may be used. For example, a heating element or an electrostatic actuator may be used.

＜ヘッド４１から吐出される液体について＞
前述の実施形態は、プリンタ１の実施形態であったので、液体状の染料インクや顔料インクをノズルＮｚから吐出させていた。しかし、ノズルＮｚから吐出させる液体は、液体状であればインクに限られるものではない。その用途に応じた液体を吐出させればよい。 <About the liquid discharged from the head 41>
Since the above embodiment is an embodiment of the printer 1, liquid dye ink or pigment ink is ejected from the nozzle Nz. However, the liquid ejected from the nozzle Nz is not limited to ink as long as it is liquid. What is necessary is just to discharge the liquid according to the use.

＜他の応用例について＞
また、前述の実施形態では、プリンタ１が説明されていたが、これに限られるものではない。例えば、カラーフィルタ製造装置、染色装置、微細加工装置、半導体製造装置、表面加工装置、三次元造形機、液体気化装置、有機ＥＬ製造装置（特に高分子ＥＬ製造装置）、ディスプレイ製造装置、成膜装置、ＤＮＡチップ製造装置などのインクジェット技術を応用した各種の液体吐出装置に、本実施形態と同様の技術を適用しても良い。また、これらの方法や製造方法も応用範囲の範疇である。 <About other application examples>
In the above-described embodiment, the printer 1 has been described. However, the present invention is not limited to this. For example, color filter manufacturing apparatus, dyeing apparatus, fine processing apparatus, semiconductor manufacturing apparatus, surface processing apparatus, three-dimensional modeling machine, liquid vaporizer, organic EL manufacturing apparatus (particularly polymer EL manufacturing apparatus), display manufacturing apparatus, film formation The same technology as that of the present embodiment may be applied to various liquid ejection devices to which inkjet technology such as a device and a DNA chip manufacturing device is applied. These methods and manufacturing methods are also within the scope of application.

印刷システムの構成を説明する図である。1 is a diagram illustrating a configuration of a printing system. コンピュータ、及びプリンタの構成を説明するブロック図である。It is a block diagram explaining the structure of a computer and a printer. 図３Ａは、プリンタの構成を示す図である。図３Ｂは、プリンタの構成を説明する側面図である。FIG. 3A is a diagram illustrating the configuration of the printer. FIG. 3B is a side view illustrating the configuration of the printer. 図４Ａは、ヘッドの構造を説明するための断面図である。図４Ｂは、ヘッドの主要部の構造を説明するための一部を拡大して示す断面図である。FIG. 4A is a cross-sectional view for explaining the structure of the head. FIG. 4B is an enlarged cross-sectional view showing a part for explaining the structure of the main part of the head. 駆動信号生成回路によって生成される合成駆動信号を説明する図である。It is a figure explaining the synthetic | combination drive signal produced | generated by the drive signal production | generation circuit. ヘッド制御部の構成を説明するためのブロック図である。It is a block diagram for demonstrating the structure of a head control part. 駆動信号の印加制御を説明するためのタイミングチャートである。It is a timing chart for demonstrating application control of a drive signal. 駆動信号生成回路の構成を説明するための図である。It is a figure for demonstrating the structure of a drive signal generation circuit. ＤＡＣ回路によるアナログ信号ＡＮＧの生成を説明するための概念図である。It is a conceptual diagram for demonstrating the production | generation of the analog signal ANG by a DAC circuit. 主駆動信号生成回路及び補助駆動信号生成回路の具体的構成を説明するための図である。It is a figure for demonstrating the specific structure of a main drive signal generation circuit and an auxiliary drive signal generation circuit. 図１１Ａは、第１補助駆動信号の電位を説明するための回路図である。図１１Ｂは、第２補助駆動信号の電位を説明するための回路図である。FIG. 11A is a circuit diagram for explaining the potential of the first auxiliary drive signal. FIG. 11B is a circuit diagram for explaining the potential of the second auxiliary drive signal. 図１２Ａは、デューティ２５％における電源側トランジスタＱ３のオンオフ状態、接地側トランジスタＱ４のオンオフ状態、及び、両補助駆動信号の電位を説明する図である。図１２Ｂは、デューティ５０％における電源側トランジスタＱ３のオンオフ状態、接地側トランジスタＱ４のオンオフ状態、及び、両補助駆動信号の電位を説明する図である。図１２Ｃは、デューティ７５％における電源側トランジスタＱ３のオンオフ状態、接地側トランジスタＱ４のオンオフ状態、及び、両補助駆動信号の電位を説明する図である。図１２Ｄは、デューティ１００％における電源側トランジスタＱ３のオンオフ状態、接地側トランジスタＱ４のオンオフ状態、及び、両補助駆動信号の電位を説明する図である。FIG. 12A is a diagram illustrating the on / off state of the power supply side transistor Q3, the on / off state of the ground side transistor Q4, and the potentials of both auxiliary drive signals at a duty of 25%. FIG. 12B is a diagram for explaining the on / off state of the power supply side transistor Q3, the on / off state of the ground side transistor Q4, and the potentials of both auxiliary drive signals at a duty of 50%. FIG. 12C is a diagram for explaining the on / off state of the power supply side transistor Q3, the on / off state of the ground side transistor Q4, and the potentials of both auxiliary drive signals at a duty of 75%. FIG. 12D is a diagram illustrating the on / off state of the power supply side transistor Q3, the on / off state of the ground side transistor Q4, and the potentials of both auxiliary drive signals at a duty of 100%. 図１３Ａは、補助駆動信号を生成するための制御を説明する図である。図１３Ｂは、補助駆動信号と主駆動信号を説明する図である。FIG. 13A is a diagram for describing control for generating an auxiliary drive signal. FIG. 13B is a diagram illustrating the auxiliary drive signal and the main drive signal. 印刷動作を説明するためのフローチャートである。It is a flowchart for demonstrating printing operation. 図１５Ａは、第２実施形態の補助駆動信号生成回路を説明する図である。図１５Ｂは、図１５Ａの補助駆動信号生成回路で生成された補助駆動信号を説明する図である。FIG. 15A is a diagram illustrating an auxiliary drive signal generation circuit according to the second embodiment. FIG. 15B is a diagram for explaining the auxiliary drive signal generated by the auxiliary drive signal generation circuit of FIG. 15A. 第３実施形態を説明する図である。It is a figure explaining 3rd Embodiment. 第１補助駆動信号と第２補助駆動信号を異なる電位波形とした例を説明する図である。It is a figure explaining the example which made the 1st auxiliary drive signal and the 2nd auxiliary drive signal into different potential waveforms.

符号の説明Explanation of symbols

１ プリンタ，２０ 用紙搬送機構，２１ 給紙ローラ，
２２ 搬送モータ，２３ 搬送ローラ，２４ プラテン，
２５ 排紙ローラ，３０ キャリッジ移動機構，
３１ キャリッジモータ，３２ ガイド軸，
３３ タイミングベルト，３４ 駆動プーリー，３５ 従動プーリー，
４０ ヘッドユニット，４１ ヘッド，４１１ ケース，
４１１ａ 収容室，４１２ 流路ユニット，４１２ａ 流路形成板，
４１２ｂ 弾性板，４１２ｃ ノズルプレート，４１２ｄ 圧力室，
４１２ｅ ノズル連通口，４１２ｆ 共通インク室，
４１２ｇ インク供給路，４１２ｈ 支持枠，４１２ｉ 弾性膜，
４１２ｊ アイランド部，４１３ ピエゾ素子ユニット，
４１３ａ ピエゾ素子群，４１３ｂ 接着用基板，
５０ 駆動信号生成回路，５０Ａ 主駆動信号生成回路，
５１ ＤＡＣ回路，５２ 電流増幅回路，
５０Ｂ 補助駆動信号生成回路，
５３ パルス信号生成回路，５３１ ＰＷＭ回路，
５４ 第１平滑回路，５４´ 第１平滑回路，
５４１ 第１平滑コンデンサ，５４２ 第１平滑コイル，
５４３ 第１抵抗素子，
５５ 第２平滑回路，５５´ 第２平滑回路，
５５１ 第２平滑コンデンサ，５５２ 第２平滑コイル，
５５３ 第２抵抗素子，
６０ 検出器群，６１ リニア式エンコーダ，
６２ ロータリー式エンコーダ，６３ 紙検出器，６４ 紙幅検出器，
７０ プリンタ側コントローラ，７１ インタフェース部，
７２ ＣＰＵ，７３ メモリ，７４ 制御ユニット，
８１Ａ 第１シフトレジスタ，８１Ｂ 第２シフトレジスタ，
８２Ａ 第１ラッチ回路，８２Ｂ 第２ラッチ回路，８３ デコーダ，
８４ 制御ロジック，８５ ヘッド側スイッチ，１００ 印刷システム，
１１０ コンピュータ，１１１ ホスト側コントローラ，
１１２ インタフェース部，１１３ ＣＰＵ，１１４ メモリ，
１２０ 表示装置，１３０ 入力装置，１３１ キーボード，
１３２ マウス，１４０ 記録再生装置，
１４１ フレキシブルディスクドライブ装置，
１４２ ＣＤ−ＲＯＭドライブ装置，Ｓ 用紙，ＣＬＫ クロック，
ＳＩ 画素データ，ＬＡＴ ラッチ信号，ＣＨ チェンジ信号，
ＣＴＲ コントローラ基板，ＨＣ ヘッド制御部，ＣＲ キャリッジ，
ＰＺＴ ピエゾ素子，Ｎｚ ノズル，
ＣＯＭａ 第１補助駆動信号，ＣＯＭｂ 第２補助駆動信号，
ＣＯＭ 主駆動信号，
ＳＳ１ 第１波形部，ＳＳ２ 第２波形部，ＳＳ３ 第３波形部，
ＳＳ４ 第４波形部，ＰＳ１〜ＰＳ４ 駆動パルス，
ｑ０〜ｑ３ 選択データ，
ＳＷ スイッチ制御信号，ＬＡＴ ラッチ信号，ＣＨ チェンジ信号，
τ 更新周期，
Ｑ１ ＮＰＮ型トランジスタ，Ｑ２ ＰＮＰ型トランジスタ，
Ｑ３ 電源側トランジスタ，Ｆ１ 電源側トランジスタ，
Ｑ４ 接地側トランジスタ，Ｆ２ 接地側トランジスタ，
ＰＷＳ 制御用パルス信号，ＰＷＳ´ 電力用パルス信号，
ＡＮＧ アナログ信号，ＬＯＡ 負荷，
ＯＴ１ 第１出力端子，ＯＴ２ 第２出力端子， 1 printer, 20 paper transport mechanism, 21 paper feed roller,
22 transport motors, 23 transport rollers, 24 platens,
25 paper discharge roller, 30 carriage moving mechanism,
31 Carriage motor, 32 guide shaft,
33 Timing belt, 34 Drive pulley, 35 Drive pulley,
40 head units, 41 heads, 411 case,
411a storage chamber, 412 flow path unit, 412a flow path forming plate,
412b elastic plate, 412c nozzle plate, 412d pressure chamber,
412e nozzle communication port, 412f common ink chamber,
412 g ink supply path, 412 h support frame, 412 i elastic membrane,
412j island, 413 piezo element unit,
413a piezo element group, 413b bonding substrate,
50 drive signal generation circuit, 50A main drive signal generation circuit,
51 DAC circuit, 52 current amplifier circuit,
50B auxiliary drive signal generation circuit,
53 pulse signal generation circuit, 531 PWM circuit,
54 1st smoothing circuit, 54 '1st smoothing circuit,
541 first smoothing capacitor, 542 first smoothing coil,
543 first resistance element,
55 second smoothing circuit, 55 ′ second smoothing circuit,
551 second smoothing capacitor, 552 second smoothing coil,
553 second resistance element,
60 detector groups, 61 linear encoder,
62 rotary encoder, 63 paper detector, 64 paper width detector,
70 printer side controller, 71 interface section,
72 CPU, 73 memory, 74 control unit,
81A first shift register, 81B second shift register,
82A first latch circuit, 82B second latch circuit, 83 decoder,
84 control logic, 85 head side switch, 100 printing system,
110 computers, 111 host-side controllers,
112 interface unit, 113 CPU, 114 memory,
120 display devices, 130 input devices, 131 keyboards,
132 mouse, 140 recording and playback device,
141 flexible disk drive device,
142 CD-ROM drive, S paper, CLK clock,
SI pixel data, LAT latch signal, CH change signal,
CTR controller board, HC head controller, CR carriage,
PZT piezo element, Nz nozzle,
COMa first auxiliary drive signal, COMb second auxiliary drive signal,
COM main drive signal,
SS1 first waveform section, SS2 second waveform section, SS3 third waveform section,
SS4 4th waveform part, PS1 to PS4 drive pulse,
q0 to q3 selection data,
SW switch control signal, LAT latch signal, CH change signal,
τ update cycle,
Q1 NPN transistor, Q2 PNP transistor,
Q3 power supply side transistor, F1 power supply side transistor,
Q4 ground side transistor, F2 ground side transistor,
PWS control pulse signal, PWS 'power pulse signal,
ANG analog signal, LOA load,
OT1 first output terminal, OT2 second output terminal,

Claims (14)

アナログ信号をもとにトランジスタ対を介して主駆動信号を生成する主駆動信号生成部と、
パルス信号をもとに他のトランジスタ及び平滑回路を介して補助駆動信号を生成し、前記補助駆動信号を前記トランジスタ対における少なくとも一方のトランジスタのコレクタに印加する補助駆動信号生成部と、
液体を吐出するための動作を行う素子であって、前記主駆動信号に基づいて動作する素子と、
を有する液体吐出装置。 A main drive signal generator for generating a main drive signal via a transistor pair based on an analog signal;
An auxiliary drive signal generating unit that generates an auxiliary drive signal through another transistor and a smoothing circuit based on the pulse signal, and applies the auxiliary drive signal to a collector of at least one transistor in the transistor pair;
An element that performs an operation for discharging liquid, the element operating based on the main drive signal;
A liquid ejection apparatus having 請求項１に記載の液体吐出装置であって、
前記補助駆動信号生成部は、
前記主駆動信号生成部が有するトランジスタ対の熱損失を低減すべく電位波形が定められた補助駆動信号を生成する液体吐出装置。 The liquid ejection device according to claim 1,
The auxiliary drive signal generator is
A liquid discharge apparatus that generates an auxiliary drive signal having a potential waveform determined to reduce heat loss of a transistor pair included in the main drive signal generation unit. 請求項２に記載の液体吐出装置であって、
前記トランジスタ対は、
前記アナログ信号がベースに印加され、主駆動信号の電位上昇時に動作するＮＰＮ型トランジスタを含み、
前記補助駆動信号生成部は、
前記ＮＰＮ型トランジスタの動作時において、前記ＮＰＮ型トランジスタのエミッタ電位よりも所定電位だけ高くなるように波形が定められた補助駆動信号を生成する液体吐出装置。 The liquid ejection device according to claim 2,
The transistor pair is:
The analog signal is applied to the base, and includes an NPN transistor that operates when the potential of the main drive signal rises,
The auxiliary drive signal generator is
A liquid discharge apparatus that generates an auxiliary drive signal having a waveform determined to be higher by a predetermined potential than the emitter potential of the NPN transistor during operation of the NPN transistor. 請求項２又は請求項３に記載の液体吐出装置であって、
前記トランジスタ対は、
前記アナログ信号がベースに印加され、主駆動信号の電位下降時に動作するＰＮＰ型トランジスタを含み、
前記補助駆動信号生成部は、
前記ＰＮＰ型トランジスタの動作時において、前記ＰＮＰ型トランジスタのエミッタ電位よりも所定電位だけ低くなるように波形が定められた補助駆動信号を生成する液体吐出装置。 The liquid ejection device according to claim 2 or 3, wherein
The transistor pair is:
The analog signal is applied to the base, and includes a PNP transistor that operates when the potential of the main drive signal drops.
The auxiliary drive signal generator is
A liquid ejecting apparatus that generates an auxiliary drive signal having a waveform determined to be lower by a predetermined potential than an emitter potential of the PNP transistor during operation of the PNP transistor. 請求項１から請求項４の何れかに記載の液体吐出装置であって、
前記補助駆動信号生成部は、
パルス幅変調されたパルス信号をもとに補助駆動信号を生成する液体吐出装置。 The liquid ejection device according to any one of claims 1 to 4,
The auxiliary drive signal generator is
A liquid ejection apparatus that generates an auxiliary drive signal based on a pulse signal that has been subjected to pulse width modulation. 請求項１から請求項５の何れかに記載の液体吐出装置であって、
前記他のトランジスタは、
バイポーラトランジスタによって構成されている液体吐出装置。 A liquid ejection device according to any one of claims 1 to 5,
The other transistors are
A liquid ejection device constituted by a bipolar transistor. 請求項１から請求項５の何れかに記載の液体吐出装置であって、
前記他のトランジスタは、
電界効果トランジスタによって構成されている液体吐出装置。 A liquid ejection device according to any one of claims 1 to 5,
The other transistors are
A liquid ejection apparatus including a field effect transistor. 請求項１から請求項７の何れかに記載の液体吐出装置であって、
前記平滑回路は、
平滑コンデンサと平滑コイルとによって構成されている液体吐出装置。 A liquid ejection device according to any one of claims 1 to 7,
The smoothing circuit is
A liquid discharge apparatus including a smoothing capacitor and a smoothing coil. 請求項１から請求項７の何れかに記載の液体吐出装置であって、
前記平滑回路は、
抵抗素子と平滑コンデンサと平滑コイルとによって構成されている液体吐出装置。 A liquid ejection device according to any one of claims 1 to 7,
The smoothing circuit is
A liquid ejection apparatus including a resistance element, a smoothing capacitor, and a smoothing coil. 請求項１から請求項９の何れかに記載の液体吐出装置であって、
前記主駆動信号生成部は、
所定周期毎に更新される電位指定情報に基づき、指定された電位のアナログ信号を生成するアナログ信号生成部を有する液体吐出装置。 A liquid ejection apparatus according to any one of claims 1 to 9, wherein
The main drive signal generator is
A liquid ejection apparatus having an analog signal generation unit that generates an analog signal of a specified potential based on potential specification information updated every predetermined cycle. 請求項３から請求項１０の何れかに記載の液体吐出装置であって、
前記補助駆動信号生成部は、
前記補助駆動信号を、前記ＮＰＮ型トランジスタのコレクタに印加する液体吐出装置。 A liquid ejection apparatus according to any one of claims 3 to 10,
The auxiliary drive signal generator is
A liquid ejection apparatus that applies the auxiliary drive signal to a collector of the NPN transistor. 請求項４から請求項１１の何れかに記載の液体吐出装置であって、
前記補助駆動信号生成部は、
前記補助駆動信号を、前記ＰＮＰ型トランジスタのコレクタに印加する液体吐出装置。 The liquid ejection device according to any one of claims 4 to 11,
The auxiliary drive signal generator is
A liquid ejection apparatus that applies the auxiliary drive signal to a collector of the PNP transistor. （Ａ）主駆動信号を生成する主駆動信号生成部であって、
（Ａ１）所定周期毎に更新される電位指定情報に基づき、指定された電位のアナログ信号を生成するアナログ信号生成部、及び、
（Ａ２） 前記アナログ信号がベースに印加され、前記主駆動信号の電位上昇時に動作するＮＰＮ型トランジスタ、及び、前記アナログ信号がベースに印加され、前記主駆動信号の電位下降時に動作するＰＮＰ型トランジスタによって構成されているトランジスタ対を有し、
（Ａ３）前記アナログ信号をもとに前記トランジスタ対を介して前記主駆動信号を生成する主駆動信号生成部と、
（Ｂ）補助駆動信号を生成する補助駆動信号生成部であって、
（Ｂ１）バイポーラトランジスタ若しくは電界効果トランジスタによって構成された他のトランジスタ、及び、
（Ｂ２）平滑コイルと平滑コンデンサ、又は、平滑コイルと平滑コンデンサと抵抗素子とによって構成されている平滑回路を有し、
（Ｂ３）前記主駆動信号生成部が有するトランジスタ対の熱損失を低減すべく、前記ＮＰＮ型トランジスタの動作時においては、前記ＮＰＮ型トランジスタのエミッタ電位よりも所定電位だけ高くなるように波形が定められ、前記ＰＮＰ型トランジスタの動作時においては、前記ＰＮＰ型トランジスタのエミッタ電位よりも所定電位だけ低くなるように波形が定められた補助駆動信号を、パルス幅変調されたパルス信号をもとに前記他のトランジスタ及び前記平滑回路を介して生成し、
（Ｂ４）前記トランジスタ対における前記ＮＰＮ型トランジスタのコレクタ及び前記ＰＮＰ型トランジスタのコレクタの少なくとも一方に印加する補助駆動信号生成部と、
（Ｃ）液体を吐出するための動作を行う素子であって、前記主駆動信号に基づいて動作する素子と、
を有する液体吐出装置。 (A) A main drive signal generation unit for generating a main drive signal,
(A1) An analog signal generation unit that generates an analog signal of a designated potential based on potential designation information updated every predetermined period; and
(A2) An NPN transistor that operates when the analog signal is applied to the base and the potential of the main drive signal increases, and a PNP transistor that operates when the analog signal is applied to the base and the potential of the main drive signal decreases A transistor pair composed of
(A3) a main drive signal generation unit that generates the main drive signal via the transistor pair based on the analog signal;
(B) an auxiliary drive signal generation unit for generating an auxiliary drive signal,
(B1) another transistor constituted by a bipolar transistor or a field effect transistor, and
(B2) having a smoothing circuit composed of a smoothing coil and a smoothing capacitor, or a smoothing coil, a smoothing capacitor and a resistance element;
(B3) In order to reduce the heat loss of the transistor pair of the main drive signal generator, the waveform is determined so as to be higher by a predetermined potential than the emitter potential of the NPN transistor during the operation of the NPN transistor. In the operation of the PNP transistor, the auxiliary drive signal whose waveform is determined so as to be lower than the emitter potential of the PNP transistor by a predetermined potential is generated based on the pulse signal subjected to pulse width modulation. Generated through other transistors and the smoothing circuit,
(B4) an auxiliary drive signal generation unit applied to at least one of the collector of the NPN transistor and the collector of the PNP transistor in the transistor pair;
(C) an element for performing an operation for discharging liquid, the element operating based on the main drive signal;
A liquid ejection apparatus having パルス信号をもとにトランジスタ及び平滑回路を介して補助駆動信号を生成し、前記補助駆動信号をトランジスタ対における少なくとも一方のトランジスタのコレクタに印加するステップと、
アナログ信号をもとに前記トランジスタ対を介して主駆動信号を生成するステップと、
液体を吐出するための動作を行う素子に前記主駆動信号を印加して、液体を吐出させるステップと、
を有する液体吐出方法。 Generating an auxiliary drive signal through a transistor and a smoothing circuit based on a pulse signal, and applying the auxiliary drive signal to a collector of at least one transistor in a transistor pair;
Generating a main drive signal through the transistor pair based on an analog signal;
Applying the main drive signal to an element that performs an operation for discharging a liquid to discharge the liquid;
A liquid ejection method comprising:
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