JP2006269766A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 スルーホール等の凹部において、ボイドフリーな膜を形成することを目的とする。
【解決手段】 半導体基板上に形成された、スルーホールを有する絶縁層と、スルーホール内に形成された導電層において、導電層内部に埋め込まれた埋め込み絶縁膜を形成し、ボイドフリーの膜とする。
【選択図】 図8
【解決手段】 半導体基板上に形成された、スルーホールを有する絶縁層と、スルーホール内に形成された導電層において、導電層内部に埋め込まれた埋め込み絶縁膜を形成し、ボイドフリーの膜とする。
【選択図】 図8
Description
本発明は、半導体装置及びその製造方法に関する。
半導体集積回路基板上の凹部であるスルーホールのアスペクト比が高くなるに従って、そのスルーホールへの埋込膜の成長法は、スパッタ法等の物理的手法から、化学的手法であるCVD法(Chemical Vapor Deposition)を用いるようになってきている。更に、近年の微細化に伴って、CVD法のなかでも、原子層を積み重ねるように形成するALD法(Atomic Layer Deposition)が、特に、高アスペクト比のスルーホールに導電膜を埋め込むために用いられるようになっている。
ALD法の成膜機構では、基板に対して原子層を積み重ねるように形成するため、コンフォーマルな形状を得ることができ、狭い凹部への埋込が可能である。このため、配線の微細化に伴う高アスペクト比対応の埋込技術として注目されてきた。しかし、スルーホール等の凹部が更に微細化すると、ALD法で形成された膜であっても、表面からの成長である故に、その内部に空洞を有するシーム形状がみられる場合がある。
このため、例えば、先ず、膜を堆積させるための成膜処理と、スパッタエッチングするエッチング処理とを同時に行い、比較的小さなボイドを膜に形成した後、次の工程で、エッチングに移り、そのボイドが形成された膜を選択的にエッチングし、平坦状すると共に、ボイドに開口を形成する。この工程を交互に繰り返すこと、即ち発生したボイドを開口し、その中に更に膜を埋め込むことにより、ボイドをつぶしながら、膜を凹部に埋込む方法が提案されている。(例えば、特許文献1参照。)。
しかし、このような方法においても、例えば、開口部が樽型であったり、開口部の下部が上部と比べ広がっていたりした場合、発生したボイドの開口とその中に膜を埋め込むことを、高い精度で制御することが難しく、高アスペクト比の凹部、例えばスルーホールへのボイドフリーの埋め込みを十分に達成することが困難であった。
特開2003−37103号公報(第6ページ、第2図)
本発明はスルーホール等の凹部において、ボイドフリーな膜を形成することを目的とする。
本発明の第1の態様は、半導体装置として、半導体基板と、前記半導体基板上に形成された、スルーホールを有する絶縁膜と、前記スルーホール内に形成された導電膜であって、内部にボイドが形成された前記導電膜と、前記導電膜のボイドに埋め込まれた埋込絶縁膜とを有することを特徴とする。
また、本発明の第2の態様は、半導体装置の製造方法として、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜にスルーホールを形成する工程と、内部にボイドを含む導電膜を、前記スルーホール内に埋込むと共に、前記絶縁膜上に前記導電膜を形成する工程と、前記ボイドの一部が露出するように、前記絶縁膜上に形成された前記導電膜を除去する工程と、露出した前記ボイドの表面から前記ボイドへ流動性絶縁膜を埋め込むと共に、前記流動性絶縁膜を前記絶縁膜上及び前記導電膜上に形成する工程と、前記導電膜の表面が露出するように、前記流動性絶縁膜を除去する工程とを有することを特徴とする。
また、本発明の第3の態様は、半導体装置の製造方法として、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第1の絶縁膜及び前記第2の絶縁膜を貫通してスルーホールを形成する工程と、内部にボイドを含む導電膜を、前記スルーホール内に埋込むと共に、前記第2の絶縁膜上に前記導電膜を形成する工程と、前記ボイドの一部が露出するように、前記第2の絶縁膜上に形成された前記導電膜を除去する工程と、露出した前記ボイドの表面から前記ボイドへ流動性絶縁膜を埋め込むと共に、前記流動性絶縁膜を前記第2の絶縁膜上及び前記導電膜上に形成する工程と、前記導電膜の表面が露出するように、前記流動性絶縁膜を除去する工程とを有することを特徴とする。
本発明によれば、スルーホール等の凹部に形成された導電膜において、導電膜に含まれるボイドを開口し、そのボイドの中へ流動性を有する絶縁膜を埋め込むことにより、ボイドフリーな導電膜を形成することを可能にする。
以下、図面を参照して本発明の実施例を説明する。
図1乃至図8は、本発明の第1の実施例に係わる半導体装置の製造方法を工程順に示す素子部の断面図である。また、図8は、本実施例に係わる半導体装置におけるスルーホールであるコンタクトホール部を示す。
図1に示すように、半導体基板として、P型のシリコン基板10を準備する。次に、例えばシリコン基板10と反対の導電型であるN型の不純物拡散層10aをイオン注入法及び短時間熱処理法によって形成する。更に、LPCVD法を用いて、第1の層間絶縁膜11となる不純物添加シリコン酸化膜をシリコン基板10の上に500nm程度成長させる。続いて、LPCVD法を用いて、第2の層間絶縁膜12となるシリコン酸化膜を第1の層間絶縁膜11の上に200nm程度成長させる。
次に、リソグラフィ法とドライエッチング法を用い、不純物拡散層10a上の所定の領域に、図2に示すように、スルーホールであるコンタクトホール13を形成する。この時、先ず、第2の層間絶縁膜12上にレジスト膜(図示せず)を形成後、パターニングによってマスクとする。次に、第2の層間絶縁膜12を異方性エッチングで加工し、第1のコンタクトホール13aを形成する。続いて、レジスト膜を除去し、残存する第2の層間絶縁膜12をマスクとして、第1の層間絶縁膜11を異方性エッチングで加工し、第2のコンタクトホール13bを形成する。第2のコンタクトホール13bを形成する際、第1の層間絶縁膜11と第2の層間絶縁膜12とのエッチング速度の差によって、第2のコンタクトホール13bの径は、第1のコンタクトホール13aよりも若干大きくなる。
次に、ALD法を用いて、図3に示すように、第1の導電膜14としてタングステン膜をコンタクトホール13に埋込ながら第2の層間絶縁膜12上に形成する。第2のコンタクトホール13bの径が、第1のコンタクトホール13aよりも若干大きくことを受けて、コンタクトホール13の内部に形成された第1の導電膜14の内部には、ボイド15が形成される。なお、必要であれば、タングステン膜の下層にバリヤ金属膜として、例えばチタン窒化膜を形成し、タングステン膜とチタン窒化膜の積層構造を第1の導電膜14としても良い。更に、チタン窒化膜の下層に、例えばチタン膜を形成し、3層構造の第1の導電膜14を形成しても良い。第1の導電膜14を形成する材料はこれらに限らず、コバルト、ニッケル等の金属、それらのシリサイド或いは窒化物等であって良いことは勿論である。
次に、CMP法を用いて、第1の導電膜14及び第2の層間絶縁膜12を、その表面を平坦化しながら、図4に示すように、ボイド15が開口するまで研磨する。この時、ボイド15の開口部の間口が少し広がる程度まで研磨を行う。
次に、塗布法であるスピンコート法を用い、流動性絶縁膜であるSOG(Spin On Glass)膜を埋込絶縁膜16として、図5に示すように、ボイド15の開口部も含めて第2の層間絶縁膜12上に形成する。SOG膜は流動性を有するため、比較的容易にボイド15に流れ込み、ボイド15が解消される。埋込絶縁膜16を塗布した後、400℃程度に加熱し、埋込絶縁膜16に含まれる溶媒を除去し、埋込絶縁膜16を緻密化する。なお、SOG膜としては、ポリメチルシロキサン等の有機系シリコン酸化膜、或いは、ポリシラザン、シリケート、アルコキシシリケート等の無機系シリコン酸化膜を用いる。
次に、図6に示すように、CMP法を用い、埋込絶縁膜12の表面を平坦化しながら、第1の導電膜14の表面が露出するまで、除去する。続いて、図7に示すように、LPCVD法を用いて、第3の層間絶縁膜17となるシリコン酸化膜を第2の層間絶縁膜12上に200nm程度成長させる。続いて、リソグラフィ法とドライエッチング法を用い、先に形成した第1の導電膜14の上を少なくとも含んで、第3の層間絶縁膜17にコンタクトホールを形成する。更に、コンタクトホールも含め、第3の層間絶縁膜17上に第2の導電膜18としてタングステン膜を形成する。次に、図8に示すように、CMP法を用い、第3の層間絶縁膜17上の第2の導電膜18を平坦化しながら除去することにより、第2の導電膜18が第1の導電膜14と接続した埋込導電膜19が形成される。
その後、必要に応じて絶縁層の形成と、配線層の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置(図示せず)を完成させる。
本実施例によれば、埋込導電層内部に絶縁膜を含むことにより、ボイドフリーのスルーホール埋込構造が形成可能になる。
また、ボイドフリーのスルーホール埋込製造方法を用いることにより、その後の配線工程における不良発生を防止することができる。
図9乃至図16は、本発明の第2の実施例に係わる半導体装置の製造方法を工程順に示す素子部の断面図である。また、図16は、本実施例に係わる半導体装置におけるスルーホールであるコンタクトホール部を示す。
図9に示すように、半導体基板として、P型のシリコン基板20を準備する。次に、例えばシリコン基板20と反対の導電型であるN型の不純物拡散層20aをイオン注入法及び短時間熱処理法によって形成する。更に、LPCVD法を用いて、第1の層間絶縁膜21となるシリコン酸化膜をシリコン基板20の上に700nm程度成長させる。
次に、リソグラフィ法とドライエッチング法を用い、不純物拡散層20a上の所定の領域に、図10に示すように、スルーホールであるコンタクトホール22を形成する。この時、先ず、第1の層間絶縁膜21上にレジスト膜(図示せず)を形成後、パターニングによってマスクとする。次に、第1の層間絶縁膜21を異方性エッチングで加工し、コンタクトホール22を形成する。異方性エッチングの際、第1の層間絶縁膜21の側壁部分が、直線上ではなく、例えば樽状になる。
次に、図11に示すように、ALD法を用いて、第1の導電膜23としてタングステン膜をコンタクトホール22に埋込ながら第1の層間絶縁膜21上に形成する。コンタクトホール22が樽状であることを受けて、コンタクトホール22の内部に形成された第1の導電膜23内部にボイド24が形成される。なお、必要であれば、タングステン膜の下層にバリヤ金属膜として、例えばチタン窒化膜を形成し、タングステン膜とチタン窒化膜の積層構造を第1の導電膜23としても良い。更に、チタン窒化膜の下層に、例えばチタン膜を形成して3層構造の第1の導電膜23を形成しても良い。
次に、図12に示すように、CMP法を用いて、第1の導電膜23及び第1の層間絶縁膜21を、その表面を平坦化しながら、ボイド24が開口するまで研磨して除去する。この時、その開口部の間口が少し広がる程度まで研磨を行う。
次に、塗布法であるスピンコート法を用い、流動性絶縁膜であるSOG(Spin On Glass)膜を埋込絶縁膜25として、図13に示すように、ボイド24の開口部も含めて第1の層間絶縁膜21上に形成する。SOG膜は流動性を有するため、比較的容易にボイド24に流れ込み、ボイド24が解消される。埋込絶縁膜25を塗布した後、400℃程度に加熱し、埋込絶縁膜25に含まれる溶媒を除去し、埋込絶縁膜25を緻密化する。なお、SOG膜としては、ポリメチルシロキサン等の有機系シリコン酸化膜、或いは、ポリシラザン、シリケート、アルコキシシリケート等の無機系シリコン酸化膜を用いる。
次に、図14に示すように、CMP法を用い、埋込絶縁膜25の表面を平坦化しながら、第1の導電膜23の表面が露出するまで、除去する。
次に、図15に示すように、LPCVD法を用いて、第2の層間絶縁膜26となるシリコン酸化膜を第1の層間絶縁膜21上に200nm程度成長させる。続いて、リソグラフィ法とドライエッチング法を用い、先に形成した第1の導電膜23の上を少なくとも含んで、第2の層間絶縁膜26にコンタクトホールを形成する。更に、コンタクトホールも含め、第2の層間絶縁膜26上に第2の導電膜27としてタングステン膜を形成する。次に、図16に示すように、CMP法を用い、第2の層間絶縁膜26上の第2の導電膜26を平坦化しながら除去する。第2の導電膜26が第1の導電膜23と接続した埋込導電膜28が形成される。
その後、必要に応じて絶縁層の形成と、配線層の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置(図示せず)を完成させる。
本実施例によれば、樽状の形状であるスルーホールに、内部に絶縁膜を含む埋込導電層を形成することにより、ボイドフリーのスルーホール埋込構造が形成可能になる。
また、ボイドフリーのスルーホール埋込製造方法を用いることにより、その後の配線工程における不良発生を防止することができる。
本実施例においては、CMOS構造の論理回路を有する半導体装置を示し、図17乃至図18に示した素子部の断面模式図を参照しながら、その製造工程について工程順に説明する。また、図18(f)は、本実施例に係わる半導体装置を示す断面図である。
図17(a)を用いて、先ず、半導体基板に素子分離領域を形成する製造工程について説明する。半導体基板であるP型不純物が添加されたシリコン基板30の表面領域に、LPCVD法を用い、例えばシリコン酸化膜(図示せず)とシリコン窒化膜(図示せず)を順次積層して形成する。続いて、リソグラフィ法及びエッチング法を用いてシリコン窒化膜とシリコン酸化膜を選択的にエッチングし、マスクパターンを形成する。次に、シリコン窒化膜及びシリコン酸化膜をマスクにドライエッチング法を用いて、シリコン基板30をエッチングし、浅いトレンチ溝を形成後、図17(a)に示すように、シリコン酸化膜を形成、平坦化等の処理により、トレンチ素子分離領域33とする。
続いて、ウェル領域形成工程について説明する。図17(a)に示すようにCMOS素子領域では、シリコン基板30の素子分離領域33によって選択的に分離された素子領域のうち、PチャネルMISFET形成領域に、N型不純物として、例えば燐をイオン注入法で導入し、N型ウェル領域31を形成する。一方、NチャネルMISFET形成領域にはP型不純物として、例えばボロンをイオン注入法で導入し、P型ウェル領域32を形成する。この時のドーズ量は、例えば、それぞれ1E12cm−2〜1E14cm−2程度である。
次に、ゲート構造の形成工程について説明する。先ず、シリコン基板30に10nm程度のシリコン酸化膜(図示せず)を形成する。次に、MISFETのしきい値電圧を制御するため、シリコン基板30へイオン注入法で不純物を導入する。即ち、N型ウェル領域15aにはN型不純物である砒素を、P型ウェル領域15bにはP型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量は、それぞれ1E13cm−2乃至1E14cm−2程度である。その後、例えば、900℃、10秒程度の急速加熱を施し、導入した不純物を活性化し、一方、図示しないシリコン酸化膜はウエットエッチング等で剥離する。
次に、シリコン基板30の表面上に、熱酸化法を用い、ゲート絶縁膜として膜厚6nm程度のシリコン酸化膜34を形成する。続いて、LPCVD法を用い、ゲート電極膜35であるシリコン膜を、例えば50nm成長する。その後、例えば、イオン注入法を用い、シリコン膜へ不純物を導入する。この時、MISFETのしきい値電圧を制御するため、PチャネルMISFET形成領域上のシリコン膜にはP型不純物であるボロンを、NチャネルMISFET形成領域上のシリコン膜にはN型不純物である燐を、それぞれドーズ量として1E15cm−2乃至1E16cm−2程度注入する。続いて、リソグラフィ法及びドライエッチング法を用い、図17(b)に示すように、所定の領域ゲート電極膜35及びゲート酸化膜34をパターニングして形成する。
続いて、エクステンション領域を形成する。ゲート電極膜35をマスクとしてイオン注入法によりエクステンション領域36a、36bを形成する。即ち、N型ウェル領域31にはP型不純物であるボロンを、P型ウェル領域32にはN型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ1E13cm−2〜5E14cm−2程度である。比較的浅い不純物拡散層とするため、レジストを剥離後、例えば、900℃、10秒の急速加熱を施し、導入した不純物を活性化する。なお、熱処理時間が1秒以下のスパイクアニーリング法を用いて、更に浅い接合を形成しても良い。
次に、ソースドレイン領域を形成する。CVD法によってシリコン窒化膜を20nm程度、シリコン基板30の上に形成する。次に、ドライエッチング法を用い、シリコン基板30及びゲート電極膜35の表面領域上のシリコン窒化膜だけを除去し、図17(c)に示すように、シリコン窒化膜をゲート電極膜35の周側面に側壁絶縁膜37として選択的に残存させる。
続いて、ゲート電極膜35及びその周囲の側壁絶縁膜37をマスクとしてイオン注入法により、ソースドレイン領域38a、38bを形成する。即ち、N型ウェル領域31にはP型不純物であるボロンを、P型ウェル領域32にはN型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ1E15cm−2乃至1E16cm−2程度である。その後、例えば、900℃、10秒の急速加熱を施し、導入した不純物を活性化する。なお、熱処理時間が1秒以下のスパイクアニーリング法を用いて、更に浅い接合を形成しても良い。
更に、LPCVD法を用いて、図18(d)に示すように、第1の層間絶縁膜39となるシリコン酸化膜をシリコン基板20の上に700nm程度成長させる。次に、リソグラフィ法とドライエッチング法を用い、ソースドレイン領域38a、38b上の所定の領域に、スルーホールであるコンタクトホールを形成する。この時、異方性エッチングの際、第1の層間絶縁膜39の側壁部分が樽状になる。
次に、ALD法を用いて、第1の導電膜40としてタングステン膜をコンタクトホールに埋込ながら第1の層間絶縁膜39上に形成する。コンタクトホールが樽状であることを受けて、コンタクトホールの内部に形成された第1の導電膜40内部にボイドが形成される。続いて、CMP法を用いて、第1の導電膜40及び第1の層間絶縁膜39を、表面を平坦化しながら、ボイドが開口するまで研磨する。この時、その開口部の間口が少し広がる程度まで研磨を行う。
次に、塗布法であるスピンコート法を用い、流動性絶縁膜であるSOG(Spin On Glass)膜を埋込絶縁膜41として、ボイドの開口部も含めて第1の層間絶縁膜21上に形成する。埋込絶縁膜を塗布した後、400℃程度に加熱し、埋込絶縁膜41に含まれる溶媒を除去し、埋込絶縁膜41を緻密化する。更に、図18(e)に示すように、CMP法を用い、埋込絶縁膜41の表面を平坦化しながら、第1の導電膜40の表面が露出するまで、除去する。
次に、LPCVD法を用いて、第2の層間絶縁膜42となるシリコン酸化膜を第1の層間絶縁膜39上に200nm程度成長させる。続いて、リソグラフィ法とドライエッチング法を用い、先に形成した第1の導電膜40の上を少なくとも含んで、第2の層間絶縁膜42にコンタクトホールを形成する。更に、コンタクトホールも含め、第2の層間絶縁膜42上に第2の導電膜43としてタングステン膜を形成する。更に、CMP法を用い、第2の層間絶縁膜42上の第2の導電膜43を平坦化しながら除去する。図18(f)に示すように、第2の導電膜43が第1の導電膜40と接続した埋込導電膜が形成される。
その後、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板30の上を表面保護膜で覆い、パッド部を開口して第1の実施例の半導体装置を完成させる。
本実施例によれば、樽状の形状であるスルーホールに、内部に絶縁膜を含む埋込導電層を形成することにより、ボイドフリーのスルーホール埋込構造が形成可能になる。
また、ボイドフリーのスルーホール埋込製造方法を用いることにより、その後の配線工程における不良発生を防止することができる。
また、ボイドフリーのスルーホール埋込構造を、CMOSを含む半導体装置へ適用できる。
本実施例は、第2の実施例の変形例として、セルフリフローCVD法を用いて、埋込絶縁膜を形成した例を示す。第2の実施例において図9から図12までに示した、CMP法を用いて、第1の導電膜23及び第1の層間絶縁膜21を、その表面を平坦化しながら、ボイド24が開口するまで研磨して除去する工程までは、本実施例と同じであるため、ここでは省略する。
次に、図13における埋込絶縁膜25aとして、セルフリフローCVD法を用い、流動性絶縁膜であるシリコン酸化膜をボイド24の開口部も含めて第1の層間絶縁膜21上に形成する。セルフリフローCVD法として、シリコン基板20の温度を例えば−20℃程度に冷却し、有機シランガスと酸素ガスのプラズマ反応によって流動性のあるシリコン酸化膜を形成する。このため、形成されたシリコン酸化膜は、比較的容易にボイド24に流れ込み、ボイド24が解消される。
以下の工程は、基本的に第2の実施例と同様であり、簡略化して述べる。次に、CMP法を用い、埋込絶縁膜の表面を平坦化しながら、第1の導電膜の表面が露出するまで、除去する。
次に、LPCVD法を用いて、第2の層間絶縁膜となるシリコン酸化膜を第1の層間絶縁膜上に200nm程度成長させる。続いて、リソグラフィ法とドライエッチング法を用い、先に形成した第1の導電膜の上を少なくとも含んで、第2の層間絶縁膜にコンタクトホールを形成する。更に、コンタクトホールも含め、第2の層間絶縁膜上に第2の導電膜としてタングステン膜を形成する。次に、CMP法を用い、第2の層間絶縁膜上の第2の導電膜を平坦化しながら除去する。第2の導電膜が第1の導電膜と接続した埋込導電膜が形成される。
その後、必要に応じて絶縁層の形成と、配線層の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置(図示せず)を完成させる。
本実施例によれば、樽状の形状であるスルーホールに、内部に絶縁膜を含む埋込導電層を形成することにより、ボイドフリーのスルーホール埋込構造が形成可能になる。
また、ボイドフリーのスルーホール埋込製造方法を用いることにより、その後の配線工程における不良発生を防止することができる。
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
例えば、SOG膜はスピン塗布法だけでなく、スキャン塗布法を用いてシリコン基板上に形成しても良い。
また、セルフリフローCVD法として、基板を−20℃程度に冷却し、有機シランガスと酸素ガスのプラズマ反応を用いたが、それだけには限らない。例えば、基板を60℃乃至120℃程度に加熱し、TEOSガスと水蒸気のプラズマ反応を用い、流動性シリコン酸化膜を形成できる。また更に、基板を−80℃以下に冷却し、無機シランガスと酸素ガスのプラズマ反応を用い、流動性シリコン酸化膜を形成できる。更に、基板を0℃程度に冷却し、無機シランガスと過酸化水素ガスのプラズマ反応を用いても、流動性シリコン酸化膜を形成できる。
また、実施例では、第1の導電膜及び第2の導電膜を形成する方法としてALD法を用いた。ALD法を用いることは好ましいが、例えば、通常のLPCVD法を用いて第1の導電膜及び第2の導電膜を形成しても良いことは勿論である。
10、20、30 シリコン基板
10a、20a 不純物拡散層
11、21、39 第1の層間絶縁膜
12、26、42 第2の層間絶縁膜
13、22 コンタクトホール
13a 第1のコンタクトホール
13b 第2のコンタクトホール
14、23、40 第1の導電膜
15、24 ボイド
16、25、25a、41 埋込絶縁膜
17 第3の層間絶縁膜
18、27、43 第2の導電膜
19、28 埋込導電膜
31 N型ウェル層
32 P型ウェル層
33 素子分離領域
34 ゲート絶縁膜
35 ゲート電極膜
36a、36b エクステンション領域
37 側壁絶縁膜
38a、38b ソースドレイン領域
10a、20a 不純物拡散層
11、21、39 第1の層間絶縁膜
12、26、42 第2の層間絶縁膜
13、22 コンタクトホール
13a 第1のコンタクトホール
13b 第2のコンタクトホール
14、23、40 第1の導電膜
15、24 ボイド
16、25、25a、41 埋込絶縁膜
17 第3の層間絶縁膜
18、27、43 第2の導電膜
19、28 埋込導電膜
31 N型ウェル層
32 P型ウェル層
33 素子分離領域
34 ゲート絶縁膜
35 ゲート電極膜
36a、36b エクステンション領域
37 側壁絶縁膜
38a、38b ソースドレイン領域
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された、スルーホールを有する絶縁膜と、
前記スルーホール内に形成された導電膜であって、内部にボイドが形成された前記導電膜と、
前記導電膜のボイドに埋め込まれた埋込絶縁膜とを
有することを特徴とする半導体装置。 - 前記埋込絶縁膜は流動性シリコン酸化膜であることを特徴とする請求項1に記載の半導体装置。
- 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜にスルーホールを形成する工程と、
内部にボイドを含む導電膜を、前記スルーホール内に埋込むと共に、前記絶縁膜上に前記導電膜を形成する工程と、
前記ボイドの一部が露出するように、前記絶縁膜上に形成された前記導電膜を除去する工程と、
露出した前記ボイドの表面から前記ボイドへ流動性絶縁膜を埋め込むと共に、前記流動性絶縁膜を前記絶縁膜上及び前記導電膜上に形成する工程と、
前記導電膜の表面が露出するように、前記流動性絶縁膜を除去する工程とを
有することを特徴とする半導体装置の製造方法。 - 前記流動性絶縁膜を形成する工程と、前記流動性絶縁膜を除去する工程との間に、前記流動性絶縁膜を熱処理する工程を有することを特徴とする請求項3に記載の半導体装置の製造方法。
- 半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第1の絶縁膜及び前記第2の絶縁膜を貫通してスルーホールを形成する工程と、
内部にボイドを含む導電膜を、前記スルーホール内に埋込むと共に、前記第2の絶縁膜上に前記導電膜を形成する工程と、
前記ボイドの一部が露出するように、前記第2の絶縁膜上に形成された前記導電膜を除去する工程と、
露出した前記ボイドの表面から前記ボイドへ流動性絶縁膜を埋め込むと共に、前記流動性絶縁膜を前記第2の絶縁膜上及び前記導電膜上に形成する工程と、
前記導電膜の表面が露出するように、前記流動性絶縁膜を除去する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005085990A JP2006269766A (ja) | 2005-03-24 | 2005-03-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
JP2006269766A true JP2006269766A (ja) | 2006-10-05 |
Family
ID=37205409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005085990A Pending JP2006269766A (ja) | 2005-03-24 | 2005-03-24 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2006269766A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013026329A (ja) * | 2011-07-19 | 2013-02-04 | Sony Corp | 半導体装置の製造方法、半導体装置、電子機器 |
US9153490B2 (en) | 2011-07-19 | 2015-10-06 | Sony Corporation | Solid-state imaging device, manufacturing method of solid-state imaging device, manufacturing method of semiconductor device, semiconductor device, and electronic device |
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2005
- 2005-03-24 JP JP2005085990A patent/JP2006269766A/ja active Pending
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CN106449676A (zh) * | 2011-07-19 | 2017-02-22 | 索尼公司 | 半导体装置和电子设备 |
US10249674B2 (en) | 2011-07-19 | 2019-04-02 | Sony Corporation | Semiconductor device and electronic apparatus including a semiconductor device having bonded sensor and logic substrates |
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