JP2006260654A - Logic processing apparatus - Google Patents
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Abstract
Description
この発明は、FGPA(Field programmable Gate Array)に対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路を実装している論理処理装置に関するものである。 The present invention relates to a logic processing device in which a programming data writing circuit for performing a programming data rewriting process for a field programmable gate array (FGPA) is mounted.
従来の論理処理装置は、予め設定されているプログラミングデータにしたがって所定の処理を実施するとともに、DRAMメモリに対するリフレッシュ処理を実施するFGPAと、そのFGPAに対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路とから構成されている。
なお、FGPAは、プログラミングデータにしたがって所定の処理を実施する論理回路と、その論理回路に設定されているプログラミングデータの再書込みを行う書込み制御回路とから構成されている。
また、FGPAの論理回路は、DRAMメモリに対するリフレッシュ処理を実施するDRAMメモリ制御回路を内蔵している。
A conventional logic processing device performs a predetermined process according to preset programming data, and also executes an FGPA for performing a refresh process for the DRAM memory, and a programming data write for performing a rewrite process of the programming data for the FGPA. Circuit.
The FGPA is composed of a logic circuit that performs predetermined processing according to programming data, and a write control circuit that rewrites the programming data set in the logic circuit.
Further, the logic circuit of FGPA incorporates a DRAM memory control circuit that performs a refresh process on the DRAM memory.
次に動作について説明する。
FGPAの論理回路に内蔵されているDRAMメモリ制御回路は、DRAMメモリに保持されているメモリ内容が消えないようにするため、一定時間毎に、DRAMメモリに対するリフレッシュ処理(メモリ内容の再書込み処理)を実施する。
また、FGPAの論理回路は、予め設定されているプログラミングデータにしたがって所定の処理を実施する。
Next, the operation will be described.
The DRAM memory control circuit built in the logic circuit of the FGPA refreshes the DRAM memory at regular intervals (memory content rewrite processing) so as not to erase the memory contents held in the DRAM memory. To implement.
Further, the logic circuit of the FGPA performs a predetermined process in accordance with preset programming data.
例えば、FGPAの処理内容を変更する必要がある場合には、プログラミングデータ書込み回路がFGPAの論理回路に設定されているプログラミングデータの再書込み処理を実施する。
プログラミングデータ書込み回路がプログラミングデータの再書込み処理を開始すると、FGPAの書込み制御回路がプログラミングデータ書込み回路の指示の下、FGPAの論理回路に設定されているプログラミングデータの再書込みを行う。
For example, when it is necessary to change the processing content of the FGPA, the programming data writing circuit performs the rewriting processing of the programming data set in the logic circuit of the FGPA.
When the programming data writing circuit starts the rewriting process of the programming data, the writing control circuit of the FGPA rewrites the programming data set in the logic circuit of the FGPA under the instruction of the programming data writing circuit.
FGPAの書込み制御回路がプログラミングデータの再書込みを実施している期間中は、その書込み制御回路から再書込み中を示す書込中信号が出力され、FGPAの出力バッファピンと入出力バッファピンがハイインピーダンス状態に遷移する。
このようにして、FGPAの出力バッファピンと入出力バッファピンがハイインピーダンス状態に遷移すると、DRAMメモリ制御回路から出力される制御信号が無効になり、DRAMメモリ制御回路がDRAMメモリに対するリフレッシュ処理を実施することができなくなるため、DRAMメモリに保持されているメモリ内容が消滅する。
したがって、FGPAの論理回路に設定されているプログラミングデータの再書込みを行う場合には、DRAMメモリに保持されているメモリ内容を一時的に別のメモリに退避させて、そのプログラミングデータの再書込みが完了してから、そのメモリ内容をDRAMメモリに戻す必要がある。
While the write control circuit of the FGPA is rewriting the programming data, a write signal indicating that rewrite is in progress is output from the write control circuit, and the output buffer pin and the input / output buffer pin of the FGPA have high impedance. Transition to the state.
In this way, when the output buffer pin and the input / output buffer pin of the FGPA transition to the high impedance state, the control signal output from the DRAM memory control circuit becomes invalid, and the DRAM memory control circuit performs a refresh process on the DRAM memory. As a result, the contents of the memory held in the DRAM memory disappear.
Therefore, when rewriting programming data set in the logic circuit of the FGPA, the memory content held in the DRAM memory is temporarily saved in another memory, and the programming data is rewritten. After completion, the memory contents must be returned to the DRAM memory.
なお、上述した論理処理装置の他に、FGPAの論理モジュールの書き換えを行う際、FGPAの入出力信号を記憶することが可能なメモリを搭載している論理処理装置が以下の特許文献1に開示されている。
しかし、この論理処理装置は、FGPAの論理モジュールを書き換える際に、DRAMメモリのメモリ内容を保持できるようにするものではない。
In addition to the above-described logic processing device, a logic processing device equipped with a memory capable of storing FGPA input / output signals when rewriting an FGPA logic module is disclosed in
However, this logic processing device does not enable the memory contents of the DRAM memory to be held when the FGPA logic module is rewritten.
従来の論理処理装置は以上のように構成されているので、FGPAの論理回路に設定されているプログラミングデータの再書込みを行う場合、DRAMメモリに保持されているメモリ内容が消滅する。そのため、DRAMメモリのメモリ内容を保持する必要がある場合には、そのメモリ内容を一時的に別のメモリに退避させて、そのプログラミングデータの再書込みが完了してから、そのメモリ内容をDRAMメモリに戻す必要があり、プログラミングデータの再書込み処理を実施する際の処理全体のスループットが低下するなどの課題があった。 Since the conventional logic processing apparatus is configured as described above, when the programming data set in the FGPA logic circuit is rewritten, the memory contents held in the DRAM memory are lost. Therefore, when it is necessary to hold the memory contents of the DRAM memory, the memory contents are temporarily saved in another memory, and the programming data is completely rewritten. There is a problem that the throughput of the entire process when the rewriting process of the programming data is performed is reduced.
この発明は上記のような課題を解決するためになされたもので、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる論理処理装置を得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a logic processing device that can increase the throughput of the entire processing when rewriting the programming data.
この発明に係る論理処理装置は、プログラミングデータ書込み回路によるプログラミングデータの再書込み処理の実施を検出すると、FGPAの代わりに、DRAMメモリに対するリフレッシュ処理を実施するリフレッシュ回路を設けるようにしたものである。 The logic processing device according to the present invention is provided with a refresh circuit for performing a refresh process on the DRAM memory in place of the FGPA when the execution of the programming data rewriting process by the programming data writing circuit is detected.
この発明によれば、プログラミングデータ書込み回路によるプログラミングデータの再書込み処理の実施を検出すると、FGPAの代わりに、DRAMメモリに対するリフレッシュ処理を実施するリフレッシュ回路を設けるように構成したので、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる効果がある。 According to the present invention, when the execution of the programming data rewrite process by the programming data write circuit is detected, the refresh circuit for performing the refresh process for the DRAM memory is provided instead of the FGPA. There is an effect that the throughput of the entire processing when the writing processing is performed can be increased.
実施の形態1.
図1はこの発明の実施の形態1による論理処理装置を示す構成図であり、図において、FGPA(Field programmable Gate Array)1は予めプログラミングデータが設定され、そのプログラミングデータにしたがって所定の処理を実施するとともに、DRAMメモリ9に対するリフレッシュ処理を実施する機能を備えている。
FGPA1の論理回路2は予め設定されたプログラミングデータにしたがって所定の処理を実施する機能を備えている。
DRAMメモリ制御回路3は論理回路2に内蔵され、DRAMメモリ9に対するリフレッシュ処理を実施する機能を備えている。即ち、DRAMメモリ制御回路3はFGPA1の入出力バッファピン5及び出力バッファピン6を介してDRAMメモリ9と接続され、制御信号をDRAMメモリ9に出力することにより、DRAMメモリ9に対するリフレッシュ処理を実施する。
FIG. 1 is a block diagram showing a logical processing apparatus according to
The
The DRAM
FGPA1の書込み制御回路4はプログラミングデータ書込み回路7の指示の下、論理回路2に設定されているプログラミングデータの再書込みを実施する。
プログラミングデータ書込み回路7はFGPA1に対するプログラミングデータの再書込み処理を実施する機能を備えている。
リフレッシュ回路8はプログラミングデータ書込み回路7によるプログラミングデータの再書込み処理の実施を検出すると、FGPA1のDRAMメモリ制御回路3の代わりに、DRAMメモリ9に対するリフレッシュ処理を実施する機能を備えている。
The write control circuit 4 of the FGPA 1 rewrites the programming data set in the
The programming data writing circuit 7 has a function of executing a programming data rewriting process for the FGPA 1.
The
次に動作について説明する。
FGPA1の論理回路2に内蔵されているDRAMメモリ制御回路3は、DRAMメモリ9に保持されているメモリ内容が消えないようにするため、一定時間毎に、DRAMメモリに対するリフレッシュ処理を実施する。
即ち、DRAMメモリ制御回路3は、一定時間毎に出力バッファピン6を介して、制御信号をDRAMメモリ9に出力することにより、DRAMメモリ9に対するリフレッシュ処理を実施する。
また、FGPA1の論理回路2は、予め設定されているプログラミングデータにしたがって所定の処理を実施する。
Next, the operation will be described.
The DRAM
That is, the DRAM
Further, the
例えば、FGPA1における論理回路2の処理内容を変更する必要がある場合には、プログラミングデータ書込み回路7がFGPA1の論理回路2に設定されているプログラミングデータの再書込み処理を実施する。
プログラミングデータ書込み回路7がプログラミングデータの再書込み処理を開始すると、FGPA1の書込み制御回路4がプログラミングデータ書込み回路7の指示の下、FGPA1の論理回路2に設定されているプログラミングデータの再書込みを行う。
For example, when it is necessary to change the processing contents of the
When the programming data write circuit 7 starts rewriting the programming data, the write control circuit 4 of the FGPA 1 rewrites the programming data set in the
FGPA1の書込み制御回路4がプログラミングデータの再書込みを実施している期間中は、その書込み制御回路4から再書込み中を示す書込中信号が出力され、FGPA1の出力バッファピン6と入出力バッファピン5がハイインピーダンス状態に遷移する。
このようにして、FGPA1の出力バッファピン6と入出力バッファピン5がハイインピーダンス状態に遷移すると、DRAMメモリ制御回路3から出力される制御信号が無効になり、DRAMメモリ制御回路3は、DRAMメモリ9に対するリフレッシュ処理を実施することができなくなる。
While the write control circuit 4 of the FGPA 1 is rewriting the programming data, a write signal indicating that rewriting is being performed is output from the write control circuit 4, and the
Thus, when the
したがって、このままでは、DRAMメモリ9に保持されているメモリ内容が消滅することになるが、プログラミングデータ書込み回路7がプログラミングデータの再書込み処理を開始して、FGPA1の書込み制御回路4が書込中信号を出力し、リフレッシュ回路8が、その書込中信号を検出すると、FGPA1のDRAMメモリ制御回路3の代わりに、DRAMメモリ9に対するリフレッシュ処理を実施する。
これにより、プログラミングデータの再書込みを実施している期間中でも、DRAMメモリ9に対するリフレッシュ処理が実施されるため、DRAMメモリ9のメモリ内容を保持することができる。
Accordingly, the memory contents held in the
As a result, the refresh process for the
以上で明らかなように、この実施の形態1によれば、プログラミングデータ書込み回路7によるプログラミングデータの再書込み処理の実施を検出すると、FGPA1のDRAMメモリ制御回路3の代わりに、リフレッシュ回路8がDRAMメモリ9に対するリフレッシュ処理を実施するように構成したので、DRAMメモリ9に保持されているメモリ内容を一時的に別のメモリに退避するなどの処理を実施することなく、DRAMメモリ9のメモリ内容を保持することができるようになり、その結果、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる効果を奏する。
As is apparent from the above, according to the first embodiment, when the programming data rewriting process is detected by the programming data writing circuit 7, the
実施の形態2.
図2はこの発明の実施の形態2による論理処理装置を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
DRAMメモリ制御回路11は図1のDRAMメモリ制御回路3と同様に、DRAMメモリ9に対するリフレッシュ処理を実施する機能を備えている。
ただし、DRAMメモリ制御回路11は書込み制御回路4が論理回路2に対するプログラミングデータの再書込みを行っても、消去されることがないFGPA1の不揮発性領域12に配置されている点で、図1のDRAMメモリ制御回路3と相違している。
FIG. 2 is a block diagram showing a logical processing apparatus according to
The DRAM
However, the DRAM
次に動作について説明する。
上記実施の形態1では、プログラミングデータ書込み回路7がプログラミングデータの再書込み処理を開始して、FGPA1の書込み制御回路4が書込中信号を出力し、リフレッシュ回路8が、その書込中信号を検出すると、FGPA1のDRAMメモリ制御回路3の代わりに、リフレッシュ回路8がDRAMメモリ9に対するリフレッシュ処理を実施するものについて示したが、この実施の形態2では、リフレッシュ回路8を設けることなく、DRAMメモリ9に対するリフレッシュ処理を実施できるようにしている。
Next, the operation will be described.
In the first embodiment, the programming data write circuit 7 starts rewriting the programming data, the write control circuit 4 of the
即ち、この実施の形態2では、書込み制御回路4がプログラミングデータ書込み回路7の指示の下、論理回路2に対するプログラミングデータの再書込みを行っても、消去されることがないFGPA1の不揮発性領域12にDRAMメモリ制御回路11を配置するようにしている。
したがって、書込み制御回路4が論理回路2に対するプログラミングデータの再書込みを実施している期間中でも、DRAMメモリ制御回路11がDRAMメモリ9に対するリフレッシュ処理を継続することができる。
これにより、プログラミングデータの再書込みを実施している期間中でも、DRAMメモリ9に対するリフレッシュ処理が実施されるため、DRAMメモリ9のメモリ内容を保持することができる。
That is, in the second embodiment, even if the write control circuit 4 rewrites the programming data to the
Therefore, the DRAM
As a result, the refresh process for the
以上で明らかなように、この実施の形態2によれば、DRAMメモリ9に対するリフレッシュ処理を実施するDRAMメモリ制御回路11がFGPA1の不揮発性領域12に配置され、プログラミングデータ書込み回路7によりプログラミングデータの再書込み処理が実施されても、DRAMメモリ制御回路11が消去されずに、DRAMメモリ9に対するリフレッシュ処理を継続するように構成したので、DRAMメモリ9に保持されているメモリ内容を一時的に別のメモリに退避するなどの処理を実施することなく、DRAMメモリ9のメモリ内容を保持することができるようになり、その結果、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる効果を奏する。
As apparent from the above, according to the second embodiment, the DRAM
1 FGPA、2 論理回路、3 DRAMメモリ制御回路、4 書込み制御回路、5 入出力バッファピン、6 出力バッファピン、7 プログラミングデータ書込み回路、8 リフレッシュ回路、9 DRAMメモリ、11 DRAMメモリ制御回路、12 不揮発性領域。
1 FGPA, 2 logic circuit, 3 DRAM memory control circuit, 4 write control circuit, 5 input / output buffer pin, 6 output buffer pin, 7 programming data write circuit, 8 refresh circuit, 9 DRAM memory, 11 DRAM memory control circuit, 12 Non-volatile area.
Claims (2)
Programming data is set in advance, predetermined processing is performed in accordance with the programming data, and an FGPA for performing a refresh process for the DRAM memory, and a programming data writing circuit for performing a rewriting process of the programming data for the FGPA are provided. Even if the DRAM memory control circuit for performing the refresh process for the DRAM memory is arranged in the nonvolatile area of the FGPA and the programming data rewrite process is performed by the programming data write circuit, A logic processing device characterized in that the refresh process for the DRAM memory is continued without erasing the memory control circuit.
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JP2010251925A (en) * | 2009-04-13 | 2010-11-04 | Canon Inc | Data processing apparatus and method for controlling the same |
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2005
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