JP2006260654A

JP2006260654A - Logic processing apparatus

Info

Publication number: JP2006260654A
Application number: JP2005075346A
Authority: JP
Inventors: Takanao Fukui; 孝尚福井
Original assignee: Mitsubishi Electric Engineering Co Ltd
Current assignee: Mitsubishi Electric Engineering Co Ltd
Priority date: 2005-03-16
Filing date: 2005-03-16
Publication date: 2006-09-28

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a logic processing apparatus in which throughput of whole processing when re-write processing of programming data is performed can be improved. <P>SOLUTION: The apparatus is provided with a refresh circuit 8 in which performing of re-write processing of programming data by a programming data write-in circuit 7 is detected, refresh processing for a DRAM memory 9 is performed instead of a DRAM memory control circuit 3 of FGPA 1. Thereby, memory contents of the DRAM memory 9 can be held without performing processing such that memory contents held in the DRAM memory 9 is evacuated temporarily to another memory. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、ＦＧＰＡ（ＦｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）に対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路を実装している論理処理装置に関するものである。 The present invention relates to a logic processing device in which a programming data writing circuit for performing a programming data rewriting process for a field programmable gate array (FGPA) is mounted.

従来の論理処理装置は、予め設定されているプログラミングデータにしたがって所定の処理を実施するとともに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するＦＧＰＡと、そのＦＧＰＡに対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路とから構成されている。
なお、ＦＧＰＡは、プログラミングデータにしたがって所定の処理を実施する論理回路と、その論理回路に設定されているプログラミングデータの再書込みを行う書込み制御回路とから構成されている。
また、ＦＧＰＡの論理回路は、ＤＲＡＭメモリに対するリフレッシュ処理を実施するＤＲＡＭメモリ制御回路を内蔵している。 A conventional logic processing device performs a predetermined process according to preset programming data, and also executes an FGPA for performing a refresh process for the DRAM memory, and a programming data write for performing a rewrite process of the programming data for the FGPA. Circuit.
The FGPA is composed of a logic circuit that performs predetermined processing according to programming data, and a write control circuit that rewrites the programming data set in the logic circuit.
Further, the logic circuit of FGPA incorporates a DRAM memory control circuit that performs a refresh process on the DRAM memory.

次に動作について説明する。
ＦＧＰＡの論理回路に内蔵されているＤＲＡＭメモリ制御回路は、ＤＲＡＭメモリに保持されているメモリ内容が消えないようにするため、一定時間毎に、ＤＲＡＭメモリに対するリフレッシュ処理（メモリ内容の再書込み処理）を実施する。
また、ＦＧＰＡの論理回路は、予め設定されているプログラミングデータにしたがって所定の処理を実施する。 Next, the operation will be described.
The DRAM memory control circuit built in the logic circuit of the FGPA refreshes the DRAM memory at regular intervals (memory content rewrite processing) so as not to erase the memory contents held in the DRAM memory. To implement.
Further, the logic circuit of the FGPA performs a predetermined process in accordance with preset programming data.

例えば、ＦＧＰＡの処理内容を変更する必要がある場合には、プログラミングデータ書込み回路がＦＧＰＡの論理回路に設定されているプログラミングデータの再書込み処理を実施する。
プログラミングデータ書込み回路がプログラミングデータの再書込み処理を開始すると、ＦＧＰＡの書込み制御回路がプログラミングデータ書込み回路の指示の下、ＦＧＰＡの論理回路に設定されているプログラミングデータの再書込みを行う。 For example, when it is necessary to change the processing content of the FGPA, the programming data writing circuit performs the rewriting processing of the programming data set in the logic circuit of the FGPA.
When the programming data writing circuit starts the rewriting process of the programming data, the writing control circuit of the FGPA rewrites the programming data set in the logic circuit of the FGPA under the instruction of the programming data writing circuit.

ＦＧＰＡの書込み制御回路がプログラミングデータの再書込みを実施している期間中は、その書込み制御回路から再書込み中を示す書込中信号が出力され、ＦＧＰＡの出力バッファピンと入出力バッファピンがハイインピーダンス状態に遷移する。
このようにして、ＦＧＰＡの出力バッファピンと入出力バッファピンがハイインピーダンス状態に遷移すると、ＤＲＡＭメモリ制御回路から出力される制御信号が無効になり、ＤＲＡＭメモリ制御回路がＤＲＡＭメモリに対するリフレッシュ処理を実施することができなくなるため、ＤＲＡＭメモリに保持されているメモリ内容が消滅する。
したがって、ＦＧＰＡの論理回路に設定されているプログラミングデータの再書込みを行う場合には、ＤＲＡＭメモリに保持されているメモリ内容を一時的に別のメモリに退避させて、そのプログラミングデータの再書込みが完了してから、そのメモリ内容をＤＲＡＭメモリに戻す必要がある。 While the write control circuit of the FGPA is rewriting the programming data, a write signal indicating that rewrite is in progress is output from the write control circuit, and the output buffer pin and the input / output buffer pin of the FGPA have high impedance. Transition to the state.
In this way, when the output buffer pin and the input / output buffer pin of the FGPA transition to the high impedance state, the control signal output from the DRAM memory control circuit becomes invalid, and the DRAM memory control circuit performs a refresh process on the DRAM memory. As a result, the contents of the memory held in the DRAM memory disappear.
Therefore, when rewriting programming data set in the logic circuit of the FGPA, the memory content held in the DRAM memory is temporarily saved in another memory, and the programming data is rewritten. After completion, the memory contents must be returned to the DRAM memory.

なお、上述した論理処理装置の他に、ＦＧＰＡの論理モジュールの書き換えを行う際、ＦＧＰＡの入出力信号を記憶することが可能なメモリを搭載している論理処理装置が以下の特許文献１に開示されている。
しかし、この論理処理装置は、ＦＧＰＡの論理モジュールを書き換える際に、ＤＲＡＭメモリのメモリ内容を保持できるようにするものではない。 In addition to the above-described logic processing device, a logic processing device equipped with a memory capable of storing FGPA input / output signals when rewriting an FGPA logic module is disclosed in Patent Document 1 below. Has been.
However, this logic processing device does not enable the memory contents of the DRAM memory to be held when the FGPA logic module is rewritten.

特開平１１−２７４９１５号公報（第２頁から第４頁、図１）Japanese Patent Laid-Open No. 11-274915 (pages 2 to 4, FIG. 1)

従来の論理処理装置は以上のように構成されているので、ＦＧＰＡの論理回路に設定されているプログラミングデータの再書込みを行う場合、ＤＲＡＭメモリに保持されているメモリ内容が消滅する。そのため、ＤＲＡＭメモリのメモリ内容を保持する必要がある場合には、そのメモリ内容を一時的に別のメモリに退避させて、そのプログラミングデータの再書込みが完了してから、そのメモリ内容をＤＲＡＭメモリに戻す必要があり、プログラミングデータの再書込み処理を実施する際の処理全体のスループットが低下するなどの課題があった。 Since the conventional logic processing apparatus is configured as described above, when the programming data set in the FGPA logic circuit is rewritten, the memory contents held in the DRAM memory are lost. Therefore, when it is necessary to hold the memory contents of the DRAM memory, the memory contents are temporarily saved in another memory, and the programming data is completely rewritten. There is a problem that the throughput of the entire process when the rewriting process of the programming data is performed is reduced.

この発明は上記のような課題を解決するためになされたもので、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる論理処理装置を得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a logic processing device that can increase the throughput of the entire processing when rewriting the programming data.

この発明に係る論理処理装置は、プログラミングデータ書込み回路によるプログラミングデータの再書込み処理の実施を検出すると、ＦＧＰＡの代わりに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するリフレッシュ回路を設けるようにしたものである。 The logic processing device according to the present invention is provided with a refresh circuit for performing a refresh process on the DRAM memory in place of the FGPA when the execution of the programming data rewriting process by the programming data writing circuit is detected.

この発明によれば、プログラミングデータ書込み回路によるプログラミングデータの再書込み処理の実施を検出すると、ＦＧＰＡの代わりに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するリフレッシュ回路を設けるように構成したので、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる効果がある。 According to the present invention, when the execution of the programming data rewrite process by the programming data write circuit is detected, the refresh circuit for performing the refresh process for the DRAM memory is provided instead of the FGPA. There is an effect that the throughput of the entire processing when the writing processing is performed can be increased.

実施の形態１．
図１はこの発明の実施の形態１による論理処理装置を示す構成図であり、図において、ＦＧＰＡ（ＦｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）１は予めプログラミングデータが設定され、そのプログラミングデータにしたがって所定の処理を実施するとともに、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する機能を備えている。
ＦＧＰＡ１の論理回路２は予め設定されたプログラミングデータにしたがって所定の処理を実施する機能を備えている。
ＤＲＡＭメモリ制御回路３は論理回路２に内蔵され、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する機能を備えている。即ち、ＤＲＡＭメモリ制御回路３はＦＧＰＡ１の入出力バッファピン５及び出力バッファピン６を介してＤＲＡＭメモリ９と接続され、制御信号をＤＲＡＭメモリ９に出力することにより、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a logical processing apparatus according to Embodiment 1 of the present invention. In the figure, FGPA (Field programmable Gate Array) 1 is programmed in advance, and predetermined processing is performed in accordance with the programming data. In addition, a function of performing a refresh process on the DRAM memory 9 is provided.
The logic circuit 2 of the FGPA 1 has a function of executing a predetermined process in accordance with preset programming data.
The DRAM memory control circuit 3 is built in the logic circuit 2 and has a function of performing a refresh process on the DRAM memory 9. That is, the DRAM memory control circuit 3 is connected to the DRAM memory 9 via the input / output buffer pin 5 and the output buffer pin 6 of the FGPA 1 and outputs a control signal to the DRAM memory 9 to perform a refresh process on the DRAM memory 9. To do.

ＦＧＰＡ１の書込み制御回路４はプログラミングデータ書込み回路７の指示の下、論理回路２に設定されているプログラミングデータの再書込みを実施する。
プログラミングデータ書込み回路７はＦＧＰＡ１に対するプログラミングデータの再書込み処理を実施する機能を備えている。
リフレッシュ回路８はプログラミングデータ書込み回路７によるプログラミングデータの再書込み処理の実施を検出すると、ＦＧＰＡ１のＤＲＡＭメモリ制御回路３の代わりに、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する機能を備えている。 The write control circuit 4 of the FGPA 1 rewrites the programming data set in the logic circuit 2 under the instruction of the programming data write circuit 7.
The programming data writing circuit 7 has a function of executing a programming data rewriting process for the FGPA 1.
The refresh circuit 8 has a function of executing a refresh process for the DRAM memory 9 instead of the DRAM memory control circuit 3 of the FGPA 1 when the execution of the programming data rewriting process by the programming data writing circuit 7 is detected.

次に動作について説明する。
ＦＧＰＡ１の論理回路２に内蔵されているＤＲＡＭメモリ制御回路３は、ＤＲＡＭメモリ９に保持されているメモリ内容が消えないようにするため、一定時間毎に、ＤＲＡＭメモリに対するリフレッシュ処理を実施する。
即ち、ＤＲＡＭメモリ制御回路３は、一定時間毎に出力バッファピン６を介して、制御信号をＤＲＡＭメモリ９に出力することにより、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する。
また、ＦＧＰＡ１の論理回路２は、予め設定されているプログラミングデータにしたがって所定の処理を実施する。 Next, the operation will be described.
The DRAM memory control circuit 3 built in the logic circuit 2 of the FGPA 1 performs a refresh process on the DRAM memory at regular intervals so as not to erase the memory contents held in the DRAM memory 9.
That is, the DRAM memory control circuit 3 performs a refresh process on the DRAM memory 9 by outputting a control signal to the DRAM memory 9 via the output buffer pin 6 at regular intervals.
Further, the logic circuit 2 of the FGPA 1 performs a predetermined process according to preset programming data.

例えば、ＦＧＰＡ１における論理回路２の処理内容を変更する必要がある場合には、プログラミングデータ書込み回路７がＦＧＰＡ１の論理回路２に設定されているプログラミングデータの再書込み処理を実施する。
プログラミングデータ書込み回路７がプログラミングデータの再書込み処理を開始すると、ＦＧＰＡ１の書込み制御回路４がプログラミングデータ書込み回路７の指示の下、ＦＧＰＡ１の論理回路２に設定されているプログラミングデータの再書込みを行う。 For example, when it is necessary to change the processing contents of the logic circuit 2 in the FGPA 1, the programming data writing circuit 7 performs a rewriting process of the programming data set in the logic circuit 2 of the FGPA 1.
When the programming data write circuit 7 starts rewriting the programming data, the write control circuit 4 of the FGPA 1 rewrites the programming data set in the logic circuit 2 of the FGPA 1 under the instruction of the programming data write circuit 7. .

ＦＧＰＡ１の書込み制御回路４がプログラミングデータの再書込みを実施している期間中は、その書込み制御回路４から再書込み中を示す書込中信号が出力され、ＦＧＰＡ１の出力バッファピン６と入出力バッファピン５がハイインピーダンス状態に遷移する。
このようにして、ＦＧＰＡ１の出力バッファピン６と入出力バッファピン５がハイインピーダンス状態に遷移すると、ＤＲＡＭメモリ制御回路３から出力される制御信号が無効になり、ＤＲＡＭメモリ制御回路３は、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施することができなくなる。 While the write control circuit 4 of the FGPA 1 is rewriting the programming data, a write signal indicating that rewriting is being performed is output from the write control circuit 4, and the output buffer pin 6 and the input / output buffer of the FGPA 1 Pin 5 transitions to a high impedance state.
Thus, when the output buffer pin 6 and the input / output buffer pin 5 of the FGPA 1 transition to the high impedance state, the control signal output from the DRAM memory control circuit 3 becomes invalid, and the DRAM memory control circuit 3 9 cannot be refreshed.

したがって、このままでは、ＤＲＡＭメモリ９に保持されているメモリ内容が消滅することになるが、プログラミングデータ書込み回路７がプログラミングデータの再書込み処理を開始して、ＦＧＰＡ１の書込み制御回路４が書込中信号を出力し、リフレッシュ回路８が、その書込中信号を検出すると、ＦＧＰＡ１のＤＲＡＭメモリ制御回路３の代わりに、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する。
これにより、プログラミングデータの再書込みを実施している期間中でも、ＤＲＡＭメモリ９に対するリフレッシュ処理が実施されるため、ＤＲＡＭメモリ９のメモリ内容を保持することができる。 Accordingly, the memory contents held in the DRAM memory 9 will disappear if the state remains unchanged, but the programming data write circuit 7 starts the rewriting process of the programming data, and the write control circuit 4 of the FGPA 1 is writing. When the refresh circuit 8 outputs a signal and detects the in-writing signal, it performs a refresh process on the DRAM memory 9 instead of the DRAM memory control circuit 3 of the FGPA 1.
As a result, the refresh process for the DRAM memory 9 is performed even during the period when the programming data is being rewritten, so that the memory contents of the DRAM memory 9 can be retained.

以上で明らかなように、この実施の形態１によれば、プログラミングデータ書込み回路７によるプログラミングデータの再書込み処理の実施を検出すると、ＦＧＰＡ１のＤＲＡＭメモリ制御回路３の代わりに、リフレッシュ回路８がＤＲＡＭメモリ９に対するリフレッシュ処理を実施するように構成したので、ＤＲＡＭメモリ９に保持されているメモリ内容を一時的に別のメモリに退避するなどの処理を実施することなく、ＤＲＡＭメモリ９のメモリ内容を保持することができるようになり、その結果、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる効果を奏する。 As is apparent from the above, according to the first embodiment, when the programming data rewriting process is detected by the programming data writing circuit 7, the refresh circuit 8 is replaced with the DRAM memory control circuit 3 of the FGPA 1 instead of the DRAM memory control circuit 3. Since the refresh process for the memory 9 is performed, the memory contents of the DRAM memory 9 can be saved without performing a process such as temporarily saving the memory contents held in the DRAM memory 9 to another memory. As a result, it is possible to increase the throughput of the entire processing when rewriting the programming data.

実施の形態２．
図２はこの発明の実施の形態２による論理処理装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ＤＲＡＭメモリ制御回路１１は図１のＤＲＡＭメモリ制御回路３と同様に、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する機能を備えている。
ただし、ＤＲＡＭメモリ制御回路１１は書込み制御回路４が論理回路２に対するプログラミングデータの再書込みを行っても、消去されることがないＦＧＰＡ１の不揮発性領域１２に配置されている点で、図１のＤＲＡＭメモリ制御回路３と相違している。 Embodiment 2. FIG.
FIG. 2 is a block diagram showing a logical processing apparatus according to Embodiment 2 of the present invention. In the figure, the same reference numerals as those in FIG.
The DRAM memory control circuit 11 has a function of performing a refresh process on the DRAM memory 9 in the same manner as the DRAM memory control circuit 3 of FIG.
However, the DRAM memory control circuit 11 is arranged in the nonvolatile area 12 of the FGPA 1 that is not erased even when the write control circuit 4 rewrites the programming data to the logic circuit 2. This is different from the DRAM memory control circuit 3.

次に動作について説明する。
上記実施の形態１では、プログラミングデータ書込み回路７がプログラミングデータの再書込み処理を開始して、ＦＧＰＡ１の書込み制御回路４が書込中信号を出力し、リフレッシュ回路８が、その書込中信号を検出すると、ＦＧＰＡ１のＤＲＡＭメモリ制御回路３の代わりに、リフレッシュ回路８がＤＲＡＭメモリ９に対するリフレッシュ処理を実施するものについて示したが、この実施の形態２では、リフレッシュ回路８を設けることなく、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施できるようにしている。 Next, the operation will be described.
In the first embodiment, the programming data write circuit 7 starts rewriting the programming data, the write control circuit 4 of the FGPA 1 outputs a writing signal, and the refresh circuit 8 outputs the writing signal. When detected, the refresh circuit 8 performs the refresh process for the DRAM memory 9 instead of the DRAM memory control circuit 3 of the FGPA 1. In the second embodiment, the DRAM memory is provided without providing the refresh circuit 8. 9 can be refreshed.

即ち、この実施の形態２では、書込み制御回路４がプログラミングデータ書込み回路７の指示の下、論理回路２に対するプログラミングデータの再書込みを行っても、消去されることがないＦＧＰＡ１の不揮発性領域１２にＤＲＡＭメモリ制御回路１１を配置するようにしている。
したがって、書込み制御回路４が論理回路２に対するプログラミングデータの再書込みを実施している期間中でも、ＤＲＡＭメモリ制御回路１１がＤＲＡＭメモリ９に対するリフレッシュ処理を継続することができる。
これにより、プログラミングデータの再書込みを実施している期間中でも、ＤＲＡＭメモリ９に対するリフレッシュ処理が実施されるため、ＤＲＡＭメモリ９のメモリ内容を保持することができる。 That is, in the second embodiment, even if the write control circuit 4 rewrites the programming data to the logic circuit 2 under the instruction of the programming data write circuit 7, it is not erased in the nonvolatile area 12 of the FGPA1. The DRAM memory control circuit 11 is arranged in the memory.
Therefore, the DRAM memory control circuit 11 can continue the refresh process for the DRAM memory 9 even while the write control circuit 4 is rewriting the programming data to the logic circuit 2.
As a result, the refresh process for the DRAM memory 9 is performed even during the period when the programming data is being rewritten, so that the memory contents of the DRAM memory 9 can be retained.

以上で明らかなように、この実施の形態２によれば、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施するＤＲＡＭメモリ制御回路１１がＦＧＰＡ１の不揮発性領域１２に配置され、プログラミングデータ書込み回路７によりプログラミングデータの再書込み処理が実施されても、ＤＲＡＭメモリ制御回路１１が消去されずに、ＤＲＡＭメモリ９に対するリフレッシュ処理を継続するように構成したので、ＤＲＡＭメモリ９に保持されているメモリ内容を一時的に別のメモリに退避するなどの処理を実施することなく、ＤＲＡＭメモリ９のメモリ内容を保持することができるようになり、その結果、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる効果を奏する。 As apparent from the above, according to the second embodiment, the DRAM memory control circuit 11 for performing the refresh process for the DRAM memory 9 is arranged in the nonvolatile area 12 of the FGPA 1 and the programming data write circuit 7 Even if the rewrite process is performed, the DRAM memory control circuit 11 is not erased and the refresh process for the DRAM memory 9 is continued, so the memory contents held in the DRAM memory 9 are temporarily separated. The memory contents of the DRAM memory 9 can be held without executing processing such as saving to the memory of the memory, and as a result, the throughput of the entire processing when rewriting the programming data is increased. There is an effect that can be.

この発明の実施の形態１による論理処理装置を示す構成図である。It is a block diagram which shows the logic processing apparatus by Embodiment 1 of this invention. この発明の実施の形態２による論理処理装置を示す構成図である。It is a block diagram which shows the logic processing apparatus by Embodiment 2 of this invention.

符号の説明Explanation of symbols

１ＦＧＰＡ、２論理回路、３ＤＲＡＭメモリ制御回路、４書込み制御回路、５入出力バッファピン、６出力バッファピン、７プログラミングデータ書込み回路、８リフレッシュ回路、９ＤＲＡＭメモリ、１１ＤＲＡＭメモリ制御回路、１２不揮発性領域。
1 FGPA, 2 logic circuit, 3 DRAM memory control circuit, 4 write control circuit, 5 input / output buffer pin, 6 output buffer pin, 7 programming data write circuit, 8 refresh circuit, 9 DRAM memory, 11 DRAM memory control circuit, 12 Non-volatile area.

Claims

予めプログラミングデータが設定され、そのプログラミングデータにしたがって所定の処理を実施するとともに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するＦＧＰＡと、上記ＦＧＰＡに対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路と、上記プログラミングデータ書込み回路によるプログラミングデータの再書込み処理の実施を検出すると、上記ＦＧＰＡの代わりに、上記ＤＲＡＭメモリに対するリフレッシュ処理を実施するリフレッシュ回路とを備えた論理処理装置。 Programming data is set in advance, predetermined processing is performed in accordance with the programming data, FGPA for performing refresh processing for the DRAM memory, programming data writing circuit for performing rewriting processing of programming data for the FGPA, A logic processing device comprising: a refresh circuit for performing a refresh process on the DRAM memory in place of the FGPA when the execution of the programming data rewriting process by the programming data writing circuit is detected.

予めプログラミングデータが設定され、そのプログラミングデータにしたがって所定の処理を実施するとともに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するＦＧＰＡと、上記ＦＧＰＡに対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路とを備えた論理処理装置において、上記ＤＲＡＭメモリに対するリフレッシュ処理を実施するＤＲＡＭメモリ制御回路が上記ＦＧＰＡの不揮発性領域に配置され、上記プログラミングデータ書込み回路によりプログラミングデータの再書込み処理が実施されても、上記ＤＲＡＭメモリ制御回路が消去されずに、上記ＤＲＡＭメモリに対するリフレッシュ処理を継続することを特徴とする論理処理装置。
Programming data is set in advance, predetermined processing is performed in accordance with the programming data, and an FGPA for performing a refresh process for the DRAM memory, and a programming data writing circuit for performing a rewriting process of the programming data for the FGPA are provided. Even if the DRAM memory control circuit for performing the refresh process for the DRAM memory is arranged in the nonvolatile area of the FGPA and the programming data rewrite process is performed by the programming data write circuit, A logic processing device characterized in that the refresh process for the DRAM memory is continued without erasing the memory control circuit.