JP2006254520A

JP2006254520A - 電圧駆動型半導体素子の直列接続方式

Info

Publication number: JP2006254520A
Application number: JP2005063415A
Authority: JP
Inventors: Yasushi Abe; 康阿部; Kiyoaki Sasagawa; 清明笹川
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-03-08
Filing date: 2005-03-08
Publication date: 2006-09-21
Anticipated expiration: 2025-03-08
Also published as: JP4665561B2

Abstract

【課題】磁性体コアによってゲート線が順次磁気結合された直列接続回路においては、1個の素子が故障した場合全ての素子のゲート波形が歪むため、装置を停止させる。
【解決手段】複数個直列接続された電圧駆動型半導体素子２１〜２４と、前記各素子をオン・オフするために各素子のゲートに接続された複数のゲート駆動回路１１〜１４とからなる半導体スイッチ回路において、前記直列接続素子各段のゲート線を磁性体コア４１〜４３で順次磁気結合させ、更に各ゲート駆動回路のゲート出力端子と各電圧駆動型半導体素子のゲート入力端子とを双方向に電流を流せるスイッチ３１〜３４により接続し、各電圧駆動型半導体素子のゲート線に接続された磁性体コアの巻線端子間に電圧が発生した場合、この電圧と入力信号とから素子破壊を判断し、素子破壊と判断された電圧駆動型素子のゲート駆動回路では電圧駆動型半導体素子のゲートに順バイアスを与える。
【選択図】図１

Description

本発明は、磁性体コアによるスイッチングタイミング調整機能を有する複数個直列接続された電圧駆動型半導体素子（以下、素子）において、いずれかの素子に破壊が発生し短絡状態となった場合、故障素子のゲートを切離してその他の健全な素子で正常動作させることができる素子の直列接続方式に関する。

素子を直列接続し、オン・オフのスイッチング動作を行う場合、最大の問題点は、各素子のスイッチングタイミングや素子特性のばらつきにより、素子に印加される電圧がアンバランスとなり、過電圧など素子破壊の原因を招くことである。この解決ために、各素子に印加される電圧のアンバランスを抑制させる回路を接続する必要がある。
この課題を解決するための従来技術として、図６に示すように直列接続されている素子２１〜２ｎのゲート線を磁性体コア４１〜４（ｎ−１）で順次磁気結合させて、素子がゲート駆動回路１１〜１ｎからの入力信号に基づいてオン・オフする際に各ゲート線に流れる電流値が、スイッチングタイミングのばらつきによって異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させ、その結果、スイッチングタイミングのばらつきを抑制させる方式ががある。

この方式の詳細内容は、特許文献１の実施の形態に記載されている通りである。
特開２００２−２０４５７８号公報（３頁、図６）

図６に示した方式により、簡単な回路で素子に印加される電圧のアンバランスを解決できるが、この方式では、例えばいずれかの素子が破壊した場合、この素子のゲート電流が異常波形となるが、磁性体コアによってゲート線が順次磁気結合されているため、直列接続されている素子全てのゲート電流も異常波形となる。そのため、装置を停止する必要がある。
この発明の課題は、素子破壊が発生した場合、故障素子以外の健全な素子のゲート線を互いに磁気結合させ運転を継続できる構成にすることである。この構成により、破壊素子のコレクタ−エミッタ間が短絡状態になった時、この素子を配線と見なして残りの正常な素子の直列接続回路で回路動作を継続させることができる。

前記課題を解決するため、複数個直列接続された電圧駆動型半導体素子と、前記各素子をオン・オフするために各素子のゲートに接続された複数のゲート駆動回路とからなる半導体スイッチ回路において、前記直列接続素子各段のゲート線を磁性体コアで順次磁気結合させ、前記素子のいずれかが故障した時、故障素子のゲート駆動回路のゲート出力端子と故障素子のゲート入力端子とを双方向に電流を流せるスイッチにより接続する。
また、各電圧駆動型半導体素子のゲート線に接続された磁性体コアの巻線端子に電圧が発生した場合、この電圧とゲート駆動回路の入力信号とから素子故障を判断し、故障と判断された素子のゲート駆動回路ではゲートに順バイアス電圧を与えるための第1のトランジスタと逆バイアス電圧を与えるための第2のトランジスタを共にオフにし、かつ前記双方向に電流を流せる前記スイッチをオンするようにした。

本発明によれば、電圧駆動型半導体素子を複数個直列接続する際に、スイッチングタイミングのばらつきを低減するために各ゲート線を磁性体コアにより順次磁気結合し、且つ各ゲート駆動回路のゲート出力端子と素子のゲート入力端子とを双方向に電流を流せるスイッチで短絡できるようにし、いずれかの素子が破壊して短絡状態になった時には当該素子の前記スイッチをオンさせるようにした。その結果、正常素子のみで電力変換装置を運転継続させることが可能となる。

本発明は、複数個直列接続された電圧駆動型素子の各ゲート線を磁性体コアを用いて磁気結合した場合、故障した素子を切離して、残りの健全な素子で運転を継続するようにする駆動方式である。

図１に、本発明の第１の実施例を示す。ここでは回路構成として、素子を４個直列接続した構成について説明する。ここで、２１〜２４が電圧駆動型素子（ここではＩＧＢＴとしている）、１１〜１４が各素子のゲート駆動回路、３１〜３４が双方向に電流を流せるスイッチ、４１〜４３がゲートタイミングをバランスさせるための磁性体コアである。この図のように、ゲート駆動回路出力端子と素子のゲート入力端子との間を短絡できるようにスイッチ３１〜３４が接続される。
また、各ゲート駆動回路１１〜１４には各ゲート線に接続されている磁性体コアの巻線端子間の電圧が入力され、これらの電圧を監視してスイッチ３１〜３４のオン・オフ信号、およびゲート駆動回路の停止信号が決定される。図２に、ゲート駆動回路の構成例を示す。５９、６０がそれぞれ順バイアス電圧、逆バイアス電圧、また５５、５６がそれぞれ順バイアス用トランジスタ、逆バイアス用トランジスタ、５７、５８はそれぞれオン用ゲート抵抗、オフ用ゲート抵抗であり、トランジスタ５５、５６を交互にオン・オフすることで、素子のゲートに順バイアス電圧（ＶＦＢ）、逆バイアス電圧（ＶＲＢ）を交互に印加する。ロジック回路は制御回路からの入力信号により、トランジスタ５５，５６を交互にスイッチングする回路である。また、故障信号出力回路５１は磁性体コアの巻線端子電圧を検出し、素子故障を判別するための信号を出力する回路である。故障信号出力回路５１は図２のように、磁性体コアの巻線端子電圧を正負それぞれに分けて整流する整流回路５１１、これらの信号を絶縁するための絶縁回路５１２、５１３、正常期間のマスク用フィルタ回路５１４〜５１７から成り、これらの二つの信号Vｄ１、Vｄ２を故障判別信号として出力する。故障判別回路５３はこれら二つの信号とゲート駆動回路の入力信号との関係により故障を判別する回路で、パルス固定回路５４は故障判別回路５３で故障と判別された時に、スイッチ３２のオンを継続する信号を出力する回路である。これらの動作について、具体的に説明する。

図３に、タイムチャートを示す。Ｉｇ２は素子２２のゲート電流、ＶＴ１、ＶＴ２はそれぞれ素子２１、２２に接続している磁性体コアの巻線端子電圧、Ｖｄ１、Ｖｄ２はそれぞれVT2の正電圧、負電圧の検出信号、Ｖｐはスイッチ３２へのオン・オフ信号である。入力信号からオンが出力されると、Ｉｇ２が流れ素子２２がオンする。この時、例えば素子２１の入力信号が素子２２の入力信号に比べてΔＴの時間遅れている場合、磁性体コア４１の巻線に電圧ＶＴ１が発生し、ばらつきを抑制する。この動作は正常動作であるので、この期間故障検出されないように、フィルタ回路５１４〜５１７の定数を設定する。その後、各素子が定常状態となると、ＶＴ１，ＶＴ２ともに０となり、正常動作を続ける。
次に、時刻Ｔ０で素子故障が発生し、素子２２の全端子（コレクタ、エミッタ、ゲート）間が短絡状態になったと仮定する。すると、Ｉｇ２が図４に示す回路で流れ続けようとするが、他の正常素子はゲート線に電流が流れるモードではない。そのため、各磁性体コアの巻線に電圧が発生する。素子２１ではオンさせる方向、即ちＩｇ１が増加するように磁性体コア４１の巻線に正電圧が印加され、Ｉｇ２はこれとは逆に素子２２をオフさせる方向に磁性体コアの巻線に負電圧が印加される。これにより、Ｖｄ１は０、Ｖｄ２はフィルタ時間後信号が出力される。

以上のように、入力信号とＶｄ１，Ｖｄ２の関係により、素子故障を判別することができる。この判別は故障判別回路５３で行われる。また、故障と判別されると、パルス固定回路５４からスイッチ３２のオン信号が出力され続ける。これにより、主回路は図５の太線の回路となり、素子２２の回路を切離した回路と等価になる。即ち、素子２１〜２３のゲート線を磁性体コアで順次磁気結合させた回路構成となる。更に信号分配回路５２によりトランジスタ５５、５６を共にオフさせる。これは、図４に示すようにＩｇ２が流れ続け、トランジスタ５５やゲート抵抗５７が破損するのを防止するためである。
以上の動作により、素子故障を検出し、故障素子以外の健全な三つの素子で正常動作を継続させることができる。この時、素子の直列数が減少するため、素子耐圧は素子破壊時を考慮して選択する必要がある。

また、双方向に電流を流せるスイッチとしては機械式スイッチ、双方向半導体スイッチ素子の他、ダイオードとスイッチング素子を組合わせた双方向スイッチ回路などが適用できる。

本発明は、半導体スイッチング素子を複数個直列接続してＰＷＭ整流器やインバータ回路を構成する高圧大容量の変換装置や高電圧の半導体遮断機などへの適用が可能である。

素子を4個直列接続した場合の本発明の実施例を示す回路構成図本発明を折り込んだゲート駆動回路の実施例図２の動作波形例素子短絡故障時のゲート電流の経路素子２２が短絡故障した時の本発明適用時の回路構成磁気結合を利用した従来の複数個直列接続回路例

符号の説明

１１〜１４・・・ゲート駆動回路２１〜２４・・・電圧駆動型半導体素子
３１〜３４・・・双方向に電流を流せるスイッチ
４１〜４３・・・磁性体コア５０・・・ゲート駆動回路
５１・・・故障信号出力回路５２・・・信号分配回路
５３・・・故障判別回路５４・・・パルス固定回路
５５、５６・・・トランジスタ５７、５８・・・ゲート抵抗
５９、６０・・・ゲート駆動電源５１１・・・整流回路
５１２、５１３・・・絶縁回路５１４〜５１７・・・フィルタ回路

Claims

複数個直列接続された電圧駆動型半導体素子と、前記各素子をオン・オフするために各素子のゲートに接続された複数のゲート駆動回路とからなる半導体スイッチ回路において、前記直列接続素子各段のゲート線を磁性体コアで順次磁気結合させ、前記素子のいずれかが故障した時、故障素子のゲート駆動回路のゲート出力端子と故障素子のゲート入力端子とを双方向に電流を流せるスイッチにより接続することを特徴とする電圧駆動型半導体素子の直列接続方式。
請求項１に記載の半導体スイッチ回路において、各電圧駆動型半導体素子のゲート線に接続された磁性体コアの巻線端子に電圧が発生した場合、この電圧とゲート駆動回路の入力信号とから素子故障を判断し、故障と判断された素子のゲート駆動回路ではゲートに順バイアス電圧を与えるための第1のトランジスタと逆バイアス電圧を与えるための第2のトランジスタを共にオフにし、かつ双方向に電流を流せる前記スイッチをオンさせることを特徴とする電圧駆動型半導体素子の直列接続方式。