JP2006254118A - 電流ミラー回路 - Google Patents
電流ミラー回路 Download PDFInfo
- Publication number
- JP2006254118A JP2006254118A JP2005068179A JP2005068179A JP2006254118A JP 2006254118 A JP2006254118 A JP 2006254118A JP 2005068179 A JP2005068179 A JP 2005068179A JP 2005068179 A JP2005068179 A JP 2005068179A JP 2006254118 A JP2006254118 A JP 2006254118A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- potential
- transistor
- current mirror
- mirror circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45273—Mirror types
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
【解決手段】第1〜第3のトランジスタM1,M2,M3およびオペアンプ2から電流ミラー回路1を構成する。M1の第1の電極M1g はVref に接続されており、第2の電極M1s は接地されており、第3の電極M1dはVdd に接続されている。M2の第1の電極M2g はVref およびM1の第1の電極M1g に接続されており、第2の電極M2s は接地されている。M3の第1の電極M3g はオペアンプ2の出力端子2out に接続されており、第2の電極M3s はオペアンプ2の低電位側の入力端子2in−およびM2の第3の電極M2d に接続されており、第3の電極M3d は出力端子となっている。オペアンプ2の高電位側の入力端子2in+はVdd およびM1の第3の電極M1d に接続されており、低電位側の入力端子2in−がM2の第3の電極M2d に接続されている。
【選択図】 図1
Description
O. Charlon, W. Redman-White,"Ultra High-Compliance CMOS Current Mirrors for Low Voltage Charge Pumps and References", Proc. of ESSCIRC 04, pp. 227-230, Leuven (Sept. 2004).
先ず、本発明に係る第1実施形態を図1〜図4を参照しつつ説明する。図1は、本実施形態に係る電流ミラー回路を示す回路図である。図2は、図1に示す電流ミラー回路の動作シミュレーションに用いたオペアンプを示す回路図である。図3は、図1中X1、Y1、Z1における電圧の値をグラフにして示す図である。図4は、図1に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図である。
次に、本発明に係る第2実施形態を図8〜図10を参照しつつ説明する。図8は、本実施形態に係る電流ミラー回路を示す回路図である。図9は、図8中X2、Y2、Z2における電圧の値をグラフにして示す図である。図10は、図8に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図である。なお、前述した第1実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
次に、本発明に係る第3実施形態を図11〜図13を参照しつつ説明する。図11は、本実施形態に係る電流ミラー回路を示す回路図である。図12は、図11中X3、Y3、Z3における電圧の値をグラフにして示す図である。図13は、図11に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図である。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
2…オペアンプ(制御回路)
2in+…オペアンプの高電位側の入力端子
2in−…オペアンプの低電位側の入力端子
2out …オペアンプの出力端子
M1…第1のNMOSトランジスタ(第1のトランジスタ)
M1g …第1のNMOSトランジスタのゲート電極(第1のトランジスタの第1の電極)
M1s …第1のNMOSトランジスタのソース電極(第1のトランジスタの第2の電極)
M1d …第1のNMOSトランジスタのドレイン電極(第1のトランジスタの第3の電極)
M2…第2のNMOSトランジスタ(第2のトランジスタ)
M2g …第2のNMOSトランジスタのゲート電極(第2のトランジスタの第1の電極)
M2s …第2のNMOSトランジスタのソース電極(第2のトランジスタの第2の電極)
M2d …第2のNMOSトランジスタのドレイン電極(第2のトランジスタの第3の電極)
M3…第3のNMOSトランジスタ(第3のトランジスタ)
M3g …第3のNMOSトランジスタのゲート電極(第3のトランジスタの第1の電極)
M3s …第3のNMOSトランジスタのソース電極(第3のトランジスタの第2の電極)
M3d …第3のNMOSトランジスタのドレイン電極(第3のトランジスタの第3の電極)
M4…第4のPMOSトランジスタ(第4のトランジスタ)
M4g …第4のPMOSトランジスタのゲート電極(第4のトランジスタの第1の電極)
M4s …第4のPMOSトランジスタのソース電極(第4のトランジスタの第2の電極)
M4d …第4のPMOSトランジスタのドレイン電極(第4のトランジスタの第3の電極)
R1…第1の抵抗素子
R2…第2の抵抗素子
X1…オペアンプの高電位側の入力端子と第1のNMOSトランジスタのドレイン電極との接続部のノード(オペアンプの高電位側の入力端子と第1のトランジスタの第3の電極との接続部)
Y1…オペアンプの低電位側の入力端子と第2のNMOSトランジスタのドレイン電極および第3のNMOSトランジスタのソース電極との接続部のノード(オペアンプの低電位側の入力端子と第2のトランジスタの第3の電極および第3のトランジスタの第2の電極との接続部)
X2…オペアンプの高電位側の入力端子と第1の抵抗素子の一方の端子との接続部のノード(オペアンプの高電位側の入力端子と第1の抵抗素子の一方の端子との接続部)
Y2…オペアンプの低電位側の入力端子と第2の抵抗素子の一方の端子および第3のトランジスタM3のソース電極との接続部のノード(オペアンプの低電位側の入力端子と第2の抵抗素子の一方の端子および第3のトランジスタの第2の電極との接続部)
X3…オペアンプの高電位側の入力端子と第1のNMOSトランジスタのゲート電極および第4のPMOSトランジスタのドレイン電極との接続部のノード(オペアンプの高電位側の入力端子と第1のトランジスタの第3の電極および第4のトランジスタの第3の電極との接続部)
Y3…オペアンプの低電位側の入力端子と第2のNMOSトランジスタのドレイン電極および第3のNMOSトランジスタのソース電極との接続部のノード(オペアンプの低電位側の入力端子と第2のトランジスタの第3の電極および第3のトランジスタの第2の電極との接続部)
Vref …基準電位(第1の電位)
GND…接地電位(第2の電位)
Vdd …電源電位(第3の電位、第1の電位)
Claims (17)
- 第1の電極が第1の電位に接続されているとともに、第2の電極が前記第1の電位よりも低電位の第2の電位に接続されており、かつ、第3の電極が前記第2の電位よりも高電位の第3の電位に接続されている第1のトランジスタと、
第1の電極が前記第1の電位および前記第1のトランジスタの前記第1の電極に接続されているとともに、第2の電極が前記第2の電位に接続されている第2のトランジスタと、
高電位側の入力端子が前記第3の電位および前記第1のトランジスタの前記第3の電極に接続されており、かつ、低電位側の入力端子が前記第2のトランジスタの第3の電極に接続されているオペアンプと、
第1の電極が前記オペアンプの出力端子に接続されているとともに、第2の電極が前記オペアンプの前記低電位側の入力端子および前記第2のトランジスタの前記第3の電極に接続されており、かつ、第3の電極を出力端子とする第3のトランジスタと、
を具備することを特徴とする電流ミラー回路。 - 前記第1〜第3の各トランジスタは、NMOSトランジスタであることを特徴とする請求項1に記載の電流ミラー回路。
- 前記第1の電極はゲート電極であり、前記第2の電極はソース電極であり、かつ、前記第3の電極はドレイン電極であることを特徴とする請求項1または2に記載の電流ミラー回路。
- 前記第1の電位は基準電位であり、前記第2の電位は接地電位であり、かつ、前記第3の電位は電源電位であることを特徴とする請求項1〜3のうちのいずれかに記載の電流ミラー回路。
- 前記オペアンプの前記高電位側の入力端子と前記第1のトランジスタの前記第3の電極との接続部における電位は、前記オペアンプの前記低電位側の入力端子と前記第2のトランジスタの前記第3の電極および前記第3のトランジスタの前記第2の電極との接続部における電位と等しい高さに設定されていることを特徴とする請求項1〜4のうちのいずれかに記載の電流ミラー回路。
- 一方の端子が第1の電位に接続されているとともに、他方の端子が前記第1の電位よりも低電位の第2の電位に接続されている第1の抵抗素子と、
高電位側の入力端子が前記第1の電位および前記第1の抵抗素子の前記一方の端子に接続されているオペアンプと、
一方の端子が前記オペアンプの低電位側の入力端子に接続されているとともに、他方の端子が前記第2の電位に接続されている第2の抵抗素子と、
第1の電極が前記オペアンプの出力端子に接続されているとともに、第2の電極が前記オペアンプの前記低電位側の入力端子および前記第2の抵抗素子の前記一方の端子に接続されており、かつ、第3の電極を出力端子とするトランジスタと、
を具備することを特徴とする電流ミラー回路。 - 前記トランジスタは、NMOSトランジスタであることを特徴とする請求項6に記載の電流ミラー回路。
- 前記第1の電極はゲート電極であり、前記第2の電極はソース電極であり、かつ、前記第3の電極はドレイン電極であることを特徴とする請求項6または7に記載の電流ミラー回路。
- 前記第1の抵抗素子と前記第2の抵抗素子とは、抵抗値が等しいことを特徴とする請求項6〜8のうちのいずれかに記載の電流ミラー回路。
- 前記第1の電位は電源電位であるとともに、前記第2の電位は接地電位であることを特徴とする請求項6〜9のうちのいずれかに記載の電流ミラー回路。
- 前記オペアンプの前記高電位側の入力端子と前記第1の抵抗素子の前記一方の端子との接続部における電位は、前記オペアンプの前記低電位側の入力端子と前記第2の抵抗素子の前記一方の端子および前記第3のトランジスタの前記第2の電極との接続部における電位と等しい高さに設定されていることを特徴とする請求項6〜10のうちのいずれかに記載の電流ミラー回路。
- 第1の電極が第1の電位に接続されているとともに、第2の電極が前記第1の電位よりも低電位の第2の電位に接続されている第1のトランジスタと、
第1の電極が前記第1の電位および前記第1のトランジスタの前記第1の電極に接続されているとともに、第2の電極が前記第2の電位に接続されている第2のトランジスタと、
高電位側の入力端子が前記第1のトランジスタの前記第1の電極に接続されているとともに、低電位側の入力端子が前記第2のトランジスタの第3の電極に接続されているオペアンプと、
第1の電極が前記オペアンプの出力端子に接続されているとともに、第2の電極が前記オペアンプの前記低電位側の入力端子および前記第2のトランジスタの前記第3の電極に接続されており、かつ、第3の電極を出力端子とする第3のトランジスタと、
第1の電極が前記第2の電位に接続されているとともに、第2の電極が前記第1の電位に接続されており、かつ、前記第2の電極が前記第1のトランジスタの前記第1の電極および前記第2のトランジスタの前記第1の電極に接続されており、さらに第3の電極が前記オペアンプの前記高電位側の入力端子および前記第1のトランジスタの前記第3の電極に接続されている第4のトランジスタと、
を具備することを特徴とする電流ミラー回路。 - 前記第1〜第3の各トランジスタはNMOSトランジスタであるとともに、前記第4のトランジスタはPMOSトランジスタであることを特徴とする請求項12に記載の電流ミラー回路。
- 前記第1の電極はゲート電極であり、前記第2の電極はソース電極であり、かつ、前記第3の電極はドレイン電極であることを特徴とする請求項12または13に記載の電流ミラー回路。
- 前記第1の電位は電源電位であるとともに、前記第2の電位は接地電位であることを特徴とする請求項12〜14のうちのいずれかに記載の電流ミラー回路。
- 前記オペアンプの前記高電位側の入力端子と前記第1のトランジスタの前記第3の電極および前記第4のトランジスタの前記第3の電極との接続部における電位は、前記オペアンプの前記低電位側の入力端子と前記第2のトランジスタの前記第3の電極および前記第3のトランジスタの前記第2の電極との接続部における電位と等しい高さに設定されていることを特徴とする請求項12〜15のうちのいずれかに記載の電流ミラー回路。
- ゲートおよびソースがそれぞれ接続され、線形領域で動作する第1および第2のNMOSトランジスタと、
前記第2のNMOSトランジスタと直列に接続され、一端が出力端子に接続された第3のNMOSトランジスタと、
前記第1のNMOSトランジスタのドレインの電圧と前記第2のNMOSトランジスタのドレインの電圧とが等しくなるように前記第3のNMOSトランジスタのゲートを制御する制御回路と、
を具備することを特徴とする電流ミラー回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005068179A JP4104012B2 (ja) | 2005-03-10 | 2005-03-10 | 電流ミラー回路 |
US11/370,630 US7425870B2 (en) | 2005-03-10 | 2006-03-08 | Current mirror circuit |
US12/189,044 US7622993B2 (en) | 2005-03-10 | 2008-08-08 | Current mirror circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005068179A JP4104012B2 (ja) | 2005-03-10 | 2005-03-10 | 電流ミラー回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006254118A true JP2006254118A (ja) | 2006-09-21 |
JP4104012B2 JP4104012B2 (ja) | 2008-06-18 |
Family
ID=36970189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005068179A Expired - Fee Related JP4104012B2 (ja) | 2005-03-10 | 2005-03-10 | 電流ミラー回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7425870B2 (ja) |
JP (1) | JP4104012B2 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009055769A (ja) * | 2007-08-29 | 2009-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 蓄電回路 |
JP2009301340A (ja) * | 2008-06-13 | 2009-12-24 | Oki Semiconductor Co Ltd | 電流ミラー回路 |
JP2010056606A (ja) * | 2008-08-26 | 2010-03-11 | Asahi Kasei Electronics Co Ltd | トランスコンダクタンスアンプ |
US7705663B2 (en) | 2007-03-20 | 2010-04-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
JP2011109053A (ja) * | 2009-11-12 | 2011-06-02 | Silicon Touch Technology Inc | 多チャンネル電流ドライバー |
JP2012132919A (ja) * | 2010-12-22 | 2012-07-12 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | 測定システムおよびこのようなシステムを備えるイメージセンサ |
JP2013544060A (ja) * | 2010-12-16 | 2013-12-09 | ザイリンクス インコーポレイテッド | カレントミラーおよび高コンプライアンス単段増幅器 |
JP2016136715A (ja) * | 2015-01-20 | 2016-07-28 | 株式会社東芝 | 波形整形フィルタ及び放射線検出装置 |
US9787284B2 (en) | 2015-01-20 | 2017-10-10 | Kabushiki Kaisha Toshiba | Waveform shaping filter and radiation detection device |
KR20180017185A (ko) * | 2015-07-28 | 2018-02-20 | 마이크론 테크놀로지, 인크. | 일정 전류 제공 장치 및 방법 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006040739A1 (en) * | 2004-10-13 | 2006-04-20 | Koninklijke Philips Electronics, N.V. | All n-type transistor high-side current mirror |
TWI339325B (en) * | 2007-05-21 | 2011-03-21 | Realtek Semiconductor Corp | Current output circuit with bias control and method thereof |
JP4408935B2 (ja) * | 2008-02-07 | 2010-02-03 | 日本テキサス・インスツルメンツ株式会社 | ドライバ回路 |
EP2693842A1 (en) * | 2012-07-31 | 2014-02-05 | ams AG | Current supply arrangement and method for generating a supply current |
CN103794252B (zh) | 2012-10-29 | 2018-01-09 | 硅存储技术公司 | 用于读出放大器的低电压电流参考产生器 |
US9203420B2 (en) * | 2014-02-05 | 2015-12-01 | Innophase Inc. | Apparatus and method for digital to analog conversion with current mirror amplification |
US9917513B1 (en) * | 2014-12-03 | 2018-03-13 | Altera Corporation | Integrated circuit voltage regulator with adaptive current bleeder circuit |
CN106383546A (zh) * | 2016-08-31 | 2017-02-08 | 厦门优迅高速芯片有限公司 | 一种用于dac输出端的高线性度电流镜电路 |
US11243235B2 (en) * | 2018-07-06 | 2022-02-08 | Texas Instruments Incorporated | Load current sensing at low output voltage |
CN109765963B (zh) * | 2019-01-24 | 2021-03-16 | 上海磐启微电子有限公司 | 一种数字调节偏置电流源 |
CN112486238B (zh) * | 2020-12-18 | 2022-08-02 | 思瑞浦微电子科技(苏州)股份有限公司 | 大摆幅输出电压高精度电流源 |
KR20230065504A (ko) * | 2021-11-05 | 2023-05-12 | 주식회사 엘엑스세미콘 | 전류공급회로 및 이를 포함하는 표시장치 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100241202B1 (ko) * | 1995-09-12 | 2000-02-01 | 니시무로 타이죠 | 전류미러회로 |
EP0913932A2 (en) | 1997-10-30 | 1999-05-06 | Xerox Corporation | A buffering integrated circuit |
US6194967B1 (en) * | 1998-06-17 | 2001-02-27 | Intel Corporation | Current mirror circuit |
JP2000114891A (ja) | 1998-10-01 | 2000-04-21 | Sony Corp | 電流源回路 |
US6064267A (en) * | 1998-10-05 | 2000-05-16 | Globespan, Inc. | Current mirror utilizing amplifier to match operating voltages of input and output transconductance devices |
JP4548562B2 (ja) * | 2001-03-26 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | カレントミラー回路及びアナログデジタル変換回路 |
-
2005
- 2005-03-10 JP JP2005068179A patent/JP4104012B2/ja not_active Expired - Fee Related
-
2006
- 2006-03-08 US US11/370,630 patent/US7425870B2/en not_active Expired - Fee Related
-
2008
- 2008-08-08 US US12/189,044 patent/US7622993B2/en not_active Expired - Fee Related
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7705663B2 (en) | 2007-03-20 | 2010-04-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
JP4516587B2 (ja) * | 2007-08-29 | 2010-08-04 | 日本電信電話株式会社 | 蓄電回路 |
JP2009055769A (ja) * | 2007-08-29 | 2009-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 蓄電回路 |
JP2009301340A (ja) * | 2008-06-13 | 2009-12-24 | Oki Semiconductor Co Ltd | 電流ミラー回路 |
JP2010056606A (ja) * | 2008-08-26 | 2010-03-11 | Asahi Kasei Electronics Co Ltd | トランスコンダクタンスアンプ |
JP2011109053A (ja) * | 2009-11-12 | 2011-06-02 | Silicon Touch Technology Inc | 多チャンネル電流ドライバー |
JP2013544060A (ja) * | 2010-12-16 | 2013-12-09 | ザイリンクス インコーポレイテッド | カレントミラーおよび高コンプライアンス単段増幅器 |
JP2012132919A (ja) * | 2010-12-22 | 2012-07-12 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | 測定システムおよびこのようなシステムを備えるイメージセンサ |
JP2016136715A (ja) * | 2015-01-20 | 2016-07-28 | 株式会社東芝 | 波形整形フィルタ及び放射線検出装置 |
US9787284B2 (en) | 2015-01-20 | 2017-10-10 | Kabushiki Kaisha Toshiba | Waveform shaping filter and radiation detection device |
KR20180017185A (ko) * | 2015-07-28 | 2018-02-20 | 마이크론 테크놀로지, 인크. | 일정 전류 제공 장치 및 방법 |
US10459466B2 (en) | 2015-07-28 | 2019-10-29 | Micron Technology, Inc. | Apparatuses and methods for providing constant current |
KR102062116B1 (ko) * | 2015-07-28 | 2020-01-03 | 마이크론 테크놀로지, 인크. | 일정 전류 제공 장치 및 방법 |
Also Published As
Publication number | Publication date |
---|---|
US7622993B2 (en) | 2009-11-24 |
JP4104012B2 (ja) | 2008-06-18 |
US20080297203A1 (en) | 2008-12-04 |
US20060202763A1 (en) | 2006-09-14 |
US7425870B2 (en) | 2008-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4104012B2 (ja) | 電流ミラー回路 | |
JP4834347B2 (ja) | 定電流回路 | |
US7737790B1 (en) | Cascode amplifier and method for controlling current of cascode amplifier | |
JP4192191B2 (ja) | 差動増幅回路、サンプルホールド回路 | |
JP2007249384A (ja) | 半導体装置 | |
JP2009070211A (ja) | 電圧発生回路 | |
JP4582705B2 (ja) | ボルテージレギュレータ回路 | |
JP4718271B2 (ja) | D/aコンバータ | |
JP2004248014A (ja) | 電流源および増幅器 | |
US10574200B2 (en) | Transconductance amplifier | |
JP2012064009A (ja) | 電圧出力回路 | |
KR20180071988A (ko) | 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어 | |
JP2006157644A (ja) | カレントミラー回路 | |
JP2009094878A (ja) | 差動増幅回路 | |
US20130257484A1 (en) | Voltage-to-current converter | |
JP2008289066A (ja) | 低電圧ボルテージフォロワ回路 | |
JP2007257104A (ja) | シリーズレギュレータ | |
JP4610446B2 (ja) | 電流出力回路 | |
JP2005333736A (ja) | 過電流防止回路 | |
US7876082B2 (en) | DC/DC converter and slope compensation circuit thereof | |
JP5440143B2 (ja) | 電圧加算回路およびd/a変換回路 | |
JP5022318B2 (ja) | 演算増幅器 | |
JP4559908B2 (ja) | 演算増幅器 | |
JP5203809B2 (ja) | 電流ミラー回路 | |
KR20180071989A (ko) | 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080304 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080319 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |