JP2006253870A - Level shifter circuit, active matrix substrate, electrooptic apparatus, and electronic apparatus - Google Patents

Level shifter circuit, active matrix substrate, electrooptic apparatus, and electronic apparatus Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology of solving a problem of the reduced yield of level shifter circuits caused by a Vth shift in characteristics of transistors configuring each level shift circuit. <P>SOLUTION: The level shifter circuit comprises a first level shifter circuit with a feedback signal terminal for receiving a feedback signal and a second level shifter circuit, an output signal terminal of the first level shifter circuit is connected to an input signal terminal of the second level shifter circuit, and the feedback signal terminal of the first level shifter circuit is connected to an output signal terminal of the second level shifter circuit so that the level shifter circuit achieves a stable operation. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体回路に関するものであり、特に多結晶シリコン膜を能動層に用いたトランジスタにより構成されたレベルシフタ回路に関するものである。   The present invention relates to a semiconductor circuit, and more particularly to a level shifter circuit composed of a transistor using a polycrystalline silicon film as an active layer.

近年、ノートＰＣやモニター用を筆頭に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などのアクティブ素子を用いた液晶表示装置は急速に普及している。特に多結晶シリコン（以下、ポリシリコンと称す）をＴＦＴのアクティブ層に用いたポリシリコンＴＦＴはその高い移動度を活用して駆動回路をガラス基板に内蔵できる点で注目を集めている。   In recent years, liquid crystal display devices using active elements such as thin film transistors (TFTs) such as notebook PCs and monitors are rapidly spreading. In particular, a polysilicon TFT using polycrystalline silicon (hereinafter referred to as polysilicon) as an active layer of the TFT is attracting attention because a driving circuit can be incorporated in a glass substrate by utilizing its high mobility.

通常のネマティック相液晶材料を用いた液晶表示装置においては、信頼性を確保するために液晶に印加する電圧を一定時間で極性反転させる交流駆動が必要であり、白表示時と黒表示時で液晶にかける電圧差は通常３〜５Ｖである。従って、交流駆動を行うためにはアクティブマトリクス上の画素電極には通常６〜１０Ｖの電圧振幅の信号を入力しなくてはならない。画素のスイッチングＴＦＴのゲート電極に繋がる走査線に関しては十分なスイッチング特性を得るために、画素電極に入力される信号のさらに２〜５Ｖ程度、高い電圧を入力する必要があり、液晶表示装置の走査線駆動回路は結局、８〜１５Ｖ程度の信号電圧を出力する必要がある。この電圧は液晶装置が大型・高精細であるほど高くなる傾向にある。   In a liquid crystal display device using a normal nematic phase liquid crystal material, AC drive is required to reverse the polarity of the voltage applied to the liquid crystal for a certain time to ensure reliability. The voltage difference applied to is usually 3-5V. Therefore, in order to perform AC driving, a signal having a voltage amplitude of 6 to 10 V usually has to be input to the pixel electrode on the active matrix. In order to obtain sufficient switching characteristics for the scanning line connected to the gate electrode of the pixel switching TFT, it is necessary to input a higher voltage of about 2 to 5 V of the signal input to the pixel electrode. After all, the line drive circuit needs to output a signal voltage of about 8 to 15V. This voltage tends to increase as the liquid crystal device becomes larger and higher in definition.

また、同じくポリシリコンＴＦＴを用いて有機ＥＬ素子を駆動する表示装置も近年、実用化されつつあり、その高い応答速度と広い視野角で携帯機器などへの採用が始まっているが、この場合も有機ＥＬ素子を駆動するために必要な電圧が比較的高いため、駆動回路からアクティブマトリクス基板上の有機ＥＬ素子に与える信号電圧はＬＣＤの場合と同様に高くなる傾向がある。   In addition, display devices that drive organic EL elements using polysilicon TFTs are also being put into practical use in recent years, and their use in portable devices and the like has begun due to their high response speed and wide viewing angle. Since the voltage required for driving the organic EL element is relatively high, the signal voltage applied from the drive circuit to the organic EL element on the active matrix substrate tends to be high as in the case of the LCD.

しかし、一般的にＩＣで５Ｖ以上の電圧振幅を持つ信号を出力するためには高耐圧性に優れた特殊なプロセスで製造される必要があるためコストが高くなる。これを回避するために、ガラス基板上に内蔵された駆動回路にレベルシフタ（昇圧）回路を組み込み、ＩＣから３〜５Ｖ程度の電位振幅の入力信号を受けて８〜１５Ｖ程度の電位振幅に昇圧するという回路構成を取ることが多い。   However, in general, in order to output a signal having a voltage amplitude of 5 V or more in an IC, it is necessary to be manufactured by a special process having excellent high voltage resistance, so that the cost becomes high. In order to avoid this, a level shifter (boost) circuit is incorporated in the drive circuit built on the glass substrate, and an input signal having a potential amplitude of about 3 to 5 V is received from the IC and boosted to a potential amplitude of about 8 to 15 V. The circuit configuration is often taken.

レベルシフタ回路には、フィードバック型レベルシフタ回路がある。このようなフィードバック型レベルシフタ回路構成では、まず入力信号が反転することで回路が第１の動作を行い、出力信号端子の電位が中間状態に遷移する。ここで出力信号端子がフォードバック信号端子に接続されている場合、フィードバック信号端子より入力される電位も変動するため、これを受けて回路が第２の動作（回路によってはさらに第３の動作）を行って、出力信号端子の電位が最終的な出力状態へと遷移する。   The level shifter circuit includes a feedback type level shifter circuit. In such a feedback type level shifter circuit configuration, first, the input signal is inverted, so that the circuit performs the first operation, and the potential of the output signal terminal transitions to the intermediate state. Here, when the output signal terminal is connected to the Fordback signal terminal, the potential input from the feedback signal terminal also fluctuates, so that the circuit receives the signal in the second operation (or the third operation depending on the circuit). And the potential of the output signal terminal transitions to the final output state.

具体的には、例えば図２２に示すフィードバック型レベルシフタ回路がある。最初、入力信号ＩＮがＬＯＷ、反転入力信号ＩＮＸがＨＩＧＨであったとする。この時、トランジスタ５０２、５０３、５０５はＯＦＦ、トランジスタ５０１、５０４、５０６はＯＮとなり、出力信号ＯＵＴはＬＯＷ、反転出力信号ＯＵＴＸはＨＩＧＨとなる。ここで入力信号ＩＮがＨＩＧＨ、反転入力信号ＩＮＸがＬＯＷに反転するとトランジスタ５０２、５０３はターンオンし、５０１はターンオフする。トランジスタ５０４はＩＮ信号の電位がＶＨより低いために中間状態となる。この時点ではトランジスタ５０１、５０５はオフしているので出力信号ＯＵＴはフロート、反転出力信号ＯＵＴＸはトランジスタ５０２とトランジスタ５０４と５０６の抵抗分割で中間電位をとる。ここまでが第１の動作である。次に反転出力信号ＯＵＴＸの電位は反転フィードバック信号ＦＢＸとして再び回路へ入力され（フィードバック入力）、トランジスタ５０５はターンオンし、出力信号ＯＵＴをＨＩＧＨにする（第２の動作）。これは三度回路へ入力され、トランジスタ５０６をターンオフし、反転出力信号ＯＵＴＸをＬＯＷに固定する（第３の動作）。従って第１の動作完了から第３の動作が完了するまで反転出力信号ＯＵＴＸは中間状態であり、この状態が長いほど出力遅延が大きく、出力波形も矩形波から崩れていく。このように反転タイミングはほぼ同一であるが回路の動作遅延で出力信号ＯＵＴが入力信号ＩＮより若干遅れることになり、出力波形が崩れてしまう。このようなフィードバック型レベルシフタ回路として特許文献１や特許文献２が挙げられる。   Specifically, for example, there is a feedback type level shifter circuit shown in FIG. First, it is assumed that the input signal IN is LOW and the inverted input signal INX is HIGH. At this time, the transistors 502, 503, and 505 are OFF, the transistors 501, 504, and 506 are ON, the output signal OUT is LOW, and the inverted output signal OUTX is HIGH. Here, when the input signal IN is HIGH and the inverted input signal INX is inverted to LOW, the transistors 502 and 503 are turned on, and the 501 is turned off. The transistor 504 is in an intermediate state because the potential of the IN signal is lower than VH. At this time, since the transistors 501 and 505 are off, the output signal OUT floats, and the inverted output signal OUTX takes an intermediate potential by resistance division of the transistor 502 and the transistors 504 and 506. This is the first operation. Next, the potential of the inverted output signal OUTX is input to the circuit again as the inverted feedback signal FBX (feedback input), the transistor 505 is turned on, and the output signal OUT is set to HIGH (second operation). This is input to the circuit three times, turning off the transistor 506 and fixing the inverted output signal OUTX to LOW (third operation). Therefore, the inverted output signal OUTX is in an intermediate state from the completion of the first operation to the completion of the third operation. The longer this state, the larger the output delay, and the output waveform collapses from the rectangular wave. Thus, the inversion timing is almost the same, but the output signal OUT is slightly delayed from the input signal IN due to the operation delay of the circuit, and the output waveform is destroyed. Patent Document 1 and Patent Document 2 are examples of such a feedback type level shifter circuit.

一方、このようなフィードバック端子を有さない非フィードバック型レベルシフタ回路も存在する。例えば特許文献３には図２３のような回路が提案されている。入力信号端子ＩＮから出力信号端子ＯＵＴへ一方向に電位が変化していき、フィードバックされるような個所は無い。レベルシフタ回路は、数ある回路の中から動作電圧条件において出力比が高く出力遅延が小さく回路面積が小さい回路構成を選択して使用することになる。   On the other hand, there is a non-feedback type level shifter circuit that does not have such a feedback terminal. For example, Patent Document 3 proposes a circuit as shown in FIG. There is no place where the potential changes in one direction from the input signal terminal IN to the output signal terminal OUT and is fed back. As the level shifter circuit, a circuit configuration having a high output ratio, a low output delay, and a small circuit area under an operating voltage condition is selected and used.

一般的にフィードバック型レベルシフタ回路は非フィードバック型レベルシフタ回路に比べると消費電流が少なく出力比がとりやすい。このため、入力信号電圧と出力信号電圧の差異が大きい、すなわち出力比が大きい場合はフィードバック型レベルシフタ回路を用いるケースが多い。また、製造上のばらつきによってトランジスタの閾値電圧（Ｖｔｈ）が設計時点の想定値からずれてくるといずれのタイプのレベルシフタ回路でも出力波形が乱れ、やがて動作しなくなる。フィードバック型レベルシフタ回路では前記第１の動作後のフィードバック信号端子の電位変動がＶｔｈ変動によって小さくなる。すなわちフィードバックが弱くなるために第２・第３の動作が出来なくなってより急速に動作しなくなる傾向がある。これらの特徴について図２４を用いて説明する。   In general, a feedback type level shifter circuit consumes less current and has a higher output ratio than a non-feedback type level shifter circuit. For this reason, when the difference between the input signal voltage and the output signal voltage is large, that is, when the output ratio is large, a feedback type level shifter circuit is often used. In addition, if the threshold voltage (Vth) of the transistor deviates from an assumed value at the time of design due to manufacturing variations, the output waveform is disturbed in any type of level shifter circuit, and eventually does not operate. In the feedback type level shifter circuit, the potential fluctuation of the feedback signal terminal after the first operation is reduced by the Vth fluctuation. That is, since the feedback becomes weak, the second and third operations cannot be performed, and the operation tends to stop more rapidly. These features will be described with reference to FIG.

図２４のグラフＯＵＴ１Ａ、１Ｂ及び１Ｃはフィードバック型レベルシフタ回路である図２２の回路構成の時にレベルシフタ回路の電源電圧及び各トランジスタのＶｔｈによって出力信号端子ＯＵＴへ出力される信号にどのような違いが出るかをシミュレーションしたものである。また、グラフＯＵＴ２Ａ、２Ｂ及び２Ｃは図２３に示す回路構成時の同様のグラフである。いずれの場合も入力波形はグラフＩＮで示されるような振幅電圧３Ｖの矩形波とする。   The graphs OUT1A, 1B, and 1C in FIG. 24 are feedback type level shifter circuits. When the circuit configuration in FIG. 22 is used, there is a difference in the signal output to the output signal terminal OUT depending on the power supply voltage of the level shifter circuit and Vth of each transistor. This is a simulation. Graphs OUT2A, 2B, and 2C are similar graphs in the circuit configuration shown in FIG. In either case, the input waveform is a rectangular wave having an amplitude voltage of 3 V as shown by the graph IN.

ＯＵＴ１ＡとＯＵＴ２Ａのグラフはレベルシフタ電源電圧（ＶＨ−ＶＬ）が６Ｖ、すなわち出力比２倍かつトランジスタ特性が設計時想定どおりの時の結果であり、どちらも動作に問題は無い。   The graphs of OUT1A and OUT2A are the results when the level shifter power supply voltage (VH−VL) is 6V, that is, the output ratio is double and the transistor characteristics are as expected at the time of design.

次にＯＵＴ１ＢとＯＵＴ２Ｂは同じくトランジスタ特性は設計時想定どおりのままで、レベルシフタ電源電圧（ＶＨ−ＶＬ）が９Ｖ、すなわち出力比３倍時の結果である。フィードバック型レベルシフタ回路である図２２の回路構成では、図２４のＯＵＴ１Ｂに示すように動作しているが、非フィードバック型レベルシフタ回路である図２３の回路構成では図２４のＯＵＴ２Ｂで示すように動作不良を起こしている。すなわち、フィードバック型レベルシフタ回路の方が出力比を高くできることがわかる。   Next, OUT1B and OUT2B are the results when the transistor characteristics remain the same as expected at the time of design, and the level shifter power supply voltage (VH−VL) is 9 V, that is, the output ratio is 3 times. The circuit configuration of FIG. 22 which is a feedback type level shifter circuit operates as indicated by OUT1B in FIG. 24, but the circuit configuration of FIG. 23 which is a non-feedback type level shifter circuit operates poorly as indicated by OUT2B of FIG. Has caused. That is, it can be seen that the feedback level shifter circuit can increase the output ratio.

次にＯＵＴ１ＣとＯＵＴ２Ｃはレベルシフタ電源電圧（ＶＨ−ＶＬ）は６Ｖ、すなわち出力比２倍の時のままで、トランジスタ特性は設計時想定特性からＶｔｈが＋０．７Ｖずれた時の挙動である。このように、フィードバック型のレベルシフタ回路である図２２では図２４のＯＵＴ１Ｃに示すように、特に出力信号の波形の乱れが著しく、使用に耐えない。一方、非フィードバック型のレベルシフタ回路である図２３では図２４のＯＵＴ２Ｃに示すように、多少波形が乱れるが実用的な範囲内であり、出力比が低い場合にはＶｔｈのシフトに対してマージンは比較的広いことがわかる。   Next, OUT1C and OUT2C remain at the level shifter power supply voltage (VH−VL) of 6V, that is, when the output ratio is doubled, and the transistor characteristics are the behavior when Vth deviates + 0.7V from the expected characteristics at the time of design. In this way, in FIG. 22 which is a feedback type level shifter circuit, as shown by OUT1C in FIG. 24, the waveform of the output signal is particularly disturbed and cannot be used. On the other hand, in FIG. 23 which is a non-feedback type level shifter circuit, as shown by OUT2C in FIG. 24, the waveform is somewhat distorted but within a practical range, and when the output ratio is low, the margin for the shift of Vth is It can be seen that it is relatively wide.

特許第３３７４４９２号公報Japanese Patent No. 3374492 特開２００３−１１０４１９号公報JP 2003-110419 A 特許第３１７９３５０号公報Japanese Patent No. 3179350

出力比を得やすいフィードバック型のレベルシフタ回路において、トランジスタのＶｔｈ変動によって特性が変動するとフィードバックが十分効かなくなり、動作不良を起こしやすい。   In a feedback type level shifter circuit that easily obtains an output ratio, if the characteristics fluctuate due to the Vth fluctuation of the transistor, the feedback is not sufficiently effective, and malfunction is likely to occur.

特にポリシリコン膜を用いたＴＦＴでは能動層内に欠陥が多いため、単結晶シリコンウェハー上に形成したＭＯＳトランジスタに比べてトランジスタの閾値電圧｜Ｖｔｈ｜が高くなり、またばらつきも大きくなる。このため、フィードバック型のレベルシフタ回路での問題点が顕在化しやすく、歩留まりが低下する。   In particular, a TFT using a polysilicon film has many defects in the active layer, so that the threshold voltage | Vth | of the transistor is higher than that of a MOS transistor formed on a single crystal silicon wafer, and variation is also increased. For this reason, problems in the feedback type level shifter circuit are easily manifested, and the yield is lowered.

本発明は、このような問題を解決するものであり、その目的とするところは、出力比がとれ、トランジスタの閾値のシフト（Ｖｔｈシフト）に対する動作マージンを増大できるレベルシフタ回路を実現するものである。   The present invention solves such a problem, and an object of the present invention is to realize a level shifter circuit that can take an output ratio and increase an operation margin with respect to a threshold shift (Vth shift) of a transistor. .

本発明は上記の問題を解決するため、本発明に係るレベルシフタ回路は、入力信号が入力される入力信号端子と、出力信号を出力する出力信号端子と、フィードバック信号端子を有する第１のレベルシフタ回路と、入力信号が入力される入力信号端子と、出力信号を出力する出力信号端子とを有する第２のレベルシフタ回路とからなる。そして、前記第１のレベルシフタ回路の前記出力信号端子は前記第２のレベルシフタ回路の入力信号端子に接続され、前記第１のレベルシフタ回路の前記フィードバック信号端子は前記第２のレベルシフタ回路の出力信号端子に接続されてなることを特徴とする。これにより第１のレベルシフタに入力されるフィードバック信号の振幅が第２のレベルシフタの作用によって従来例より大きくなり、安定したフィードバック動作が得られ、Ｖｔｈシフトに対する動作マージンが増大する。   In order to solve the above-described problem, the level shifter circuit according to the present invention includes a first level shifter circuit having an input signal terminal to which an input signal is input, an output signal terminal for outputting an output signal, and a feedback signal terminal. And a second level shifter circuit having an input signal terminal for inputting an input signal and an output signal terminal for outputting an output signal. The output signal terminal of the first level shifter circuit is connected to an input signal terminal of the second level shifter circuit, and the feedback signal terminal of the first level shifter circuit is an output signal terminal of the second level shifter circuit. It is characterized by being connected to. As a result, the amplitude of the feedback signal input to the first level shifter becomes larger than that of the conventional example due to the action of the second level shifter, a stable feedback operation is obtained, and the operation margin for the Vth shift is increased.

さらに本発明では、複数の基準電位配線が前記第１のレベルシフタ回路および前記第２のレベルシフタ回路に接続されてなり、前記第１のレベルシフタに接続された前記複数の基準電位配線に与えられる基準電位のうち、最大の値をＶ１Ｈ、最小の値をＶ１Ｌとし、前記第２のレベルシフタに接続された前記複数の基準電位配線に与えられる基準電位のうち、最大の値をＶ２Ｈ、最小の値をＶ２Ｌとしたとき、前記Ｖ１Ｈと前記Ｖ２Ｈは略等しく、かつ前記Ｖ１ＬとＶ２Ｌも略等しくするとよい。このような構成をとると、第１のレベルシフタ回路と第２のレベルシフタ回路の電源配線が共用できるため回路面積を縮小できる。   Further, in the present invention, a plurality of reference potential wirings are connected to the first level shifter circuit and the second level shifter circuit, and are supplied to the plurality of reference potential wirings connected to the first level shifter. Among them, the maximum value is V1H, the minimum value is V1L, and among the reference potentials applied to the plurality of reference potential wirings connected to the second level shifter, the maximum value is V2H and the minimum value is V2L. V1H and V2H are substantially equal, and V1L and V2L are preferably substantially equal. With such a configuration, the power supply wiring of the first level shifter circuit and the second level shifter circuit can be shared, so that the circuit area can be reduced.

さらに本発明では、前記第２のレベルシフタ回路は前記第１のレベルシフタ回路に比べその入力信号の反転時に出力信号が反転する遅延時間を短くするとよい。第１のレベルシフタの前記第１の動作と前記第２の動作の間の遅延を抑えるため、第２のレベルシフタの回路構成は第１のレベルシフタの回路構成に比べ、動作速度が速いものを選択することが好ましく、このような構成をとることでレベルシフト動作時の中間状態（第１の動作終了から第２の動作終了までの間の状態）にある時間を短縮し、品質の良い出力信号を得ることができる。   Further, in the present invention, the second level shifter circuit may have a shorter delay time for inverting the output signal when the input signal is inverted than the first level shifter circuit. In order to suppress a delay between the first operation and the second operation of the first level shifter, a circuit configuration of the second level shifter is selected that has a higher operation speed than the circuit configuration of the first level shifter. Preferably, this configuration shortens the time in the intermediate state (the state between the end of the first operation and the end of the second operation) during the level shift operation, and provides a high quality output signal. Obtainable.

さらに本発明ではＮチャネル電界効果型トランジスタであってチャネル幅がＷ１であって、チャネル長がＬ１である第１のトランジスタとＰチャネル電界効果型トランジスタであってチャネル幅がＷ２であってチャネル長がＬ２である第２のトランジスタを有する。前記第２のレベルシフタ回路の前記出力信号端子は前記第１のトランジスタのドレイン電極と前記第２のトランジスタのドレイン電極とにそれぞれ電気的に接続されている。前記第１のトランジスタのゲート電極と前記の第２のトランジスタのゲート電極は同一のノードに電気的に接続されている。そして、前記第１のトランジスタのソース電極は前記第２のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されてなり、前記第２のトランジスタのソース電極は前記第２のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されているとよい。   Further, according to the present invention, the first transistor having the channel width W1 and the channel length L1 and the P-channel field effect transistor having the channel width W2 and the channel length are the N-channel field effect transistors having the channel width W1. Has a second transistor which is L2. The output signal terminal of the second level shifter circuit is electrically connected to the drain electrode of the first transistor and the drain electrode of the second transistor, respectively. The gate electrode of the first transistor and the gate electrode of the second transistor are electrically connected to the same node. The source electrode of the first transistor is electrically connected to one of the plurality of reference potential wirings supplied to the second level shifter, and the source electrode of the second transistor is the second electrode. It may be electrically connected to one of the plurality of reference potential wirings supplied to the level shifter.

また、前記第２のレベルシフタ回路は、Ｎチャネル電界効果型トランジスタであって、チャネル幅がＷ３であって、チャネル長がＬ３である第３のトランジスタとＰチャネル電界効果型トランジスタであって、チャネル幅がＷ４であって、チャネル長がＬ４である第４のトランジスタを有する。前記第２のレベルシフタ回路の前記入力信号端子は前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極にそれぞれ電気的に接続されている。前記第３のトランジスタのドレイン電極と前記第４のトランジスタのドレイン電極は同一のノードに電気的に接続され、前記第３のトランジスタのソース電極は前記第４のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続される。そして、前記第３のトランジスタのソース電極は前記第４のレベルシフタに供給される前記複数の基準電位の一つに電気的に接続されているとよい。これらは所謂ＣＭＯＳ（相補型）型インバータ回路を出力信号端子または入力信号端子に接続した構成のレベルシフタ回路であり、ＣＭＯＳ型インバータ回路は出力比は大きくないが構成が簡易で応答が早く駆動能力を容易に高くでき、段数によって極性を反転可能であるためこのように第２のレベルシフタ回路の入力・出力部を構成すると応答速度が速く、回路面積の小さい回路が可能である。   The second level shifter circuit is an N-channel field effect transistor having a channel width W3 and a channel length L3, and a P-channel field effect transistor, A fourth transistor having a width of W4 and a channel length of L4 is included. The input signal terminal of the second level shifter circuit is electrically connected to the gate electrode of the third transistor and the gate electrode of the fourth transistor, respectively. The drain electrode of the third transistor and the drain electrode of the fourth transistor are electrically connected to the same node, and the source electrode of the third transistor is supplied to the fourth level shifter. It is electrically connected to one of the potential wirings. The source electrode of the third transistor may be electrically connected to one of the plurality of reference potentials supplied to the fourth level shifter. These are level shifter circuits in which a so-called CMOS (complementary) type inverter circuit is connected to an output signal terminal or an input signal terminal. The CMOS type inverter circuit has a simple configuration but a quick response and a fast driving capability although the output ratio is not large. Since it can be easily increased and the polarity can be inverted depending on the number of stages, if the input / output section of the second level shifter circuit is configured in this way, a circuit with a fast response speed and a small circuit area is possible.

さらに本発明では、前記第１のレベルシフタ回路の前記出力信号がＨＩＧＨ状態である時の電位をＶＡ、ＬＯＷ状態である時の電位をＶＢとし、前記第２のレベルシフタ回路に供給される複数の基準電位のうち最低電位の値をＶＬ、最高電位の値をＶＨとしたときにＶＨ−ＶＡ＞ＶＢ−ＶＬを満たし、Ｗ１÷Ｌ１＞Ｗ２÷Ｌ２またはＷ３÷Ｌ３＞Ｗ４÷Ｌ４の少なくとも一方を満たすとよい。   Further, in the present invention, a potential when the output signal of the first level shifter circuit is in a HIGH state is VA, and a potential when the output signal is in a LOW state is VB, and a plurality of references supplied to the second level shifter circuit is provided. VH-VA> VB-VL is satisfied when the minimum potential value is VL and the maximum potential value is VH, and at least one of W1 ÷ L1> W2 ÷ L2 or W3 ÷ L3> W4 ÷ L4 is satisfied. Good.

又は前記第１のレベルシフタ回路の出力信号端子に出力される信号のＨＩＧＨ状態電位をＶＡ、ＬＯＷ状態電位をＶＢとし、前記第２のレベルシフタ回路に供給される複数の基準電位のうち最低電位の値をＶＬ、最高電位の値をＶＨとしたときにＶＨ−ＶＡ＜ＶＢ−ＶＬを満たし、Ｗ１÷Ｌ１＜Ｗ２÷Ｌ２またはＷ３÷Ｌ３＜Ｗ４÷Ｌ４の少なくとも一方を満たすとよい。レベルシフタ回路は一般に回路構成及び入力・出力振幅電位差の設定により、出力ＨＩＧＨ時電圧（ＶＡ）と入力ＬＯＷ時電圧（ＶＢ）の基準電位（ＶＨ，ＶＬ）との差がＶＨ−ＶＡとＶＢ−ＶＬで等しくならず、非対称な波形になる。この傾向はレベルシフタ回路から出力される電位振幅｜Ｖｔｈ｜が大きいほど顕著になる。この時、非対称性があまりにひどくなると第２のレベルシフタ回路を構成するインバータ回路が動作しなくなるなど著しく能力が低くなる。しかし、このようにインバータ回路を構成するとインバータ回路のＶｉｎ−Ｖｏｕｔ特性をシフトすることで第１のレベルシフタ回路の出力信号波形が非対称であっても第２のレベルシフタ回路からの出力がよりＶＨ−ＶＬに近いように動作するようにできる。   Alternatively, the HIGH state potential of the signal output to the output signal terminal of the first level shifter circuit is VA, the LOW state potential is VB, and the lowest potential value among the plurality of reference potentials supplied to the second level shifter circuit. VH−VA <VB−VL and V1−L1 <W2 ÷ L2 or W3 ÷ L3 <W4 ÷ L4. In general, the level shifter circuit has a difference between the output high voltage (VA) and the input low voltage (VB) reference potential (VH, VL) depending on the circuit configuration and the input / output amplitude potential difference between VH-VA and VB-VL. Are not equal, resulting in an asymmetric waveform. This tendency becomes more prominent as the potential amplitude | Vth | output from the level shifter circuit is larger. At this time, if the asymmetry becomes too great, the inverter circuit constituting the second level shifter circuit will not operate, and the capability will be significantly lowered. However, when the inverter circuit is configured in this manner, the output from the second level shifter circuit is more VH-VL even if the output signal waveform of the first level shifter circuit is asymmetric by shifting the Vin-Vout characteristic of the inverter circuit. Can be operated to be close to.

さらに本発明では、Ｗ１＞Ｗ３、Ｌ１＜Ｌ３、Ｗ２＞Ｗ３、Ｌ２＞Ｌ３の少なくともいずれか一つを満たすとよい。前述のように第１のレベルシフタ回路から出力される電位振幅は｜Ｖｔｈ｜が大きくなるにつれて小さくなっていくため、特に初段のインバータ回路では貫通電流が流れやすい。このため、初段のインバータ回路はチャネル長が長く、チャンネル幅が小さい方が良い。しかし、後段のインバータ回路、特に最終段のインバータ回路は駆動能力が必要となるため、ある程度チャネル長は短く、チャネル幅は大きい方が良い。したがって、このような構成をとると貫通電流が少なく、かつ駆動能力の高い回路となる。   Further, in the present invention, at least one of W1> W3, L1 <L3, W2> W3, and L2> L3 may be satisfied. As described above, since the potential amplitude output from the first level shifter circuit decreases as | Vth | increases, a through current tends to flow particularly in the first-stage inverter circuit. For this reason, the first-stage inverter circuit should have a long channel length and a small channel width. However, since the inverter circuit at the subsequent stage, particularly the inverter circuit at the final stage, requires driving capability, it is preferable that the channel length is short to some extent and the channel width is large. Therefore, when such a configuration is adopted, a circuit having a small through current and a high driving capability is obtained.

さらに本発明では、（Ｗ３÷Ｌ３）÷（Ｗ４÷Ｌ４）より（Ｗ１÷Ｌ１）÷（Ｗ２÷Ｌ２）の方がより１に近いとよい。第２のレベルシフタ回路を構成するインバータ回路は出力段に近いほど電位の振幅がＶＨ〜ＶＬに近づくので、Ｎチャネル型トランジスタとＰチャネル型トランジスタの比を１に近づけた方がより効率がよい。   Furthermore, in the present invention, it is preferable that (W1 ÷ L1) ÷ (W2 ÷ L2) is closer to 1 than (W3 ÷ L3) ÷ (W4 ÷ L4). In the inverter circuit constituting the second level shifter circuit, the closer to the output stage, the closer the amplitude of the potential is to VH to VL, so it is more efficient to make the ratio of the N-channel transistor and the P-channel transistor closer to 1.

さらに本発明では、前記第１のレベルシフタ回路の前記出力信号の振幅を前記第１のレベルシフタ回路の前記入力信号の振幅で割った前記第１のレベルシフタ回路の出力比は、前記第２のレベルシフタ回路の前記出力信号の振幅を前記第２のレベルシフタ回路の前記入力信号の振幅で割った前記第２のレベルシフタ回路の出力比より大きいとよい。一般にレベルシフタ回路の動作速度は入力信号の電位振幅が大きいほど早くなる傾向があるため、このような構成をとると第２のレベルシフタ回路の動作が早くなり、第１のレベルシフタ回路が中間状態にある時間を短くできる。   Furthermore, in the present invention, the output ratio of the first level shifter circuit obtained by dividing the amplitude of the output signal of the first level shifter circuit by the amplitude of the input signal of the first level shifter circuit is the second level shifter circuit. And the output ratio of the second level shifter circuit divided by the amplitude of the input signal of the second level shifter circuit. In general, the operation speed of the level shifter circuit tends to increase as the potential amplitude of the input signal increases. Therefore, with such a configuration, the operation of the second level shifter circuit is accelerated, and the first level shifter circuit is in an intermediate state. Time can be shortened.

さらに本発明では、前記第２のレベルシフタ回路はフィードバック信号端子を有し、前記第２のレベルシフタ回路の前記フィードバック信号端子は前記第２のレベルシフタ回路の出力信号端子に接続されるとよい。第２のレベルシフタ回路もフィードバック信号端子を有した構成をとる場合、フィードバック信号端子を第１のレベルシフタ回路の出力信号端子に接続すると第１のレベルシフタ回路が中間状態にある時に第２のレベルシフタ回路へのフィードバックが不安定になり好ましくないので、第２のレベルシフタ回路の出力信号端子に接続することが好ましい。   In the present invention, it is preferable that the second level shifter circuit has a feedback signal terminal, and the feedback signal terminal of the second level shifter circuit is connected to an output signal terminal of the second level shifter circuit. When the second level shifter circuit also has a feedback signal terminal, connecting the feedback signal terminal to the output signal terminal of the first level shifter circuit leads to the second level shifter circuit when the first level shifter circuit is in an intermediate state. Therefore, it is preferable to connect to the output signal terminal of the second level shifter circuit.

さらに本発明では、レベルシフタ回路は多結晶シリコンを能動層とするトランジスタ素子によって構成されるとよい。多結晶シリコンは結晶中に欠陥順位を多く含み、トランジスタの｜Ｖｔｈ｜が大きく、かつ製造ばらつき等により変動しやすい。このため、本発明で提案してきたレベルシフタ回路構成の効果が顕著となる。   Further, in the present invention, the level shifter circuit may be constituted by a transistor element having polycrystalline silicon as an active layer. Polycrystalline silicon includes many defects in the crystal, has a large | Vth | of the transistor, and is likely to fluctuate due to manufacturing variations. For this reason, the effect of the level shifter circuit configuration proposed in the present invention becomes remarkable.

さらに本発明のアクティブマトリクス基板では、絶縁基板上にアクティブマトリクス回路に本発明のレベルシフタ回路を備えるとよい。このような構成により、アクティブマトリクス回路を駆動する駆動回路中にレベルシフト機能を持たせても歩留まりの低下を最小限度に抑えることができ、かつ外部駆動回路に安価な低耐圧ＩＣを用いることができるので製造コストを安くすることができる。   Furthermore, in the active matrix substrate of the present invention, the level shifter circuit of the present invention may be provided in the active matrix circuit on the insulating substrate. With such a configuration, even if a drive circuit for driving an active matrix circuit is provided with a level shift function, a decrease in yield can be minimized, and an inexpensive low voltage IC is used for the external drive circuit. This can reduce the manufacturing cost.

さらに本発明では、本発明の電気光学装置は、上述したアクティブマトリクス基板を備えるとよい。このような構成により、信頼性が高く外形寸法の小さい駆動回路内蔵型の電気光学装置をより安価に製造できる。ここでいう電気光学装置とは液晶表示装置、ＥＬ表示装置、フィールドエミッション・表示装置などである。   In the present invention, the electro-optical device of the present invention may include the above-described active matrix substrate. With such a configuration, it is possible to manufacture a drive circuit built-in type electro-optical device with high reliability and small external dimensions at a lower cost. Here, the electro-optical device includes a liquid crystal display device, an EL display device, a field emission / display device, and the like.

さらに本発明では、本発明の電子機器は、上述した電気光学装置を備えるとよい。このような構成により、駆動回路内蔵型の電気光学装置を用いることで信頼性の向上・外形の縮小を進めつつ、安価に製造できる。電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。   In the present invention, the electronic apparatus of the present invention may include the above-described electro-optical device. With such a configuration, by using an electro-optical device with a built-in drive circuit, it can be manufactured at low cost while improving reliability and reducing the outer shape. Specific examples of the electronic device include a monitor, a TV, a notebook computer, a PDA, a digital camera, a video camera, a mobile phone, a mobile photo viewer, a mobile video player, a mobile DVD player, and a mobile audio player.

以下、本発明の実施形態を図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［実施形態１］
図１は本発明の半導体装置、すなわち、レベルシフタ回路１０１実現する実施形態１の模式図であり、図２はその具体的な回路図である。 [Embodiment 1]
FIG. 1 is a schematic diagram of a semiconductor device of the present invention, that is, a level shifter circuit 101 according to a first embodiment, and FIG. 2 is a specific circuit diagram thereof.

レベルシフタ回路１０１は、図１に示すように、第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１１と第２のレベルシフタ回路を構成する非フィードバック型レベルシフタ回路２１で構成される。フィードバック型レベルシフタ回路１１の反転出力信号端子ＯＵＴＸに非フィードバック型レベルシフタ回路２１の入力信号端子ＩＮが接続され、フィードバック型レベルシフタ回路１１のフィードバック信号端子ＦＢＸに非フィードバック型レベルシフタ回路２１の出力信号端子ＯＵＴが接続される。   As shown in FIG. 1, the level shifter circuit 101 includes a feedback type level shifter circuit 11 constituting a first level shifter circuit and a non-feedback type level shifter circuit 21 constituting a second level shifter circuit. The input signal terminal IN of the non-feedback type level shifter circuit 21 is connected to the inverted output signal terminal OUTX of the feedback type level shifter circuit 11, and the output signal terminal OUT of the non-feedback type level shifter circuit 21 is connected to the feedback signal terminal FBX of the feedback type level shifter circuit 11. Connected.

図２を用いて第１のレベルシフタ回路と第２のレベルシフタ回路の構成を説明する。
第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１１は以下を構成する。低振幅の信号を入力する入力信号端子ＩＮにコンデンサＣ１１、Ｃ１２が接続され、コンデンサＣ１１の他端にＰチャネル型トランジスタＰ２１が接続され、コンデンサＣ１２の他端にＮチャネル型トランジスタＮ２１が接続される。トランジスタＰ２１のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ２１のソースに低位側電位ＶＬの供給線が接続される。そして、トランジスタＰ２１とトランジスタＮ２１のドレインは共通接続され反転出力信号端子ＯＵＴＸに接続される。反転出力信号端子ＯＵＴＸは後述する駆動回路３０１，３０２に接続される。 The configuration of the first level shifter circuit and the second level shifter circuit will be described with reference to FIG.
The feedback type level shifter circuit 11 constituting the first level shifter circuit constitutes the following. Capacitors C11 and C12 are connected to an input signal terminal IN for inputting a low-amplitude signal, a P-channel transistor P21 is connected to the other end of the capacitor C11, and an N-channel transistor N21 is connected to the other end of the capacitor C12. . A supply line of the high potential VH is connected to the source of the transistor P21, and a supply line of the low potential VL is connected to the source of the transistor N21. The drains of the transistor P21 and the transistor N21 are connected in common and connected to the inverted output signal terminal OUTX. The inverted output signal terminal OUTX is connected to drive circuits 301 and 302 described later.

コンデンサＣ１１の他端には、第１のオフセット回路が接続される。第１のオフセット回路は、Ｐチャネル型トランジスタＰ２３とＮチャネル型トランジスタＮ２３、Ｎチャネル型トランジスタＮ２２から構成される。トランジスタＰ２３とトランジスタＮ２３は直列接続され、各々のゲートがコンデンサＣ１１の他端に接続される。トランジスタＰ２３のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ２３のソースに低位側電位ＶＬの供給線が接続される。そして、トランジスタＰ２３とトランジスタＮ２３のドレインは共通接続され、トランジスタＰ２３とトランジスタＮ２３のゲートにも共通接続される。さらに、トランジスタＮ２２のドレインに接続される。トランジスタＮ２２のソースに低位側電位ＶＬの供給線が接続される。   A first offset circuit is connected to the other end of the capacitor C11. The first offset circuit includes a P-channel transistor P23, an N-channel transistor N23, and an N-channel transistor N22. The transistor P23 and the transistor N23 are connected in series, and each gate is connected to the other end of the capacitor C11. The supply line for the high potential VH is connected to the source of the transistor P23, and the supply line for the low potential VL is connected to the source of the transistor N23. The drains of the transistors P23 and N23 are connected in common, and are also connected in common to the gates of the transistors P23 and N23. Further, it is connected to the drain of the transistor N22. A supply line of the lower potential VL is connected to the source of the transistor N22.

また、コンデンサＣ１２の他端には、第２のオフセット回路が接続される。第２のオフセット回路は、Ｐチャネル型トランジスタＰ２４とＮチャネル型トランジスタＮ２４、Ｐチャネル型トランジスタＰ２２から構成される。トランジスタＰ２４とトランジスタＮ２４は直列接続され、各々のゲートがコンデンサＣ１２の他端に接続される。トランジスタＰ２４のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ２４のソースに低位側電位ＶＬの供給線が接続される。そして、トランジスタＰ２４とトランジスタＮ２４のドレインは共通接続され、トランジスタＰ２４とトランジスタＮ２４のゲートにも共通接続される。さらに、トランジスタＰ２２のドレインに接続される。トランジスタＰ２２のソースに高位側電位ＶＨの供給線が接続される。   A second offset circuit is connected to the other end of the capacitor C12. The second offset circuit includes a P-channel transistor P24, an N-channel transistor N24, and a P-channel transistor P22. The transistor P24 and the transistor N24 are connected in series, and each gate is connected to the other end of the capacitor C12. A supply line of the high potential VH is connected to the source of the transistor P24, and a supply line of the low potential VL is connected to the source of the transistor N24. The drains of the transistors P24 and N24 are connected in common, and are also connected in common to the gates of the transistors P24 and N24. Further, it is connected to the drain of the transistor P22. A supply line of the high potential VH is connected to the source of the transistor P22.

そして、トランジスタＮ２２とトランジスタＰ２２の各々のゲートは共通接続され、フィードバック信号端子ＦＢＸに接続される。   The gates of the transistors N22 and P22 are connected in common and connected to the feedback signal terminal FBX.

第２のレベルシフタ回路を構成する非フィードバック型レベルシフタ回路２１は以下を構成する。フィードバック型レベルシフタ回路１１の出力信号端子ＯＵＴからの信号を入力する入力信号端子ＩＮに２段のインバータ回路が接続される。すなわち入力信号端子ＩＮに直接接続される第１のインバータ回路は、Ｐチャネル型トランジスタＰ３１とＮチャネル型トランジスタＮ３１で構成される相補型トランジスタで構成され、トランジスタＰ３１のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ３１のソースに低位側電位ＶＬの供給線が接続される。   The non-feedback type level shifter circuit 21 constituting the second level shifter circuit constitutes the following. A two-stage inverter circuit is connected to an input signal terminal IN for inputting a signal from the output signal terminal OUT of the feedback type level shifter circuit 11. That is, the first inverter circuit directly connected to the input signal terminal IN is composed of a complementary transistor composed of a P-channel transistor P31 and an N-channel transistor N31, and the high-side potential VH is supplied to the source of the transistor P31. The supply line of the low potential VL is connected to the source of the transistor N31.

第２のインバータ回路は、Ｐチャネル型トランジスタＰ３２とＮチャネル型トランジスタＮ３２で構成される相補型トランジスタで構成され、トランジスタＰ３２のソースに高位側電位ＶＨの供給線が接続され、トランジスタＮ３２のソースに低位側電位ＶＬの供給線が接続される。   The second inverter circuit is composed of a complementary transistor composed of a P-channel transistor P32 and an N-channel transistor N32. The supply line of the high potential VH is connected to the source of the transistor P32, and the source of the transistor N32 is connected. A supply line for the lower potential VL is connected.

そして、第１のインバータ回路を構成する相補型トランジスタのドレインと第２のインバータ回路を構成する相補型トランジスタのゲートが接続される。第２のインバータ回路を構成する相補型トランジスタのドレインには出力信号端子ＯＵＴが接続され、この出力信号端子ＯＵＴはフィードバック型レベルシフタ回路１１ｅのフィードバック端子信号ＦＢＸに接続される。   Then, the drain of the complementary transistor constituting the first inverter circuit and the gate of the complementary transistor constituting the second inverter circuit are connected. An output signal terminal OUT is connected to the drain of the complementary transistor constituting the second inverter circuit, and this output signal terminal OUT is connected to the feedback terminal signal FBX of the feedback type level shifter circuit 11e.

次に、レベルシフタ回路１０１の動作を、図３で示す本実施形態１の第２レベルシフタ回路のないフィードバック型レベルシフタ回路を対比例として対比しながら説明する。   Next, the operation of the level shifter circuit 101 will be described by comparing the feedback type level shifter circuit without the second level shifter circuit of the first embodiment shown in FIG.

まず図２のフィードバック型レベルシフタ回路１１において入力信号端子ＩＮをＬＯＷ（電位ＶＬとする）、出力信号端子ＯＵＴＸ及び反転フィードバック信号端子ＦＢＸをＨＩＧＨ（電位ＶＨとする）の状態を初期状態として想定する。するとトランジスタＮ２２はＯＮ、トランジスタＰ２２はＯＦＦであり、従ってノードＡの電位は中間電位より下がり、ノードＢの電位は中間電位にほぼ等しい。ここで中間電位とはトランジスタＮ２２（あるいはトランジスタＰ２２）が完全にＯＦＦした状態でのトランジスタＮ２３とトランジスタＰ２３（あるいはトランジスタＮ２４とトランジスタＰ２４）によってノードＡ（あるいはノードＢ）に与えられる電位であり、トランジスタＮ２３とトランジスタＰ２３（あるいはＮ２４とＰ２４）が完全に対称な特性である場合は（ＶＨ＋ＶＬ）÷２で与えられる。   First, in the feedback type level shifter circuit 11 shown in FIG. 2, it is assumed that the input signal terminal IN is LOW (potential VL) and the output signal terminal OUTX and the inverted feedback signal terminal FBX are HIGH (potential VH). Then, the transistor N22 is ON and the transistor P22 is OFF. Therefore, the potential of the node A is lower than the intermediate potential, and the potential of the node B is almost equal to the intermediate potential. Here, the intermediate potential is a potential applied to the node A (or node B) by the transistor N23 and the transistor P23 (or the transistor N24 and the transistor P24) in a state where the transistor N22 (or the transistor P22) is completely turned off. When N23 and transistor P23 (or N24 and P24) have completely symmetrical characteristics, (VH + VL) / 2 is given.

このため、トランジスタＮ２１はおよそ（ＶＨ＋ＶＬ）÷２をＶｇｓとして与えられたＯＮとＯＦＦの中間の状態（以下、ＯＮ−ＯＦＦ中間状態と称す）となり、トランジスタＰ２１はほぼＯＮとなる。従って抵抗分割により反転出力信号端子ＯＵＴＸの電位は（ＶＨ＋ＶＬ）÷２で与えられる電位とＶＨの中間の値になる（ＶＨ’とする）。ここで第２のレベルシフタ回路である非フィードバック型レベルシフタ２１によってＶＨ’電位は昇圧され反転フィードバック信号端子ＦＢＸにはほぼＶＨの電位が与えられてこの状態で固定される。   For this reason, the transistor N21 is in an intermediate state between ON and OFF (hereinafter referred to as ON-OFF intermediate state) given approximately (VH + VL) / 2 as Vgs, and the transistor P21 is almost ON. Therefore, the potential of the inverted output signal terminal OUTX becomes an intermediate value between the potential given by (VH + VL) / 2 and VH (referred to as VH ') by resistance division. Here, the VH ′ potential is boosted by the non-feedback type level shifter 21 which is the second level shifter circuit, and the inverted feedback signal terminal FBX is given a potential of approximately VH and is fixed in this state.

一方、図３に示す対比例のレベルシフタ回路１０２では、反転フィードバック信号端子ＦＢＸにＶＨ’の値が入力されて反転出力信号端子ＯＵＴＸの電位はさらに少し低下するということを繰り返し、やがてある値（ＶＨ’’）に落ち着くが完全にＶＨに等しくはならない（ＶＨ’’＜ＶＨ’＜ＶＨ）。   On the other hand, the proportional level shifter circuit 102 shown in FIG. 3 repeats that the value of VH ′ is input to the inverting feedback signal terminal FBX and the potential of the inverting output signal terminal OUTX further decreases slightly, and eventually the value (VH '') But not completely equal to VH (VH '' <VH '<VH).

次に本実施形態１のレベルシフタ回路１０１の入力信号端子ＩＮの電位がＬＯＷ→ＨＩＧＨに変化した時の挙動を考える。この時、ノードＡ及びノードＢはどちらも容量結合により電位が上がる。入力電位の変動幅（＝ＶＣ）に対応するようにトランジスタＮ２２、Ｎ２３、Ｎ２４、Ｐ２２、Ｐ２３、Ｐ２４のＷ（チャネル幅）／Ｌ（チャネル長）を適当に設定することで、この時のノードＡの電位はほぼ中間電位前後、ノードＢは中間電位＋ＶＣ程度になるようにしておくと、トランジスタＰ２１はＯＮ−ＯＦＦ中間状態、トランジスタＮ２１はほぼＯＮとなって、反転出力信号端子ＯＵＴＸの電位は（ＶＨ＋ＶＬ）÷２とＶＬの中間の値になる（ＶＬ’とする）。以下、前述と逆の流れで図２の構成では反転出力信号端子ＯＵＴＸはＶＬ’、反転フィードバック信号端子ＦＢＸはほぼＶＬの電位で固定される。   Next, consider the behavior when the potential of the input signal terminal IN of the level shifter circuit 101 of the first embodiment changes from LOW to HIGH. At this time, the potential of both the node A and the node B rises due to capacitive coupling. By appropriately setting W (channel width) / L (channel length) of the transistors N22, N23, N24, P22, P23, and P24 so as to correspond to the fluctuation range (= VC) of the input potential, the node at this time If the potential of A is about the intermediate potential and the node B is about the intermediate potential + VC, the transistor P21 is in the ON-OFF intermediate state, the transistor N21 is almost on, and the potential of the inverted output signal terminal OUTX is It becomes an intermediate value between (VH + VL) / 2 and VL (referred to as VL '). In the following flow, the inverted output signal terminal OUTX is fixed at VL ′ and the inverted feedback signal terminal FBX is fixed at a potential of approximately VL in the configuration reverse to that described above.

一方、図３の対比例のレベルシフタ回路１０２では反転出力信号端子ＯＵＴＸ及び反転フィードバック信号端子ＦＢＸはＶＬ’’（ＶＬ＜ＶＬ’＜ＶＬ’’）となる。   On the other hand, in the proportional level shifter circuit 102 of FIG. 3, the inverted output signal terminal OUTX and the inverted feedback signal terminal FBX are VL ″ (VL <VL ′ <VL ″).

次に、具体例として説明する。入力信号が０−３．０Ｖの１ＭＨｚの矩形波であり、ＶＨ＝９Ｖ，ＶＬ＝０Ｖの出力比３倍、実施形態１の図２および図３の対比例の各パラメータとしてＣ１１及びＣ１２の容量が１ｐＦ、トランジスタＮ２２、Ｎ２３、Ｎ２４、Ｐ２２、Ｐ２３、Ｐ２４がチャネル幅５μｍ、チャネル長８μｍであり、トランジスタＮ２１、Ｐ２１がチャネル幅１０μｍ、チャネル長８μｍとした。さらに、実施形態１の図２のトランジスタＮ３１、Ｐ３１がチャネル幅５μｍ、チャネル長８μｍ、トランジスタＮ３２、Ｐ３２がチャネル幅２０μｍ、チャネル長６μｍとした。この具体例の回路シミュレーションした結果を図４および図５を用いて説明する。   Next, a specific example will be described. The input signal is a 1 MHz rectangular wave of 0 to 3.0 V, the output ratio of VH = 9 V and VL = 0 V is tripled, and the capacitances of C11 and C12 are used as the respective parameters in FIG. 2 and FIG. Is 1 pF, transistors N22, N23, N24, P22, P23, and P24 have a channel width of 5 μm and a channel length of 8 μm, and transistors N21 and P21 have a channel width of 10 μm and a channel length of 8 μm. Further, the transistors N31 and P31 of FIG. 2 of the first embodiment have a channel width of 5 μm and a channel length of 8 μm, and the transistors N32 and P32 have a channel width of 20 μm and a channel length of 6 μm. The result of the circuit simulation of this specific example will be described with reference to FIGS.

まず、トランジスタ特性カーブとしてエキシマレーザーアニール法を用いて低温プロセスで形成した多結晶シリコン薄膜を能動層とする電界効果型トランジスタの実測値である図４のグラフＡｎ（Ｎチャネル、Ｗ（チャネル幅）／Ｌ（チャネル長）＝１０／５）及びグラフＡｐ（Ｐチャネル、Ｗ／Ｌ＝１０／５）をＷ／Ｌサイズで規格化して回路中各々のトランジスタの特性カーブと仮定し、回路シミュレーションを行った結果が図５のグラフＡ１およびＡ２である。ここで図５のグラフＡ１は実施形態１の図２の構成でのフィードバック型レベルシフタ回路１１ｅの反転出力信号端子ＯＵＴＸからの出力値であり、グラフＡ２は対比例である図３の構成での反転出力信号端子ＯＵＴＸからの出力値である。このように特性が想定したカーブであればどちらの回路でも当然動作に問題はない。ただし、本実施形態１（図５のグラフＡ１）のほうが出力信号波形としては矩形波に近く好ましい。   First, the graph An (N channel, W (channel width) in FIG. 4 is an actual measurement value of a field effect transistor having an active layer of a polycrystalline silicon thin film formed by a low temperature process using an excimer laser annealing method as a transistor characteristic curve. / L (channel length) = 10/5) and the graph Ap (P channel, W / L = 10/5) are normalized by the W / L size to assume the characteristic curve of each transistor in the circuit, and the circuit simulation is performed. The results obtained are graphs A1 and A2 in FIG. Here, a graph A1 in FIG. 5 is an output value from the inverted output signal terminal OUTX of the feedback type level shifter circuit 11e in the configuration of FIG. 2 of the first embodiment, and a graph A2 is an inversion in the configuration of FIG. This is an output value from the output signal terminal OUTX. As long as the characteristics are assumed as described above, there is no problem in the operation of either circuit. However, the first embodiment (graph A1 in FIG. 5) is preferable because the output signal waveform is close to a rectangular wave.

一方、図４のグラフＡｎとグラフＡｐをともに１．５Ｖシフトさせた特性であるグラフＢｎおよびグラフＢｐをＷ／Ｌサイズで規格化して回路中各々のトランジスタの特性カーブと仮定した時のシミュレーション結果が図５のグラフＢ１（図２の本実施形態１を構成回路図とした時）、Ｂ２（図３の対比例を構成回路図とした時）である。このように閾値電位Ｖｔｈがシフトすると対比例（図５のグラフＢ２）では正常にレベルシフタ回路として正常に動作していない一方、本実施形態１（図５のグラフＢ１）では正常に動作している。   On the other hand, a simulation result when graph Bn and graph Bp, which are characteristics obtained by shifting both graph An and graph Ap of FIG. 4 by 1.5 V, are normalized by W / L size and assumed to be a characteristic curve of each transistor in the circuit. These are graphs B1 in FIG. 5 (when the first embodiment of FIG. 2 is used as a configuration circuit diagram) and B2 (when the comparison of FIG. 3 is used as a configuration circuit diagram). When the threshold potential Vth shifts in this way, in contrast (graph B2 in FIG. 5), the level shifter circuit does not normally operate normally, but in the first embodiment (graph B1 in FIG. 5), it operates normally. .

このように、実施形態１の構成をとることでトランジスタの閾値電圧Ｖｔｈのシフトが発生した時に回路が動作するマージンを広く取ることができるのである。単結晶シリコンウェハー上のＭＯＳトランジスタではこのような閾値電圧Ｖｔｈのシフトは小さいが、多結晶シリコンを用いた薄膜トランジスタ、特にガラス基板上に比較的低温（≦６００℃）で形成する低温プロセスで製造した低温ポリシリコンＴＦＴの場合には製品間の閾値電圧Ｖｔｈのばらつきは１〜２Ｖ程度発生するのでこのようなマージンの広さは歩留まりに大きく寄与する。また、低温ポリシリコンＴＦＴでは一般にホットキャリア等による信頼性劣化も単結晶シリコンＭＯＳトランジスタより激しく、製品使用中の閾値電圧Ｖｔｈの変化も大きいため、信頼性の面でも寄与する。   As described above, by adopting the configuration of the first embodiment, it is possible to widen a margin for the circuit to operate when the threshold voltage Vth of the transistor shifts. Although the threshold voltage Vth shift is small in a MOS transistor on a single crystal silicon wafer, it is manufactured by a thin film transistor using polycrystalline silicon, particularly a low temperature process in which a glass substrate is formed at a relatively low temperature (≦ 600 ° C.). In the case of a low-temperature polysilicon TFT, the variation in the threshold voltage Vth between products is about 1 to 2 V, so that such a wide margin greatly contributes to the yield. In addition, reliability deterioration due to hot carriers or the like is generally more severe in a low-temperature polysilicon TFT than in a single crystal silicon MOS transistor, and the change in the threshold voltage Vth during use of the product is large, contributing to reliability.

図６は電気光学装置に一例としてアクティブマトリクス基板２００を用いた透過型液晶表示装置（ＬＣＤ）の構成例である。画素部に画素電極や薄膜トランジスタでなる画素用のスイッチング素子を含む透明基板でなるアクティブマトリクス基板２００と、コモン電極（対向電極）４０１を有する透明基板でなる対向基板４０２との間に電気光学物質としての液晶層４０３、例えばＴＮ液晶層が挟持されている。そして、一対のアクティブマトリクス基板２００と対向基板４０２の外側表面には液晶層４０３に対してクロスニコル状に配置された偏光板４０４、４０５がそれぞれ配置され、液晶パネルを構成している。液晶パネルの下側に面光源としての照明装置、すなわちバックライト４０６が配置されている。アクティブマトリクス基板２００は対向基板４０２から張り出す張り出し部４０７が設けられ、その張り出し部４０７には複数の実装端子（図示しない）が設けられている。複数の実装端子は、ＦＰＣ（可撓性基板）４０８を介して外部駆動回路用ＩＣ４０９を実装した回路基板４１０に電気的に接続される。図８では外部駆動回路用ＩＣ４０９は、２個のＩＣで構成されているが、１個もしくは３個以上でもよい。外部駆動回路用ＩＣ４０９は低耐圧プロセスで製造されたＣＭＯＳ−ＩＣであり、３．０Ｖの振幅の駆動タイミング信号を複数出力する。液晶表示装置は透過型の他に、反射型、透過と反射を兼用した半透過型の液晶表示装置がある。   FIG. 6 is a configuration example of a transmissive liquid crystal display device (LCD) using an active matrix substrate 200 as an example of an electro-optical device. As an electro-optical material between an active matrix substrate 200 formed of a transparent substrate including a pixel electrode or a switching element for a pixel formed of a thin film transistor in a pixel portion and a counter substrate 402 formed of a transparent substrate having a common electrode (counter electrode) 401. The liquid crystal layer 403, for example, a TN liquid crystal layer is sandwiched. Then, polarizing plates 404 and 405 arranged in a crossed Nicol shape with respect to the liquid crystal layer 403 are respectively arranged on the outer surfaces of the pair of active matrix substrate 200 and counter substrate 402 to constitute a liquid crystal panel. An illumination device as a surface light source, that is, a backlight 406 is disposed below the liquid crystal panel. The active matrix substrate 200 is provided with an overhang portion 407 that protrudes from the counter substrate 402, and the overhang portion 407 is provided with a plurality of mounting terminals (not shown). The plurality of mounting terminals are electrically connected to a circuit board 410 on which an external drive circuit IC 409 is mounted via an FPC (flexible board) 408. In FIG. 8, the external drive circuit IC 409 is composed of two ICs, but may be one or three or more. The external drive circuit IC 409 is a CMOS-IC manufactured by a low withstand voltage process, and outputs a plurality of drive timing signals having an amplitude of 3.0V. In addition to the transmissive type, the liquid crystal display device includes a reflective type and a transflective type liquid crystal display device that combines transmission and reflection.

図７は本実施形態１のレベルシフタ回路を用いたＶＧＡ解像度の透過型駆動回路内蔵式液晶表示装置（ＬＣＤ）用アクティブマトリクス基板２００である。無アルカリガラスよりなる絶縁基板２００上に走査線駆動回路３０１及びデータ線駆動回路３０２が形成される。表示領域２０４には、走査線駆動回路３０１から延設された４８０本の走査線２０１とデータ線駆動回路３０２から延設された１９２０本のデータ線２０２が互いに交差して配設される。アクティブマトリクス基板２００の張り出し部には複数の実装端子３０３が設けられ、実装端子３０３は配線３０４を介して走査線駆動回路３０１またはデータ線駆動回路３０２に接続される。走査線駆動回路３０１及びデータ線駆動回路３０２と実装端子６０１との間にはそれぞれレベルシフタ回路１０１が設けられている。また、コモン電位入力信号端子３０５から配設されたコモン電位配線３０６は表示領域２０４、走査線駆動回路３０１、データ線駆動回路３０２を囲むように配設されている。コモン電位配線３０６は対向基板の４つの角部に対応する位置に上下導通部３０７が設けられ、コモン電位入力信号端子３０５から対向基板のコモン電極（対向電極）にコモン電位を供給している。   FIG. 7 shows an active matrix substrate 200 for a liquid crystal display device (LCD) with a built-in transmissive driving circuit having a VGA resolution using the level shifter circuit of the first embodiment. A scanning line driving circuit 301 and a data line driving circuit 302 are formed on an insulating substrate 200 made of alkali-free glass. In the display area 204, 480 scanning lines 201 extending from the scanning line driving circuit 301 and 1920 data lines 202 extending from the data line driving circuit 302 are arranged to cross each other. A plurality of mounting terminals 303 are provided on the projecting portion of the active matrix substrate 200, and the mounting terminals 303 are connected to the scanning line driving circuit 301 or the data line driving circuit 302 through wirings 304. A level shifter circuit 101 is provided between the scanning line driving circuit 301 and the data line driving circuit 302 and the mounting terminal 601. A common potential wiring 306 disposed from the common potential input signal terminal 305 is disposed so as to surround the display region 204, the scanning line driving circuit 301, and the data line driving circuit 302. The common potential wiring 306 is provided with vertical conduction portions 307 at positions corresponding to the four corners of the counter substrate, and supplies a common potential from the common potential input signal terminal 305 to the common electrode (counter electrode) of the counter substrate.

図８は図７の２０４で示される表示領域のアクティブマトリクス回路部分を拡大した図であって、走査線２０１及びデータ線２０２の各交点に対応して画素スイッチとして薄膜トランジスタ２０５が配置され、薄膜トランジスタ２０５のドレイン電極に画素電極２０６が電気的に接続される。データ線２０２と各画素電極２０６間のインピーダンスを走査線２０１の駆動電位に従って変化させることで各画素電極２０６の電位を書き込み・保持する。また、コモン電位配線３０５に接続された容量線２０３が配設され、画素電位との間に蓄積容量を形成している。   FIG. 8 is an enlarged view of the active matrix circuit portion of the display area indicated by 204 in FIG. 7. A thin film transistor 205 is arranged as a pixel switch corresponding to each intersection of the scanning line 201 and the data line 202. The pixel electrode 206 is electrically connected to the drain electrode. The potential of each pixel electrode 206 is written and held by changing the impedance between the data line 202 and each pixel electrode 206 according to the driving potential of the scanning line 201. In addition, a capacitor line 203 connected to the common potential wiring 305 is provided, and a storage capacitor is formed between the capacitor potential and the pixel potential.

ここで図７の走査線駆動回路３０１およびデータ線駆動回路３０２、図８の画素スイッチ２０５はいずれもエキシマレーザーアニール法にて低温形成された厚さ５０ないし１００ｎｍ程度の多結晶シリコン薄膜を能動層としたコプレーナー型薄膜トランジスタで構成される。また、多結晶シリコン薄膜形成後にボロンおよびリンイオンを適当なマスクパターン上から打ち込むことによってｎチャネル型トランジスタとｐチャネル型トランジスタを形成し、走査線駆動回路３０１およびデータ線駆動回路３０２は相補型トランジスタの回路構成をとっている。一方、画素スイッチ２０５は全てｎチャネル型トランジスタによって構成される。   Here, each of the scanning line driving circuit 301 and the data line driving circuit 302 in FIG. 7 and the pixel switch 205 in FIG. 8 is an active layer made of a polycrystalline silicon thin film having a thickness of about 50 to 100 nm formed at low temperature by an excimer laser annealing method. The coplanar thin film transistor is used. Further, after forming the polycrystalline silicon thin film, boron and phosphorus ions are implanted from an appropriate mask pattern to form an n-channel transistor and a p-channel transistor, and the scanning line driver circuit 301 and the data line driver circuit 302 are complementary transistors. The circuit configuration is taken. On the other hand, the pixel switches 205 are all constituted by n-channel transistors.

この構成により、外部駆動回路用ＩＣ４０９から出力された複数の３．０Ｖの振幅の駆動タイミング信号はＦＰＣ４０８を介して複数の実装端子３０３に入力され、複数の配線３０４を通じて複数のレベルシフタ回路１０１に入力される。ここで入力信号はレベルシフタ回路１０１にて３．０Ｖの振幅信号から９．０Ｖの振幅信号に昇圧され、走査線駆動回路３０１及びデータ線駆動回路３０２に入力される。また、コモン電極電位入力信号端子３０５も同様に外部駆動回路用ＩＣ４０９よりＤＣ（直流）又はＡＣ（交流）の電位を与えられ、コモン電位配線３０６及び上下導通部３０７を通じて対向基板４０２上に形成されたコモン電極４０１に電位が供給される。各画素電極２０６及びコモン電極４０１間に印加された電位差に応じてＴＮ液晶層４０３の配向が変化し、その状態によってクロスニコル状に配置された偏光板４０４と４０５を通じたバックライト４０６の光を遮断あるいは透過することでディスプレイとして機能する。   With this configuration, a plurality of 3.0 V amplitude drive timing signals output from the external drive circuit IC 409 are input to the plurality of mounting terminals 303 via the FPC 408 and input to the plurality of level shifter circuits 101 via the plurality of wirings 304. Is done. Here, the input signal is boosted from an amplitude signal of 3.0 V to an amplitude signal of 9.0 V by the level shifter circuit 101 and input to the scanning line driving circuit 301 and the data line driving circuit 302. Similarly, the common electrode potential input signal terminal 305 is applied with a DC (direct current) or AC (alternating current) potential from the external drive circuit IC 409, and is formed on the counter substrate 402 through the common potential wiring 306 and the vertical conduction portion 307. A potential is supplied to the common electrode 401. The orientation of the TN liquid crystal layer 403 changes according to the potential difference applied between each pixel electrode 206 and the common electrode 401, and the light of the backlight 406 through the polarizing plates 404 and 405 arranged in a crossed Nicol shape is changed depending on the state. It functions as a display by blocking or transmitting.

本実施形態１では図７のレベルシフタ回路１０１に図２の回路構成を使用する。これによって回路の閾値電位Ｖｔｈのシフトに対するマージンが１つのレベルシフタ回路で構成する従来技術より広く、動作不良を起こしにくくなる。   In the first embodiment, the circuit configuration of FIG. 2 is used for the level shifter circuit 101 of FIG. As a result, the margin for the shift of the threshold potential Vth of the circuit is wider than that of the prior art configured with one level shifter circuit, and it is difficult for malfunctions to occur.

次に、実施形態１の変形例としてレベルシフタ回路１０３を図９に示す。   Next, FIG. 9 shows a level shifter circuit 103 as a modification of the first embodiment.

図２ではレベルシフタ回路１０１の出力を第１のレベルシフタ回路１１の反転出力信号端子ＯＵＴＸからとっているのに対し、図９の変形例では第２のレベルシフタ回路２１の出力信号端子ＯＵＴに接続している。その他、実施形態１と同じ構成である。これによりレベルシフタ回路１０２からの出力比はより大きくなるが、出力遅延を大きくすることができる。なお、図２に示す実施形態１のレベルシフタ回路１０１と図９に示す変形例のレベルシフタ回路１０３のどちらを採用するかは他回路とのマッチングで決めればよい。   In FIG. 2, the output of the level shifter circuit 101 is taken from the inverted output signal terminal OUTX of the first level shifter circuit 11, whereas in the modification of FIG. 9, it is connected to the output signal terminal OUT of the second level shifter circuit 21. Yes. Other configurations are the same as those of the first embodiment. As a result, the output ratio from the level shifter circuit 102 becomes larger, but the output delay can be increased. Note that which one of the level shifter circuit 101 of the first embodiment shown in FIG. 2 and the level shifter circuit 103 of the modification shown in FIG. 9 is adopted may be determined by matching with other circuits.

［実施形態２］
図１０は、レベルシフタ回路を走査線駆動回路３０１に適用した具体的な構成例である。走査線駆動回路３０１は、複数段の転送回路からなるシフトレジスタ３１０を有し、クロック信号線３１２、スタートパルス信号線３１３、反転クロック信号線３１４が、実施形態１やその変形例で示したレベルシフタ回路１０１（１０２）を介して接続される。シフトレジスタ３１０の出力信号端子３１１にはＮＡＮＤ回路３１５が接続され、順次レベルシフタ回路３１６、３段のインバータ回路で構成されるバッファ回路３１７が接続され、走査線２０１に接続される。 [Embodiment 2]
FIG. 10 shows a specific configuration example in which the level shifter circuit is applied to the scanning line driving circuit 301. The scanning line driver circuit 301 includes a shift register 310 including a plurality of stages of transfer circuits, and the clock signal line 312, the start pulse signal line 313, and the inverted clock signal line 314 are the level shifters described in the first embodiment and its modifications. Connection is made via the circuit 101 (102). A NAND circuit 315 is connected to the output signal terminal 311 of the shift register 310, and a buffer circuit 317 including a level shifter circuit 316 and a three-stage inverter circuit is sequentially connected to the scanning line 201.

この構成により、レベルシフタ回路１０１によって増幅されたクロック信号、反転クロック信号、スタートパルス信号がシフトレジスタ３１０を駆動し、クロックが切り替わるたびにシフトレジスタ３１０の出力信号端子３１１を順にパルスが転送されていく。シフトレジスタ３１０の出力信号端子３１１のｎ番目とｎ＋１番目に転送されたパルスはＮＡＮＤ回路３１５入力され、特定の走査線２０１のみが特定のタイミングで選択される。ここで走査線２０１を駆動する電圧は１２Ｖであり、ＮＡＮＤ回路３１５からの出力信号は９Ｖであるのでレベルシフタ回路３１６で１２Ｖ信号にさらに昇圧する。この走査線駆動回路３０１に用いられるレベルシフタ回路３１６は、図１１及び図１２に示す回路構成を採用する。   With this configuration, the clock signal amplified by the level shifter circuit 101, the inverted clock signal, and the start pulse signal drive the shift register 310, and the pulse is sequentially transferred to the output signal terminal 311 of the shift register 310 every time the clock is switched. . The nth and (n + 1) th pulses transferred from the output signal terminal 311 of the shift register 310 are input to the NAND circuit 315, and only a specific scanning line 201 is selected at a specific timing. Here, since the voltage for driving the scanning line 201 is 12V and the output signal from the NAND circuit 315 is 9V, the level shifter circuit 316 further boosts the voltage to a 12V signal. The level shifter circuit 316 used in the scanning line driving circuit 301 employs the circuit configuration shown in FIGS.

図１１は模式図を示す図である。その構成は、第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１２と一対の第２のレベルシフタ回路を構成する非フィードバック型レベルシフタ回路２２ａ、２２ｂで構成される。この構成により、フィードバック型レベルシフタ回路１２の出力信号は非フィードバック型レベルシフタ回路２２ａを介して、フィードバック型レベルシフタ回路１２のフィードバック信号端子ＦＢに入力され、フィードバック型レベルシフタ回路１２の反転出力信号は非フィードバック型レベルシフタ回路２２ｂを介して、フィードバック型レベルシフタ回路１２の反転フィードバック信号端子ＦＢＸに入力される。この構成は、図２の構成および図１の模式図と本質的に同じ構造をしていることが見てとれる。   FIG. 11 is a diagram showing a schematic diagram. The configuration includes a feedback type level shifter circuit 12 constituting a first level shifter circuit and non-feedback type level shifter circuits 22a and 22b constituting a pair of second level shifter circuits. With this configuration, the output signal of the feedback type level shifter circuit 12 is input to the feedback signal terminal FB of the feedback type level shifter circuit 12 via the non-feedback type level shifter circuit 22a, and the inverted output signal of the feedback type level shifter circuit 12 is non-feedback type. The signal is input to the inverted feedback signal terminal FBX of the feedback type level shifter circuit 12 through the level shifter circuit 22b. It can be seen that this configuration has essentially the same structure as the configuration of FIG. 2 and the schematic diagram of FIG.

図１２は具体的な回路構成を示す。第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１２は、直列接続された一つのＮチャネル型トランジスタと２つのＰチャネル型トランジスタ（Ｎ４１、Ｐ４２、Ｐ４３）（Ｎ４４、Ｐ４５、Ｐ４６）が一対に形成され、一対のＮチャネル型トランジスタＮ４１、Ｎ４４のソースに低位側電位ＶＬの供給線が接続され、一対のＰチャネル型トランジスタＰ４３、Ｐ４６のソースに高位側電位ＶＨの供給線が接続される。入力信号端子ＩＮは、Ｎチャネル型トランジスタＮ４１とＰチャネル型トランジスタＮ４２のゲートに接続され、反転入力信号端子ＩＮＸは、Ｎチャネル型トランジスタＮ４４とＰチャネル型トランジスタＰ４５のゲートに接続される。Ｎチャネル型トランジスタＮ４１とＰチャネル型トランジスタＰ４２のドレインはフィードバック型レベルシフタ回路１２の反転出力信号端子ＯＵＴＸに接続され、Ｎチャネル型トランジスタＮ４４とＰチャネル型トランジスタＰ４５のドレインは出力信号端子ＯＵＴに接続される。Ｐチャネル型トランジスタＰ４３のゲートにはフィードバック信号端子ＦＢが接続され、Ｐチャネル型トランジスタＰ４６のゲートには反転フィードバック信号端子ＦＢＸが接続される。   FIG. 12 shows a specific circuit configuration. The feedback type level shifter circuit 12 constituting the first level shifter circuit is formed of a pair of one N-channel transistor and two P-channel transistors (N41, P42, P43) (N44, P45, P46) connected in series. Then, the supply line of the lower potential VL is connected to the sources of the pair of N channel transistors N41 and N44, and the supply line of the higher potential VH is connected to the sources of the pair of P channel transistors P43 and P46. The input signal terminal IN is connected to the gates of the N-channel transistor N41 and the P-channel transistor N42, and the inverting input signal terminal INX is connected to the gates of the N-channel transistor N44 and the P-channel transistor P45. The drains of the N-channel transistor N41 and the P-channel transistor P42 are connected to the inverted output signal terminal OUTX of the feedback-type level shifter circuit 12, and the drains of the N-channel transistor N44 and the P-channel transistor P45 are connected to the output signal terminal OUT. The A feedback signal terminal FB is connected to the gate of the P-channel transistor P43, and an inverted feedback signal terminal FBX is connected to the gate of the P-channel transistor P46.

反転出力信号端子ＯＵＴＸは、バッファ回路３１７を介して走査線２０１に接続されると共に、非フィードバック型レベルシフタ回路２２ｂの入力信号端子に接続される。この非フィードバック型レベルシフタ回路２２ｂは実施形態１と同様の２段のインバータ回路で構成されてなり、非フィードバック型レベルシフタ回路２２ｂの出力信号端子はフィードバック型レベルシフタ回路１２の反転フィードバック信号端子ＦＢＸに接続される。   The inverted output signal terminal OUTX is connected to the scanning line 201 via the buffer circuit 317 and also connected to the input signal terminal of the non-feedback type level shifter circuit 22b. The non-feedback type level shifter circuit 22b is configured by a two-stage inverter circuit similar to that of the first embodiment, and the output signal terminal of the non-feedback type level shifter circuit 22b is connected to the inverted feedback signal terminal FBX of the feedback type level shifter circuit 12. The

出力信号端子ＯＵＴは、非フィードバック型レベルシフタ回路２２ａの入力信号端子に接続される。この非フィードバック型レベルシフタ回路２２ａは２段のインバータ回路で構成されてなり、非フィードバック型レベルシフタ回路２２ａの出力信号端子はフィードバック型レベルシフタ回路１２のフィードバック信号端子ＦＢに接続される。
このような構成により閾値電位Ｖｔｈのマージンは大きくなる。 The output signal terminal OUT is connected to the input signal terminal of the non-feedback type level shifter circuit 22a. The non-feedback type level shifter circuit 22a is constituted by a two-stage inverter circuit, and the output signal terminal of the non-feedback type level shifter circuit 22a is connected to the feedback signal terminal FB of the feedback type level shifter circuit 12.
With such a configuration, the margin of the threshold potential Vth is increased.

［実施形態３］
図１３（ａ）〜（ｆ）は本発明のレベルシフタ回路の他の例である。以下のレベルシフタ回路は、実施形態１の実装端子３０３と走査線駆動回路３０１との間のレベルシフタ回路や、実施形態２のシフトレジスタ３１０と走査線２０１との間のレベルシフタ回路に適用できる。 [Embodiment 3]
FIGS. 13A to 13F show other examples of the level shifter circuit of the present invention. The following level shifter circuit can be applied to the level shifter circuit between the mounting terminal 303 and the scanning line driving circuit 301 in the first embodiment and the level shifter circuit between the shift register 310 and the scanning line 201 in the second embodiment.

回路１４〜１７はフィードバック型レベルシフタ回路であり、回路２３ａ、２３ｂ、２４、２５ａ、２５ｂ、２６は非フィードバック型レベルシフタ回路である。   The circuits 14 to 17 are feedback type level shifter circuits, and the circuits 23a, 23b, 24, 25a, 25b, and 26 are non-feedback type level shifter circuits.

図１３（ａ）に示すレベルシフタ回路１０４は、図１１で示すレベルシフタ回路３１２と類似し、相違点を説明する。フィードバック型レベルシフタ回路１４の出力信号ＯＵＴは非フィードバック型レベルシフタ回路２３ｂを介して反転フィードバック信号端子ＦＢＸに入力され、フィードバック型レベルシフタ回路１４の反転出力信号ＯＵＸは非フィードバック型レベルシフタ回路２３ａを介してフィードバック信号端子ＦＢに入力される。この場合、図１１で示すレベルシフタ回路３１６では非フィードバック型レベルシフタ回路２２ａ、非フィードバック型レベルシフタ回路２２ｂが入力波形と同位相で信号を出力する回路なのに対し、図１３（ａ）のレベルシフタ回路１０４では非フィードバック型レベルシフタ回路２３ａ、非フィードバック型レベルシフタ回路２３ｂが入力波形と逆位相で信号を出力する回路であるため、接続をかえている。   The level shifter circuit 104 shown in FIG. 13A is similar to the level shifter circuit 312 shown in FIG. The output signal OUT of the feedback type level shifter circuit 14 is input to the inverted feedback signal terminal FBX via the non-feedback type level shifter circuit 23b, and the inverted output signal OUX of the feedback type level shifter circuit 14 is fed back via the non-feedback type level shifter circuit 23a. Input to terminal FB. In this case, in the level shifter circuit 316 shown in FIG. 11, the non-feedback type level shifter circuit 22a and the non-feedback type level shifter circuit 22b are circuits that output signals in the same phase as the input waveform, whereas the level shifter circuit 104 in FIG. Since the feedback type level shifter circuit 23a and the non-feedback type level shifter circuit 23b are circuits that output signals in the opposite phase to the input waveform, the connection is changed.

図１３（ｂ）に示すレベルシフタ回路１０５は、図１１で示すレベルシフタ回路３１２と類似し、相違点を説明する。この例は、図１１の一対の非フィードバック型レベルシフタ回路を１つの非フィードバック型レベルシフタ２４として構成したものである。   The level shifter circuit 105 shown in FIG. 13B is similar to the level shifter circuit 312 shown in FIG. In this example, the pair of non-feedback type level shifter circuits in FIG. 11 is configured as one non-feedback type level shifter 24.

図１３（ｃ）に示すレベルシフタ回路１０６は、図１１で示すレベルシフタ回路３１２と類似し、相違点を説明する。フィードバック型レベルシフタ回路１５は、反転入力信号端子を設けておらず、入力信号端子ＩＮに入力される入力信号をフィードバック型レベルシフタ１５で出力信号ＯＵＴと反転出力信号ＯＵＴＸを出力する。   The level shifter circuit 106 shown in FIG. 13C is similar to the level shifter circuit 312 shown in FIG. The feedback type level shifter circuit 15 does not have an inverting input signal terminal, and outputs an output signal OUT and an inverting output signal OUTX from the input signal input to the input signal terminal IN by the feedback type level shifter 15.

図１３（ｄ）に示すレベルシフタ回路１０７は、図１３（ｃ）で示すレベルシフタ回路１０６と類似し、相違点を説明する。フィードバック型レベルシフタ回路１５の出力信号ＯＵＴは非フィードバック型レベルシフタ回路２５ｂを介して反転フィードバック信号端子ＦＢＸに入力され、フィードバック型レベルシフタ回路１５の反転出力信号ＯＵＴＸは非フィードバック型レベルシフタ回路２３ａを介してフィードバック信号端子ＦＢに入力される。   The level shifter circuit 107 shown in FIG. 13D is similar to the level shifter circuit 106 shown in FIG. 13C, and differences will be described. The output signal OUT of the feedback type level shifter circuit 15 is input to the inverted feedback signal terminal FBX via the non-feedback type level shifter circuit 25b, and the inverted output signal OUTX of the feedback type level shifter circuit 15 is fed back via the non-feedback type level shifter circuit 23a. Input to terminal FB.

図１３（ｅ）に示すレベルシフタ回路１０８は、図１で示すレベルシフタ回路１０１と類似し、相違点を説明する。フィードバック型レベルシフタ回路１６の出力は、図１では反転出力信号を出力していたが、出力信号ＯＵＴを出力する。   The level shifter circuit 108 shown in FIG. 13 (e) is similar to the level shifter circuit 101 shown in FIG. 1, and the differences will be described. The output of the feedback type level shifter circuit 16 outputs an output signal OUT, although an inverted output signal is output in FIG.

図１３（ｆ）に示すレベルシフタ回路１０９は、図１３（ｅ）で示すレベルシフタ回路１０８と類似し、相違点を説明する。フィードバック型レベルシフタ回路１７の入力端子は、入力信号端子ＩＮと反転入力信号端子ＩＮＸが設けられている。   The level shifter circuit 109 shown in FIG. 13 (f) is similar to the level shifter circuit 108 shown in FIG. 13 (e), and differences will be described. The input terminal of the feedback type level shifter circuit 17 is provided with an input signal terminal IN and an inverted input signal terminal INX.

このように入力信号端子と出力信号端子の極性が適合するような組合せであれば、従来提案されてきたどのようなレベルシフタ回路同士をつなぎ合わせても良い。   As long as the polarities of the input signal terminal and the output signal terminal are matched as described above, any conventionally proposed level shifter circuits may be connected.

図１４は、図１３に示す各レベルシフタ回路における非フィードバック型レベルシフタ回路に適用できる他の例を示すものである。   FIG. 14 shows another example applicable to the non-feedback type level shifter circuit in each level shifter circuit shown in FIG.

図１４（ａ）に示す非フィードバック型レベルシフタ回路３１は、２レベル出力インバータ回路３２とインバータ回路３３から構成される。２レベル出力インバータ回路３２は、入力信号端子ＩＮの入力信号により低位側電位ＶＬと高位側電位ＶＨの２レベルを発生し、その出力信号によりＰチャネル型トランジスタ及びＮチャネル型トランジスタを駆動し、インバータ回路３３の低位側電位ＶＬと高位側電位ＶＨの一方が出力される。   The non-feedback type level shifter circuit 31 shown in FIG. 14A includes a two-level output inverter circuit 32 and an inverter circuit 33. The two-level output inverter circuit 32 generates two levels of a low potential VL and a high potential VH by the input signal of the input signal terminal IN, and drives the P-channel transistor and the N-channel transistor by the output signal. One of the low potential VL and the high potential VH of the circuit 33 is output.

図１４（ｂ）に示す非フィードバック型レベルシフタ回路４１は、図２と同じ構成であり、２段のインバータ回路４２、４３で構成される。   The non-feedback type level shifter circuit 41 shown in FIG. 14B has the same configuration as that shown in FIG. 2 and includes two stages of inverter circuits 42 and 43.

図１４（ｃ）に示す非フィードバック型レベルシフタ回路５１は、図１４（ｂ）の変形例であり、１段目及び２段目のＮチャネル型トランジスタＮ５１、Ｎ５２のゲートに高位側電位ＶＨに接続され、２段目のＮチャネル型トランジスタＮ５２のソースに入力信号端子ＩＮが接続される。   A non-feedback type level shifter circuit 51 shown in FIG. 14C is a modification of FIG. 14B, and is connected to the high-side potential VH at the gates of the first and second N-channel transistors N51 and N52. The input signal terminal IN is connected to the source of the second-stage N-channel transistor N52.

図１４（ｄ）に示す非フィードバック型レベルシフタ回路６１は、第１段として直列接続されたＮチャネル型トランジスタＮ６１とＰチャネル型トランジスタＰ６１が設けられ、Ｐチャネル型トランジスタＰ６１のゲートに入力信号端子ＩＮが接続され、ソースに高位側電位ＶＨが接続される。Ｎチャネル型トランジスタＮ６１のソースには反転入力信号端子ＩＮＸが接続され、ゲートはＮチャネル型及びＰチャネル型トランジスタＮ６１、Ｐ６１のドレインに接続される。   The non-feedback type level shifter circuit 61 shown in FIG. 14D is provided with an N-channel transistor N61 and a P-channel transistor P61 connected in series as a first stage, and an input signal terminal IN is connected to the gate of the P-channel transistor P61. Are connected, and the higher potential VH is connected to the source. The inverting input signal terminal INX is connected to the source of the N-channel transistor N61, and the gate is connected to the drains of the N-channel and P-channel transistors N61 and P61.

また、第２段として直列接続されたＮチャネル型トランジスタＮ６２とＰチャネル型トランジスＰ６２が設けられ、反転入力信号端子ＩＮＸはＮチャネル型トランジスタＮ６２のソースに接続される。Ｎチャネル型及びＰチャネル型トランジスタＮ６２、Ｐ６２のゲートは共通接続され、かつＮチャネル型及びＰチャネル型トランジスタＮ６２、Ｐ６２のドレインに共通接続される。Ｐチャネル型トランジスタＰ６２のソースには高位側電位ＶＨが接続される。   Further, an N-channel transistor N62 and a P-channel transistor P62 connected in series are provided as the second stage, and the inverting input signal terminal INX is connected to the source of the N-channel transistor N62. The gates of the N-channel and P-channel transistors N62 and P62 are commonly connected, and are commonly connected to the drains of the N-channel and P-channel transistors N62 and P62. The high potential VH is connected to the source of the P-channel transistor P62.

また、第３段として直列接続されたＮチャネル型トランジスタＮ６３とＰチャネル型トランジスタＰ６３が設けられている。Ｎチャネル型トランジスタＮ６３のゲートは第１段のＮチャネル型トランジスタＮ６１とＰチャネル型トランジスタＰ６１のドレインに接続され、ソースは入力信号端子ＩＮに接続される。Ｐチャネル型トランジスタＰ６３のゲートは第２段のＮチャネル型トランジスタＮ６２とＰチャネル型トランジスタＰ６２のドレインに接続され、ソースには高位側電位ＶＨが接続される。   Further, an N-channel transistor N63 and a P-channel transistor P63 connected in series are provided as the third stage. The gate of the N-channel transistor N63 is connected to the drains of the first-stage N-channel transistor N61 and the P-channel transistor P61, and the source is connected to the input signal terminal IN. The gate of the P-channel transistor P63 is connected to the drains of the second-stage N-channel transistor N62 and the P-channel transistor P62, and the high potential VH is connected to the source.

図１４（ｅ）に示す非フィードバック型レベルシフタ回路７１は、３段のインバータ回路７２、７３、７４を接続し、反転出力信号ＯＵＴＸを出力するものである。   A non-feedback type level shifter circuit 71 shown in FIG. 14 (e) connects three stages of inverter circuits 72, 73, 74 and outputs an inverted output signal OUTX.

［実施形態４］
図１５のレベルシフタ回路１１０は、図２のフィードバック型レベルシフタ回路１１に図１４（ａ）の非フィードバック型レベルシフタ回路３１を組み合わせた例である。このレベルシフタ回路１１０は、実施形態１の実装端子３０３と走査線駆動回路３０１との間のレベルシフタ回路や、実施形態２のシフトレジスタ３１０と走査線２０１との間のレベルシフタ回路に適用できることもちろんである。 [Embodiment 4]
The level shifter circuit 110 in FIG. 15 is an example in which the non-feedback type level shifter circuit 31 in FIG. 14A is combined with the feedback type level shifter circuit 11 in FIG. The level shifter circuit 110 can be applied to the level shifter circuit between the mounting terminal 303 and the scanning line driving circuit 301 in the first embodiment and the level shifter circuit between the shift register 310 and the scanning line 201 in the second embodiment. .

このような実施形態１乃至４のレベルシフタ回路を用いた液晶表示装置によれば、レベルシフタ回路を構成するトランジスタのＶｔｈ変動に対する動作マージンが従来例より広いため、歩留まりが良好で信頼性が高いというメリットを有する。このため、携帯電話、ＰＤＡ、カーナビ、液晶テレビ、液晶モニター、デジタルカメラ、ビデオカメラなどの電子機器に搭載して使用すると周辺回路内蔵のため信頼性が高く外形が小さくできる上によりコストが安く製造できる。   According to the liquid crystal display device using the level shifter circuit of the first to fourth embodiments as described above, the operation margin with respect to the Vth fluctuation of the transistors constituting the level shifter circuit is wider than that of the conventional example, so that the yield is good and the reliability is high. Have For this reason, when mounted on an electronic device such as a mobile phone, PDA, car navigation system, liquid crystal television, liquid crystal monitor, digital camera, video camera, etc., it has a built-in peripheral circuit, so it is highly reliable and can be manufactured at a lower cost. it can.

［実施形態５］
図１６は実施形態１の図７のレベルシフタ回路１０１に代わるレベルシフタ回路１１１の構成例を示し、アクティブマトリクス基板や液晶表示装置に適用できるものである。 [Embodiment 5]
FIG. 16 shows a configuration example of a level shifter circuit 111 that replaces the level shifter circuit 101 of FIG. 7 of the first embodiment, and can be applied to an active matrix substrate or a liquid crystal display device.

第１のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１８は、直列接続されたＰチャネル型トランジスタとＮチャネル型トランジスタ（Ｐ８１、Ｎ８１）（Ｎ８２、Ｐ８２）が一対に形成される。一対のＰチャネル型トランジスタＰ８１、Ｐ８２のソースは高位側電位ＶＨの供給線に接続され、一対のＮチャネル型トランジスタＮ８１、Ｎ８２のソースは低側電位ＶＬの供給線に接続される。入力信号端子ＩＮは、Ｐチャネル型トランジスタＰ８２のゲートに接続され、反転入力信号端子ＩＮＸは、Ｐチャネル型トランジスタＰ８１のゲートに接続される。Ｐチャネル型トランジスタＰ８２とＮチャネル型トランジスタＮ８２のドレインはフィードバック型レベルシフタ回路１８の反転出力信号端子ＯＵＴＸに接続され、Ｐチャネル型トランジスタＰ８１とＮチャネル型トランジスタＮ８１のドレインは出力信号端子ＯＵＴに接続される。Ｎチャネル型トランジスタＮ８２のゲートにはフィードバック信号端子ＦＢが接続され、Ｎチャネル型トランジスタＮ８１のゲートには反転フィードバック信号端子ＦＢＸが接続される。   The feedback type level shifter circuit 18 constituting the first level shifter circuit includes a pair of P-channel transistors and N-channel transistors (P81, N81) (N82, P82) connected in series. The sources of the pair of P-channel transistors P81 and P82 are connected to the supply line of the high potential VH, and the sources of the pair of N-channel transistors N81 and N82 are connected to the supply line of the low potential VL. The input signal terminal IN is connected to the gate of the P-channel transistor P82, and the inverted input signal terminal INX is connected to the gate of the P-channel transistor P81. The drains of the P-channel transistor P82 and the N-channel transistor N82 are connected to the inverted output signal terminal OUTX of the feedback-type level shifter circuit 18, and the drains of the P-channel transistor P81 and the N-channel transistor N81 are connected to the output signal terminal OUT. The The feedback signal terminal FB is connected to the gate of the N-channel transistor N82, and the inverted feedback signal terminal FBX is connected to the gate of the N-channel transistor N81.

反転出力信号端子ＯＵＴＸは、駆動回路３０１または３０２に接続される一方、非フィードバック型レベルシフタ回路８１ｂの入力信号端子に接続される。この非フィードバック型レベルシフタ回路８１ｂは２段のインバータ回路８２ｂ、８３ｂで構成され、非フィードバック型レベルシフタ回路８１ｂの出力信号端子はフィードバック型レベルシフタ回路１８の反転フィードバック信号端子ＦＢＸに接続される。   The inverted output signal terminal OUTX is connected to the drive circuit 301 or 302, and is connected to the input signal terminal of the non-feedback type level shifter circuit 81b. The non-feedback type level shifter circuit 81b is composed of two stages of inverter circuits 82b and 83b, and the output signal terminal of the non-feedback type level shifter circuit 81b is connected to the inverted feedback signal terminal FBX of the feedback type level shifter circuit 18.

フィードバック型レベルシフタ回路１８の出力信号端子ＯＵＴは、駆動回路３０１または３０２に接続される一方、非フィードバック型レベルシフタ回路８１ａの入力信号端子に接続される。この非フィードバック型レベルシフタ回路８１ａは２段のインバータ回路８１ａ，８２ｂで構成され、非フィードバック型レベルシフタ回路８１ａの出力信号端子はフィードバック型レベルシフタ回路１８のフィードバック信号端子ＦＢに接続される。   The output signal terminal OUT of the feedback type level shifter circuit 18 is connected to the drive circuit 301 or 302, and is connected to the input signal terminal of the non-feedback type level shifter circuit 81a. The non-feedback type level shifter circuit 81a is composed of two stages of inverter circuits 81a and 82b, and the output signal terminal of the non-feedback type level shifter circuit 81a is connected to the feedback signal terminal FB of the feedback type level shifter circuit 18.

この構成により、非フィードバック型レベルシフタ回路８１ａ、８１ｂを挿入することで回路動作の安定化を図ることができる。   With this configuration, the circuit operation can be stabilized by inserting the non-feedback type level shifter circuits 81a and 81b.

ここで本実施形態５のレベルシフタ回路１１１を具体例として説明する。フィードバック型レベルシフタ回路１８及び非フィードバック型レベルシフタ回路８１ａ、８１ｂの全てのトランジスタのチャネル長は６μｍとした。フィードバック型レベルシフタ回路１８のＮチャネル型トランジスタＮ８１、Ｎ８２のチャネル幅は３０μｍ、フィードバック型レベルシフタ回路１８のＰチャネル型トランジスタＰ８１、Ｐ８２のチャネル幅は５０μｍとした。また、非フィードバック型レベルシフタ回路８１ａ、８１ｂの１段目のインバータ回路８２ａ、８２ｂのＮチャネル型トランジスタＮ９１、Ｎ９３のチャネル幅は５μｍ、Ｐチャネル型トランジスタＰ９１、Ｐ９３のチャネル幅は１０μｍとした。２段目のインバータ回路８３ａ、８３ｂのＮチャネル型トランジスタＮ９２、Ｎ９４のチャネル幅は１０μｍ、Ｐチャネル型トランジスタのＰ９２、Ｐ９４のチャネル幅は１５μｍとした。   Here, the level shifter circuit 111 of the fifth embodiment will be described as a specific example. The channel length of all the transistors of the feedback type level shifter circuit 18 and the non-feedback type level shifter circuits 81a and 81b was set to 6 μm. The channel widths of the N-channel transistors N81 and N82 of the feedback type level shifter circuit 18 are 30 μm, and the channel widths of the P-channel transistors P81 and P82 of the feedback type level shifter circuit 18 are 50 μm. The channel widths of the N-channel transistors N91 and N93 of the first-stage inverter circuits 82a and 82b of the non-feedback type level shifter circuits 81a and 81b are 5 μm, and the channel widths of the P-channel transistors P91 and P93 are 10 μm. The channel widths of the N-channel transistors N92 and N94 of the second-stage inverter circuits 83a and 83b are 10 μm, and the channel widths of the P-channel transistors P92 and P94 are 15 μm.

図１７は実施形態５のレベルシフタ回路１１１のシミュレーション結果を示すグラフである。前提とするトランジスタ特性は図４のグラフＡｎ（Ｎチャネル、Ｗ（チャネル幅）／Ｌ（チャネル長）＝１０／５）及びグラフＡｐ（Ｐチャネル、Ｗ／Ｌ＝１０／５）をＷ／Ｌサイズで規格化したものである。図１７のグラフＩＮは図１８で示すフィードバック型レベルシフタ回路１１ａの入力信号端子ＩＮに印加される０〜３Ｖの矩形波であり、反転入力信号端子ＩＮＸにはその逆相信号が入力される（図示しない）。図１７のグラフＯＵＴ３がフィードバック型レベルシフタ回路１８の出力信号端子ＯＵＴに出力される波形である。ここでフィードバック型レベルシフタ回路１８に供給される基準電位はＶＬ＝０Ｖ、ＶＨ＝９Ｖであるが、出力信号はＬＯＷ状態が２．８Ｖ（＝ＶＢ）、ＨＩＧＨ状態が８．９Ｖ（＝ＶＡ）の矩形波となっている。これはフィードバック型レベルシフタ回路１８で示されるような定常状態でも電流が流れ続けるタイプの回路では一般的な現象であって、パラメータの設定を変えてもＶＨ＝ＶＡ，ＶＬ＝ＶＢに完全に一致することはない。このＶＡ〜ＶＢレベルのＯＵＴ３信号を非フィードバック型レベルシフタ回路８１ａで示す第２のレベルシフタ回路で変換した後の信号が図１７のグラフＯＵＴ４で示す波形であり、ほぼＬＯＷ状態が０Ｖ（＝ＶＬ）、ＨＩＧＨ状態が９．０Ｖ（＝ＶＨ）のＶＨ〜ＶＬレベルの矩形波に変換されていることがわかる。このＶＨ〜ＶＬレベルに変換された信号がフィードバック型レベルシフタ回路１８のフィードバックＦＢ端子に入力されるため、トランジスタのＶｔｈシフトに対する動作マージンは増大する。非フィードバック型レベルシフタ回路８１ａで示すようなＣＭＯＳ（相補型）インバータ回路を使った構成の場合、トランジスタのＶｔｈシフトに対する動作マージンをより増大させるには、インバータ回路を構成するＰチャネル型トランジスタのチャネル幅（以下、ＷＰ）をＮチャネル型トランジスタのチャネル幅（以下、ＷＮ）に比べて大きくとる事が好ましい。   FIG. 17 is a graph showing a simulation result of the level shifter circuit 111 of the fifth embodiment. The assumed transistor characteristics are the graph An (N channel, W (channel width) / L (channel length) = 10/5) and the graph Ap (P channel, W / L = 10/5) in FIG. It is standardized by size. A graph IN in FIG. 17 is a rectangular wave of 0 to 3 V applied to the input signal terminal IN of the feedback type level shifter circuit 11a shown in FIG. 18, and the reverse phase signal is input to the inverting input signal terminal INX (illustrated). do not do). A graph OUT3 in FIG. 17 is a waveform output to the output signal terminal OUT of the feedback type level shifter circuit 18. Here, the reference potential supplied to the feedback type level shifter circuit 18 is VL = 0V and VH = 9V, but the output signal is 2.8V (= VB) in the LOW state and 8.9V (= VA) in the HIGH state. It is a square wave. This is a general phenomenon in a circuit in which a current continues to flow even in a steady state as shown by the feedback type level shifter circuit 18 and completely matches VH = VA and VL = VB even if the parameter setting is changed. There is nothing. The signal after the VA to VB level OUT3 signal is converted by the second level shifter circuit shown by the non-feedback type level shifter circuit 81a is the waveform shown by the graph OUT4 in FIG. 17, and the LOW state is almost 0V (= VL). It can be seen that the HIGH state is converted to a rectangular wave of VH to VL level of 9.0 V (= VH). Since the signal converted to the VH to VL level is input to the feedback FB terminal of the feedback type level shifter circuit 18, the operation margin for the Vth shift of the transistor increases. In the case of a configuration using a CMOS (complementary) inverter circuit as shown by the non-feedback type level shifter circuit 81a, in order to further increase the operation margin for the Vth shift of the transistor, the channel width of the P-channel transistor constituting the inverter circuit (Hereinafter referred to as WP) is preferably larger than the channel width (hereinafter referred to as WN) of the N-channel transistor.

図１８は、インバータ回路のＷＮとＷＰの比による動作の違いを示すグラフである。図１８はＣＭＯＳ型インバータ回路の入力電圧を横軸、出力電圧を縦軸にとったグラフであって、いずれもインバータ回路に繋ぐ電源はＶＨ＝９Ｖ，ＶＬ＝０Ｖである。ここでＷＰ＝ＷＮで示したグラフはＷＮとＷＰが同じ値（例えばＷＮ＝ＷＰ＝１０μｍ）のときの値である。一方、ＷＰ＞ＷＮはＷＮがＷＰより小さい場合（例えばＷＮ＝５μｍ、ＷＰ＝１０μｍ）、ＷＮ＞ＷＰはＷＰがＷＮより小さい場合（例えばＷＮ＝５μｍ、ＷＰ＝１０μｍ）のそれぞれのグラフである。一見してわかるようにＷＰ÷ＷＮの比が大きいほど右、すなわちインバータ回路の動作電圧が上がる方向へと出力グラフはシフトしていく。   FIG. 18 is a graph showing the difference in operation depending on the ratio of WN and WP of the inverter circuit. FIG. 18 is a graph with the horizontal axis representing the input voltage and the vertical axis representing the output voltage of the CMOS inverter circuit. In both cases, the power supply connected to the inverter circuit is VH = 9V and VL = 0V. Here, the graph indicated by WP = WN is a value when WN and WP have the same value (for example, WN = WP = 10 μm). On the other hand, WP> WN is a graph when WN is smaller than WP (for example, WN = 5 μm, WP = 10 μm), and WN> WP is a graph when WP is smaller than WN (for example, WN = 5 μm, WP = 10 μm). As can be seen at a glance, the output graph shifts to the right, that is, the direction in which the operating voltage of the inverter circuit increases as the ratio of WP ÷ WN increases.

図１８のＶＬ（ＩＮ）、ＶＨ（ＩＮ）で示した縦の点線が第１のレベルシフタ回路からの入力電位（それぞれ、ＨＩＧＨ電位時とＬＯＷ電位時に対応）である。各グラフとの交点が実施形態６の第２のレベルシフタ回路である非フィードバック型レベルシフタ回路８１ａ、８１ｂのトランジスタＮ９１とトランジスタＰ９１あるいはトランジスタＮ９３とトランジスタＰ９３で構成される入力段のインバータ回路８２ａ、８２ｂからの出力（図１６のＡ、Ｂで示されるノードの電位）となる。ここからＡ点、Ｂ点のノードの電位振幅をＶＨ−ＶＬに近づけるためにはＷＰを大きくとることが必要であることが理解できよう。ただし、実際にはＷＰ：ＷＮはデザイン最小ルール、回路面積、駆動能力バランスなどの観点からあまり大きな比にすることはできず、１．５〜４程度が好ましい。ここではＷＮ＝５μｍ（トランジスタＮ９１、トランジスタＮ９３のチャネル幅）、ＷＰ＝１０μｍ（トランジスタＰ９１、トランジスタＰ９３のチャネル幅）と設定した。なお、チャネル長はいずれも６μｍである。   Vertical dotted lines indicated by VL (IN) and VH (IN) in FIG. 18 are input potentials from the first level shifter circuit (corresponding to HIGH potential and LOW potential, respectively). From the inverter circuits 82a and 82b in the input stage composed of the transistors N91 and P91 or the transistors N93 and P93 of the non-feedback type level shifter circuits 81a and 81b, which are the second level shifter circuits of the sixth embodiment. (Node potentials indicated by A and B in FIG. 16). From this, it can be understood that it is necessary to increase WP in order to bring the potential amplitude of the node at points A and B close to VH−VL. However, in practice, WP: WN cannot be set to a very large ratio from the viewpoint of the minimum design rule, circuit area, drive capacity balance, etc., and is preferably about 1.5 to 4. Here, WN = 5 μm (channel widths of the transistors N91 and N93) and WP = 10 μm (channel widths of the transistors P91 and P93) were set. The channel length is 6 μm for all.

以上が実施形態５のトランジスタＮ９１、Ｐ９１あるいはトランジスタＮ９３、Ｐ９３で構成される入力段のインバータ回路８２ａ、８２ｂのＮチャネル型トランジスタとＰチャネル型トランジスタ比の最適化に関する説明である。しかしながら、ＷＰ：ＷＮの比が前述のとおり有限であるため、実際には図１６のＡ、Ｂで示されるノードの電位振幅は完全にＶＬ〜ＶＨレベルにならず、ＶＡ〜ＶＢレベルとの中間を示す。従って、後段のインバータ回路８３ａ、８３ｂ（トランジスタＮ９２とトランジスタＰ９２、トランジスタＮ９４とトランジスタＰ９４で構成されるインバータ回路）も同様にＷＰ＞ＷＮとする方が良い。インバータ回路が２段以上ある場合はその他のインバータ回路についても同様である。また、後段のインバータ回路ほど入力電位はＶＨ，ＶＬに近づいていくのでＷＰ÷ＷＮの比を後段ほど１に近づけることが好ましい。図１６のフィードバック型レベルシフタ回路１８のフィードバック信号端子ＦＢを変動する際のＲＩＳＥ／ＦＡＬＬの駆動能力のバランスから考えても合理的である。また、フィードバック型レベルシフタ回路１８のフィードバック信号端子ＦＢを十分な能力で駆動するためにはトランジスタＮ９２とトランジスタＰ９２あるいはトランジスタＮ９４とトランジスタＰ９４のＷ／Ｌ比はある程度大きくとる必要もある。これらの観点から、本実施形態５では図１６のトランジスタＮ９２とトランジスタＮ９４のチャネル幅を１０μｍ、トランジスタＰ９２とトランジスタＰ９４のチャネル幅を１５μｍと設定した。そして、チャネル長はいずれも６μｍである。   The above is the description regarding the optimization of the ratio of the N-channel transistor to the P-channel transistor in the inverter circuits 82a and 82b in the input stage composed of the transistors N91 and P91 or the transistors N93 and P93 of the fifth embodiment. However, since the ratio of WP: WN is finite as described above, in reality, the potential amplitude of the nodes indicated by A and B in FIG. 16 is not completely at the VL to VH level, and is intermediate between the VA to VB levels. Indicates. Therefore, it is better that the inverter circuits 83a and 83b in the subsequent stage (inverter circuit composed of the transistor N92 and the transistor P92, and the transistor N94 and the transistor P94) also satisfy WP> WN. When there are two or more inverter circuits, the same applies to other inverter circuits. Further, since the input potential approaches VH and VL as the inverter circuit at the later stage, it is preferable to make the ratio of WP ÷ WN closer to 1 at the later stage. It is also reasonable from the balance of RISE / FALL drive capability when the feedback signal terminal FB of the feedback type level shifter circuit 18 of FIG. 16 is varied. Further, in order to drive the feedback signal terminal FB of the feedback type level shifter circuit 18 with sufficient capacity, the W / L ratio of the transistor N92 and the transistor P92 or the transistor N94 and the transistor P94 needs to be increased to some extent. From these viewpoints, in the fifth embodiment, the channel widths of the transistors N92 and N94 in FIG. 16 are set to 10 μm, and the channel widths of the transistors P92 and P94 are set to 15 μm. Each channel length is 6 μm.

なお、本実施形態５では信頼性を考慮して各トランジスタＮ９１、Ｎ９３、Ｐ９１、Ｐ９３のチャネル長を変えずにチャネル幅を変えたが、チャネル幅でなくチャネル長を変更しても良い。この場合、Ｐチャネル型トランジスタのチャネル長＝ＬＰ、Ｎチャネル型トランジスタのチャネル長＝ＬＮとするとＬＰ＜ＬＮにする必要がある。また、チャネル幅とチャネル長を同時に変えても良い。この場合、ＷＰ÷ＬＰ＞ＷＮ÷ＬＮとする必要がある。   In the fifth embodiment, in consideration of reliability, the channel width is changed without changing the channel length of each of the transistors N91, N93, P91, and P93, but the channel length may be changed instead of the channel width. In this case, if the channel length of the P-channel transistor is LP and the channel length of the N-channel transistor is LN, it is necessary to satisfy LP <LN. Further, the channel width and the channel length may be changed at the same time. In this case, it is necessary to satisfy WP / LP> WN / LN.

このように、第１のレベルシフタ回路であるフィードバック型レベルシフタ回路からの出力信号の振幅中心が（ＶＨ＋ＶＬ）÷２より高い位置にあることが好ましい。すなわち第１のレベルシフタ回路からの出力信号のＬＯＷレベルをＶＡ、ＨＩＧＨレベルをＶＢ、第２のレベルシフタ回路である非フィードバック型レベルシフタ回路の基準電位最大値をＶＨ、最小値をＶＬとしたとき、ＶＨ−ＶＡ＜ＶＬ−ＶＢであった場合は第２のレベルシフタを構成する各インバータはＰチャネル型トランジスタのＷ／Ｌ比がＮチャネル型にトランジスタのＷ／Ｌに比べて大きくなるように構成することが好ましいのである。   Thus, it is preferable that the amplitude center of the output signal from the feedback type level shifter circuit which is the first level shifter circuit is at a position higher than (VH + VL) / 2. That is, when the LOW level of the output signal from the first level shifter circuit is VA, the HIGH level is VB, the reference potential maximum value of the non-feedback type level shifter circuit as the second level shifter circuit is VH, and the minimum value is VL, VH When -VA <VL-VB, each inverter constituting the second level shifter is configured so that the W / L ratio of the P-channel type transistor is N-channel type and larger than the W / L of the transistor. Is preferred.

一方、本実施形態５とは逆にＶＨ−ＶＡ＞ＶＬ−ＶＢの場合はＰチャネル型トランジスタのＷ／Ｌ比がＮチャネル型にトランジスタのＷ／Ｌに比べて小さくなるようにするべきであることは図１８等から容易に導き出せる。   On the other hand, in contrast to the fifth embodiment, when VH-VA> VL-VB, the W / L ratio of the P-channel transistor should be N-channel and smaller than the W / L of the transistor. This can be easily derived from FIG.

このように、第２のレベルシフタ回路の入力部にＣＭＯＳ型インバータ回路を用いると波形の非対称性の修正が容易であるという利点を持つ。また、出力部にＣＭＯＳ型インバータ回路を用いるとフィードバック信号端子ＦＢに入力する信号の駆動能力を容易に大きくでき、かつレベルシフタ回路内の他の回路から出力された波形の電位が基準電位に対し非対称的であっても容易に修正できる。本実施形態５では入力部と出力部のインバータ回路のみで第２のインバータ回路を構成しているが、間にさらにインバータ回路をはさんでもよいし、別の形式のレベルシフタ回路をはさんでもよい。   As described above, when a CMOS type inverter circuit is used for the input part of the second level shifter circuit, there is an advantage that correction of waveform asymmetry is easy. In addition, when a CMOS inverter circuit is used for the output section, the driving capability of the signal input to the feedback signal terminal FB can be easily increased, and the waveform potential output from other circuits in the level shifter circuit is asymmetric with respect to the reference potential. Can be easily corrected. In the fifth embodiment, the second inverter circuit is configured only by the inverter circuits of the input unit and the output unit. However, an inverter circuit may be further interposed therebetween, or another type of level shifter circuit may be interposed. .

この実施形態５では第１のレベルシフタ回路は０〜３Ｖ信号を２．８〜８．９Ｖ信号に昇圧しているので出力比は約２．０倍である。第２のレベルシフタ回路は２．８〜８．９Ｖ信号を最大で０〜９．０Ｖ信号に昇圧するので出力比は１．５未満である。このように第２のレベルシフタ回路の出力比は第１のレベルシフタ回路に比べて小さくすることが好ましい。一般的に出力比が小さいほどレベルシフタ回路の動作は速く、本実施形態５のシミュレーション結果によると第１のレベルシフタ回路である図１６のフィードバック型レベルシフタ回路１８の動作遅延は４０〜１００ナノ秒程度なのに対し、第２のレベルシフタ回路である非フィードバック型レベルシフタ回路８１ａ、８１ｂの動作遅延は２０ナノ秒未満である。   In the fifth embodiment, since the first level shifter circuit boosts the 0-3V signal to the 2.8-8.9V signal, the output ratio is about 2.0 times. Since the second level shifter circuit boosts the 2.8 to 8.9 V signal to the maximum 0 to 9.0 V signal, the output ratio is less than 1.5. Thus, it is preferable to make the output ratio of the second level shifter circuit smaller than that of the first level shifter circuit. In general, the smaller the output ratio, the faster the level shifter circuit operates. According to the simulation result of the fifth embodiment, the operation delay of the feedback type level shifter circuit 18 of FIG. 16 as the first level shifter circuit is about 40 to 100 nanoseconds. On the other hand, the operation delay of the non-feedback type level shifter circuits 81a and 81b which are the second level shifter circuits is less than 20 nanoseconds.

従って、第１のレベルシフタ回路の入力信号が変動して、出力信号が変動するまでの第１の動作と、第２のレベルシフタ回路から出力されるフィードバック信号端子ＦＢへの電位が変動し、第１のレベルシフタ回路の動作が安定するまでの第２の動作までの中間状態にあるタイムラグが短くなり、波形が崩れない。具体的には、第１動作は、図１６のフィードバック型レベルシフタ回路１８の入力信号端子ＩＮの入力信号が変動して、フィードバック型レベルシフタ回路１８の出力信号端子ＯＵＴの出力信号、反転出力信号端子ＯＵＴＸの出力信号が変動するまでの動作である。第２の動作は、非フィードバック型レベルシフタ回路８１ａ、８１ｂの出力信号端子の電位が変動し、フィードバック型レベルシフタ回路１８の動作が安定するまで動作である。   Therefore, the first operation until the output signal fluctuates when the input signal of the first level shifter circuit fluctuates, and the potential to the feedback signal terminal FB output from the second level shifter circuit fluctuates. The time lag in the intermediate state until the second operation until the operation of the level shifter circuit becomes stable is shortened, and the waveform does not collapse. Specifically, in the first operation, the input signal at the input signal terminal IN of the feedback type level shifter circuit 18 in FIG. 16 varies, and the output signal at the output signal terminal OUT of the feedback type level shifter circuit 18 and the inverted output signal terminal OUTX. Operation until the output signal fluctuates. The second operation is an operation until the potentials of the output signal terminals of the non-feedback type level shifter circuits 81a and 81b fluctuate and the operation of the feedback type level shifter circuit 18 is stabilized.

また、第２のレベルシフタ回路の動作遅延を短縮するためにはフィードバック端子ＦＢを駆動するに十分なだけの駆動能力以上に第２のレベルシフタ回路の駆動能力を高めない方がよい。具体的には図１６の各トランジスタＮ９２、Ｐ９２、Ｎ９４、Ｐ９４のチャネル幅を大きくとりすぎると非フィードバック型レベルシフタ回路８１ａ、８１ｂも動作遅延が大きくなりすぎてしまう。そのため、フィードバック型レベルシフタ回路１８の駆動能力、及び非フィードバック型レベルシフタ回路８１ａ、８１ｂの各トランジスタＮ９１、Ｐ９１、Ｎ９３、Ｐ９３のチャネル幅・チャネル長、フィードバック型レベルシフタ回路１８のフィードバック信号端子ＦＢ、反転フィードバック信号端子ＦＢＸの容量、すなわちトランジスタＮ８１、トランジスタＮ８２のチャネル幅・チャネル長とのバランスをとることが重要である。特に、容量はトランジスタＮ８１のゲート容量が占める。   In order to shorten the operation delay of the second level shifter circuit, it is better not to increase the drive capability of the second level shifter circuit beyond the drive capability sufficient to drive the feedback terminal FB. Specifically, if the channel widths of the transistors N92, P92, N94, and P94 in FIG. 16 are too large, the non-feedback type level shifter circuits 81a and 81b also have an excessively large operation delay. Therefore, the driving capability of the feedback type level shifter circuit 18, the channel width / channel length of each of the transistors N91, P91, N93, and P93 of the non-feedback type level shifter circuits 81a and 81b, the feedback signal terminal FB of the feedback type level shifter circuit 18, and the inverted feedback It is important to balance the capacitance of the signal terminal FBX, that is, the channel width and channel length of the transistors N81 and N82. In particular, the capacitance is occupied by the gate capacitance of the transistor N81.

［実施形態６］
図１９及び図２０は実施形態１における図７のレベルシフタ回路１０１に代わるレベルシフタ回路１１２の回路構成図を示し、アクティブマトリクス基板や液晶表示装置に適用できるものである。 [Embodiment 6]
19 and 20 show a circuit configuration diagram of a level shifter circuit 112 in place of the level shifter circuit 101 of FIG. 7 in the first embodiment, which can be applied to an active matrix substrate or a liquid crystal display device.

本実施形態６では前述した実施形態１乃至６と異なり第２のレベルシフタ回路にもフィードバック型のレベルシフタ回路を用いる点で相違する。   The sixth embodiment is different from the first to sixth embodiments in that a feedback type level shifter circuit is used for the second level shifter circuit.

図１９にレベルシフタ回路１１２の模式図を示す。第２のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１２ｂは、当該フィードバック型レベルシフタ回路１２ｂの出力信号端子ＯＵＴを第１及び第２のレベルシフタ回路のフィードバック型レベルシフタ回路１２ａ、１２ｂのフィードバック信号端子ＦＢに接続している。また、第２のレベルシフタ回路を構成するフィードバック型レベルシフタ回路１２ｂの反転出力信号端子ＯＵＴＸを第１及び第２のレベルシフタ回路のフィードバック型レベルシフタ回路１２ａ、１２ｂの反転フィードバック信号端子ＦＢＸに接続している。   FIG. 19 shows a schematic diagram of the level shifter circuit 112. The feedback type level shifter circuit 12b constituting the second level shifter circuit connects the output signal terminal OUT of the feedback type level shifter circuit 12b to the feedback signal terminal FB of the feedback type level shifter circuits 12a and 12b of the first and second level shifter circuits. is doing. Further, the inverted output signal terminal OUTX of the feedback type level shifter circuit 12b constituting the second level shifter circuit is connected to the inverted feedback signal terminals FBX of the feedback type level shifter circuits 12a and 12b of the first and second level shifter circuits.

図２０にその具体的な回路構成図を示す。第１レベルシフタ回路１２ａは図１２の第１レベルシフタ回路１２と同じ構成である。第２レベルシフタ回路１２ｂは、図１６で示す第１レベルシフタ回路１８の構成と同じであるので、詳細な説明は省略する。この実施形態６では第２のレベルシフタ回路もフィードバック型レベルシフタ回路であるため、非常に大きな出力比を得やすいという特徴がある。本実施形態６のような構成でも第２のレベルシフタ回路の動作が十分速いことが必要となるので、第１のレベルシフタ回路に比べて高速動作するような回路構成としている。このような構成により、入力振幅≦３Ｖ、ＶＨ−ＶＬ≧１０Ｖのように３〜４倍以上の出力比を得ることができる。   FIG. 20 shows a specific circuit configuration diagram thereof. The first level shifter circuit 12a has the same configuration as the first level shifter circuit 12 of FIG. Since the second level shifter circuit 12b has the same configuration as that of the first level shifter circuit 18 shown in FIG. 16, detailed description thereof is omitted. In the sixth embodiment, since the second level shifter circuit is also a feedback type level shifter circuit, it is easy to obtain a very large output ratio. Even in the configuration of the sixth embodiment, it is necessary that the operation of the second level shifter circuit is sufficiently fast. Therefore, the circuit configuration is configured to operate at a higher speed than the first level shifter circuit. With such a configuration, an output ratio of 3 to 4 times or more can be obtained, such as input amplitude ≦ 3V and VH−VL ≧ 10V.

［電子機器の実施形態］
以下、本発明に係る電子機器を実施形態を挙げて説明する。なお、この実施形態は本発明の一例を示すものであり、本発明はこの実施形態に限定されるものではない。 [Embodiment of Electronic Device]
Hereinafter, an electronic device according to the present invention will be described with reference to embodiments. In addition, this embodiment shows an example of this invention and this invention is not limited to this embodiment.

図２１は、本発明に係る電子機器の一実施形態を示している。ここに示す電子機器は、液晶表示装置７８１と、これを制御する制御回路７８０とを有する。制御回路７８０は、表示情報処理回路７８５、電源回路７８６、タイミングジェネレータ７８７及び表示情報出力源７８８によって構成される。そして、液晶表示装置７８１は液晶パネル７８２、照明装置７８４及び駆動回路７８３を有する。   FIG. 21 shows an embodiment of an electronic apparatus according to the invention. The electronic device shown here includes a liquid crystal display device 781 and a control circuit 780 that controls the liquid crystal display device 781. The control circuit 780 includes a display information processing circuit 785, a power supply circuit 786, a timing generator 787, and a display information output source 788. The liquid crystal display device 781 includes a liquid crystal panel 782, a lighting device 784, and a driving circuit 783.

表示情報出力源７８８は、ＲＡＭ(Random Access Memory)等といったメモリや、各種ディスク等といったストレージユニットや、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ７８７により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路７８５に供給する。   The display information output source 788 includes a memory such as a RAM (Random Access Memory), a storage unit such as various disks, a tuning circuit that tunes and outputs a digital image signal, and various clock signals generated by the timing generator 787. The display information processing circuit 785 supplies display information such as an image signal in a predetermined format based on the above.

次に、表示情報処理回路７８５は、増幅・反転回路や、ローテーション回路や、ガンマ補正回路や、クランプ回路等といった周知の回路を多数備え、入力した表示情報の処理を実行して、画像信号をクロック信号ＣＬＫと共に駆動回路７８３へ供給する。ここで、駆動回路７８３は、走査線駆動回路やデータ線駆動回路と共に、検査回路等を総称したものである。また、電源回路７８６は、上記の各構成要素に所定の電源電圧を供給する。液晶表示装置７８１は、例えば、図６に示した液晶表示装置を用いて構成できる。   Next, the display information processing circuit 785 includes a number of well-known circuits such as an amplification / inversion circuit, a rotation circuit, a gamma correction circuit, a clamp circuit, and the like, executes processing of input display information, and outputs an image signal. It is supplied to the drive circuit 783 together with the clock signal CLK. Here, the drive circuit 783 is a general term for an inspection circuit and the like together with the scanning line drive circuit and the data line drive circuit. The power supply circuit 786 supplies a predetermined power supply voltage to each of the above components. The liquid crystal display device 781 can be configured using, for example, the liquid crystal display device shown in FIG.

本発明は前述の実施の形態に限定されるものではなく、第１のレベルシフタ回路として種々のフィードバック型のレベルシフタ回路からどのような回路構成を採用してもよく、第２のレベルシフタ回路として種々のレベルシフタからどのような回路構成を採用してもよく、両者のあらゆる組合せで回路を構成して差し支えない。   The present invention is not limited to the above-described embodiment, and any circuit configuration from various feedback type level shifter circuits may be employed as the first level shifter circuit, and various types of second level shifter circuits may be employed. Any circuit configuration may be adopted from the level shifter, and the circuit may be configured by any combination of both.

また、応用製品としてはＬＣＤのみならず周辺駆動回路を内蔵したＥＬなど他のディスプレイに用いてもよい。また、ディスプレイのみならず絶縁基板上のＴＦＴを集積した各種ＩＣ等に応用可能であるし、ＴＦＴでなくともＶｔｈシフトが生じるプロセスで製造したあらゆる半導体装置のレベルシフタに応用可能であって、絶縁基板上に形成したトランジスタでなく単結晶Ｓｉウェハー上に形成したトランジスタ回路などに応用しても良い。   In addition, the applied product may be used not only for the LCD but also for other displays such as an EL incorporating a peripheral drive circuit. Moreover, it can be applied not only to displays but also to various ICs that integrate TFTs on insulating substrates, and can be applied to level shifters of any semiconductor device manufactured by a process that causes a Vth shift without using TFTs. You may apply to the transistor circuit etc. which were formed on the single crystal Si wafer instead of the transistor formed on the top.

また、液晶表示装置として実施例のような透過型で無く反射型や半透過型としてもよいし、直視型で無く投影用のライトバルブとしてもよい。液晶モードもＴＮモードのみならず、ＩＰＳモード、ＶＡ（垂直配向）モード、ＯＣＢモード、その他の各モードであっても一向に差し支えない。   Further, the liquid crystal display device may be a reflection type or a semi-transmission type instead of the transmission type as in the embodiment, or may be a projection light valve instead of the direct view type. The liquid crystal mode is not limited to the TN mode but may be IPS mode, VA (vertical alignment) mode, OCB mode, and other modes.

本発明の実施形態１を示すレベルシフタ回路の模式図である。It is a schematic diagram of the level shifter circuit showing Embodiment 1 of the present invention. 本発明の実施形態１を示すレベルシフタ回路の構成図である。It is a block diagram of the level shifter circuit which shows Embodiment 1 of this invention. 本発明の実施形態１の対比例を示すレベルシフタ回路の構成図である。It is a block diagram of the level shifter circuit which shows the contrast of Embodiment 1 of this invention. 本発明の実施形態１のシミュレーションに用いたＴＦＴ特性を示すグラフである。It is a graph which shows the TFT characteristic used for the simulation of Embodiment 1 of this invention. 本発明の実施形態１のレベルシフタ回路と対比例のレベルシフタ回路の出力信号波形を示すグラフである。It is a graph which shows the output signal waveform of the level shifter circuit in contrast with the level shifter circuit of Embodiment 1 of this invention. 本発明の実施形態１における液晶表示装置の構成図である。It is a block diagram of the liquid crystal display device in Embodiment 1 of this invention. 本発明のアクティブマトリクス基板のブロック図である。It is a block diagram of the active matrix substrate of the present invention. 本発明のアクティブマトリクス回路を示す図である。It is a figure which shows the active matrix circuit of this invention. 本発明の実施形態１の変形例を示すレベルシフタ回路の構成図である。It is a block diagram of the level shifter circuit which shows the modification of Embodiment 1 of this invention. 本発明の実施形態２の走査線駆動回路を示す図である。It is a figure which shows the scanning line drive circuit of Embodiment 2 of this invention. 本発明の実施形態２を示すレベルシフタ回路の模式図である。It is a schematic diagram of the level shifter circuit showing Embodiment 2 of the present invention. 本発明の実施形態２を示すレベルシフタ回路の構成図である。It is a block diagram of the level shifter circuit which shows Embodiment 2 of this invention. 本発明の実施形態３を示すレベルシフタ回路の模式図である。It is a schematic diagram of the level shifter circuit showing Embodiment 3 of the present invention. 本発明の実施形態４を示すレベルシフタ回路の構成図である。It is a block diagram of the level shifter circuit which shows Embodiment 4 of this invention. 本発明の実施形態５を示すレベルシフタ回路の構成図である。It is a block diagram of the level shifter circuit which shows Embodiment 5 of this invention. 本発明の実施形態６を示すレベルシフタ回路の構成図である。It is a block diagram of the level shifter circuit which shows Embodiment 6 of this invention. 本発明の実施形態６におけるレベルシフタ回路の出力信号波形を示すグラフである。It is a graph which shows the output signal waveform of the level shifter circuit in Embodiment 6 of this invention. 本発明の実施形態６におけるインバータ特性を示すグラフである。It is a graph which shows the inverter characteristic in Embodiment 6 of this invention. 本発明の実施形態７を示すレベルシフタ回路の模式図である。It is a schematic diagram of the level shifter circuit showing Embodiment 7 of the present invention. 本発明の実施形態７を示すレベルシフタ回路の構成図である。It is a block diagram of the level shifter circuit which shows Embodiment 7 of this invention. 本発明の電子機器の実施形態を示すブロック図である。It is a block diagram which shows embodiment of the electronic device of this invention. 従来のレベルシフタ回路を示す構成図である。It is a block diagram which shows the conventional level shifter circuit. 従来のレベルシフタ回路を示す構成図である。It is a block diagram which shows the conventional level shifter circuit. 従来のレベルシフタ回路の出力信号波形を示すグラフである。It is a graph which shows the output signal waveform of the conventional level shifter circuit.

符号の説明Explanation of symbols

１１、１２、１４〜１８：フィードバック型レベルシフタ回路
２１〜２６、３１、４１、５１、６１、７１、８１：非フィードバック型レベルシフタ回路
１０１〜１１２、３１２：レベルシフタ回路
２００：アクティブマトリクス基板
２０１：走査線
２０２：データ線
３０１：走査線駆動回路
３０２：データ線駆動回路
３０３：実装端子
３０５：コモン電極電位入力信号端子
３１０：シフトレジスタ回路 11, 12, 14-18: Feedback type level shifter circuits 21-26, 31, 41, 51, 61, 71, 81: Non-feedback type level shifter circuits 101-112, 312: Level shifter circuit 200: Active matrix substrate 201: Scan line 202: Data line 301: Scan line driving circuit 302: Data line driving circuit 303: Mounting terminal
305: Common electrode potential input signal terminal 310: Shift register circuit

Claims (15)

入力信号が入力される入力信号端子と、前記入力信号より相対的に大きな振幅を有する出力信号を出力する出力信号端子と、フィードバック信号が入力されるフィードバック信号端子を有する第１のレベルシフタ回路と、
入力信号が入力される入力信号端子と、前記入力信号より相対的に大きな振幅を有する出力信号を出力する出力信号端子とを有する第２のレベルシフタ回路とからなり、
前記第１のレベルシフタ回路の前記出力信号端子は前記第２のレベルシフタ回路の前記入力信号端子に接続され、
前記第１のレベルシフタ回路の前記フィードバック信号端子は前記第２のレベルシフタ回路の前記出力信号端子に接続されてなることを特徴とするレベルシフタ回路。 An input signal terminal to which an input signal is input; an output signal terminal that outputs an output signal having a relatively larger amplitude than the input signal; and a first level shifter circuit having a feedback signal terminal to which a feedback signal is input;
A second level shifter circuit having an input signal terminal to which an input signal is input and an output signal terminal for outputting an output signal having a relatively larger amplitude than the input signal;
The output signal terminal of the first level shifter circuit is connected to the input signal terminal of the second level shifter circuit;
The level shifter circuit, wherein the feedback signal terminal of the first level shifter circuit is connected to the output signal terminal of the second level shifter circuit. 複数の基準電位配線が前記第１のレベルシフタ回路および前記第２のレベルシフタ回路に接続されてなり、
前記第１のレベルシフタに接続された前記複数の基準電位配線に与えられる基準電位のうち、最大の値をＶ１Ｈ、最小の値をＶ１Ｌとし、
前記第２のレベルシフタに接続された前記複数の基準電位配線に与えられる基準電位のうち、最大の値をＶ２Ｈ、最小の値をＶ２Ｌとしたとき、
前記Ｖ１Ｈと前記Ｖ２Ｈは略等しく、かつ前記Ｖ１Ｌと前記Ｖ２Ｌも略等しいことを特徴とする請求項１に記載のレベルシフタ回路。 A plurality of reference potential wirings are connected to the first level shifter circuit and the second level shifter circuit,
Of the reference potentials applied to the plurality of reference potential wirings connected to the first level shifter, the maximum value is V1H and the minimum value is V1L.
Of the reference potentials applied to the plurality of reference potential wirings connected to the second level shifter, when the maximum value is V2H and the minimum value is V2L,
2. The level shifter circuit according to claim 1, wherein the V1H and the V2H are substantially equal, and the V1L and the V2L are also substantially equal. 前記第２のレベルシフタ回路は前記第１のレベルシフタ回路に比べ、入力信号の反転時に出力信号が反転する遅延時間が短いことを特徴とする請求項１または請求項２に記載のレベルシフタ回路。   3. The level shifter circuit according to claim 1, wherein the second level shifter circuit has a shorter delay time in which the output signal is inverted when the input signal is inverted than the first level shifter circuit. 4. 前記第２のレベルシフタ回路は、チャネル幅がＷ１、チャネル長がＬ１を有するＮチャネル電界効果型トランジスタでなる第１のトランジスタと、チャネル幅がＷ２、チャネル長がＬ２を有するＰチャネル電界効果型トランジスタでなる第２のトランジスタとを有し、
前記第２のレベルシフタ回路の前記出力信号端子は前記第１のトランジスタのドレイン電極と前記第２のトランジスタのドレイン電極とにそれぞれ電気的に接続されてなり、
前記第１のトランジスタのゲート電極と前記の第２のトランジスタのゲート電極は同一のノードに電気的に接続されてなり、
前記第１のトランジスタのソース電極は前記第２のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されてなり、
前記第２のトランジスタのソース電極は前記第２のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されてなることを特徴とする請求項１から３のいずれか一項に記載のレベルシフタ回路。 The second level shifter circuit includes a first transistor composed of an N-channel field effect transistor having a channel width of W1 and a channel length of L1, and a P-channel field effect transistor having a channel width of W2 and a channel length of L2. A second transistor comprising:
The output signal terminal of the second level shifter circuit is electrically connected to the drain electrode of the first transistor and the drain electrode of the second transistor, respectively.
The gate electrode of the first transistor and the gate electrode of the second transistor are electrically connected to the same node,
A source electrode of the first transistor is electrically connected to one of the plurality of reference potential wirings supplied to the second level shifter;
4. The source electrode of the second transistor is electrically connected to one of the plurality of reference potential wirings supplied to the second level shifter. The level shifter circuit described in 1. 前記第２のレベルシフタ回路は、Ｎチャネル電界効果型トランジスタであってチャネル幅がＷ３であってチャネル長がＬ３である第３のトランジスタと、Ｐチャネル電界効果型トランジスタであってチャネル幅がＷ４であって、チャネル長がＬ４である第４のトランジスタを有してなり、
前記第２のレベルシフタ回路の前記入力信号端子は前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極にそれぞれ電気的に接続されてなり、
前記第３のトランジスタのドレイン電極と前記第４のトランジスタのドレイン電極は同一のノードに電気的に接続されてなり、
前記第３のトランジスタのソース電極は前記第４のレベルシフタに供給される前記複数の基準電位配線の一つに電気的に接続されてなり、
前記第３のトランジスタのソース電極は前記第４のレベルシフタに供給される前記複数の基準電位の一つに電気的に接続されてなることを特徴とする請求項１から４のいずれか一項に記載のレベルシフタ回路。 The second level shifter circuit is an N-channel field effect transistor having a channel width of W3 and a channel length of L3, and a P-channel field effect transistor having a channel width of W4. A fourth transistor having a channel length of L4;
The input signal terminal of the second level shifter circuit is electrically connected to the gate electrode of the third transistor and the gate electrode of the fourth transistor, respectively.
The drain electrode of the third transistor and the drain electrode of the fourth transistor are electrically connected to the same node,
A source electrode of the third transistor is electrically connected to one of the plurality of reference potential wirings supplied to the fourth level shifter;
5. The source electrode of the third transistor is electrically connected to one of the plurality of reference potentials supplied to the fourth level shifter. 6. The level shifter circuit described. 前記第１のレベルシフタ回路の前記出力信号がＨＩＧＨ状態である時の電位をＶＡ、ＬＯＷ状態である時の電位をＶＢとし、前記第２のレベルシフタ回路に供給される複数の基準電位のうち最低電位の値をＶＬ、最高電位の値をＶＨとしたときに、
ＶＨ−ＶＡ＞ＶＢ−ＶＬを満たし、
Ｗ１÷Ｌ１＞Ｗ２÷Ｌ２またはＷ３÷Ｌ３＞Ｗ４÷Ｌ４の少なくとも一方を満たすことを特徴とする請求項４または５に記載のレベルシフタ回路。 The potential when the output signal of the first level shifter circuit is in the HIGH state is VA, the potential when the output signal is in the LOW state is VB, and the lowest potential among the plurality of reference potentials supplied to the second level shifter circuit. When the value of VL is VL and the value of the maximum potential is VH,
VH-VA> VB-VL is satisfied,
6. The level shifter circuit according to claim 4, wherein at least one of W1 ÷ L1> W2 ÷ L2 or W3 ÷ L3> W4 ÷ L4 is satisfied. 前記第１のレベルシフタ回路の出力信号端子に出力される信号のＨＩＧＨ状態電位をＶＡ、ＬＯＷ状態電位をＶＢとし、前記第２のレベルシフタ回路に供給される複数の基準電位のうち最低電位の値をＶＬ、最高電位の値をＶＨとしたときに、
ＶＨ−ＶＡ＜ＶＢ−ＶＬを満たし、
Ｗ１÷Ｌ１＜Ｗ２÷Ｌ２またはＷ３÷Ｌ３＜Ｗ４÷Ｌ４の少なくとも一方を満たすことを特徴とする請求項４または５に記載のレベルシフタ回路。 The HIGH state potential of the signal output to the output signal terminal of the first level shifter circuit is VA, the LOW state potential is VB, and the lowest potential value among the plurality of reference potentials supplied to the second level shifter circuit is set. When VL and the maximum potential value are VH,
VH-VA <VB-VL is satisfied,
6. The level shifter circuit according to claim 4, wherein at least one of W1 ÷ L1 <W2 ÷ L2 or W3 ÷ L3 <W4 ÷ L4 is satisfied. Ｗ１＞Ｗ３、Ｌ１＜Ｌ３、Ｗ２＞Ｗ３、Ｌ２＞Ｌ３の少なくともいずれか一つを満たすことを特徴とする請求項４から７のいずれか一項に記載のレベルシフタ回路。   The level shifter circuit according to any one of claims 4 to 7, wherein at least one of W1> W3, L1 <L3, W2> W3, and L2> L3 is satisfied. （Ｗ３÷Ｌ３）÷（Ｗ４÷Ｌ４）より（Ｗ１÷Ｌ１）÷（Ｗ２÷Ｌ２）の方がより１に近いことを特徴とする請求項４から７のいずれか一項に記載のレベルシフタ回路。   8. The level shifter circuit according to claim 4, wherein (W1 ÷ L1) ÷ (W2 ÷ L2) is closer to 1 than (W3 ÷ L3) ÷ (W4 ÷ L4). . 前記第１のレベルシフタ回路の前記出力信号の振幅を前記第１のレベルシフタ回路の前記入力信号の振幅で割った値で定義される前記第１のレベルシフタ回路の出力比は、前記第２のレベルシフタ回路の前記出力信号の振幅を前記第２のレベルシフタ回路の前記入力信号の振幅で割った値で定義される前記第２のレベルシフタ回路の出力比より大きいことを特徴とする請求項１から９のいずれか一項に記載のレベルシフタ回路。   An output ratio of the first level shifter circuit defined by a value obtained by dividing the amplitude of the output signal of the first level shifter circuit by the amplitude of the input signal of the first level shifter circuit is the second level shifter circuit. 10. The output ratio of the second level shifter circuit defined by a value obtained by dividing the amplitude of the output signal of the second level shifter circuit by the amplitude of the input signal of the second level shifter circuit. A level shifter circuit according to claim 1. 前記第２のレベルシフタ回路はフィードバック信号端子を有し、前記第２のレベルシフタ回路の前記フィードバック信号端子は前記第２のレベルシフタ回路の出力信号端子に接続されてなることを特徴とする請求項１から１０のいずれか一項に記載のレベルシフタ回路。   2. The second level shifter circuit has a feedback signal terminal, and the feedback signal terminal of the second level shifter circuit is connected to an output signal terminal of the second level shifter circuit. The level shifter circuit according to claim 10. 前記第１レベルシフタ回路及び前記第２レベルシフタ回路は、多結晶シリコンを能動層とするトランジスタ素子によって構成される請求項１から請求項１１のいずれか一項に記載のレベルシフタ回路。   The level shifter circuit according to any one of claims 1 to 11, wherein the first level shifter circuit and the second level shifter circuit are configured by transistor elements having polycrystalline silicon as an active layer. 絶縁基板上にアクティブマトリクス回路に請求項１から１２に記載のレベルシフタ回路を備えることを特徴とするアクティブマトリクス基板。   An active matrix substrate comprising the level shifter circuit according to claim 1 in an active matrix circuit on an insulating substrate. 請求項１３に記載のアクティブマトリクス基板を備えたことを特徴とする電気光学装置。   An electro-optical device comprising the active matrix substrate according to claim 13. 請求項１４に記載の電気光学装置を備えたことを特徴とする電子機器。
An electronic apparatus comprising the electro-optical device according to claim 14.
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