JP2006253815A - Circuit device system and configuration method - Google Patents

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JP2006253815A JP2005064168A JP2005064168A JP2006253815A JP 2006253815 A JP2006253815 A JP 2006253815A JP 2005064168 A JP2005064168 A JP 2005064168A JP 2005064168 A JP2005064168 A JP 2005064168A JP 2006253815 A JP2006253815 A JP 2006253815A
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Eiji Sawa
英二 澤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit device system upsizing of a circuit board of which can be avoided, wherein circuit information can quickly be loaded to a circuit device and the effect of noise is hardly received at loading of the circuit information and to provide a configuration method. <P>SOLUTION: A loader circuit for sequentially loading the circuit information to each PLD via each PLD is sequentially configured to each PLD on the basis of the circuit information. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、任意の回路のコンフィギュレーションが可能な複数の回路デバイスを備えた回路デバイスシステム、およびその各回路デバイスに対するコンフィギュレーション方法に関する。   The present invention relates to a circuit device system including a plurality of circuit devices capable of configuring an arbitrary circuit, and a configuration method for each circuit device.

入力される回路情報に応じた任意の回路の生成いわゆるコンフィギュレーションが可能な回路デバイスが知られている（例えば特許文献１，２，３）。この回路デバイスは、ＰＬＤ（プログラマブル・ロジック・デバイス）と称され、図８に示すようなＲＯＭによるコンフィギュレーション、あるいは図９に示すようなホストコンピュータによるコンフィギュレーションが施される。   2. Description of the Related Art Circuit devices capable of generating an arbitrary circuit according to input circuit information, so-called configuration, are known (for example, Patent Documents 1, 2, and 3). This circuit device is called a PLD (programmable logic device), and is configured by a ROM as shown in FIG. 8 or by a host computer as shown in FIG.

図８のＲＯＭによるコンフィギュレーションでは、回路基板６０に、複数のＰＬＤ１〜ＰＬＤ６、および複数のＲＯＭ（リード・オンリ・メモリ）６１，６２，６３が搭載される。ＰＬＤ１は、ＲＯＭ６１に記憶されている回路情報がローディング（入力）されることにより、コンフィギュレーションされる。ＰＬＤ２，ＰＬＤ３は、ＲＯＭ６２に記憶されている回路情報がローディングされることにより、コンフィギュレーションされる。ＰＬＤ４，ＰＬＤ５，ＰＬＤ６は、ＲＯＭ６３に記憶されている回路情報がローディングされることにより、コンフィギュレーションされる。各ＲＯＭと各ＰＬＤとの間には、それぞれローディング用の配線パターン６４が形成されている。   In the configuration using the ROM of FIG. 8, a plurality of PLD1 to PLD6 and a plurality of ROMs (Read Only Memory) 61, 62, 63 are mounted on the circuit board 60. The PLD 1 is configured by loading (inputting) circuit information stored in the ROM 61. PLD 2 and PLD 3 are configured by loading circuit information stored in ROM 62. PLD4, PLD5, and PLD6 are configured by loading circuit information stored in ROM63. A wiring pattern 64 for loading is formed between each ROM and each PLD.

図９のホストコンピュータによるコンフィギュレーションでは、回路基板６０に、複数のＰＬＤ１〜ＰＬＤ６、およびローディング用の補助回路７１が搭載される。補助回路７１は、インタフェース回路（Ｉ／Ｆ）およびローダー回路を有し、回路基板６０の外のホストコンピュータ７０から発せられる回路情報をインタフェース回路を介して取り込み、取り込んだ回路情報をローダー回路によって各ＰＬＤに順次にローディングする。このローディング用の配線パターン７２が、補助回路７１と各ＰＬＤとの間に形成されている。
特開平４−２２７１１６号公報 特開平８−５０３１１１号公報 特開平１１−６８５５０号公報 In the configuration by the host computer of FIG. 9, a plurality of PLD1 to PLD6 and an auxiliary circuit 71 for loading are mounted on the circuit board 60. The auxiliary circuit 71 includes an interface circuit (I / F) and a loader circuit. The auxiliary circuit 71 takes in circuit information issued from the host computer 70 outside the circuit board 60 via the interface circuit, and the fetched circuit information is received by the loader circuit. Load sequentially into the PLD. The wiring pattern 72 for loading is formed between the auxiliary circuit 71 and each PLD.
JP-A-4-227116 JP-A-8-503111 JP 11-68550 A

図８のＲＯＭによるコンフィギュレーションでは、各ＰＬＤが搭載されている回路基板２０に、数個のＲＯＭを搭載するためのスペースを確保しなければならない。このため、回路基板２０が大型化するという問題がある。   In the configuration using the ROM shown in FIG. 8, a space for mounting several ROMs must be secured on the circuit board 20 on which each PLD is mounted. For this reason, there exists a problem that the circuit board 20 enlarges.

図９のホストコンピュータによるコンフィギュレーションでは、補助回路７１と各ＰＬＤとを結ぶ配線パターン７２が長くなってしまう。とくに、配線パターン７２の長さは、ＰＬＤの搭載数が多いほど、増大する。配線パターン７２が長いと、回路情報のローディングに時間的な制限を生じたり、ローディング時にノイズの影響を受け易いという問題がある。   In the configuration by the host computer of FIG. 9, the wiring pattern 72 connecting the auxiliary circuit 71 and each PLD becomes long. In particular, the length of the wiring pattern 72 increases as the number of PLDs mounted increases. If the wiring pattern 72 is long, there is a problem that loading of circuit information is limited in terms of time or is easily affected by noise during loading.

この発明は、上記の事情を考慮したもので、回路基板の大型化を回避することができ、しかも回路デバイスに対する回路情報の迅速なローディングを可能とするとともに、回路情報のローディング時にノイズの影響を受け難い回路デバイスシステムおよびコンフィギュレーション方法を提供することを目的としている。   In consideration of the above circumstances, the present invention can avoid an increase in the size of a circuit board, and can quickly load circuit information into a circuit device, and can also reduce the influence of noise when loading circuit information. An object of the present invention is to provide a circuit device system and a configuration method which are difficult to receive.

請求項１に係る発明の回路デバイスシステムは、入力される回路情報に応じた任意の回路のコンフィギュレーションが可能な複数の回路デバイスと、上記回路情報に応じて各回路デバイスに順次にコンフィギュレーションされ、同回路情報を各回路デバイスを通じてその各回路デバイスに順繰りにローディングするローダー回路と、備えている。   The circuit device system of the invention according to claim 1 is configured in such a manner that a plurality of circuit devices capable of configuring an arbitrary circuit according to input circuit information and each circuit device are sequentially configured according to the circuit information. And a loader circuit that sequentially loads the circuit information to each circuit device through each circuit device.

請求項２に係る発明の回路デバイスシステムは、入力される回路情報に応じた任意の回路のコンフィギュレーションが可能な複数の回路デバイスと、これら回路デバイスが搭載された複数の回路基板と、上記回路情報に応じて各回路デバイスに順次にコンフィギュレーションされ、同回路情報を各回路デバイスおよび各回路基板を通じて各回路デバイスに順繰りにローディングするローダー回路と、備えている。   A circuit device system according to a second aspect of the present invention includes a plurality of circuit devices capable of configuring an arbitrary circuit according to input circuit information, a plurality of circuit boards on which these circuit devices are mounted, and the circuit A loader circuit configured to sequentially configure each circuit device in accordance with information and sequentially load the circuit information to each circuit device through each circuit device and each circuit board.

請求項３に係る発明のコンフィギュレーション方法は、入力される回路情報に応じた任意の回路のコンフィギュレーションが可能な複数の回路デバイスを備えたものにおいて、回路情報を各回路デバイスを通じてその各回路デバイスに順繰りにローディングするためのローダー回路を、同回路情報により、各回路デバイスに順次にコンフィギュレーションする。   According to a third aspect of the present invention, there is provided a configuration method comprising: a plurality of circuit devices capable of configuring an arbitrary circuit in accordance with input circuit information. A loader circuit for sequentially loading is sequentially configured in each circuit device based on the circuit information.

請求項４に係る発明のコンフィギュレーション方法は、入力される回路情報に応じた任意の回路のコンフィギュレーションが可能な複数の回路デバイスを備え、これら回路デバイスを複数の回路基板に搭載したものにおいて、回路情報を各回路デバイスおよび各回路基板を通じて各回路デバイスに順繰りにローディングするためのローダー回路を、同回路情報により、各回路デバイスに順次にコンフィギュレーションする。   The configuration method of the invention according to claim 4 includes a plurality of circuit devices capable of configuring an arbitrary circuit according to input circuit information, and mounting these circuit devices on a plurality of circuit boards. A loader circuit for sequentially loading circuit information into each circuit device through each circuit device and each circuit board is sequentially configured in each circuit device based on the circuit information.

この発明によれば、回路基板の大型化を回避することができ、しかも回路デバイスに対する回路情報の迅速なローディングを可能とするとともに、回路情報のローディング時にノイズの影響を受け難い回路デバイスシステムおよびコンフィギュレーション方法を提供できる。   According to the present invention, it is possible to avoid an increase in the size of a circuit board, and it is possible to quickly load circuit information into a circuit device, and to be less susceptible to noise when loading circuit information. Can be provided.

以下、この発明の一実施形態について図面を参照して説明する。
図１に示すように、複数の回路基板１ａ，１ｂ，１ｃ，…１ｎが配列され、その各回路基板に複数の回路デバイス（以下、ＰＬＤという）ＰＬＤ１〜ＰＬＤ１２０が所定数ずつたとえば６個ずつ並んで搭載されている。また、回路基板１ａには、ＰＬＤ１の隣り位置に、コンフィギュレーション用の補助回路２が搭載されている。 An embodiment of the present invention will be described below with reference to the drawings.
As shown in FIG. 1, a plurality of circuit boards 1a, 1b, 1c,... 1n are arranged, and a plurality of circuit devices (hereinafter referred to as PLDs) PLD1 to PLD120 are arranged on each circuit board, for example, six by six. It is mounted with. In addition, the auxiliary circuit 2 for configuration is mounted on the circuit board 1 a at a position adjacent to the PLD 1.

補助回路２は、インタフェース回路（Ｉ／Ｆ）２ａおよびローダー回路２ｂを有し、回路基板１ａ外のホストコンピュータ１０から発せられる回路情報をインタフェース回路２ａを介して取り込み、取り込んだ回路情報をローダー回路２ｂによってＰＬＤ１にローディング（入力）する。このローディング用の配線パターン１１が、補助回路２とＰＬＤ１との間に予め形成されている。   The auxiliary circuit 2 includes an interface circuit (I / F) 2a and a loader circuit 2b. The auxiliary circuit 2 takes in circuit information issued from the host computer 10 outside the circuit board 1a via the interface circuit 2a, and loads the taken circuit information into the loader circuit. Loading (input) into the PLD 1 by 2b. The wiring pattern 11 for loading is formed in advance between the auxiliary circuit 2 and the PLD 1.

回路情報がローディングされたＰＬＤ１には、その回路情報に応じた任意の回路がコンフィギュレーション（生成）される。コンフィギュレーションされる任意の回路には、図２に示すように、ローダー回路１２が含まれる。そして、このコンフィギュレーションに伴い、補助回路２とＰＬＤ１との間に、予め形成されている配線パターンを利用した高速のデータバス１３が開通する。   In the PLD 1 loaded with circuit information, an arbitrary circuit according to the circuit information is configured (generated). Any circuit that is configured includes a loader circuit 12, as shown in FIG. Along with this configuration, a high-speed data bus 13 using a wiring pattern formed in advance is opened between the auxiliary circuit 2 and the PLD 1.

補助回路２のローダー回路２ｂは、ＰＬＤ１に対するローディング後、回路情報をそのままスルーするデータスルー回路として機能する。   The loader circuit 2b of the auxiliary circuit 2 functions as a data through circuit that passes through circuit information as it is after loading the PLD 1.

ホストコンピュータ１０は、ＰＬＤ１に対する回路情報の送出後、次のＰＬＤ２に対する回路情報を送出する。送出された回路情報は、補助回路２およびデータバス１３を通って、ＰＬＤ１に供給される。ＰＬＤ１に供給された回路情報は、そのＰＬＤ１に形成されたローダー回路１２により、隣りのＰＬＤ２にローディングされる。このローディング用の配線パターン１４が、ＰＬＤ１とＰＬＤ２との間に予め形成されている。   The host computer 10 sends circuit information for the next PLD 2 after sending the circuit information for the PLD 1. The sent circuit information is supplied to the PLD 1 through the auxiliary circuit 2 and the data bus 13. The circuit information supplied to the PLD 1 is loaded into the adjacent PLD 2 by the loader circuit 12 formed in the PLD 1. This wiring pattern 14 for loading is formed in advance between PLD1 and PLD2.

回路情報がローディングされたＰＬＤ２には、その回路情報に応じた任意の回路がコンフィギュレーションされる。コンフィギュレーションされる任意の回路には、図３に示すように、ローダー回路１５が含まれる。そして、このコンフィギュレーションに伴い、ＰＬＤ１とＰＬＤ２との間に、予め形成されている配線パターンを利用した高速のデータバス１６が開通する。   In the PLD 2 loaded with circuit information, an arbitrary circuit corresponding to the circuit information is configured. Any circuit that is configured includes a loader circuit 15 as shown in FIG. With this configuration, a high-speed data bus 16 using a wiring pattern formed in advance is opened between PLD1 and PLD2.

ＰＬＤ１のローダー回路１２は、ＰＬＤ２に対するローディング後、同じ回路基板１ａ上の最後のＰＬＤ６に対するコンフィギュレーションが終了するまで、回路情報をそのままスルーするデータスルー回路として機能する。   The loader circuit 12 of the PLD 1 functions as a data through circuit that passes through the circuit information as it is until the configuration for the last PLD 6 on the same circuit board 1a is completed after loading to the PLD 2.

ホストコンピュータ１０は、ＰＬＤ２に対する回路情報の送出後、次のＰＬＤ３に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、およびデータバス１６を通り、ＰＬＤ２に供給される。ＰＬＤ２に供給された回路情報は、そのＰＬＤ２に形成されたローダー回路１５により、隣りのＰＬＤ３にローディングされる。このローディング用の配線パターン１７が、ＰＬＤ２とＰＬＤ３との間に予め形成されている。   The host computer 10 sends circuit information for the next PLD 3 after sending the circuit information for the PLD 2. The sent circuit information is supplied to the PLD 2 through the auxiliary circuit 2, the data bus 13, the PLD 1, and the data bus 16. The circuit information supplied to the PLD 2 is loaded into the adjacent PLD 3 by the loader circuit 15 formed in the PLD 2. This wiring pattern 17 for loading is formed in advance between PLD2 and PLD3.

回路情報がローディングされたＰＬＤ３には、その回路情報に応じた任意の回路がコンフィギュレーションされる。コンフィギュレーションされる任意の回路には、図４に示すように、ローダー回路１８が含まれる。そして、このコンフィギュレーションに伴い、ＰＬＤ２とＰＬＤ３との間に、予め形成されている配線パターンを利用した高速のデータバス１９が開通する。   In the PLD 3 loaded with circuit information, an arbitrary circuit corresponding to the circuit information is configured. Any circuit that is configured includes a loader circuit 18, as shown in FIG. With this configuration, a high-speed data bus 19 using a wiring pattern formed in advance is opened between PLD2 and PLD3.

ＰＬＤ２のローダー回路１５は、ＰＬＤ３に対するローディング後、回路情報をそのままスルーするデータスルー回路として機能する。   The loader circuit 15 of the PLD 2 functions as a data through circuit that directly passes through circuit information after loading the PLD 3.

ホストコンピュータ１０は、ＰＬＤ３に対する回路情報の送出後、次のＰＬＤ４に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、データバス１６、ＰＬＤ２、およびデータバス１９を通り、ＰＬＤ３に供給される。ＰＬＤ３に供給された回路情報は、そのＰＬＤ３に形成されたローダー回路１８により、隣りのＰＬＤ４にローディングされる。このローディング用の配線パターン２１が、ＰＬＤ３とＰＬＤ４との間に予め形成されている。   After sending the circuit information to the PLD 3, the host computer 10 sends the circuit information to the next PLD 4. The sent circuit information is supplied to the PLD 3 through the auxiliary circuit 2, the data bus 13, the PLD 1, the data bus 16, the PLD 2, and the data bus 19. The circuit information supplied to the PLD 3 is loaded into the adjacent PLD 4 by the loader circuit 18 formed in the PLD 3. The wiring pattern 21 for loading is formed in advance between the PLD 3 and the PLD 4.

回路情報がローディングされたＰＬＤ４には、その回路情報に応じた任意の回路がコンフィギュレーションされる。コンフィギュレーションされる任意の回路には、図４に示すように、ローダー回路２２が含まれる。そして、このコンフィギュレーションに伴い、ＰＬＤ３とＰＬＤ４との間に、予め形成されている配線パターンを利用した高速のデータバス２３が開通する。   In the PLD 4 loaded with circuit information, an arbitrary circuit corresponding to the circuit information is configured. Any circuit that is configured includes a loader circuit 22, as shown in FIG. With this configuration, a high-speed data bus 23 using a wiring pattern formed in advance is opened between the PLD 3 and the PLD 4.

ＰＬＤ３のローダー回路１８は、ＰＬＤ４に対するローディング後、回路情報をそのままスルーするデータスルー回路として機能する。   The loader circuit 18 of the PLD 3 functions as a data through circuit that passes through the circuit information as it is after loading the PLD 4.

ホストコンピュータ１０は、ＰＬＤ４に対する回路情報の送出後、次のＰＬＤ５に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、データバス１６、ＰＬＤ２、データバス１９、ＰＬＤ３、およびデータバス２３を通り、ＰＬＤ４に供給される。ＰＬＤ４に供給された回路情報は、そのＰＬＤ４に形成されたローダー回路２２により、隣りのＰＬＤ５にローディングされる。このローディング用の配線パターン２６が、ＰＬＤ４とＰＬＤ５との間に予め形成されている。   The host computer 10 sends circuit information for the next PLD 5 after sending the circuit information for the PLD 4. The sent circuit information is supplied to the PLD 4 through the auxiliary circuit 2, the data bus 13, the PLD 1, the data bus 16, the PLD 2, the data bus 19, the PLD 3, and the data bus 23. The circuit information supplied to the PLD 4 is loaded into the adjacent PLD 5 by the loader circuit 22 formed in the PLD 4. The wiring pattern 26 for loading is formed in advance between the PLD 4 and the PLD 5.

回路情報がローディングされたＰＬＤ５には、その回路情報に応じた任意の回路がコンフィギュレーションされる。コンフィギュレーションされる任意の回路には、図４に示すように、ローダー回路２５が含まれる。そして、このコンフィギュレーションに伴い、ＰＬＤ４とＰＬＤ５との間に、予め形成されている配線パターンを利用した高速のデータバス２６が開通する。   In the PLD 5 loaded with circuit information, an arbitrary circuit corresponding to the circuit information is configured. Any circuit that is configured includes a loader circuit 25, as shown in FIG. With this configuration, a high-speed data bus 26 using a wiring pattern formed in advance is opened between the PLD 4 and the PLD 5.

ＰＬＤ４のローダー回路２２は、ＰＬＤ５に対するローディング後、回路情報をそのままスルーするデータスルー回路として機能する。   The loader circuit 22 of the PLD 4 functions as a data through circuit that directly passes through circuit information after loading to the PLD 5.

ホストコンピュータ１０は、ＰＬＤ５に対する回路情報の送出後、次のＰＬＤ６に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、データバス１６、ＰＬＤ２、データバス１９、ＰＬＤ３、データバス２３、ＰＬＤ４、およびデータバス２６を通り、ＰＬＤ５に供給される。ＰＬＤ５に供給された回路情報は、そのＰＬＤ５に形成されたローダー回路２５により、隣りのＰＬＤ６にローディングされる。このローディング用の配線パターン２７が、ＰＬＤ５とＰＬＤ６との間に予め形成されている。   After sending the circuit information to the PLD 5, the host computer 10 sends the circuit information to the next PLD 6. The sent circuit information is supplied to the PLD 5 through the auxiliary circuit 2, the data bus 13, the PLD 1, the data bus 16, the PLD 2, the data bus 19, the PLD 3, the data bus 23, the PLD 4, and the data bus 26. The circuit information supplied to the PLD 5 is loaded into the adjacent PLD 6 by the loader circuit 25 formed in the PLD 5. The wiring pattern 27 for loading is formed in advance between the PLD 5 and the PLD 6.

回路情報がローディングされたＰＬＤ６には、その回路情報に応じた任意の回路がコンフィギュレーションされる。   An arbitrary circuit corresponding to the circuit information is configured in the PLD 6 loaded with the circuit information.

ホストコンピュータ１０は、ＰＬＤ６に対する回路情報の送出後、次の回路基板１ｂのＰＬＤ７に対する回路情報を送出する。送出された回路情報は、補助回路２およびデータバス１３を通り、ＰＬＤ１に供給される。このとき、ＰＬＤ１のローダー回路１２は、それまでのＰＬＤ２〜ＰＬＤ６に対するデータスルー動作を終了し、今回受けた回路情報を隣りの回路基板１ｂのＰＬＤ７にローディングする。このローディング用の配線パターン３１および入出力端子（図示しない）が、回路基板１ａ，１ｂに予め形成されている。   After sending the circuit information to the PLD 6, the host computer 10 sends the circuit information to the PLD 7 of the next circuit board 1b. The sent circuit information is supplied to the PLD 1 through the auxiliary circuit 2 and the data bus 13. At this time, the loader circuit 12 of the PLD 1 ends the data through operation for the PLD 2 to PLD 6 so far, and loads the circuit information received this time onto the PLD 7 of the adjacent circuit board 1b. The loading wiring pattern 31 and input / output terminals (not shown) are formed in advance on the circuit boards 1a and 1b.

回路情報がローディングされたＰＬＤ７には、その回路情報に応じた任意の回路がコンフィギュレーションされる。コンフィギュレーションされる任意の回路には、図５に示すように、ローダー回路３２が含まれる。そして、このコンフィギュレーションに伴い、回路基板１ａ，１ｂ間に、予め形成されている配線パターンを利用した高速のデータバス３３が開通する。   In the PLD 7 loaded with circuit information, an arbitrary circuit corresponding to the circuit information is configured. Any circuit that is configured includes a loader circuit 32, as shown in FIG. With this configuration, a high-speed data bus 33 using a wiring pattern formed in advance is opened between the circuit boards 1a and 1b.

ＰＬＤ１のローダー回路１２は、ＰＬＤ７に対するローディング後、回路情報をそのまま回路基板１ｂ側にスルーするデータスルー回路として機能する。   The loader circuit 12 of the PLD 1 functions as a data through circuit that passes the circuit information directly to the circuit board 1b side after loading to the PLD 7.

ホストコンピュータ１０は、ＰＬＤ７に対する回路情報の送出後、次のＰＬＤ８に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、およびデータバス３１を通り、ＰＬＤ７に供給される。ＰＬＤ７に供給された回路情報は、そのＰＬＤ７に形成されたローダー回路３２により、隣りのＰＬＤ８にローディングされる。このローディング用の配線パターン３４が、ＰＬＤ７とＰＬＤ８との間に予め形成されている。   After sending the circuit information to the PLD 7, the host computer 10 sends the circuit information to the next PLD 8. The sent circuit information is supplied to the PLD 7 through the auxiliary circuit 2, the data bus 13, the PLD 1, and the data bus 31. The circuit information supplied to the PLD 7 is loaded into the adjacent PLD 8 by the loader circuit 32 formed in the PLD 7. The wiring pattern 34 for loading is formed in advance between the PLD 7 and the PLD 8.

回路情報がローディングされたＰＬＤ８には、その回路情報に応じた任意の回路がコンフィギュレーションされる。コンフィギュレーションされる任意の回路には、図６に示すように、ローダー回路３５が含まれる。そして、このコンフィギュレーションに伴い、ＰＬＤ７とＰＬＤ８との間に、予め形成されている配線パターンを利用した高速のデータバス３６が開通する。   In the PLD 8 loaded with the circuit information, an arbitrary circuit corresponding to the circuit information is configured. Any circuit that is configured includes a loader circuit 35, as shown in FIG. Along with this configuration, a high-speed data bus 36 using a wiring pattern formed in advance is opened between the PLD 7 and the PLD 8.

ＰＬＤ７のローダー回路３２は、ＰＬＤ８に対するローディング後、同じ回路基板１ｂ上の最後のＰＬＤ１２に対するコンフィギュレーションが終了するまで、回路情報をそのままスルーするデータスルー回路として機能する。   The loader circuit 32 of the PLD 7 functions as a data through circuit that passes through the circuit information as it is until the configuration for the last PLD 12 on the same circuit board 1b is completed after loading to the PLD 8.

ホストコンピュータ１０は、ＰＬＤ８に対する回路情報の送出後、次のＰＬＤ９に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、データバス３３、ＰＬＤ７、およびデータバス３６を通り、ＰＬＤ８に供給される。ＰＬＤ８に供給された回路情報は、そのＰＬＤ８に形成されたローダー回路３５により、隣りのＰＬＤ９にローディングされる。このローディング用の配線パターン３７が、ＰＬＤ８とＰＬＤ９との間に予め形成されている。   After sending the circuit information to the PLD 8, the host computer 10 sends the circuit information to the next PLD 9. The sent circuit information is supplied to the PLD 8 through the auxiliary circuit 2, the data bus 13, the PLD 1, the data bus 33, the PLD 7, and the data bus 36. The circuit information supplied to the PLD 8 is loaded into the adjacent PLD 9 by the loader circuit 35 formed in the PLD 8. The wiring pattern 37 for loading is formed in advance between the PLD 8 and the PLD 9.

回路情報がローディングされたＰＬＤ９には、その回路情報に応じた任意の回路がコンフィギュレーションされる。コンフィギュレーションされる任意の回路には、図７に示すように、ローダー回路３８が含まれる。そして、このコンフィギュレーションに伴い、ＰＬＤ８とＰＬＤ９との間に、予め形成されている配線パターンを利用した高速のデータバス３９が開通する。   An arbitrary circuit corresponding to the circuit information is configured in the PLD 9 loaded with the circuit information. Any circuit that is configured includes a loader circuit 38, as shown in FIG. Along with this configuration, a high-speed data bus 39 using a wiring pattern formed in advance is opened between the PLD 8 and the PLD 9.

ＰＬＤ８のローダー回路３５は、ＰＬＤ９に対するローディング後、回路情報をそのままスルーするデータスルー回路として機能する。   The loader circuit 35 of the PLD 8 functions as a data through circuit that passes through the circuit information as it is after loading the PLD 9.

ホストコンピュータ１０は、ＰＬＤ９に対する回路情報の送出後、次のＰＬＤ１０に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、データバス３１、ＰＬＤ７、データバス３６、ＰＬＤ８、およびデータバス３９を通り、ＰＬＤ９に供給される。ＰＬＤ９に供給された回路情報は、そのＰＬＤ９に形成されたローダー回路３８により、隣りのＰＬＤ１０にローディングされる。このローディング用の配線パターン４１が、ＰＬＤ９とＰＬＤ１０との間に予め形成されている。   After sending the circuit information to the PLD 9, the host computer 10 sends the circuit information to the next PLD 10. The sent circuit information is supplied to the PLD 9 through the auxiliary circuit 2, the data bus 13, the PLD 1, the data bus 31, the PLD 7, the data bus 36, the PLD 8, and the data bus 39. The circuit information supplied to the PLD 9 is loaded into the adjacent PLD 10 by the loader circuit 38 formed in the PLD 9. The wiring pattern 41 for loading is formed in advance between the PLD 9 and the PLD 10.

回路情報がローディングされたＰＬＤ１０には、その回路情報に応じた任意の回路がコンフィギュレーションされる。コンフィギュレーションされる任意の回路には、図７に示すように、ローダー回路４２が含まれる。そして、このコンフィギュレーションに伴い、ＰＬＤ９とＰＬＤ１０との間に、予め形成されている配線パターンを利用した高速のデータバス４３が開通する。ＰＬＤ９のローダー回路３８は、ＰＬＤ１０に対するローディング後、回路情報をそのままスルーするデータスルー回路として機能する。   In the PLD 10 loaded with circuit information, an arbitrary circuit corresponding to the circuit information is configured. Any circuit that is configured includes a loader circuit 42, as shown in FIG. Along with this configuration, a high-speed data bus 43 using a wiring pattern formed in advance is opened between the PLD 9 and the PLD 10. The loader circuit 38 of the PLD 9 functions as a data through circuit that directly passes through circuit information after loading to the PLD 10.

ホストコンピュータ１０は、ＰＬＤ１０に対する回路情報の送出後、次のＰＬＤ１１に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、データバス３３、ＰＬＤ７、データバス３６、ＰＬＤ８、データバス３９、ＰＬＤ９、およびデータバス４３を通り、ＰＬＤ１０に供給される。ＰＬＤ１０に供給された回路情報は、そのＰＬＤ１０に形成されたローダー回路４２により、隣りのＰＬＤ１１にローディングされる。このローディング用の配線パターン４４が、ＰＬＤ１０とＰＬＤ１１との間に予め形成されている。   After sending the circuit information to the PLD 10, the host computer 10 sends the circuit information to the next PLD 11. The sent circuit information is supplied to the PLD 10 through the auxiliary circuit 2, the data bus 13, the PLD 1, the data bus 33, the PLD 7, the data bus 36, the PLD 8, the data bus 39, the PLD 9, and the data bus 43. The circuit information supplied to the PLD 10 is loaded into the adjacent PLD 11 by the loader circuit 42 formed in the PLD 10. The wiring pattern 44 for loading is formed in advance between the PLD 10 and the PLD 11.

回路情報がローディングされたＰＬＤ１１には、その回路情報に応じた任意の回路がコンフィギュレーションされる。コンフィギュレーションされる任意の回路には、図７に示すように、ローダー回路４５が含まれる。そして、このコンフィギュレーションに伴い、ＰＬＤ１０とＰＬＤ１１との間に、予め形成されている配線パターンを利用した高速のデータバス４６が開通する。   In the PLD 11 loaded with the circuit information, an arbitrary circuit corresponding to the circuit information is configured. Any circuit that is configured includes a loader circuit 45, as shown in FIG. Along with this configuration, a high-speed data bus 46 using a wiring pattern formed in advance is opened between the PLD 10 and the PLD 11.

ＰＬＤ１０のローダー回路４２は、ＰＬＤ１１に対するローディング後、回路情報をそのままスルーするデータスルー回路として機能する。   The loader circuit 42 of the PLD 10 functions as a data through circuit that directly passes through circuit information after loading to the PLD 11.

ホストコンピュータ１０は、ＰＬＤ１１に対する回路情報の送出後、次のＰＬＤ１２に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、データバス３３、ＰＬＤ７、データバス３６、ＰＬＤ８、データバス３９、ＰＬＤ９、データバス４３、ＰＬＤ１０、およびデータバス４６を通り、ＰＬＤ１１に供給される。ＰＬＤ１１に供給された回路情報は、そのＰＬＤ１１に形成されたローダー回路４５により、隣りのＰＬＤ１２にローディングされる。このローディング用の配線パターン４７が、ＰＬＤ１１とＰＬＤ１２との間に予め形成されている。   After sending the circuit information to the PLD 11, the host computer 10 sends the circuit information to the next PLD 12. The transmitted circuit information passes through the auxiliary circuit 2, data bus 13, PLD 1, data bus 33, PLD 7, data bus 36, PLD 8, data bus 39, PLD 9, data bus 43, PLD 10, and data bus 46 to the PLD 11. Supplied. The circuit information supplied to the PLD 11 is loaded into the adjacent PLD 12 by the loader circuit 45 formed in the PLD 11. The wiring pattern 47 for loading is formed in advance between the PLD 11 and the PLD 12.

回路情報がローディングされたＰＬＤ１２には、その回路情報に応じた任意の回路がコンフィギュレーションされる。   An arbitrary circuit corresponding to the circuit information is configured in the PLD 12 loaded with the circuit information.

ホストコンピュータ１０は、ＰＬＤ１２に対する回路情報の送出後、次の回路基板１ｃのＰＬＤ１３に対する回路情報を送出する。送出された回路情報は、補助回路２、データバス１３、ＰＬＤ１、およびデータバス３３を通り、ＰＬＤ７に供給される。このとき、ＰＬＤ７のローダー回路３２は、それまでのＰＬＤ８〜ＰＬＤ１２に対するデータスルー動作を終了し、今回受けた回路情報を隣りの回路基板１ｃのＰＬＤ１３にローディングする。このローディング用の配線パターン５１および入出力端子（図示しない）が、回路基板１ｂ，１ｃに予め形成されている。   After sending the circuit information to the PLD 12, the host computer 10 sends the circuit information to the PLD 13 of the next circuit board 1c. The sent circuit information is supplied to the PLD 7 through the auxiliary circuit 2, the data bus 13, the PLD 1, and the data bus 33. At this time, the loader circuit 32 of the PLD 7 ends the data through operation for the PLDs 8 to PLD 12 so far, and loads the circuit information received this time onto the PLD 13 of the adjacent circuit board 1c. The loading wiring pattern 51 and input / output terminals (not shown) are formed in advance on the circuit boards 1b and 1c.

以後、同様の処理が、残りの全ての回路基板のＰＬＤに対し実行される。これにより、全てのＰＬＤ１〜ＰＬＤ１２０に対するコンフィギュレーションが完了する。   Thereafter, the same processing is executed for the PLDs of all remaining circuit boards. Thereby, the configuration for all PLD1 to PLD120 is completed.

以上のように、回路情報を各ＰＬＤを通じてその各ＰＬＤに順繰りにローディングするためのローダー回路が、同回路情報により、各ＰＬＤに順次にコンフィギュレーションされることにより、従来の図８のように数個のＲＯＭを回路基板に搭載する必要がなく、よって回路基板の大型化を回避することができる。また、各ＰＬＤが順繰りにローディングされるので、ローディング用の配線パターンが短くてすむ。配線パターンが短いことにより、回路情報の迅速なローディングが可能になるとともに、回路情報のローディング時にノイズの影響を受け難くなる。   As described above, a loader circuit for sequentially loading circuit information into each PLD through each PLD is sequentially configured in each PLD by the circuit information, so that a number as shown in FIG. There is no need to mount a single ROM on the circuit board, and therefore an increase in size of the circuit board can be avoided. In addition, since each PLD is loaded sequentially, the wiring pattern for loading can be shortened. Since the wiring pattern is short, circuit information can be quickly loaded and it is difficult to be affected by noise when loading circuit information.

なお、上記実施形態では、１２０個のＰＬＤが１つの回路基板に６個ずつ搭載されている場合を例に説明したが、そのＰＬＤの個数について限定はない。
その他、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。 In the above-described embodiment, an example has been described in which sixty 120 PLDs are mounted on one circuit board, but the number of PLDs is not limited.
In addition, the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment.

一実施形態の構成および回路情報の最初のローディングを示す図。The figure which shows the structure of one Embodiment, and the initial loading of circuit information. 図１に続くコンフィギュレーションおよびローディングを示す図。The figure which shows the configuration and loading following FIG. 図２に続くコンフィギュレーションおよびローディングを示す図。The figure which shows the configuration and loading following FIG. 図３に続くコンフィギュレーションおよびローディングを示す図。The figure which shows the configuration and loading following FIG. 図４に続くコンフィギュレーションおよびローディングを示す図。The figure which shows the configuration and loading following FIG. 図５に続くコンフィギュレーションおよびローディングを示す図。FIG. 6 is a diagram illustrating configuration and loading following FIG. 5. 図６に続くコンフィギュレーションおよびローディングを示す図。FIG. 7 is a diagram illustrating configuration and loading following FIG. 6. 従来のＲＯＭによるコンフィギュレーションを示す図。The figure which shows the configuration by the conventional ROM. 従来のホストコンピュータによるコンフィギュレーションを示す図。The figure which shows the configuration by the conventional host computer.

符号の説明Explanation of symbols

ＰＬＤ１〜ＰＬＤ１２０…回路デバイス、１ａ，１ｂ，１ｃ，…１ｎ……回路基板、２…補助回路、２ａ…インタフェース回路、２ｂ…ローダー回路、１０…ホストコンピュータ、１１,１４，１７，２１，２４，２７，３１，３４，３７，４１，４４，４７，５１…配線パターン、１２,１５,１８,２２，２５，３２，３５，３８，４２，４５…ローダー回路、１３,１６,１９,２３,２６，３３，３６，３９，４３，４６…データバス、６０…回路基板、６１，６２，６３…ＲＯＭ、６４…配線パターン、７０…ホストコンピュータ、７１…補助回路、７２…配線パターン   PLD1 to PLD120 ... circuit devices, 1a, 1b, 1c, ... 1n ... circuit board, 2 ... auxiliary circuit, 2a ... interface circuit, 2b ... loader circuit, 10 ... host computer, 11, 14, 17, 21, 24, 27, 31, 34, 37, 41, 44, 47, 51 ... wiring pattern, 12, 15, 18, 22, 25, 32, 35, 38, 42, 45 ... loader circuit, 13, 16, 19, 23, 26, 33, 36, 39, 43, 46 ... data bus, 60 ... circuit board, 61, 62, 63 ... ROM, 64 ... wiring pattern, 70 ... host computer, 71 ... auxiliary circuit, 72 ... wiring pattern

Claims (4)

入力される回路情報に応じた任意の回路のコンフィギュレーションが可能な複数の回路デバイスと、
前記回路情報に応じて前記各回路デバイスに順次にコンフィギュレーションされ、同回路情報を前記各回路デバイスを通じてその各回路デバイスに順繰りにローディングするローダー回路と、
備えたことを特徴とする回路デバイスシステム。 A plurality of circuit devices capable of configuring an arbitrary circuit in accordance with input circuit information;
A loader circuit configured to sequentially configure each circuit device according to the circuit information, and sequentially loading the circuit information to each circuit device through each circuit device;
A circuit device system comprising: 入力される回路情報に応じた任意の回路のコンフィギュレーションが可能な複数の回路デバイスと、
前記各回路デバイスが搭載された複数の回路基板と、
前記回路情報に応じて前記各回路デバイスに順次にコンフィギュレーションされ、同回路情報を前記各回路デバイスおよび前記各回路基板を通じて前記各回路デバイスに順繰りにローディングするローダー回路と、
備えたことを特徴とする回路デバイスシステム。 A plurality of circuit devices capable of configuring an arbitrary circuit in accordance with input circuit information;
A plurality of circuit boards on which the respective circuit devices are mounted;
A loader circuit configured to sequentially configure each circuit device according to the circuit information, and sequentially loading the circuit information to each circuit device through each circuit device and each circuit board;
A circuit device system comprising: 入力される回路情報に応じた任意の回路のコンフィギュレーションが可能な複数の回路デバイスを備えたものにおいて、
前記回路情報を前記各回路デバイスを通じてその各回路デバイスに順繰りにローディングするためのローダー回路を、同回路情報により、前記各回路デバイスに順次にコンフィギュレーションすることを特徴とするコンフィギュレーション方法。 In what has a plurality of circuit devices that can configure any circuit according to the input circuit information,
A configuration method comprising: sequentially configuring a loader circuit for sequentially loading the circuit information into each circuit device through each circuit device according to the circuit information. 入力される回路情報に応じた任意の回路のコンフィギュレーションが可能な複数の回路デバイスを備え、これら回路デバイスを複数の回路基板に搭載したものにおいて、
前記回路情報を前記各回路デバイスおよび前記各回路基板を通じて前記各回路デバイスに順繰りにローディングするためのローダー回路を、同回路情報により、前記各回路デバイスに順次にコンフィギュレーションすることを特徴とするコンフィギュレーション方法。 In what is equipped with a plurality of circuit devices that can configure any circuit according to the input circuit information, and these circuit devices are mounted on a plurality of circuit boards,
A loader circuit for sequentially loading the circuit information on each circuit device through each circuit device and each circuit board is configured in sequence on each circuit device based on the circuit information. Method.
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* Cited by examiner, † Cited by third party
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JP2013105463A (en) * 2011-11-16 2013-05-30 Fujitsu Ltd Plug-in card storage device and plug-in card control method
JP2015142359A (en) * 2014-01-30 2015-08-03 コニカミノルタ株式会社 Electronic apparatus with programmable logic circuit device

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