JP2006253267A - Semiconductor device and its manufacturing method - Google Patents

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Tomoyuki Hirano
智之 平野
Masaki Saito
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which makes a gate insulation film of a material having a lower dielectric constant without increasing the interfacial level in an interface between a semiconductor substrate and the gate insulation film. <P>SOLUTION: The gate insulation film 102 of a silicon oxide-based material is formed on the semiconductor substrate 100. Then, a gate electrode layer 103 containing a metal material is formed on the gate insulation film 102. Thereafter, by diffusing the metal material from the gate electrode layer 103 to the gate insulation film 102 by heat treatment, a metal oxide silicon layer 102a is formed at least in a surface layer of the gate insulation film 102. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置およびその製造方法に関し、特には金属酸化物をゲート電極に用いたＭＯＳトランジスタ構成の半導体装置の製造方法と、これによって得られる半導体装置に関する。   The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a method for manufacturing a semiconductor device having a MOS transistor structure using a metal oxide as a gate electrode, and a semiconductor device obtained thereby.

ＭＯＳトランジスタの微細化は、既に０．１μｍのゲート長を目の前にしている。この微細化により、さらなる素子動作の高速化、低消費電力化、素子の占有面積の縮小をもたらしている。また最近では、同じチップ面積により多くの素子を搭載できることからＬＳＩそのものの多機能化が実現している。しかしながら、微細化の追求はゲート長０．１μｍを境に大きな壁にぶつかることが予想されている。その壁のひとつにゲート絶縁膜の薄膜化の限界がある。   The miniaturization of MOS transistors has already made a gate length of 0.1 μm in front. This miniaturization further increases the operation speed of the device, lowers power consumption, and reduces the area occupied by the device. Recently, since many elements can be mounted on the same chip area, the LSI itself has become multifunctional. However, the pursuit of miniaturization is expected to hit a large wall with a gate length of 0.1 μm as a boundary. One of the walls is the limit of thinning the gate insulating film.

従来ゲート絶縁膜には、固定電荷をほとんど含有せず、またチャネル部のＳｉとの境界にほとんど界面準位を形成しないという、素子動作上不可欠な２つの特性を満足できることから、酸化シリコン（ＳｉＯ2）が用いられてきた。また酸化シリコン（ＳｉＯ2）は、性御性良好にかつ簡便に薄膜形成できることから、素子の微細化にも有効であった。 The conventional gate insulating film contains almost no fixed charges and can satisfy two characteristics essential for device operation, such as forming almost no interface state at the boundary with Si in the channel portion. 2 ) has been used. In addition, silicon oxide (SiO 2 ) can be easily formed into a thin film with good characteristics, and is therefore effective for miniaturization of elements.

しかしながら、酸化シリコン（ＳｉＯ2）は、比誘電率が３．９と低く、ゲート長０．１μｍ以降の世代ではトランジスタの性能を満足するために、ゲート絶縁膜として３ｎｍ以下の膜厚とすることが要求される。ところが、このように薄膜化した酸化シリコン膜においては、キャリアが膜中を直接トンネリングし、ゲート電極−半導体基板間のリーク電流が増加する問題起こると予測される。 However, silicon oxide (SiO 2 ) has a low relative dielectric constant of 3.9, and the gate insulating film should have a thickness of 3 nm or less in order to satisfy the transistor performance in the generation after the gate length of 0.1 μm. Is required. However, in the silicon oxide film thus thinned, it is predicted that there will be a problem that carriers are directly tunneled through the film to increase the leakage current between the gate electrode and the semiconductor substrate.

そこで、ゲート絶縁膜として、酸化シリコン（ＳｉＯ2）よりも比誘電率が大きい材料を用いることにより、ゲート絶縁膜の膜厚を厚く形成し、トンネリング現象を防ぐことが研究されている。比誘電率が大きい材料としては、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2等のＨｉｇｈ−ｋ金属酸化膜が検討されている。これらのＨｉｇｈ−ｋ金属酸化膜は、比誘電率が高いために、酸化シリコン（ＳｉＯ2）に比べ同じゲート容量を得るのに膜厚を数倍厚くすることができ、トンネリング現象を押さえられる有望な材料と考えられている。 Therefore, it has been studied to use a material having a relative dielectric constant larger than that of silicon oxide (SiO 2 ) as the gate insulating film so as to increase the thickness of the gate insulating film and prevent the tunneling phenomenon. High-k metal oxide films such as Al 2 O 3 , ZrO 2 , and HfO 2 have been studied as materials having a high relative dielectric constant. Since these high-k metal oxide films have a high relative dielectric constant, they can be made several times thicker to obtain the same gate capacitance than silicon oxide (SiO 2 ), and are promising to suppress the tunneling phenomenon. It is considered a safe material.

一方、従来ゲート電極としては、Ｎ，Ｐのドーパントを添加したＰｏｌｙ−Ｓｉが用いられている。しかしながら、ポリシリコンからなるゲート電極においては、ＭＯＳトランジスタの動作時に電極内に空乏層が広がり、ゲート絶縁膜の電気的膜厚を増加させ、微細化が進んだＭＯＳトランジスタの素子特性を劣化させることが問題となっている。   On the other hand, as a conventional gate electrode, Poly-Si added with N and P dopants is used. However, in a gate electrode made of polysilicon, a depletion layer spreads in the electrode during operation of the MOS transistor, increasing the electrical thickness of the gate insulating film and degrading the device characteristics of the MOS transistor that has been miniaturized. Is a problem.

この問題を解決するために、空乏層の生じない金属電極をゲート電極として用いることが研究されている。その一例として、半導体基板表面を覆うゲート絶縁膜上に、ポリシリコン膜を介してＨｆ膜を形成し、熱処理を行うことでポリシリコン膜中にＨｆを拡散させてＨｆＳｉ層を形成し、ＨｆＳｉ層とＨｆ層との２層構造のゲート電極を設ける構成が提案されている（下記非特許文献１参照）。   In order to solve this problem, the use of a metal electrode that does not generate a depletion layer as a gate electrode has been studied. As an example, an Hf film is formed on a gate insulating film covering the surface of the semiconductor substrate via a polysilicon film, and heat treatment is performed to diffuse Hf in the polysilicon film to form an HfSi layer. There has been proposed a structure in which a gate electrode having a two-layer structure including a Hf layer and a Hf layer is provided (see Non-Patent Document 1 below).

「ＩＥＥＥ electron device letters」２００４年６月vol.25，NO.6，p.372-374"IEEE electron device letters" June 2004 vol.25, NO.6, p.372-374

ところで、上述したＨｉｇｈ−ｋ金属酸化膜の形成方法としては、有機金属気相成長法（metal organic-chemical vapor deposition：ＭＯＣＶＤ）や原子層蒸着法（Atomic Layer Deposition：ＡＬＤ）等の堆積成膜方法が多く用いられている。しかしながら、これらの堆積成膜方法によって成膜された、いわゆるａｓ−ｄｅｐｏ膜は、界面および膜質が悪いため、そのままではゲート絶縁膜として用いることができず、成膜後に高温の熱処理を行うことで膜質の向上を図る必要がある。   By the way, as a formation method of the above-mentioned high-k metal oxide film, a deposition film formation method such as metal organic-chemical vapor deposition (MOCVD) or atomic layer deposition (ALD) is used. Is often used. However, since the so-called as-depo film formed by these deposition film formation methods has poor interface and film quality, it cannot be used as it is as a gate insulating film. It is necessary to improve the film quality.

ところが、半導体装置の製造においては、半導体基板上にゲート絶縁膜としてＨｉｇｈ−ｋ金属酸化膜を形成した後に高温の熱処理を行うと、Ｈｉｇｈ−ｋ金属酸化膜（ゲート絶縁膜）中の金属元素が基板界面へ達してしまうことにより、半導体基板−ゲート絶縁膜の界面特性が悪化しＭＯＳトランジスタ特性が劣化する問題が生じる。   However, in manufacturing a semiconductor device, when a high-temperature heat treatment is performed after forming a high-k metal oxide film as a gate insulating film on a semiconductor substrate, the metal elements in the high-k metal oxide film (gate insulating film) are changed. By reaching the substrate interface, there is a problem that the interface characteristics of the semiconductor substrate-gate insulating film deteriorate and the MOS transistor characteristics deteriorate.

そこで本発明は、半導体基板とゲート絶縁膜との界面における界面準位を増大させることなく、より誘電率が低い材料でゲート絶縁膜を形成することが可能で、これによりＭＯＳトランジスタの特性の向上とさらなる微細化が可能な半導体装置の製造方法を提供することにある。   Therefore, the present invention makes it possible to form a gate insulating film with a material having a lower dielectric constant without increasing the interface state at the interface between the semiconductor substrate and the gate insulating film, thereby improving the characteristics of the MOS transistor. Another object of the present invention is to provide a semiconductor device manufacturing method capable of further miniaturization.

このような目的を達成するための本発明の半導体装置の製造方法は、次のような工程を順次行う。先ず、第１工程では、半導体基板上に酸化シリコン系材料からなるゲート絶縁膜を形成する。次の第２工程では、ゲート絶縁膜上に金属材料を含むゲート電極層を形成する。その後第３工程では、熱処理を行うことによりゲート電極層からゲート絶縁膜中に金属材料を拡散させる。これにより、ゲート絶縁膜の少なくとも表面層に金属酸化シリコン層を形成する。   In order to achieve such an object, the semiconductor device manufacturing method of the present invention sequentially performs the following steps. First, in the first step, a gate insulating film made of a silicon oxide material is formed on a semiconductor substrate. In the next second step, a gate electrode layer containing a metal material is formed on the gate insulating film. Thereafter, in the third step, the metal material is diffused from the gate electrode layer into the gate insulating film by performing a heat treatment. Thus, a metal silicon oxide layer is formed on at least the surface layer of the gate insulating film.

また本発明の半導体装置は、上述した手順を行うことによって得られる半導体装置でもある。   The semiconductor device of the present invention is also a semiconductor device obtained by performing the above-described procedure.

以上のような製造方法によれば、酸化シリコン系材料からなるゲート絶縁膜に対して、熱処理によってゲート電極層から金属材料を拡散させることにより、ゲート絶縁膜中に金属酸化シリコン層を形成する。このため、金属材料を適宜選択して用いることにより、この金属酸化シリコン層が、酸化シリコン系材料よりも高誘電率のＨｉｇｈ−ｋ金属酸化膜となる。したがって、この金属酸化シリコン層を備えたゲート絶縁膜は、全体が酸化シリコン系材料のみからなるゲート絶縁膜と比較して高誘電化される。しかも、熱処理条件やゲート電極層の組成によって、金属材料がゲート絶縁膜と半導体基板との界面にまで拡散することのないように制御されるため、半導体基板側の界面が酸化シリコン系材料層でたもたれるため、界面順位が抑えられる。   According to the above manufacturing method, the metal silicon oxide layer is formed in the gate insulating film by diffusing the metal material from the gate electrode layer by the heat treatment with respect to the gate insulating film made of the silicon oxide-based material. Therefore, by appropriately selecting and using a metal material, the metal silicon oxide layer becomes a high-k metal oxide film having a higher dielectric constant than that of the silicon oxide-based material. Therefore, the gate insulating film provided with the metal silicon oxide layer is made highly dielectric as compared with a gate insulating film made entirely of a silicon oxide material. In addition, since the metal material is controlled not to diffuse to the interface between the gate insulating film and the semiconductor substrate depending on the heat treatment conditions and the composition of the gate electrode layer, the interface on the semiconductor substrate side is a silicon oxide-based material layer. Since it leans, the interface order is suppressed.

以上説明したように本発明によれば、半導体基板とゲート絶縁膜との間の界面準位を増大させることなく、ゲート絶縁膜を高誘電率化させることができ、これによりＭＯＳトランジスタの特性の向上とさらなる微細化を達成することが可能になる。   As described above, according to the present invention, it is possible to increase the dielectric constant of the gate insulating film without increasing the interface state between the semiconductor substrate and the gate insulating film. Improvements and further miniaturization can be achieved.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、各実施形態においては、半導体装置の製造方法を説明し、次いでこの製造方法によって得られる半導体装置の構成を説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In each embodiment, a method for manufacturing a semiconductor device will be described, and then a configuration of the semiconductor device obtained by this manufacturing method will be described.

＜第１実施形態＞
先ず、図１（１）に示すように、例えば単結晶シリコンからなる半導体基板１００の表面側に素子分離領域１０１を形成する。その後、この半導体基板１００を、アンモニア、過酸化水素水及び純水を混合した溶液で洗浄することによって表面の汚染を除去し、引き続きＨＦ／Ｈ2Ｏ比が１／１００の水溶液に６０秒間浸して自然酸化膜を除去する。 <First Embodiment>
First, as shown in FIG. 1A, an element isolation region 101 is formed on the surface side of a semiconductor substrate 100 made of, for example, single crystal silicon. Thereafter, the semiconductor substrate 100 is washed with a mixed solution of ammonia, hydrogen peroxide water and pure water to remove surface contamination, and subsequently immersed in an aqueous solution having an HF / H 2 O ratio of 1/100 for 60 seconds. To remove the natural oxide film.

次に、図１（２）に示すように、半導体基板１００の表面層に、熱酸化法によって酸化シリコンからなるゲート絶縁膜１０２を、所定膜厚（例えば４ｎｍ程度）で形成する。この際の成膜条件は、成膜温度６００℃〜１０００℃、成膜雰囲気内圧力１．３３Ｐａ〜１０5Ｐａ程度とする。このような熱酸化法によってゲート絶縁膜１０２を形成することにより、界面状態および膜質の良好なゲート絶縁膜１０２が得られる。 Next, as shown in FIG. 1B, a gate insulating film 102 made of silicon oxide is formed with a predetermined film thickness (for example, about 4 nm) on the surface layer of the semiconductor substrate 100 by a thermal oxidation method. The film formation conditions at this time are a film formation temperature of 600 ° C. to 1000 ° C. and a film formation atmosphere pressure of about 1.33 Pa to 10 5 Pa. By forming the gate insulating film 102 by such a thermal oxidation method, the gate insulating film 102 with good interface state and film quality can be obtained.

次いで、図１（３）に示すように、酸化シリコンからなるゲート絶縁膜１０２上に、金属材料を含むゲート電極層１０３を形成する。金属材料としては、その金属材料の酸化物の誘電率が酸化シリコン（ＳｉＯ2）よりも高く、３．９以上の誘電率となる材料を用いることする。このような金属材料としては、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）が例示される。そして、このような金属材料を含むゲート電極層１０３には、これらの金属材料と共に、所定の組成でシリコン（Ｓｉ）や窒素（Ｎ）を含有させることで、以降に行う熱処理工程においての金属材料の拡散を制御する様にしても良い。 Next, as shown in FIG. 1C, a gate electrode layer 103 containing a metal material is formed over the gate insulating film 102 made of silicon oxide. As the metal material, a material having a higher dielectric constant of oxide of the metal material than silicon oxide (SiO 2 ) and a dielectric constant of 3.9 or more is used. Examples of such a metal material include hafnium (Hf), zirconium (Zr), titanium (Ti), tantalum (Ta), and aluminum (Al). Then, the gate electrode layer 103 containing such a metal material contains silicon (Si) or nitrogen (N) with a predetermined composition together with these metal materials, so that the metal material in the heat treatment process to be performed later is performed. You may make it control spreading | diffusion of this.

以上のようなゲート電極層１０３は、例えば、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、ハフニウムナイトライド（ＨｆＮ）からなることとする。この中でも特に、シリコンや窒素を含有する金属材料が好ましく、ハフニウムシリサイド（ＨｆＳｉ）、ハフニウムナイトライド（ＨｆＮ）を用いることが好ましい。そして、これらのシリコンや窒素を含有する金属材料からなるゲート電極層１０３の形成は、物理的気相成長法（physical vapor deposition：ＰＶＤ）法、化学的気相成長法（chemical vapor deposition：ＣＶＤ）、原子層蒸着法（Atomic Layer Deposition：ＡＬＤ）などの堆積成膜法によって行うことで、所望の組成とすることが好ましい。   The gate electrode layer 103 as described above is made of, for example, hafnium (Hf), hafnium silicide (HfSi), or hafnium nitride (HfN). Among these, a metal material containing silicon or nitrogen is particularly preferable, and hafnium silicide (HfSi) or hafnium nitride (HfN) is preferably used. The gate electrode layer 103 made of a metal material containing silicon or nitrogen is formed by a physical vapor deposition (PVD) method or a chemical vapor deposition (CVD) method. It is preferable to obtain a desired composition by performing a deposition film formation method such as atomic layer deposition (ALD).

その後、図１（４）に示すように、熱処理を行うことにより、ゲート電極層１０３からゲート絶縁膜１０２中に金属材料を拡散させる。これにより、酸化シリコンからなるゲート絶縁膜１０２を、その表面層に金属材料の拡散によって形成された金属酸化シリコン層を備えたゲート絶縁膜１０２’とする。   After that, as illustrated in FIG. 1D, the metal material is diffused from the gate electrode layer 103 into the gate insulating film 102 by performing heat treatment. Thus, the gate insulating film 102 made of silicon oxide is used as a gate insulating film 102 ′ having a metal silicon oxide layer formed on the surface layer by diffusion of a metal material.

図２には、上記熱処理によるゲート絶縁膜１０２中への金属材料の拡散状態を示す。図２（３）に示すように、酸化シリコンからなるゲート絶縁膜１０２上に、金属材料を含むゲート電極層１０３を形成した状態で、上述した熱処理を施す。これにより、図２（４）に示すように、ゲート電極層１０３中の金属材料をゲート絶縁膜１０２中に拡散させ、ゲート絶縁膜１０２におけるゲート電極層１０３側に、金属酸化シリコン層１０２ａを形成して高誘電率化する。この際、ゲート絶縁膜１０２の表面層のみに金属材料を拡散させる。そして、ゲート絶縁膜１０２における半導体基板１００側には、金属材料を拡散させずに酸化シリコンがそのまま残るようにする。これにより、例えば膜厚２〜３ｎｍ程度の酸化シリコン層１０２ｂと、その上層の金属酸化シリコン層１０２ａとの積層構造を備えたゲート絶縁膜１０２’を形成する。   FIG. 2 shows a diffusion state of the metal material into the gate insulating film 102 by the heat treatment. As shown in FIG. 2C, the above heat treatment is performed in a state where the gate electrode layer 103 containing a metal material is formed over the gate insulating film 102 made of silicon oxide. As a result, as shown in FIG. 2D, the metal material in the gate electrode layer 103 is diffused into the gate insulating film 102, and a metal silicon oxide layer 102a is formed on the gate electrode layer 103 side in the gate insulating film 102. To increase the dielectric constant. At this time, the metal material is diffused only in the surface layer of the gate insulating film 102. Then, silicon oxide is left as it is on the side of the semiconductor substrate 100 in the gate insulating film 102 without diffusing the metal material. Thereby, for example, a gate insulating film 102 ′ having a stacked structure of a silicon oxide layer 102 b having a thickness of about 2 to 3 nm and an upper metal silicon oxide layer 102 a is formed.

以上のようなゲート絶縁膜１０２’中における金属材料の拡散状態は、上述した熱処理における熱処理条件によって制御される。例えば、ここでは、窒素雰囲気下または水素雰囲気下で行うこととする。そして、例えばＨＦＳｉからなるゲート電極層１０３を形成した場合の熱処理条件は、処理温度１００℃〜５００℃、処理雰囲気内圧力１．３３Ｐａ〜１０5Ｐａ程度とする。尚、ゲート絶縁膜１０２は、成膜時点において予め界面状態よび膜質良好に形成されているため、ここで行う熱処理は、金属材料の拡散のみを目的とした制御を行えば良いことになる。 The diffusion state of the metal material in the gate insulating film 102 ′ as described above is controlled by the heat treatment conditions in the heat treatment described above. For example, here, it is performed in a nitrogen atmosphere or a hydrogen atmosphere. For example, the heat treatment conditions when the gate electrode layer 103 made of HFSi is formed are set to a processing temperature of 100 ° C. to 500 ° C. and a processing atmosphere pressure of about 1.33 Pa to 10 5 Pa. Note that since the gate insulating film 102 is formed in advance with an interface state and good film quality at the time of film formation, the heat treatment performed here may be controlled only for the diffusion of the metal material.

また、ゲート絶縁膜１０２’中における金属材料の拡散状態は、熱処理条件とともに、ゲート電極層１０３の組成によっても制御可能である。この場合、予めゲート電極層１０３中におけるシリコン（Ｓｉ）および窒素（Ｎ）の含有量毎に、ゲート絶縁膜１０２’中における金属材料の拡散状態を求めておくこととする。   Further, the diffusion state of the metal material in the gate insulating film 102 ′ can be controlled by the composition of the gate electrode layer 103 as well as the heat treatment conditions. In this case, the diffusion state of the metal material in the gate insulating film 102 ′ is obtained in advance for each content of silicon (Si) and nitrogen (N) in the gate electrode layer 103.

図２（４）の右脇には、金属酸化シリコン層１０２ａ中における金属元素の濃度プロファイルを示した。この濃度プロファイルに示すように、以上のような熱処理によって形成された金属酸化シリコン層１０２ａ中においては、ゲート電極層１０３側から半導体基板１００側に向かって金属材料が拡散するため、ゲート電極層１０３側から半導体基板１００側に向かって、金属元素の濃度が低濃度になっている。   On the right side of FIG. 2 (4), the concentration profile of the metal element in the metal silicon oxide layer 102a is shown. As shown in this concentration profile, in the metal silicon oxide layer 102a formed by the heat treatment as described above, the metal material diffuses from the gate electrode layer 103 side toward the semiconductor substrate 100 side. The concentration of the metal element is decreasing from the side toward the semiconductor substrate 100 side.

次に、以上のような熱処理の後には、図３（５）に示すように、ゲート電極層１０３をパターニングすることにより、ゲート電極１０３ａを形成する。この際、ここでの図示を省略したマスクパターン上からゲート電極層１０３をドライエッチングすることにより、素子分離領域１０１で分離された領域上を横切るような形状にゲート電極１０３ａを形成する。ここでは、ゲート電極層１０３をエッチングした後、続けてゲート絶縁膜１０２’もエッチングしてパターニングする。   Next, after the heat treatment as described above, as shown in FIG. 3 (5), the gate electrode layer 103 is patterned to form the gate electrode 103a. At this time, the gate electrode layer 103 is dry-etched from the mask pattern not shown here, thereby forming the gate electrode 103a in a shape that crosses over the region isolated by the element isolation region 101. Here, after the gate electrode layer 103 is etched, the gate insulating film 102 ′ is also etched and patterned.

その後、図３（６）に示すように、ゲート電極１０３ａをマスクにして半導体基板１００の表面層にＬＤＤ拡散層１０５を形成するための不純物を導入する。次に、ゲート電極１０３ａおよびゲート絶縁膜１０２’の側壁に、絶縁性のサイドウォール１０６を形成する、次いで、ゲート電極１０３ａおよびサイドウォール１０６をマスクにして、半導体基板１００の表面層にソース・ドレイン拡散層１０７を形成するための不純物を導入する。その後、半導体基板１００の表面層に導入した不純物の活性化のための熱処理を行うことにより、ＬＤＤ拡散層１０５およびソース・ドレイン拡散層１０７を形成し、ＭＯＳトランジスタ（半導体装置）１０９を完成させる。   Thereafter, as shown in FIG. 3 (6), impurities for forming the LDD diffusion layer 105 are introduced into the surface layer of the semiconductor substrate 100 using the gate electrode 103 a as a mask. Next, insulating sidewalls 106 are formed on the side walls of the gate electrode 103a and the gate insulating film 102 ′, and then the source / drain regions are formed on the surface layer of the semiconductor substrate 100 using the gate electrode 103a and the sidewalls 106 as a mask. Impurities for forming the diffusion layer 107 are introduced. Thereafter, heat treatment for activating the impurities introduced into the surface layer of the semiconductor substrate 100 is performed to form the LDD diffusion layer 105 and the source / drain diffusion layer 107, and the MOS transistor (semiconductor device) 109 is completed.

以上のようにして得られたＭＯＳトランジスタ１０９は、半導体基板１００上に、酸化シリコン系材料からなるゲート絶縁膜１０２’を介して金属材料を含むゲート電極１０３ａが設けられたものとなる。そして特にゲート絶縁膜１０２’は、その表層が、ゲート電極１０３ａを構成する金属材料（例えばＨｆ）を含有する金属酸化シリコン層１０２ａで構成され、半導体基板１００側の界面層が酸化シリコン層１０２ｂで構成されたものとなる。   The MOS transistor 109 obtained as described above is obtained by providing a gate electrode 103a containing a metal material on a semiconductor substrate 100 via a gate insulating film 102 'made of a silicon oxide-based material. In particular, the surface of the gate insulating film 102 ′ is composed of a metal silicon oxide layer 102a containing a metal material (for example, Hf) constituting the gate electrode 103a, and the interface layer on the semiconductor substrate 100 side is a silicon oxide layer 102b. It will be configured.

また、金属酸化シリコン層１０２ａは、上部のゲート電極１０３ａ側からの金属材料の拡散によって形成されるため、ゲート電極１０３ａ側から半導体基板１００側に向かって、金属材料の濃度が低濃度に構成されている。   Further, since the metal silicon oxide layer 102a is formed by diffusion of the metal material from the upper gate electrode 103a side, the concentration of the metal material is reduced from the gate electrode 103a side to the semiconductor substrate 100 side. ing.

そして、以上説明した製造方法によれば、図２（３）および図２（４）を用いて説明したように、酸化シリコン系材料からなるゲート絶縁膜１０２に対して、熱処理によってゲート電極層１０３から金属材料を拡散させることにより、ゲート絶縁膜１０２中に金属酸化シリコン層１０２ａを形成する。このため、Ｈｆに代表されるような酸化物が高誘電率となる金属材料を適宜選択して用いることにより、この金属酸化シリコン層１０２ａが酸化シリコン系材料よりも高誘電率のＨｉｇｈ−ｋ金属酸化膜となる。   Then, according to the manufacturing method described above, as described with reference to FIGS. 2 (3) and 2 (4), the gate electrode layer 103 is formed by heat treatment on the gate insulating film 102 made of a silicon oxide-based material. The metal silicon oxide layer 102 a is formed in the gate insulating film 102 by diffusing the metal material. For this reason, by appropriately selecting and using a metal material in which an oxide typified by Hf has a high dielectric constant, this metal silicon oxide layer 102a is a high-k metal having a higher dielectric constant than a silicon oxide-based material. It becomes an oxide film.

したがって、この金属酸化シリコン層１０２ａを備えたゲート絶縁膜１０２’は、全体が酸化シリコン系材料のみからなるゲート絶縁膜と比較して高誘電化される。しかも、熱処理条件やゲート電極層１０３の組成によって、金属材料がゲート絶縁膜１０２’と半導体基板１００との界面にまで拡散することのないように制御することで、半導体基板１００側の界面に酸化シリコン層１０２ｂを残しているため、界面順位を抑えることも可能である。   Therefore, the gate insulating film 102 ′ having the metal silicon oxide layer 102 a is made highly dielectric as compared with a gate insulating film made entirely of a silicon oxide material. In addition, the metal material is controlled not to diffuse to the interface between the gate insulating film 102 ′ and the semiconductor substrate 100 depending on the heat treatment conditions and the composition of the gate electrode layer 103, thereby oxidizing the interface on the semiconductor substrate 100 side. Since the silicon layer 102b remains, the interface order can be suppressed.

この結果、半導体基板１００とゲート絶縁膜１０２’との間の界面準位を増大させることなく、ゲート絶縁膜１０２’を高誘電率化させることができ、これによりＭＯＳトランジスタの特性の向上とさらなる微細化を達成することが可能になる。   As a result, it is possible to increase the dielectric constant of the gate insulating film 102 ′ without increasing the interface state between the semiconductor substrate 100 and the gate insulating film 102 ′, thereby improving the characteristics of the MOS transistor and further increasing the dielectric constant. It becomes possible to achieve miniaturization.

ここで、図４には、ゲート電極層を各材料（ＨｆＮx、ＨｆＳｉx）で構成した場合について、各材料の組成（Ｎ／Ｈｆ＋Ｎ，Ｓｉ／Ｈｆ＋Ｓｉ）と、上述した熱処理条件での熱処理後においてのゲート絶縁膜の電気的膜減り量ΔＥＯＴとの関係を示す。尚、電気的膜減り量ΔＥＯＴ＝ＥＯＴ（poly）−ＥＯＴ（Metal）とする。ただし、ＥＯＴ（poly）は、ゲート電極層をポリシリコンで形成した場合においての、酸化シリコンからなるゲート絶縁膜の電気的膜厚である。また、ＥＯＴ（Metal）は、ゲート電極層を各材料で構成して熱処理を行った場合においての、酸化シリコンに換算した熱処理後のゲート絶縁膜の電気的膜厚である。 Here, FIG. 4 shows the composition of each material (N / Hf + N, Si / Hf + Si) in the case where the gate electrode layer is made of each material (HfN x , HfSi x ) and after the heat treatment under the above-described heat treatment conditions. Shows the relationship with the electrical film reduction amount ΔEOT of the gate insulating film in FIG. It should be noted that the electrical film reduction amount ΔEOT = EOT (poly) −EOT (Metal). However, EOT (poly) is the electrical film thickness of the gate insulating film made of silicon oxide when the gate electrode layer is formed of polysilicon. EOT (Metal) is the electrical thickness of the gate insulating film after heat treatment converted to silicon oxide when the gate electrode layer is made of each material and heat treatment is performed.

この図に示すように、ゲート電極層を構成する材料の組成により、電気的膜減り量ΔＥＯＴの制御が可能であることがわかる。具体的には、ゲート電極層中における窒素（Ｎ）やシリコン（Ｓｉ）の含有量を多くすることにより、電気的膜減り量ΔＥＯＴが小さくなる。したがって、ゲート電極層中を構成する材料の組成により、図１（４）および図２（４）を用いて説明した熱処理によるゲート絶縁膜への金属材料の拡散が制御可能であることがわかる。   As shown in this figure, it can be seen that the electrical film reduction amount ΔEOT can be controlled by the composition of the material constituting the gate electrode layer. Specifically, increasing the content of nitrogen (N) or silicon (Si) in the gate electrode layer reduces the electrical film reduction amount ΔEOT. Therefore, it can be seen that the diffusion of the metal material into the gate insulating film by the heat treatment described using FIGS. 1 (4) and 2 (4) can be controlled by the composition of the material constituting the gate electrode layer.

また、ここでの図示は省略したが、ＴＥＭ像を観察したところ、図１（４）および図２（４）を用いて説明した熱処理後においても、ゲート絶縁膜の物理的な膜厚は保たれていることが確認された。このことから、ゲート絶縁膜１０２’における、ゲート電極１０３ａとの界面側の誘電率の上昇により、電気的膜厚ＥＯＴが変化していることがわかる。   Although illustration is omitted here, when a TEM image is observed, the physical film thickness of the gate insulating film is maintained even after the heat treatment described with reference to FIGS. 1 (4) and 2 (4). It was confirmed that it was leaning. From this, it can be seen that the electrical film thickness EOT changes due to the increase in the dielectric constant of the gate insulating film 102 ′ on the interface side with the gate electrode 103 a.

図５には、以上のようにして得られたＭＯＳトランジスタ１０９について、ゲート絶縁膜の酸化シリコン換算の電気的膜厚（equivalent oxide thickness：ＥＯＴ）と−リーク電流（Ｉｇ）との関係（ＥＯＴ−Ｉｇ特性）を示す。また比較として、ゲート電極がポリシリコンからなるＭＯＳトランジスタにおけるＥＯＴ−Ｉｇ特性を示す。この結果から、ゲート電極にＨｆに代表されるような金属材料を含有させるることにより、ゲート絶縁膜の誘電率を高めることができ、同じＥＯＴで比較した場合、リーク電流Ｉｇを低減させる効果が得られることがわかる。   FIG. 5 shows the relationship between the equivalent oxide thickness (EOT) of the gate insulating film and the leakage current (Ig) (EOT−) of the MOS transistor 109 obtained as described above. Ig characteristics). For comparison, EOT-Ig characteristics in a MOS transistor whose gate electrode is made of polysilicon are shown. From this result, it is possible to increase the dielectric constant of the gate insulating film by including a metal material typified by Hf in the gate electrode, and when compared with the same EOT, there is an effect of reducing the leakage current Ig. It turns out that it is obtained.

また、図６には、以上のようにして得られたＭＯＳトランジスタ１０９のＣＶ特性を示す。この結果から、Ｈｆに代表されるような金属を用いた電極にすることにより、インバージョン側において、Ｐｏｌｙ電極で見られる空乏層の影響によるチャネル−ゲート電極間の容量（Ｃ／Ｃ）の低下が無くなることが分かる。   FIG. 6 shows CV characteristics of the MOS transistor 109 obtained as described above. From this result, by using an electrode using a metal typified by Hf, on the inversion side, the capacity (C / C) between the channel and the gate electrode is reduced due to the influence of the depletion layer seen in the poly electrode. It turns out that disappears.

そして、図７には、以上のようにして得られたＭＯＳトランジスタ１０９についての、縦方向電界（Ｅｅｆｆ）と電子移動度（Electron Mobility）との関係を示す。この結果から、ＭＯＳトランジスタの駆動電圧付近の電界（０．８ｍＶ／ｃｍ）付近での電子移動度は、ｕｎｉｖｅｒｓａｌな値およびポリシリコン電極／酸化シリコン（ＳｉＯ2）ゲート絶縁膜を用いたとした場合の値に対して維持されており、電子移動度に関連するＭＯＳトランジスタ特性が良好に得られていることが分かる。 FIG. 7 shows the relationship between the longitudinal electric field (Eeff) and the electron mobility (Electron Mobility) for the MOS transistor 109 obtained as described above. From this result, the electron mobility in the vicinity of the electric field (0.8 mV / cm) near the driving voltage of the MOS transistor is assumed to be a universal value and when a polysilicon electrode / silicon oxide (SiO 2 ) gate insulating film is used. It can be seen that the MOS transistor characteristics relating to the electron mobility are well obtained.

尚、上述した第１実施形態においては、図１（４）および図２（４）で示した熱処理を、ゲート電極層１０３を形成した直後に行う構成を説明した。しかしながら、この熱処理は、ゲート電極層１０３を形成した後であれば、さらにその後の工程で行っても良く、条件が同じであれば他の熱処理工程と兼ねて行っても良い。   In the above-described first embodiment, the configuration in which the heat treatment shown in FIGS. 1 (4) and 2 (4) is performed immediately after the gate electrode layer 103 is formed has been described. However, this heat treatment may be performed in a subsequent process as long as it is after the gate electrode layer 103 is formed, and may be performed in combination with other heat treatment processes if the conditions are the same.

＜第２実施形態＞
本第２実施形態が第１実施形態とことなるところは、上述した第１実施形態において図１（２）を用いて説明した工程で、酸化シリコンからなるゲート絶縁膜１０２に換えて、例えば金属材料を含む酸化シリコンからなるゲート絶縁膜（２０２）を形成するところにある。以下、第１実施実施形態と同様の図面を用いて第２実施形態を説明する。 Second Embodiment
The second embodiment differs from the first embodiment in the process described with reference to FIG. 1B in the first embodiment described above, in place of the gate insulating film 102 made of silicon oxide, for example, metal A gate insulating film (202) made of silicon oxide containing a material is formed. Hereinafter, the second embodiment will be described using the same drawings as those of the first embodiment.

すなわち、図１（２）に示す工程では、金属材料を含む酸化シリコン系材料からなるゲート絶縁膜（２０２）を形成する。金属材料としては、ゲート電極層１０３を構成する金属材料と同様に、その金属材料の酸化物の誘電率が酸化シリコン（ＳｉＯ2）よりも高く、３．９以上の誘電率となる材料を用いることとする。 That is, in the step shown in FIG. 1B, a gate insulating film (202) made of a silicon oxide-based material including a metal material is formed. As the metal material, a material having a dielectric constant higher than that of silicon oxide (SiO 2 ), which is higher than that of silicon oxide (SiO 2 ), is used as the metal material forming the gate electrode layer 103. I will do it.

このようなゲート絶縁膜（２０２）は、例えばＨｆＳｉＯからなり、層原子層蒸着法（ＡＬＤ法）によって成膜される。この場合、素子分離領域１０１上も含む半導体基板１００上の全面にゲート絶縁膜（２０２）が形成されることになる。以下にゲート絶縁膜（２０２’）の成膜条件の一例を示す。
成膜雰囲気内圧力 ：１．３３×１０〜１．３３×１０3Ｐａ、
オゾンガス（Ｏ3）流量 ：１０〜５００ｓｃｃｍ、
Ｓｉ，Ｈｆプリカーサ流量：１０〜５００ｓｃｃｍ。 Such a gate insulating film (202) is made of, for example, HfSiO, and is formed by a layer atomic layer deposition method (ALD method). In this case, the gate insulating film (202) is formed on the entire surface of the semiconductor substrate 100 including the element isolation region 101. An example of film formation conditions for the gate insulating film (202 ′) is shown below.
Deposition atmosphere pressure: 1.33 × 10 to 1.33 × 10 3 Pa,
Ozone gas (O 3 ) flow rate: 10 to 500 sccm,
Si, Hf precursor flow rate: 10 to 500 sccm.

そして、図１（３）で説明したように、ゲート電極層１０３を形成する前には、必要に応じて誘電率向上の目的でプラズマ窒化を行うことが好ましい。この時の条件の例を以下に示す。
処理雰囲気内圧力：１．３３×１０-1〜１．３３×１０Ｐａ
Ｎ2流量 ：５０〜５００ｓｃｃｍ
ＲＦパワー ：１００Ｗ〜１５００Ｗ
基板温度 ：室温〜４００℃ As described with reference to FIG. 1C, before forming the gate electrode layer 103, it is preferable to perform plasma nitridation for the purpose of improving the dielectric constant, if necessary. Examples of conditions at this time are shown below.
Processing atmosphere pressure: 1.33 × 10 −1 to 1.33 × 10 Pa
N 2 flow rate: 50 to 500 sccm
RF power: 100W-1500W
Substrate temperature: Room temperature to 400 ° C

またこのようなプラズマ窒化に続けて、ゲート絶縁膜１０２の膜質向上のため、ＲＴＡ（rapid thermal anneal）により窒素雰囲気にて熱処理を行う。このときの熱処理条件としては、１０００℃、３０ｓｅｃ．程度でよい。尚、この熱処理は、微量の酸化雰囲気下で行っても良い。   Further, following such plasma nitridation, heat treatment is performed in a nitrogen atmosphere by RTA (rapid thermal anneal) in order to improve the film quality of the gate insulating film 102. The heat treatment conditions at this time were 1000 ° C. and 30 sec. The degree is sufficient. In addition, you may perform this heat processing in a trace amount oxidizing atmosphere.

以上の後には、第１実施形態で図１（３）以降の図を用いて説明したと同様の工程を行う。すなわち、図１（３）に示したと同様に、金属酸化シリコン（ＨｆＳｉＯ）からなるゲート絶縁膜（２０２）上に、金属材料を含むゲート電極層１０３を形成する。   After the above, the same steps as those described in the first embodiment with reference to FIG. That is, as shown in FIG. 1C, the gate electrode layer 103 containing a metal material is formed on the gate insulating film (202) made of metal silicon oxide (HfSiO).

次に、図１（４）および図３を用いて説明したと同様に、熱処理を行うことにより、ゲート電極層１０３中の金属材料をゲート絶縁膜（２０２）中に拡散させる。これにより、ゲート絶縁膜（２０２）を、金属材料の濃度が深さ方向に異なる金属酸化シリコン層からなるゲート絶縁膜（２０２’）とする。すなわち、この熱処理によって、金属材料の濃度がゲート電極層１０３側が高く、半導体基板１００側に向かって低濃度になるような濃度プロファイルを有する金属酸化シリコン層からなるゲート絶縁膜（２０２’）が形成される。   Next, as described with reference to FIGS. 1 (4) and 3, heat treatment is performed to diffuse the metal material in the gate electrode layer 103 into the gate insulating film (202). As a result, the gate insulating film (202) is formed as a gate insulating film (202 ') made of a metal silicon oxide layer having a different concentration of the metal material in the depth direction. That is, this heat treatment forms a gate insulating film (202 ′) made of a metal silicon oxide layer having a concentration profile in which the concentration of the metal material is high on the gate electrode layer 103 side and decreases toward the semiconductor substrate 100 side. Is done.

この際、第１実施形態で説明したように、熱処理条件やゲート電極層１０３の組成によって、ゲート絶縁膜（２０２）に対する金属材料の拡散状態を制御し、ゲート絶縁膜（２０２）と半導体基板１００との界面にまで達する金属材料を抑えるようにする。ただしここでは、成膜されたもともとのゲート絶縁膜（２０２）が、金属酸化シリコン（ＨｆＳｉＯ）で構成されているため、熱処理後のゲート絶縁膜（２０２’）における半導体基板１００側には、酸化シリコン層が形成されることはない。   At this time, as described in the first embodiment, the diffusion state of the metal material with respect to the gate insulating film (202) is controlled by the heat treatment conditions and the composition of the gate electrode layer 103, and the gate insulating film (202) and the semiconductor substrate 100 are controlled. Try to suppress the metal material that reaches the interface. However, since the original gate insulating film (202) formed here is made of metal silicon oxide (HfSiO), the gate insulating film (202 ′) after the heat treatment is not oxidized on the semiconductor substrate 100 side. A silicon layer is not formed.

またその後には、第１実施形態において図３（５）および図３（６）を用いて説明したと同様にして、ＭＯＳトランジスタ（２０９）を完成させる。   Thereafter, the MOS transistor (209) is completed in the same manner as described with reference to FIGS. 3 (5) and 3 (6) in the first embodiment.

このようにして得られたＭＯＳトランジスタ（２０９）は、半導体基板１００上に、金属材料を含む酸化シリコン系材料（金属酸化シリコン層）からなるゲート絶縁膜（２０２’）を介して、金属材料を含むゲート電極１０３ａが設けられたものとなる。そして特にゲート絶縁膜（２０２’）は、ゲート電極１０３ａ側ほど金属材料の濃度が高く、半導体基板１００側では金属材料の濃度が低い金属酸化シリコンで構成されたものとなる。   The MOS transistor (209) obtained in this way is made of a metal material on a semiconductor substrate 100 via a gate insulating film (202 ′) made of a silicon oxide-based material (metal oxide layer) containing a metal material. A gate electrode 103a including the gate electrode 103a is provided. In particular, the gate insulating film (202 ') is made of metal silicon oxide having a higher metal material concentration on the gate electrode 103a side and a lower metal material concentration on the semiconductor substrate 100 side.

そして、以上説明した製造方法によれば、図２（３）および図２（４）を用いて説明したように、金属材料を含む酸化シリコン系材料からなるゲート絶縁膜１０２に対して、熱処理によって、ゲート電極層１０３からゲート絶縁膜（２０２）中に金属材料を拡散させる。このため、Ｈｆに代表されるような酸化物が高誘電率となる金属材料を適宜選択して用いることにより、この金属酸化シリコンからなるゲート絶縁膜（２０２’）は、酸化シリコンよりも高誘電率のＨｉｇｈ−ｋ金属酸化膜となり、高誘電化される。しかも、熱処理条件やゲート電極層１０３の組成によって、ゲート絶縁膜（２０２）に対する金属材料の拡散状態を制御し、ゲート絶縁膜（２０２）と半導体基板１００との界面にまで達する金属材料を抑えることで、界面順位を抑えることも可能である。   According to the manufacturing method described above, as described with reference to FIGS. 2 (3) and 2 (4), the gate insulating film 102 made of a silicon oxide-based material including a metal material is subjected to heat treatment. Then, a metal material is diffused from the gate electrode layer 103 into the gate insulating film (202). Therefore, by appropriately selecting and using a metal material whose oxide has a high dielectric constant such as Hf, the gate insulating film (202 ′) made of metal silicon oxide has a higher dielectric constant than silicon oxide. It becomes a high-k metal oxide film with a high rate and is made highly dielectric. In addition, the diffusion state of the metal material with respect to the gate insulating film (202) is controlled by the heat treatment conditions and the composition of the gate electrode layer 103, and the metal material reaching the interface between the gate insulating film (202) and the semiconductor substrate 100 is suppressed. Thus, the interface order can be suppressed.

＜第３実施形態＞
本第３実施形態では、ダマシン（Ｒｅｐｌａｃｅｍｅｎｔ）構造のＭＯＳトランジスタの製造に本発明を適用した製造方法を説明する。尚、第１実施形態と同一の構成要素には同一の符号を付して説明を行う。 <Third Embodiment>
In the third embodiment, a manufacturing method in which the present invention is applied to the manufacture of a damascene (Replacement) structure MOS transistor will be described. In addition, the same code | symbol is attached | subjected and demonstrated to the component same as 1st Embodiment.

先ず、図８（１）に示すように、半導体基板１００の表面側に素子分離領域１０１を形成した後、ダミーゲート絶縁膜３０１を介してダミーゲート電極３０２を形成する。その後、ダミーゲート電極３０２をマスクにしてＬＤＤ拡散層１０５を形成するための不純物を導入し、次いでダミーゲート電極３０２の側壁にサイドウォール１０６を形成する。次に、ダミーゲート電極３０２とサイドウォール１０６とをマスクにしてソース・ドレイン拡散層１０７を形成するための不純物を導入し、活性化のための熱処理を行う。   First, as shown in FIG. 8A, after the element isolation region 101 is formed on the surface side of the semiconductor substrate 100, the dummy gate electrode 302 is formed through the dummy gate insulating film 301. Thereafter, impurities for forming the LDD diffusion layer 105 are introduced using the dummy gate electrode 302 as a mask, and then the sidewall 106 is formed on the sidewall of the dummy gate electrode 302. Next, impurities for forming the source / drain diffusion layer 107 are introduced using the dummy gate electrode 302 and the side wall 106 as a mask, and heat treatment for activation is performed.

以上の後、図８（２）に示すように、ダミーゲート電極３０２およびサイドウォール１０６を覆う状態で、半導体基板１００上に層間絶縁膜３０３を成膜し、ダミーゲート電極３０２が露出するまでＣＭＰ研磨による平坦化を行う。しかる後、層間絶縁膜３０３から露出させたダミーゲート電極３０２およびその下層のダミーゲート絶縁膜３０３をエッチング除去し、半導体基板１００を露出させる。   After the above, as shown in FIG. 8B, an interlayer insulating film 303 is formed on the semiconductor substrate 100 so as to cover the dummy gate electrode 302 and the sidewall 106, and CMP is performed until the dummy gate electrode 302 is exposed. Perform flattening by polishing. Thereafter, the dummy gate electrode 302 exposed from the interlayer insulating film 303 and the dummy gate insulating film 303 underneath are etched away to expose the semiconductor substrate 100.

次に、図８（３）に示すように、半導体基板１００の露出表面に、熱酸化法によって酸化シリコンからなるゲート絶縁膜１０２を形成する。この工程は、第１実施形態において図１（２）を用いて説明したと同様に行われる。   Next, as shown in FIG. 8C, a gate insulating film 102 made of silicon oxide is formed on the exposed surface of the semiconductor substrate 100 by thermal oxidation. This process is performed in the same manner as described in the first embodiment with reference to FIG.

次に、酸化シリコンからなるゲート絶縁膜１０２上に、金属材料を含むゲート電極層１０３を形成する。この工程は、第１実施形態において図１（３）を用いて説明したと同様に行われ、例えば、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、ハフニウムナイトライド（ＨｆＮ）を用いて構成されたゲート電極層１０３を形成する。   Next, a gate electrode layer 103 containing a metal material is formed over the gate insulating film 102 made of silicon oxide. This step is performed in the same manner as described with reference to FIG. 1C in the first embodiment, and is configured using, for example, hafnium (Hf), hafnium silicide (HfSi), or hafnium nitride (HfN). A gate electrode layer 103 is formed.

その後、図９（４）に示すように、熱処理を行うことにより、ゲート電極層１０３からゲート絶縁膜１０２中に金属材料を拡散させ、上層が金属酸化シリコン層からなり下層が酸化シリコン層からなるゲート絶縁膜１０２’を形成する。る。この工程は、第１実施形態において図１（４）を用いて説明したと同様に行われる。   Thereafter, as shown in FIG. 9 (4), by performing heat treatment, the metal material is diffused from the gate electrode layer 103 into the gate insulating film 102, and the upper layer is made of a metal silicon oxide layer and the lower layer is made of a silicon oxide layer. A gate insulating film 102 ′ is formed. The This step is performed in the same manner as described in the first embodiment with reference to FIG.

その後、図９（５）に示すように、例えばＣＭＰ法により層間絶縁膜３０３上の余分なゲート電極層１０３を除去し、ゲート絶縁膜１０２’上のみにゲート電極層１０３を残してこれをゲート電極１０３ａとして形成する。これにより、ＭＯＳトランジスタ３０９を完成させる。   Thereafter, as shown in FIG. 9 (5), the unnecessary gate electrode layer 103 on the interlayer insulating film 303 is removed by, eg, CMP, and the gate electrode layer 103 is left only on the gate insulating film 102 ′ to gate it. The electrode 103a is formed. Thereby, the MOS transistor 309 is completed.

以上のようにして得られたダマシン構造のＭＯＳトランジスタ３０９は、第１実施形態で説明したＭＯＳトランジスタと同様のゲート絶縁膜１０２’およびゲート電極１０３ａを備えたものとなる。   The damascene MOS transistor 309 obtained as described above is provided with the gate insulating film 102 'and the gate electrode 103a similar to the MOS transistor described in the first embodiment.

そして、このような製造方法によれば、第１実施形態と同様に、図８（３）および図９（１）を用いて説明したように、酸化シリコン系材料からなるゲート絶縁膜１０２に対して、熱処理によってゲート電極層１０３から金属材料を拡散させることにより、ゲート絶縁膜１０２中に金属酸化シリコン層１０２ａを形成する。このため、第１実施形態と同様の効果を得ることが可能になる。   According to such a manufacturing method, as described with reference to FIGS. 8 (3) and 9 (1), the gate insulating film 102 made of a silicon oxide-based material is applied to the gate insulating film 102 as in the first embodiment. Then, a metal material is diffused from the gate electrode layer 103 by heat treatment, so that the metal silicon oxide layer 102a is formed in the gate insulating film 102. For this reason, it becomes possible to acquire the effect similar to 1st Embodiment.

尚、本第３実施形態におけるダマシン構造のＭＯＳトランジスタの製造方法には、第２実施形態を適用することも可能であり、第２実施形態を適用してゲート絶縁膜を形成した場合には、第２実施形態と同様の効果を得ることが可能である。   Note that the second embodiment can also be applied to the method for manufacturing a damascene MOS transistor in the third embodiment, and when the gate insulating film is formed by applying the second embodiment, It is possible to obtain the same effect as in the second embodiment.

第１実施形態および第２実施形態の製造方法を説明する断面工程図（その１）である。It is sectional process drawing (the 1) explaining the manufacturing method of 1st Embodiment and 2nd Embodiment. 第１実施形態の製造方法における要部を説明する拡大図である。It is an enlarged view explaining the principal part in the manufacturing method of 1st Embodiment. 第１実施形態および第２実施形態の製造方法を説明する断面工程図（その２）である。It is sectional process drawing (the 2) explaining the manufacturing method of 1st Embodiment and 2nd Embodiment. ゲート電極層を構成する各材料の組成と、熱処理後においてのゲート絶縁膜の電気的膜減り量ΔＥＯＴとの関係を示すグラフである。It is a graph which shows the relationship between the composition of each material which comprises a gate electrode layer, and the electrical film reduction amount (DELTA) EOT of the gate insulating film after heat processing. ＭＯＳトランジスタにおけるゲート絶縁膜の酸化シリコン換算の電気的膜厚（ＥＯＴと）−リーク電流（Ｉｇ）との関係を示すグラフである。It is a graph which shows the relationship between the electrical thickness (EOT and silicon oxide equivalent) -leakage current (Ig) of the gate insulating film in a MOS transistor. ＭＯＳトランジスタのＣＶ特性を示すグラフである。It is a graph which shows the CV characteristic of a MOS transistor. ＭＯＳトランジスタの縦方向電界（Ｅｅｆｆ）と電子移動度（Electron Mobility）との関係を示すグラフである。It is a graph which shows the relationship between the vertical direction electric field (Eeff) and electron mobility (Electron Mobility) of a MOS transistor. 第３実施形態の製造方法を説明する断面工程図（その１）である。It is sectional process drawing (the 1) explaining the manufacturing method of 3rd Embodiment. 第３実施形態の製造方法を説明する断面工程図（その２）である。It is sectional process drawing (the 2) explaining the manufacturing method of 3rd Embodiment.

符号の説明Explanation of symbols

１００…半導体基板、１０２，１０２’，２０２，２０２’…ゲート絶縁膜、１０２ａ…金属酸化シリコン層、１０２ｂ…酸化シリコン層、１０３…ゲート電極層、１０３ａ…ゲート電極、１０９，２０９，３０９…半導体装置

DESCRIPTION OF SYMBOLS 100 ... Semiconductor substrate, 102, 102 ', 202, 202' ... Gate insulating film, 102a ... Metal silicon oxide layer, 102b ... Silicon oxide layer, 103 ... Gate electrode layer, 103a ... Gate electrode, 109, 209, 309 ... Semiconductor apparatus

Claims (8)

半導体基板上に酸化シリコン系材料からなるゲート絶縁膜を形成する第１工程と、
前記ゲート絶縁膜上に金属材料を含むゲート電極層を形成する第２工程と、
熱処理を行うことにより前記ゲート電極層から前記ゲート絶縁膜中に金属材料を拡散させることにより、前記ゲート絶縁膜の少なくとも表面層に金属酸化シリコン層を形成する第３工程とを行う
ことを特徴とする半導体装置の製造方法。 A first step of forming a gate insulating film made of a silicon oxide-based material on a semiconductor substrate;
A second step of forming a gate electrode layer containing a metal material on the gate insulating film;
Performing a third step of forming a metal silicon oxide layer on at least a surface layer of the gate insulating film by diffusing a metal material from the gate electrode layer into the gate insulating film by performing a heat treatment. A method for manufacturing a semiconductor device. 請求項１記載の半導体装置の製造方法において、
前記第２工程で形成する前記ゲート電極層は、前記金属材料と共にシリコンおよび窒素のうちの少なくとも一方を含有している
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the gate electrode layer formed in the second step contains at least one of silicon and nitrogen together with the metal material. 請求項２記載の半導体装置の製造方法において、
前記第３工程での金属材料の拡散は、前記ゲート電極層におけるシリコンおよび窒素の含有量によって制御される
ことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
The diffusion of the metal material in the third step is controlled by the contents of silicon and nitrogen in the gate electrode layer. 請求項２記載の半導体装置の製造方法において、
前記第２工程で形成する前記ゲート電極層は、ハフニウムシリサイドからなる
ことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
The method of manufacturing a semiconductor device, wherein the gate electrode layer formed in the second step is made of hafnium silicide. 請求項２記載の半導体装置の製造方法において、
前記第２工程では、堆積成膜によって所定の組成に構成された前記ゲート電極層を形成する
ことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
In the second step, the gate electrode layer configured to have a predetermined composition is formed by deposition film formation. 半導体基板と、当該半導体基板上に形成された酸化シリコン系材料からなるゲート絶縁膜と、当該ゲート絶縁膜上に形成された金属材料を含むゲート電極とを備えた半導体装置において、
前記ゲート絶縁膜は、前記ゲート電極を構成する金属材料を含有している
ことを特徴とする半導体装置。 In a semiconductor device comprising a semiconductor substrate, a gate insulating film made of a silicon oxide-based material formed on the semiconductor substrate, and a gate electrode containing a metal material formed on the gate insulating film,
The gate insulating film contains a metal material constituting the gate electrode. A semiconductor device, wherein: 請求項６記載の半導体装置において、
前記ゲート絶縁膜中における前記金属材料の濃度は、前記ゲート電極側から前記半導体基板側に向かって低濃度になっている
ことを特徴とする半導体装置。 The semiconductor device according to claim 6.
The concentration of the metal material in the gate insulating film decreases from the gate electrode side toward the semiconductor substrate side. 請求項７記載の半導体装置において、
前記ゲート絶縁膜は、前記半導体基板との界面側に酸化シリコン層を備えている
ことを特徴とする半導体装置。


The semiconductor device according to claim 7.
The gate insulating film includes a silicon oxide layer on an interface side with the semiconductor substrate.


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