JP2006245093A - High-voltage device and high-voltage device for electrostatic protection circuit - Google Patents

High-voltage device and high-voltage device for electrostatic protection circuit Download PDF

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Chyh-Yih Chang
智毅 張
立人 ▲洗▼
Li-Jen Hsien
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a high-voltage device for an electrostatic discharge protection circuit that is stronger than a conventional one. <P>SOLUTION: In the high-voltage device for the electrostatic discharge protection circuit, a silicon layer is arranged on a substrate, and first- and second-type wells are arranged in the silicon layer. The low-doping region of the second-type well is positioned adjacent to the first-type one, and a high-doping region in the second-type well is positioned below one portion of the first-type well and the low-doping region. A gate structure is arranged on one portion of the first-type well and the low-doping region, and a second-type first-doping region and a second-type second-doping region are arranged at both the sides of the gate structure in the low-doping region and the first-type well. An insulating separation structure is arranged in the low-doping region, and the first-type doping region is arranged in the first-type well. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体デバイスに関し、特に高電圧デバイス並びに静電気保護回路用高電圧デバイスに関する。   The present invention relates to a semiconductor device, and more particularly to a high voltage device and a high voltage device for an electrostatic protection circuit.

相対湿度（ＲＨ）が高い場合にカーペットの床を人間が歩くと、数百から数千ボルトの静電気が発生する。相対湿度が低いと数千ボルトの静電気が発生する。又半導体デバイスのパッケージやテストに用いられる機械も通常、数百から数千ボルトの静電気を発生する。帯電体（人体や機械など）がシリコンウエハーと接触すると、静電気はシリコンウエハーを通って放電する。静電気が放電する時の瞬時電力は、ウエハーを持つ半導体装置を破損させ、その結果デバイス不良となる程の強さである。同種の静電気放電は封止チップをも破損させるおそれがある。   When a person walks on the carpet floor when the relative humidity (RH) is high, static electricity of several hundred to several thousand volts is generated. When the relative humidity is low, several thousand volts of static electricity is generated. Machines used for semiconductor device packaging and testing typically generate hundreds to thousands of volts of static electricity. When a charged body (such as a human body or a machine) comes into contact with a silicon wafer, static electricity is discharged through the silicon wafer. The instantaneous power when the static electricity is discharged is strong enough to damage the semiconductor device having the wafer, resulting in a device failure. The same kind of electrostatic discharge may damage the sealing chip.

静電気放電（ＥＳＤ）による破損を防止する多くの方法が開発されている。もっともありふれたＥＳＤ保護方法は、パッケージの中に特別なハードウエアを組み込むことである。即ち、特別に設計した静電気防止回路を保護されるべき内部回路と各々のボンデイングパッドとの間に組み込む。   Many methods have been developed to prevent damage from electrostatic discharge (ESD). The most common ESD protection method is to incorporate special hardware in the package. That is, a specially designed antistatic circuit is incorporated between the internal circuit to be protected and each bonding pad.

米国特許６，６２４，４８７でＫｕｎｚは二つのＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ１００と１０２を持った設計を開示した(図１参照)。図１に示すようにトランジスタ１００と１０２のゲートは相互に接続されている。これら二つのトランジスタ１００と１０２のドレイン１０４ａと１０４ｂはＮ型ウエル１０６の中に形成され、互いに接続されている。更にそのトランジスタ（１００または１０２）の一つは他のトランジスタ１０２の寄生バイポーラトランジスタの起動に用いられる。   In US Pat. No. 6,624,487, Kunz disclosed a design with two N-type metal oxide semiconductor (NMOS) transistors 100 and 102 (see FIG. 1). As shown in FIG. 1, the gates of the transistors 100 and 102 are connected to each other. The drains 104a and 104b of these two transistors 100 and 102 are formed in the N-type well 106 and connected to each other. In addition, one of the transistors (100 or 102) is used to start a parasitic bipolar transistor of another transistor 102.

他の米国特許６，３６５，９４１でＳａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ． Ｌｔｄ．のＲｈｅｅは、一つの静電気保護回路を開示した(図２参照)。図２に示す通り、その静電気保護回路は、ＭＯＳトランジスタ２００とツエナーダイオード２０２からなる。ＭＯＳトランジスタのしきい値電圧は内部回路の動作電圧よりも高いが内部回路内のＭＯＳトランジスタのドレインの接合破壊電圧よりは低い。更に、ボンデイングパッドとツエナーダイオードを一対にして用いる代わりに、複数のボンデイングパッドと大きい接合領域を有する共通の一つのダイオードを使うこともできる。   In other US Pat. No. 6,365,941, Samsung Electronics Co. Ltd .. Rhee disclosed an electrostatic protection circuit (see FIG. 2). As shown in FIG. 2, the electrostatic protection circuit includes a MOS transistor 200 and a Zener diode 202. The threshold voltage of the MOS transistor is higher than the operating voltage of the internal circuit, but lower than the junction breakdown voltage of the drain of the MOS transistor in the internal circuit. Further, instead of using a pair of bonding pads and Zener diodes, a common diode having a plurality of bonding pads and a large junction area may be used.

他の米国特許５，９３２，９１４でＮＥＣのＨｏｒｉｇｕｃｈｉは、一つの静電気破壊保護回路を開示した(図３参照)。図３に示す通り、そのデバイスは保護ダイオード３００、ＮＰＮ保護バイポーラトランジスタ３０２、Ｐ型ウエル３０４、Ｎ型金属酸化物半導体電界効果型トランジスタ（ＮＭＯＳＦＥＴ）３０６、およびＮ型埋込層３０８からなる。Ｈｏｒｉｇｕｃｈｉによれば、内部回路が注入された電子によって破壊されることを防止するために、保護素子が作動している間Ｎ型埋込層がその保護素子から出る電子を吸収する。   In another US patent 5,932,914, NEC's Horiguchi disclosed an electrostatic breakdown protection circuit (see FIG. 3). As shown in FIG. 3, the device includes a protection diode 300, an NPN protection bipolar transistor 302, a P-type well 304, an N-type metal oxide semiconductor field effect transistor (NMOSFET) 306, and an N-type buried layer 308. According to Horiguchi, the N-type buried layer absorbs electrons emitted from the protective element while the protective element is operating in order to prevent the internal circuit from being destroyed by the injected electrons.

更に、米国特許６，３６５，９３２(図４参照)でＤｅｎｓｏのＫｏｕｎｏ等は、保護ダイオードを有するパワーＭＯＳを開示した。このパワーＭＯＳは大きな破壊電圧差と小さいシート抵抗を持つ。図４に示す通り、パワーＭＯＳはアップドレイン型ＭＯＳＦＥＴである。このＭＯＳＦＥＴはドレイン側に厚いゲート絶縁分離層を有している。更に、サージバイパス用の保護ダイオードは、Ｐ型ドーピング領域４００と深いＮ型ドーピング領域４０２の間に形成される。   In addition, in US Pat. No. 6,365,932 (see FIG. 4), Denso's Kouno et al. Disclosed a power MOS having a protection diode. This power MOS has a large breakdown voltage difference and a small sheet resistance. As shown in FIG. 4, the power MOS is an up drain MOSFET. This MOSFET has a thick gate insulating isolation layer on the drain side. Further, a surge bypass protection diode is formed between the P-type doping region 400 and the deep N-type doping region 402.

最近、高電圧信号用途として、高電圧用相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを製造できるプロセスが開発された。これらのタイプのトランジスタは、高電圧パワーＩＣやビデオ用インターフェイス回路、またデイスプレードライバＩＣ、電源、電力管理、遠距離通信、自動車用エレクトロニクス、工業用コントローラ等にしばしば応用されている。高電圧のシステム（例えば、１０Ｖ以上の動作電圧）用途のために、大部分のＭＯＳトランジスタに用いられる製造方法は、破壊電圧を上げるための以下のタイプのデザインを適用している。第１は、破壊電圧と動作電圧を上げる目的で、低目の高濃度ドーピングエピタキシャルシリコン層をデバイス領域のドーピング濃度に戻すように、シリコン基板上に形成する。第２は、接合破壊電圧を上げそれにより動作電圧を上げる目的で、ＭＯＳトランジスタのソースとドレインに高濃度ドーピング領域を加える。第３は、ドレインとゲート間の破壊電圧を上げる目的で、フィールド酸化物層をドレインとゲート間に配置する。   Recently, processes have been developed that can produce high voltage complementary metal oxide semiconductor (CMOS) transistors for high voltage signal applications. These types of transistors are often applied to high voltage power ICs, video interface circuits, display driver ICs, power supplies, power management, telecommunications, automotive electronics, industrial controllers, and the like. For high voltage system applications (eg, operating voltages above 10V), the manufacturing methods used for most MOS transistors apply the following types of designs to increase the breakdown voltage. First, in order to increase the breakdown voltage and the operating voltage, a lower heavily doped epitaxial silicon layer is formed on the silicon substrate so as to return to the doping concentration of the device region. Second, in order to increase the junction breakdown voltage and thereby increase the operating voltage, high concentration doping regions are added to the source and drain of the MOS transistor. Third, a field oxide layer is disposed between the drain and the gate for the purpose of increasing the breakdown voltage between the drain and the gate.

図５は、高電圧システムでの従来の対称型ＮＭＯＳの断面の概略図である。図５に示すとおり、高電圧Ｎ型ウエル（ＨＶＮＷ）５００と５０２がソース／ドレインＮ型高濃度ドーピング領域５０４と５０６の下に配置されている。更に、そのＮ型高濃度ドーピング領域５０４と高電圧Ｎ型ウエル５００が一緒にＮＭＯＳトランジスタのソースを形成し、Ｎ型高濃度ドーピング領域５０６と高電圧Ｎ型ウエル５０２が一緒にＮＭＯＳトランジスタのドレインを形成している。ソースとドレインが対象的に配置されているので、回路応用上ソースとドレインは交換可能である。又、ＮＭＯＳトランジスタのバルク領域が基本的にＰ型ウエルの中に形成される。バルクポテンシャルはＰ型エピタキシャルシリコン層５１０、Ｐ型基板５１２、Ｐ型ウエル５１４及びＰ型高濃度ドーピング領域５１６によってコントロールされる。更にＮＭＯＳトランジスタの種々のコンポーネントが、普通のイオンプレーテイング、熱拡散、酸化やフォトリソグラフィー等のＣＭＯＳプロセスによって厚膜Ｐ型エピタキシャルシリコン層５１０（厚みは約３〜２０μｍ）の上に形成されている。実際、薄膜Ｐ型エピタキシャルシリコン層５１０は、ＣＭＯＳプロセス後厚膜Ｐ型エピタキシャルシリコン層の残りの部分である。高電圧システムのＮＭＯＳトランジスタにおいて、高い破壊電圧を有するＰ型ウエルと高電圧Ｎ型ウエルとの接合はソース／バルク界面を構成する。更にフィールド酸化物絶縁分離構造５１８がドレインと多結晶シリコンゲート５２０の間に配置されている。その結果、高い動作電圧をＮＭＯＳトランジスタのドレインとゲート間にかけることが可能となる。   FIG. 5 is a schematic cross-sectional view of a conventional symmetric NMOS in a high voltage system. As shown in FIG. 5, high voltage N-type wells (HVNW) 500 and 502 are disposed under source / drain N-type heavily doped regions 504 and 506. Further, the N-type heavily doped region 504 and the high-voltage N-type well 500 together form the source of the NMOS transistor, and the N-type heavily doped region 506 and the high-voltage N-type well 502 together form the drain of the NMOS transistor. Forming. Since the source and drain are targeted, the source and drain are interchangeable for circuit applications. The bulk region of the NMOS transistor is basically formed in the P-type well. The bulk potential is controlled by the P-type epitaxial silicon layer 510, the P-type substrate 512, the P-type well 514, and the P-type heavily doped region 516. Furthermore, various components of the NMOS transistor are formed on the thick P-type epitaxial silicon layer 510 (thickness is about 3 to 20 μm) by a CMOS process such as ordinary ion plating, thermal diffusion, oxidation, and photolithography. . In fact, the thin film P-type epitaxial silicon layer 510 is the remaining part of the thick P-type epitaxial silicon layer after the CMOS process. In an NMOS transistor of a high voltage system, a junction between a P type well having a high breakdown voltage and a high voltage N type well constitutes a source / bulk interface. A field oxide isolation structure 518 is further disposed between the drain and the polysilicon gate 520. As a result, a high operating voltage can be applied between the drain and gate of the NMOS transistor.

図６は高電圧システム用の従来の非対称型ＮＭＯＳの断面概略図である。図５と異なり、フィールド酸化物絶縁分離構造６０４がドレイン６００とゲート６０２の間に配置されているが、フィールド酸化物絶縁分離構造６０４はソース６０６とゲート６０２の間には配置されていない。又ソース６０６の下には高電圧Ｎ型ウエル６０８は配置されていない。ＮＭＯＳトランジスタのソースとドレインは非対称であるので、回路設計上ソースとドレインを交換して使用することはできない。   FIG. 6 is a schematic cross-sectional view of a conventional asymmetrical NMOS for a high voltage system. Unlike FIG. 5, the field oxide isolation structure 604 is disposed between the drain 600 and the gate 602, but the field oxide isolation structure 604 is not disposed between the source 606 and the gate 602. Further, the high voltage N-type well 608 is not disposed under the source 606. Since the source and drain of the NMOS transistor are asymmetric, the source and drain cannot be exchanged for circuit design.

前述の記載は常にＮＭＯＳトランジスタについて記述しているが、ＰＭＯＳトランジスタはＮ型／Ｐ型ドーピングを変えることにより同様につくることが可能である。また、前述のデバイスは高電圧システムに適用する場合優れた動作特性を示す。然し、これらのデバイスは、静電気保護回路に用いる場合はさらに高い破壊電圧が必要なため、このデバイスは頑健性が劣る。また、これらのデバイスを装着するためには広い面積が必要である。   Although the above description has always described NMOS transistors, PMOS transistors can be made similarly by changing N-type / P-type doping. Also, the aforementioned devices exhibit excellent operating characteristics when applied to high voltage systems. However, these devices are less robust because they require higher breakdown voltages when used in electrostatic protection circuits. Moreover, a large area is required for mounting these devices.

図７は、伝送路パルス（ＴＬＰ）システムで測定した図５の対称型ＮＭＯＳの特性電流電圧関係のグラフである。一般にＴＬＰによるＩ−Ｖ特性は静電気放電を受けるデバイスの動作状態を説明する。このＩ−Ｖ特性曲線は電圧の上昇と共に点Ａで電流が上昇し始め、最終Ｂ点（デバイス破損）で最大値となることを示す。図７に示すとおりＮＭＯＳトランジスタのみが適度な静電気放電保護能力を有する。パルス電流がＮＭＯＳトランジスタを通過すると電圧は上昇し高い瞬時電圧を生じ、その瞬時電圧がデバイスを破損させる。   FIG. 7 is a graph of the characteristic current-voltage relationship of the symmetric NMOS of FIG. 5 measured with a transmission line pulse (TLP) system. In general, the IV characteristics by TLP describe the operating state of a device that undergoes electrostatic discharge. This IV characteristic curve shows that the current starts to increase at the point A as the voltage increases and reaches the maximum value at the final point B (device failure). As shown in FIG. 7, only the NMOS transistor has an appropriate electrostatic discharge protection capability. As the pulsed current passes through the NMOS transistor, the voltage rises and produces a high instantaneous voltage that damages the device.

本発明の少なくとも一つの目的は、従来の高電圧デバイスよりも高い頑健性を有する静電気放電保護回路のための高電圧デバイスを提供することにある。   At least one object of the present invention is to provide a high voltage device for an electrostatic discharge protection circuit having higher robustness than conventional high voltage devices.

本発明の少なくとも二つ目の目的は、静電気放電保護回路だけでなく一般的回路にも使える高電圧デバイスを提供することにある。   At least a second object of the present invention is to provide a high voltage device which can be used not only for an electrostatic discharge protection circuit but also for a general circuit.

これらや他のメリットを達成し、そして本発明の目的に従ってここに具体的にまたは広く記載しているように、本発明は静電気放電保護回路用高電圧デバイスを提供する。この高電圧デバイスは、第1タイプ基板、第1タイプエピタキシャルシリコン層、第1タイプウエル、第２タイプウエル、ゲート構造、第２タイプの第１ドーピング領域、第２タイプの第２ドーピング領域、第１絶縁分離構造および第１タイプドーピング領域からなる。第1タイプエピタキシャルシリコン層を第1タイプ基板内に配置する。第1タイプウエルと第２タイプウエルを、各々第1タイプエピタキシャルシリコン層内に配置する。第２タイプウエルは、第２タイプ低濃度ドーピング領域と第２タイプ高濃度ドーピング領域からなる。第２タイプ低濃度ドーピング領域を第1タイプウエルの隣に配置し、第２タイプ高濃度ドーピング領域を第1タイプウエルの一部と第２タイプ低濃度ドーピング領域の下に配置する。ゲート構造を第1タイプウエルの一部と第２タイプ低濃度ドーピング領域に配置する。第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域を、それぞれ第２タイプ低濃度ドーピング領域と第1タイプウエル内で、ゲート構造の両側に配置する。第１絶縁分離構造を、第２タイプ低濃度ドーピング領域内で且つゲート構造と第２タイプの第１ドーピング領域間に配置する。第１タイプドーピング領域を第1タイプウエル内で且つ第２タイプの第２ドーピング領域に隣接して配置する。   The present invention provides a high voltage device for electrostatic discharge protection circuitry that achieves these and other advantages, and as specifically or broadly described herein in accordance with the purpose of the present invention. The high-voltage device includes a first type substrate, a first type epitaxial silicon layer, a first type well, a second type well, a gate structure, a first doping region of a second type, a second doping region of a second type, It consists of one insulating isolation structure and a first type doping region. A first type epitaxial silicon layer is disposed in the first type substrate. The first type well and the second type well are each disposed in the first type epitaxial silicon layer. The second type well includes a second type lightly doped region and a second type heavily doped region. A second type lightly doped region is disposed next to the first type well, and a second type heavily doped region is disposed below a portion of the first type well and the second type lightly doped region. A gate structure is disposed in a part of the first type well and the second type lightly doped region. The second type first doping region and the second type second doping region are disposed on both sides of the gate structure in the second type lightly doped region and the first type well, respectively. The first isolation structure is disposed in the second type lightly doped region and between the gate structure and the second type first doping region. A first type doping region is disposed in the first type well and adjacent to the second doping region of the second type.

本発明はまたひとつの高電圧デバイスを提供する。この高電圧デバイスは、第1タイプ基板、第1タイプエピタキシャルシリコン層、第1タイプウエル、第２タイプウエル、ゲート構造、第２タイプの第１ドーピング領域、第２タイプの第２ドーピング領域、第１絶縁分離構造および第１タイプドーピング領域からなる。第1タイプエピタキシャルシリコン層を第1タイプ基板内に配置する。第1タイプウエルと第２タイプウエルを第1タイプエピタキシャルシリコン層内に配置する。第２タイプウエルは第２タイプ低濃度ドーピング領域と第２タイプ高濃度ドーピング領域からなる。第２タイプ低濃度ドーピング領域を第1タイプウエルの隣に配置し、第２タイプ高濃度ドーピング領域を第1タイプウエルの一部と第２タイプ低濃度ドーピング領域の下に配置する。ゲート構造を第1タイプウエルの一部と第２タイプ低濃度ドーピング領域に配置する。第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域を、それぞれ第２タイプ低濃度ドーピング領域と第1タイプウエル内でゲート構造の両側に配置する。第１絶縁分離構造を第２タイプウエルの第２タイプ低濃度ドーピング領域内で、且つゲート構造と第２タイプの第１ドーピング領域間に配置する。第１タイプドーピング領域は第1タイプウエル内で、且つ第２タイプの第２ドーピング領域に隣接して配置する。   The present invention also provides a high voltage device. The high-voltage device includes a first type substrate, a first type epitaxial silicon layer, a first type well, a second type well, a gate structure, a first doping region of a second type, a second doping region of a second type, It consists of one insulating isolation structure and a first type doping region. A first type epitaxial silicon layer is disposed in the first type substrate. The first type well and the second type well are disposed in the first type epitaxial silicon layer. The second type well includes a second type lightly doped region and a second type heavily doped region. A second type lightly doped region is disposed next to the first type well, and a second type heavily doped region is disposed below a portion of the first type well and the second type lightly doped region. A gate structure is disposed in a part of the first type well and the second type lightly doped region. The second type first doping region and the second type second doping region are disposed on both sides of the gate structure in the second type lightly doped region and the first type well, respectively. A first insulating isolation structure is disposed in the second type lightly doped region of the second type well and between the gate structure and the second type first doped region. The first type doping region is disposed in the first type well and adjacent to the second doping region of the second type.

本発明の高電圧デバイス内の第２タイプ低濃度ドーピング領域、第1タイプウエル及び第２タイプの第２ドーピング領域は、寄生型バイポーラトランジスタを形成する。同様に、第２タイプ高濃度ドーピング領域、第1タイプウエル及び第２タイプの第２ドーピング領域は共に他の寄生型バイポーラトランジスタを形成する。それ故第２タイプの第１ドーピング領域から入ってくる全てのパルス電流は二つの寄生型バイポーラトランジスタを通過後、第２タイプの第２ドーピング領域を通って回路から排出される。言い換えると、本発明の高電圧デバイスは通常の回路に加え、静電気放電保護回路内に使うことができる。   The second type lightly doped region, the first type well, and the second type second doped region in the high voltage device of the present invention form a parasitic bipolar transistor. Similarly, the second type heavily doped region, the first type well and the second type second doped region together form another parasitic bipolar transistor. Therefore, all pulse currents coming from the first doping region of the second type pass through the two parasitic bipolar transistors and are discharged from the circuit through the second doping region of the second type. In other words, the high voltage device of the present invention can be used in an electrostatic discharge protection circuit in addition to a normal circuit.

まとめると、本発明は以下の利点を有する：
１．高電圧デバイスのＩ−Ｖ特性が改善され、より高いパルス電流に耐えることが可能となる。頑健性が増し、このデバイスは静電気放電保護用として、または入出力バッファ用として用いることが可能となる。
２．必要エリアが小さくなるので、別の回路上の要求がある場合には、その減らした分のエリアを使える。
３．静電気放電保護用以外に、この高電圧デバイスは高電圧のパワーＩＣ、ビデオ用インターフェイス回路やデイスプレードライバＩＣ、電源、電力管理、通信、自動車用エレクトロニクスや工業用コントローラなどにも使用可能である。更に、このデバイスは１２〜５０Ｖまたはそれ以上のシステム電圧の場合にも正常に動作可能である。 In summary, the present invention has the following advantages:
1. The IV characteristics of the high voltage device are improved and can withstand higher pulse currents. Robustness is increased and the device can be used for electrostatic discharge protection or for input / output buffers.
2. Since the necessary area becomes small, if there is a demand on another circuit, the reduced area can be used.
3. In addition to electrostatic discharge protection, this high voltage device can also be used in high voltage power ICs, video interface circuits and display driver ICs, power supplies, power management, communications, automotive electronics, industrial controllers, and the like. In addition, the device can operate normally with system voltages of 12-50V or higher.

前述の一般的記載と以下の詳細な記載は典型的なものの記載であることを理解すべきであり、また請求項記載の本発明の更なる説明を提供することを意図したものである。添付図面は本発明の更なる理解をするために提供するとともに、本明細書の一部を構成する。これら図面は本発明の実施態様を図によって説明し、同時に明細書記載と共に本発明の考え方の説明に役立たせる。   It should be understood that the foregoing general description and the following detailed description are exemplary and are intended to provide further explanation of the invention as claimed. The accompanying drawings are provided to provide a further understanding of the invention, and constitute a part of this specification. These drawings illustrate embodiments of the present invention by means of drawings, and at the same time serve to explain the concept of the present invention together with the description.

本発明の現時点での最良の実施態様の詳細を説明するが、その事例を添付図に記載する。同一または類似部品を引用する図面及び記載においては、可能な限り同一参照番号を使う。   The details of the presently preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. Wherever possible, the same reference numbers are used in the drawings and the description to refer to the same or like parts.

以下の実施態様において、本発明の高電圧デバイスは静電気放電保護回路に用いるが、本発明はそれに限定するものではない。本発明の高電圧デバイスは普通の回路にも応用することも可能である。また本発明の高電圧デバイスにおいては、第1タイプとはＰ型で、第２タイプとはＮ型を意味している。   In the following embodiments, the high voltage device of the present invention is used in an electrostatic discharge protection circuit, but the present invention is not limited thereto. The high voltage device of the present invention can also be applied to ordinary circuits. In the high voltage device of the present invention, the first type means P type, and the second type means N type.

図８は本発明の一つの最良の実施態様に従った高電圧デバイスの上面からの図である。図９は、図８の高電圧デバイスにおけるＩ−Ｉ’線に沿っての概略断面図である。図８，９に示すように本発明の高電圧デバイスは、Ｐ型基板８００、Ｐ型エピタキシャルシリコン層８０２、Ｐ型ウエル８０４、Ｎ型ウエル８０６、ゲート構造８０８、Ｎ型ドーピング領域８１０，８１２、絶縁分離構造８１４、Ｐ型ドーピング領域８１６からなる。更にＮ型ウエル８０６はＮ型低濃度ドーピング領域８１８とＮ型高濃度ドーピング領域８２０からなり、ゲート構造８０８は底部ゲート絶縁分離層８２２と上部ゲート８２４からなる。   FIG. 8 is a top view of a high voltage device according to one best embodiment of the present invention. FIG. 9 is a schematic cross-sectional view along the line I-I ′ in the high-voltage device of FIG. 8. As shown in FIGS. 8 and 9, the high voltage device of the present invention includes a P-type substrate 800, a P-type epitaxial silicon layer 802, a P-type well 804, an N-type well 806, a gate structure 808, N-type doping regions 810 and 812, An insulating isolation structure 814 and a P-type doping region 816 are formed. Further, the N-type well 806 includes an N-type lightly doped region 818 and an N-type heavily doped region 820, and the gate structure 808 includes a bottom gate insulating isolation layer 822 and an upper gate 824.

Ｐ型エピタキシャルシリコン層８０２をＰ型基板８００内に配置する。Ｐ型エピタキシャルシリコン層８０２のドーパント濃度はＰ型基板８００のドーパント濃度より少ない。Ｐ型ウエル８０４をＰ型エピタキシャルシリコン層８０２内に配置する。   A P-type epitaxial silicon layer 802 is disposed in the P-type substrate 800. The dopant concentration of the P-type epitaxial silicon layer 802 is lower than the dopant concentration of the P-type substrate 800. A P-type well 804 is disposed in the P-type epitaxial silicon layer 802.

Ｎ型ウエル８０６をＰ型エピタキシャルシリコン層８０２内に配置する。Ｎ型低濃度ドーピング領域８１８をＰ型ウエル８０４の隣に配置する。Ｎ型高濃度ドーピング領域８２０を、Ｐ型ウエル８０４の一部とＮ型低濃度ドーピング領域８１８の下に配置する。例えば、Ｎ型低濃度ドーピング領域８１８は高電圧Ｎ型ウエル（ＨＶＮＷ）であり、Ｎ型高濃度ドーピング領域８２０はＮ型埋込層（ＮＢＬ）である。Ｎ型高濃度ドーピング領域８２０の幅Ｗ（図８に示す）に関しては特別な制限はない。唯一の基準は、Ｎ型高濃度ドーピング領域８２０の一部がＰ型ウエル８０４の下にあることである。一般的にＮ型高濃度ドーピング領域８２０の幅Ｗが小さければ小さいほど、デバイスが占有する面積は小さくなり、利用できる面積が広くなる。   An N-type well 806 is disposed in the P-type epitaxial silicon layer 802. An N-type lightly doped region 818 is disposed next to the P-type well 804. An N-type heavily doped region 820 is disposed below a portion of the P-type well 804 and the N-type lightly doped region 818. For example, the N-type lightly doped region 818 is a high voltage N-type well (HVNW), and the N-type lightly doped region 820 is an N-type buried layer (NBL). There is no particular limitation on the width W (shown in FIG. 8) of the N-type heavily doped region 820. The only criterion is that a portion of the N-type heavily doped region 820 is below the P-type well 804. In general, the smaller the width W of the N-type heavily doped region 820, the smaller the area occupied by the device and the wider the available area.

ゲート構造８０８をＰ型ウエル８０４の一部とＮ型低濃度ドーピング領域８１８の上に配置する。Ｎ型ドーピング領域８１０と８１２をそれぞれＮ型低濃度ドーピング領域８１８とＰ型ウエル８０４内で、ゲート構造８０８の両側に位置する。Ｎ型ドーピング領域８１０、Ｎ型低濃度ドーピング領域８１８とＮ型高濃度ドーピング領域８２０は一緒にドレインを務め、一方Ｎ型ドーピング領域８１２はソースを務める。言い換えると高電圧デバイスにおけるソースとドレインの配置は非対称である。   A gate structure 808 is disposed over a portion of the P-type well 804 and the N-type lightly doped region 818. N-type doping regions 810 and 812 are located on either side of the gate structure 808 within the N-type lightly doped region 818 and P-type well 804, respectively. N-type doping region 810, N-type lightly doped region 818 and N-type heavily doped region 820 together serve as a drain, while N-type doped region 812 serves as a source. In other words, the arrangement of the source and drain in the high voltage device is asymmetric.

絶縁分離構造８１４は、ドレインとゲート間の破壊電圧を上げるため、Ｎ型低濃度ドーピング領域８１８内で、ゲート構造８０８とＮ型ドーピング領域８１０との間に配置する。絶縁分離構造８１４は、例えばプロセス上必要となる線幅により、フィールド酸化物またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）が可能である。更に複数の高電圧デバイス同士は他の絶縁分離構造８２６によってお互いに分離されている。   The insulating isolation structure 814 is disposed between the gate structure 808 and the N-type doping region 810 in the N-type lightly doped region 818 to increase the breakdown voltage between the drain and the gate. The insulating isolation structure 814 can perform field oxide or STI element isolation (Shallow Trench Isolation), for example, depending on the line width required in the process. Further, the plurality of high voltage devices are separated from each other by another insulating separation structure 826.

Ｐ型ドーピング領域８１６をＰ型ウエル８０４内で、且つＮ型ドーピング領域８１２に隣接して配置する。Ｐ型ドーピング領域８１６とＮ型ドーピング領域８１２はお互いに隣接しているので、一つの操作でこれら二つの領域での電位をコントロールするように回路設計することができる。更に、Ｐ型ドーピング領域８１６とＰ型ウエル８０４はバルク領域を務めることができる。このバルク領域とＰ型基板８００は同一のドーパントを有するため、これらはバルク電位と基板電位が同一となるよう相互に結合する。   A P-type doping region 816 is disposed in the P-type well 804 and adjacent to the N-type doping region 812. Since the P-type doping region 816 and the N-type doping region 812 are adjacent to each other, the circuit can be designed so as to control the potentials in these two regions with one operation. Further, the P-type doping region 816 and the P-type well 804 can serve as a bulk region. Since the bulk region and the P-type substrate 800 have the same dopant, they are coupled to each other so that the bulk potential and the substrate potential are the same.

前述の高電圧デバイスのＮ型低濃度ドーピング領域８１８、Ｐ型ウエル８０４とＮ型ドーピング領域８１２はＮＰＮ寄生バイポーラトランジスタを形成することに注目すべきである。同様にこの高電圧デバイスのＮ型高濃度ドーピング領域８２０、Ｐ型ウエル８０４とＮ型ドーピング領域８１２は別のＮＰＮ寄生バイポーラトランジスタを形成する。それ故、パルス電流がＮ型ドーピング領域８１０に入った場合、ベース−エミッタ間の電圧が寄生バイポーラトランジスタのしきい値電圧より大きくなるようなら、寄生バイポーラトランジスタのエミッタ−コレクチャネルが導通し、二つの寄生バイポーラトランジスタを起動させる。導通した寄生バイポーラトランジスタが静電気の放電をして回路を保護する。言い換えると、Ｎ型ドーピング領域８１０に入ってきたパルス電流は、二つの寄生バイポーラトランジスタを通った後、Ｎ型ドーピング領域８１２を通って回路から排出される。Ｎ型ドーピング領域８１２はシステム電圧ＶＤＤまたは接地電圧ＶＳＳに更に接続することができる。さらに、Ｎ型高濃度ドーピング領域８２０とＰ型ウエル８０４の間のＰＮ接合の破壊電圧は、Ｎ型低濃度ドーピング領域８１８とＰ型ウエル８０４の間のＰＮ接合の破壊電圧より小さい。その結果、Ｎ型高濃度ドーピング領域８２０とＰ型ウエル８０４の間の低いＰＮ接合の破壊電圧は静電気放電保護用の破壊電圧として用いることができる。   It should be noted that the N-type lightly doped region 818, P-type well 804 and N-type doped region 812 of the aforementioned high voltage device form an NPN parasitic bipolar transistor. Similarly, the N-type heavily doped region 820, P-type well 804 and N-type doped region 812 of this high voltage device form another NPN parasitic bipolar transistor. Therefore, when the pulse current enters the N-type doping region 810, if the base-emitter voltage becomes larger than the threshold voltage of the parasitic bipolar transistor, the emitter-collector channel of the parasitic bipolar transistor becomes conductive, Two parasitic bipolar transistors are activated. The conductive parasitic bipolar transistor discharges static electricity to protect the circuit. In other words, the pulse current that has entered the N-type doping region 810 passes through the two parasitic bipolar transistors and is then discharged from the circuit through the N-type doping region 812. The N-type doping region 812 can be further connected to the system voltage VDD or the ground voltage VSS. Further, the breakdown voltage of the PN junction between the N-type heavily doped region 820 and the P-type well 804 is smaller than the breakdown voltage of the PN junction between the N-type lightly doped region 818 and the P-type well 804. As a result, the breakdown voltage of the low PN junction between the N-type heavily doped region 820 and the P-type well 804 can be used as a breakdown voltage for electrostatic discharge protection.

本発明の別の実施態様として、他の絶縁分離構造８２８（図１０参照）をＰ型ドーピング領域８１６とＮ型ドーピング領域８１２の間に配置する。この場合、バルク領域内のＰ型ドーピング領域８１６と、ソースを務めるＮ型ドーピング領域８１２はお互いに分離している。それ故、この二つの領域は、デバイスに占有される全体の面積を減らすことができるので、他の高電圧デバイス用に用いることができる。   As another embodiment of the present invention, another insulating isolation structure 828 (see FIG. 10) is disposed between the P-type doping region 816 and the N-type doping region 812. In this case, the P-type doping region 816 in the bulk region and the N-type doping region 812 serving as the source are separated from each other. Therefore, these two regions can be used for other high voltage devices because they can reduce the overall area occupied by the device.

図１１は伝送路パルス（ＴＬＰ）システムで測定した本発明の一つの最良の実施例に従った高電圧デバイスの特性電流対電圧（Ｉ−Ｖ）の関係を示すグラフである。図１１に示すようにパルス電流が増加すると、例えば、静電気放電の間衝撃的な電流が生成されて、Ｎ型高濃度ドーピング領域８２０とＰ型ウエル８０４間のＰＮ接合が低い接合破壊電圧のため（Ｃ点で）破壊する。然し、Ｎ型低濃度ドーピング領域８１８、Ｐ型ウエル８０４およびＮ型ドーピング領域８１２からなる寄生バイポーラトランジスタと、Ｎ型高濃度ドーピング領域８２０、Ｐ型ウエル８０４とＮ型ドーピング領域８１２からなる寄生バイポーラトランジスタがすぐに起動する。こうして、この動作はＩ−Ｖ曲線の反転領域（Ｄ−Ｅ）に戻り、点Ｅで破損する。従って、たとえ本発明の高電圧デバイスが静電気放電のような大きなパルス電流を受けても、回路保護のため比較的小さな電圧が現れるに留まる。それ故本発明の高電圧デバイスは従来の高電圧デバイスより本質的により頑健性に優れる。   FIG. 11 is a graph showing the characteristic current vs. voltage (IV) relationship of a high voltage device according to one best embodiment of the present invention measured with a transmission line pulse (TLP) system. When the pulse current increases as shown in FIG. 11, for example, a shocking current is generated during electrostatic discharge, and the PN junction between the N-type heavily doped region 820 and the P-type well 804 has a low junction breakdown voltage. Destroy (at point C). However, a parasitic bipolar transistor comprising an N-type lightly doped region 818, a P-type well 804 and an N-type doped region 812, and a parasitic bipolar transistor comprising an N-type heavily doped region 820, a P-type well 804 and an N-type doped region 812. Will start immediately. Thus, this operation returns to the inversion region (DE) of the IV curve and breaks at the point E. Therefore, even if the high-voltage device of the present invention receives a large pulse current such as electrostatic discharge, a relatively small voltage appears only for circuit protection. Therefore, the high voltage device of the present invention is inherently more robust than conventional high voltage devices.

本発明の範囲、概念から外れることなく構成範囲内でできる種々の修正や変更は当業者にとって容易なものである。上記観点から、本発明は、以下の請求項及びその等価なものの範囲に属するものと認められる本発明の種々の修正や変更をも含んでいることを意図している。   Various modifications and changes that can be made within the scope of the present invention without departing from the scope and concept of the present invention are easy for those skilled in the art. In view of the above, the present invention is intended to include various modifications and variations of the present invention which are deemed to be within the scope of the following claims and their equivalents.

米国特許番号６，６２４，４８７に開示された静電気放電保護回路用デバイスの概略断面図である。It is a schematic sectional drawing of the device for electrostatic discharge protection circuits disclosed by US Patent No. 6,624,487. 米国特許番号６，３６５，９４１に開示された静電気放保護回路用デバイスの概略断面図である。It is a schematic sectional drawing of the device for static discharge protection circuits disclosed by US Patent No. 6,365,941. 米国特許番号５，９３２，９１４に開示された静電気放電保護回路用デバイスの概略断面図である。It is a schematic sectional drawing of the device for electrostatic discharge protection circuits disclosed by US Patent No. 5,932,914. は米国特許番号６，３６５，９３２に開示された静電気放電保護回路用デバイスの概略断面図である。FIG. 3 is a schematic cross-sectional view of an electrostatic discharge protection circuit device disclosed in US Pat. No. 6,365,932. 高電圧システムにおける従来の対称型ＮＭＯＳの概略断面図である。1 is a schematic cross-sectional view of a conventional symmetric NMOS in a high voltage system. 高電圧システムにおける従来の非対称型ＮＭＯＳトランジスタの概略断面図である。It is a schematic sectional drawing of the conventional asymmetrical NMOS transistor in a high voltage system. 伝送線路パルス（ＴＬＰ）システムで測定した図５の対称型ＮＭＯＳの特性電流対電圧（Ｉ−Ｖ）の関係を示すグラフである。6 is a graph showing the relationship between the characteristic current versus voltage (IV) of the symmetric NMOS of FIG. 5 measured with a transmission line pulse (TLP) system. 本発明の一つの最良の実施例に従った高電圧デバイスの上から見た図である。FIG. 2 is a top view of a high voltage device according to one best embodiment of the present invention. 図８の高電圧デバイスのＩ−Ｉ’線に沿っての概略断面図である。It is a schematic sectional drawing along the I-I 'line of the high-voltage device of FIG. 本発明の他の最良の実施態様に従った高電圧デバイスの概略断面図である。FIG. 6 is a schematic cross-sectional view of a high voltage device according to another best embodiment of the present invention. 伝送路パルス（ＴＬＰ）システムで測定した本発明の高電圧デバイスの特性電流対電圧（Ｉ−Ｖ）の関係を示すグラフである。It is a graph which shows the relationship of the characteristic current versus voltage (IV) of the high voltage device of this invention measured with the transmission line pulse (TLP) system.

符号の説明Explanation of symbols

８００・・・Ｐ型基板
８０２・・・Ｐ型エピタキシャルシリコン層
８０４・・・Ｐ型ウエル
８０６・・・Ｎ型ウエル
８０８・・・ゲート構造
８１０，８１２・・・Ｎ型ドーピング領域
８１４・・・絶縁分離構造
８１６・・・Ｐ型ドーピング領域
８０６・・・Ｎ型ウエル
８１８・・・Ｎ型低濃度ドーピング領域
８２０・・・Ｎ型高濃度ドーピング領域
８０８・・・ゲート構造
８２２・・・底部ゲート絶縁分離層
８２４・・・上部ゲート
８２８・・・絶縁分離構造 800 ... P-type substrate 802 ... P-type epitaxial silicon layer 804 ... P-type well 806 ... N-type well 808 ... Gate structure 810,812 ... N-type doping region 814 ... Insulation isolation structure 816... P type doping region 806... N type well 818... N type low concentration doping region 820... N type high concentration doping region 808... Gate structure 822. Insulation isolation layer 824 ... Upper gate 828 ... Insulation isolation structure

Claims (20)

第1タイプ基板；
前記第1タイプ基板内に配置した第1タイプエピタキシャルシリコン層；
前記第1タイプエピタキシャルシリコン層内に配置した第１タイプウエル；
前記第1タイプエピタキシャルシリコン層内に配置した第２タイプウエルで、その第２タイプウエルは、前記第１タイプウエルに隣接する第２タイプ低濃度ドーピング領域と、前記第１タイプウエルの一部と前記第２タイプ低濃度ドーピング領域の下に配置した第２タイプ高濃度ドーピング領域からなるもの；
前記第１タイプウエルの一部と前記第２タイプ低濃度ドーピング領域の上に配置したゲート構造；
それぞれ前記第２タイプ低濃度ドーピング領域と前記第１タイプウエル内で且つ前記ゲート構造の両側に配置した第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域；
前記第２タイプ低濃度ドーピング領域内で、且つ前記ゲート構造と前記第２タイプの第１ドーピング領域との間に配置した第１絶縁分離構造；並びに、
前記第１タイプウエル内で、且つ前記第２タイプの第２ドーピング領域に隣接して配置した第１タイプドーピング領域からなる静電気放電保護回路用高電圧デバイス。 First type substrate;
A first type epitaxial silicon layer disposed in the first type substrate;
A first type well disposed in the first type epitaxial silicon layer;
A second type well disposed in the first type epitaxial silicon layer, the second type well comprising: a second type lightly doped region adjacent to the first type well; and a part of the first type well. A second type heavily doped region disposed below the second type lightly doped region;
A gate structure disposed on a portion of the first type well and the second type lightly doped region;
A second type first doping region and a second type second doping region respectively disposed in the second type lightly doped region and the first type well and on both sides of the gate structure;
A first isolation structure disposed in the second type lightly doped region and between the gate structure and the first doping region of the second type; and
A high-voltage device for an electrostatic discharge protection circuit comprising a first type doping region disposed in the first type well and adjacent to the second doping region of the second type. 前記第２タイプ低濃度ドーピング領域、前記第１タイプウエルと前記第２タイプの第２ドーピング領域が共に寄生バイポーラトランジスタを構成し、また、前記第２タイプ高濃度ドーピング領域、前記第１タイプウエルと前記第２タイプの第２ドーピング領域が共に他の寄生バイポーラトランジスタを構成し、前記第２タイプの第１ドーピング領域から入ってきたパルス電流が、前記二つの寄生バイポーラトランジスタを通過後、前記第２タイプの第２ドーピング領域を通して回路から排出することができるようにした請求項第１に記載の静電気放電保護回路用高電圧デバイス。   The second type lightly doped region, the first type well, and the second type second doped region together constitute a parasitic bipolar transistor, and the second type heavily doped region, the first type well, The second type second doping region together constitutes another parasitic bipolar transistor, and the pulse current that has entered from the second type first doping region passes through the two parasitic bipolar transistors, and then the second type The high voltage device for an electrostatic discharge protection circuit according to claim 1, wherein the high voltage device can be discharged from the circuit through a second doping region of the type. 前記第２タイプ高濃度ドーピング領域と前記第１タイプウエル間のＰＮ接合の破壊電圧が前記第２タイプ低濃度ドーピング領域と前記第１タイプウエル間のＰＮ接合の破壊電圧より小さく、
また、前記第２タイプ高濃度ドーピング領域と前記第１タイプウエル間の前記ＰＮ接合の前記破壊電圧が静電気放電保護回路の破壊電圧である請求項第２に記載の静電気放電保護回路用高電圧デバイス。 A breakdown voltage of a PN junction between the second type heavily doped region and the first type well is smaller than a breakdown voltage of a PN junction between the second type lightly doped region and the first type well;
The high voltage device for an electrostatic discharge protection circuit according to claim 2, wherein the breakdown voltage of the PN junction between the second type high concentration doping region and the first type well is a breakdown voltage of the electrostatic discharge protection circuit. . 前記第１タイプウエル内で、且つ前記第１タイプドーピング領域と前記第２タイプの第２ドーピング領域間に配置する第２絶縁分離構造からなる請求項第１乃至３のいずれかに記載の静電気放電保護回路用高電圧デバイス   4. The electrostatic discharge according to claim 1, further comprising a second insulating isolation structure disposed in the first type well and between the first type doping region and the second type second doping region. 5. High voltage device for protection circuit 前記第２絶縁分離構造がフィールド酸化物絶縁分離構造またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）構造からなる請求項第４に記載の静電気放電保護回路用高電圧デバイス。   5. The high-voltage device for an electrostatic discharge protection circuit according to claim 4, wherein the second insulation isolation structure comprises a field oxide insulation isolation structure or a STI element isolation isolation structure. １絶縁分離構造がフィールド酸化物絶縁分離構造またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）構造からなる請求項第１乃至５のいずれかに記載の静電気放電保護回路用高電圧デバイス。   6. The high voltage device for an electrostatic discharge protection circuit according to claim 1, wherein the one isolation structure comprises a field oxide isolation structure or an STI element isolation structure. 前記第２タイプの第１ドーピング領域、前記第２タイプ低濃度ドーピング領域と前記第２タイプ高濃度ドーピング領域が一緒にドレインとして務め、前記第２タイプの第２ドーピング領域がソースを務める請求項第１乃至６のいずれかに記載の静電気放電保護回路用高電圧デバイス。   The second type first doping region, the second type lightly doped region, and the second type heavily doped region together serve as a drain, and the second type second doped region serves as a source. The high voltage device for electrostatic discharge protection circuit according to any one of 1 to 6. 前記第２タイプ低濃度ドーピング領域が高電圧第２タイプウエルからなる請求項第１乃至７のいずれかに記載の静電気放電保護回路用高電圧デバイス。   8. The high voltage device for an electrostatic discharge protection circuit according to claim 1, wherein the second type lightly doped region is a high voltage second type well. 前記第２タイプ高濃度ドーピング領域が第２タイプ埋込層からなる請求項第１乃至８のいずれかに記載の静電気放電保護回路用高電圧デバイス。   9. The high voltage device for an electrostatic discharge protection circuit according to claim 1, wherein the second type high concentration doping region comprises a second type buried layer. 第１タイプがＰタイプであり、第２タイプがＮタイプである請求項第１乃至９のいずれかに記載の静電気放電保護回路用高電圧デバイス。   The high voltage device for electrostatic discharge protection circuit according to any one of claims 1 to 9, wherein the first type is a P type and the second type is an N type. 第1タイプ基板；
前記第1タイプ基板内に配置した第1タイプエピタキシャルシリコン層；
前記第1タイプエピタキシャルシリコン層内に配置した第１タイプウエル；
前記第1タイプエピタキシャルシリコン層内に配置した第２タイプウエルで、その第２タイプウエルは、前記第１タイプウエルに隣接する第２タイプ低濃度ドーピング領域と、前記第１タイプウエルの一部と前記第２タイプ低濃度ドーピング領域の下に配置した第２タイプ高濃度ドーピング領域からなるもの；
前記第１タイプウエルの一部と前記第２タイプ低濃度ドーピング領域の上に配置したゲート構造；
それぞれ前記第２タイプ低濃度ドーピング領域内および前記第１タイプウエル内で、前記ゲート構造の両側に配置した第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域；
前記第２タイプ低濃度ドーピング領域内で、且つ前記ゲート構造と前記第２タイプの第１ドーピング領域との間に配置した第１絶縁分離構造；並びに、
前記第１タイプウエル内で、且つ前記第２タイプの第２ドーピング領域に隣接して配置した第１タイプドーピング領域からなる高電圧デバイス。 First type substrate;
A first type epitaxial silicon layer disposed in the first type substrate;
A first type well disposed in the first type epitaxial silicon layer;
A second type well disposed in the first type epitaxial silicon layer, the second type well comprising: a second type lightly doped region adjacent to the first type well; and a part of the first type well. A second type heavily doped region disposed below the second type lightly doped region;
A gate structure disposed on a portion of the first type well and the second type lightly doped region;
A second type first doping region and a second type second doping region disposed on both sides of the gate structure in the second type lightly doped region and in the first type well, respectively;
A first isolation structure disposed in the second type lightly doped region and between the gate structure and the first doping region of the second type; and
A high voltage device comprising a first type doping region disposed in the first type well and adjacent to the second type second doping region. 前記第１タイプウエル内で、且つ前記第１タイプドーピング領域と前記第２タイプの第２ドーピング領域間に配置する第２絶縁分離構造からなる請求項第１１に記載の高電圧デバイス。   12. The high voltage device according to claim 11, further comprising a second insulating isolation structure disposed in the first type well and between the first type doping region and the second type second doping region. 前記第２絶縁分離構造がフィールド酸化物絶縁分離構造またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）構造からなる請求項第１２に記載の高電圧デバイス。   The high-voltage device according to claim 12, wherein the second isolation structure comprises a field oxide isolation structure or an STI element isolation structure. 前記第１絶縁分離構造がフィールド酸化物絶縁分離構造またはＳＴＩ素子絶縁分離（Shallow Trench Isolation）構造からなる請求項第１１乃至１３のいずれかに記載の高電圧デバイス。   The high-voltage device according to any one of claims 11 to 13, wherein the first insulation isolation structure comprises a field oxide insulation isolation structure or a STI element isolation isolation structure. 前記高電圧デバイスが回路設計上種々の用途を有する請求項第１１乃至１４のいずれかに記載の高電圧デバイス。   15. The high voltage device according to claim 11, wherein the high voltage device has various uses in circuit design. 前記高電圧デバイスがデイスプレードライバＩＣ、電源、電力管理、遠距離通信、自動車用エレクトロニクス及び工業用コントローラ内部に用いられる請求項第１５に記載の高電圧デバイス。   16. The high voltage device of claim 15, wherein the high voltage device is used inside a display driver IC, power supply, power management, telecommunications, automotive electronics and industrial controller. 前記第２タイプの第１ドーピング領域、前記第２タイプ低濃度ドーピング領域と前記第２タイプ高濃度ドーピング領域が一緒にドレインとして務め、前記第２タイプの第２ドーピング領域がソースを務める請求項第１１乃至１６のいずれかに記載の高電圧デバイス。   The second type first doping region, the second type lightly doped region and the second type heavily doped region together serve as a drain, and the second type second doped region serves as a source. The high voltage device according to any one of 11 to 16. 前記第２タイプ低濃度ドーピング領域が高電圧第２タイプウエルからなる請求項第１１乃至１７のいずれかに記載の高電圧デバイス。   The high-voltage device according to any one of claims 11 to 17, wherein the second-type low-concentration doping region comprises a high-voltage second-type well. 前記第２タイプ高濃度ドーピング領域が第２タイプ埋込層からなる請求項第１１乃至１８のいずれかに記載の高電圧デバイス。   The high-voltage device according to any one of claims 11 to 18, wherein the second type heavily doped region comprises a second type buried layer. 第１タイプがＰタイプであり、第２タイプがＮタイプである請求項第１１乃至１９のいずれかに記載の高電圧デバイス。   The high voltage device according to any one of claims 11 to 19, wherein the first type is a P type and the second type is an N type.
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