JP2006235889A - Method for analyzing timing - Google Patents

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猛 小林
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Abstract

<P>PROBLEM TO BE SOLVED: To prevent any surplus margin from being set at the time of executing timing analysis by setting a margin for the delay fluctuation of a data path and a clock path. <P>SOLUTION: The margin coefficients of the delay fluctuation of a data path are decided according to the wideness of an arrangement region on the chip of each cell in the path of a data path, and the margin coefficients of the delay fluctuation of a clock path are decided according to the wideness of an arrangement area on the chip of each cell in the path of the clock path. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、データパスの遅延バラツキとクロックパスの遅延バラツキとを考慮して所定のラッチ手段へのデータ入力とクロック入力のタイミング解析を行う方法に関するものである。   The present invention relates to a method for performing timing analysis of data input and clock input to a predetermined latch means in consideration of delay variation of a data path and delay variation of a clock path.

半導体チップ内に点在する同種類の複数のセルに同じ鈍りの信号が入力されたとき、それらのセルが同じ配線負荷を駆動している場合には、遅延計算値（バラツキを考慮しない設計における計算値、以下同じ）は全く同じであるが、実際の半導体チップでは、チップ内の各セルのトランジスタのでき具合（プロセスバラツキ）や供給電圧の違いによって、その遅延にバラツキが発生する。   When the same blunt signal is input to a plurality of cells of the same type scattered in a semiconductor chip, when those cells are driving the same wiring load, a delay calculation value (in a design that does not consider variation) The calculated values (hereinafter the same) are exactly the same, but in an actual semiconductor chip, the delay varies depending on the state of the transistors of each cell in the chip (process variation) and the difference in supply voltage.

この遅延バラツキをマージンとして考慮し、所定のラッチ手段へのデータ入力とクロック入力のタイミング解析を行うものとして、On Chip Variation（チップ内バラツキ）タイミング解析という手法がある（例えば、特許文献１参照）。図５はこれを説明するためのモデル回路の回路図である。図５において、１，２はデータのラッチ手段としてのフリップフロップ、３は複数の入力データから１つのデータを生成して出力する組み合わせ論理回路（図５では入力データは１つのみを示した。）、４〜６はクロックバッファ（クロックドライバ）である。   Considering this delay variation as a margin, there is a method called On Chip Variation timing analysis as a method for performing timing analysis of data input and clock input to a predetermined latch means (see, for example, Patent Document 1). . FIG. 5 is a circuit diagram of a model circuit for explaining this. In FIG. 5, 1 and 2 are flip-flops as data latch means, and 3 is a combinational logic circuit that generates and outputs one data from a plurality of input data (in FIG. 5, only one input data is shown). 4 through 6 are clock buffers (clock drivers).

この図５に示したモデル回路は、入力クロックＣＬＫが分岐ポイントＰ０で分岐して、一方はデータ転送を行うフリップフロップ１のクロック入力ピンに入力し、他方は該フリップフロップ１の出力データを組み合わせ論理回路３で処理したデータを入力するフリップフロップ２のクロック入力ピンに入力する。フリップフロップ１のデータ入力ピンにはデータＤＡＴＡが入力する。Ｐ１はデータパス（Launch Path)、Ｐ２はクロックパス(Capture Path)である。   In the model circuit shown in FIG. 5, the input clock CLK branches at a branch point P0, one is input to the clock input pin of the flip-flop 1 that performs data transfer, and the other is a combination of the output data of the flip-flop 1. The data processed by the logic circuit 3 is input to the clock input pin of the flip-flop 2 to which the data is input. Data DATA is input to the data input pin of the flip-flop 1. P1 is a data path (Launch Path), and P2 is a clock path (Capture Path).

このようなモデル回路について、フリップフロップ２におけるホールドタイムの解析を行う際は、クロック分岐ポイントＰ０からフリップフロップ２のデータ入力ピンまでのデータパスＰ１の遅延計算値と、同フリップフロップ２のクロック入力ピンまでのクロックパスＰ２の遅延計算値に対して、それぞれ所定の遅延バラツキのマージン係数Ｋをかけることで最終遅延量を得て、その解析を行う。   When analyzing the hold time in the flip-flop 2 for such a model circuit, the delay calculation value of the data path P1 from the clock branch point P0 to the data input pin of the flip-flop 2 and the clock input of the flip-flop 2 are analyzed. A final delay amount is obtained by applying a margin coefficient K of a predetermined delay variation to the delay calculation value of the clock path P2 to the pin, and the analysis is performed.

なお、上記したホールドタイムとは、図６に示すように、フリップフロップが正常に入力データＤＡＴＡを読み込むためにクロックＣＬＫの有効なエッジ（図６の場合は立上りエッジ）以後に入力データＤＡＴＡを保持しなければならない最小時間である。また、後記するセットアップタイムとは、入力データＤＡＴＡを正常に読み込むためにクロックＣＬＫの有効なエッジ以前に入力データＤＡＴＡを安定させていなければならない最小時間である。   As shown in FIG. 6, the hold time described above holds the input data DATA after the valid edge of the clock CLK (rising edge in the case of FIG. 6) in order for the flip-flop to read the input data DATA normally. It is the minimum time that must be done. Further, the setup time described later is the minimum time that the input data DATA must be stabilized before the valid edge of the clock CLK in order to read the input data DATA normally.

図５のモデル回路において、クロックＣＬＫの分岐ポイントＰ０がフリップフロップ２から遠く、その分岐ポイントＰ０からの遅延が大きいパスほど、その遅延バラツキが大きくなるので、遅延計算値に遅延バラツキのより大きなマージン係数をかけて、タイミング解析が行われる。つまり、大きなマージンを持たせてタイミング収束するよう設計することが要求される。
特開平１０−３０１９８２号公報 In the model circuit of FIG. 5, the delay variation becomes larger as the path where the branch point P0 of the clock CLK is farther from the flip-flop 2 and the delay from the branch point P0 is larger, the margin of delay variation is larger in the delay calculation value. Timing analysis is performed by multiplying the coefficient. That is, it is required to design the timing to converge with a large margin.
Japanese Patent Laid-Open No. 10-301982

ところが、年々、回路が高速化していくと、セットアップタイムとホールドタイムを同時に満たすことが難しくなる。特に、上記のOn Chip Variationタイミング解析によれば、タイミング収束がさらに難しくなり、最悪では、セットアップタイムとホールドタイムの両方を満たすことができない場合がある。   However, as the circuit speeds up year by year, it becomes difficult to satisfy the setup time and hold time at the same time. In particular, according to the above On Chip Variation timing analysis, timing convergence becomes more difficult, and in the worst case, both the setup time and the hold time may not be satisfied.

また、上記のOn Chip Variationタイミング解析のマージン係数は、通常は最悪の場合を想定した係数であり、これは設計に際して同様のパスについて一律に使用される。しかし、実際には、マージン係数がより小さくても大丈夫なパスは存在するが、上記手法では、このようなパスに対して過剰なマージンを設定して解析が行われることになり、設計期間が長くなる場合がある。   Further, the margin coefficient of the above On Chip Variation timing analysis is usually a coefficient that assumes the worst case, and this is uniformly used for the same path in the design. However, there are actually paths that can be performed even if the margin coefficient is smaller. However, in the above method, an analysis is performed with an excessive margin set for such a path, and the design period is reduced. May be longer.

本発明の目的は、データパスとクロックパスの遅延バラツキをマージンとしてタイミング解析を行う際に、セルの配置領域の広さに応じてマージン係数を決めることにより、過剰マージンが設定されないようにして、設計期間を短縮できるようにしたタイミング解析方法を提供することである。   An object of the present invention is to prevent an excessive margin from being set by determining a margin coefficient according to the size of a cell arrangement region when performing timing analysis using delay variation of a data path and a clock path as a margin. It is to provide a timing analysis method capable of shortening the design period.

上記課題を解決するために、本発明は、クロック分岐ポイントから第１のラッチ手段と組み合わせ論理回路を経由して第２のラッチ手段のデータ入力ピンに至るデータパスの遅延を、当該データパスの遅延計算値に遅延バラツキのマージン係数をかけて得るとともに、前記クロック分岐ポイントから前記第２のラッチ手段のクロック入力ピンに至るクロックパスの遅延を、当該クロックパスの遅延計算値に遅延バラツキのマージン係数をかけて得て、前記第２のラッチ手段の前記データ入力ピンのデータ入力タイミングと前記クロック入力ピンのクロック入力タイミングを解析するタイミング解析方法において、前記データパスの経路中の各セルのチップ上の配置領域の広さに応じて前記データパスの遅延バラツキのマージン係数を決定し、且つ前記クロックパスの経路中の各セルのチップ上の配置領域の広さに応じて前記クロックパスの遅延バラツキのマージン係数を決定することを特徴とする。   In order to solve the above problems, the present invention reduces the delay of the data path from the clock branch point to the data input pin of the second latch means via the combinational logic circuit with the first latch means. A delay variation margin coefficient is obtained by multiplying the delay calculation value by the delay coefficient, and the delay of the clock path from the clock branch point to the clock input pin of the second latch means is added to the delay calculation value of the clock path. A chip of each cell in the path of the data path in a timing analysis method obtained by multiplying by a coefficient and analyzing the data input timing of the data input pin of the second latch means and the clock input timing of the clock input pin Determine the margin coefficient of the delay variation of the data path according to the size of the upper arrangement area, One and determining the margin factor of the delay variation of the clock path in response to the size of the placement area on the chip for each cell in the path of the clock path.

ここで、前記データパスおよび前記クロックパスの各々の遅延バラツキのマージン係数の決定は、当該パスの経路中の各セルの配置のＸ／Ｙ座標を取得する第１のステップと、該得られた各セルのＸ／Ｙ座標の内から最大座標および最小座標を求める第２のステップと、前記パスの経路中の最大座標および最小座標から前記パスを構成するセルの配置領域の対角線の長さを求める第３のステップと、前記得られた対角線の長さに応じて前記パスの遅延バラツキのマージン係数を決定する第４のステップとを具備するものであることが好ましい。   Here, the determination of the margin coefficient of the delay variation of each of the data path and the clock path includes the first step of obtaining the X / Y coordinate of the arrangement of each cell in the path of the path, and the obtained A second step of obtaining a maximum coordinate and a minimum coordinate from among the X / Y coordinates of each cell; and a length of a diagonal line of an arrangement region of the cells constituting the path from the maximum coordinate and the minimum coordinate in the path of the path It is preferable that the method includes a third step of obtaining and a fourth step of determining a margin coefficient of delay variation of the path according to the obtained diagonal length.

また、前記第２のラッチ手段でのホールドタイム解析のワースト条件では、前記データパスの遅延の遅延バラツキのマージン係数を１よりも小さい範囲で決定し、前記クロックパスの遅延バラツキのマージン係数を１とし、前記第２のラッチ手段でのホールドタイム解析のベスト条件では、前記データパスの遅延の遅延バラツキのマージン係数を１とし、前記クロックパスの遅延バラツキのマージン係数を１よりも大きい範囲で決定し、前記第２のラッチ手段でのセットアップタイム解析のワースト条件では、前記データパスの遅延の遅延バラツキのマージン係数を１とし、前記クロックパスの遅延バラツキのマージン係数を１よりも小さい範囲で決定し、前記第２のラッチ手段でのセットアップタイム解析のベスト条件では、前記データパスの遅延の遅延バラツキのマージン係数を１より大きい範囲で決定し、前記クロックパスの遅延バラツキのマージン係数を１とすることが望ましい。   Further, under the worst condition of the hold time analysis in the second latch means, the margin coefficient of the delay variation of the data path is determined in a range smaller than 1, and the margin coefficient of the delay variation of the clock path is set to 1. In the best condition for the hold time analysis by the second latch means, the margin coefficient of delay variation of the data path is set to 1, and the margin coefficient of delay variation of the clock path is determined in a range larger than 1. In the worst condition of the setup time analysis in the second latch means, the margin coefficient of the delay variation of the data path is set to 1, and the margin coefficient of the delay variation of the clock path is determined within a range smaller than 1. However, under the best condition of the setup time analysis in the second latch means, the data parameter is Determining the margin factor of the delay variation of the delay of greater than one range, it is desirable to 1 margin coefficient of delay variation of the clock path.

本発明によれば、パスの経路中の各セルのチップ上の配置領域の広さに応じて当該パスの遅延バラツキのマージン係数を決定するので、当該パスに最適な遅延バラツキのマージン係数を決定することができ、よって、過剰マージン係数を防止でき、設計期間の短縮が可能となる。   According to the present invention, since the margin coefficient of delay variation of the path is determined according to the size of the arrangement area on the chip of each cell in the path of the path, the optimum delay variation margin coefficient for the path is determined. Therefore, an excessive margin coefficient can be prevented and the design period can be shortened.

データパスとクロックパスのそれぞれ遅延バラツキの要素としては、半導体チップ内にランダムに発生する要素（例えば、トランジスタのポリシリコンゲート長が周りの他のセルの配置密度に依存して変化することによるもの等）と、半導体チップ内でなだらかに変化する要素（例えば、電圧降下等の要因）がある。後者の要素としては、タイミング解析の対象のパスの経路中の各セルが狭い範囲の領域内に留まっていれば、その遅延バラツキのマージンは小さく見積もっても良く、逆にそのパスの経路中の各セルの配置範囲が広ければ、その遅延バラツキのマージンは大きく見積もる必要がある。   Each delay variation in the data path and clock path is caused by a random element in the semiconductor chip (for example, the change in the polysilicon gate length of the transistor depending on the arrangement density of other surrounding cells) Etc.) and factors that change gently within the semiconductor chip (for example, factors such as voltage drop). As the latter element, if each cell in the path of the target of timing analysis stays in a narrow area, the delay variation margin may be estimated to be small, and conversely, If the arrangement range of each cell is wide, the margin of delay variation needs to be estimated greatly.

そこで、本発明では、タイミング解析の対象のフリップフロップが含まれるデータパスおよびクロックパスの経路中の各セルの配置領域をチェックし、その配置領域の広さに応じて、データパスの遅延バラツキのマージン係数およびクロックパスの遅延バラツキのマージン係数を決定し、過剰なマージン設定を防止して、設計時間の短縮化を図る。   Therefore, in the present invention, the arrangement area of each cell in the path of the data path and clock path including the flip-flop to be analyzed for timing is checked, and the delay variation of the data path is determined according to the area of the arrangement area. The margin coefficient and the margin coefficient of the clock path delay variation are determined to prevent excessive margin setting and to shorten the design time.

従来では一律に設定していた半導体チップ内のデータパスの遅延バラツキのマージン係数とクロックパスの遅延バラツキのマージン係数を、本実施例では、そのデータパスの経路中の各セルの配置領域の広さに応じて、またクロックパスの経路中の各セルの配置領域の広さに応じて、それぞれ個別に設定する。以下では、図５に示したモデル回路のパスについて具体的に説明する。図１はその遅延バラツキのマージン係数の決定を行う処理のフローチャートである。   In the present embodiment, the margin coefficient of the delay variation of the data path and the margin coefficient of the delay variation of the clock path in the semiconductor chip, which have been set uniformly in the past, are set in this embodiment. In accordance with this, each cell is set individually according to the arrangement area of each cell in the path of the clock path. Hereinafter, the path of the model circuit shown in FIG. 5 will be described in detail. FIG. 1 is a flowchart of processing for determining the margin coefficient of the delay variation.

まず、タイミング解析の対象となる２個のフリップフロップ１，２のクロック経路をたどって、それぞれのクロック信号が分岐する分岐ポイントＰ０を特定する（Ｓ１）。   First, the clock path of the two flip-flops 1 and 2 to be subjected to timing analysis is traced, and the branch point P0 where each clock signal branches is specified (S1).

次に、クロック分岐ポイントＰ０からパスの終点である受け側のフリップフロップ２のデータ入力ピンまでのデータパスＰ１の経路中の各セルの配置座標Ｘ／Ｙを取得する。同様に、クロック分岐ポイントＰ０からフリップフロップ２のクロック入力ピンまでのクロックパスＰ２の経路中の各セルの配置座標のＸ／Ｙを取得する。これらの座標は例えば、セルの左下角の座標とする（Ｓ２）。   Next, the arrangement coordinates X / Y of each cell in the data path P1 from the clock branch point P0 to the data input pin of the receiving flip-flop 2 which is the end point of the path are acquired. Similarly, the X / Y of the arrangement coordinates of each cell in the path of the clock path P2 from the clock branch point P0 to the clock input pin of the flip-flop 2 is acquired. These coordinates are, for example, the coordinates of the lower left corner of the cell (S2).

次に、データパスＰ１、クロックパスＰ２の各々について、得られた各セルの配置座標Ｘ／Ｙの内から最大座標と最小座標、つまりＸmax、ＹmaxとXmin、Yminを求める（Ｓ３）。   Next, for each of the data path P1 and the clock path P2, the maximum and minimum coordinates, that is, Xmax, Ymax, Xmin, and Ymin are obtained from the obtained arrangement coordinates X / Y of each cell (S3).

次に、データパスＰ１の配置領域の広さを表現するものとして、配置座標Ｘ／Ｙの最大座標と最小座標から、（Ｘmax−Xmin）2＋（Ｙmax−Ｙmin）2の平方根を計算する。これにより求められた値は、当該データパスＰ１を構成するセルの配置領域の矩形の対角線の長さである。この対角線の長さは、矩形が同じ面積であっても、より縦長、あるいは横長の場合は正方形に比べて大きくなり、配置領域がより広く、遅延バラツキがより大きいことを示している。よって、この対角線の長さを配置領域の広さの評価関数とする。クロックパスＰ２についても、同様にして当該パスを構成するセルの配置領域の矩形の対角線の長さを求める（Ｓ４）。 Next, as expressing the width of the arrangement area of the data path P1, the square root of (Xmax−Xmin) 2 + (Ymax−Ymin) 2 is calculated from the maximum coordinates and the minimum coordinates of the arrangement coordinates X / Y. The value obtained by this is the length of the diagonal line of the arrangement area of the cells constituting the data path P1. Even if the rectangle has the same area, the length of the diagonal line is larger than that of the square when the rectangle is longer or wider than the square, indicating that the arrangement area is wider and the delay variation is larger. Therefore, the length of the diagonal line is used as an evaluation function for the width of the arrangement area. Similarly for the clock path P2, the length of the diagonal line of the arrangement area of the cells constituting the path is obtained (S4).

次に、得られたデータパスＰ１，クロックパスＰ２の配置領域の対角線の長さに基づいて、予め登録しておいたライブラリから、それぞれ遅延バラツキのマージン係数を決定する（Ｓ５）。   Next, based on the obtained diagonal lengths of the arrangement areas of the data path P1 and the clock path P2, a margin coefficient of delay variation is determined from a previously registered library (S5).

以降では、この遅延バラツキのマージン係数を用いて、データパスＰ１の最終遅延量、クロックパスＰ２の最終遅延量を求め、フリップフロップ２の入力側での入力データと入力クロックのタイミング解析を行う。   Thereafter, using the margin coefficient of the delay variation, the final delay amount of the data path P1 and the final delay amount of the clock path P2 are obtained, and the timing analysis of the input data and the input clock on the input side of the flip-flop 2 is performed.

図２は最終遅延量の変動の特性図である。通常のタイミング解析では、遅延がこれ以上大きくならないワースト条件と、これ以上小さくならないベスト条件を用いて行われる。図２では、ワースト条件は右上のコーナー、ベスト条件は左下のコーナーに当たる。   FIG. 2 is a characteristic diagram of fluctuations in the final delay amount. In the normal timing analysis, the worst condition in which the delay is not further increased and the best condition in which the delay is not further decreased are performed. In FIG. 2, the worst condition corresponds to the upper right corner, and the best condition corresponds to the lower left corner.

ここで、半導体チップ内のデータパスＰ１とクロックパスＰ２の遅延バラツキを考慮してフリップフロップ２の入力側でのデータとクロックのタイミング解析を行う場合は、例えば、ホールドタイム解析時のワースト条件を例にとると、実チップではデータパスＰ１もクロックパスＰ２も遅延が遅延計算値より小さい方にぶれる可能性があり、両者がぶれた場合には相対遅延は小さくなる。しかし、データパスＰ１の遅延のみが小さくなる方向にぶれると、ホールドタイムの解析は悲観的になる。これは、図２では、(a)の方向にデータパスの遅延のみが小さくなる方向に計算され、解析されることを意味する。この場合は、図３(a)に示すように、データパスＰ１の遅延バラツキのマージン係数がＫ１（Ｋ１＜１）となる。クロックパスＰ２の遅延バラツキのマージン係数は１である。   Here, when performing timing analysis of data and clock on the input side of the flip-flop 2 in consideration of delay variation between the data path P1 and the clock path P2 in the semiconductor chip, for example, the worst condition at the time of hold time analysis is set. For example, in the actual chip, there is a possibility that the delay of both the data path P1 and the clock path P2 is smaller than the calculated delay value, and when both are shifted, the relative delay becomes small. However, if only the delay of the data path P1 decreases, the hold time analysis becomes pessimistic. This means that in FIG. 2, only the data path delay is calculated and analyzed in the direction (a). In this case, as shown in FIG. 3A, the margin coefficient of delay variation of the data path P1 is K1 (K1 <1). The margin coefficient of delay variation of the clock path P2 is 1.

一方、ホールドタイム解析時のベスト条件の場合は、クロックパスＰ２の遅延バラツキが大きくなる方向にぶれた場合である。この場合は、図３(b)に示すように、クロックパス２の遅延バラツキのマージン係数がＫ２（Ｋ２＞１）となる。データパスＰ１の遅延バラツキのマージン係数は１である。   On the other hand, the best condition at the time of hold time analysis is a case in which the delay variation of the clock path P2 increases. In this case, as shown in FIG. 3B, the delay variation margin coefficient of the clock path 2 is K2 (K2> 1). The margin coefficient of delay variation of the data path P1 is 1.

さらに、セットアップタイム解析時のワースト条件の場合は、クロックパスＰ２の遅延が小さくなる方向にぶれた場合である。この場合は、図３(c)に示すように、データパスＰ１の遅延バラツキのマージン係数がＫ３（Ｋ３＜１）となる。データパスＰ１の遅延バラツキのマージン係数は１である   Further, the worst condition at the time of setup time analysis is a case where the delay of the clock path P2 is reduced. In this case, as shown in FIG. 3C, the margin coefficient of the delay variation of the data path P1 is K3 (K3 <1). The margin coefficient of delay variation of the data path P1 is 1

さらに、セットアップタイム解析時のベスト条件の場合は、データパスＰ１の遅延バラツキが大きくなる方向にぶれた場合である。この場合は、図３(d)に示すように、データパスＰ１の遅延バラツキのマージン係数がＫ４（Ｋ４＞１）となる。クロックパスＰ２の遅延バラツキのマージン係数は１である。   Furthermore, the best condition at the time of setup time analysis is a case where the delay variation of the data path P1 increases. In this case, as shown in FIG. 3D, the margin coefficient of delay variation of the data path P1 is K4 (K4> 1). The margin coefficient of delay variation of the clock path P2 is 1.

以上のように、フリップフロップ２の入力データと入力クロックのタイミング解析において、ホールドタイムの解析では、ワースト条件でのデータパスＰ１の遅延バラツキのマージン係数Ｋ１と、ベスト条件でのクロックパスＰ２の遅延バラツキのマージン係数Ｋ２が必要となる。また、セットアップタイムの解析では、ワースト条件でのクロックパスＰ２の遅延バラツキのマージン係数Ｋ３と、ベスト条件でのデータパスＰ１の遅延バラツキのマージン係数Ｋ４が必要となる。   As described above, in the timing analysis of the input data and the input clock of the flip-flop 2, in the hold time analysis, the margin coefficient K1 of the delay variation of the data path P1 under the worst condition and the delay of the clock path P2 under the best condition A variation margin coefficient K2 is required. Further, the setup time analysis requires a margin coefficient K3 of the delay variation of the clock path P2 under the worst condition and a margin coefficient K4 of the delay variation of the data path P1 under the best condition.

そこで、前記した対角線の長さを評価関数Ｌとして、図４に示すようにマージン係数Ｋ１〜Ｋ４の組み合わせのテーブルをライブラリに登録しておいて、図１で説明したステップＳ５によって、対角線の長さＬに基づいて、遅延バラツキのマージン係数Ｋ１〜Ｋ４の最適な組み合わせを読み出し、データパスＰ１とクロックパスＰ２の最終遅延量を求めて、フリップフロップ２の入力データと入力クロックのホールドタイムとセットアップタイムのタイミング解析を行う。そして、このタイミング解析の結果に基づいて、ホールドタイムとセットアップタイムが確保されるように回路設計を行う。   Therefore, a table of combinations of margin coefficients K1 to K4 as shown in FIG. 4 is registered in the library using the length of the diagonal line as the evaluation function L, and the length of the diagonal line is obtained in step S5 described in FIG. Based on the length L, the optimum combination of delay variation margin coefficients K1 to K4 is read, the final delay amount of the data path P1 and the clock path P2 is obtained, and the hold time and setup of the input data of the flip-flop 2 and the input clock Perform time timing analysis. Based on the result of this timing analysis, circuit design is performed so that the hold time and the setup time are secured.

本発明のタイミング解析に使用する遅延バラツキのマージン係数の決定の処理のフローチャートである。It is a flowchart of the process of the determination of the margin coefficient of delay variation used for the timing analysis of this invention. データパスとクロックパスの最終遅延量の変動特性図である。It is a fluctuation characteristic figure of the final delay amount of a data path and a clock path. ホールドタイムとセットアップタイムのワースト条件、ベスト条件でのタイミング解析に使用する最終遅延量の説明図である。It is explanatory drawing of the last delay amount used for the timing analysis on the worst condition of the hold time and the setup time, and the best condition. 遅延バラツキのマージン係数のテーブルの説明図である。It is explanatory drawing of the table of the margin coefficient of delay variation. タイミング解析のモデル回路の回路図である。It is a circuit diagram of a model circuit for timing analysis. セットアップタイムとホールドタイムの説明図である。It is explanatory drawing of a setup time and a hold time.

Claims (3)

クロック分岐ポイントから第１のラッチ手段と組み合わせ論理回路を経由して第２のラッチ手段のデータ入力ピンに至るデータパスの遅延を、当該データパスの遅延計算値に遅延バラツキのマージン係数をかけて得るとともに、前記クロック分岐ポイントから前記第２のラッチ手段のクロック入力ピンに至るクロックパスの遅延を、当該クロックパスの遅延計算値に遅延バラツキのマージン係数をかけて得て、前記第２のラッチ手段の前記データ入力ピンのデータ入力タイミングと前記クロック入力ピンのクロック入力タイミングを解析するタイミング解析方法において、
前記データパスの経路中の各セルのチップ上の配置領域の広さに応じて前記データパスの遅延バラツキのマージン係数を決定し、且つ前記クロックパスの経路中の各セルのチップ上の配置領域の広さに応じて前記クロックパスの遅延バラツキのマージン係数を決定することを特徴とするタイミング解析方法。 The delay of the data path from the clock branch point to the data input pin of the second latch means through the combinational logic circuit with the first latch means is multiplied by the delay variation margin coefficient of the delay calculation value of the data path. And obtaining the delay of the clock path from the clock branch point to the clock input pin of the second latch means by multiplying the delay calculation value of the clock path by a margin coefficient of delay variation, In the timing analysis method for analyzing the data input timing of the data input pin of the means and the clock input timing of the clock input pin,
A margin coefficient of delay variation of the data path is determined according to a width of an arrangement area on the chip of each cell in the path of the data path, and an arrangement area on the chip of each cell in the path of the clock path A timing analysis method, wherein a margin coefficient of delay variation of the clock path is determined according to a width of the clock path. 請求項１に記載のタイミング解析方法において、前記データパスおよび前記クロックパスの各々の遅延バラツキのマージン係数の決定は、
当該パスの経路中の各セルの配置のＸ／Ｙ座標を取得する第１のステップと、
該得られた各セルのＸ／Ｙ座標の内から最大座標および最小座標を求める第２のステップと、
前記パスの経路中の最大座標および最小座標から前記パスを構成するセルの配置領域の対角線の長さを求める第３のステップと、
前記得られた対角線の長さに応じて前記パスの遅延バラツキのマージン係数を決定する第４のステップとを具備することを特徴とするタイミング解析方法。 2. The timing analysis method according to claim 1, wherein the determination of a margin coefficient of delay variation of each of the data path and the clock path includes:
A first step of obtaining an X / Y coordinate of the arrangement of each cell in the path of the path;
A second step of obtaining a maximum coordinate and a minimum coordinate from among the obtained X / Y coordinates of each cell;
A third step of obtaining a length of a diagonal line of an arrangement region of cells constituting the path from the maximum coordinate and the minimum coordinate in the path of the path;
And a fourth step of determining a margin coefficient of the delay variation of the path according to the obtained diagonal length. 請求項１又は２に記載のタイミング解析方法において、
前記第２のラッチ手段でのホールドタイム解析のワースト条件では、前記データパスの遅延の遅延バラツキのマージン係数を１よりも小さい範囲で決定し、前記クロックパスの遅延バラツキのマージン係数を１とし、
前記第２のラッチ手段でのホールドタイム解析のベスト条件では、前記データパスの遅延の遅延バラツキのマージン係数を１とし、前記クロックパスの遅延バラツキのマージン係数を１よりも大きい範囲で決定し、
前記第２のラッチ手段でのセットアップタイム解析のワースト条件では、前記データパスの遅延の遅延バラツキのマージン係数を１とし、前記クロックパスの遅延バラツキのマージン係数を１よりも小さい範囲で決定し、
前記第２のラッチ手段でのセットアップタイム解析のベスト条件では、前記データパスの遅延の遅延バラツキのマージン係数を１より大きい範囲で決定し、前記クロックパスの遅延バラツキのマージン係数を１とすることを特徴とするタイミング解析方法。 In the timing analysis method according to claim 1 or 2,
In the worst condition of the hold time analysis in the second latch means, the margin coefficient of the delay variation of the data path is determined in a range smaller than 1, and the margin coefficient of the delay variation of the clock path is set to 1.
In the best condition of the hold time analysis in the second latch means, the margin coefficient of delay variation of the data path is set to 1, and the margin coefficient of delay variation of the clock path is determined in a range larger than 1.
In the worst condition of the setup time analysis in the second latch means, the margin coefficient of the delay variation of the data path is set to 1, and the margin coefficient of the delay variation of the clock path is determined in a range smaller than 1.
In the best condition of the setup time analysis in the second latch means, the margin coefficient of delay variation of the data path is determined in a range larger than 1, and the margin coefficient of delay variation of the clock path is set to 1. A timing analysis method characterized by the above.
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