JP2006234749A - Zero cross detection circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To accurately detect zero cross of a signal varying at a predetermined cycle such as a sine wave signal while preventing chattering. <P>SOLUTION: This zero cross detection circuit detects that a first signal varying at the predetermined cycle crosses a first reference signal. The zero cross detection circuit comprises a first comparator circuit for outputting a comparison result signal of the first signal with the first reference signal, a second comparator circuit for outputting a comparison result signal of a second signal having a phase difference that is not reverse to the phase of the first signal with a second reference signal crossing the second signal, a hysteresis circuit for providing hysteresis to the first comparator circuit, and a hysteresis control circuit that operates the hysteresis circuit when the comparison result signal of the first comparator circuit reverses, or stops the operation of the hysteresis circuit when the comparison result signal of the second comparator circuit reverses. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、正弦波信号等の所定周期で変化する信号のゼロクロスを検出するゼロクロス検出回路に関する。   The present invention relates to a zero-cross detection circuit that detects a zero-cross of a signal such as a sine wave signal that changes in a predetermined cycle.

例えば、３相ブラシレスモータにおいては、ホール素子から出力される一方の正弦波信号と他方の正弦波信号とをコンパレータを用いて比較し、その比較結果に基づいてロータの位置を判定することによってモータの回転を制御している。図１６は、ホール素子から出力される一方の正弦波信号Ｈ１と他方の正弦波信号Ｈ２の波形、および、正弦波信号Ｈ１，Ｈ２を比較するコンパレータの出力波形を示す図である。なお、正弦波信号Ｈ２の波形は正弦波信号Ｈ１の逆相の正弦波であるが、簡略化して直線で表示している。図に示すように、正弦波信号Ｈ１，Ｈ２が交差する点、つまり、正弦波信号Ｈ１のゼロクロスの点を境に、コンパレータの出力が反転する。   For example, in a three-phase brushless motor, one sine wave signal output from the Hall element and the other sine wave signal are compared using a comparator, and the position of the rotor is determined based on the comparison result. Is controlling the rotation. FIG. 16 is a diagram illustrating waveforms of one sine wave signal H1 and the other sine wave signal H2 output from the Hall element, and an output waveform of a comparator that compares the sine wave signals H1 and H2. The waveform of the sine wave signal H2 is a sine wave having a phase opposite to that of the sine wave signal H1, but is simplified and displayed as a straight line. As shown in the figure, the output of the comparator is inverted at the point where the sine wave signals H1 and H2 intersect, that is, at the zero cross point of the sine wave signal H1.

ところで、ホール素子から出力される正弦波信号にはノイズが含まれるため、ゼロクロスの際（例えば、時刻ｔ１，ｔ２）に、コンパレータの出力がばたつく現象であるチャタリングが発生する可能性がある。そこで、ゼロクロス時のチャタリングを防止するため、ヒステリシスコンパレータを用いることが一般的に行われている（例えば、特許文献１）。図１７は、ヒステリシスコンパレータの出力波形を示す図である。図に示すように、正弦波信号Ｈ１は、正弦波信号Ｈ２にヒステリシスを付与したＨ２’と比較される。したがって、ヒステリシスコンパレータの出力は、正弦波信号Ｈ１，Ｈ２が交差する点とは異なる点（例えば、時刻ｔ３，ｔ４）で反転する。
特開２００４−１５３９５５号公報 By the way, since the sine wave signal output from the Hall element includes noise, chattering, which is a phenomenon in which the output of the comparator fluctuates, may occur at the time of zero crossing (for example, at times t1 and t2). Therefore, in order to prevent chattering at the time of zero crossing, a hysteresis comparator is generally used (for example, Patent Document 1). FIG. 17 is a diagram illustrating an output waveform of the hysteresis comparator. As shown in the figure, the sine wave signal H1 is compared with H2 ′ obtained by adding hysteresis to the sine wave signal H2. Therefore, the output of the hysteresis comparator is inverted at a point different from the point where the sine wave signals H1 and H2 intersect (for example, times t3 and t4).
JP 2004-153955 A

しかし、ヒステリシスコンパレータを用いる場合、正弦波信号Ｈ１，Ｈ２が交差する際のチャタリングの影響は受けないものの、正弦波信号Ｈ１のゼロクロスを正確に検出することができず、モータの回転制御の精度が低下してしまう原因となっていた。   However, when the hysteresis comparator is used, it is not affected by chattering when the sine wave signals H1 and H2 intersect, but the zero cross of the sine wave signal H1 cannot be detected accurately, and the accuracy of the motor rotation control is improved. It was the cause of the decline.

本発明は上記課題を鑑みてなされたものであり、正弦波信号等の所定周期で変化する信号のゼロクロスを、チャタリングを防止した上で正確に検出するゼロクロス検出回路を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a zero-cross detection circuit that accurately detects a zero-cross of a signal that changes at a predetermined cycle such as a sine wave signal while preventing chattering. .

上記目的を達成するため、本発明のゼロクロス検出回路は、所定周期で変化する第１の信号と、第１の基準信号とが交差したことを検出するゼロクロス検出回路において、前記第１の信号と、前記第１の基準信号との比較結果信号を出力する第１の比較回路と、前記第１の信号と逆相ではない位相差を有する第２の信号と、前記第２の信号と交差する第２の基準信号との比較結果信号を出力する第２の比較回路と、前記第１の比較回路にヒステリシスを付与するヒステリシス回路と、前記第１の比較回路の比較結果信号が反転すると、前記ヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が反転すると、前記ヒステリシス回路の動作を停止させるヒステリシス制御回路と、を備えることとする。   In order to achieve the above object, a zero-cross detection circuit according to the present invention is a zero-cross detection circuit that detects that a first signal that changes in a predetermined cycle and a first reference signal cross each other. Crossing the first comparison circuit that outputs a comparison result signal with the first reference signal, a second signal having a phase difference that is not opposite in phase to the first signal, and the second signal When the second comparison circuit that outputs a comparison result signal with the second reference signal, the hysteresis circuit that applies hysteresis to the first comparison circuit, and the comparison result signal of the first comparison circuit are inverted, A hysteresis control circuit that operates the hysteresis circuit and stops the operation of the hysteresis circuit when the comparison result signal of the second comparison circuit is inverted.

また、前記第１の比較回路は、前記ヒステリシス回路が動作していない場合は前記第１の信号と前記第１の基準信号とが等しい点を境に比較結果信号が反転する回路であり、前記ヒステリシス回路は、前記第１の信号が前記第１の基準信号よりも第１の電圧だけ大きい点を境に前記第１の比較回路の比較結果信号が反転するように動作する第１のヒステリシス回路と、前記第１の信号が前記第１の基準信号よりも第２の電圧だけ小さい点を境に前記第１の比較回路の比較結果信号が反転するように動作する第２のヒステリシス回路と、を有し、前記ヒステリシス制御回路は、前記第１の比較回路の比較結果信号が前記第１の信号の方が大きいことを示す一方の論理値から他方の論理値に反転すると、前記第１のヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が一方の論理値から他方の論理値に反転すると、前記第１のヒステリシス回路の動作を停止させる第１のヒステリシス制御回路と、前記第１の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第２のヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第２のヒステリシス回路の動作を停止させる第２のヒステリシス制御回路と、を有することとすることができる。   Further, the first comparison circuit is a circuit that inverts a comparison result signal at a point where the first signal is equal to the first reference signal when the hysteresis circuit is not operating, The hysteresis circuit operates such that a comparison result signal of the first comparison circuit is inverted at a point where the first signal is larger than the first reference signal by a first voltage. And a second hysteresis circuit that operates so that the comparison result signal of the first comparison circuit is inverted at a point where the first signal is smaller than the first reference signal by a second voltage; And when the comparison result signal of the first comparison circuit is inverted from one logical value indicating that the first signal is larger to the other logical value, the hysteresis control circuit Activate the hysteresis circuit, When the comparison result signal of the second comparison circuit is inverted from one logical value to the other logical value, the first hysteresis control circuit for stopping the operation of the first hysteresis circuit and the first comparison circuit When the comparison result signal is inverted from the other logic value to the one logic value, the second hysteresis circuit is operated, and the comparison result signal of the second comparison circuit is changed from the other logic value to the one logic value. And a second hysteresis control circuit for stopping the operation of the second hysteresis circuit.

さらに、前記第１の比較回路は、第１の電流源と、前記第１の電流源から電流が供給され、前記第１の信号と前記第１の基準信号との大小に応じて動作する差動回路と、前記差動回路の一方の出力からの電流が供給されて動作する第１の電流ミラー回路と、前記第１の電流ミラー回路の動作に応じて、前記第１の信号と前記第１の基準信号との比較結果信号を出力する出力回路と、を有し、前記第１のヒステリシス回路は、第２の電流源と、前記第２の電流源から電流が供給され、前記差動回路の一方の出力からの電流を吸い取ることにより、前記第１の信号が前記第１の基準信号よりも前記第１の電圧だけ大きい点を境に前記差動回路の動作を切り替える第２の電流ミラー回路と、を有し、前記第２のヒステリシス回路は、第３の電流源と、前記第３の電流源から電流が供給され、前記差動回路の他方の出力からの電流を吸い取ることにより、前記第１の信号が前記第１の基準信号よりも前記第２の電圧だけ小さい点を境に前記差動回路の動作を切り替える第３の電流ミラー回路と、を有することとすることができる。   Further, the first comparison circuit is supplied with a current from the first current source and the first current source, and operates according to the magnitude of the first signal and the first reference signal. A first current mirror circuit that operates by being supplied with a current from one output of the differential circuit, and the first signal and the first current mirror circuit according to the operation of the first current mirror circuit. An output circuit that outputs a comparison result signal with respect to one reference signal, wherein the first hysteresis circuit is supplied with a current from a second current source and the second current source, and the differential circuit A second current that switches the operation of the differential circuit at a point where the first signal is larger than the first reference signal by the first voltage by sucking a current from one output of the circuit. A mirror circuit, and the second hysteresis circuit includes a third current source, The current is supplied from the third current source, and the current from the other output of the differential circuit is absorbed, whereby the first signal is smaller than the first reference signal by the second voltage. And a third current mirror circuit that switches the operation of the differential circuit at the boundary.

そして、さらに、前記第１のヒステリシス制御回路は、前記第２の電流源から電流が供給される第１のトランジスタと、前記第１の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第１のトランジスタをオフすることによって前記第１の電流ミラー回路を動作させ、前記第２の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第１のトランジスタをオンすることによって前記第１の電流ミラー回路の動作を停止させる第１の制御回路と、を有し、前記第２のヒステリシス制御回路は、前記第３の電流源から電流が供給される第２のトランジスタと、前記第１の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第２のトランジスタをオフすることによって前記第２の電流ミラー回路を動作させ、前記第２の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第２のトランジスタをオンすることによって前記第２の電流ミラー回路の動作を停止させる第２の制御回路と、を有することとすることができる。   Further, the first hysteresis control circuit includes a first transistor supplied with a current from the second current source and a comparison result signal of the first comparison circuit based on the one logical value. When inverted to the other logic value, the first current mirror circuit is operated by turning off the first transistor, and the comparison result signal of the second comparison circuit is changed from the one logic value to the other logic value. A first control circuit that stops the operation of the first current mirror circuit by turning on the first transistor when inverted to a logical value, and the second hysteresis control circuit includes: When the comparison result signal of the second transistor to which current is supplied from the current source 3 and the first comparison circuit is inverted from the other logic value to the one logic value, the second transistor When the second current mirror circuit is operated by turning off the data, and the comparison result signal of the second comparison circuit is inverted from the other logic value to the one logic value, the second transistor is turned on. Thus, a second control circuit for stopping the operation of the second current mirror circuit can be provided.

また、前記第１の信号が、３相ブラシレスモータの第１の相のホール素子から出力される一方の正弦波信号であり、前記第１の基準信号が前記第１の相のホール素子から出力される前記第１の信号とは逆相の正弦波信号であり、前記第２の信号が、前記第１の相とは別の第２の相のホール素子から出力される一方の正弦波信号であり、前記第２の基準信号が前記第２の相のホール素子から出力される前記第２の信号とは逆相の正弦波信号であることとすることができる。   The first signal is one sine wave signal output from the first phase Hall element of the three-phase brushless motor, and the first reference signal is output from the first phase Hall element. The first signal is a sine wave signal having a reverse phase, and the second signal is one sine wave signal output from a hall element having a second phase different from the first phase. And the second reference signal may be a sine wave signal having a phase opposite to that of the second signal output from the second phase Hall element.

また、前記第１の信号が、センサレス３相ブラシレスモータの第１の相のコイル電圧であり、前記第２の信号が、前記第１の相とは別の第２の相のコイル電圧であり、前記第１の基準信号および前記第２の基準信号が、３相のコイルの中性点電圧であることとすることができる。   Further, the first signal is a coil voltage of a first phase of a sensorless three-phase brushless motor, and the second signal is a coil voltage of a second phase different from the first phase. The first reference signal and the second reference signal may be neutral point voltages of a three-phase coil.

正弦波信号等の所定周期で変化する信号のゼロクロスを、チャタリングを防止した上で正確に検出することができる。   It is possible to accurately detect the zero crossing of a signal that changes at a predetermined cycle, such as a sine wave signal, while preventing chattering.

＝＝ゼロクロス検出回路の構成＝＝
図１は、本発明の一実施形態であるゼロクロス検出回路１の構成を示す回路図である。ゼロクロス検出回路１には、信号Ｕ１，Ｕ２，Ｖ１，Ｖ２，Ｗ１，Ｗ２が入力され、信号Ｕ１，Ｕ２の比較結果信号Ｕｏ、信号Ｖ１，Ｖ２の比較結果信号Ｖｏ、信号Ｗ１，Ｗ２の比較結果信号Ｗｏが出力される。 == Configuration of Zero Cross Detection Circuit ==
FIG. 1 is a circuit diagram showing a configuration of a zero cross detection circuit 1 according to an embodiment of the present invention. The signals U1, U2, V1, V2, W1, and W2 are input to the zero cross detection circuit 1, and the comparison result signal Uo of the signals U1 and U2, the comparison result signal Vo of the signals V1 and V2, and the comparison result of the signals W1 and W2 A signal Wo is output.

図２は、ゼロクロス検出回路１に入力される信号、および、出力される比較結果信号の波形を示す図である。図２に示すように、信号Ｕ１，Ｖ１，Ｗ１は、例えば正弦波信号等の所定周期で変化する信号である。そして、信号Ｕ１，Ｖ１，Ｗ１は互いに逆相でなく、例えば互いに１２０度の位相差を有している。そして、信号Ｕ２，Ｖ２，Ｗ２は、信号Ｕ１，Ｖ１，Ｗ１の中間値と交差する信号であり、例えば、信号Ｕ１，Ｖ１，Ｗ１と逆相の正弦波信号とすることができる。なお、簡略的に、信号Ｕ２，Ｖ２，Ｗ２は、信号Ｕ１，Ｖ１，Ｗ１の中間値を通る直線として表示している。   FIG. 2 is a diagram illustrating waveforms of a signal input to the zero-cross detection circuit 1 and a comparison result signal that is output. As shown in FIG. 2, the signals U1, V1, and W1 are signals that change at a predetermined cycle, such as a sine wave signal. The signals U1, V1, and W1 are not opposite in phase but have a phase difference of 120 degrees, for example. The signals U2, V2, and W2 are signals that intersect the intermediate values of the signals U1, V1, and W1, and can be, for example, sine wave signals having a phase opposite to that of the signals U1, V1, and W1. For simplicity, the signals U2, V2, and W2 are displayed as straight lines that pass through the intermediate values of the signals U1, V1, and W1.

そして、図２に示すように、ゼロクロス検出回路１から出力される比較結果信号Ｕｏ，Ｖｏ，Ｗｏは、信号Ｕ１，Ｖ１，Ｗ１が信号Ｕ２，Ｖ２，Ｗ２より大きい時は、一方の論理値である例えばハイレベルを出力し、信号Ｕ１，Ｖ１，Ｗ１が信号Ｕ２，Ｖ２，Ｗ２より小さい時は、他方の論理値である例えばローレベルを出力する。つまり、信号Ｕ１，Ｖ１，Ｗ１が信号Ｕ２，Ｖ２，Ｗ２と交差した点、つまり、ゼロクロスの点で、比較結果信号Ｕｏ，Ｖｏ，Ｗｏが反転する。   As shown in FIG. 2, the comparison result signals Uo, Vo, Wo output from the zero-cross detection circuit 1 are one of logical values when the signals U1, V1, W1 are larger than the signals U2, V2, W2. For example, when a high level is output and the signals U1, V1, and W1 are smaller than the signals U2, V2, and W2, the other logical value such as a low level is output. That is, the comparison result signals Uo, Vo, and Wo are inverted at the point where the signals U1, V1, and W1 intersect the signals U2, V2, and W2, that is, at the zero cross point.

図１に示したゼロクロス検出回路１の回路構成について説明する。ゼロクロス検出回路１は、電流源１１〜１４（ｕｖｗ）、ＰＮＰ型トランジスタ１５，１６（ｕｖｗ）、ＮＰＮ型トランジスタ１７〜２３（ｕｖｗ）、Ｎ型ＭＯＳＦＥＴ２４，２５（ｕｖｗ）、インバータ２６（ｕｖｗ）、ＮＡＮＤ回路２７，２８（ｕｖｗ）を備えている。   A circuit configuration of the zero-cross detection circuit 1 shown in FIG. 1 will be described. The zero cross detection circuit 1 includes current sources 11 to 14 (uvw), PNP transistors 15 and 16 (uvw), NPN transistors 17 to 23 (uvw), N-type MOSFETs 24 and 25 (uvw), an inverter 26 (uvw), NAND circuits 27 and 28 (uvw) are provided.

このゼロクロス検出回路１の構成のうち、信号Ｕ１（第１の信号），Ｕ２（第１の基準信号）の比較結果信号Ｕｏを出力するための構成について説明する。ＰＮＰ型トランジスタ１５ｕ，１６ｕのエミッタには、電流源１２ｕ（第１の電流源）が接続されている。そして、ＰＮＰ型トランジスタ１５ｕのベースには、信号Ｕ１が印加され、ＰＮＰ型トランジスタ１６ｕのベースには、信号Ｕ２が印加されている。つまり、ＰＮＰ型トランジスタ１５ｕ，１６ｕは信号Ｕ１，Ｕ２の大小に応じて動作する差動回路を構成している。   Of the configuration of the zero cross detection circuit 1, a configuration for outputting the comparison result signal Uo of the signals U1 (first signal) and U2 (first reference signal) will be described. A current source 12u (first current source) is connected to the emitters of the PNP transistors 15u and 16u. A signal U1 is applied to the base of the PNP transistor 15u, and a signal U2 is applied to the base of the PNP transistor 16u. That is, the PNP transistors 15u and 16u constitute a differential circuit that operates according to the magnitudes of the signals U1 and U2.

ＮＰＮ型トランジスタ１９ｕ，２０ｕは電流ミラー回路（第１の電流ミラー回路）を構成しており、ダイオード接続されたＮＰＮ型トランジスタ１９ｕのコレクタがＰＮＰ型トランジスタ１６ｕのコレクタと接続され、もう一方のＮＰＮ型トランジスタ２０ｕのコレクタがＰＮＰ型トランジスタ１５ｕのコレクタと接続されている。そして、ＮＰＮ型トランジスタ１９ｕ，２０ｕのエミッタは接地されている。つまり、第１の電流ミラー回路は、ＰＮＰ型トランジスタ１６ｕがオンの場合は動作し、ＰＮＰ型トランジスタ１６ｕがオフの場合は動作しないこととなる。   The NPN transistors 19u and 20u constitute a current mirror circuit (first current mirror circuit). The collector of the diode-connected NPN transistor 19u is connected to the collector of the PNP transistor 16u, and the other NPN transistor. The collector of the transistor 20u is connected to the collector of the PNP transistor 15u. The emitters of the NPN transistors 19u and 20u are grounded. That is, the first current mirror circuit operates when the PNP transistor 16u is on, and does not operate when the PNP transistor 16u is off.

ＮＰＮ型トランジスタ２３ｕは、ベースがＰＮＰ型トランジスタ１５ｕとＮＰＮ型トランジスタ２０ｕとの接続点に接続され、コレクタが電流源１４ｕに接続され、エミッタが接地されている。電流源１４ｕおよびＮＰＮ型トランジスタ２３ｕは出力回路を構成しており、ＮＰＮ型トランジスタ２３ｕのコレクタ電圧が比較結果信号Ｕｏとなっている。したがって、ＰＮＰ型トランジスタ１６ｕがオンの場合、つまり、第１の電流ミラー回路が動作している場合、ＮＰＮ型トランジスタ２３ｕはオフとなり、比較結果出力信号Ｕｏはハイレベルとなる。一方、ＰＮＰ型トランジスタ１５ｕがオンの場合、つまり、第１の電流ミラー回路が動作していない場合は、ＮＰＮ型トランジスタ２３ｕはオンとなり、比較結果出力信号Ｕｏはローレベルとなる。   The NPN transistor 23u has a base connected to a connection point between the PNP transistor 15u and the NPN transistor 20u, a collector connected to the current source 14u, and an emitter grounded. The current source 14u and the NPN transistor 23u constitute an output circuit, and the collector voltage of the NPN transistor 23u is the comparison result signal Uo. Therefore, when the PNP transistor 16u is on, that is, when the first current mirror circuit is operating, the NPN transistor 23u is turned off, and the comparison result output signal Uo is at a high level. On the other hand, when the PNP transistor 15u is on, that is, when the first current mirror circuit is not operating, the NPN transistor 23u is turned on and the comparison result output signal Uo is at a low level.

つまり、電流源１２ｕ、ＰＮＰ型トランジスタ１５ｕ，１６ｕによる差動回路、ＮＰＮ型トランジスタ１９ｕ，２０ｕによる電流ミラー回路、電流源１４ｕ及びＮＰＮ型トランジスタ２３ｕによる出力回路によって、信号Ｕ１と信号Ｕ２との比較結果信号Ｕｏを出力する第１の比較回路が構成されている。なお、同様に、電流源１２ｖ、ＰＮＰ型トランジスタ１５ｖ，１６ｖによる差動回路、ＮＰＮ型トランジスタ１９ｖ，２０ｖによる電流ミラー回路、電流源１４ｖ及びＮＰＮ型トランジスタ２３ｖによる出力回路によって、信号Ｖ１と信号Ｖ２との比較結果信号Ｖｏを出力する第２の比較回路が構成されている。   That is, a comparison result between the signal U1 and the signal U2 by the differential circuit using the current source 12u and the PNP transistors 15u and 16u, the current mirror circuit using the NPN transistors 19u and 20u, and the output circuit using the current source 14u and the NPN transistor 23u. A first comparison circuit that outputs the signal Uo is configured. Similarly, the signal V1 and the signal V2 are obtained by the differential circuit using the current source 12v and the PNP transistors 15v and 16v, the current mirror circuit using the NPN transistors 19v and 20v, and the output circuit using the current source 14v and the NPN transistor 23v. The second comparison circuit that outputs the comparison result signal Vo is configured.

ＮＰＮ型トランジスタ１７ｕ，１８ｕは電流ミラー回路（第２の電流ミラー回路）を構成しており、ダイオード接続されたＮＰＮ型トランジスタ１７ｕのコレクタが電流源１１ｕ（第２の電流源）に接続され、もう一方のＮＰＮ型トランジスタ１８ｕのコレクタがＰＮＰ型トランジスタ１６ｕとＮＰＮ型トランジスタ１９ｕとの接続点に接続されている。そして、ＮＰＮ型トランジスタ１７ｕ，１８ｕのエミッタは接地されている。   The NPN transistors 17u and 18u constitute a current mirror circuit (second current mirror circuit), and the collector of the diode-connected NPN transistor 17u is connected to the current source 11u (second current source). The collector of one NPN transistor 18u is connected to the connection point between the PNP transistor 16u and the NPN transistor 19u. The emitters of the NPN transistors 17u and 18u are grounded.

また、ＮＰＮ型トランジスタ２１ｕ，２２ｕは電流ミラー回路（第３の電流ミラー回路）を構成しており、ダイオード接続されたＮＰＮ型トランジスタ２２ｕのコレクタが電流源１３ｕ（第３の電流源）に接続され、もう一方のＮＰＮ型トランジスタ２１ｕのコレクタがＰＮＰ型トランジスタ１５ｕとＮＰＮ型トランジスタ２０ｕとの接続点に接続されている。そして、ＮＰＮ型トランジスタ２１ｕ，２２ｕのエミッタは接地されている。   The NPN transistors 21u and 22u constitute a current mirror circuit (third current mirror circuit), and the collector of the diode-connected NPN transistor 22u is connected to the current source 13u (third current source). The collector of the other NPN transistor 21u is connected to the connection point between the PNP transistor 15u and the NPN transistor 20u. The emitters of the NPN transistors 21u and 22u are grounded.

なお、電流源１１ｕ、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる電流ミラー回路によって第１のヒステリシス回路が構成され、電流源１３ｕ、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる電流ミラー回路によって第２のヒステリシス回路が構成されている。   The first hysteresis circuit is configured by a current mirror circuit including the current source 11u and the NPN transistors 17u and 18u, and the second hysteresis circuit is configured by the current mirror circuit including the current source 13u and the NPN transistors 21u and 22u. Yes.

Ｎ型ＭＯＳＦＥＴ２４ｕ（第１のトランジスタ）は、ドレインが電流源１１ｕとＮＰＮ型トランジスタ１７ｕとの接続点に接続され、ソースが接地されている。そして、ＮＡＮＤ回路２７ｕには、比較結果信号Ｕｏをインバータ２６ｕによって反転した信号と、比較結果信号Ｖｏとが入力され、ＮＡＮＤ回路２７ｕの出力がＮ型ＭＯＳＦＥＴ２４ｕのゲートに接続されている。したがって、ＮＡＮＤ回路２７ｕの出力がハイレベルの場合、Ｎ型ＭＯＳＦＥＴ２４ｕがオンとなり、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる電流ミラー回路がオフとなる。一方、ＮＡＮＤ回路２７ｕの出力がローレベルの場合、Ｎ型ＭＯＳＦＥＴ２４ｕがオフとなり、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる電流ミラー回路がオンとなる。なお、インバータ２６ｕ、ＮＡＮＤ回路２７ｕによって第１の制御回路が構成されている。そして、当該第１の制御回路と、Ｎ型ＭＯＳＦＥＴ２４ｕ（第１のトランジスタ）によって、第１のヒステリシス制御回路が構成されている。   The N-type MOSFET 24u (first transistor) has a drain connected to a connection point between the current source 11u and the NPN transistor 17u, and a source grounded. A signal obtained by inverting the comparison result signal Uo by the inverter 26u and the comparison result signal Vo are input to the NAND circuit 27u, and the output of the NAND circuit 27u is connected to the gate of the N-type MOSFET 24u. Therefore, when the output of the NAND circuit 27u is at a high level, the N-type MOSFET 24u is turned on, and the current mirror circuit by the NPN transistors 17u and 18u is turned off. On the other hand, when the output of the NAND circuit 27u is at a low level, the N-type MOSFET 24u is turned off, and the current mirror circuit by the NPN transistors 17u and 18u is turned on. The inverter 26u and the NAND circuit 27u constitute a first control circuit. The first control circuit and the N-type MOSFET 24u (first transistor) constitute a first hysteresis control circuit.

また、Ｎ型ＭＯＳＦＥＴ２５ｕ（第２のトランジスタ）は、ドレインが電流源１３ｕとＮＰＮ型トランジスタ２２ｕとの接続点に接続され、ソースが接地されている。そして、ＮＡＮＤ回路２８ｕには、比較結果信号Ｕｏと、比較結果信号Ｖｏをインバータ２６ｖによって反転した信号と、が入力され、ＮＡＮＤ回路２８ｕの出力がＮ型ＭＯＳＦＥＴ２５ｕのゲートに接続されている。したがって、ＮＡＮＤ回路２８ｕの出力がハイレベルの場合、Ｎ型ＭＯＳＦＥＴ２５ｕがオンとなり、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる電流ミラー回路がオフとなる。一方、ＮＡＮＤ回路２８ｕの出力がローレベルの場合、Ｎ型ＭＯＳＦＥＴ２５ｕがオフとなり、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる電流ミラー回路がオンとなる。なお、インバータ２６ｖ、ＮＡＮＤ回路２８ｕによって第２の制御回路が構成されている。そして、当該第２の制御回路と、Ｎ型ＭＯＳＦＥＴ２５ｕ（第２のトランジスタ）によって、第２のヒステリシス制御回路が構成されている。   The N-type MOSFET 25u (second transistor) has a drain connected to a connection point between the current source 13u and the NPN transistor 22u, and a source grounded. The NAND circuit 28u receives the comparison result signal Uo and a signal obtained by inverting the comparison result signal Vo by the inverter 26v, and the output of the NAND circuit 28u is connected to the gate of the N-type MOSFET 25u. Therefore, when the output of the NAND circuit 28u is at a high level, the N-type MOSFET 25u is turned on, and the current mirror circuit by the NPN transistors 21u and 22u is turned off. On the other hand, when the output of the NAND circuit 28u is at a low level, the N-type MOSFET 25u is turned off, and the current mirror circuit by the NPN transistors 21u and 22u is turned on. The inverter 26v and the NAND circuit 28u constitute a second control circuit. The second control circuit and the N-type MOSFET 25u (second transistor) constitute a second hysteresis control circuit.

ここで、第１の比較回路の動作について説明する。図３は、第１及び第２のヒステリシス回路が動作していない場合、つまり、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる第２の電流ミラー回路およびＮＰＮ型トランジスタ２１ｕ，２２ｕによる第３の電流ミラー回路が動作していない場合の第１の比較回路の動作を示す図である。第１の電流源１２ｕの電流をＩとすると、信号Ｕ１と信号Ｕ２とが等しい場合にＰＮＰ型トランジスタ１５ｕ，１６ｕがともにオンとなる。この場合、ＰＮＰ型トランジスタ１５ｕ，１６ｕを流れる電流はともにＩ／２となり、第１の電流ミラー回路を構成するＮＰＮ型トランジスタ１９ｕ，２０ｕを流れる電流はＩ／２となる。   Here, the operation of the first comparison circuit will be described. FIG. 3 shows the case where the first and second hysteresis circuits are not operating, that is, the second current mirror circuit using the NPN transistors 17u and 18u and the third current mirror circuit using the NPN transistors 21u and 22u are operating. It is a figure which shows operation | movement of the 1st comparison circuit when not doing. When the current of the first current source 12u is I, both the PNP transistors 15u and 16u are turned on when the signal U1 and the signal U2 are equal. In this case, the currents flowing through the PNP transistors 15u and 16u are both I / 2, and the currents flowing through the NPN transistors 19u and 20u constituting the first current mirror circuit are I / 2.

図４は、第１及び第２のヒステリシス回路が動作していない場合の比較結果信号Ｕｏの出力波形を示す図である。図に示すように、Ｕ１＞Ｕ２となると、ＰＮＰ型トランジスタ１５ｕがオフ、ＰＮＰ型トランジスタ１６ｕがオンとなり、比較結果信号Ｕｏがハイレベルとなり、Ｕ１＜Ｕ２となると、ＰＮＰ型トランジスタ１５ｕがオン、ＰＮＰ型トランジスタ１６ｕがオフとなり、比較結果信号Ｕｏがローレベルとなる。つまり、第１の比較回路においては、第１及び第２のヒステリシス回路が動作していない場合は、信号Ｕ１と信号Ｕ２とが等しい点を境に比較結果信号Ｕｏが反転することとなる。   FIG. 4 is a diagram illustrating an output waveform of the comparison result signal Uo when the first and second hysteresis circuits are not operating. As shown in the figure, when U1> U2, the PNP transistor 15u is turned off and the PNP transistor 16u is turned on, and the comparison result signal Uo is at a high level, and when U1 <U2, the PNP transistor 15u is turned on. The type transistor 16u is turned off, and the comparison result signal Uo becomes low level. That is, in the first comparison circuit, when the first and second hysteresis circuits are not operating, the comparison result signal Uo is inverted at the point where the signal U1 and the signal U2 are equal.

図５は、第１のヒステリシス回路が動作している場合、つまり、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる第２の電流ミラー回路３０ｕが動作している場合の第１の比較回路の動作を示す図である。第１の電流源１２ｕの電流をＩ、第２の電流ミラー回路３０ｕの電流をｉとすると、第２の電流ミラー回路３０ｕが電流ｉを吸い取るため、ＰＮＰ型トランジスタ１５ｕよりもＰＮＰ型トランジスタ１６ｕの方に多く電流が流れる点でＰＮＰ型トランジスタ１５ｕ，１６ｕがともにオンとなる。具体的には、ＰＮＰ型トランジスタ１６ｕを流れる電流がＩ／２＋ｉ／２、ＰＮＰ型トランジスタ１５ｕを流れる電流がＩ／２−ｉ／２となると、第１の電流ミラー回路を構成するＮＰＮ型トランジスタ１９ｕ，２０ｕを流れる電流がともにＩ／２−ｉ／２となり、釣り合うこととなる。この場合の信号Ｕ１と信号Ｕ２との差（Ｕ１−Ｕ２）をα（第１の値）とする。   FIG. 5 is a diagram showing the operation of the first comparison circuit when the first hysteresis circuit is operating, that is, when the second current mirror circuit 30u using the NPN transistors 17u and 18u is operating. is there. Assuming that the current of the first current source 12u is I and the current of the second current mirror circuit 30u is i, the second current mirror circuit 30u absorbs the current i, so that the PNP transistor 16u has a higher resistance than the PNP transistor 15u. Both of the PNP transistors 15u and 16u are turned on at a point where more current flows. Specifically, when the current flowing through the PNP transistor 16u is I / 2 + i / 2 and the current flowing through the PNP transistor 15u is I / 2−i / 2, the NPN transistor 19u that constitutes the first current mirror circuit. , 20u are both I / 2-i / 2, which is balanced. In this case, the difference (U1−U2) between the signal U1 and the signal U2 is α (first value).

図６は、第１のヒステリシス回路が動作している場合の比較結果信号Ｕｏの出力波形を示す図である。図に示すように、Ｕ１＞Ｕ２’（＝Ｕ２＋α）となると、ＰＮＰ型トランジスタ１５ｕがオフ、ＰＮＰ型トランジスタ１６ｕがオンとなり、比較結果信号Ｕｏがハイレベルとなる。また、Ｕ１＜Ｕ２’となると、ＰＮＰ型トランジスタ１５ｕがオン、ＰＮＰ型トランジスタ１６ｕがオフとなり、比較結果信号Ｕｏがローレベルとなる。つまり、第１の比較回路においては、第１のヒステリシス回路が動作している場合は、信号Ｕ１が信号Ｕ２よりもαだけ大きい点を境に比較結果信号Ｕｏが反転することとなる。換言すると、第１のヒステリシス回路が動作している場合は、第１の比較回路において信号Ｕ１に対する上側のヒステリシスが付与されていることとなる。   FIG. 6 is a diagram illustrating an output waveform of the comparison result signal Uo when the first hysteresis circuit is operating. As shown in the figure, when U1> U2 ′ (= U2 + α), the PNP transistor 15u is turned off, the PNP transistor 16u is turned on, and the comparison result signal Uo becomes high level. When U1 <U2 ', the PNP transistor 15u is turned on, the PNP transistor 16u is turned off, and the comparison result signal Uo becomes low level. That is, in the first comparison circuit, when the first hysteresis circuit is operating, the comparison result signal Uo is inverted at the point where the signal U1 is larger than the signal U2 by α. In other words, when the first hysteresis circuit is operating, the upper hysteresis with respect to the signal U1 is given in the first comparison circuit.

図７は、第２のヒステリシス回路が動作している場合、つまり、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる第３の電流ミラー回路３１ｕが動作している場合の第１の比較回路の動作を示す図である。第１の電流源１２ｕの電流をＩ、第３の電流ミラー回路３１ｕの電流をｉとすると、第３の電流ミラー回路３１ｕが電流ｉを吸い取るため、ＰＮＰ型トランジスタ１６ｕよりもＰＮＰ型トランジスタ１５ｕの方に多く電流が流れる点でＰＮＰ型トランジスタ１５ｕ，１６ｕがともにオンとなる。具体的には、ＰＮＰ型トランジスタ１５ｕを流れる電流がＩ／２＋ｉ／２、ＰＮＰ型トランジスタ１６ｕを流れる電流がＩ／２−ｉ／２となると、第１の電流ミラー回路を構成するＮＰＮ型トランジスタ１９ｕ，２０ｕを流れる電流がともにＩ／２−ｉ／２となり、釣り合うこととなる。この場合の信号Ｕ１と信号Ｕ２との差（Ｕ２−Ｕ１）をβ（第２の値）とする。   FIG. 7 is a diagram illustrating the operation of the first comparison circuit when the second hysteresis circuit is operating, that is, when the third current mirror circuit 31u including the NPN transistors 21u and 22u is operating. is there. Assuming that the current of the first current source 12u is I and the current of the third current mirror circuit 31u is i, the third current mirror circuit 31u absorbs the current i, so that the PNP transistor 15u has a higher resistance than the PNP transistor 16u. Both of the PNP transistors 15u and 16u are turned on at a point where more current flows. Specifically, when the current flowing through the PNP transistor 15u is I / 2 + i / 2 and the current flowing through the PNP transistor 16u is I / 2-i / 2, the NPN transistor 19u that forms the first current mirror circuit. , 20u are both I / 2-i / 2, which is balanced. In this case, a difference (U2−U1) between the signal U1 and the signal U2 is β (second value).

図８は、第２のヒステリシス回路が動作している場合の比較結果信号Ｕｏの出力波形を示す図である。図に示すように、Ｕ１＞Ｕ２’（＝Ｕ２−β）となると、ＰＮＰ型トランジスタ１５ｕがオフ、ＰＮＰ型トランジスタ１６ｕがオンとなり、比較結果信号Ｕｏがハイレベルとなる。また、Ｕ１＜Ｕ２’となると、ＰＮＰ型トランジスタ１５ｕがオン、ＰＮＰ型トランジスタ１６ｕがオフとなり、比較結果信号Ｕｏがローレベルとなる。つまり、第１の比較回路においては、第２のヒステリシス回路が動作している場合は、信号Ｕ１が信号Ｕ２よりもβだけ小さい点を境に比較結果信号Ｕｏが反転することとなる。換言すると、第２のヒステリシス回路が動作している場合は、第１の比較回路において信号Ｕ１に対する下側のヒステリシスが付与されていることとなる。   FIG. 8 is a diagram illustrating an output waveform of the comparison result signal Uo when the second hysteresis circuit is operating. As shown in the figure, when U1> U2 ′ (= U2−β), the PNP transistor 15u is turned off, the PNP transistor 16u is turned on, and the comparison result signal Uo becomes high level. When U1 <U2 ', the PNP transistor 15u is turned on, the PNP transistor 16u is turned off, and the comparison result signal Uo becomes low level. That is, in the first comparison circuit, when the second hysteresis circuit is operating, the comparison result signal Uo is inverted at a point where the signal U1 is smaller than the signal U2 by β. In other words, when the second hysteresis circuit is operating, the lower hysteresis with respect to the signal U1 is given in the first comparison circuit.

なお、ゼロクロス検出回路１のうち、信号Ｕ１，Ｕ２の比較結果信号Ｕｏを出力するための構成について説明したが、信号Ｖ１，Ｖ２の比較結果信号Ｖｏを出力するための構成、および、信号Ｗ１，Ｗ２の比較結果信号Ｗｏを出力するための構成についても同様である。   In addition, although the structure for outputting the comparison result signal Uo of the signals U1 and U2 in the zero cross detection circuit 1 has been described, the structure for outputting the comparison result signal Vo of the signals V1 and V2 and the signal W1, The same applies to the configuration for outputting the W2 comparison result signal Wo.

つまり、信号Ｖ１（第１の信号），Ｖ２（第１の基準信号）の比較結果信号Ｖｏを出力するために、電流源１２ｖ，１４ｖ、ＰＮＰ型トランジスタ１５ｖ，１６ｖ、ＮＰＮ型トランジスタ１９ｖ，２０ｖ，２３ｖによって第１の比較回路が構成され、電流源１２ｗ，１４ｗ、ＰＮＰ型トランジスタ１５ｗ，１６ｗ、ＮＰＮ型トランジスタ１９ｗ，２０ｗ，２３ｗによって第２の比較回路が構成されている。そして、電流源１１ｖ、ＮＰＮ型トランジスタ１７ｖ，１８ｖによって第１のヒステリシス回路が構成され、電流源１３ｖ、ＮＰＮ型トランジスタ２１ｖ，２２ｖによって第２のヒステリシス回路が構成され、Ｎ型ＭＯＳＦＥＴ２４ｖ、インバータ２６ｖ、ＮＡＮＤ回路２７ｖによって第１のヒステリシス制御回路が構成され、Ｎ型ＭＯＳＦＥＴ２５ｖ、インバータ２６ｗ、ＮＡＮＤ回路２８ｖによって第２のヒステリシス制御回路が構成されている。   That is, in order to output the comparison result signal Vo of the signals V1 (first signal) and V2 (first reference signal), the current sources 12v and 14v, the PNP transistors 15v and 16v, the NPN transistors 19v and 20v, 23v constitutes a first comparison circuit, and current sources 12w and 14w, PNP transistors 15w and 16w, and NPN transistors 19w, 20w and 23w constitute a second comparison circuit. The current source 11v and the NPN transistors 17v and 18v constitute a first hysteresis circuit, and the current source 13v and the NPN transistors 21v and 22v constitute a second hysteresis circuit, an N-type MOSFET 24v, an inverter 26v, and a NAND. The circuit 27v constitutes a first hysteresis control circuit, and the N-type MOSFET 25v, the inverter 26w, and the NAND circuit 28v constitute a second hysteresis control circuit.

また、信号Ｗ１（第１の信号），Ｗ２（第１の基準信号）の比較結果信号Ｗｏを出力するために、電流源１２ｗ，１４ｗ、ＰＮＰ型トランジスタ１５ｗ，１６ｗ、ＮＰＮ型トランジスタ１９ｗ，２０ｗ，２３ｗによって第１の比較回路が構成され、電流源１２ｕ，１４ｕ、ＰＮＰ型トランジスタ１５ｕ，１６ｕ、ＮＰＮ型トランジスタ１９ｕ，２０ｕ，２３ｕによって第２の比較回路が構成されている。そして、電流源１１ｗ、ＮＰＮ型トランジスタ１７ｗ，１８ｗによって第１のヒステリシス回路が構成され、電流源１３ｗ、ＮＰＮ型トランジスタ２１ｗ，２２ｗによって第２のヒステリシス回路が構成され、Ｎ型ＭＯＳＦＥＴ２４ｗ、インバータ２６ｗ、ＮＡＮＤ回路２７ｗによって第１のヒステリシス制御回路が構成され、Ｎ型ＭＯＳＦＥＴ２５ｗ、インバータ２６ｕ、ＮＡＮＤ回路２８ｗによって第２のヒステリシス制御回路が構成されている。   Further, in order to output the comparison result signal Wo of the signals W1 (first signal) and W2 (first reference signal), current sources 12w and 14w, PNP transistors 15w and 16w, NPN transistors 19w and 20w, 23w constitutes a first comparison circuit, and current sources 12u and 14u, PNP transistors 15u and 16u, and NPN transistors 19u, 20u and 23u constitute a second comparison circuit. The current source 11w and the NPN transistors 17w and 18w constitute a first hysteresis circuit, and the current source 13w and the NPN transistors 21w and 22w constitute a second hysteresis circuit, an N-type MOSFET 24w, an inverter 26w, and a NAND. The circuit 27w constitutes a first hysteresis control circuit, and the N-type MOSFET 25w, the inverter 26u, and the NAND circuit 28w constitute a second hysteresis control circuit.

＝＝ゼロクロス検出回路の動作＝＝
次に、ゼロクロス検出回路１において、信号Ｕ１のゼロクロスを検出する動作について説明する。図９は、ゼロクロス検出回路１に入力される信号Ｕ１，Ｕ２，Ｖ１，Ｖ２、及び比較結果信号Ｕｏ，Ｖｏの波形を示す図である。また、信号Ｕ２’は、信号Ｕ２にヒステリシスを加味した信号であり、第１の比較回路は、信号Ｕ１と信号Ｕ２’との大小によって比較結果信号Ｕｏを出力する。なお、第２の比較回路からの比較結果信号Ｖｏは、チャタリングの影響を受けずに信号Ｖ１のゼロクロスで反転することとする。 == Operation of Zero Cross Detection Circuit ==
Next, the operation of detecting the zero cross of the signal U1 in the zero cross detection circuit 1 will be described. FIG. 9 is a diagram illustrating waveforms of the signals U1, U2, V1, and V2 and the comparison result signals Uo and Vo that are input to the zero-cross detection circuit 1. The signal U2 ′ is a signal obtained by adding hysteresis to the signal U2, and the first comparison circuit outputs a comparison result signal Uo depending on the magnitude of the signal U1 and the signal U2 ′. The comparison result signal Vo from the second comparison circuit is inverted at the zero cross of the signal V1 without being affected by chattering.

まず、時刻Ｔ１においては、Ｕ１＞Ｕ２’、Ｖ１＞Ｖ２であるため、比較結果信号Ｕｏ，Ｖｏともにハイレベルとなっている。したがって、ＮＡＮＤ回路２７ｕ，２８ｕの出力はともにハイレベルとなり、Ｎ型ＭＯＳＦＥＴ２４ｕ，２５ｕがともにオンとなる。そのため、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる第２の電流ミラー回路、および、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる第３の電流ミラー回路がともにオフとなり、第１の比較回路にはヒステリシスが付与されていない。   First, at time T1, since U1> U2 'and V1> V2, the comparison result signals Uo and Vo are both at a high level. Accordingly, the outputs of the NAND circuits 27u and 28u are both at a high level, and both the N-type MOSFETs 24u and 25u are turned on. For this reason, both the second current mirror circuit using the NPN transistors 17u and 18u and the third current mirror circuit using the NPN transistors 21u and 22u are turned off, and no hysteresis is given to the first comparison circuit.

そして、時刻Ｔ２になると、信号Ｕ１と信号Ｕ２’とが交差するため、比較結果信号Ｕｏがハイレベルからローレベルに反転する。このとき、第１の比較回路にはヒステリシスが付与されておらず、Ｕ２’＝Ｕ２である。したがって、信号Ｕ１と信号Ｕ２とが交差する点、すなわち信号Ｕ１のゼロクロスの点で、比較結果信号Ｕｏが反転する。   At time T2, since the signal U1 and the signal U2 'intersect, the comparison result signal Uo is inverted from the high level to the low level. At this time, no hysteresis is given to the first comparison circuit, and U2 '= U2. Therefore, the comparison result signal Uo is inverted at the point where the signal U1 and the signal U2 intersect, that is, at the point of zero crossing of the signal U1.

さらに、比較結果信号Ｕｏがローレベルに変わると、ＮＡＮＤ回路２７ｕの出力がローレベル、ＮＡＮＤ回路２８ｕの出力がハイレベルとなり、第２の電流ミラー回路がオン、第３の電流ミラー回路がオフとなり、第１の比較回路に上側のヒステリシスが付与される。つまり、Ｕ２’＝Ｕ２＋α（第１の値）となり、信号Ｕ１と信号Ｕ２’との差が大きくなるため、時刻Ｔ２のゼロクロス後において、信号Ｕ１に含まれるノイズによるチャタリングを防止することができる。   Further, when the comparison result signal Uo changes to low level, the output of the NAND circuit 27u becomes low level, the output of the NAND circuit 28u becomes high level, the second current mirror circuit is turned on, and the third current mirror circuit is turned off. The upper hysteresis is given to the first comparison circuit. That is, U2 ′ = U2 + α (first value), and the difference between the signal U1 and the signal U2 ′ becomes large. Therefore, chattering due to noise included in the signal U1 can be prevented after the zero crossing at time T2.

続いて、上側のヒステリシスが付与された状態で時刻Ｔ３になると、信号Ｖ１と信号Ｖ２とが交差するため、比較結果信号Ｖｏがハイレベルからローレベルに反転する。したがって、ＮＡＮＤ回路２７ｕ，２８ｕの出力はともにハイレベルとなり、Ｎ型ＭＯＳＦＥＴ２４ｕ，２５ｕがともにオンとなり、第２及び第３の電流ミラー回路がともにオフとなる。つまり、動作していた第２の電流ミラー回路がオフとなることにより、第１の比較回路に付与されていた上側のヒステリシスが解除される。   Subsequently, at time T3 with the upper hysteresis applied, the signal V1 and the signal V2 cross each other, so that the comparison result signal Vo is inverted from the high level to the low level. Accordingly, the outputs of the NAND circuits 27u and 28u both become high level, both the N-type MOSFETs 24u and 25u are turned on, and both the second and third current mirror circuits are turned off. That is, when the second current mirror circuit that has been operating is turned off, the upper hysteresis applied to the first comparison circuit is released.

そして、時刻Ｔ４になると、信号Ｕ１と信号Ｕ２’とが交差するため、比較結果信号Ｕｏがローレベルからハイレベルに反転する。このとき、第１の比較回路にはヒステリシスが付与されておらず、Ｕ２’＝Ｕ２である。したがって、信号Ｕ１と信号Ｕ２とが交差する点、すなわち信号Ｕ１のゼロクロスの点で、比較結果信号Ｕｏが反転する。   At time T4, since the signal U1 and the signal U2 'intersect, the comparison result signal Uo is inverted from the low level to the high level. At this time, no hysteresis is given to the first comparison circuit, and U2 '= U2. Therefore, the comparison result signal Uo is inverted at the point where the signal U1 and the signal U2 intersect, that is, at the point of zero crossing of the signal U1.

さらに、比較結果信号Ｕｏがハイレベルに変わると、ＮＡＮＤ回路２７ｕの出力がハイレベル、ＮＡＮＤ回路２８ｕの出力がローレベルとなり、第２の電流ミラー回路がオフ、第３の電流ミラー回路がオンとなり、第１の比較回路に下側のヒステリシスが付与される。つまり、Ｕ２’＝Ｕ２−β（第２の値）となり、信号Ｕ１と信号Ｕ２’との差が大きくなるため、時刻Ｔ４のゼロクロス後において、信号Ｕ１に含まれるノイズによるチャタリングを防止することができる。   Further, when the comparison result signal Uo changes to high level, the output of the NAND circuit 27u becomes high level, the output of the NAND circuit 28u becomes low level, the second current mirror circuit is turned off, and the third current mirror circuit is turned on. The lower hysteresis is given to the first comparison circuit. That is, U2 ′ = U2−β (second value), and the difference between the signal U1 and the signal U2 ′ becomes large. Therefore, chattering due to noise included in the signal U1 can be prevented after the zero crossing at time T4. it can.

続いて、下側のヒステリシスが付与された状態で時刻Ｔ５になると、信号Ｖ１と信号Ｖ２とが交差するため、比較結果信号Ｖｏがローレベルからハイレベルに反転する。したがって、ＮＡＮＤ回路２７ｕ，２８ｕの出力はともにハイレベルとなり、Ｎ型ＭＯＳＦＥＴ２４ｕ，２５ｕがともにオンとなり、第２及び第３の電流ミラー回路がともにオフとなる。つまり、動作していた第３の電流ミラー回路がオフとなることにより、第１の比較回路に付与されていた下側のヒステリシスが解除される。   Subsequently, at time T5 with the lower hysteresis applied, the signal V1 and the signal V2 cross each other, so that the comparison result signal Vo is inverted from the low level to the high level. Accordingly, the outputs of the NAND circuits 27u and 28u both become high level, both the N-type MOSFETs 24u and 25u are turned on, and both the second and third current mirror circuits are turned off. That is, when the third current mirror circuit which has been operating is turned off, the lower hysteresis applied to the first comparison circuit is released.

このように、信号Ｕ１のゼロクロスにより第１の比較回路にヒステリシスを付与し、信号Ｕ１と位相差のある信号Ｖ１のゼロクロスにより第１の比較回路のヒステリシスを解除することにより、信号Ｕ１のゼロクロスを、チャタリングを防止した上で正確に検出することができる。   In this way, hysteresis is given to the first comparison circuit by the zero crossing of the signal U1, and the hysteresis of the first comparison circuit is canceled by the zero crossing of the signal V1 having a phase difference from the signal U1, thereby reducing the zero crossing of the signal U1. It is possible to detect accurately while preventing chattering.

なお、ゼロクロス検出回路１における信号Ｕ１のゼロクロスを検出する動作について説明したが、信号Ｖ１，Ｗ１のゼロクロスを検出する動作についても同様である。つまり、信号Ｖ１のゼロクロスの検出においては、信号Ｖ１のゼロクロスによりヒステリシスを付与し、信号Ｗ１のゼロクロスによりヒステリシスを解除することとなる。また、信号Ｗ１のゼロクロスの検出においては、信号Ｗ１のゼロクロスによりヒステリシスを付与し、信号Ｕ１のゼロクロスによりヒステリシスを解除することとなる。   Although the operation of detecting the zero cross of the signal U1 in the zero cross detection circuit 1 has been described, the same applies to the operation of detecting the zero cross of the signals V1 and W1. That is, in the detection of the zero cross of the signal V1, hysteresis is given by the zero cross of the signal V1, and the hysteresis is canceled by the zero cross of the signal W1. Further, in detecting the zero cross of the signal W1, hysteresis is given by the zero cross of the signal W1, and the hysteresis is canceled by the zero cross of the signal U1.

また、本実施形態においては、信号Ｕ１のゼロクロスを検出する際におけるヒステリシスを解除するための信号として、信号Ｕ１と位相差が１２０度の信号Ｖ１を用いることとしたが、位相差は逆相でなければ１２０度に限られない。図１０は、信号Ｕ１のゼロクロスを検出する際におけるヒステリシスを解除するための信号として、信号Ｕ１と位相差２４０度を有する信号Ｗ１を用いる場合の波形を示す図である。図に示すように、時刻Ｔ６，Ｔ８にＵ１がゼロクロスすることによりヒステリシスを付与し、時刻Ｔ７，Ｔ９にＷ１がゼロクロスすることによりヒステリシスを解除することにより、信号Ｕ１のゼロクロスを、チャタリングを防止した上で正確に検出することができる。その他の位相差の場合においても、同様にヒステリシスの付与および解除を制御することができる。   In this embodiment, the signal V1 having a phase difference of 120 degrees with respect to the signal U1 is used as a signal for canceling the hysteresis when the zero crossing of the signal U1 is detected. If not, it is not limited to 120 degrees. FIG. 10 is a diagram illustrating a waveform when a signal W1 having a phase difference of 240 degrees from the signal U1 is used as a signal for canceling the hysteresis when detecting the zero crossing of the signal U1. As shown in the figure, the hysteresis is given by the U1 zero crossing at the times T6 and T8, and the hysteresis is released by the W1 zero crossing at the times T7 and T9, thereby preventing the chattering of the zero crossing of the signal U1. It can be accurately detected above. In the case of other phase differences, the application and release of hysteresis can be controlled similarly.

＝＝モータ駆動回路への適用例１＝＝
次に、本実施形態のゼロクロス検出回路１をモータ駆動回路に適用する例について説明する。図１１は、ゼロクロス検出回路１を適用した、ホール素子を有する３相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。 == Application Example 1 to Motor Drive Circuit ==
Next, an example in which the zero cross detection circuit 1 of the present embodiment is applied to a motor drive circuit will be described. FIG. 11 is a circuit block diagram of a drive circuit for driving a three-phase brushless motor having a Hall element to which the zero cross detection circuit 1 is applied.

Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３は、スター結線されるとともに電気角１２０度の位相差を有してステータに巻回されたものである。   The U-phase coil 51, the V-phase coil 52, and the W-phase coil 53 are wound around the stator with a star connection and a phase difference of 120 electrical degrees.

ＮＰＮ型トランジスタ５４は、電源ＶｃｃからＵ相コイル５１へコイル電流を供給するためのソーストランジスタであり、ＮＰＮ型トランジスタ５５は、Ｕ相コイル５１から接地Ｖｓｓへコイル電流を供給するためのシンクトランジスタである。これらのＮＰＮ型トランジスタ５４，５５のコレクタエミッタ路は電源Ｖｃｃと接地Ｖｓｓの間に直列接続され、これらのＮＰＮ型トランジスタ５４，５５のコレクタエミッタ接続部はＵ相コイル５１の一端と接続されている。   NPN transistor 54 is a source transistor for supplying coil current from power supply Vcc to U-phase coil 51, and NPN transistor 55 is a sink transistor for supplying coil current from U-phase coil 51 to ground Vss. is there. The collector-emitter paths of these NPN transistors 54 and 55 are connected in series between the power supply Vcc and the ground Vss, and the collector-emitter connection of these NPN transistors 54 and 55 is connected to one end of the U-phase coil 51. .

また、ＮＰＮ型トランジスタ５６は、電源ＶｃｃからＶ相コイル５２へコイル電流を供給するためのソーストランジスタであり、ＮＰＮ型トランジスタ５７は、Ｖ相コイル５２から接地Ｖｓｓへコイル電流を供給するためのシンクトランジスタである。これらのＮＰＮ型トランジスタ５６、５７のコレクタエミッタ路は電源Ｖｃｃと接地Ｖｓｓの間に直列接続され、これらのＮＰＮ型トランジスタ５６，５７のコレクタエミッタ接続部はＶ相コイル５２の一端と接続されている。   NPN transistor 56 is a source transistor for supplying a coil current from power supply Vcc to V-phase coil 52, and NPN transistor 57 is a sink for supplying a coil current from V-phase coil 52 to ground Vss. It is a transistor. The collector-emitter paths of these NPN transistors 56 and 57 are connected in series between the power supply Vcc and the ground Vss, and the collector-emitter connection of these NPN transistors 56 and 57 is connected to one end of the V-phase coil 52. .

さらに、ＮＰＮ型トランジスタ５８は、電源ＶｃｃからＷ相コイル５３へコイル電流を供給するためのソーストランジスタであり、ＮＰＮ型トランジスタ５９は、Ｗ相コイル５３から接地Ｖｓｓへコイル電流を供給するためのシンクトランジスタである。これらのＮＰＮ型トランジスタ５８，５９のコレクタエミッタ路は電源Ｖｃｃと接地Ｖｓｓの間に直列接続され、これらのＮＰＮ型トランジスタ５８，５９のコレクタエミッタ接続部はＷ相コイル５３の一端と接続されている。   Further, NPN transistor 58 is a source transistor for supplying a coil current from power supply Vcc to W-phase coil 53, and NPN transistor 59 is a sink for supplying a coil current from W-phase coil 53 to ground Vss. It is a transistor. The collector-emitter paths of these NPN transistors 58 and 59 are connected in series between the power supply Vcc and the ground Vss, and the collector-emitter connection of these NPN transistors 58 and 59 is connected to one end of the W-phase coil 53. .

そして、ＮＰＮ型トランジスタ５４〜５９が適宜のタイミングでオンオフすると、Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３にコイル電流が供給されて、予め定められた方向へモータが回転（例えば正転）することとなる。これにより、Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３の一端には電気角１２０度の位相差を有するコイル電圧が現れることとなる。なお、ソーストランジスタおよびシンクトランジスタとして、バイポーラトランジスタのみならず、ＭＯＳＦＥＴを使用することも可能である。   When the NPN transistors 54 to 59 are turned on and off at appropriate timing, coil current is supplied to the U-phase coil 51, the V-phase coil 52, and the W-phase coil 53, and the motor rotates in a predetermined direction (for example, positive) ). As a result, a coil voltage having a phase difference of 120 electrical degrees appears at one end of the U-phase coil 51, the V-phase coil 52, and the W-phase coil 53. As the source transistor and the sink transistor, not only a bipolar transistor but also a MOSFET can be used.

ホール素子６１〜６３は、電気角１２０度の位相差を生じるロータの外周位置に設けられており、ロータが回転したときの磁極の変化に応じて、電気角１２０度の位相差を有する正弦波形のホール信号を出力するものである。図１２は、ホール素子６１〜６３から出力されるホール信号の波形を示す図である。図に示すように、ホール素子６１〜６３から出力される一方の信号ＨＵ１，ＨＶ１，ＨＷ１は互いに１２０度の位相差を有しており、また、他方の信号ＨＵ２，ＨＶ２，ＨＷ２とは逆相の関係にある。   The Hall elements 61 to 63 are provided at the outer peripheral position of the rotor that generates a phase difference of 120 degrees in electrical angle, and a sine waveform having a phase difference of 120 degrees in electrical angle according to a change in magnetic pole when the rotor rotates The hall signal is output. FIG. 12 is a diagram illustrating a waveform of the Hall signal output from the Hall elements 61 to 63. As shown in the figure, one of the signals HU1, HV1, and HW1 output from the Hall elements 61 to 63 has a phase difference of 120 degrees, and is opposite in phase to the other signals HU2, HV2, and HW2. Are in a relationship.

そして、ホール素子６１〜６３から出力される信号ＨＵ１，ＨＵ２，ＨＶ１，ＨＶ２，ＨＷ１，ＨＷ２が、ゼロクロス検出回路１に信号Ｕ１，Ｕ２，Ｖ１，Ｖ２，Ｗ１，Ｗ２として入力される。図１３は、ゼロクロス検出回路１に入力される信号ＨＵ１，ＨＵ２，ＨＶ１，ＨＶ２、及び比較結果信号Ｕｏ，Ｖｏの波形を示す図である。なお、信号ＨＵ２，ＨＶ２は信号ＨＵ１，ＨＶ１と逆相の正弦波信号であるが、簡略的に、信号ＨＵ１，ＨＶ１の中間値を通る直線として表示している。また、信号ＨＵ２’は、信号ＨＵ２にヒステリシスを加味した信号である。   The signals HU1, HU2, HV1, HV2, HW1, and HW2 output from the Hall elements 61 to 63 are input to the zero cross detection circuit 1 as signals U1, U2, V1, V2, W1, and W2. FIG. 13 is a diagram illustrating waveforms of the signals HU1, HU2, HV1, and HV2 and the comparison result signals Uo and Vo that are input to the zero-cross detection circuit 1. Signals HU2 and HV2 are sine wave signals having a phase opposite to that of signals HU1 and HV1, but are simply displayed as straight lines passing through intermediate values of signals HU1 and HV1. The signal HU2 'is a signal obtained by adding hysteresis to the signal HU2.

前述したように、ゼロクロス検出回路１の信号ＨＵ１，ＨＵ２を比較する回路においては、信号ＨＵ１がゼロクロスするタイミング（例えば、時刻Ｔ１０）でヒステリシスを付与し、信号ＨＶ１がゼロクロスするタイミング（例えば、時刻Ｔ１１）でヒステリシスを解除する。したがって、ホール素子６１から出力される信号ＨＵ１のゼロクロスを、チャタリングを防止した上で正確に検出することができる。同様に、ホール素子６２，６３から出力される信号ＨＶ１，ＨＷ１のゼロクロスについても、チャタリングを防止した上で正確に検出することができる。   As described above, in the circuit that compares the signals HU1 and HU2 of the zero-cross detection circuit 1, hysteresis is given at the timing when the signal HU1 is zero-crossed (for example, time T10), and the timing when the signal HV1 is zero-crossed (for example, time T11). ) To release hysteresis. Therefore, the zero crossing of the signal HU1 output from the Hall element 61 can be accurately detected while preventing chattering. Similarly, the zero crossing of the signals HV1 and HW1 output from the Hall elements 62 and 63 can be accurately detected while preventing chattering.

このように、ゼロクロス検出回路１は、信号ＨＵ１と信号ＨＵ２、信号ＨＶ１と信号ＨＶ２、信号ＨＷ１と信号ＨＷ２の大小を比較し、ロータの回転位置を示す比較結果信号Ｕｏ，Ｖｏ，Ｗｏを確実に出力することができる。   In this way, the zero cross detection circuit 1 compares the signal HU1 and the signal HU2, the signal HV1 and the signal HV2, the signal HW1 and the signal HW2, and compares the comparison result signals Uo, Vo, and Wo indicating the rotational position of the rotor with certainty. Can be output.

駆動ロジック回路６５は、マイクロコンピュータ等からの指示に応じて、モータに正転トルクを与えるための正転ロジックまたはモータに逆転トルクを与えるための逆転ロジックの一方が設定される。詳しくは、駆動ロジック回路６５は、正転ロジックが設定されているとき、ロータの回転位置を示すゼロクロス検出回路１からの比較結果信号Ｕｏ，Ｖｏ，Ｗｏに応じて、モータに正転トルクを与える適宜の順序でＮＰＮ型トランジスタ５４〜５９をオンオフするための駆動信号を出力する。また、駆動ロジック回路６５は、逆転ロジックが設定されているとき、ロータの回転位置を示す比較結果信号Ｕｏ，Ｖｏ，Ｗｏに応じて、モータに逆転トルクを与える適宜の順序でＮＰＮ型トランジスタ５４〜５９をオンオフするための駆動信号を出力する。これにより、Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３へコイル電流が供給されることとなる。   In the drive logic circuit 65, one of a normal rotation logic for applying a normal rotation torque to the motor or a reverse rotation logic for applying a reverse rotation torque to the motor is set according to an instruction from a microcomputer or the like. Specifically, when the forward rotation logic is set, the drive logic circuit 65 gives a forward rotation torque to the motor in accordance with the comparison result signals Uo, Vo, Wo from the zero cross detection circuit 1 indicating the rotational position of the rotor. A drive signal for turning on / off the NPN transistors 54 to 59 is output in an appropriate order. In addition, when the reverse rotation logic is set, the drive logic circuit 65 is arranged in an appropriate order to give reverse rotation torque to the motor according to the comparison result signals Uo, Vo, Wo indicating the rotation position of the rotor. A drive signal for turning on / off 59 is output. As a result, the coil current is supplied to the U-phase coil 51, the V-phase coil 52, and the W-phase coil 53.

＝＝モータ駆動回路への適用例２＝＝
図１４は、ゼロクロス検出回路１を適用した、センサレス３相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。 == Application Example 2 to Motor Drive Circuit ==
FIG. 14 is a circuit block diagram of a drive circuit for driving a sensorless three-phase brushless motor to which the zero cross detection circuit 1 is applied.

駆動回路の構成は、図１１に示したホール素子を用いた３相ブラシレスモータの駆動回路からホール素子６１〜６３を除いたものとなっている。なお、Ｕ相コイル５１の一端に生じるコイル電圧Ｖｕ、Ｖ相コイル５２の一端に生じるコイル電圧Ｖｖ、Ｗ相コイル５３の一端に生じるコイル電圧Ｖｗが、ゼロクロス検出回路１に信号Ｕ１，Ｖ１，Ｗ１として入力される。また、Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３の中性点電圧Ｖｃｏｍが、ゼロクロス検出回路１に信号Ｕ２，Ｖ２，Ｗ２として入力される。   The configuration of the drive circuit is obtained by removing the Hall elements 61 to 63 from the drive circuit of the three-phase brushless motor using the Hall element shown in FIG. The coil voltage Vu generated at one end of the U-phase coil 51, the coil voltage Vv generated at one end of the V-phase coil 52, and the coil voltage Vw generated at one end of the W-phase coil 53 are supplied to the zero cross detection circuit 1 as signals U1, V1, W1. Is entered as Further, the neutral point voltage Vcom of the U-phase coil 51, the V-phase coil 52, and the W-phase coil 53 is input to the zero cross detection circuit 1 as signals U2, V2, and W2.

図１５は、ゼロクロス検出回路１に入力される信号Ｖｕ，Ｖｖ，Ｖｗ，Ｖｃｏｍ、及び比較結果信号Ｕｏ，Ｖｏ，Ｗｏの波形を示す図である。なお、信号Ｖｃｏｍ’は、信号Ｖｃｏｍにヒステリシスを加味した信号である。   FIG. 15 is a diagram illustrating waveforms of signals Vu, Vv, Vw, Vcom and comparison result signals Uo, Vo, Wo input to the zero-cross detection circuit 1. The signal Vcom ′ is a signal obtained by adding hysteresis to the signal Vcom.

前述したように、ゼロクロス検出回路１の信号Ｖｕ，Ｖｃｏｍを比較する回路においては、信号Ｖｕがゼロクロスするタイミング（例えば、時刻Ｔ１２）でヒステリシスを付与し、信号Ｖｖがゼロクロスするタイミング（例えば、時刻Ｔ１３）でヒステリシスを解除する。したがって、Ｕ相コイル５１のコイル電圧Ｖｕのゼロクロスを、チャタリングを防止した上で正確に検出することができる。同様に、Ｖ相コイル５２，Ｗ相コイル５３のコイル電圧Ｖｖ，Ｖｗのゼロクロスについても、チャタリングを防止した上で正確に検出することができる。   As described above, in the circuit that compares the signals Vu and Vcom of the zero cross detection circuit 1, hysteresis is given at the timing when the signal Vu crosses zero (for example, time T12), and the timing when the signal Vv crosses zero (for example, time T13). ) To release hysteresis. Therefore, it is possible to accurately detect the zero crossing of the coil voltage Vu of the U-phase coil 51 while preventing chattering. Similarly, the zero crossing of the coil voltages Vv and Vw of the V-phase coil 52 and the W-phase coil 53 can be accurately detected while preventing chattering.

このように、ゼロクロス検出回路１は、コイル電圧Ｖｕ，Ｖｖ，Ｖｗと中性点電圧Ｖｃｏｍの大小を比較し、ロータの回転位置を示す比較結果信号Ｕｏ，Ｖｏ，Ｗｏを確実に出力することができる。   As described above, the zero cross detection circuit 1 compares the coil voltages Vu, Vv, Vw and the neutral point voltage Vcom, and can reliably output the comparison result signals Uo, Vo, Wo indicating the rotational position of the rotor. it can.

以上、本実施形態のゼロクロス検出回路１、および、ゼロクロス検出回路１のモータ駆動回路への適用例について説明した。前述したように、ゼロクロス検出回路１は、第１の比較回路の比較結果信号が反転すると、ヒステリシス回路を動作させ、第２の比較回路の比較結果信号が反転すると、ヒステリシス回路の動作を停止させる。これにより、第１の信号のゼロクロスを、チャタリングを防止した上で正確に検出することができる。   In the above, the application example to the motor drive circuit of the zero cross detection circuit 1 of this embodiment and the zero cross detection circuit 1 was demonstrated. As described above, the zero-cross detection circuit 1 operates the hysteresis circuit when the comparison result signal of the first comparison circuit is inverted, and stops the operation of the hysteresis circuit when the comparison result signal of the second comparison circuit is inverted. . Thereby, the zero crossing of the first signal can be accurately detected while chattering is prevented.

なお、ヒステリシス回路は、第１の比較回路に上側のヒステリシスを付与する第１のヒステリシス回路と、第１の比較回路に下側のヒステリシスを付与する第２のヒステリシス回路を有することとすることができる。そして、第１の比較回路の比較結果信号が反転するタイミングで、第１のヒステリシス回路または第２のヒステリシス回路を適宜動作させ、第２の比較回路の比較結果信号が反転するタイミングで、第１のヒステリシス回路または第２のヒステリシス回路の動作を停止する。これにより、第１の信号がゼロクロスした直後に第１の比較回路に上側又は下側のヒステリシスを付与し、第１の信号がゼロクロスする前にはそのヒステリシスを解除することが可能となる。   The hysteresis circuit may include a first hysteresis circuit that applies upper hysteresis to the first comparison circuit, and a second hysteresis circuit that applies lower hysteresis to the first comparison circuit. it can. Then, the first hysteresis circuit or the second hysteresis circuit is appropriately operated at the timing when the comparison result signal of the first comparison circuit is inverted, and at the timing when the comparison result signal of the second comparison circuit is inverted. The hysteresis circuit or the second hysteresis circuit is stopped. As a result, it is possible to apply upper or lower hysteresis to the first comparison circuit immediately after the first signal crosses zero, and to cancel the hysteresis before the first signal crosses zero.

さらに、第１及び第２のヒステリシス回路は、第１の比較回路を構成する差動回路から出力される電流を吸い取る第２及び第３の電流ミラー回路により構成することができる。つまり、電流ミラー回路を用いて差動回路から出力される電流を吸い取り、差動回路の動作が切り替わるタイミングを変化させることにより、上側又は下側のヒステリシスを付与することが可能となる。   Furthermore, the first and second hysteresis circuits can be constituted by second and third current mirror circuits that absorb current output from the differential circuit constituting the first comparison circuit. That is, it is possible to apply upper or lower hysteresis by absorbing the current output from the differential circuit using the current mirror circuit and changing the timing at which the operation of the differential circuit is switched.

なお、第１及び第２のヒステリシス回路の動作を制御する第１及び第２のヒステリシス制御回路は、第１及び第２の比較回路から出力される比較結果信号に応じてオンオフするトランジスタを用いて構成することができる。   The first and second hysteresis control circuits that control the operations of the first and second hysteresis circuits use transistors that are turned on and off according to the comparison result signals output from the first and second comparison circuits. Can be configured.

また、ゼロクロス検出回路１を、ホール素子を有する３相ブラシレスモータの駆動回路に用いることができる。これにより、ホール素子から出力される信号のゼロクロスを、チャタリングの影響を防止した上で正確に検出することができ、ロータの回転位置制御の精度を向上させることができる。   Moreover, the zero cross detection circuit 1 can be used for a drive circuit of a three-phase brushless motor having a Hall element. Thereby, the zero crossing of the signal output from the Hall element can be accurately detected while preventing the influence of chattering, and the accuracy of the rotational position control of the rotor can be improved.

同様に、ゼロクロス検出回路１を、センサレス３相ブラシレスモータの駆動回路に用いることができる。これにより、３相のコイルから出力されるコイル電圧のゼロクロスを、チャタリングの影響を防止した上で正確に検出することができ、ロータの回転位置制御の精度を向上させることができる。   Similarly, the zero cross detection circuit 1 can be used in a drive circuit for a sensorless three-phase brushless motor. Thereby, the zero crossing of the coil voltage output from the three-phase coil can be accurately detected while preventing the influence of chattering, and the accuracy of the rotational position control of the rotor can be improved.

以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。   As mentioned above, although embodiment of this invention was described, the said embodiment is for making an understanding of this invention easy, and is not for limiting and interpreting this invention. The present invention can be changed and improved without departing from the gist thereof, and the present invention includes equivalents thereof.

例えば、本実施形態のゼロクロス検出回路１においては、第２の比較回路から出力される比較結果信号はゼロクロスのタイミングで反転し、チャタリングの影響を受けないこととしているが、これに限られない。例えば、第２の比較回路として、通常のコンパレータを用い、第２の比較回路からの比較結果信号にはチャタリングが含まれることとしてもよい。つまり、第１の比較信号の次のゼロクロスのタイミングまでに第２の比較回路からの比較結果信号が反転すれば、第１の比較信号の次のゼロクロスのタイミングではヒステリシスが解除されているため、正確にゼロクロスを検出することができる。同様に、第２の比較回路として、通常のヒステリシスコンパレータを用いることも可能である。   For example, in the zero cross detection circuit 1 of the present embodiment, the comparison result signal output from the second comparison circuit is inverted at the zero cross timing and is not affected by chattering, but is not limited thereto. For example, a normal comparator may be used as the second comparison circuit, and the comparison result signal from the second comparison circuit may include chattering. That is, if the comparison result signal from the second comparison circuit is inverted by the timing of the next zero crossing of the first comparison signal, the hysteresis is released at the timing of the next zero crossing of the first comparison signal. The zero cross can be detected accurately. Similarly, a normal hysteresis comparator can be used as the second comparison circuit.

また、例えば、ホール素子を有する単相ブラシレスモータの駆動回路において、ホール素子から出力される信号のゼロクロスを検出するために本発明のゼロクロス検出回路を用いることも可能である。この場合、ホール素子から出力される一方の正弦波信号を第１の信号、他方の正弦波信号を第１の基準信号とし、第１の信号及び第１の基準信号からある位相差を有する第２の信号及び第２の基準信号を生成し、前述と同様の手順により第１の比較結果信号を生成する。これにより、単相ブラシレスモータの場合であっても、ホール素子から出力される正弦波信号のゼロクロスを、チャタリングを防止した上で正確に検出することが可能となる。   Further, for example, in a drive circuit of a single-phase brushless motor having a Hall element, the zero-cross detection circuit of the present invention can be used to detect a zero-cross of a signal output from the Hall element. In this case, one sine wave signal output from the Hall element is the first signal, the other sine wave signal is the first reference signal, and the first signal and the first reference signal have a certain phase difference. 2 signal and the second reference signal are generated, and the first comparison result signal is generated by the same procedure as described above. Thereby, even in the case of a single-phase brushless motor, it is possible to accurately detect the zero crossing of the sine wave signal output from the Hall element while preventing chattering.

また、モータの駆動回路に限らず、所定周期で変化する信号のゼロクロスを検出することが必要な回路に本発明のゼロクロス検出回路を用いることが可能である。   Further, the zero cross detection circuit of the present invention can be used not only for a motor drive circuit but also for a circuit that needs to detect a zero cross of a signal that changes in a predetermined cycle.

本発明の一実施形態であるゼロクロス検出回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the zero cross detection circuit which is one Embodiment of this invention. ゼロクロス検出回路に入力される信号、および、出力される比較結果信号の波形を示す図である。It is a figure which shows the waveform of the signal input into a zero cross detection circuit, and the comparison result signal output. 第１及び第２のヒステリシス回路が動作していない場合の第１の比較回路の動作を示す図である。It is a figure which shows operation | movement of the 1st comparison circuit when the 1st and 2nd hysteresis circuit is not operate | moving. 第１及び第２のヒステリシス回路が動作していない場合の比較結果信号の出力波形を示す図である。It is a figure which shows the output waveform of the comparison result signal when the 1st and 2nd hysteresis circuit is not operate | moving. 第１のヒステリシス回路が動作している場合の第１の比較回路の動作を示す図である。It is a figure which shows operation | movement of the 1st comparison circuit in case the 1st hysteresis circuit is operate | moving. 第１のヒステリシス回路が動作している場合の比較結果信号の出力波形を示す図である。It is a figure which shows the output waveform of the comparison result signal in case the 1st hysteresis circuit is operate | moving. 第２のヒステリシス回路が動作している場合の第１の比較回路の動作を示す図である。It is a figure which shows operation | movement of the 1st comparison circuit in case the 2nd hysteresis circuit is operate | moving. 第２のヒステリシス回路が動作している場合の比較結果信号の出力波形を示す図である。It is a figure which shows the output waveform of the comparison result signal in case the 2nd hysteresis circuit is operate | moving. ゼロクロス検出回路１に入力される信号、及び比較結果信号の波形を示す図である。It is a figure which shows the signal input into the zero cross detection circuit 1, and the waveform of a comparison result signal. 信号Ｕ１と位相差２４０度を有する信号Ｗ１を用いる場合の波形を示す図である。It is a figure which shows a waveform in the case of using the signal W1 which has a signal U1 and phase difference 240 degree | times. ゼロクロス検出回路を適用した、ホール素子を有する３相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。It is a circuit block diagram of a drive circuit for driving a three-phase brushless motor having a Hall element to which a zero cross detection circuit is applied. ホール素子から出力されるホール信号の波形を示す図である。It is a figure which shows the waveform of the Hall signal output from a Hall element. ゼロクロス検出回路に入力される信号、及び比較結果信号の波形を示す図である。It is a figure which shows the waveform of the signal input into a zero cross detection circuit, and a comparison result signal. ゼロクロス検出回路を適用した、センサレス３相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。It is a circuit block diagram of a drive circuit for driving a sensorless three-phase brushless motor to which a zero cross detection circuit is applied. ゼロクロス検出回路に入力される信号、及び比較結果信号の波形を示す図である。It is a figure which shows the waveform of the signal input into a zero cross detection circuit, and a comparison result signal. 従来のコンパレータの出力波形を示す図である。It is a figure which shows the output waveform of the conventional comparator. 従来のヒステリシスコンパレータの出力波形を示す図である。It is a figure which shows the output waveform of the conventional hysteresis comparator.

符号の説明Explanation of symbols

１ ゼロクロス検出回路
１１〜１４（ｕｖｗ） 電流源
１５，１６（ｕｖｗ） ＰＮＰ型トランジスタ
１７〜２３（ｕｖｗ） ＮＰＮ型トランジスタ
２４，２５（ｕｖｗ） Ｎ型ＭＯＳＦＥＴ
２６（ｕｖｗ） インバータ
２７，２８（ｕｖｗ） ＡＮＤ回路
３０ｕ 第２の電流ミラー回路
３１ｕ 第３の電流ミラー回路
５１ Ｕ相コイル
５２ Ｖ相コイル
５３ Ｗ相コイル
５４〜５９ ＰＮＰ型トランジスタ
６５ 駆動ロジック回路 DESCRIPTION OF SYMBOLS 1 Zero cross detection circuit 11-14 (uvw) Current source 15, 16 (uvw) PNP type transistor 17-23 (uvw) NPN type transistor 24, 25 (uvw) N type MOSFET
26 (uvw) inverter 27, 28 (uvw) AND circuit 30u second current mirror circuit 31u third current mirror circuit 51 U phase coil 52 V phase coil 53 W phase coil 54 to 59 PNP transistor 65 drive logic circuit

Claims (6)

所定周期で変化する第１の信号と、第１の基準信号とが交差したことを検出するゼロクロス検出回路において、
前記第１の信号と、前記第１の基準信号との比較結果信号を出力する第１の比較回路と、
前記第１の信号と逆相ではない位相差を有する第２の信号と、前記第２の信号と交差する第２の基準信号との比較結果信号を出力する第２の比較回路と、
前記第１の比較回路にヒステリシスを付与するヒステリシス回路と、
前記第１の比較回路の比較結果信号が反転すると、前記ヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が反転すると、前記ヒステリシス回路の動作を停止させるヒステリシス制御回路と、
を備えることを特徴とするゼロクロス検出回路。 In a zero-cross detection circuit that detects that the first signal that changes at a predetermined period and the first reference signal intersect,
A first comparison circuit that outputs a comparison result signal between the first signal and the first reference signal;
A second comparison circuit that outputs a comparison result signal between a second signal having a phase difference that is not opposite in phase to the first signal and a second reference signal that intersects the second signal;
A hysteresis circuit for applying hysteresis to the first comparison circuit;
A hysteresis control circuit that operates the hysteresis circuit when the comparison result signal of the first comparison circuit is inverted, and stops the operation of the hysteresis circuit when the comparison result signal of the second comparison circuit is inverted;
A zero-cross detection circuit comprising: 請求項１に記載のゼロクロス検出回路であって、
前記第１の比較回路は、
前記ヒステリシス回路が動作していない場合は前記第１の信号と前記第１の基準信号とが等しい点を境に比較結果信号が反転する回路であり、
前記ヒステリシス回路は、
前記第１の信号が前記第１の基準信号よりも第１の電圧だけ大きい点を境に前記第１の比較回路の比較結果信号が反転するように動作する第１のヒステリシス回路と、
前記第１の信号が前記第１の基準信号よりも第２の電圧だけ小さい点を境に前記第１の比較回路の比較結果信号が反転するように動作する第２のヒステリシス回路と、
を有し、
前記ヒステリシス制御回路は、
前記第１の比較回路の比較結果信号が前記第１の信号の方が大きいことを示す一方の論理値から他方の論理値に反転すると、前記第１のヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が一方の論理値から他方の論理値に反転すると、前記第１のヒステリシス回路の動作を停止させる第１のヒステリシス制御回路と、
前記第１の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第２のヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第２のヒステリシス回路の動作を停止させる第２のヒステリシス制御回路と、
を有することを特徴とするゼロクロス検出回路。 The zero-cross detection circuit according to claim 1,
The first comparison circuit includes:
When the hysteresis circuit is not operating, the comparison result signal is inverted at a point where the first signal and the first reference signal are equal,
The hysteresis circuit is:
A first hysteresis circuit that operates so that a comparison result signal of the first comparison circuit is inverted at a point where the first signal is larger than the first reference signal by a first voltage;
A second hysteresis circuit that operates so that a comparison result signal of the first comparison circuit is inverted at a point where the first signal is smaller than the first reference signal by a second voltage;
Have
The hysteresis control circuit is:
When the comparison result signal of the first comparison circuit is inverted from one logic value indicating that the first signal is larger to the other logic value, the first hysteresis circuit is operated, and the second hysteresis circuit is operated. A first hysteresis control circuit for stopping the operation of the first hysteresis circuit when the comparison result signal of the comparison circuit is inverted from one logic value to the other logic value;
When the comparison result signal of the first comparison circuit is inverted from the other logic value to the one logic value, the second hysteresis circuit is operated, and the comparison result signal of the second comparison circuit is A second hysteresis control circuit that stops the operation of the second hysteresis circuit when inverted from the other logic value to the one logic value;
A zero-cross detection circuit comprising: 請求項２に記載のゼロクロス検出回路であって、
前記第１の比較回路は、
第１の電流源と、
前記第１の電流源から電流が供給され、前記第１の信号と前記第１の基準信号との大小に応じて動作する差動回路と、
前記差動回路の一方の出力からの電流が供給されて動作する第１の電流ミラー回路と、
前記第１の電流ミラー回路の動作に応じて、前記第１の信号と前記第１の基準信号との比較結果信号を出力する出力回路と、
を有し、
前記第１のヒステリシス回路は、
第２の電流源と、
前記第２の電流源から電流が供給され、前記差動回路の一方の出力からの電流を吸い取ることにより、前記第１の信号が前記第１の基準信号よりも前記第１の電圧だけ大きい点を境に前記差動回路の動作を切り替える第２の電流ミラー回路と、
を有し、
前記第２のヒステリシス回路は、
第３の電流源と、
前記第３の電流源から電流が供給され、前記差動回路の他方の出力からの電流を吸い取ることにより、前記第１の信号が前記第１の基準信号よりも前記第２の電圧だけ小さい点を境に前記差動回路の動作を切り替える第３の電流ミラー回路と、
を有することを特徴とするゼロクロス検出回路。 The zero-cross detection circuit according to claim 2,
The first comparison circuit includes:
A first current source;
A differential circuit that is supplied with a current from the first current source and operates according to the magnitude of the first signal and the first reference signal;
A first current mirror circuit that operates by being supplied with a current from one output of the differential circuit;
An output circuit for outputting a comparison result signal between the first signal and the first reference signal in accordance with the operation of the first current mirror circuit;
Have
The first hysteresis circuit includes:
A second current source;
Current is supplied from the second current source, and the current from one output of the differential circuit is absorbed, whereby the first signal is larger than the first reference signal by the first voltage. A second current mirror circuit that switches the operation of the differential circuit at the boundary,
Have
The second hysteresis circuit includes:
A third current source;
The current is supplied from the third current source, and the current from the other output of the differential circuit is absorbed, whereby the first signal is smaller than the first reference signal by the second voltage. A third current mirror circuit for switching the operation of the differential circuit at the boundary,
A zero-cross detection circuit comprising: 請求項３に記載のゼロクロス検出回路であって、
前記第１のヒステリシス制御回路は、
前記第２の電流源から電流が供給される第１のトランジスタと、
前記第１の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第１のトランジスタをオフすることによって前記第１の電流ミラー回路を動作させ、前記第２の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第１のトランジスタをオンすることによって前記第１の電流ミラー回路の動作を停止させる第１の制御回路と、
を有し、
前記第２のヒステリシス制御回路は、
前記第３の電流源から電流が供給される第２のトランジスタと、
前記第１の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第２のトランジスタをオフすることによって前記第２の電流ミラー回路を動作させ、前記第２の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第２のトランジスタをオンすることによって前記第２の電流ミラー回路の動作を停止させる第２の制御回路と、
を有することを特徴とするゼロクロス検出回路。 The zero-cross detection circuit according to claim 3,
The first hysteresis control circuit includes:
A first transistor to which current is supplied from the second current source;
When the comparison result signal of the first comparison circuit is inverted from the one logical value to the other logical value, the first current mirror circuit is operated by turning off the first transistor, and the first When the comparison result signal of the second comparison circuit is inverted from the one logical value to the other logical value, the first transistor that stops the operation of the first current mirror circuit by turning on the first transistor A control circuit;
Have
The second hysteresis control circuit includes:
A second transistor supplied with current from the third current source;
When the comparison result signal of the first comparison circuit is inverted from the other logic value to the one logic value, the second current mirror circuit is operated by turning off the second transistor, and the second A second control circuit that stops the operation of the second current mirror circuit by turning on the second transistor when the comparison result signal of the comparison circuit of the second circuit is inverted from the other logic value to the one logic value. When,
A zero-cross detection circuit comprising: 請求項１〜４の何れか一項に記載のゼロクロス検出回路であって、
前記第１の信号が、３相ブラシレスモータの第１の相のホール素子から出力される一方の正弦波信号であり、
前記第１の基準信号が前記第１の相のホール素子から出力される前記第１の信号とは逆相の正弦波信号であり、
前記第２の信号が、前記第１の相とは別の第２の相のホール素子から出力される一方の正弦波信号であり、
前記第２の基準信号が前記第２の相のホール素子から出力される前記第２の信号とは逆相の正弦波信号であること、
を特徴とするゼロクロス検出回路。 A zero-cross detection circuit according to any one of claims 1 to 4,
The first signal is one sine wave signal output from the hall element of the first phase of the three-phase brushless motor,
The first reference signal is a sine wave signal having a phase opposite to that of the first signal output from the first phase Hall element;
The second signal is one sine wave signal output from a Hall element of a second phase different from the first phase;
The second reference signal is a sine wave signal having a phase opposite to that of the second signal output from the second phase Hall element;
A zero-cross detection circuit. 請求項１〜４の何れか一項に記載のゼロクロス検出回路であって、
前記第１の信号が、センサレス３相ブラシレスモータの第１の相のコイル電圧であり、
前記第２の信号が、前記第１の相とは別の第２の相のコイル電圧であり、
前記第１の基準信号および前記第２の基準信号が、３相のコイルの中性点電圧であること、
を特徴とするゼロクロス検出回路。

A zero-cross detection circuit according to any one of claims 1 to 4,
The first signal is a coil voltage of a first phase of a sensorless three-phase brushless motor;
The second signal is a coil voltage of a second phase different from the first phase;
The first reference signal and the second reference signal are neutral phase voltages of a three-phase coil;
A zero-cross detection circuit.

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