JP2006234749A - Zero cross detection circuit - Google Patents
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Abstract
Description
本発明は、正弦波信号等の所定周期で変化する信号のゼロクロスを検出するゼロクロス検出回路に関する。 The present invention relates to a zero-cross detection circuit that detects a zero-cross of a signal such as a sine wave signal that changes in a predetermined cycle.
例えば、3相ブラシレスモータにおいては、ホール素子から出力される一方の正弦波信号と他方の正弦波信号とをコンパレータを用いて比較し、その比較結果に基づいてロータの位置を判定することによってモータの回転を制御している。図16は、ホール素子から出力される一方の正弦波信号H1と他方の正弦波信号H2の波形、および、正弦波信号H1,H2を比較するコンパレータの出力波形を示す図である。なお、正弦波信号H2の波形は正弦波信号H1の逆相の正弦波であるが、簡略化して直線で表示している。図に示すように、正弦波信号H1,H2が交差する点、つまり、正弦波信号H1のゼロクロスの点を境に、コンパレータの出力が反転する。 For example, in a three-phase brushless motor, one sine wave signal output from the Hall element and the other sine wave signal are compared using a comparator, and the position of the rotor is determined based on the comparison result. Is controlling the rotation. FIG. 16 is a diagram illustrating waveforms of one sine wave signal H1 and the other sine wave signal H2 output from the Hall element, and an output waveform of a comparator that compares the sine wave signals H1 and H2. The waveform of the sine wave signal H2 is a sine wave having a phase opposite to that of the sine wave signal H1, but is simplified and displayed as a straight line. As shown in the figure, the output of the comparator is inverted at the point where the sine wave signals H1 and H2 intersect, that is, at the zero cross point of the sine wave signal H1.
ところで、ホール素子から出力される正弦波信号にはノイズが含まれるため、ゼロクロスの際(例えば、時刻t1,t2)に、コンパレータの出力がばたつく現象であるチャタリングが発生する可能性がある。そこで、ゼロクロス時のチャタリングを防止するため、ヒステリシスコンパレータを用いることが一般的に行われている(例えば、特許文献1)。図17は、ヒステリシスコンパレータの出力波形を示す図である。図に示すように、正弦波信号H1は、正弦波信号H2にヒステリシスを付与したH2’と比較される。したがって、ヒステリシスコンパレータの出力は、正弦波信号H1,H2が交差する点とは異なる点(例えば、時刻t3,t4)で反転する。
しかし、ヒステリシスコンパレータを用いる場合、正弦波信号H1,H2が交差する際のチャタリングの影響は受けないものの、正弦波信号H1のゼロクロスを正確に検出することができず、モータの回転制御の精度が低下してしまう原因となっていた。 However, when the hysteresis comparator is used, it is not affected by chattering when the sine wave signals H1 and H2 intersect, but the zero cross of the sine wave signal H1 cannot be detected accurately, and the accuracy of the motor rotation control is improved. It was the cause of the decline.
本発明は上記課題を鑑みてなされたものであり、正弦波信号等の所定周期で変化する信号のゼロクロスを、チャタリングを防止した上で正確に検出するゼロクロス検出回路を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a zero-cross detection circuit that accurately detects a zero-cross of a signal that changes at a predetermined cycle such as a sine wave signal while preventing chattering. .
上記目的を達成するため、本発明のゼロクロス検出回路は、所定周期で変化する第1の信号と、第1の基準信号とが交差したことを検出するゼロクロス検出回路において、前記第1の信号と、前記第1の基準信号との比較結果信号を出力する第1の比較回路と、前記第1の信号と逆相ではない位相差を有する第2の信号と、前記第2の信号と交差する第2の基準信号との比較結果信号を出力する第2の比較回路と、前記第1の比較回路にヒステリシスを付与するヒステリシス回路と、前記第1の比較回路の比較結果信号が反転すると、前記ヒステリシス回路を動作させ、前記第2の比較回路の比較結果信号が反転すると、前記ヒステリシス回路の動作を停止させるヒステリシス制御回路と、を備えることとする。 In order to achieve the above object, a zero-cross detection circuit according to the present invention is a zero-cross detection circuit that detects that a first signal that changes in a predetermined cycle and a first reference signal cross each other. Crossing the first comparison circuit that outputs a comparison result signal with the first reference signal, a second signal having a phase difference that is not opposite in phase to the first signal, and the second signal When the second comparison circuit that outputs a comparison result signal with the second reference signal, the hysteresis circuit that applies hysteresis to the first comparison circuit, and the comparison result signal of the first comparison circuit are inverted, A hysteresis control circuit that operates the hysteresis circuit and stops the operation of the hysteresis circuit when the comparison result signal of the second comparison circuit is inverted.
また、前記第1の比較回路は、前記ヒステリシス回路が動作していない場合は前記第1の信号と前記第1の基準信号とが等しい点を境に比較結果信号が反転する回路であり、前記ヒステリシス回路は、前記第1の信号が前記第1の基準信号よりも第1の電圧だけ大きい点を境に前記第1の比較回路の比較結果信号が反転するように動作する第1のヒステリシス回路と、前記第1の信号が前記第1の基準信号よりも第2の電圧だけ小さい点を境に前記第1の比較回路の比較結果信号が反転するように動作する第2のヒステリシス回路と、を有し、前記ヒステリシス制御回路は、前記第1の比較回路の比較結果信号が前記第1の信号の方が大きいことを示す一方の論理値から他方の論理値に反転すると、前記第1のヒステリシス回路を動作させ、前記第2の比較回路の比較結果信号が一方の論理値から他方の論理値に反転すると、前記第1のヒステリシス回路の動作を停止させる第1のヒステリシス制御回路と、前記第1の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第2のヒステリシス回路を動作させ、前記第2の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第2のヒステリシス回路の動作を停止させる第2のヒステリシス制御回路と、を有することとすることができる。 Further, the first comparison circuit is a circuit that inverts a comparison result signal at a point where the first signal is equal to the first reference signal when the hysteresis circuit is not operating, The hysteresis circuit operates such that a comparison result signal of the first comparison circuit is inverted at a point where the first signal is larger than the first reference signal by a first voltage. And a second hysteresis circuit that operates so that the comparison result signal of the first comparison circuit is inverted at a point where the first signal is smaller than the first reference signal by a second voltage; And when the comparison result signal of the first comparison circuit is inverted from one logical value indicating that the first signal is larger to the other logical value, the hysteresis control circuit Activate the hysteresis circuit, When the comparison result signal of the second comparison circuit is inverted from one logical value to the other logical value, the first hysteresis control circuit for stopping the operation of the first hysteresis circuit and the first comparison circuit When the comparison result signal is inverted from the other logic value to the one logic value, the second hysteresis circuit is operated, and the comparison result signal of the second comparison circuit is changed from the other logic value to the one logic value. And a second hysteresis control circuit for stopping the operation of the second hysteresis circuit.
さらに、前記第1の比較回路は、第1の電流源と、前記第1の電流源から電流が供給され、前記第1の信号と前記第1の基準信号との大小に応じて動作する差動回路と、前記差動回路の一方の出力からの電流が供給されて動作する第1の電流ミラー回路と、前記第1の電流ミラー回路の動作に応じて、前記第1の信号と前記第1の基準信号との比較結果信号を出力する出力回路と、を有し、前記第1のヒステリシス回路は、第2の電流源と、前記第2の電流源から電流が供給され、前記差動回路の一方の出力からの電流を吸い取ることにより、前記第1の信号が前記第1の基準信号よりも前記第1の電圧だけ大きい点を境に前記差動回路の動作を切り替える第2の電流ミラー回路と、を有し、前記第2のヒステリシス回路は、第3の電流源と、前記第3の電流源から電流が供給され、前記差動回路の他方の出力からの電流を吸い取ることにより、前記第1の信号が前記第1の基準信号よりも前記第2の電圧だけ小さい点を境に前記差動回路の動作を切り替える第3の電流ミラー回路と、を有することとすることができる。 Further, the first comparison circuit is supplied with a current from the first current source and the first current source, and operates according to the magnitude of the first signal and the first reference signal. A first current mirror circuit that operates by being supplied with a current from one output of the differential circuit, and the first signal and the first current mirror circuit according to the operation of the first current mirror circuit. An output circuit that outputs a comparison result signal with respect to one reference signal, wherein the first hysteresis circuit is supplied with a current from a second current source and the second current source, and the differential circuit A second current that switches the operation of the differential circuit at a point where the first signal is larger than the first reference signal by the first voltage by sucking a current from one output of the circuit. A mirror circuit, and the second hysteresis circuit includes a third current source, The current is supplied from the third current source, and the current from the other output of the differential circuit is absorbed, whereby the first signal is smaller than the first reference signal by the second voltage. And a third current mirror circuit that switches the operation of the differential circuit at the boundary.
そして、さらに、前記第1のヒステリシス制御回路は、前記第2の電流源から電流が供給される第1のトランジスタと、前記第1の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第1のトランジスタをオフすることによって前記第1の電流ミラー回路を動作させ、前記第2の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第1のトランジスタをオンすることによって前記第1の電流ミラー回路の動作を停止させる第1の制御回路と、を有し、前記第2のヒステリシス制御回路は、前記第3の電流源から電流が供給される第2のトランジスタと、前記第1の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第2のトランジスタをオフすることによって前記第2の電流ミラー回路を動作させ、前記第2の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第2のトランジスタをオンすることによって前記第2の電流ミラー回路の動作を停止させる第2の制御回路と、を有することとすることができる。 Further, the first hysteresis control circuit includes a first transistor supplied with a current from the second current source and a comparison result signal of the first comparison circuit based on the one logical value. When inverted to the other logic value, the first current mirror circuit is operated by turning off the first transistor, and the comparison result signal of the second comparison circuit is changed from the one logic value to the other logic value. A first control circuit that stops the operation of the first current mirror circuit by turning on the first transistor when inverted to a logical value, and the second hysteresis control circuit includes: When the comparison result signal of the second transistor to which current is supplied from the current source 3 and the first comparison circuit is inverted from the other logic value to the one logic value, the second transistor When the second current mirror circuit is operated by turning off the data, and the comparison result signal of the second comparison circuit is inverted from the other logic value to the one logic value, the second transistor is turned on. Thus, a second control circuit for stopping the operation of the second current mirror circuit can be provided.
また、前記第1の信号が、3相ブラシレスモータの第1の相のホール素子から出力される一方の正弦波信号であり、前記第1の基準信号が前記第1の相のホール素子から出力される前記第1の信号とは逆相の正弦波信号であり、前記第2の信号が、前記第1の相とは別の第2の相のホール素子から出力される一方の正弦波信号であり、前記第2の基準信号が前記第2の相のホール素子から出力される前記第2の信号とは逆相の正弦波信号であることとすることができる。 The first signal is one sine wave signal output from the first phase Hall element of the three-phase brushless motor, and the first reference signal is output from the first phase Hall element. The first signal is a sine wave signal having a reverse phase, and the second signal is one sine wave signal output from a hall element having a second phase different from the first phase. And the second reference signal may be a sine wave signal having a phase opposite to that of the second signal output from the second phase Hall element.
また、前記第1の信号が、センサレス3相ブラシレスモータの第1の相のコイル電圧であり、前記第2の信号が、前記第1の相とは別の第2の相のコイル電圧であり、前記第1の基準信号および前記第2の基準信号が、3相のコイルの中性点電圧であることとすることができる。 Further, the first signal is a coil voltage of a first phase of a sensorless three-phase brushless motor, and the second signal is a coil voltage of a second phase different from the first phase. The first reference signal and the second reference signal may be neutral point voltages of a three-phase coil.
正弦波信号等の所定周期で変化する信号のゼロクロスを、チャタリングを防止した上で正確に検出することができる。 It is possible to accurately detect the zero crossing of a signal that changes at a predetermined cycle, such as a sine wave signal, while preventing chattering.
==ゼロクロス検出回路の構成==
図1は、本発明の一実施形態であるゼロクロス検出回路1の構成を示す回路図である。ゼロクロス検出回路1には、信号U1,U2,V1,V2,W1,W2が入力され、信号U1,U2の比較結果信号Uo、信号V1,V2の比較結果信号Vo、信号W1,W2の比較結果信号Woが出力される。
== Configuration of Zero Cross Detection Circuit ==
FIG. 1 is a circuit diagram showing a configuration of a zero
図2は、ゼロクロス検出回路1に入力される信号、および、出力される比較結果信号の波形を示す図である。図2に示すように、信号U1,V1,W1は、例えば正弦波信号等の所定周期で変化する信号である。そして、信号U1,V1,W1は互いに逆相でなく、例えば互いに120度の位相差を有している。そして、信号U2,V2,W2は、信号U1,V1,W1の中間値と交差する信号であり、例えば、信号U1,V1,W1と逆相の正弦波信号とすることができる。なお、簡略的に、信号U2,V2,W2は、信号U1,V1,W1の中間値を通る直線として表示している。
FIG. 2 is a diagram illustrating waveforms of a signal input to the zero-
そして、図2に示すように、ゼロクロス検出回路1から出力される比較結果信号Uo,Vo,Woは、信号U1,V1,W1が信号U2,V2,W2より大きい時は、一方の論理値である例えばハイレベルを出力し、信号U1,V1,W1が信号U2,V2,W2より小さい時は、他方の論理値である例えばローレベルを出力する。つまり、信号U1,V1,W1が信号U2,V2,W2と交差した点、つまり、ゼロクロスの点で、比較結果信号Uo,Vo,Woが反転する。
As shown in FIG. 2, the comparison result signals Uo, Vo, Wo output from the zero-
図1に示したゼロクロス検出回路1の回路構成について説明する。ゼロクロス検出回路1は、電流源11〜14(uvw)、PNP型トランジスタ15,16(uvw)、NPN型トランジスタ17〜23(uvw)、N型MOSFET24,25(uvw)、インバータ26(uvw)、NAND回路27,28(uvw)を備えている。
A circuit configuration of the zero-
このゼロクロス検出回路1の構成のうち、信号U1(第1の信号),U2(第1の基準信号)の比較結果信号Uoを出力するための構成について説明する。PNP型トランジスタ15u,16uのエミッタには、電流源12u(第1の電流源)が接続されている。そして、PNP型トランジスタ15uのベースには、信号U1が印加され、PNP型トランジスタ16uのベースには、信号U2が印加されている。つまり、PNP型トランジスタ15u,16uは信号U1,U2の大小に応じて動作する差動回路を構成している。
Of the configuration of the zero
NPN型トランジスタ19u,20uは電流ミラー回路(第1の電流ミラー回路)を構成しており、ダイオード接続されたNPN型トランジスタ19uのコレクタがPNP型トランジスタ16uのコレクタと接続され、もう一方のNPN型トランジスタ20uのコレクタがPNP型トランジスタ15uのコレクタと接続されている。そして、NPN型トランジスタ19u,20uのエミッタは接地されている。つまり、第1の電流ミラー回路は、PNP型トランジスタ16uがオンの場合は動作し、PNP型トランジスタ16uがオフの場合は動作しないこととなる。
The
NPN型トランジスタ23uは、ベースがPNP型トランジスタ15uとNPN型トランジスタ20uとの接続点に接続され、コレクタが電流源14uに接続され、エミッタが接地されている。電流源14uおよびNPN型トランジスタ23uは出力回路を構成しており、NPN型トランジスタ23uのコレクタ電圧が比較結果信号Uoとなっている。したがって、PNP型トランジスタ16uがオンの場合、つまり、第1の電流ミラー回路が動作している場合、NPN型トランジスタ23uはオフとなり、比較結果出力信号Uoはハイレベルとなる。一方、PNP型トランジスタ15uがオンの場合、つまり、第1の電流ミラー回路が動作していない場合は、NPN型トランジスタ23uはオンとなり、比較結果出力信号Uoはローレベルとなる。
The
つまり、電流源12u、PNP型トランジスタ15u,16uによる差動回路、NPN型トランジスタ19u,20uによる電流ミラー回路、電流源14u及びNPN型トランジスタ23uによる出力回路によって、信号U1と信号U2との比較結果信号Uoを出力する第1の比較回路が構成されている。なお、同様に、電流源12v、PNP型トランジスタ15v,16vによる差動回路、NPN型トランジスタ19v,20vによる電流ミラー回路、電流源14v及びNPN型トランジスタ23vによる出力回路によって、信号V1と信号V2との比較結果信号Voを出力する第2の比較回路が構成されている。
That is, a comparison result between the signal U1 and the signal U2 by the differential circuit using the
NPN型トランジスタ17u,18uは電流ミラー回路(第2の電流ミラー回路)を構成しており、ダイオード接続されたNPN型トランジスタ17uのコレクタが電流源11u(第2の電流源)に接続され、もう一方のNPN型トランジスタ18uのコレクタがPNP型トランジスタ16uとNPN型トランジスタ19uとの接続点に接続されている。そして、NPN型トランジスタ17u,18uのエミッタは接地されている。
The
また、NPN型トランジスタ21u,22uは電流ミラー回路(第3の電流ミラー回路)を構成しており、ダイオード接続されたNPN型トランジスタ22uのコレクタが電流源13u(第3の電流源)に接続され、もう一方のNPN型トランジスタ21uのコレクタがPNP型トランジスタ15uとNPN型トランジスタ20uとの接続点に接続されている。そして、NPN型トランジスタ21u,22uのエミッタは接地されている。
The
なお、電流源11u、NPN型トランジスタ17u,18uによる電流ミラー回路によって第1のヒステリシス回路が構成され、電流源13u、NPN型トランジスタ21u,22uによる電流ミラー回路によって第2のヒステリシス回路が構成されている。
The first hysteresis circuit is configured by a current mirror circuit including the
N型MOSFET24u(第1のトランジスタ)は、ドレインが電流源11uとNPN型トランジスタ17uとの接続点に接続され、ソースが接地されている。そして、NAND回路27uには、比較結果信号Uoをインバータ26uによって反転した信号と、比較結果信号Voとが入力され、NAND回路27uの出力がN型MOSFET24uのゲートに接続されている。したがって、NAND回路27uの出力がハイレベルの場合、N型MOSFET24uがオンとなり、NPN型トランジスタ17u,18uによる電流ミラー回路がオフとなる。一方、NAND回路27uの出力がローレベルの場合、N型MOSFET24uがオフとなり、NPN型トランジスタ17u,18uによる電流ミラー回路がオンとなる。なお、インバータ26u、NAND回路27uによって第1の制御回路が構成されている。そして、当該第1の制御回路と、N型MOSFET24u(第1のトランジスタ)によって、第1のヒステリシス制御回路が構成されている。
The N-
また、N型MOSFET25u(第2のトランジスタ)は、ドレインが電流源13uとNPN型トランジスタ22uとの接続点に接続され、ソースが接地されている。そして、NAND回路28uには、比較結果信号Uoと、比較結果信号Voをインバータ26vによって反転した信号と、が入力され、NAND回路28uの出力がN型MOSFET25uのゲートに接続されている。したがって、NAND回路28uの出力がハイレベルの場合、N型MOSFET25uがオンとなり、NPN型トランジスタ21u,22uによる電流ミラー回路がオフとなる。一方、NAND回路28uの出力がローレベルの場合、N型MOSFET25uがオフとなり、NPN型トランジスタ21u,22uによる電流ミラー回路がオンとなる。なお、インバータ26v、NAND回路28uによって第2の制御回路が構成されている。そして、当該第2の制御回路と、N型MOSFET25u(第2のトランジスタ)によって、第2のヒステリシス制御回路が構成されている。
The N-
ここで、第1の比較回路の動作について説明する。図3は、第1及び第2のヒステリシス回路が動作していない場合、つまり、NPN型トランジスタ17u,18uによる第2の電流ミラー回路およびNPN型トランジスタ21u,22uによる第3の電流ミラー回路が動作していない場合の第1の比較回路の動作を示す図である。第1の電流源12uの電流をIとすると、信号U1と信号U2とが等しい場合にPNP型トランジスタ15u,16uがともにオンとなる。この場合、PNP型トランジスタ15u,16uを流れる電流はともにI/2となり、第1の電流ミラー回路を構成するNPN型トランジスタ19u,20uを流れる電流はI/2となる。
Here, the operation of the first comparison circuit will be described. FIG. 3 shows the case where the first and second hysteresis circuits are not operating, that is, the second current mirror circuit using the
図4は、第1及び第2のヒステリシス回路が動作していない場合の比較結果信号Uoの出力波形を示す図である。図に示すように、U1>U2となると、PNP型トランジスタ15uがオフ、PNP型トランジスタ16uがオンとなり、比較結果信号Uoがハイレベルとなり、U1<U2となると、PNP型トランジスタ15uがオン、PNP型トランジスタ16uがオフとなり、比較結果信号Uoがローレベルとなる。つまり、第1の比較回路においては、第1及び第2のヒステリシス回路が動作していない場合は、信号U1と信号U2とが等しい点を境に比較結果信号Uoが反転することとなる。
FIG. 4 is a diagram illustrating an output waveform of the comparison result signal Uo when the first and second hysteresis circuits are not operating. As shown in the figure, when U1> U2, the
図5は、第1のヒステリシス回路が動作している場合、つまり、NPN型トランジスタ17u,18uによる第2の電流ミラー回路30uが動作している場合の第1の比較回路の動作を示す図である。第1の電流源12uの電流をI、第2の電流ミラー回路30uの電流をiとすると、第2の電流ミラー回路30uが電流iを吸い取るため、PNP型トランジスタ15uよりもPNP型トランジスタ16uの方に多く電流が流れる点でPNP型トランジスタ15u,16uがともにオンとなる。具体的には、PNP型トランジスタ16uを流れる電流がI/2+i/2、PNP型トランジスタ15uを流れる電流がI/2−i/2となると、第1の電流ミラー回路を構成するNPN型トランジスタ19u,20uを流れる電流がともにI/2−i/2となり、釣り合うこととなる。この場合の信号U1と信号U2との差(U1−U2)をα(第1の値)とする。
FIG. 5 is a diagram showing the operation of the first comparison circuit when the first hysteresis circuit is operating, that is, when the second
図6は、第1のヒステリシス回路が動作している場合の比較結果信号Uoの出力波形を示す図である。図に示すように、U1>U2’(=U2+α)となると、PNP型トランジスタ15uがオフ、PNP型トランジスタ16uがオンとなり、比較結果信号Uoがハイレベルとなる。また、U1<U2’となると、PNP型トランジスタ15uがオン、PNP型トランジスタ16uがオフとなり、比較結果信号Uoがローレベルとなる。つまり、第1の比較回路においては、第1のヒステリシス回路が動作している場合は、信号U1が信号U2よりもαだけ大きい点を境に比較結果信号Uoが反転することとなる。換言すると、第1のヒステリシス回路が動作している場合は、第1の比較回路において信号U1に対する上側のヒステリシスが付与されていることとなる。
FIG. 6 is a diagram illustrating an output waveform of the comparison result signal Uo when the first hysteresis circuit is operating. As shown in the figure, when U1> U2 ′ (= U2 + α), the
図7は、第2のヒステリシス回路が動作している場合、つまり、NPN型トランジスタ21u,22uによる第3の電流ミラー回路31uが動作している場合の第1の比較回路の動作を示す図である。第1の電流源12uの電流をI、第3の電流ミラー回路31uの電流をiとすると、第3の電流ミラー回路31uが電流iを吸い取るため、PNP型トランジスタ16uよりもPNP型トランジスタ15uの方に多く電流が流れる点でPNP型トランジスタ15u,16uがともにオンとなる。具体的には、PNP型トランジスタ15uを流れる電流がI/2+i/2、PNP型トランジスタ16uを流れる電流がI/2−i/2となると、第1の電流ミラー回路を構成するNPN型トランジスタ19u,20uを流れる電流がともにI/2−i/2となり、釣り合うこととなる。この場合の信号U1と信号U2との差(U2−U1)をβ(第2の値)とする。
FIG. 7 is a diagram illustrating the operation of the first comparison circuit when the second hysteresis circuit is operating, that is, when the third
図8は、第2のヒステリシス回路が動作している場合の比較結果信号Uoの出力波形を示す図である。図に示すように、U1>U2’(=U2−β)となると、PNP型トランジスタ15uがオフ、PNP型トランジスタ16uがオンとなり、比較結果信号Uoがハイレベルとなる。また、U1<U2’となると、PNP型トランジスタ15uがオン、PNP型トランジスタ16uがオフとなり、比較結果信号Uoがローレベルとなる。つまり、第1の比較回路においては、第2のヒステリシス回路が動作している場合は、信号U1が信号U2よりもβだけ小さい点を境に比較結果信号Uoが反転することとなる。換言すると、第2のヒステリシス回路が動作している場合は、第1の比較回路において信号U1に対する下側のヒステリシスが付与されていることとなる。
FIG. 8 is a diagram illustrating an output waveform of the comparison result signal Uo when the second hysteresis circuit is operating. As shown in the figure, when U1> U2 ′ (= U2−β), the
なお、ゼロクロス検出回路1のうち、信号U1,U2の比較結果信号Uoを出力するための構成について説明したが、信号V1,V2の比較結果信号Voを出力するための構成、および、信号W1,W2の比較結果信号Woを出力するための構成についても同様である。
In addition, although the structure for outputting the comparison result signal Uo of the signals U1 and U2 in the zero
つまり、信号V1(第1の信号),V2(第1の基準信号)の比較結果信号Voを出力するために、電流源12v,14v、PNP型トランジスタ15v,16v、NPN型トランジスタ19v,20v,23vによって第1の比較回路が構成され、電流源12w,14w、PNP型トランジスタ15w,16w、NPN型トランジスタ19w,20w,23wによって第2の比較回路が構成されている。そして、電流源11v、NPN型トランジスタ17v,18vによって第1のヒステリシス回路が構成され、電流源13v、NPN型トランジスタ21v,22vによって第2のヒステリシス回路が構成され、N型MOSFET24v、インバータ26v、NAND回路27vによって第1のヒステリシス制御回路が構成され、N型MOSFET25v、インバータ26w、NAND回路28vによって第2のヒステリシス制御回路が構成されている。
That is, in order to output the comparison result signal Vo of the signals V1 (first signal) and V2 (first reference signal), the
また、信号W1(第1の信号),W2(第1の基準信号)の比較結果信号Woを出力するために、電流源12w,14w、PNP型トランジスタ15w,16w、NPN型トランジスタ19w,20w,23wによって第1の比較回路が構成され、電流源12u,14u、PNP型トランジスタ15u,16u、NPN型トランジスタ19u,20u,23uによって第2の比較回路が構成されている。そして、電流源11w、NPN型トランジスタ17w,18wによって第1のヒステリシス回路が構成され、電流源13w、NPN型トランジスタ21w,22wによって第2のヒステリシス回路が構成され、N型MOSFET24w、インバータ26w、NAND回路27wによって第1のヒステリシス制御回路が構成され、N型MOSFET25w、インバータ26u、NAND回路28wによって第2のヒステリシス制御回路が構成されている。
Further, in order to output the comparison result signal Wo of the signals W1 (first signal) and W2 (first reference signal),
==ゼロクロス検出回路の動作==
次に、ゼロクロス検出回路1において、信号U1のゼロクロスを検出する動作について説明する。図9は、ゼロクロス検出回路1に入力される信号U1,U2,V1,V2、及び比較結果信号Uo,Voの波形を示す図である。また、信号U2’は、信号U2にヒステリシスを加味した信号であり、第1の比較回路は、信号U1と信号U2’との大小によって比較結果信号Uoを出力する。なお、第2の比較回路からの比較結果信号Voは、チャタリングの影響を受けずに信号V1のゼロクロスで反転することとする。
== Operation of Zero Cross Detection Circuit ==
Next, the operation of detecting the zero cross of the signal U1 in the zero
まず、時刻T1においては、U1>U2’、V1>V2であるため、比較結果信号Uo,Voともにハイレベルとなっている。したがって、NAND回路27u,28uの出力はともにハイレベルとなり、N型MOSFET24u,25uがともにオンとなる。そのため、NPN型トランジスタ17u,18uによる第2の電流ミラー回路、および、NPN型トランジスタ21u,22uによる第3の電流ミラー回路がともにオフとなり、第1の比較回路にはヒステリシスが付与されていない。
First, at time T1, since U1> U2 'and V1> V2, the comparison result signals Uo and Vo are both at a high level. Accordingly, the outputs of the
そして、時刻T2になると、信号U1と信号U2’とが交差するため、比較結果信号Uoがハイレベルからローレベルに反転する。このとき、第1の比較回路にはヒステリシスが付与されておらず、U2’=U2である。したがって、信号U1と信号U2とが交差する点、すなわち信号U1のゼロクロスの点で、比較結果信号Uoが反転する。 At time T2, since the signal U1 and the signal U2 'intersect, the comparison result signal Uo is inverted from the high level to the low level. At this time, no hysteresis is given to the first comparison circuit, and U2 '= U2. Therefore, the comparison result signal Uo is inverted at the point where the signal U1 and the signal U2 intersect, that is, at the point of zero crossing of the signal U1.
さらに、比較結果信号Uoがローレベルに変わると、NAND回路27uの出力がローレベル、NAND回路28uの出力がハイレベルとなり、第2の電流ミラー回路がオン、第3の電流ミラー回路がオフとなり、第1の比較回路に上側のヒステリシスが付与される。つまり、U2’=U2+α(第1の値)となり、信号U1と信号U2’との差が大きくなるため、時刻T2のゼロクロス後において、信号U1に含まれるノイズによるチャタリングを防止することができる。
Further, when the comparison result signal Uo changes to low level, the output of the
続いて、上側のヒステリシスが付与された状態で時刻T3になると、信号V1と信号V2とが交差するため、比較結果信号Voがハイレベルからローレベルに反転する。したがって、NAND回路27u,28uの出力はともにハイレベルとなり、N型MOSFET24u,25uがともにオンとなり、第2及び第3の電流ミラー回路がともにオフとなる。つまり、動作していた第2の電流ミラー回路がオフとなることにより、第1の比較回路に付与されていた上側のヒステリシスが解除される。
Subsequently, at time T3 with the upper hysteresis applied, the signal V1 and the signal V2 cross each other, so that the comparison result signal Vo is inverted from the high level to the low level. Accordingly, the outputs of the
そして、時刻T4になると、信号U1と信号U2’とが交差するため、比較結果信号Uoがローレベルからハイレベルに反転する。このとき、第1の比較回路にはヒステリシスが付与されておらず、U2’=U2である。したがって、信号U1と信号U2とが交差する点、すなわち信号U1のゼロクロスの点で、比較結果信号Uoが反転する。 At time T4, since the signal U1 and the signal U2 'intersect, the comparison result signal Uo is inverted from the low level to the high level. At this time, no hysteresis is given to the first comparison circuit, and U2 '= U2. Therefore, the comparison result signal Uo is inverted at the point where the signal U1 and the signal U2 intersect, that is, at the point of zero crossing of the signal U1.
さらに、比較結果信号Uoがハイレベルに変わると、NAND回路27uの出力がハイレベル、NAND回路28uの出力がローレベルとなり、第2の電流ミラー回路がオフ、第3の電流ミラー回路がオンとなり、第1の比較回路に下側のヒステリシスが付与される。つまり、U2’=U2−β(第2の値)となり、信号U1と信号U2’との差が大きくなるため、時刻T4のゼロクロス後において、信号U1に含まれるノイズによるチャタリングを防止することができる。
Further, when the comparison result signal Uo changes to high level, the output of the
続いて、下側のヒステリシスが付与された状態で時刻T5になると、信号V1と信号V2とが交差するため、比較結果信号Voがローレベルからハイレベルに反転する。したがって、NAND回路27u,28uの出力はともにハイレベルとなり、N型MOSFET24u,25uがともにオンとなり、第2及び第3の電流ミラー回路がともにオフとなる。つまり、動作していた第3の電流ミラー回路がオフとなることにより、第1の比較回路に付与されていた下側のヒステリシスが解除される。
Subsequently, at time T5 with the lower hysteresis applied, the signal V1 and the signal V2 cross each other, so that the comparison result signal Vo is inverted from the low level to the high level. Accordingly, the outputs of the
このように、信号U1のゼロクロスにより第1の比較回路にヒステリシスを付与し、信号U1と位相差のある信号V1のゼロクロスにより第1の比較回路のヒステリシスを解除することにより、信号U1のゼロクロスを、チャタリングを防止した上で正確に検出することができる。 In this way, hysteresis is given to the first comparison circuit by the zero crossing of the signal U1, and the hysteresis of the first comparison circuit is canceled by the zero crossing of the signal V1 having a phase difference from the signal U1, thereby reducing the zero crossing of the signal U1. It is possible to detect accurately while preventing chattering.
なお、ゼロクロス検出回路1における信号U1のゼロクロスを検出する動作について説明したが、信号V1,W1のゼロクロスを検出する動作についても同様である。つまり、信号V1のゼロクロスの検出においては、信号V1のゼロクロスによりヒステリシスを付与し、信号W1のゼロクロスによりヒステリシスを解除することとなる。また、信号W1のゼロクロスの検出においては、信号W1のゼロクロスによりヒステリシスを付与し、信号U1のゼロクロスによりヒステリシスを解除することとなる。
Although the operation of detecting the zero cross of the signal U1 in the zero
また、本実施形態においては、信号U1のゼロクロスを検出する際におけるヒステリシスを解除するための信号として、信号U1と位相差が120度の信号V1を用いることとしたが、位相差は逆相でなければ120度に限られない。図10は、信号U1のゼロクロスを検出する際におけるヒステリシスを解除するための信号として、信号U1と位相差240度を有する信号W1を用いる場合の波形を示す図である。図に示すように、時刻T6,T8にU1がゼロクロスすることによりヒステリシスを付与し、時刻T7,T9にW1がゼロクロスすることによりヒステリシスを解除することにより、信号U1のゼロクロスを、チャタリングを防止した上で正確に検出することができる。その他の位相差の場合においても、同様にヒステリシスの付与および解除を制御することができる。 In this embodiment, the signal V1 having a phase difference of 120 degrees with respect to the signal U1 is used as a signal for canceling the hysteresis when the zero crossing of the signal U1 is detected. If not, it is not limited to 120 degrees. FIG. 10 is a diagram illustrating a waveform when a signal W1 having a phase difference of 240 degrees from the signal U1 is used as a signal for canceling the hysteresis when detecting the zero crossing of the signal U1. As shown in the figure, the hysteresis is given by the U1 zero crossing at the times T6 and T8, and the hysteresis is released by the W1 zero crossing at the times T7 and T9, thereby preventing the chattering of the zero crossing of the signal U1. It can be accurately detected above. In the case of other phase differences, the application and release of hysteresis can be controlled similarly.
==モータ駆動回路への適用例1==
次に、本実施形態のゼロクロス検出回路1をモータ駆動回路に適用する例について説明する。図11は、ゼロクロス検出回路1を適用した、ホール素子を有する3相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。
== Application Example 1 to Motor Drive Circuit ==
Next, an example in which the zero
U相コイル51、V相コイル52、W相コイル53は、スター結線されるとともに電気角120度の位相差を有してステータに巻回されたものである。
The
NPN型トランジスタ54は、電源VccからU相コイル51へコイル電流を供給するためのソーストランジスタであり、NPN型トランジスタ55は、U相コイル51から接地Vssへコイル電流を供給するためのシンクトランジスタである。これらのNPN型トランジスタ54,55のコレクタエミッタ路は電源Vccと接地Vssの間に直列接続され、これらのNPN型トランジスタ54,55のコレクタエミッタ接続部はU相コイル51の一端と接続されている。
また、NPN型トランジスタ56は、電源VccからV相コイル52へコイル電流を供給するためのソーストランジスタであり、NPN型トランジスタ57は、V相コイル52から接地Vssへコイル電流を供給するためのシンクトランジスタである。これらのNPN型トランジスタ56、57のコレクタエミッタ路は電源Vccと接地Vssの間に直列接続され、これらのNPN型トランジスタ56,57のコレクタエミッタ接続部はV相コイル52の一端と接続されている。
さらに、NPN型トランジスタ58は、電源VccからW相コイル53へコイル電流を供給するためのソーストランジスタであり、NPN型トランジスタ59は、W相コイル53から接地Vssへコイル電流を供給するためのシンクトランジスタである。これらのNPN型トランジスタ58,59のコレクタエミッタ路は電源Vccと接地Vssの間に直列接続され、これらのNPN型トランジスタ58,59のコレクタエミッタ接続部はW相コイル53の一端と接続されている。
Further,
そして、NPN型トランジスタ54〜59が適宜のタイミングでオンオフすると、U相コイル51、V相コイル52、W相コイル53にコイル電流が供給されて、予め定められた方向へモータが回転(例えば正転)することとなる。これにより、U相コイル51、V相コイル52、W相コイル53の一端には電気角120度の位相差を有するコイル電圧が現れることとなる。なお、ソーストランジスタおよびシンクトランジスタとして、バイポーラトランジスタのみならず、MOSFETを使用することも可能である。
When the
ホール素子61〜63は、電気角120度の位相差を生じるロータの外周位置に設けられており、ロータが回転したときの磁極の変化に応じて、電気角120度の位相差を有する正弦波形のホール信号を出力するものである。図12は、ホール素子61〜63から出力されるホール信号の波形を示す図である。図に示すように、ホール素子61〜63から出力される一方の信号HU1,HV1,HW1は互いに120度の位相差を有しており、また、他方の信号HU2,HV2,HW2とは逆相の関係にある。
The
そして、ホール素子61〜63から出力される信号HU1,HU2,HV1,HV2,HW1,HW2が、ゼロクロス検出回路1に信号U1,U2,V1,V2,W1,W2として入力される。図13は、ゼロクロス検出回路1に入力される信号HU1,HU2,HV1,HV2、及び比較結果信号Uo,Voの波形を示す図である。なお、信号HU2,HV2は信号HU1,HV1と逆相の正弦波信号であるが、簡略的に、信号HU1,HV1の中間値を通る直線として表示している。また、信号HU2’は、信号HU2にヒステリシスを加味した信号である。
The signals HU1, HU2, HV1, HV2, HW1, and HW2 output from the
前述したように、ゼロクロス検出回路1の信号HU1,HU2を比較する回路においては、信号HU1がゼロクロスするタイミング(例えば、時刻T10)でヒステリシスを付与し、信号HV1がゼロクロスするタイミング(例えば、時刻T11)でヒステリシスを解除する。したがって、ホール素子61から出力される信号HU1のゼロクロスを、チャタリングを防止した上で正確に検出することができる。同様に、ホール素子62,63から出力される信号HV1,HW1のゼロクロスについても、チャタリングを防止した上で正確に検出することができる。
As described above, in the circuit that compares the signals HU1 and HU2 of the zero-
このように、ゼロクロス検出回路1は、信号HU1と信号HU2、信号HV1と信号HV2、信号HW1と信号HW2の大小を比較し、ロータの回転位置を示す比較結果信号Uo,Vo,Woを確実に出力することができる。
In this way, the zero
駆動ロジック回路65は、マイクロコンピュータ等からの指示に応じて、モータに正転トルクを与えるための正転ロジックまたはモータに逆転トルクを与えるための逆転ロジックの一方が設定される。詳しくは、駆動ロジック回路65は、正転ロジックが設定されているとき、ロータの回転位置を示すゼロクロス検出回路1からの比較結果信号Uo,Vo,Woに応じて、モータに正転トルクを与える適宜の順序でNPN型トランジスタ54〜59をオンオフするための駆動信号を出力する。また、駆動ロジック回路65は、逆転ロジックが設定されているとき、ロータの回転位置を示す比較結果信号Uo,Vo,Woに応じて、モータに逆転トルクを与える適宜の順序でNPN型トランジスタ54〜59をオンオフするための駆動信号を出力する。これにより、U相コイル51、V相コイル52、W相コイル53へコイル電流が供給されることとなる。
In the
==モータ駆動回路への適用例2==
図14は、ゼロクロス検出回路1を適用した、センサレス3相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。
== Application Example 2 to Motor Drive Circuit ==
FIG. 14 is a circuit block diagram of a drive circuit for driving a sensorless three-phase brushless motor to which the zero
駆動回路の構成は、図11に示したホール素子を用いた3相ブラシレスモータの駆動回路からホール素子61〜63を除いたものとなっている。なお、U相コイル51の一端に生じるコイル電圧Vu、V相コイル52の一端に生じるコイル電圧Vv、W相コイル53の一端に生じるコイル電圧Vwが、ゼロクロス検出回路1に信号U1,V1,W1として入力される。また、U相コイル51、V相コイル52、W相コイル53の中性点電圧Vcomが、ゼロクロス検出回路1に信号U2,V2,W2として入力される。
The configuration of the drive circuit is obtained by removing the
図15は、ゼロクロス検出回路1に入力される信号Vu,Vv,Vw,Vcom、及び比較結果信号Uo,Vo,Woの波形を示す図である。なお、信号Vcom’は、信号Vcomにヒステリシスを加味した信号である。
FIG. 15 is a diagram illustrating waveforms of signals Vu, Vv, Vw, Vcom and comparison result signals Uo, Vo, Wo input to the zero-
前述したように、ゼロクロス検出回路1の信号Vu,Vcomを比較する回路においては、信号Vuがゼロクロスするタイミング(例えば、時刻T12)でヒステリシスを付与し、信号Vvがゼロクロスするタイミング(例えば、時刻T13)でヒステリシスを解除する。したがって、U相コイル51のコイル電圧Vuのゼロクロスを、チャタリングを防止した上で正確に検出することができる。同様に、V相コイル52,W相コイル53のコイル電圧Vv,Vwのゼロクロスについても、チャタリングを防止した上で正確に検出することができる。
As described above, in the circuit that compares the signals Vu and Vcom of the zero
このように、ゼロクロス検出回路1は、コイル電圧Vu,Vv,Vwと中性点電圧Vcomの大小を比較し、ロータの回転位置を示す比較結果信号Uo,Vo,Woを確実に出力することができる。
As described above, the zero
以上、本実施形態のゼロクロス検出回路1、および、ゼロクロス検出回路1のモータ駆動回路への適用例について説明した。前述したように、ゼロクロス検出回路1は、第1の比較回路の比較結果信号が反転すると、ヒステリシス回路を動作させ、第2の比較回路の比較結果信号が反転すると、ヒステリシス回路の動作を停止させる。これにより、第1の信号のゼロクロスを、チャタリングを防止した上で正確に検出することができる。
In the above, the application example to the motor drive circuit of the zero
なお、ヒステリシス回路は、第1の比較回路に上側のヒステリシスを付与する第1のヒステリシス回路と、第1の比較回路に下側のヒステリシスを付与する第2のヒステリシス回路を有することとすることができる。そして、第1の比較回路の比較結果信号が反転するタイミングで、第1のヒステリシス回路または第2のヒステリシス回路を適宜動作させ、第2の比較回路の比較結果信号が反転するタイミングで、第1のヒステリシス回路または第2のヒステリシス回路の動作を停止する。これにより、第1の信号がゼロクロスした直後に第1の比較回路に上側又は下側のヒステリシスを付与し、第1の信号がゼロクロスする前にはそのヒステリシスを解除することが可能となる。 The hysteresis circuit may include a first hysteresis circuit that applies upper hysteresis to the first comparison circuit, and a second hysteresis circuit that applies lower hysteresis to the first comparison circuit. it can. Then, the first hysteresis circuit or the second hysteresis circuit is appropriately operated at the timing when the comparison result signal of the first comparison circuit is inverted, and at the timing when the comparison result signal of the second comparison circuit is inverted. The hysteresis circuit or the second hysteresis circuit is stopped. As a result, it is possible to apply upper or lower hysteresis to the first comparison circuit immediately after the first signal crosses zero, and to cancel the hysteresis before the first signal crosses zero.
さらに、第1及び第2のヒステリシス回路は、第1の比較回路を構成する差動回路から出力される電流を吸い取る第2及び第3の電流ミラー回路により構成することができる。つまり、電流ミラー回路を用いて差動回路から出力される電流を吸い取り、差動回路の動作が切り替わるタイミングを変化させることにより、上側又は下側のヒステリシスを付与することが可能となる。 Furthermore, the first and second hysteresis circuits can be constituted by second and third current mirror circuits that absorb current output from the differential circuit constituting the first comparison circuit. That is, it is possible to apply upper or lower hysteresis by absorbing the current output from the differential circuit using the current mirror circuit and changing the timing at which the operation of the differential circuit is switched.
なお、第1及び第2のヒステリシス回路の動作を制御する第1及び第2のヒステリシス制御回路は、第1及び第2の比較回路から出力される比較結果信号に応じてオンオフするトランジスタを用いて構成することができる。 The first and second hysteresis control circuits that control the operations of the first and second hysteresis circuits use transistors that are turned on and off according to the comparison result signals output from the first and second comparison circuits. Can be configured.
また、ゼロクロス検出回路1を、ホール素子を有する3相ブラシレスモータの駆動回路に用いることができる。これにより、ホール素子から出力される信号のゼロクロスを、チャタリングの影響を防止した上で正確に検出することができ、ロータの回転位置制御の精度を向上させることができる。
Moreover, the zero
同様に、ゼロクロス検出回路1を、センサレス3相ブラシレスモータの駆動回路に用いることができる。これにより、3相のコイルから出力されるコイル電圧のゼロクロスを、チャタリングの影響を防止した上で正確に検出することができ、ロータの回転位置制御の精度を向上させることができる。
Similarly, the zero
以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。 As mentioned above, although embodiment of this invention was described, the said embodiment is for making an understanding of this invention easy, and is not for limiting and interpreting this invention. The present invention can be changed and improved without departing from the gist thereof, and the present invention includes equivalents thereof.
例えば、本実施形態のゼロクロス検出回路1においては、第2の比較回路から出力される比較結果信号はゼロクロスのタイミングで反転し、チャタリングの影響を受けないこととしているが、これに限られない。例えば、第2の比較回路として、通常のコンパレータを用い、第2の比較回路からの比較結果信号にはチャタリングが含まれることとしてもよい。つまり、第1の比較信号の次のゼロクロスのタイミングまでに第2の比較回路からの比較結果信号が反転すれば、第1の比較信号の次のゼロクロスのタイミングではヒステリシスが解除されているため、正確にゼロクロスを検出することができる。同様に、第2の比較回路として、通常のヒステリシスコンパレータを用いることも可能である。
For example, in the zero
また、例えば、ホール素子を有する単相ブラシレスモータの駆動回路において、ホール素子から出力される信号のゼロクロスを検出するために本発明のゼロクロス検出回路を用いることも可能である。この場合、ホール素子から出力される一方の正弦波信号を第1の信号、他方の正弦波信号を第1の基準信号とし、第1の信号及び第1の基準信号からある位相差を有する第2の信号及び第2の基準信号を生成し、前述と同様の手順により第1の比較結果信号を生成する。これにより、単相ブラシレスモータの場合であっても、ホール素子から出力される正弦波信号のゼロクロスを、チャタリングを防止した上で正確に検出することが可能となる。 Further, for example, in a drive circuit of a single-phase brushless motor having a Hall element, the zero-cross detection circuit of the present invention can be used to detect a zero-cross of a signal output from the Hall element. In this case, one sine wave signal output from the Hall element is the first signal, the other sine wave signal is the first reference signal, and the first signal and the first reference signal have a certain phase difference. 2 signal and the second reference signal are generated, and the first comparison result signal is generated by the same procedure as described above. Thereby, even in the case of a single-phase brushless motor, it is possible to accurately detect the zero crossing of the sine wave signal output from the Hall element while preventing chattering.
また、モータの駆動回路に限らず、所定周期で変化する信号のゼロクロスを検出することが必要な回路に本発明のゼロクロス検出回路を用いることが可能である。 Further, the zero cross detection circuit of the present invention can be used not only for a motor drive circuit but also for a circuit that needs to detect a zero cross of a signal that changes in a predetermined cycle.
1 ゼロクロス検出回路
11〜14(uvw) 電流源
15,16(uvw) PNP型トランジスタ
17〜23(uvw) NPN型トランジスタ
24,25(uvw) N型MOSFET
26(uvw) インバータ
27,28(uvw) AND回路
30u 第2の電流ミラー回路
31u 第3の電流ミラー回路
51 U相コイル
52 V相コイル
53 W相コイル
54〜59 PNP型トランジスタ
65 駆動ロジック回路
DESCRIPTION OF
26 (uvw) inverter 27, 28 (uvw) AND
Claims (6)
前記第1の信号と、前記第1の基準信号との比較結果信号を出力する第1の比較回路と、
前記第1の信号と逆相ではない位相差を有する第2の信号と、前記第2の信号と交差する第2の基準信号との比較結果信号を出力する第2の比較回路と、
前記第1の比較回路にヒステリシスを付与するヒステリシス回路と、
前記第1の比較回路の比較結果信号が反転すると、前記ヒステリシス回路を動作させ、前記第2の比較回路の比較結果信号が反転すると、前記ヒステリシス回路の動作を停止させるヒステリシス制御回路と、
を備えることを特徴とするゼロクロス検出回路。 In a zero-cross detection circuit that detects that the first signal that changes at a predetermined period and the first reference signal intersect,
A first comparison circuit that outputs a comparison result signal between the first signal and the first reference signal;
A second comparison circuit that outputs a comparison result signal between a second signal having a phase difference that is not opposite in phase to the first signal and a second reference signal that intersects the second signal;
A hysteresis circuit for applying hysteresis to the first comparison circuit;
A hysteresis control circuit that operates the hysteresis circuit when the comparison result signal of the first comparison circuit is inverted, and stops the operation of the hysteresis circuit when the comparison result signal of the second comparison circuit is inverted;
A zero-cross detection circuit comprising:
前記第1の比較回路は、
前記ヒステリシス回路が動作していない場合は前記第1の信号と前記第1の基準信号とが等しい点を境に比較結果信号が反転する回路であり、
前記ヒステリシス回路は、
前記第1の信号が前記第1の基準信号よりも第1の電圧だけ大きい点を境に前記第1の比較回路の比較結果信号が反転するように動作する第1のヒステリシス回路と、
前記第1の信号が前記第1の基準信号よりも第2の電圧だけ小さい点を境に前記第1の比較回路の比較結果信号が反転するように動作する第2のヒステリシス回路と、
を有し、
前記ヒステリシス制御回路は、
前記第1の比較回路の比較結果信号が前記第1の信号の方が大きいことを示す一方の論理値から他方の論理値に反転すると、前記第1のヒステリシス回路を動作させ、前記第2の比較回路の比較結果信号が一方の論理値から他方の論理値に反転すると、前記第1のヒステリシス回路の動作を停止させる第1のヒステリシス制御回路と、
前記第1の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第2のヒステリシス回路を動作させ、前記第2の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第2のヒステリシス回路の動作を停止させる第2のヒステリシス制御回路と、
を有することを特徴とするゼロクロス検出回路。 The zero-cross detection circuit according to claim 1,
The first comparison circuit includes:
When the hysteresis circuit is not operating, the comparison result signal is inverted at a point where the first signal and the first reference signal are equal,
The hysteresis circuit is:
A first hysteresis circuit that operates so that a comparison result signal of the first comparison circuit is inverted at a point where the first signal is larger than the first reference signal by a first voltage;
A second hysteresis circuit that operates so that a comparison result signal of the first comparison circuit is inverted at a point where the first signal is smaller than the first reference signal by a second voltage;
Have
The hysteresis control circuit is:
When the comparison result signal of the first comparison circuit is inverted from one logic value indicating that the first signal is larger to the other logic value, the first hysteresis circuit is operated, and the second hysteresis circuit is operated. A first hysteresis control circuit for stopping the operation of the first hysteresis circuit when the comparison result signal of the comparison circuit is inverted from one logic value to the other logic value;
When the comparison result signal of the first comparison circuit is inverted from the other logic value to the one logic value, the second hysteresis circuit is operated, and the comparison result signal of the second comparison circuit is A second hysteresis control circuit that stops the operation of the second hysteresis circuit when inverted from the other logic value to the one logic value;
A zero-cross detection circuit comprising:
前記第1の比較回路は、
第1の電流源と、
前記第1の電流源から電流が供給され、前記第1の信号と前記第1の基準信号との大小に応じて動作する差動回路と、
前記差動回路の一方の出力からの電流が供給されて動作する第1の電流ミラー回路と、
前記第1の電流ミラー回路の動作に応じて、前記第1の信号と前記第1の基準信号との比較結果信号を出力する出力回路と、
を有し、
前記第1のヒステリシス回路は、
第2の電流源と、
前記第2の電流源から電流が供給され、前記差動回路の一方の出力からの電流を吸い取ることにより、前記第1の信号が前記第1の基準信号よりも前記第1の電圧だけ大きい点を境に前記差動回路の動作を切り替える第2の電流ミラー回路と、
を有し、
前記第2のヒステリシス回路は、
第3の電流源と、
前記第3の電流源から電流が供給され、前記差動回路の他方の出力からの電流を吸い取ることにより、前記第1の信号が前記第1の基準信号よりも前記第2の電圧だけ小さい点を境に前記差動回路の動作を切り替える第3の電流ミラー回路と、
を有することを特徴とするゼロクロス検出回路。 The zero-cross detection circuit according to claim 2,
The first comparison circuit includes:
A first current source;
A differential circuit that is supplied with a current from the first current source and operates according to the magnitude of the first signal and the first reference signal;
A first current mirror circuit that operates by being supplied with a current from one output of the differential circuit;
An output circuit for outputting a comparison result signal between the first signal and the first reference signal in accordance with the operation of the first current mirror circuit;
Have
The first hysteresis circuit includes:
A second current source;
Current is supplied from the second current source, and the current from one output of the differential circuit is absorbed, whereby the first signal is larger than the first reference signal by the first voltage. A second current mirror circuit that switches the operation of the differential circuit at the boundary,
Have
The second hysteresis circuit includes:
A third current source;
The current is supplied from the third current source, and the current from the other output of the differential circuit is absorbed, whereby the first signal is smaller than the first reference signal by the second voltage. A third current mirror circuit for switching the operation of the differential circuit at the boundary,
A zero-cross detection circuit comprising:
前記第1のヒステリシス制御回路は、
前記第2の電流源から電流が供給される第1のトランジスタと、
前記第1の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第1のトランジスタをオフすることによって前記第1の電流ミラー回路を動作させ、前記第2の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第1のトランジスタをオンすることによって前記第1の電流ミラー回路の動作を停止させる第1の制御回路と、
を有し、
前記第2のヒステリシス制御回路は、
前記第3の電流源から電流が供給される第2のトランジスタと、
前記第1の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第2のトランジスタをオフすることによって前記第2の電流ミラー回路を動作させ、前記第2の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第2のトランジスタをオンすることによって前記第2の電流ミラー回路の動作を停止させる第2の制御回路と、
を有することを特徴とするゼロクロス検出回路。 The zero-cross detection circuit according to claim 3,
The first hysteresis control circuit includes:
A first transistor to which current is supplied from the second current source;
When the comparison result signal of the first comparison circuit is inverted from the one logical value to the other logical value, the first current mirror circuit is operated by turning off the first transistor, and the first When the comparison result signal of the second comparison circuit is inverted from the one logical value to the other logical value, the first transistor that stops the operation of the first current mirror circuit by turning on the first transistor A control circuit;
Have
The second hysteresis control circuit includes:
A second transistor supplied with current from the third current source;
When the comparison result signal of the first comparison circuit is inverted from the other logic value to the one logic value, the second current mirror circuit is operated by turning off the second transistor, and the second A second control circuit that stops the operation of the second current mirror circuit by turning on the second transistor when the comparison result signal of the comparison circuit of the second circuit is inverted from the other logic value to the one logic value. When,
A zero-cross detection circuit comprising:
前記第1の信号が、3相ブラシレスモータの第1の相のホール素子から出力される一方の正弦波信号であり、
前記第1の基準信号が前記第1の相のホール素子から出力される前記第1の信号とは逆相の正弦波信号であり、
前記第2の信号が、前記第1の相とは別の第2の相のホール素子から出力される一方の正弦波信号であり、
前記第2の基準信号が前記第2の相のホール素子から出力される前記第2の信号とは逆相の正弦波信号であること、
を特徴とするゼロクロス検出回路。 A zero-cross detection circuit according to any one of claims 1 to 4,
The first signal is one sine wave signal output from the hall element of the first phase of the three-phase brushless motor,
The first reference signal is a sine wave signal having a phase opposite to that of the first signal output from the first phase Hall element;
The second signal is one sine wave signal output from a Hall element of a second phase different from the first phase;
The second reference signal is a sine wave signal having a phase opposite to that of the second signal output from the second phase Hall element;
A zero-cross detection circuit.
前記第1の信号が、センサレス3相ブラシレスモータの第1の相のコイル電圧であり、
前記第2の信号が、前記第1の相とは別の第2の相のコイル電圧であり、
前記第1の基準信号および前記第2の基準信号が、3相のコイルの中性点電圧であること、
を特徴とするゼロクロス検出回路。
A zero-cross detection circuit according to any one of claims 1 to 4,
The first signal is a coil voltage of a first phase of a sensorless three-phase brushless motor;
The second signal is a coil voltage of a second phase different from the first phase;
The first reference signal and the second reference signal are neutral phase voltages of a three-phase coil;
A zero-cross detection circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005053261A JP2006234749A (en) | 2005-02-28 | 2005-02-28 | Zero cross detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005053261A JP2006234749A (en) | 2005-02-28 | 2005-02-28 | Zero cross detection circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006234749A true JP2006234749A (en) | 2006-09-07 |
Family
ID=37042544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005053261A Withdrawn JP2006234749A (en) | 2005-02-28 | 2005-02-28 | Zero cross detection circuit |
Country Status (1)
Country | Link |
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JP (1) | JP2006234749A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013099165A (en) * | 2011-11-02 | 2013-05-20 | Ricoh Co Ltd | Detection device and drive device |
CN110398622A (en) * | 2018-04-24 | 2019-11-01 | 艾普凌科有限公司 | Zero cross detection circuit and sensor device |
-
2005
- 2005-02-28 JP JP2005053261A patent/JP2006234749A/en not_active Withdrawn
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