JP2006227696A - 半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体 - Google Patents
半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体 Download PDFInfo
- Publication number
- JP2006227696A JP2006227696A JP2005037503A JP2005037503A JP2006227696A JP 2006227696 A JP2006227696 A JP 2006227696A JP 2005037503 A JP2005037503 A JP 2005037503A JP 2005037503 A JP2005037503 A JP 2005037503A JP 2006227696 A JP2006227696 A JP 2006227696A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- semiconductor integrated
- longitudinal direction
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】 自動配線及び配線を行う際の処理効率を向上させる。
【解決手段】 入力部が配線可能/禁止情報を入力し、記憶部がこの配線可能/禁止情報を記憶するステップと、演算部が素子の端子における所定箇所への配線の接続を設定するステップと、演算部が端子の所定箇所への配線の接続が可能か否か、配線可能/禁止情報を用いて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップとを備える。
【選択図】 図5
【解決手段】 入力部が配線可能/禁止情報を入力し、記憶部がこの配線可能/禁止情報を記憶するステップと、演算部が素子の端子における所定箇所への配線の接続を設定するステップと、演算部が端子の所定箇所への配線の接続が可能か否か、配線可能/禁止情報を用いて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップとを備える。
【選択図】 図5
Description
本発明は、半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体に関する。
半導体集積回路において、スタンダードセル等の素子を用いて自動配置配線(Place&Routing)を行う際、先ず複数の素子を配置し、各素子の端子間を配線で接続する必要がある。
従来は、配線処理を行う際に、端子や配線の外形に関する矩形情報のみを用いていた。このため、端子に配線を接続する際に、例えばノッチが生じることがあった。プロセスの微細化が進むにつれて、ノッチを含む回路パターンの存在がパターニング加工において問題となっていた。
しかし、このノッチを埋めるように配線形状を変えると、配線の幅がより太くなり、その結果配線間隔をより拡げなくてはならず回路面積の増大を招くという新たな問題が生じていた。
また、端子及び配線のそれぞれの長手方向、あるいは端子における配線の接続が可能な配線可能領域、配線の接続が禁止される配線禁止領域によっては、デザインルールで許容された配線間隔よりさらに間隔を空ける必要のある場合がある。しかし従来は、上述したように端子の単純な矩形情報に基づいて配線処理を行っていた。このため、端子と配線との相互の方向性や、端子における配線可能領域及び配線禁止領域を考慮して処理を行うことができず、処理効率が低い、あるいは不必要に回路面積の増大を招くという問題があった。
以下に、従来の配線方法を開示する文献名を記載する。
特開2002−313921号公報
本発明は上記事情に鑑み、配線処理の作業効率の向上及び回路面積の増大の防止が可能な半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体を提供することを目的とする。
本発明の一態様による、入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法は、
前記入力部が、前記半導体集積回路に含まれる複数の素子が有するそれぞれの端子について、配線の接続が可能な領域と配線の接続が禁止される領域とが設定された配線可能/禁止情報を入力し、前記記憶部がこの配線可能/禁止情報を記憶するステップと、
前記演算部が、前記素子の前記端子における所定箇所への配線の接続が可能か否か、前記記憶部に記憶された前記配線可能/禁止情報を用いて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
を備えることを特徴とする。
前記入力部が、前記半導体集積回路に含まれる複数の素子が有するそれぞれの端子について、配線の接続が可能な領域と配線の接続が禁止される領域とが設定された配線可能/禁止情報を入力し、前記記憶部がこの配線可能/禁止情報を記憶するステップと、
前記演算部が、前記素子の前記端子における所定箇所への配線の接続が可能か否か、前記記憶部に記憶された前記配線可能/禁止情報を用いて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
を備えることを特徴とする。
本発明の一態様による、半導体集積回路の配線を実行するためのソフトウェアが格納されたコンピュータにより読み取り可能な記録媒体は、
前記半導体集積回路に含まれる複数の素子がそれぞれ有する端子について、配線の接続が可能な領域と配線の接続が禁止される領域とを設定し、配線可能/禁止情報を設定するステップと、
前記素子の前記端子の所定箇所への配線の接続が可能か否か、前記配線可能/禁止情報に基づいて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
を備えた配線方法をコンピュータに実行させることを特徴とする。
前記半導体集積回路に含まれる複数の素子がそれぞれ有する端子について、配線の接続が可能な領域と配線の接続が禁止される領域とを設定し、配線可能/禁止情報を設定するステップと、
前記素子の前記端子の所定箇所への配線の接続が可能か否か、前記配線可能/禁止情報に基づいて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
を備えた配線方法をコンピュータに実行させることを特徴とする。
本発明の一態様による、入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法は、
前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
前記演算部が、前記配線に含まれる第1の配線の端部に最も近接する第2の配線を検出するステップと、
前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第1の配線の長手方向と、前記第2の配線の長手方向とが、直交するか否かを判断するステップと、
前記演算部が、前記第1の配線の長手方向と前記第2の配線の長手方向とが直交する場合、前記第1の配線の前記端部に、前記第2の配線の長手方向と並行する延長部を付加するステップと、
を備えることを特徴とする。
前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
前記演算部が、前記配線に含まれる第1の配線の端部に最も近接する第2の配線を検出するステップと、
前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第1の配線の長手方向と、前記第2の配線の長手方向とが、直交するか否かを判断するステップと、
前記演算部が、前記第1の配線の長手方向と前記第2の配線の長手方向とが直交する場合、前記第1の配線の前記端部に、前記第2の配線の長手方向と並行する延長部を付加するステップと、
を備えることを特徴とする。
本発明の一態様による、半導体集積回路の配線を実行するためのソフトウェアが格納されたコンピュータにより読み取り可能な記録媒体は、
前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を設定するステップと、
前記配線に含まれる第1の配線の端部に最も近接する第2の配線を検出するステップと、
前記情報を用いて、前記第1の配線の長手方向と、前記第2の配線の長手方向とが、直交するか否かを判断するステップと、
前記第1の配線の長手方向と前記第2の配線の長手方向とが直交する場合、前記第1の配線の前記端部に、前記第2の配線の長手方向と並行する延長部を付加するステップと、
を備えた配線方法をコンピュータに実行させることを特徴とする。
前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を設定するステップと、
前記配線に含まれる第1の配線の端部に最も近接する第2の配線を検出するステップと、
前記情報を用いて、前記第1の配線の長手方向と、前記第2の配線の長手方向とが、直交するか否かを判断するステップと、
前記第1の配線の長手方向と前記第2の配線の長手方向とが直交する場合、前記第1の配線の前記端部に、前記第2の配線の長手方向と並行する延長部を付加するステップと、
を備えた配線方法をコンピュータに実行させることを特徴とする。
本発明の一態様による、入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法は、
前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、信号が伝達される方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
前記演算部が、前記配線に含まれる第1の配線に平行に配置されかつ隣接する第2の配線を検出するステップと、
前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第1の配線における信号が伝達される方向と、前記第2の配線における信号が伝達される方向とが、同一か否かを判断するステップと、
前記演算部が、前記第1の配線における信号が伝達される方向と前記第2の配線における信号が伝達される方向とが同一である場合、前記第1の配線と前記第2の配線との間を、デザインルールで規定された最小間隔以上の所定間隔が空くように設定するステップと、
を備えることを特徴とする。
前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、信号が伝達される方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
前記演算部が、前記配線に含まれる第1の配線に平行に配置されかつ隣接する第2の配線を検出するステップと、
前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第1の配線における信号が伝達される方向と、前記第2の配線における信号が伝達される方向とが、同一か否かを判断するステップと、
前記演算部が、前記第1の配線における信号が伝達される方向と前記第2の配線における信号が伝達される方向とが同一である場合、前記第1の配線と前記第2の配線との間を、デザインルールで規定された最小間隔以上の所定間隔が空くように設定するステップと、
を備えることを特徴とする。
本発明の半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体によれば、配線効率を大幅に向上させることが可能である。
以下、本発明の実施の形態について図面を参照して説明する。
(1)第1の実施の形態
先ず、比較例による配線方法で用いられていた情報において規定されていた内容について述べる。
先ず、比較例による配線方法で用いられていた情報において規定されていた内容について述べる。
図1に示された半導体集積回路10において、長手方向がY方向である端子P101に長手方向が同じY方向である配線W101を接続する際に、デザインルールに従い距離X1を空けて、X方向の配線W102を端子P101に接続すると、ノッチ101aが生じることがある。このようなノッチ101aを発生させてはならないと規定されていた。
また、長手方向が異なる端子P102と配線W103とが近接して配置される場合、相互間の距離は通常のデザインルールで規定されている間隔より大きい間隔Y1を空けるように規定されていた。
これに対し、本実施の形態による配線方法で用いる情報において規定されている内容について、図2を用いて説明する。
例えば、Y方向に長手方向を有する端子P1において、上端部における側面の領域A1及びA3はX方向に配線を接続してよい配線可能領域(ハッチングが施された領域)に相当する。上端部における端面の領域A2は、Y方向に配線を接続してよい配線可能領域に相当する。
同様に、下端部における側面の領域A4及びA6はX方向に配線を接続してよい配線可能領域に相当する。下端部における端面の領域A5は、Y方向に配線を接続してよい配線可能領域に相当する。
ここで、領域A1及びA3、領域A4及びA6の長さをY2とする。長さY2は、この領域A1、A3、A4及びA6に接続される配線の幅と同一であり、これによりノッチの発生が防止される。
両端部を除く中央の領域A7及びA8は、この部分にX方向に配線を接続すると、上端あるいは下端にノッチが生じる。よって、この領域A7及びA8は、配線を接続してはならない配線禁止領域(ドットが施された領域)に相当する。ここで、領域A7及びA8の長さをY3とする。
さらに、上端から距離Y1の範囲、及び下端から距離Y1の範囲は、X方向に長手方向を有する配線が存在してはならない配線禁止領域に相当する。
この結果、Y方向に長手方向を有する端子P1においては、X方向に接続してよい配線可能領域が上端部及び下端部において合計4箇所存在し、Y方向に接続してよい配線可能領域が上端面及び下端面において合計2箇所存在する。同様に、X方向に長手方向を有する図示されていない端子においては、Y方向に接続してよい配線可能領域が上端部及び下端部において合計4箇所存在し、X方向に接続してよい配線可能領域が上端面及び下端面において合計2箇所存在することになる。
このような配線可能領域及び配線禁止領域に関する情報を、端子毎にXY座標を用いて作成しておく。
このような情報に基づいて端子に配線を接続する一例について、図3を用いて説明する。Y方向に長手方向を有する端子P1において、上端部の配線可能領域A3に、X方向に長手方向を有し配線幅Y2を有する配線W2が、ノッチを形成しないように接続されている。このような配線W2の接続は許可される。
しかし、端子P2における配線禁止領域A7への配線W3の接続は、許可されない。
また、X方向に長手方向を有する配線W1を、端子P2の上端から距離Y1以上に離れた距離Y2に配置することは、許可される。
しかし、X方向に長手方向を有する配線W4を、端子P2の下端から距離Y1より近接した距離Y12に位置する配線W4の配置は、許可されない。
次に、半導体集積回路の仕様の決定から製造に至る手順について、図4のフローチャートを用いて述べる。
ステップS1として、チップ(半導体集積回路)の仕様を決定する。
ステップS2として、RTL言語を用いて設計を行う。
ステップS3として、作成された設計書に基づいて、論理合成を行う。
ステップS4として、作成された論理合成に基づいて、ゲートレベルで、スタンダードセル等の各素子間の接続を規定したネット情報を作成する。
ステップS5として、チップ上への各素子の配置を行う。
ステップS6において、配置された各素子の端子間を、配線により接続し、レイアウト情報を作成する。
ステップS7として、作成したレイアウト情報の出力を行う。
ステップS8として、レイアウト情報を用いて、チップの製造を行う。
本実施の形態による半導体集積回路の配線方法は、上記手順のうちステップS5における各素子の配置処理と、ステップS6における端子間配線処理とに適用され、その手順を図5のフローチャートに示す。
さらに、本実施の形態による配線方法を実行する際に用いる配線装置は、図6に示されるような構成、即ち入力部101、演算部102、記憶部103及び出力部104を有する。この配線装置は、コンピュータが読み取り可能な記録媒体に格納された、本実施の形態による配線用ソフトウェアをコンピュータに読み取らせて、配線処理を実行することにより実現する。
ステップS11として、入力部101に、ゲートレベルのネット情報11と、素子の外形形状に関する素子情報12とが入力され、演算部102を介して記憶部103に与えられて記憶される。
さらに、入力部101に、各素子の端子への配線接続が可能又は禁止を示す配線可能/禁止情報13が入力され、演算部102を介して記憶部103に与えられて記憶される。
ここで、配線可能/禁止情報13は、例えば図2を用いて説明したような、X方向又はY方向に長手方向を有する端子において、両端部における配線の接続が可能な配線可能領域、両端部を除く中央部における配線の接続が禁止される配線禁止領域、端子と長手方向が異なる配線と、端子の端面との間に空けるべき間隔に関するものである。
演算部102が、記憶部102に記憶されたこれらのネット情報11及び素子情報12を必要に応じて読み出して、各素子のチップ上への配置処理を実行する。
ステップS12において、演算部102が、各素子毎に端子の所定箇所への配線の接続、あるいは配線の配置を設定する。
ステップS13において、演算部102が、当該配線の接続又は配置が、配線可能/禁止情報13に基づいて可能か否かを判断する。
可能でない場合は、ステップS12へ戻り、当該配線の接続又は配置以外に、新たに配線の接続あるいは配置を設定する。
可能な場合は、ステップS14へ移行し、当該配線の接続又は配置を行う。
ステップS15において、全ての端子間配線を終了したか否かを判断し、終了していない場合はステップS12へ戻り、終了した場合は、図4におけるステップS7へ移行し、作成したレイアウト情報の出力を行う。
このように、ステップS12〜S14において、接続すべき当該端子において、接続可能な領域を探しつつ接続していき、また当該端子に近い領域において配線を通過させる際に、通過可能な領域を探しつつ配線を行っていくことで、端子間配線を実行する。
図7に、比較例による端子の外形形状に関する情報を記述した記述形式の一例を示す。
点線で囲まれた部分PC1において、当該端子M2の外形が矩形形状を有し、4隅の頂点情報(0.90、0.70、1.10、1.50)が規定されている。
このように、比較例では矩形形状を有する各端子の頂点情報のみが規定されていた。
これに対し本実施の形態では、図8において点線で囲まれた部分PC2に示されたような情報を用いる。
当該端子M2に対し、X方向に長手方向を有する配線の接続が許可される領域は、以下の4箇所である。
(1)X座標が「0.90」において、Y座標が「0.70から0.90」の範囲
(2)X座標が「0.90」において、Y座標が「1.30から1.50」の範囲
(3)X座標が「1.10」において、Y座標が「0.70から0.90」の範囲
(4)X座標が「1.10」において、Y座標が「1.30から1.50」の範囲
さらに当該端子M2に対し、Y方向に長手方向を有する配線の接続が許可される領域は、以下の2箇所である。
(2)X座標が「0.90」において、Y座標が「1.30から1.50」の範囲
(3)X座標が「1.10」において、Y座標が「0.70から0.90」の範囲
(4)X座標が「1.10」において、Y座標が「1.30から1.50」の範囲
さらに当該端子M2に対し、Y方向に長手方向を有する配線の接続が許可される領域は、以下の2箇所である。
(1)Y座標が「0.70」において、X座標が「0.90から1.10」の範囲
(2)Y座標が「1.50」において、Y座標が「0.90から1.10」の範囲
また当該端子M2に対し、上層に位置する配線層が接続してよい領域は、4隅の頂点情報(0.90、0.70、1.10、1.50)で与えられる1箇所である。
(2)Y座標が「1.50」において、Y座標が「0.90から1.10」の範囲
また当該端子M2に対し、上層に位置する配線層が接続してよい領域は、4隅の頂点情報(0.90、0.70、1.10、1.50)で与えられる1箇所である。
上述したように、本実施の形態によれば、各端子毎に、端子の外形形状に関する情報のみならず、配線可能領域及び配線禁止領域、また端子と長手方向が異なる配線と端子の端面との間隔を規定する情報を設定し、この情報を用いて端子間配線を実行する。これにより、より柔軟かつ適切な配線処理が可能となり、処理効率を向上させると共に、回路面積の増大を防止することができる。
(2)第2の実施の形態
本発明の第2の実施の形態について、以下に説明する。
本発明の第2の実施の形態について、以下に説明する。
複数の配線を配置する際、長手方向が異なる場合には、いわゆる突き当てという現象が問題となる。この現象を回避するために、本実施の形態では図9のフローチャートに示された手順で配線を行う。この配線処理は、図9に示された全体の処理において、ステップS6として示された端子間配線に適用される。
本実施の形態における配線方法も、上記第1の実施の形態と同様に、配線処理を実行する際に図6に示された配線装置を用いることができる。この配線装置は、コンピュータが読み取り可能な記録媒体に格納された、本実施の形態による配線用ソフトウェアをコンピュータに読み取らせて、配線処理を実行することにより実現する。
ステップS21として、入力部101に対し、配線毎に、当該配線の長手方向の向き、即ちX方向又はY方向という情報が設定される。設定された情報は、記憶部103に記憶される。
ここで、配線の長手方向を規定することにより、配線を定義した具体的な例について図10を用いて説明する。2箇所折れ曲がり部を有する配線W21を定義する際に、外枠の座標を用いて定義しようとすると、頂点が8箇所存在するためデータ量が増加する。
これに対し、本実施の形態では、配線の長手方向を示すベクトルV1、V2及びV3で配線W21を定義する。即ち、始点T1から終点T2に向かうベクトルV1、始点T2から終点T3に向かうベクトルV2、始点T3から終点T4に向かうベクトルV3とにより、配線W21を定義する。
このように定義することで頂点の数が8個から4個に減少するため、データ量を低減させることができる。
ステップS22として、図11に示されたように、当該配線W11の終端部W11aにおいて、最も近接する他の配線W12を、演算部102が記憶部103に記憶されている情報に基づいて検出する。
ステップS23として、当該配線W11のベクトルが示す長手方向(X方向)と、他の配線W12のベクトルが示す長手方向(Y方向)とが並行するか、あるいは直交するかを、演算部102が検出する。
ステップS24として、並行していた場合は終了し、直交していた場合は、ステップS25へ移行する。図12に示されたように、当該配線W11の終端部W11a(ベクトルの終点)に、他の配線W12と並行する方向に延長部W13を接続する処理を演算部102が行い、終了する。
本実施の形態によれば、長手方向が異なる配線が近接することにより生じる突き当てという現象を回避することで、配線間の距離を大きくとる必要性を排除し、配線効率を向上させると共に、回路面積の増大を抑制することができる。
(3)第3の実施の形態
本発明の第3の実施の形態について、以下に説明する。
本発明の第3の実施の形態について、以下に説明する。
本実施の形態では、各配線における信号の伝達方向をベクトルを用いて定義した情報を用いる。
例えば、図13に示されたように、平行に配置された3本の配線W31〜W33のうち、配線W31、W32はそれぞれ図中左方向に信号が伝達されるためベクトルV11、V12で表される。配線W33は、図中右方向に信号が伝達され、ベクトルV13で表される。
配線W31と配線W32のように、同一方向に向かって信号が伝達されるときは、信号が転送されるときのタイミングが多くの場合に同一であると考えられる。
図14に示されるように、配線W31には抵抗R1、R2が存在し、配線W32には抵抗R3、R4が存在する。さらに、配線W31と配線W32との間には、寄生抵抗C1が存在する。
そこで、相互に信号が干渉してノイズが発生しないように、配線W31と配線W32とは、デザインルールで規定される最小間隔以上の所定間隔だけ空けた方がよい場合がある。
図14において、配線W32には抵抗R3、R4が存在し、配線W33には抵抗R5、R6が存在する。さらに、配線W32と配線W33との間には、寄生抵抗C2が存在する。
しかし、配線W32と配線W33とは異なる方向に向かって信号が伝達され、信号が転送されるときのタイミングが異なるため、相互に信号が受ける影響は小さいと考えられる。よって、配線W32と配線W33との間の間隔は、デザインルールで規定される最小間隔を少なくとも満たせばよいことになる。
図15に、本実施の形態による配線方法で行う処理の手順について説明する。
本実施の形態における配線方法も、上記第1、第2の実施の形態と同様に、配線処理を実行する際に図6に示された配線装置を用いることができる。この配線装置は、コンピュータが読み取り可能な記録媒体に格納された、本実施の形態による配線用ソフトウェアをコンピュータに読み取らせて、配線処理を実行することにより実現する。
ステップS31として、入力部101に対し、各配線毎に、信号の伝達方向がベクトルにより設定される。設定された情報は、記憶部103に記憶される。
ステップS32として、演算部102が、平行に配置された信号線のうち、隣接する2本の信号線の伝達方向が同一かどうかを判定する。
2本の信号線の伝達方向が同一である場合、信号が相互に干渉する可能性があるため、ステップS33において演算部102が、デザインルールで規定された最小間隔以上の所定間隔だけ空けて配置する。2本の信号線の伝達方向が異なる場合、信号が相互に与える影響は小さいと考えられるため、ステップS34において演算部102が、デザインルールに従って配置する。
本実施の形態によれば、信号の伝達方向をベクトルで定義した情報を用いて配線を行うことにより、信号の相互干渉を考慮しかつ無駄な面積を消費することなく配線処理を行うことができる。
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。
P1 端子
A1〜A3、A4〜A6 配線可能領域
A7〜A8 配線禁止領域
W1〜W4 配線
101 入力部
102 演算部
103 記憶部
104 出力部
A1〜A3、A4〜A6 配線可能領域
A7〜A8 配線禁止領域
W1〜W4 配線
101 入力部
102 演算部
103 記憶部
104 出力部
Claims (5)
- 入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法であって、
前記入力部が、前記半導体集積回路に含まれる複数の素子が有するそれぞれの端子について、配線の接続が可能な領域と配線の接続が禁止される領域とが設定された配線可能/禁止情報を入力し、前記記憶部がこの配線可能/禁止情報を記憶するステップと、
前記演算部が、前記素子の前記端子における所定箇所への配線の接続が可能か否か、前記記憶部に記憶された前記配線可能/禁止情報を用いて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
を備えることを特徴とする半導体集積回路の配線方法。 - 半導体集積回路の配線を実行するためのソフトウェアが格納されたコンピュータにより読み取り可能な記録媒体であって、
前記半導体集積回路に含まれる複数の素子がそれぞれ有する端子について、配線の接続が可能な領域と配線の接続が禁止される領域とを設定し、配線可能/禁止情報を設定するステップと、
前記素子の前記端子の所定箇所への配線の接続が可能か否か、前記配線可能/禁止情報に基づいて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
を備えた配線方法をコンピュータに実行させることを特徴とする半導体集積回路の配線用ソフトウェアを格納した記録用媒体。 - 入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法であって、
前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
前記演算部が、前記配線に含まれる第1の配線の端部に最も近接する第2の配線を検出するステップと、
前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第1の配線の長手方向と、前記第2の配線の長手方向とが、直交するか否かを判断するステップと、
前記演算部が、前記第1の配線の長手方向と前記第2の配線の長手方向とが直交する場合、前記第1の配線の前記端部に、前記第2の配線の長手方向と並行する延長部を付加するステップと、
を備えることを特徴とする半導体集積回路の配線方法。 - 半導体集積回路の配線を実行するためのソフトウェアが格納されたコンピュータにより読み取り可能な記録媒体であって、
前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を設定するステップと、
前記配線に含まれる第1の配線の端部に最も近接する第2の配線を検出するステップと、
前記情報を用いて、前記第1の配線の長手方向と、前記第2の配線の長手方向とが、直交するか否かを判断するステップと、
前記第1の配線の長手方向と前記第2の配線の長手方向とが直交する場合、前記第1の配線の前記端部に、前記第2の配線の長手方向と並行する延長部を付加するステップと、
を備えた配線方法をコンピュータに実行させることを特徴とする半導体集積回路の配線用ソフトウェアを格納した記録用媒体。 - 入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法であって、
前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、信号が伝達される方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
前記演算部が、前記配線に含まれる第1の配線に平行に配置されかつ隣接する第2の配線を検出するステップと、
前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第1の配線における信号が伝達される方向と、前記第2の配線における信号が伝達される方向とが、同一か否かを判断するステップと、
前記演算部が、前記第1の配線における信号が伝達される方向と前記第2の配線における信号が伝達される方向とが同一である場合、前記第1の配線と前記第2の配線との間を、デザインルールで規定された最小間隔以上の所定間隔が空くように設定するステップと、
を備えることを特徴とする半導体集積回路の配線方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005037503A JP2006227696A (ja) | 2005-02-15 | 2005-02-15 | 半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体 |
US11/186,891 US7356798B2 (en) | 2005-02-15 | 2005-07-22 | Semiconductor integrated circuit routing method and recording medium which stores routing software |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005037503A JP2006227696A (ja) | 2005-02-15 | 2005-02-15 | 半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006227696A true JP2006227696A (ja) | 2006-08-31 |
Family
ID=36817092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005037503A Pending JP2006227696A (ja) | 2005-02-15 | 2005-02-15 | 半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7356798B2 (ja) |
JP (1) | JP2006227696A (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5509123A (en) * | 1994-03-22 | 1996-04-16 | Cabletron Systems, Inc. | Distributed autonomous object architectures for network layer routing |
US5784600A (en) * | 1996-07-01 | 1998-07-21 | Sun Microsystems, Inc. | Method of generating exact-length wires for routing critical signals |
US6038383A (en) * | 1997-10-13 | 2000-03-14 | Texas Instruments Incorporated | Method and apparatus for determining signal line interconnect widths to ensure electromigration reliability |
JP3389196B2 (ja) * | 2000-04-17 | 2003-03-24 | エヌイーシーマイクロシステム株式会社 | 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置 |
JP2002313921A (ja) | 2001-04-19 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線レイアウト設計方法 |
-
2005
- 2005-02-15 JP JP2005037503A patent/JP2006227696A/ja active Pending
- 2005-07-22 US US11/186,891 patent/US7356798B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20060184909A1 (en) | 2006-08-17 |
US7356798B2 (en) | 2008-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102224518B1 (ko) | 더블 패터닝 레이아웃 설계 방법 | |
US8219965B2 (en) | Layout design method of semiconductor integrated circuit including regenerating a cell layout to set first and second distances and generating library data | |
JP4204444B2 (ja) | 半導体集積回路の設計方法 | |
JP2009176012A (ja) | 半導体装置の製造方法、半導体装置の製造プログラムおよび半導体装置の製造システム | |
JP2005115785A (ja) | 半導体装置の配線方法、半導体装置の製造方法及び半導体装置 | |
JP2006227696A (ja) | 半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体 | |
US7091614B2 (en) | Integrated circuit design for routing an electrical connection | |
US20100138803A1 (en) | Apparatus and method of supporting design of semiconductor integrated circuit | |
US8072078B2 (en) | Semiconductor device and dummy pattern arrangement method | |
US8307325B2 (en) | Method of semiconductor integrated circuit and computer readable medium | |
JP2009026045A (ja) | 半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法 | |
JP2009134439A (ja) | ソフトマクロを用いたレイアウト設計方法、ソフトマクロのデータ構造及びソフトマクロライブラリの作成方法 | |
JP2006277388A (ja) | 複数の配線層を有する半導体回路の端子層設定方法、端子層設定プログラム、配線端子延長処理プログラム、および、その端子層を設定に用いられる端子延長用コンポーネント | |
JP3027949B2 (ja) | 半導体集積回路の自動配線方法 | |
JP2013045211A (ja) | プリント基板設計支援装置およびプリント基板設計支援プログラム | |
JP3230233B2 (ja) | 半導体集積回路設計装置及びその配線制御方法並びに配線制御プログラムを格納した記憶媒体 | |
JP2006229088A (ja) | ハードマクロ作成方法 | |
WO2010001507A1 (ja) | 半導体集積回路装置 | |
JP2004087972A (ja) | 半導体装置およびそのクロック信号配線方法 | |
JP2008113016A (ja) | 半導体集積回路およびその設計方法 | |
JPH11177029A (ja) | 半導体集積回路 | |
JP4582082B2 (ja) | 回路ユニット | |
JP5276380B2 (ja) | 回路図設計装置、回路図設計プログラム及び回路図設計方法 | |
JP2973970B2 (ja) | 指定長パターンの自動配線方法及び方式 | |
JP2006229091A (ja) | 半導体集積回路及び半導体集積回路のレイアウト方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091023 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100302 |