JP2006222154A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、より詳細には、半導体基板に形成される孔部の内方に半導体基板の厚み方向に延びる導電体層を備える半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a conductor layer extending in the thickness direction of a semiconductor substrate inside a hole formed in the semiconductor substrate.
近年、携帯電話機などの携帯情報機器に代表される電子機器には、小形化および軽量化が要求されている。この要求に対応し、電子機器に搭載される半導体装置の小形化および高密度化が図られている。半導体装置を小形化および高密度化するために、複数の半導体装置を積層した積層型半導体モジュールが提案されている。 In recent years, electronic devices typified by portable information devices such as mobile phones have been required to be smaller and lighter. In response to this requirement, miniaturization and high density of semiconductor devices mounted on electronic devices are being attempted. In order to reduce the size and increase the density of a semiconductor device, a stacked semiconductor module in which a plurality of semiconductor devices are stacked has been proposed.
以下、従来の半導体装置および積層型半導体モジュール、ならびにその製造方法について、本発明に係る半導体装置の製造方法を説明するための図であるけれども、後述する図１を用いて説明する。図１に示すように、積層型半導体モジュール１０は、配線基板１１に複数の半導体装置１ａ〜１ｃが積み重ねられて成る。半導体装置１ａ〜１ｃおよび配線基板１１は、バンプ電極１６によって互いに電気的に接続されている。
Hereinafter, a conventional semiconductor device, a stacked semiconductor module, and a manufacturing method thereof will be described with reference to FIG. 1 to be described later, although they are diagrams for explaining a semiconductor device manufacturing method according to the present invention. As shown in FIG. 1, the
各半導体装置１ａ〜１ｃを構成する半導体基板２１ａ〜２１ｃ（以後、特に区別する必要がない場合にはアルファベットを省略し、単に半導体基板２１と記載する）には、それぞれ半導体基板２１をその厚み方向に貫通する貫通配線４０が設けられている。貫通配線４０は、側壁絶縁膜２８によって半導体基板２１と電気的に絶縁されている。半導体基板２１の一方の表面部には図示しない半導体素子が設けられている。半導体素子は、表面電極２３およびキャップ電極３１を介して貫通配線４０に電気的に接続され、この貫通配線４０によって半導体基板２１の他方の表面部に設けられる裏面配線１４およびバンプ電極１６に電気的に接続される。
In the
積層型半導体モジュール１０を構成する半導体装置１を製造するためのプロセスとして、以下のような方法が提案されている。まず、半導体基板に、半導体基板の半導体素子が形成される側の面である一方の表面部側から半導体基板を貫通しない孔部を形成し、該孔部の側壁部に側壁絶縁膜を形成する。次に、形成された側壁絶縁膜の内方に、導電ペーストを充填し、貫通配線となる導電プラグを形成する。その後、半導体基板の半導体素子が形成される面と反対側の他方の表面部を機械研削などによって後退させ、導電プラグを半導体基板の他方の表面部側で外方に露出させる。これによって、貫通配線が形成される。
As a process for manufacturing the semiconductor device 1 constituting the
上記のプロセスにおいて、半導体基板に孔部を形成する方法としては、タイムモジュレーション法が用いられている（たとえば、特許文献１参照）。タイムモジュレーション法では、材料を除去するエッチング段階と、材料の表面を保護してエッチングの進行を抑えるためのポリマ膜を形成する重合段階とを組合わせ、エッチング段階と重合段階とのサイクルを所望の深さの孔部が形成されるまで繰返し行なう。図１７は、半導体基板７１にタイムモジュレーション法によって孔部７５を形成した状態を簡略化して示す断面図である。タイムモジュレーション法による孔部７５の形成後には、図１７に示すように、孔部７５の側面部および底面部、ならびに表面絶縁膜７２、表面電極７３およびレジストパターン７４の表面部にポリマ膜７６が付着した状態となる。
In the above process, a time modulation method is used as a method for forming a hole in a semiconductor substrate (see, for example, Patent Document 1). In the time modulation method, an etching step for removing the material and a polymerization step for forming a polymer film for protecting the surface of the material and suppressing the progress of the etching are combined, and a cycle between the etching step and the polymerization step is set as desired. Repeat until a deep hole is formed. FIG. 17 is a cross-sectional view schematically showing a state in which the
このようにして形成された孔部の側壁部に側壁絶縁膜を形成する方法としては、たとえば、化学蒸着（Chemical Vapor Deposition；略称ＣＶＤ）法を用いてシリコン酸化膜、シリコン窒化膜などの絶縁膜を孔部の側壁部に成膜する方法、ポリイミドなどの樹脂を孔部に充填した後、孔部の中央部分の樹脂をレーザなどのドライエッチング法によって除去する方法などが提案されている。 As a method for forming the sidewall insulating film on the sidewall portion of the hole formed in this way, for example, an insulating film such as a silicon oxide film or a silicon nitride film using a chemical vapor deposition (abbreviated as CVD) method. A method of forming a film on the side wall of the hole, a method of removing the resin at the center of the hole by a dry etching method such as a laser after filling the hole with a resin such as polyimide has been proposed.
これらの方法には、以下のような問題がある。ＣＶＤ法を用いる方法では、成膜に必要な温度がたとえば５００℃以上と高く、半導体基板に形成された半導体素子の機能が損なわれる恐れがある。また、絶縁膜の成膜位置を規定するための金属膜の成膜工程、成膜された絶縁膜のうち不要な部分を除去するためのフォトリソグラフィ工程およびエッチング工程などの工程が必要であり、製造工程が増加するという問題がある。同様に、孔部に樹脂を充填した後で孔部の中央部分の樹脂を除去する方法においても、孔部の中央部分の樹脂を除去するためのフォトリソグラフィ工程およびエッチング工程などが必要であり、製造工程の増加を招く。 These methods have the following problems. In the method using the CVD method, the temperature required for film formation is as high as 500 ° C. or more, for example, and the function of the semiconductor element formed on the semiconductor substrate may be impaired. In addition, a metal film forming process for defining the position where the insulating film is formed, and a photolithography process and an etching process for removing unnecessary portions of the formed insulating film are necessary. There is a problem that the manufacturing process increases. Similarly, in the method of removing the resin in the central part of the hole after filling the resin with the hole, a photolithography process and an etching process for removing the resin in the central part of the hole are necessary. Increases the manufacturing process.
これらの問題を解決するための方法として、スクリーン印刷法を用いて側壁絶縁膜を形成する方法が提案されている。この方法では、後述する図１２に示すように、ステンシルマスク６１を用いて樹脂ペーストなどのペースト状の絶縁材料を孔部に供給し、孔部の側壁部に側壁絶縁膜を形成する。
As a method for solving these problems, a method of forming a sidewall insulating film using a screen printing method has been proposed. In this method, as shown in FIG. 12 to be described later, a paste-like insulating material such as a resin paste is supplied to the hole using a
従来技術には、以下のような問題がある。たとえば、側壁絶縁膜を形成する際には、図１８に示すように、孔部７５の側壁部分に側壁絶縁膜７８が形成されていない未被覆箇所９０が生じることがある。本発明者が検討したところ、未被覆箇所９０は、孔部７５の開口部近傍、すなわち表面電極７３に近い部分に生じやすいことが判った。未被覆箇所９０が生じると、後の工程で孔部７５内の空隙７９に形成される導電プラグがポリマ膜７６を介して半導体基板７１と接することになる。ポリマ膜７６は、それ自体が薄く、確実な絶縁膜にはなり得ないので、導電プラグによって構成される貫通配線と半導体基板７１との間で短絡が発生するという問題を招来する。
The prior art has the following problems. For example, when the side wall insulating film is formed, as shown in FIG. 18, an
また、たとえば図１２に示すようにして孔部７５に絶縁材料７７を供給する際に、ステンシルマスク６１のマスク開口部６１ａの軸線位置と孔部７５の軸線位置とがずれると、本来表面電極７３上に供給されるべき絶縁材料７７がレジストパターン７４上に供給されて付着し、図１８に示すように、レジストパターン７４の一部が絶縁材料７７で被覆されるなど、不適切な被覆箇所９４が生じることがある。レジストパターン７４が絶縁材料７７で被覆されると、その被覆された部分のレジストパターン７４を剥離できなくなるという問題が生じる。表面電極７３を覆う部分のレジストパターン７４が剥離されないと、その部分の表面電極７３が図１９に示すように露出されない状態になる。この状態で、導電プラグ８０と表面電極７３とを電気的に接続するためのキャップ電極８１の形成を行なうと、図１９に示すように、表面電極７３とキャップ電極８１とを充分に接触させることができず、ひいては、表面電極７３と導電プラグ８０との電気的接続が不充分になるという問題が発生する。
For example, when supplying the
また、孔部７５を形成する工程では、異方性の高い孔部７５を半導体基板７１に形成する必要があるけれども、従来技術では、図２０に示すように、外方に向かって収束する逆テーパ状の孔部９２が形成されることがある。このような逆テーパ状の孔部９２が形成されると、側壁絶縁膜７８を形成する工程において、絶縁材料７７が孔部９２の底部に落込みやすくなるので、孔部９２の側壁部分と絶縁材料７７との接触の機会が減少し、前述の図１８に示すような未被覆箇所９０がさらに発生しやすくなる。未被覆箇所９０の発生は、前述のように、貫通配線となる導電プラグ８０と半導体基板７１との絶縁性が損なわれるという問題を招来する。
Further, in the step of forming the
また、孔部形成工程では、半導体基板のエッチングに伴ってレジストパターンの厚さが減少する。レジストパターンの厚さの減少量が適切でないと、以下のような問題が発生する。たとえば、図２１に示すように、レジストパターン７４の厚さの減少量が大きい場合、すなわち半導体基板７１に形成される孔部７５の深さに対してレジストパターン７４の消失量が大きい場合、孔部７５の形成後において、表面電極７３がレジストパターン７４で覆われていない状態となる。この場合、孔部形成工程に引続いて行われる側壁絶縁膜形成工程、導電プラグ形成工程において、表面電極７３の部分が側壁絶縁膜材料、導電プラグ材料で汚染される恐れがある。表面電極７３の部分が汚染されると、レジストパターン７４の剥離後にキャップ電極８１を形成する際に、表面電極７３とキャップ電極８１との接触領域が減少し、前述の図１９に示す表面電極７３の一部分が絶縁材料７７で覆われた場合と同様に、表面電極７３とキャップ電極８１との接触不良が発生する。その結果、表面電極７３と貫通配線となる導電プラグ８０との電気的接続が不充分になるという問題が生じる。
In the hole forming step, the thickness of the resist pattern decreases as the semiconductor substrate is etched. If the resist pattern thickness reduction amount is not appropriate, the following problems occur. For example, as shown in FIG. 21, when the reduction amount of the thickness of the
逆に、図２２に示すように、レジストパターン７４の厚さの減少量が小さい場合、すなわち孔部７５の深さに対してレジストパターン７４の消失量が小さい場合、孔部形成後におけるレジストパターン７４の開口部の広がり度合が小さくなる。この場合、側壁絶縁膜形成工程において、表面電極７３上に残る絶縁材料７７の量が著しく少なくなる。その結果、孔部７５の側壁部分、特に表面電極７３付近の孔部７５の側壁部分に、前述の図１８に示すような未被覆箇所９０が一層発生しやすくなり、貫通配線となる導電プラグ８０と半導体基板７１との間の短絡が発生しやすくなるという問題が生じる。
On the contrary, as shown in FIG. 22, when the amount of decrease in the thickness of the
本発明の目的は、貫通配線などの導電体層と半導体基板とを絶縁する絶縁体層を安定して形成することができ、導電体層と半導体基板との電気的絶縁および導電体層と表面電極との電気的接続を確実に行なうことのできる半導体装置の製造方法を提供することである。 An object of the present invention is to stably form an insulator layer that insulates a conductor layer such as a through wiring and a semiconductor substrate, and electrically insulates the conductor layer and the semiconductor substrate, and the conductor layer and the surface. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of reliably performing electrical connection with an electrode.
本発明者は、前述の図１８に示す未被覆箇所９０が孔部７５の開口部近傍の表面電極７３に近い部分に生じやすいという知見に基づいて検討した結果、未被覆箇所９０の発生原因が、孔部７５の側壁部に付着しているポリマ膜７６と、絶縁材料７７として孔部７５に供給される樹脂ペーストとの濡れ性が悪いことにあり、これによって孔部７５に供給される樹脂ペーストが、表面電極７３上の被覆箇所９３に供給される樹脂ペーストと切断され、樹脂ペーストの大半が孔部７５の底部に向かって落込み、未被覆箇所９０が発生するものと考察するに至った。
As a result of investigation based on the knowledge that the uncovered
上記考察を裏付けるために、発明者は、表面電極材料、レジストパターン材料および半導体基板材料の各材料について、ポリマ膜が付着した状態とポリマ膜を除去した状態とにおいて、側壁絶縁膜の形成に用いる樹脂ペーストとの濡れ性の違いを比較した。その結果、表面電極材料と樹脂ペーストとの濡れ性および半導体基板材料と樹脂ペーストとの濡れ性がポリマ膜を除去することで改善されるのに対し、レジストパターン材料と樹脂ペーストとの濡れ性は、ポリマ膜を除去した後でも濡れ性が悪い状態が保持されることが判った。この実験結果は、先に説明した孔部の側壁部における未被覆箇所の発生原因を支持していると考えられる。 In order to support the above consideration, the inventor uses the surface electrode material, the resist pattern material, and the semiconductor substrate material to form a sidewall insulating film in a state where the polymer film is attached and a state where the polymer film is removed. The difference in wettability with the resin paste was compared. As a result, the wettability between the surface electrode material and the resin paste and the wettability between the semiconductor substrate material and the resin paste are improved by removing the polymer film, whereas the wettability between the resist pattern material and the resin paste is It was found that poor wettability was maintained even after the polymer film was removed. This experimental result is considered to support the cause of the occurrence of the uncovered portion in the side wall of the hole described above.
以上の結果に基づいてさらに研究を重ねた結果、本発明者は、孔部の開口部付近の表面電極を露出させた状態で、絶縁材料を表面電極に接するようにして孔部に供給することによって、孔部の側壁部への未被覆箇所の発生を防止するとともに、レジストパターン上などの不要な部分への絶縁膜の形成を防ぐことができることを見出し、本発明を完成した。 As a result of further research based on the above results, the present inventor supplies the hole with the insulating material in contact with the surface electrode while the surface electrode near the opening of the hole is exposed. Thus, the present inventors have found that it is possible to prevent occurrence of uncovered portions on the side wall portions of the hole portions and to prevent formation of insulating films on unnecessary portions such as on the resist pattern.
すなわち、本発明は、厚み方向の一方の表面部側から厚み方向に延びるように孔部が形成された半導体基板と、孔部の内方に設けられる導電体層と、半導体基板と導電体層との間に設けられ、半導体基板と導電体層とを電気的に絶縁する絶縁体層とを備える半導体装置の製造方法であって、
半導体基板の厚み方向の一方の表面部に第１層を積層して形成する第１層形成工程と、
第１層に積層して、第１層の外周縁部よりも内側の予め定める部分で開口する開口部を有する第２層を形成する第２層形成工程と、
第２層の開口部を通して露出する部分の第１層をエッチングして除去することによって、第２層の開口部を通して半導体基板の前記一方の表面部を露出させる基板露出工程と、
第１層および第２層をマスクとして半導体基板をエッチングするとともに第２層の開口部を広げるエッチングと、エッチング後に露出する半導体基板、第１層および第２層の表面部に重合体層を形成する重合とを繰返し行なうことによって、半導体基板に孔部を形成する孔部形成工程と、
第１層の半導体基板の厚み方向に垂直な表面部に形成された重合体層を除去することによって、第２層の開口部を通して第１層を露出させる重合体層除去工程と、
絶縁材料を第１層の露出する部分に接するようにして孔部に供給することによって、孔部の側壁部に積層して絶縁体層を形成する絶縁体層形成工程とを含み、
第１層と絶縁材料との接触角が、重合体層と絶縁材料との接触角よりも小さく、かつ第２層と絶縁材料との接触角よりも小さいことを特徴とする半導体装置の製造方法である。
That is, the present invention relates to a semiconductor substrate having a hole formed so as to extend in the thickness direction from one surface portion side in the thickness direction, a conductor layer provided inside the hole, and the semiconductor substrate and the conductor layer. And a method of manufacturing a semiconductor device comprising an insulator layer that electrically insulates a semiconductor substrate and a conductor layer,
A first layer forming step of stacking and forming a first layer on one surface portion in the thickness direction of the semiconductor substrate;
A second layer forming step of forming a second layer that is laminated on the first layer and has an opening that opens at a predetermined portion inside the outer peripheral edge of the first layer;
A substrate exposing step of exposing the one surface portion of the semiconductor substrate through the opening in the second layer by etching away the first layer exposed through the opening in the second layer;
Etching the semiconductor substrate using the first and second layers as a mask and etching to widen the opening of the second layer, and forming a polymer layer on the surface of the semiconductor substrate and the first and second layers exposed after the etching A hole forming step of forming a hole in the semiconductor substrate by repeatedly performing polymerization.
A polymer layer removing step of exposing the first layer through the opening of the second layer by removing the polymer layer formed on the surface portion perpendicular to the thickness direction of the semiconductor substrate of the first layer;
An insulating layer forming step of forming an insulating layer by laminating the insulating material on the side wall of the hole by supplying the insulating material to the hole so as to be in contact with the exposed portion of the first layer;
A method of manufacturing a semiconductor device, wherein a contact angle between the first layer and the insulating material is smaller than a contact angle between the polymer layer and the insulating material, and smaller than a contact angle between the second layer and the insulating material. It is.
また本発明は、前記重合体層除去工程では、
エッチングによって重合体層を除去することを特徴とする。
Further, the present invention provides the polymer layer removal step,
The polymer layer is removed by etching.
また本発明は、前記重合体層除去工程において行なわれるエッチングの時間は、
孔部形成工程において行なわれるエッチングの時間よりも長いことを特徴とする。
In the present invention, the etching time performed in the polymer layer removing step is:
It is characterized by being longer than the etching time performed in the hole forming step.
また本発明は、重合体層除去工程において行なわれるエッチングの時間は、５秒間以上３０秒間以下であることを特徴とする。 The present invention is characterized in that the etching time performed in the polymer layer removing step is 5 seconds or more and 30 seconds or less.
また本発明は、絶縁体層形成工程では、
スクリーン印刷法によって孔部に絶縁材料を供給することを特徴とする。
In the insulator layer forming step, the present invention
An insulating material is supplied to the hole by a screen printing method.
また本発明は、第２層を構成する材料のガラス転移温度が、９０℃以上１９０℃以下であり、
第２層形成工程と基板露出工程との間に、
形成された第２層に対して、１００℃以上２００℃以下の加熱処理を施す加熱処理工程をさらに含むことを特徴とする。
In the present invention, the glass transition temperature of the material constituting the second layer is 90 ° C. or higher and 190 ° C. or lower,
Between the second layer forming step and the substrate exposing step,
It further includes a heat treatment step of performing a heat treatment of 100 ° C. or more and 200 ° C. or less on the formed second layer.
また本発明は、第２層は、開口部の端部から外周縁部に向かって厚さが増加する領域を有することを特徴とする。 In the invention, it is preferable that the second layer has a region whose thickness increases from the end of the opening toward the outer peripheral edge.
また本発明は、前記厚さが増加する領域は、第２層の半導体基板を臨む表面部における開口部の端部を起点として外周縁部に向かって１０μｍ以上離反する位置までであることを特徴とする。 In the invention, it is preferable that the region where the thickness increases is up to a position separated by 10 μm or more from the end of the opening in the surface portion facing the semiconductor substrate of the second layer toward the outer peripheral edge. And
また本発明は、第１層は、Ａｌ、Ｃｒ、Ａｕ、Ｆｅ、ＩｎおよびＮｉからなる群から選ばれる１種または２種以上を含有する金属層を含み、
孔部形成工程において行なわれるエッチングでは、
ハロゲン系化合物を含むガスを用いて半導体基板をエッチングすることを特徴とする。
In the present invention, the first layer includes a metal layer containing one or more selected from the group consisting of Al, Cr, Au, Fe, In and Ni,
In the etching performed in the hole forming step,
The semiconductor substrate is etched using a gas containing a halogen compound.
また本発明は、孔部形成工程において行なわれるエッチングでは、
第２層に対する半導体基板のエッチング選択比が、２０以上５０以下に選択されることを特徴とする。
In the present invention, in the etching performed in the hole forming step,
The etching selectivity of the semiconductor substrate to the second layer is selected from 20 to 50.
また本発明は、孔部形成工程において行なわれるエッチングは、
チャンバの内部に前記半導体基板を載置するステップと、
チャンバの内部にＳＦ６を含むガスを導入するステップと、
チャンバの内部圧力を１Ｐａ以上１０Ｐａ以下に調整するステップと、
チャンバの内部にプラズマを発生させるためのプラズマ励起用コイルに、１００Ｗ以上１０００Ｗ以下のプラズマ励起用高周波電力を供給するステップと、
前記半導体基板に基板バイアス用高周波電力を供給することによって、−３００Ｖ以上−２０Ｖ以下の基板バイアス電圧を生じさせるステップとを含むことを特徴とする。
In the present invention, the etching performed in the hole forming step is
Placing the semiconductor substrate inside a chamber;
Introducing a gas containing SF 6 into the chamber;
Adjusting the internal pressure of the chamber to 1 Pa or more and 10 Pa or less;
Supplying plasma excitation high frequency power of 100 W or more and 1000 W or less to a plasma excitation coil for generating plasma inside the chamber;
Generating a substrate bias voltage of −300 V or more and −20 V or less by supplying high frequency power for substrate bias to the semiconductor substrate.
また本発明は、チャンバの内部に導入されるガスが、９０ｓｃｃｍ以上１１０ｓｃｃｍ以下の流量のＳＦ６と、３０ｓｃｃｍ以上５０ｓｃｃｍ以下の流量のＡｒとを含み、
半導体基板に供給される基板バイアス用高周波電力が、１０Ｗ以上１００Ｗ以下であることを特徴とする。
In the present invention, the gas introduced into the chamber includes SF 6 having a flow rate of 90 sccm to 110 sccm, and Ar having a flow rate of 30 sccm to 50 sccm,
The substrate bias high-frequency power supplied to the semiconductor substrate is 10 W or more and 100 W or less.
また本発明は、孔部形成工程において行なわれる重合は、
チャンバの内部に前記半導体基板を載置するステップと、
チャンバの内部にＣ４Ｆ８を含むガスを導入するステップと、
チャンバの内部圧力を１Ｐａ以上１０Ｐａ以下に調整するステップと、
チャンバの内部にプラズマを発生させるためのプラズマ励起用コイルに、１００Ｗ以上１０００Ｗ以下のプラズマ励起用高周波電力を供給するステップと、
前記半導体基板に基板バイアス用高周波電力を供給することによって、−１００Ｖ以上０Ｖ以下の基板バイアス電圧を生じさせるステップとを含むことを特徴とする。
In the present invention, the polymerization performed in the pore forming step is
Placing the semiconductor substrate inside a chamber;
Introducing a gas containing C 4 F 8 into the chamber;
Adjusting the internal pressure of the chamber to 1 Pa or more and 10 Pa or less;
Supplying plasma excitation high frequency power of 100 W or more and 1000 W or less to a plasma excitation coil for generating plasma inside the chamber;
Generating a substrate bias voltage of −100 V or more and 0 V or less by supplying high frequency power for substrate bias to the semiconductor substrate.
また本発明は、チャンバの内部に導入されるガスが、９０ｓｃｃｍ以上１１０ｓｃｃｍ以下の流量のＣ４Ｆ８と、３０ｓｃｃｍ以上５０ｓｃｃｍ以下の流量のＡｒとを含み、
半導体基板に供給される基板バイアス用高周波電力が、０Ｗ以上５０Ｗ以下であることを特徴とする。
In the present invention, the gas introduced into the chamber includes C 4 F 8 having a flow rate of 90 sccm to 110 sccm, and Ar having a flow rate of 30 sccm to 50 sccm,
The substrate bias high-frequency power supplied to the semiconductor substrate is 0 W or more and 50 W or less.
また本発明は、孔部形成工程では、
エッチングと重合とを、１秒間以上２０秒間以下ずつ繰返し行なうことを特徴とする。
In the hole forming step, the present invention
Etching and polymerization are repeated for 1 second or more and 20 seconds or less.
また本発明は、第２層は、半導体基板を臨む表面部において、開口されていない部分の面積に対する開口部の面積の比率が、０．２％以上０．５％以下であることを特徴とする。 Further, the present invention is characterized in that the ratio of the area of the opening to the area of the unopened portion in the surface portion facing the semiconductor substrate is 0.2% or more and 0.5% or less. To do.
また本発明は、第１層が表面電極であることを特徴とする。
また本発明は、第２層の開口部は、半導体基板を臨む表面部における開口部の端部が第１層の外周縁部から２０μｍ以上内側に位置するように形成されることを特徴とする。
In the present invention, the first layer is a surface electrode.
In the invention, it is preferable that the opening of the second layer is formed such that the end of the opening in the surface portion facing the semiconductor substrate is located at least 20 μm inside from the outer peripheral edge of the first layer. .
また本発明は、第２層がレジストで形成され、
第２層の開口形状が略円形状であり、
第２層の半導体基板を臨む表面部における開口部の端部の直径が、５μｍ以上２００μｍ以下であることを特徴とする。
In the present invention, the second layer is formed of a resist.
The opening shape of the second layer is substantially circular,
The diameter of the end of the opening in the surface portion facing the second layer semiconductor substrate is 5 μm or more and 200 μm or less.
本発明によれば、半導体基板の厚み方向の一方の表面部（以後、単に一方の表面部とも称する）に第１層と第１層の外周縁部よりも内側の予め定める部分で開口する開口部を有する第２層とを順次積層して形成し、第２層の開口部を通して露出する部分の第１層をエッチングで除去して半導体基板の一方の表面部を露出させ、エッチングと重合とを繰返し行なうタイムモジュレーション法によって半導体基板に孔部を形成し、孔部を形成する際の重合で第１層の半導体基板の厚み方向に垂直な表面部に形成された重合体層を除去し、孔部を形成する際のエッチングで広がった第２層の開口部を通して第１層を露出させ、露出する部分の第１層に接するようにして絶縁材料を孔部に供給して絶縁体層を形成する。第１層と絶縁材料との接触角は、重合体層と絶縁材料との接触角よりも小さいので、孔部の形成後に第１層の前記表面部に形成された重合体層を除去して第１層を露出させることによって、絶縁材料が供給される部分と絶縁材料との濡れ性を良くすることができる。このことによって、第１層の前記表面部に絶縁材料が残留しやすくなるので、絶縁材料が付着しにくい孔部の開口部近傍の側壁部に対しても、絶縁材料を付着させることができる。したがって、孔部の側壁部全体にわたって絶縁体層を形成することができるので、孔部に形成された絶縁体層の内方に形成される導電体層と半導体基板との電気的絶縁を確実に行なうことができる。 According to the present invention, the first layer and the opening that opens at a predetermined portion inside the outer peripheral edge of the first layer on one surface portion (hereinafter also simply referred to as one surface portion) in the thickness direction of the semiconductor substrate. A second layer having a portion is sequentially laminated, and a portion of the first layer exposed through the opening of the second layer is removed by etching to expose one surface portion of the semiconductor substrate. Forming a hole in the semiconductor substrate by a time modulation method that repeats the step, removing the polymer layer formed on the surface portion perpendicular to the thickness direction of the semiconductor substrate of the first layer by polymerization when forming the hole, The first layer is exposed through the opening of the second layer spread by etching when forming the hole, and an insulating material is supplied to the hole so as to be in contact with the exposed first layer. Form. Since the contact angle between the first layer and the insulating material is smaller than the contact angle between the polymer layer and the insulating material, the polymer layer formed on the surface portion of the first layer is removed after the hole is formed. By exposing the first layer, wettability between the portion to which the insulating material is supplied and the insulating material can be improved. As a result, the insulating material is likely to remain on the surface portion of the first layer, so that the insulating material can be adhered to the side wall portion in the vicinity of the opening of the hole portion to which the insulating material is difficult to adhere. Therefore, since the insulator layer can be formed over the entire side wall of the hole, electrical insulation between the conductor layer formed inside the insulator formed in the hole and the semiconductor substrate can be ensured. Can be done.
また、第１層と絶縁材料との接触角は、第２層と絶縁材料との接触角よりも小さいので、第１層の前記表面部に形成された重合体層を除去して第１層の前記表面部を露出させる際に、第２層の前記表面部に形成された重合体層を除去して第２層の前記表面部を露出させることによって、第１層と第２層との絶縁材料に対する濡れ性の違いを顕在化させ、第１層の部分の絶縁材料に対する濡れ性を、第２層の部分の絶縁材料に対する濡れ性よりも良くすることができる。また、第２層の半導体基板の厚み方向に垂直な表面部に形成された重合体層を除去せずに第１層の前記表面部に形成された重合体層を除去する場合でも、第１層の部分の絶縁材料に対する濡れ性を、重合体層が形成された第２層の部分の絶縁材料に対する濡れ性よりも良くすることができる。このことによって、絶縁材料を供給する際に孔部に供給されるべき絶縁材料が第２層に供給されても、供給された絶縁材料は、第２層ではじかれて第１層に誘導されるので、絶縁材料を確実に孔部に供給することができ、第２層の前記表面部に絶縁材料が付着することを防ぐことができる。これによって、第２層を除去する際に、第１層の表面部に第２層が残留することを防ぎ、第１層を充分に露出させることができる。したがって、たとえば第１層が導電体層との電気的接続が必要な表面電極などの層である場合に、第１層と導電体層とを電気的に接続するためのキャップ電極を第１層の表面部に確実に接するように形成することができるので、第１層とキャップ電極との電気的接続、ひいては第１層と導電体層との電気的接続を確実に行なうことができる。 In addition, since the contact angle between the first layer and the insulating material is smaller than the contact angle between the second layer and the insulating material, the polymer layer formed on the surface portion of the first layer is removed to remove the first layer. When the surface portion of the first layer and the second layer are exposed, the polymer layer formed on the surface portion of the second layer is removed to expose the surface portion of the second layer. The difference in wettability with respect to the insulating material can be manifested, and the wettability with respect to the insulating material of the first layer portion can be made better than the wettability with respect to the insulating material of the second layer portion. Even when the polymer layer formed on the surface portion of the first layer is removed without removing the polymer layer formed on the surface portion perpendicular to the thickness direction of the semiconductor substrate of the second layer, the first layer The wettability of the layer portion with respect to the insulating material can be made better than the wettability of the second layer portion where the polymer layer is formed with respect to the insulating material. Accordingly, even when the insulating material to be supplied to the hole is supplied to the second layer when supplying the insulating material, the supplied insulating material is repelled by the second layer and guided to the first layer. Therefore, the insulating material can be reliably supplied to the hole, and the insulating material can be prevented from adhering to the surface portion of the second layer. Accordingly, when the second layer is removed, the second layer can be prevented from remaining on the surface portion of the first layer, and the first layer can be sufficiently exposed. Therefore, for example, when the first layer is a layer such as a surface electrode that needs to be electrically connected to the conductor layer, a cap electrode for electrically connecting the first layer and the conductor layer is provided in the first layer. Therefore, the electrical connection between the first layer and the cap electrode, and hence the electrical connection between the first layer and the conductor layer, can be reliably performed.
このように、本発明の半導体装置の製造方法では、導電体層と半導体基板との電気的絶縁および導電体層と表面電極などとの電気的接続を確実に行なうことができるので、半導体装置の製造歩留を向上させることができる。 As described above, in the method of manufacturing a semiconductor device according to the present invention, electrical insulation between the conductor layer and the semiconductor substrate and electrical connection between the conductor layer and the surface electrode can be reliably performed. Manufacturing yield can be improved.
また本発明によれば、孔部形成工程において半導体基板に孔部を形成するためのエッチングと重合とを繰返し行なった後に、重合体層除去工程においてさらにエッチングを行なうことによって重合体層を除去する。これによって、孔部形成工程において使用する装置と同じ装置を用いて連続して重合体層を除去することができるので、半導体装置の製造に使用する製造装置および材料などに対する設備投資を増加させることなく、導電体層と半導体基板との電気的絶縁および第１層と導電体層との電気的接続を確実なものとすることができる。 Further, according to the present invention, after the etching and polymerization for forming the hole in the semiconductor substrate are repeatedly performed in the hole forming step, the polymer layer is removed by further etching in the polymer layer removing step. . As a result, the polymer layer can be continuously removed using the same apparatus as that used in the hole forming step, thereby increasing the capital investment for manufacturing apparatuses and materials used for manufacturing semiconductor devices. In addition, electrical insulation between the conductor layer and the semiconductor substrate and electrical connection between the first layer and the conductor layer can be ensured.
また本発明によれば、重合体層除去工程におけるエッチングは、孔部形成工程におけるエッチングよりも長い時間行なわれる。このことによって、第１層の半導体基板の厚み方向に垂直な表面部に形成される重合体層を除去するとともに、孔部の側壁部に形成された重合体層を除去することができる。したがって、孔部の側壁部と絶縁材料との濡れ性を良くすることができるので、孔部の側壁部全体により確実に絶縁体層を形成することができる。 According to the invention, the etching in the polymer layer removing step is performed for a longer time than the etching in the hole forming step. As a result, the polymer layer formed on the surface portion perpendicular to the thickness direction of the semiconductor substrate of the first layer can be removed, and the polymer layer formed on the side wall portion of the hole can be removed. Therefore, the wettability between the side wall portion of the hole and the insulating material can be improved, so that the insulator layer can be reliably formed by the entire side wall portion of the hole.
また本発明によれば、重合体層除去工程におけるエッチングは、５秒間以上３０秒間以下行なわれる。このことによって、孔部形成工程で半導体基板に形成された孔部の形状を損なうことなく、第１層の表面部および孔部の側壁部に形成された重合体層を確実に除去することができる。したがって、孔部の側壁部全体に一層確実に絶縁体層を形成することができる。 According to the invention, the etching in the polymer layer removing step is performed for 5 seconds or more and 30 seconds or less. By this, the polymer layer formed on the surface portion of the first layer and the side wall portion of the hole portion can be reliably removed without impairing the shape of the hole portion formed in the semiconductor substrate in the hole portion forming step. it can. Therefore, the insulator layer can be more reliably formed on the entire side wall of the hole.
また本発明によれば、絶縁体層を形成する絶縁体層形成工程では、スクリーン印刷法によって孔部に絶縁材料を供給する。このことによって、ステンシルマスクを準備するだけで、孔部への絶縁材料の供給を行なうことができる。したがって、熱ＣＶＤ法、プラズマＣＶＤ法などのＣＶＤ法を用いる場合に比べ、絶縁体層の成膜位置を規定するための金属膜の成膜工程、絶縁体層の不要な部分を除去するためのフォトリソグラフィ工程およびエッチング工程などが不要であるという点で、より簡便な方法で絶縁体層を形成することができる。また、スクリーン印刷法で絶縁体層を形成するための装置は、ＣＶＤ法で絶縁体層を成膜するための装置に比べて安価であるので、スクリーン印刷法を用いることによって製造原価を低減することができる。また、孔部の形状および寸法などの設計変更を行なう場合であっても、ステンシルマスクの形状および寸法などを変更するだけでよいので、設計変更に容易に対応することができる。 According to the invention, in the insulator layer forming step of forming the insulator layer, the insulating material is supplied to the hole by a screen printing method. Thus, the insulating material can be supplied to the hole only by preparing the stencil mask. Therefore, compared with the case where a CVD method such as a thermal CVD method or a plasma CVD method is used, a metal film formation step for defining the film formation position of the insulator layer, and an unnecessary portion of the insulator layer are removed. The insulator layer can be formed by a simpler method in that a photolithography process and an etching process are unnecessary. Further, since an apparatus for forming an insulator layer by a screen printing method is less expensive than an apparatus for forming an insulator layer by a CVD method, the manufacturing cost is reduced by using the screen printing method. be able to. Further, even when the design change such as the shape and size of the hole is made, it is only necessary to change the shape and size of the stencil mask, so that it is possible to easily cope with the design change.
また、本発明の半導体装置の製造方法では、前述のように第１層の部分と第２層の部分との絶縁材料に対する濡れ性の違いを利用して、第２層の部分に絶縁材料が供給された場合であっても、第１層に絶縁材料を誘導することができる。したがって、ステンシルマスクの開口部の位置が孔部の位置からずれる位置ずれなどのプロセス上の変動に強く、これらの変動が生じても孔部に確実に絶縁材料を供給することができる。 In the method of manufacturing a semiconductor device according to the present invention, as described above, the insulating material is applied to the second layer portion by utilizing the difference in wettability with respect to the insulating material between the first layer portion and the second layer portion. Even when supplied, an insulating material can be induced in the first layer. Therefore, the position of the opening portion of the stencil mask is resistant to process variations such as a positional shift that deviates from the position of the hole portion, and the insulating material can be reliably supplied to the hole portion even if these variations occur.
また本発明によれば、第２層をガラス転移温度が９０℃以上１９０℃以下である材料で形成した後、第２層に対して、１００℃以上２００℃以下の加熱処理を施す。このように、第２層の形成後に第２層を構成する材料のガラス転移温度付近の温度で加熱処理を行なうことによって、第２層を構成する材料に適当な流動性を発現させ、表面張力の作用によって第２層の開口部の端部に適度な丸みを生じさせることができる。これによって、孔部形成工程におけるエッチングによって第２層の開口部が広がる量（以後、開口部の後退量と称する）を適度なものとし、第１層の露出面積を好適なものにすることができる。したがって、孔部の側壁部への未被覆箇所の発生をより確実に防ぐことができる。また、第１層の汚染およびそれに起因する第１層と導電体層との電気的な接続不良を防止することができる。 According to the invention, after the second layer is formed of a material having a glass transition temperature of 90 ° C. or higher and 190 ° C. or lower, the second layer is subjected to a heat treatment of 100 ° C. or higher and 200 ° C. or lower. As described above, after the second layer is formed, heat treatment is performed at a temperature near the glass transition temperature of the material constituting the second layer, thereby allowing the material constituting the second layer to exhibit appropriate fluidity and surface tension. Due to the above action, an appropriate roundness can be generated at the end of the opening of the second layer. Thus, the amount of the opening of the second layer that expands by etching in the hole forming step (hereinafter referred to as the amount of recession of the opening) is made moderate, and the exposed area of the first layer is made suitable. it can. Therefore, generation | occurrence | production of the uncovered location to the side wall part of a hole can be prevented more reliably. In addition, contamination of the first layer and poor electrical connection between the first layer and the conductor layer due to the contamination can be prevented.
また本発明によれば、第２層は、開口部の端部から外周縁部に向かって、好ましくは半導体基板を臨む表面部における開口部の端部を起点として外周縁部に向かって１０μｍ以上離反する位置までの領域にわたって厚さが増加するように形成される。このことによって、孔部形成工程後における第２層の開口部の後退量を適切な値に制御することができるので、絶縁体層形成工程における第１層の露出面積を適度なものとすることができる。したがって、孔部の側壁部全体により確実に絶縁体層を形成することができるとともに、第１層の汚染およびそれに起因する第１層と導電体層との電気的な接続不良を防止することができる。 According to the invention, the second layer has a thickness of 10 μm or more from the end of the opening toward the outer periphery, preferably from the end of the opening in the surface facing the semiconductor substrate toward the outer periphery. It is formed so that the thickness increases over a region up to the position where it is separated. This makes it possible to control the receding amount of the opening of the second layer after the hole forming step to an appropriate value, so that the exposed area of the first layer in the insulator layer forming step is moderate. Can do. Therefore, it is possible to reliably form the insulator layer by the entire side wall portion of the hole, and to prevent the contamination of the first layer and the poor electrical connection between the first layer and the conductor layer resulting therefrom. it can.
また本発明によれば、第１層は、Ａｌ、Ｃｒ、Ａｕ、Ｆｅ、ＩｎおよびＮｉからなる群から選ばれる１種または２種以上を含有する金属層を含み、孔部形成工程におけるエッチングでは、ハロゲン系化合物を含むガスを用いて半導体基板をエッチングする。Ａｌ、Ｃｒ、Ａｕ、Ｆｅ、ＩｎおよびＮｉからなる群から選ばれる１種または２種以上を含有する金属層は、ハロゲン系化合物を含むガスから生じて半導体基板をエッチングする活性種として作用するラジカルには侵されない。このため、孔部形成工程におけるエッチングでは、半導体基板をエッチングするとともに第２層の開口部を広げるけれども、後退した第２層の開口部を通して露出する第１層は、前記特定の元素を含有する金属層を含むので、除去されずに残存する。したがって、本発明の半導体装置の製造方法では、第１層をマスクとして半導体基板をエッチングすることができるので、第２層の開口部の広がりに伴って半導体基板に形成される孔部の開口部が広がることを防ぎ、高い孔径精度で孔部を形成することができる。また、絶縁体層形成工程において、第１層と絶縁材料との接触領域が減少することを防ぐことができるので、孔部の側壁部に対して絶縁体層を一層確実に形成することができる。 According to the invention, the first layer includes a metal layer containing one or more selected from the group consisting of Al, Cr, Au, Fe, In, and Ni. The semiconductor substrate is etched using a gas containing a halogen compound. The metal layer containing one or more selected from the group consisting of Al, Cr, Au, Fe, In, and Ni is a radical that is generated from a gas containing a halogen compound and acts as an active species for etching a semiconductor substrate Will not be attacked. For this reason, in the etching in the hole forming step, the semiconductor substrate is etched and the opening of the second layer is expanded, but the first layer exposed through the opening of the second layer that has receded contains the specific element. Since it includes a metal layer, it remains without being removed. Therefore, in the method of manufacturing a semiconductor device according to the present invention, the semiconductor substrate can be etched using the first layer as a mask. Therefore, the opening of the hole formed in the semiconductor substrate as the opening of the second layer expands. Can be prevented, and the hole can be formed with high hole diameter accuracy. In addition, in the insulator layer forming step, it is possible to prevent the contact area between the first layer and the insulating material from decreasing, so that the insulator layer can be more reliably formed on the side wall portion of the hole. .
また本発明によれば、孔部形成工程におけるエッチングは、第２層に対する半導体基板のエッチング選択比、すなわち第２層のエッチングされる速度に対する半導体基板のエッチングされる速度の比率を２０以上５０以下に選択して行なわれる。このことによって、半導体基板に形成される孔部の深さに対する第２層の消失量を適度なものとすることができる。したがって、１００〜２００μｍ程度の深さの孔部を半導体基板に形成する場合であっても、第２層を、作業性および量産性を低下させることのない厚さ、たとえば２〜２０μｍ程度の厚さで形成することができるので、生産性を向上させることができる。また、重合体層の除去後に露出する第１層の面積を適度なものにすることができるので、孔部の側壁部全体により確実に絶縁体層を形成することができるとともに、第１層と導電体層とを電気的に接続するためのキャップ電極を第１層に充分に接するように形成することができる。これによって、導電体層と半導体基板との電気的絶縁および導電体層と第１層との電気的接続を一層確実に行なうことができる。 According to the invention, in the hole forming step, the etching selectivity of the semiconductor substrate to the second layer, that is, the ratio of the etching rate of the semiconductor substrate to the etching rate of the second layer is 20 or more and 50 or less. It is done by selecting. Thereby, the disappearance amount of the second layer with respect to the depth of the hole formed in the semiconductor substrate can be made appropriate. Therefore, even when a hole having a depth of about 100 to 200 μm is formed in the semiconductor substrate, the second layer has a thickness that does not deteriorate workability and mass productivity, for example, a thickness of about 2 to 20 μm. Thus, productivity can be improved. In addition, since the area of the first layer exposed after the removal of the polymer layer can be made moderate, the insulator layer can be reliably formed by the entire side wall of the hole, and the first layer and A cap electrode for electrically connecting the conductor layer can be formed in sufficient contact with the first layer. Thereby, electrical insulation between the conductor layer and the semiconductor substrate and electrical connection between the conductor layer and the first layer can be more reliably performed.
また本発明によれば、孔部形成工程におけるエッチングは、第２層形成後の半導体基板が載置されるチャンバの内部に、ＳＦ６を含むガス、好ましくは９０ｓｃｃｍ以上１１０ｓｃｃｍ以下の流量のＳＦ６と３０ｓｃｃｍ以上５０ｓｃｃｍ以下の流量のＡｒとを含むガスを導入し、チャンバの内部圧力を１Ｐａ以上１０Ｐａ以下に調整し、プラズマ励起用コイルに１００Ｗ以上１０００Ｗ以下のプラズマ励起用高周波電力を供給し、半導体基板に基板バイアス用高周波電力、好ましくは１０Ｗ以上１００Ｗ以下の基板バイアス用高周波電力を供給して−３００Ｖ以上−２０Ｖ以下の基板バイアス電圧を生じさせて行なわれる。このことによって、半導体基板に対して、異方性が高く、また深さがたとえば１００〜２００μｍと深い孔部を容易に形成することができる。また、半導体基板に対するエッチング速度を適度なものとし、孔部形成工程に要する時間の増加を防ぐことができる。また、半導体基板に形成される半導体素子などに対する電気的損傷を抑えることができる。また、第２層に対する熱的損傷を防ぎ、第２層の開口部の後退量を適度なものにすることができる。 Further, according to the present invention, the etching in the hole forming step is performed in the gas containing SF 6 in the chamber in which the semiconductor substrate after the second layer is formed, preferably SF 6 at a flow rate of 90 sccm or more and 110 sccm or less. And a gas containing Ar at a flow rate of 30 sccm to 50 sccm, the internal pressure of the chamber is adjusted to 1 Pa to 10 Pa, and high frequency power for plasma excitation of 100 W to 1000 W is supplied to the plasma excitation coil. A substrate bias high frequency power, preferably a substrate bias high frequency power of 10 W or more and 100 W or less is supplied to the substrate to generate a substrate bias voltage of −300 V or more and −20 V or less. This makes it possible to easily form a deep hole having a high anisotropy and a depth of, for example, 100 to 200 μm with respect to the semiconductor substrate. In addition, the etching rate for the semiconductor substrate can be made moderate, and an increase in time required for the hole forming step can be prevented. In addition, electrical damage to a semiconductor element or the like formed on the semiconductor substrate can be suppressed. In addition, thermal damage to the second layer can be prevented, and the amount of retreat of the opening of the second layer can be made moderate.
また本発明によれば、孔部形成工程における重合は、エッチング後の半導体基板が載置されるチャンバの内部にＣ４Ｆ８を含むガス、好ましくは９０ｓｃｃｍ以上１１０ｓｃｃｍ以下の流量のＣ４Ｆ８と３０ｓｃｃｍ以上５０ｓｃｃｍ以下の流量のＡｒとを含むガスを導入し、チャンバの内部圧力を１Ｐａ以上１０Ｐａ以下に調整し、プラズマ励起用コイルに１００Ｗ以上１０００Ｗ以下のプラズマ励起用高周波電力を供給し、半導体基板に基板バイアス用高周波電力、好ましくは０Ｗ以上５０Ｗ以下の基板バイアス用高周波電力を供給して−１００Ｖ以上０Ｖ以下の基板バイアス電圧を生じさせて行なわれる。このことによって、前の重合段階で形成された重合体層が除去されることを防ぐとともに、孔部の形成が進んだ際にも孔部の底部近傍の側壁部まで確実に重合体層を形成することができるので、半導体基板に対して、半導体基板の厚み方向に延びる異方性の高い孔部を形成することができる。 According to the present invention, polymerization in the hole forming step, a gas containing C 4 F 8 into the chamber of the semiconductor substrate after the etching is placed, preferably C 4 of the following flow 110sccm than 90 sccm F 8 And a gas containing Ar at a flow rate of 30 sccm to 50 sccm, the internal pressure of the chamber is adjusted to 1 Pa to 10 Pa, and high frequency power for plasma excitation of 100 W to 1000 W is supplied to the plasma excitation coil. A substrate bias high frequency power, preferably a substrate bias high frequency power of 0 W to 50 W is supplied to the substrate to generate a substrate bias voltage of −100 V to 0 V. This prevents the polymer layer formed in the previous polymerization stage from being removed, and also ensures the formation of the polymer layer up to the side wall near the bottom of the hole even when the formation of the hole progresses. Therefore, highly anisotropic holes extending in the thickness direction of the semiconductor substrate can be formed in the semiconductor substrate.
また本発明によれば、孔部形成工程におけるエッチングと重合とは、１秒間以上２０秒間以下ずつ繰返し行なわれる。このことによって、半導体基板に異方性の高い孔部を短い時間で効率的に形成することができるので、生産性を向上させることができる。また、第２層の開口部の後退量を一層好適なものにすることができるので、孔部の側壁部への絶縁体層の形成をより確実に行なうことができる。また、第１層全体が絶縁材料で覆われることなどを防ぎ、第１層と導電体層との電気的接続をより確実なものにすることができる。 According to the present invention, the etching and polymerization in the hole forming step are repeatedly performed for 1 second or more and 20 seconds or less. As a result, highly anisotropic holes can be efficiently formed in the semiconductor substrate in a short time, so that productivity can be improved. Moreover, since the amount of retreat of the opening of the second layer can be made more suitable, the insulator layer can be more reliably formed on the side wall of the hole. In addition, the entire first layer can be prevented from being covered with an insulating material, and the electrical connection between the first layer and the conductor layer can be made more reliable.
また本発明によれば、第２層は、半導体基板を臨む表面部において、開口されていない部分の面積に対する開口部の面積の比率が、０．２％以上０．５％以下になるように形成される。このことによって、孔部形成工程において、チャンバ内に発生させるプラズマの密度を高くするなどの特別な条件にすることなく、量産性に優れたエッチング速度および適切なエッチング選択比を実現し、半導体基板に対して異方性の高い孔部を形成することができる。ここで、第２層の開口部の面積とは、第２層に複数の開口部が形成される場合には、それらの開口部の面積の和のことをいう。 Further, according to the present invention, the ratio of the area of the opening to the area of the unopened portion is 0.2% or more and 0.5% or less in the surface portion facing the semiconductor substrate. It is formed. As a result, in the hole forming step, an etching rate excellent in mass productivity and an appropriate etching selection ratio can be realized without using special conditions such as increasing the density of plasma generated in the chamber. In contrast, a highly anisotropic hole can be formed. Here, the area of the opening of the second layer means the sum of the areas of the openings when a plurality of openings are formed in the second layer.
また本発明によれば、第１層は表面電極である。このことによって、表面電極の外周縁部よりも内側に位置するように孔部を形成し、該孔部の内方に導電体層を形成することができる。したがって、孔部に絶縁材料を供給する際に絶縁材料を孔部の底部に落ち込まないように保持するための層を、表面電極と別に形成する必要がない。また、導電体層を表面電極から離れた位置に形成する場合と異なり、導電体層と表面電極とを接続するための配線が不要である。したがって、生産性を向上させることができる。また、構成を簡略化することができるので、動作性能などの検査の容易な半導体装置を実現することができる。ここで、表面電極とは、半導体基板に形成される半導体素子と外部との電気的接続を取るために半導体基板の一方の表面部に積層して設けられる電極のことである。 According to the invention, the first layer is a surface electrode. This makes it possible to form a hole so as to be located inside the outer peripheral edge of the surface electrode, and to form a conductor layer inside the hole. Therefore, it is not necessary to form a layer separately from the surface electrode for holding the insulating material so as not to fall into the bottom of the hole when supplying the insulating material to the hole. Further, unlike the case where the conductor layer is formed at a position away from the surface electrode, wiring for connecting the conductor layer and the surface electrode is not necessary. Therefore, productivity can be improved. In addition, since the configuration can be simplified, a semiconductor device that can be easily inspected for operation performance and the like can be realized. Here, the surface electrode is an electrode provided on one surface portion of the semiconductor substrate in order to make electrical connection between the semiconductor element formed on the semiconductor substrate and the outside.
また本発明によれば、第２層の開口部は、半導体基板を臨む表面部における開口部の端部が第１層の外周縁部から２０μｍ以上内側に位置するように形成される。このことによって、絶縁体層形成工程において露出する表面電極の面積を確保して孔部の側壁部への絶縁体層の形成を一層確実に行なうことができるとともに、第２層の除去後に露出する表面電極の面積を確保してキャップ電極による第１層と導電体層との電気的接続をより確実に行なうことができる。 According to the invention, the opening portion of the second layer is formed so that the end portion of the opening portion on the surface portion facing the semiconductor substrate is located 20 μm or more inside from the outer peripheral edge portion of the first layer. As a result, the area of the surface electrode exposed in the insulator layer forming step can be secured, and the insulator layer can be more reliably formed on the side wall of the hole, and exposed after the removal of the second layer. The area of the surface electrode can be secured, and the first layer and the conductor layer can be more reliably electrically connected by the cap electrode.
また本発明によれば、第２層はレジストで形成され、第２層の開口部は、略円形状であって、第２層の半導体基板を臨む表面部における開口部の端部の直径が５μｍ以上２００μｍ以下になるように形成される。このことによって、第２層に対して開口部を容易に形成することができる。また、特別な装置を用いることなく、半導体基板に安定して異方性の高い孔部を形成することができる。本発明において、略円形状とは、円形状を含む。 According to the invention, the second layer is formed of a resist, the opening of the second layer is substantially circular, and the diameter of the end of the opening in the surface portion facing the semiconductor substrate of the second layer is It is formed to be 5 μm or more and 200 μm or less. Thereby, an opening can be easily formed in the second layer. Further, a highly anisotropic hole can be stably formed in the semiconductor substrate without using a special apparatus. In the present invention, the substantially circular shape includes a circular shape.
図１は、本発明の実施の一態様である半導体装置の製造方法によって製造される半導体装置を備える積層型半導体モジュール１０の構成を簡略化して示す断面図である。積層型半導体モジュール１０は、配線基板１１と、本実施態様によって得られる複数の半導体装置１とを備える。積層型半導体モジュール１０は、本実施の形態では３個の半導体装置１ａ〜１ｃを備え、これらが配線基板１１の配線１２が形成される表面部に積み重ねられて成る。以後、３個の半導体装置１ａ〜１ｃを個々に示す場合以外は、アルファベットを省略して半導体装置１と記載する。また、半導体装置１ａ〜１ｃに共通する部材を示す場合にも同様にアルファベットを省略して記載する。半導体装置１および配線基板１１は、半導体装置１に備わるバンプ電極１６によって互いに電気的に接続されている。
FIG. 1 is a cross-sectional view showing a simplified configuration of a
半導体装置１は、半導体基板２１と、半導体基板２１の一方の表面部に設けられる表面絶縁膜２２および表面電極２３と、半導体基板２１をその厚み方向に貫通するように設けられる貫通配線４０と、貫通配線４０を囲繞するように設けられ、貫通配線４０と半導体基板２１とを電気的に絶縁する側壁絶縁膜２８と、表面電極２３および貫通配線４０に接するように設けられ、表面電極２３と貫通配線４０とを電気的に接続するキャップ電極３１と、半導体基板２１の他方の表面部に設けられる裏面絶縁膜１３、裏面配線１４およびバンプ電極１６とを含んで構成される。貫通配線４０は、半導体基板２１を貫通する貫通孔２０の内方に設けられ、側壁絶縁膜２８は、貫通孔２０の側壁部、すなわち貫通孔２０の軸線に対して交差する方向に臨む半導体基板２１の表面部に設けられる。バンプ電極１６は、裏面配線１４を介して貫通配線４０に電気的に接続される。図１では、図が錯綜して理解が困難になるので、貫通配線４０とキャップ電極３１とを一体的に示すけれども、これらは実際には後述するように別々の工程で作製される。
The semiconductor device 1 includes a
半導体基板２１の一方の表面部には、図示しない半導体素子を含む半導体回路が形成されている。なお、半導体素子は、半導体基板２１の一方の表面部から半導体基板２１の厚み方向に延びるように形成されてもよい。表面電極２３は、半導体回路に電気的に接続されるように設けられ、半導体回路と外部装置との接続端子として機能する。半導体基板２１の一方の表面部には、表面電極２３に電気的に接続される図示しない配線部を保護するための絶縁膜が設けられてもよい。表面電極２３の貫通配線４０を臨む側と反対側の端部には、キャップ電極３１に接しない部分の表面電極２３を保護するための端部絶縁膜１５が設けられる。端部絶縁膜１５は設けられなくてもよい。表面絶縁膜２２は、半導体回路を覆うように設けられ、半導体回路の保護膜として機能する。表面絶縁膜２２は、半導体基板２１と表面電極２３との間にも設けられるけれども、図１では図が錯綜して理解が困難になるので記載を省略する。また、表面絶縁膜２２と端部絶縁膜１５とは、図１では一体的に示されるけれども、実際には別々の工程で作製される。
A semiconductor circuit including a semiconductor element (not shown) is formed on one surface portion of the
以下、本実施態様による半導体装置の製造方法を説明する。図２〜図６および図８Ａ〜図１６は、本実施態様による半導体装置１の製造における各工程の状態を簡略化して示す図である。図２〜図６および図８Ａ〜図１６では、図１に示す半導体装置１の貫通配線４０が形成される部分を拡大して示す。なお、図２〜図６、図８Ａ〜図１４および図１６は、半導体基板２１の厚み方向に平行な仮想平面における断面図であり、図１５は、半導体基板２１の一方の表面部側から厚み方向に向かって見た平面図である。半導体装置の製造に用いられる半導体基板の形態は、一般には、デバイスチップ複数個を含む半導体ウエハであるけれども、特に限定されることなく、半導体ウエハを個片化したチップ形態であってもよい。本実施態様においては、上記の両者を特に区別することなく、半導体基板と称することにする。
Hereinafter, a method for manufacturing a semiconductor device according to this embodiment will be described. 2 to 6 and FIGS. 8A to 16 are views showing the states of the respective steps in the manufacture of the semiconductor device 1 according to the present embodiment in a simplified manner. 2 to 6 and FIGS. 8A to 16 show an enlarged portion where the through
図２は、表面絶縁膜２２および表面電極２３を形成した状態を示す図である。半導体基板２１の一方の表面部に図示しない半導体素子および半導体回路を形成した後、半導体回路を覆うように表面絶縁膜２２を形成する。半導体基板２１は、たとえば単結晶ケイ素からなり、その面方位は特に限定されるものではない。表面絶縁膜２２は、たとえば二酸化ケイ素で形成される。
FIG. 2 is a diagram showing a state in which the
次いで、表面絶縁膜２２の一方の表面部、すなわち表面絶縁膜２２の半導体基板２１に接する側と反対側の表面部に、第１層である表面電極２３を形成する。この工程が第１層形成工程に相当する。表面電極２３は、単層膜または多層膜のいずれであってもよい。本実施の形態では、表面電極２３は、単層である場合には該層が、また多層である場合には少なくとも１つの層が、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、鉄（Ｆｅ）、インジウム（Ｉｎ）およびニッケル（Ｎｉ）からなる群から選択される１種または２種以上の元素を含有する金属層、好ましくはＡｌを含む金属層で形成される。Ａｌを含む金属層は、電気伝導性に優れるとともに比較的簡単にスパッタ成膜することができ、また後述するように、単結晶ケイ素などのケイ素からなる半導体基板２１のドライエッチングで用いるラジカルによってエッチングされないので、表面電極２３を構成する層として特に望ましい。
Next, a
本実施態様による半導体装置の製造方法で製造される半導体装置１において、表面電極２３の構成について例示すると、たとえば表面電極２３は、表面絶縁膜２２に接する側から外方へ向かって、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム−銅（ＡｌＣｕ）合金、ＴｉＮの４層が順次積層されて成る多層膜で形成される。表面電極２３は、本実施の形態では正方形状であり、その大きさは、たとえば一辺が１１５μｍである。表面電極２３の形状は、正方形状に限定されず、たとえば長方形状、円形状などであってもよい。また、表面電極２３の寸法も前述の値に限定されず、広い範囲から適宜選択することができる。
In the semiconductor device 1 manufactured by the method for manufacturing a semiconductor device according to the present embodiment, the configuration of the
図３は、レジストパターン２４を形成した状態を示す図である。半導体基板２１の表面絶縁膜２２および表面電極２３が形成された表面部側に、フォトレジスト液を塗布してレジスト層を形成し、レジスト層に対して露光および現像を行った後、ハードベークを行なうことによって、貫通孔２０となる後述する図９に示す孔部２５の形成位置に対応する位置にレジスト開口部２４ａを有するレジストパターン２４を形成する。この工程が第２層形成工程であり、レジストパターン２４が第２層を構成する。本実施の形態では、レジスト開口部２４ａは、表面電極２３の外周縁部よりも内側の部分に形成される。レジストパターン２４は、半導体基板２１を臨む表面部におけるレジスト開口部２４ａの端部が、表面電極２３の外周縁部から２０μｍ以上内側に位置するように形成されることが好ましい。この理由については後述する。
FIG. 3 is a view showing a state in which the resist
レジスト開口部２４ａは、本実施の形態では円形状であり、その直径Ｒ１はたとえば７５μｍである。なお、本実施の形態では、レジスト開口部２４ａは、レジストパターン２４が形成された時点ではレジストパターン２４の厚み方向に一様な形状に形成されるので、レジスト開口部２４ａの直径はレジストパターン２４の厚み方向に一様になる。レジスト開口部２４ａの形状は、円形状に限定されず、正方形状、長方形状などの矩形状などであってもよい。また、レジスト開口部２４ａの寸法も前述の値に限定されず、広い範囲から適宜選択することができる。
The resist
ただし、本実施の形態のようにレジスト開口部２４ａが円形状である場合には、その直径Ｒ１は、５μｍ以上２００μｍ以下であることが好ましく、より好ましくは１０μｍ以上１００μｍ以下である。レジスト開口部２４ａの直径Ｒ１を前記範囲に選択することによって、レジストパターン２４を容易に形成することができるので、解像度が高くない安価なレジストを使用することができる。また、レジスト層のフォトリソグラフィに用いる露光機についても、最先端の、たとえばナノメートルのオーダーまでパターニング可能なものは必要でなく、マイクロメートルのオーダーまでパターニングすることのできる数世代前の装置を使用することができる。また、後述する孔部形成工程においても、通常のドライエッチング装置を用いて、異方性の高い孔部２５を安定して形成することができる。したがって、製造原価を低減することができる。なお、レジスト開口部２４ａの直径がレジストパターン２４の厚み方向に一様でない場合には、直径が最も小さくなる部分の直径を前記範囲に選択することが好ましい。
However, when the resist
レジストパターン２４の開口率、すなわちレジストパターン２４の開口されていない部分の面積に対するレジスト開口部２４ａの面積の比率は、０．２％以上０．５％以下であることが好ましい。これによって、後述する孔部形成工程において、プラズマ密度を上げるなどの特別な条件を用いることなく通常の条件下で、一般的なドライエッチング装置およびレジスト材料などを用いて、量産性に優れるエッチング速度で、かつ適切なエッチング選択比を実現し、異方性の高い孔部２５を形成することができる。レジストパターン２４の開口率が０．５％を超えると、孔部形成工程におけるエッチング速度が遅くなるので、量産性を確保するためにチャンバ内のプラズマ密度を上げるなどの方策が必要になる。また、エッチング選択比が不充分となり、孔部２５の異方性が低下する恐れがある。レジストパターン２４の開口率が０．２％未満であると、エッチング速度が速くなりすぎるとともに、レジストパターン２４に対する半導体基板２１のエッチング選択比が大きくなりすぎ、レジストパターン２４の後退量が少なくなる恐れがある。また、エッチング選択比を適正な範囲にするために、孔部形成工程における各種条件をレジストパターン２４の開口率に応じて微調整することが必要になる。なお、レジスト開口部２４ａの直径がレジストパターン２４の厚み方向に一様でない場合には、直径が最も小さくなる部分における開口率、たとえば後述する図４に示すレジストパターン２４では半導体基板２１を臨む表面部側における開口率を前記範囲に選択することが好ましい。
The opening ratio of the resist
レジストパターン２４の開口率は、半導体基板２１の一方の表面部の面積、形成される表面電極２３の個数などに応じて、レジスト開口部２４ａの寸法を適宜選択することによって調整することができる。たとえば、１枚の半導体基板２１すなわち１デバイスチップ当たりの表面電極２３の数が１６であり、チップ面積が２０ｍｍ２程度である場合には、直径７５μｍの円形状のレジスト開口部２４ａを有するレジストパターン２４を形成することによって、レジストパターン２４の開口率を０．３％程度にすることができる。
The aperture ratio of the resist
レジストパターン２４を形成するためのフォトレジスト液としては、ポジ型レジストおよびネガ型レジストのいずれを用いてもよい。ポジ型レジストとしては、たとえばノボラック・ジアゾナフトキノン系のものが挙げられる。フォトレジスト液は、たとえばスピンコート法を用いて半導体基板２１に塗布される。レジストパターン２４の厚さｄ１は、たとえば８μｍ程度である。
As a photoresist solution for forming the resist
図４は、レジストパターン２４に対して加熱処理を施した後の状態を示す図である。前述のようにしてレジストパターン２４を形成した後、形成されたレジストパターン２４に対して加熱処理を施す加熱処理工程を行なう。これによって、レジストパターン２４のレジスト開口部２４ａの周縁部分、すなわちレジストパターン２４の内周縁部が曲面状になり、レジストパターン２４のレジスト開口部２４ａの端部から外周縁部に向かって厚さが増加する領域が形成される。
FIG. 4 is a diagram illustrating a state after the heat treatment is performed on the resist
この厚さが増加する領域は、レジストパターン２４の半導体基板２１を臨む表面部におけるレジスト開口部２４ａの端部を起点として、レジストパターン２４の外周縁部に向かって１０μｍ以上離反する位置まで形成されることが好ましい。すなわち、厚さが増加する領域の幅Ａは、１０μｍ以上であることが好ましく、より好ましくは１０μｍ以上１５μｍ以下である。これによって、後述する孔部形成工程において、レジストパターン２４のレジスト開口部２４ａの後退量を適切な範囲とし、レジスト開口部２４ａを適度に広げることができる。
The region where the thickness increases is formed from the end of the resist
レジストパターン２４に対する加熱処理の温度は、レジストパターン２４を構成する材料のガラス転移温度よりも少し高い温度であることが好ましい。具体的には、レジストパターン２４を構成する材料のガラス転移温度が９０℃以上１９０℃以下である場合、レジストパターン２４への加熱処理温度は、１００℃以上２００℃以下であることが好ましく、より好ましくは１２０℃以上１５０℃以下である。このようにレジスト材料のガラス転移温度に近い温度範囲でレジストパターン２４に加熱処理を施すことによって、レジストパターン２４に流動性が発現し、表面張力の作用によって、レジストパターン２４の角状の内周縁部が丸くなり、レジストパターン２４のレジスト開口部２４ａの周縁部分が図４に示すように曲面状になる。
The temperature of the heat treatment for the resist
レジストパターン２４に対する加熱処理は、ホットプレートを用いて行なうことが好ましい。ホットプレートを用いることによって、レジストパターン２４が形成された半導体基板２１を、加熱されたホットプレート上に載せて加熱するという簡便な方法でレジストパターン２４に対する加熱処理を行なうことができる。この場合、ホットプレートの加熱温度がレジストパターン２４に対する加熱処理温度に相当する。たとえば、レジストパターン２４を前述のノボラック・ジアゾナフトキノン系のポジ型レジストで形成する場合には、１４０℃程度に加熱されたホットプレートに半導体基板２１を載せて２分間程度加熱することによって、レジスト開口部２４ａの周縁部分を図４に示すような曲面形状にすることができる。レジストパターン２４に対する加熱処理時間は、１分間以上３分間以下であることが好ましい。これによって、レジスト開口部２４ａの周縁部分を適度な曲面状に形成することができる。
The heat treatment for the resist
なお、本実施の形態とは異なるけれども、前述の厚さが増加する領域は、レジストパターン２４のレジスト開口部２４ａの周縁部分をテーパ状にすることによって形成してもよい。この場合、たとえばポジ型レジストを用いてレジスト層を形成し、レジスト層に対する露光時に、露光光として直進光ではなく若干拡散された光を使用してレジスト層の厚み方向の露光量を異ならせることによって、現像後において、レジストパターン２４のレジスト開口部２４ａの周縁部分をテーパ形状とすることができる。
Although different from the present embodiment, the above-described region where the thickness increases may be formed by tapering the peripheral portion of the resist
図５は、表面電極２３をエッチングした後の状態を示す図である。前述のようにしてレジストパターン２４のレジスト開口部２４ａの周縁部分を曲面状に形成した後、レジストパターン２４をマスクとして表面電極２３のエッチングを行なう。これによって、レジストパターン２４のレジスト開口部２４ａを通して露出する部分の表面電極２３が除去され、レジストパターン２４のレジスト開口部２４ａを通して表面絶縁膜２２が露出する。
FIG. 5 is a view showing a state after the
表面電極２３のエッチングは、ドライエッチングおよびウエットエッチングのいずれで行なってもよい。ただし、表面電極２３がＡｌを含有する金属層を含む場合、ドライエッチングでは、有害な塩素系のガスを用いる必要があるので、ウエットエッチングで行なうことが好ましい。ウエットエッチングに使用するエッチング液は、表面電極２３を構成する材料に応じて選択される。たとえば、ＡｌＣｕ合金膜の除去には、リン酸、酢酸および硝酸の混合水溶液などを用いることができ、Ｔｉ膜およびＴｉＮ膜の除去には、過酸化水素とフッ酸との混合液などを用いることができる。また、ＴｉＮ膜の除去には、水酸化ナトリウム（ＮａＯＨ）と、過酸化水素（Ｈ２Ｏ２）と、ニトロベンゼンスルホン酸ナトリウムなどの有機化合物との混合水溶液を用いることもできる。
Etching of the
図６は、表面絶縁膜２２を除去して半導体基板２１を露出させた状態を示す図である。前述のようにして表面電極２３をエッチングした後、レジスト開口部２４ａを通して露出する部分の表面絶縁膜２２の除去を行う。表面絶縁膜２２の除去は、ドライエッチング、ウエットエッチングなどの公知の手法で実現することができる。たとえば、表面絶縁膜２２が二酸化ケイ素で形成される場合には、フッ酸緩衝溶液を用いたウエットエッチングなどが好適に用いられる。表面絶縁膜２２の除去によって、レジスト開口部２４ａを通して半導体基板２１が露出される。本実施の形態では、以上に述べた表面電極２３のエッチング工程および表面絶縁膜２２の除去工程が基板露出工程に相当する。
FIG. 6 is a view showing a state in which the
次に、半導体基板２１に後述する図９に示す孔部２５を形成する孔部形成工程を行なう。本実施の形態では、エッチングと重合とを繰返し行なうタイムモジュレーション法、具体的にはドライエッチングによるタイムモジュレーション法を用いて、孔部２５を形成する。ドライエッチングによるタイムモジュレーション法を用いることによって、レジストパターン２４のレジスト開口部２４ａおよび表面電極２３の開口部の寸法に対して深い、すなわち異方性の高い孔部２５を、半導体基板２１の結晶方位などに関係なく形成することができる。
Next, a hole forming process for forming
半導体基板２１への孔部２５の形成は、たとえば図７に示すドライエッチング装置５０を用いて行なうことができる。図７は、孔部２５の形成に好適に用いられるドライエッチング装置５０の構成を簡略化して示す側面図である。ドライエッチング装置５０は、プロセスチャンバ（以後、単にチャンバと称する）５１と、チャンバ５１に接続される真空ポンプ５２およびガス導入路５３とを含む。チャンバ５１の内部には、基板ステージ５４が設けられる。基板ステージ５４には、図示しない基板ステージ電極が設けられ、この基板ステージ電極にコンデンサ５５を介して基板バイアス用高周波（Rad io Frequency；略称ＲＦ）電源５６が電気的に接続されている。チャンバ５１の上方には、チャンバ５１の内部に導入されるガスからプラズマを発生させるためのプラズマ励起用コイル５７が設けられる。プラズマ励起用コイル５７には、プラズマ励起用ＲＦ電源５８が電気的に接続されている。
Formation of the
基板ステージ５４には、図示しない液体流路が形成されており、この液体流路に液体を流すことによってプロセス中に基板ステージ５４を冷却することができる。基板ステージ５４の半導体基板２１が載置される側の表面部には、図示しないヘリウム（Ｈｅ）ガスの放出口が形成されており、基板ステージ５４と半導体基板２１との熱的接触が行えるようになっている。したがって、基板ステージ５４と半導体基板２１との間隙をＨｅガスで満たした状態で、基板ステージ５４の液体流路に液体を流して基板ステージ５４を冷却することによって、プロセス中に基板ステージ５４に載置される半導体基板２１を冷却することができる。
A liquid flow path (not shown) is formed in the
図８Ａおよび図８Ｂは、孔部２５を形成する様子を段階的に示す図である。図８Ａ（ａ）は、１回目のエッチング後の状態を示す図である。ドライエッチング装置５０を用いて孔部２５の形成を行なう場合、まず、前述の図６に示す表面絶縁膜２２のエッチングまでが終了した半導体基板２１を基板ステージ５４に載置し、真空ポンプ５２で真空引きを行う。チャンバ５１の内部圧力が１０−３〜１０−４Ｐａのオーダーになるまで真空引きを行った後、ガス導入路５３を介してチャンバ５１に接続されるガス供給源５９から、チャンバ５１の内部に半導体基板２１のエッチングのためのエッチングガスを導入する。
FIG. 8A and FIG. 8B are diagrams showing how the
エッチングガスとしては、ハロゲン系化合物を含むガスが好適に用いられる。ハロゲン系化合物としては、フッ素、塩素、臭素などのハロゲン系元素を含む公知の化合物を用いることができ、具体的には、ＳＦ６、ＣＦ４、ＮＦ３などのフッ化物、Ｃｌ２、ＣＣｌ４などの塩化物、ＣＢｒＦ３などが挙げられる。この中でも、フッ化物が好ましく、ＳＦ６（六フッ化硫黄）が特に好ましい。エッチングガスは、ハロゲン系化合物とともに、アルゴン（Ａｒ）などの希ガスを含むことが好ましく、特に好ましいエッチングガスとしては、ＳＦ６とＡｒとを含むガスが挙げられる。 As the etching gas, a gas containing a halogen compound is preferably used. As the halogen compounds, known compounds containing halogen elements such as fluorine, chlorine and bromine can be used. Specifically, fluorides such as SF 6 , CF 4 and NF 3 , Cl 2 and CCl 4 And chlorides such as CBrF 3 . Among these, fluoride is preferable, and SF 6 (sulfur hexafluoride) is particularly preferable. The etching gas preferably contains a rare gas such as argon (Ar) together with the halogen-based compound, and a particularly preferable etching gas includes a gas containing SF 6 and Ar.
ＳＦ６とＡｒとを含むガスを用いる場合、ＳＦ６の流量は、たとえば約１００ｓｃｃｍであり、Ａｒの流量はたとえば約４０ｓｃｃｍ程度である。ＳＦ６の流量は、９０ｓｃｃｍ以上１１０ｓｃｃｍ以下であることが好ましく、Ａｒの流量は、３０ｓｃｃｍ以上５０ｓｃｃｍ以下であることが好ましい。ＳＦ６の流量が１１０ｓｃｃｍを超えると、エッチング速度が速くなりすぎて制御がしにくくなる。特に半導体基板２１上の位置に依存する僅かなプラズマの不均一によっても大きな速度差が生じて、面内バラツキを抑えることが困難になる。ＳＦ６の流量が９０ｓｃｃｍ未満であると、エッチング速度が低下して生産性が悪くなる恐れがある。さらには、半導体基板材料に化学的に作用するラジカル量が減少するので、エッチング選択比を大きく保てなくなる可能性がある。Ａｒの流量が５０ｓｃｃｍを超えると、イオン量の増加により、物理的なエッチング現象（いわゆるスパッタリング現象）が優勢になるため、エッチング選択比の低下の恐れがある。Ａｒの流量が３０ｓｃｃｍ未満であると、物理的エッチング量の減少により、レジストパターン２４のレジスト開口部２４ａの後退量が十分でなくなる可能性がある。
When a gas containing SF 6 and Ar is used, the flow rate of SF 6 is about 100 sccm, for example, and the flow rate of Ar is about 40 sccm, for example. The flow rate of SF 6 is preferably 90 sccm or more and 110 sccm or less, and the flow rate of Ar is preferably 30 sccm or more and 50 sccm or less. If the flow rate of SF 6 exceeds 110 sccm, the etching rate becomes too fast and control becomes difficult. In particular, even a slight plasma non-uniformity depending on the position on the
なお、本明細書中において、ｓｃｃｍとは、１ａｔｍ（１０１３ｈＰａ）、温度２５℃において測定される１分間当たりの流量（ｃｍ３）を表す。たとえば、１ｓｃｃｍは、１ａｔｍ、温度２５℃における１分間当たりの流量が１ｃｍ３であることを表す。 In the present specification, sccm represents a flow rate (cm 3 ) per minute measured at 1 atm (1013 hPa) and a temperature of 25 ° C. For example, 1 sccm represents that the flow rate per minute at 1 atm and the temperature of 25 ° C. is 1 cm 3 .
エッチングガスを前述の流量で導入しながら、真空ポンプ５２に連結される図示しない排気用配管のバルブ開度を調整することによって、チャンバ５１の内部圧力を調整する。このときのチャンバ５１内の圧力は、たとえば約５〜６Ｐａ程度に選択される。チャンバ５１の内部圧力は、１Ｐａ以上１０Ｐａ以下であることが好ましく、より好ましくは４Ｐａ以上７Ｐａ以下である。チャンバ５１の内部圧力が１０Ｐａを超えると、チャンバ５１内に発生するラジカルおよびイオンの総量が多くなりすぎ、半導体基板２１の等方性エッチングが進行し、孔部２５の高異方性が保てなくなる恐れがある。チャンバ５１の内部圧力が１Ｐａ未満であると、チャンバ５１内に発生するラジカルおよびイオンの総量が少なくなりすぎ、エッチング速度が低下し、深い孔部２５を形成することが困難になる。
The internal pressure of the
チャンバ５１内の圧力を前記範囲に調整しながら、プラズマ励起用ＲＦ電源５８からプラズマ励起用コイル５７にプラズマ励起用ＲＦ電力を供給することによって、チャンバ５１内のガスに電圧を印加してプラズマを発生させる。それとともに、基板バイアス用ＲＦ電源５６から基板ステージ５４の基板ステージ電極に基板バイアス用ＲＦ電力を供給し、基板ステージ５４を負に帯電させる。これによって、半導体基板２１に基板バイアス用ＲＦ電力を供給し、半導体基板２１とチャンバ５１内のプラズマとの間に電位差（以後、基板バイアス電圧と称する）を生じさせ、チャンバ５１内に発生したイオンにエネルギーを与えることができる。
The plasma excitation RF power is supplied from the plasma excitation
以上のようにして、チャンバ５１内に導入されるガスのプラズマからラジカルとイオンとを発生させ、ラジカルによる化学反応とイオンによる物理的衝撃とによって、半導体基板２１に対するエッチングを進行させる。このとき、イオンは、半導体基板２１に生じる基板バイアス電圧によってエネルギーを得て半導体基板２１に衝突することで、ラジカルによる化学反応を援助する働きをする。以上のようにして１回目のエッチングを行なうことによって、図８Ａ（ａ）に示すように、半導体基板２１に孔部２５ａが形成される。
As described above, radicals and ions are generated from the plasma of the gas introduced into the
エッチングの際にプラズマ励起用コイル５７に供給されるプラズマ励起用ＲＦ電力は、たとえば５００Ｗ程度に選択される。プラズマ励起用ＲＦ電力は、１００Ｗ以上１０００Ｗ以下であることが好ましく、より好ましくは４００Ｗ以上６００Ｗ以下である。プラズマ励起用ＲＦ電力が１０００Ｗを超えると、チャンバ５１内に発生するラジカルおよびイオンの総量が多くなりすぎる他、チャンバ５１内の温度の上昇も起こることから、半導体基板２１の等方性エッチングが進行し、孔部２５の高異方性が保てなくなる恐れがある。プラズマ励起用ＲＦ電力が１００Ｗ未満であると、ラジカルおよびイオンの総量が少なすぎるため、エッチング速度が著しく遅くて生産性が良くないという問題がある。
The RF power for plasma excitation supplied to the
基板バイアス電圧は、たとえばマイナス（−）１００Ｖ程度に選択される。基板バイアス電圧は、マイナス（−）３００Ｖ以上マイナス（−）２０Ｖ以下であることが好ましく、より好ましくは−１２０Ｖ以上−６０Ｖ以下である。基板バイアス電圧が−３００Ｖ未満、すなわち−３００Ｖよりも負に大きいと、半導体基板２１へのイオンの入射エネルギーが大きく、このことからレジストの減少量が増えるため、エッチング選択比が小さくなる他、電荷による半導体回路の損傷が発生する恐れもある。基板バイアス電圧が−２０Ｖを超える、すなわち−２０Ｖよりも正に大きいと、イオンの入射エネルギーが小さすぎてエッチング速度が遅くなり、生産性が悪くなる。また、レジストの減少量も少なくなるので、レジスト開口部２４ａの後退量が十分でなくなる恐れもある。
The substrate bias voltage is selected to be, for example, about minus (−) 100V. The substrate bias voltage is preferably minus (−) 300V or more and minus (−) 20V or less, more preferably −120V or more and −60V or less. If the substrate bias voltage is less than −300 V, that is, negatively larger than −300 V, the incident energy of ions to the
基板バイアス電圧は、たとえば、基板ステージ５４の基板ステージ電極に供給される基板バイアス用ＲＦ電力の量を調整することによって調整することができる。たとえば、２０Ｗ程度の基板バイアス用ＲＦ電力を基板ステージ電極に供給することによって、−１００Ｖ程度の基板バイアス電圧を発生させることができる。
The substrate bias voltage can be adjusted, for example, by adjusting the amount of substrate bias RF power supplied to the substrate stage electrode of the
基板バイアス用ＲＦ電力は、たとえば２０Ｗ程度に選択される。基板バイアス用ＲＦ電力は、１０Ｗ以上１００Ｗ以下であることが好ましく、より好ましくは１５Ｗ以上２５Ｗ以下である。基板バイアス用ＲＦ電力が１００Ｗを超えると、プラズマから飛来するイオンのエネルギーが大きくなりすぎ、プラズマ中のラジカルによる化学エッチング効果よりもイオンの衝突による物理エッチング効果が著しく優勢になり、孔部形成工程後におけるレジストパターン２４のレジスト開口部２４ａの後退量が大きくなりすぎる恐れがある。また、半導体基板２１に形成された半導体素子に対する電気的損傷、レジストパターン２４に対する熱的損傷が生じる恐れがある。基板バイアス用ＲＦ電力が１０Ｗ未満であると、半導体基板２１に対するエッチング速度が小さくなりすぎ、孔部２５の形成に要する時間が増加するという問題が生じる。
The substrate bias RF power is selected to be about 20 W, for example. The substrate bias RF power is preferably 10 W or more and 100 W or less, more preferably 15 W or more and 25 W or less. When the substrate bias RF power exceeds 100 W, the energy of ions flying from the plasma becomes too large, and the physical etching effect due to ion collision becomes significantly more dominant than the chemical etching effect due to radicals in the plasma, and the hole forming step. There is a possibility that the amount of retreat of the resist
プラズマ励起用ＲＦ電力および基板バイアス用ＲＦ電力の周波数は、たとえば１３．５６ＭＨｚである。プラズマ励起用ＲＦ電力および基板バイアス用ＲＦ電力の周波数は、いずれも、１ＭＨｚ以上３０００ＭＨｚ以下であることが好ましい。 The frequency of the RF power for plasma excitation and the RF power for substrate bias is, for example, 13.56 MHz. The frequencies of the RF power for plasma excitation and the RF power for substrate bias are preferably 1 MHz to 3000 MHz.
基板バイアス用ＲＦ電力は、半導体基板２１の直径４インチ（約１０１．６ｍｍ）以上、１２インチ（約３０４．８ｍｍ）以下の円形領域に供給することが好ましい。基板バイアス用ＲＦ電力の供給される円形領域の直径が１２インチ（約３０４．８ｍｍ）を超えると、プラズマの均一性を保つことが困難なため、エッチング形状にバラツキが生じる可能性がある。基板バイアス用ＲＦ電力の供給される円形領域の直径が４インチ（約１０１．６ｍｍ）未満であると、用いることのできる半導体基板２１の大きさ（ウエハサイズ）が小さく、１回あたりのプロセスで得られる半導体装置の数が少なくなり、生産性に問題がある。
The substrate bias RF power is preferably supplied to a circular region of the
基板バイアス用ＲＦ電力の供給範囲の調整は、基板ステージ電極の寸法を調整することによって行なうことができる。たとえば、基板ステージ５４に直径６インチ（約１５２．４ｍｍ）程度の円形状の基板ステージ電極を設け、この基板ステージ電極に基板バイアス用ＲＦ電力を供給することによって、半導体基板２１の直径６インチ（約１５２．４ｍｍ）程度の円形領域に対して基板バイアス用ＲＦ電力を供給することができる。
The supply range of the substrate bias RF power can be adjusted by adjusting the dimensions of the substrate stage electrode. For example, a circular substrate stage electrode having a diameter of about 6 inches (about 152.4 mm) is provided on the
１回のエッチング時間は、たとえば４秒間程度に選択される。１回のエッチング時間は、１秒間以上２０秒間以下であることが好ましく、より好ましくは３秒間以上８秒間以下である。１回のエッチング時間が２０秒間を超えると、半導体基板２１の等方性エッチング、すなわち半導体基板２１の厚み方向に垂直な方向のエッチングが進行し、異方性の高い孔部２５の形成が困難になる。１回のエッチング時間が１秒間未満であると、所望の深さの孔部２５を形成するために必要なエッチングと重合との繰返し回数が多くなりすぎ、孔部２５を形成する孔部形成工程に要する時間が増加する。また、チャンバ５１内のガスの切換え、プラズマ励起用ＲＦ電源５８、基板バイアス用ＲＦ電源５６などの電源の出力量の高速切換えに起因して、装置各部の寿命が短くなる恐れがある。
One etching time is selected to be about 4 seconds, for example. The etching time for one time is preferably 1 second or more and 20 seconds or less, more preferably 3 seconds or more and 8 seconds or less. If the etching time for one time exceeds 20 seconds, isotropic etching of the
以上のようにして１回目のエッチングを行なった後、孔部２５の側壁部などにポリマ膜２６を付着させる重合段階に進む。重合段階では、エッチング段階の条件から、チャンバ５１内に導入するガスの種類、ガスの流量、チャンバ５１の内部圧力、プラズマ励起用電力および基板バイアス用電力のうちの少なくともいずれか１種類を変化させることによって重合を実施する。本実施の形態では、まず、エッチング段階でチャンバ５１内に導入していたガスを速やかに排出させ、別のガスに切換える。重合段階で使用するガスとしては、Ｃ４Ｆ８、Ｃ３Ｆ８、ＣＨＦ３などのフッ素系ガスを１種または２種以上含むガス、好ましくはＣ４Ｆ８（八フッ化シクロブタン）を含むガスが好適に用いられる。これらのガスは、Ａｒとともに使用されることが好ましく、Ｃ４Ｆ８とＡｒとを含むガスが特に好適に用いられる。
After performing the first etching as described above, the process proceeds to a polymerization stage in which the
Ｃ４Ｆ８とＡｒとを含むガスを用いる場合、Ｃ４Ｆ８の流量はたとえば約１００ｓｃｃｍであり、Ａｒの流量はたとえば約４０ｓｃｃｍである。Ｃ４Ｆ８の流量は、９０ｓｃｃｍ以上１１０ｓｃｃｍ以下であることが好ましく、Ａｒの流量は、３０ｓｃｃｍ以上５０ｓｃｃｍ以下であることが好ましい。Ｃ４Ｆ８の流量が１１０ｓｃｃｍを超えると、ポリマ膜２６の形成速度が速くなり制御がしにくくなる。特に半導体基板２１上の位置に依存する僅かなプラズマの不均一によっても大きな速度差が生じて、面内バラツキを抑えることが困難になる。Ｃ４Ｆ８の流量が９０ｓｃｃｍ未満であると、ポリマ膜２６の形成が十分に行えないので、等方性エッチングが進行しやすくなり、高異方性の孔部形成が困難となる。Ａｒの流量が５０ｓｃｃｍを超えると、イオン量の増加により、物理的なエッチング現象（いわゆるスパッタリング現象）が優勢になるため、生成されたポリマ膜２６が弾き飛ばされやすくなり、結局は、高異方性の孔部形成ができなくなるという問題が生じる恐れがある。Ａｒの流量が３０ｓｃｃｍ未満であると、プラズマの発生が不安定になり、短い時間において安定したプラズマ放電ができず、結局は、孔部形状を安定に保ちながら生産し続ける上での障害となる。
When a gas containing C 4 F 8 and Ar is used, the flow rate of C 4 F 8 is, for example, about 100 sccm, and the flow rate of Ar is, for example, about 40 sccm. The flow rate of C 4 F 8 is preferably 90 sccm or more and 110 sccm or less, and the flow rate of Ar is preferably 30 sccm or more and 50 sccm or less. When the flow rate of C 4 F 8 exceeds 110 sccm, the formation speed of the
これらのガスを前述の流量で導入しながら、真空ポンプ５２に連結される図示しない排気用配管のバルブ開度を調整することによって、チャンバ５１の内部圧力を調整する。このときのチャンバ５１の内部圧力は、たとえば約６〜７Ｐａに選択される。チャンバ５１の内部圧力は、１Ｐａ以上１０Ｐａ以下であることが好ましく、より好ましくは５Ｐａ以上１０Ｐａ以下であり、さらに好ましくは５Ｐａ以上８Ｐａ以下である。チャンバ５１の内部圧力が１０Ｐａを超えると、チャンバ５１内に発生するラジカルおよびイオンの総量が多くなりすぎ、ポリマ膜２６の形成される速度よりもエッチングされる速度の方が大きくなり、孔部２５の高異方性が保てなくなる恐れがある。チャンバ５１の内部圧力が１Ｐａ未満であると、チャンバ５１内に発生するラジカルおよびイオンの総量が少なくなりすぎ、ポリマ膜２６の生成が不十分になるために、孔部２５の高異方性が保てなくなる恐れがある。
The internal pressure of the
チャンバ５１内の圧力を前記範囲に調整しながら、エッチング段階と同様に、プラズマ励起用ＲＦ電源５８からプラズマ励起用コイル５７にプラズマ励起用ＲＦ電力を供給するとともに、基板バイアス用ＲＦ電源５６から基板ステージ５４の基板ステージ電極に基板バイアス用ＲＦ電力を供給する。これによって、図８Ａ（ｂ）に示すように、１回目のエッチング後に露出する半導体基板２１、すなわち１回目のエッチングで形成された孔部２５ａの側壁部および底部に、重合体層であるポリマ膜２６が形成される。このとき、１回目のエッチング後に露出した状態となっている表面絶縁膜２２、表面電極２３およびレジストパターン２４の表面部にもポリマ膜２６が形成される。
The plasma excitation RF power is supplied from the plasma excitation
重合段階におけるプラズマ励起用ＲＦ電力は、たとえば約７００Ｗ程度に選択される。プラズマ励起用ＲＦ電力は、１００Ｗ以上１０００Ｗ以下であることが好ましく、より好ましくは６００Ｗ以上８００Ｗ以下である。プラズマ励起用ＲＦ電力が１０００Ｗを超えると、チャンバ５１内の温度上昇が無視できなくなり、レジスト膜の消失が起こりやすくなって、レジスト開口部２４ａの後退量が大きくなりすぎるという問題が生じる。プラズマ励起用ＲＦ電力が１００Ｗ未満であると、ラジカルおよびイオンの総量が少なすぎるため、ポリマ膜２６の生成が十分でなく、孔部２５の高異方性実現の妨げとなる。
The RF power for plasma excitation in the polymerization stage is selected to be about 700 W, for example. The RF power for plasma excitation is preferably 100 W or more and 1000 W or less, more preferably 600 W or more and 800 W or less. If the RF power for plasma excitation exceeds 1000 W, the temperature rise in the
重合段階における基板バイアス電圧は、たとえばマイナス（−）１０Ｖ程度に選択される。基板バイアス電圧は、マイナス（−）１００Ｖ以上０Ｖ以下であることが好ましく、より好ましくはマイナス（−）２０Ｖ以上０Ｖ以下である。基板バイアス電圧が−２０Ｖ未満、すなわち−２０Ｖよりも負に大きいと、半導体基板２１へのイオンの入射エネルギーが大きすぎ、重合されたポリマ膜がスパッタリング現象によって除去されやすくなり、十分なポリマ膜２６の形成ができなくなる可能性がある。基板バイアス電圧が０Ｖを超える、すなわち０Ｖよりも正に大きいと、孔部２５の形成が進んでいったときに、孔部２５の底部に近い側壁部へのポリマ膜２６の形成が不十分になり、孔部２５が逆テーパ形状などの不適切な形状になる恐れがある。
The substrate bias voltage in the polymerization stage is selected to be, for example, about minus (−) 10V. The substrate bias voltage is preferably minus (−) 100 V or more and 0 V or less, more preferably minus (−) 20 V or more and 0 V or less. When the substrate bias voltage is less than −20V, that is, negatively larger than −20V, the incident energy of ions on the
基板バイアス電圧は、前述のように、たとえば、基板ステージ５４の基板ステージ電極への基板バイアス用ＲＦ電力の供給量を調整することによって調整することができる。たとえば、１０Ｗ程度の基板バイアス用ＲＦ電力を基板ステージ電極に供給することによって、−１０Ｖ程度の基板バイアス電圧を発生させることができる。
As described above, the substrate bias voltage can be adjusted, for example, by adjusting the supply amount of the substrate bias RF power to the substrate stage electrode of the
重合段階における基板バイアス用ＲＦ電力は、たとえば１０Ｗ程度に選択される。基板バイアス用ＲＦ電力は、５０Ｗ以下であることが好ましく、より好ましくは１５Ｗ以下である。基板バイアス用ＲＦ電力は、基板ステージ５４の負の帯電量を調節するために印加するものであるけれども、基板バイアス用ＲＦ電力が５０Ｗを超えると、ポリマ膜２６が形成される速度よりも、イオン衝撃によってポリマ膜２６が除去される速度の方が大きくなり、ポリマ膜２６を形成することができない可能性がある。基板バイアス用ＲＦ電力は、５０Ｗ以下であれば０Ｗでも構わない。すなわち、基板バイアス用ＲＦ電力は、０Ｗ以上５０Ｗ以下であることが好ましく、より好ましくは０Ｗ以上１５Ｗ以下である。
The substrate bias RF power in the polymerization stage is selected to be about 10 W, for example. The substrate bias RF power is preferably 50 W or less, and more preferably 15 W or less. The substrate bias RF power is applied to adjust the negative charge amount of the
重合段階においても、基板バイアス用ＲＦ電力および基板バイアス用ＲＦ電力の周波数は、いずれも、１ＭＨｚ以上３０００ＭＨｚ以下であることが好ましく、たとえば１３．５６ＭＨｚである。 Also in the polymerization stage, the frequency of the substrate bias RF power and the substrate bias RF power is preferably 1 MHz to 3000 MHz, for example, 13.56 MHz.
重合段階において、基板バイアス用ＲＦ電力は、エッチング段階と同様に、半導体基板２１の直径４インチ（約１０１．６ｍｍ）以上、１２インチ（約３０４．８ｍｍ）以下の円形領域に供給されることが好ましい。
In the polymerization stage, the RF power for substrate bias may be supplied to a circular region having a diameter of 4 inches (about 101.6 mm) or more and 12 inches (about 304.8 mm) or less of the
１回の重合段階の時間は、たとえば２秒間程度に選択される。１回の重合段階の時間は、１秒間以上２０秒間以下であることが好ましく、より好ましくは１秒間以上５秒間以下である。１回の重合時間が２０秒間を超えると、形成されるポリマ膜２６が厚くなりすぎ、その後のエッチングが進まなくなる恐れがある。１回の重合時間が１秒間未満であると、ポリマ膜２６の形成が不充分となり、異方性が高い孔部２５の形成が困難になる。また、前述の１回のエッチング時間が１秒間未満であるときと同様に、装置の寿命が短くなる恐れがある。
The time for one polymerization step is selected to be about 2 seconds, for example. The time for one polymerization step is preferably 1 second or more and 20 seconds or less, more preferably 1 second or more and 5 seconds or less. If the polymerization time for one polymerization exceeds 20 seconds, the
次いで、２回目のエッチングを実施する。図８Ｂ（ｃ）は、ポリマ膜２６の一部が除去された状態を示す図である。２回目のエッチングにおいても、１回目のエッチングとほぼ同一の条件を用いることができる。２回目のエッチングでは、半導体基板２１の一方の表面部側から降り注ぐイオンの衝撃によって、まず、ポリマ膜２６の一部、特に半導体基板２１の厚み方向に垂直な表面部に付着したもの、具体的には孔部２５ａの底部およびレジストパターン２４の半導体基板２１の厚み方向に垂直な表面部に形成されたポリマ膜２６が、優先的に除去される。これによって、孔部２５ａの底部、すなわち孔部２５ａの軸線方向に臨む半導体基板２１の表面部が露出される。
Next, a second etching is performed. FIG. 8B (c) is a diagram showing a state in which a part of the
続いて、ポリマ膜２６が除去されて露出した部分の半導体基板２１のエッチングが進行する。孔部２５ａの側壁部にポリマ膜２６が形成されていない場合、プラズマ中のラジカルの作用によって、半導体基板２１の厚み方向に垂直な方向に対してもエッチングが進行し、孔部２５ａの側壁部がエッチングされるので、高異方性の孔部２５を形成することができない。本実施の形態では、孔部２５の側壁部にはポリマ膜２６が形成されているので、半導体基板２１の厚み方向に垂直な方向へのエッチングの進行が阻止され、孔部２５ａの深さ方向、すなわち半導体基板２１の厚み方向へのエッチングのみが進行する。したがって、異方性の高い孔部２５の形成が可能である。
Subsequently, the etching of the portion of the
図８Ｂ（ｄ）は、２回目のエッチング後の状態を示す図である。図８Ｂ（ｄ）に示すように、２回目のエッチングによって、半導体基板２１の厚み方向にエッチングが進行し、１回目のエッチングで形成された孔部２５ａよりも深い孔部２５ｂが形成される。２回目のエッチング後、２回目の重合段階を実施する。２回目の重合段階も１回目の重合段階と同様の条件で行なうことができる。
FIG. 8B (d) is a diagram showing a state after the second etching. As shown in FIG. 8B (d), the etching proceeds in the thickness direction of the
図９は、孔部２５を形成した状態を示す図である。以上のエッチング段階および重合段階を、所定の回数ずつ繰返すことによって、所望の深さを有する有底の孔部２５を形成することができる。たとえば、エッチングおよび重合を２００〜３００回程度繰返すことによって、深さＤｅが約１５０μｍ程度の孔部２５を形成することができる。この場合、孔部形成工程にかかる時間は、１枚の半導体基板２１当たり、２０〜３０分間程度であり、量産性に優れている。ここで、孔部２５の深さＤｅとは、半導体基板２１の一方の表面部を含む仮想平面から孔部２５の底部までの距離のことである。
FIG. 9 is a diagram illustrating a state in which the
孔部２５の形成後には、図９に示すように、半導体基板２１、表面電極２３およびレジストパターン２４の半導体基板２１の厚み方向に垂直な表面部および半導体基板２１の厚み方向に平行な表面部、すなわち孔部２５の側壁部および底部、ならびに表面電極２３およびレジストパターン２４の表面部にポリマ膜２６が形成される。
After the formation of the
孔部形成工程において、レジストパターン２４は、プラズマによるダメージによって膜厚が減少するとともに、曲面状の部分の一部が失われて、レジスト開口部２４ａの周縁部分が後退し、レジスト開口部２４ａの直径が大きくなる。これによって、表面電極２３の一部分がレジストパターン２４で覆われていない状態となる。
In the hole forming step, the resist
たとえば、レジストパターン２４が８μｍ程度の厚さに形成されている場合、孔部２５の形成後のレジストパターン２４の厚さｄ２は、３μｍ程度になる。レジストパターン２４に対する半導体基板２１のエッチング選択比は、（孔部２５の深さＤｅ）／（レジストパターン２４の厚さの減少量）で求められ、前述のように孔部２５の深さＤｅが約１５０μｍであり、レジストパターン２４の厚さの減少量が５μｍであれば、３０となる。また、たとえば、レジスト開口部２４ａの半導体基板２１を臨む側の直径が約７５μｍである場合、前述のレジストパターン２４の厚さが５μｍ減少する間に、レジスト開口部２４ａの周縁部分がレジストパターン２４の外周縁部に向かって１０μｍ後退して、レジスト開口部２４ａの半導体基板２１を臨む側の直径が約９５μｍになる。
For example, when the resist
これに対し、表面電極２３は、Ａｌ、Ｃｒ、Ａｕ、Ｆｅ、ＩｎおよびＮｉからなる群から選択される１種または２種以上の元素を含有する金属層を含むように形成されるので、前述のハロゲン系化合物、特にＳＦ６などのフッ化物を含むガスを用いたドライエッチングによって除去されず、その形状を保持することができる。たとえば、前述のように表面電極２３が、表面絶縁膜２２に接する側から外方へ向かって、Ｔｉ、ＴｉＮ、ＡｌＣｕ合金、ＴｉＮの４層から成る多層膜で形成される場合にＳＦ６を含むガスでエッチングを行なうと、表面電極２３の最表面に位置するＴｉＮ膜はエッチング段階でプラズマ中に含まれるＦラジカルによって除去されるけれども、その下のＡｌＣｕ合金膜は除去されずに残る。したがって、表面電極２３の開口部２３ａの直径ｒ１は、最初にレジストパターン２４に形成されたレジスト開口部２４ａの直径Ｒ１と略等しくなる。たとえば、最初に形成されたレジスト開口部２４ａの直径Ｒ１が約７５μｍである場合、孔部２５の形成後には、レジスト開口部２４ａの直径は約９５μｍになるけれども、表面電極２３の開口部２３ａの直径ｒ１は約７５μｍとなる。
In contrast, the
また、レジストパターン２４は、レジスト開口部２４ａの端部から外周端部に向かって厚みが増加する領域が形成され、レジスト開口部２４ａの端部となる内周縁部が曲面状になっているので、半導体基板２１のエッチングの際に、レジスト開口部２４ａを適切に後退させることができる。レジストパターン２４のレジスト開口部２４ａは、本実施の形態のように周縁部分が曲面状に形成されている場合に限らず、厚みが増加する領域が形成される形状であれば、テーパ状などの他の形状に形成されている場合にも適切に後退させることができる。レジストパターン２４のレジスト開口部２４ａの周縁部分に厚みが増加する領域が形成されていないと、レジスト開口部２４ａの後退量が小さくなり、後述する絶縁体層形成工程における表面電極２３の露出面積が不充分になる恐れがある。
Further, the resist
レジスト開口部２４ａの後退量を考慮すると、レジストパターン２４の厚みが増加する領域は、前述のようにレジスト開口部２４ａの端部から外周縁部に向かって１０μｍ以上離反する位置までにわたって形成される、すなわち厚みが増加する領域の幅Ａが１０μｍ以上になるように形成されることが好ましい。これによって、レジスト開口部２４ａの後退量を適切な値に制御することができる。厚みが増加する領域の幅Ａが１０μｍ未満であると、孔部形成工程後におけるレジスト開口部２４ａの後退量が少なくなり、後述する絶縁体層形成工程において、表面電極２３の露出量が少なくなり、孔部２５の側壁部全体を側壁絶縁膜２８で被覆することができない恐れがある。また、厚みが増加する領域の幅Ａは、前述のように１５μｍ以下であることが好ましい。厚みが増加する領域の幅Ａが１５μｍを超えると、レジスト開口部２４ａの後退量が多くなりすぎ、絶縁体層形成工程において、表面電極２３の露出量が大きくなりすぎるので、表面電極２３の開口部近傍だけでなく外周縁部寄りの部分に絶縁材料が付着する恐れがある。このため、キャップ電極３１と表面電極２３との電気的接続が不充分となり、貫通配線４０となる導電プラグ３０と表面電極２３との電気的接続が困難になる。
In consideration of the receding amount of the resist
孔部形成工程は、半導体基板２１を冷却しながら行なうことが好ましい。孔部形成工程では、プラズマによる輻射熱、イオン衝撃による発熱などによって、半導体基板２１に相当量の熱量が与えられるので、半導体基板２１を冷却しておかないと、半導体基板２１の温度上昇による半導体回路の損傷、レジストパターン２４の分解または消失という深刻な事態を招く恐れがある。また、ラジカルによる化学反応の優勢化によって、孔部２５の異方性が保たれなくなる恐れもある。
The hole forming step is preferably performed while cooling the
半導体基板２１を冷却することによって、孔部形成工程における半導体基板２１の大幅な温度上昇を防止し、半導体回路の損傷を防ぐことができる。また、プラズマ中のラジカルによる化学的エッチング効果が大きくなりすぎることを防ぐことができるので、重合段階で孔部２５ａの側壁部に形成されるポリマ膜２６がエッチング段階で除去されることを防止し、半導体基板２１の厚み方向に垂直な方向へのエッチングを抑制することができる。これによって、孔部２５が前述の図２０に示すように逆テーパ状になることを防ぐことができる。また、レジストパターン２４を構成するレジスト材料の分解を抑えることができるので、レジスト開口部２４ａの後退量が大きくなりすぎることを防ぎ、ポリマ膜２６の除去後に表面電極２３全体が露出されることを防止することができる。
By cooling the
半導体基板２１の冷却は、たとえば、基板ステージ５４に形成される液体流路に冷却水を流して基板ステージ５４を冷却し、さらに半導体基板２１と基板ステージ５４との隙間を１０２Ｐａ程度の圧力のヘリウム（Ｈｅ）で満たしておくことによって行なうことができる。このようにして半導体基板２１を冷却することによって、半導体基板２１の温度上昇を７５℃程度にまで抑えることができるので、孔部２５の異方性を良好なものとし、さらにレジストパターン２４に対する半導体基板２１のエッチング選択比を前述の好適な範囲に制御することができる。
The
以上のようにして孔部２５を形成した後、重合体層であるポリマ膜２６を除去する重合体層除去工程（以後、ポリマ膜除去工程とも称する）を行なう。後述するように、ポリマ膜２６は、側壁絶縁膜２８を形成するために用いられる絶縁材料２７との濡れ性が悪いので、ポリマ膜２６を除去しないと、孔部２５への絶縁材料２７の適切な供給が困難になる。そこで、本実施の形態では、孔部形成工程において形成されたポリマ膜２６を除去してから側壁絶縁膜２８の形成を行なう。
After forming the
ポリマ膜２６の除去は、たとえばフッ酸などを含有する水溶液を用いたウエットプロセスでも行なうことができるけれども、ドライプロセスで行なうことが好ましい。ドライプロセスを用いると、先の孔部形成工程で用いたドライエッチング装置５０をそのまま利用することができて手間がかからない上、除去効果も高いので、望ましい。
The removal of the
ポリマ膜２６の除去をドライエッチングで行なう場合、孔部２５の形成後に、孔部形成工程における最後の重合段階で用いたガスを排気し、再びエッチング段階と同様のガス、具体的にはＳＦ６を含むガス、好ましくはＳＦ６とＡｒとを含むガスをチャンバ５１内に導入する。プラズマ励起用電力および基板バイアス用電力についても、エッチング段階と同様の値に設定すればよい。
When the
ポリマ膜除去工程において、先の孔部形成工程のエッチング段階におけるエッチングと同じ時間エッチングを行なうと、半導体基板２１、表面電極２３およびレジストパターン２４の半導体基板２１の厚み方向に垂直な表面部に形成されたポリマ膜２６を除去することができる。図１０は、半導体基板２１の厚み方向に垂直な表面部に形成されたポリマ膜２６を除去した状態を示す図である。
In the polymer film removing step, if etching is performed for the same time as the etching in the etching step of the previous hole forming step, the
この状態で次の絶縁体層形成工程に進んでもよいけれども、本実施の形態では、さらにエッチングを行ない、ポリマ膜除去工程におけるエッチングの時間を、孔部形成工程におけるエッチングの時間よりも長くする。ポリマ膜除去工程において行なうエッチングの時間を、孔部形成工程において行なうエッチングの時間よりも長くすると、半導体基板２１、表面電極２３およびレジストパターン２４の半導体基板２１の厚み方向に垂直な表面部に形成されたポリマ膜２６だけでなく、半導体基板２１の厚み方向に平行な表面部である孔部２５の側壁部に形成されたポリマ膜２６も除去することができるので好ましい。図１１は、半導体基板２１の厚み方向に垂直な表面部および孔部２５の側壁部に形成されたポリマ膜２６を除去した状態を示す図である。
Although the process may proceed to the next insulator layer forming step in this state, in this embodiment, further etching is performed, and the etching time in the polymer film removing step is set longer than the etching time in the hole forming step. If the etching time performed in the polymer film removing step is longer than the etching time performed in the hole forming step, the
ポリマ膜２６を除去することによって、レジストパターン２４の広がったレジスト開口部２４ａを通して表面電極２３を露出させることができる。たとえば、最初に形成されたレジスト開口部２４ａの直径Ｒ１が約７５μｍであり、孔部２５の形成後におけるレジスト開口部２４ａの直径が約９５μｍである場合、表面電極２３の露出する領域の幅Ｂは、（９５−７５）／２で求められ、約１０μｍになる。
By removing the
ポリマ膜除去工程において行なわれるエッチングの時間は、たとえば１０秒間に選択される。ポリマ膜除去工程におけるエッチング時間は、これに限定されず、ポリマ膜２６を形成する材料の種類などに応じて適宜選択することができる。ただし、ポリマ膜除去工程におけるエッチングを過度に行なうと、半導体基板２１の等方性エッチングが進み、孔部２５の高異方性が損なわれるので、好ましくない。したがって、ポリマ膜除去工程におけるエッチング時間は、５秒間以上３０秒間以下であることが好ましく、より好ましくは５秒間以上２０秒間以下である。
The etching time performed in the polymer film removal step is selected to be 10 seconds, for example. The etching time in the polymer film removing step is not limited to this, and can be appropriately selected according to the type of material for forming the
次いで、孔部２５の側壁部に、絶縁体層である側壁絶縁膜２８を形成する絶縁体層形成工程を行なう。本実施の形態では、スクリーン印刷法を用いて側壁絶縁膜２８を形成する。スクリーン印刷法は、ＣＶＤ法を用いる場合に比べて簡便であり、また使用する装置も安価であるので、スクリーン印刷法を用いることによって製造原価を低減することができる。また、孔部２５の形状および寸法などの設計変更を行なう場合であっても、ステンシルマスクの形状および寸法などを変更するだけでよいので、設計変更に容易に対応することができる。
Next, an insulator layer forming step for forming a
図１２は、スクリーン印刷法によって側壁絶縁膜２８を形成する様子を示す図である。図１３は、側壁絶縁膜２８を形成した状態を示す図である。スクリーン印刷法を用いる場合、孔部２５の軸線が、ステンシルマスク６１のマスク開口部６１ａの軸線と略一致するようにステンシルマスク６１を配置し、スキージ６２を用いて、ステンシルマスク６１のマスク開口部６１ａを介して、孔部２５の開口部およびその周囲に絶縁材料２７を供給する。このとき、本実施の形態では、表面電極２３の表面部に形成されていたポリマ膜２６が除去され、表面電極２３が露出されているので、絶縁材料２７は、表面電極２３に接するように供給されることになる。供給された絶縁材料２７は、孔部２５の底部に向かって引き込まれる。これによって、図１３に示すように、孔部２５の内壁すなわち側壁部および底部に絶縁材料２７が塗布され、孔部２５の側壁部に側壁絶縁膜２８が形成される。ここで、孔部の側壁部とは、孔部の軸線に対して交差する方向に臨む半導体基板の表面部のことであり、孔部の底部とは、孔部の軸線方向に臨む半導体基板の表面部のことである。
FIG. 12 is a diagram showing how the
絶縁材料２７としては、ペースト状の樹脂などの流動性を有するものが用いられる。絶縁材料２７として用いられるペースト状の樹脂としては、たとえば、芳香族アミン系硬化剤、酸無水物硬化剤などが添加されたビスフェノールＡ型のエポキシ系樹脂などの熱硬化性樹脂などが好適に用いられる。これらの樹脂には、フィラとして平均粒径がたとえば約１μｍの二酸化ケイ素粒子などが含まれてもよい。
As the insulating
絶縁材料２７は、第１層である表面電極２３と絶縁材料２７との接触角が、第２層であるレジストパターン２４と絶縁材料２７との接触角よりも小さくなるように、好ましくは、表面電極２３と絶縁材料２７との接触角が５０°未満であり、かつレジストパターン２４と絶縁材料２７との接触角が５０°以上９０°未満であるように選択される。これによって、相対的に、表面電極２３に対して絶縁材料２７が濡れやすく、レジストパターン２４に対して絶縁材料２７が濡れにくくすることができる。なお、本発明における表面電極と絶縁材料との接触角およびレジストパターンと絶縁材料との接触角は、絶縁材料を硬化させる前の値である。また、表面電極と絶縁材料との接触角は、表面電極を構成する層のうち、孔部形成工程後に露出する層と絶縁材料との接触角のことである。
The insulating
また、前述の孔部形成工程における重合段階でＣ４Ｆ８、Ｃ３Ｆ８、ＣＨＦ８などのフッ素系ガスを用いる場合、ポリマ膜２６として、撥水性および撥油性に優れるフッ素系樹脂膜が形成されるので、重合体層であるポリマ膜２６と絶縁材料２７との接触角は、表面電極２３と絶縁材料との接触角よりも大きく、かつレジストパターン２４と絶縁材料２７との接触角よりも大きくなる。すなわち、表面電極２３の部分と絶縁材料２７との接触角およびレジストパターン２４の部分と絶縁材料２７との接触角は、ポリマ膜２６の除去後の方が、ポリマ膜２６の除去前に比べて小さくなる。
Further, when a fluorine-based gas such as C 4 F 8 , C 3 F 8 , CHF 8 is used in the polymerization step in the hole forming step, a fluorine-based resin film excellent in water repellency and oil repellency is used as the
ポリマ膜２６の除去前後における表面電極２３の部分と絶縁材料２７との接触角およびレジストパターン２４の部分と絶縁材料２７との接触角を例示すると、表１に示すようになる。表１では、レジストパターン２４がノボラック・ジアゾナフトキノン系ポジ型レジストで形成され、表面電極２３の孔部形成工程後に露出する層がＡｌＣｕ合金層である場合を示す。また、表１には、単結晶ケイ素からなる半導体基板２１と未硬化状態の絶縁材料２７との接触角についても例示する。表１に例示する接触角は、レジストパターン２４、表面電極２３および半導体基板２１を構成する材料をそれぞれ平板状に形成した試験片とし、大気圧中、室温下（２５℃）で、該試験片の表面に対して予め定める量の未硬化の絶縁材料２７を滴下し、試験片の側面側から絶縁材料２７の形状を観察して測定した値である。なお、絶縁材料２７には、芳香族アミン系硬化剤が添加されたビスフェノールＡ型エポキシ系樹脂を用いた。
Examples of the contact angle between the
表１から判るように、ポリマ膜２６が付着した状態では、いずれの材料も接触角が７０°以上を示している。これに対して、ポリマ膜２６を除去した状態では、表面電極２３と絶縁材料２７との接触角、半導体基板２１と絶縁材料２７との接触角は、それぞれ４４°、３７°というように濡れ性が良くなる方向に変化している。一方、レジストパターン２４と絶縁材料２７との接触角は、ポリマ膜２６を除去した後でも６４°であり、表面電極２３および半導体基板２１よりも濡れ性が悪い状態が保持されている。
As can be seen from Table 1, in the state where the
すなわち、本実施の形態のように、表面電極２３の表面部を被覆していたポリマ膜２６を除去し、表面電極２３を露出させることによって、絶縁材料２７と表面電極２３の部分との濡れ性を良好な状態にすることができる。これによって、絶縁材料２７が孔部２５の底部へ吸引される際に、絶縁材料２７に対する濡れの良い表面電極２３が孔部２５の開口部近傍に存在することになるので、表面電極２３の部分に絶縁材料２７が残留しやすくなり、表面電極２３上に付着した絶縁材料２７がアンカーとなる。したがって、孔部２５の開口部に近い側壁部分を露出させることなく、孔部２５の側壁部全体を絶縁材料２７で覆い、孔部２５の側壁部全体に側壁絶縁膜２８を形成することができる。
That is, the wettability between the insulating
また、本実施の形態では、レジストパターン２４の表面部に形成されたポリマ膜２６も除去されるけれども、レジストパターン２４と絶縁材料２７との濡れ性は、表面電極２３と絶縁材料２７との濡れ性よりも悪いので、絶縁材料２７との濡れ性に関する表面電極２３とレジストパターン２４との相違が顕在化する。すなわち、絶縁材料２７は、表面電極２３上に濡れ広がりやすく、レジストパターン２４上には濡れ広がりにくい。この表面電極２３とレジストパターン２４との絶縁材料２７に対する濡れ性の違いによってセルフアライメント効果が発揮されるので、絶縁材料２７が塗布されるべき位置に塗布される。
In the present embodiment, the
たとえば、図１２に示すステンシルマスク６１のマスク開口部６１ａの軸線位置が孔部２５の軸線位置からずれ、絶縁材料２７がレジストパターン２４の表面部に供給された場合であっても、レジストパターン２４上に供給された絶縁材料２７は、レジストパターン２４の表面からはじかれ、濡れ性の良い表面電極２３上へ移動して留まる。これによって、レジストパターン２４の表面部が絶縁材料２７で被覆されることを防ぐことができるので、レジストパターン２４の除去後に確実に表面電極２３を露出させることができる。したがって、後述する図１６に示す工程で形成されるキャップ電極３１と表面電極２３との接続不良を防止することができる。また、孔部２５に予め定める量の絶縁材料２７を確実に供給することができるので、孔部２５の側壁部に未被覆箇所が生じることをより確実に防ぐことができる。
For example, even if the axial position of the mask opening 61 a of the
特に、本実施の形態では、孔部２５の側壁部に形成されたポリマ膜２６も除去されるので、表１の半導体基板の欄に示すように、孔部２５の側壁部と絶縁材料２７との濡れ性も改善される。その結果、孔部２５の側壁部に絶縁材料２７が付着しやすくなり、孔部２５の側壁部において絶縁材料２７が途切れることがないので、側壁部全体をより確実に側壁絶縁膜２８で被覆することができ、未被覆箇所の発生を防止することができる。
In particular, in the present embodiment, the
絶縁体層形成工程において、レジストパターン２４のレジスト開口部２４ａの内方で露出する表面電極２３の領域の幅Ｂは、１０μｍ以上１５μｍ以下であることが好ましい。露出する表面電極２３の領域の幅Ｂが１０μｍ未満であると、絶縁材料２７が濡れる対象領域が小さくなり、孔部２５の開口部周辺に絶縁材料２７が留まりにくくなるので、孔部２５の開口部付近の側壁部に未被覆箇所が生じる恐れがある。露出する表面電極２３の領域の幅Ｂが１５μｍを超えると、表面電極２３の開口部近傍以外の部分にまで絶縁材料２７が付着し、後述する工程で形成されるキャップ電極３１との電気的接続が充分にとれなくなる可能性がある。
In the insulator layer forming step, the width B of the region of the
レジストパターン２４のレジスト開口部２４ａの内方で露出する表面電極２３の領域の幅Ｂは、レジストパターン２４のレジスト開口部２４ａの後退量によって規定される。レジストパターン２４のレジスト開口部２４ａの後退量を適切な値に制御することによって、表面電極２３の露出する領域の幅Ｂを前記範囲に調整することができる。
The width B of the region of the
側壁絶縁膜２８の形成は、大気圧（約１００ｋＰａ）よりも低い内部圧力を有するチャンバ内で孔部２５への絶縁材料２７の供給を行なった後、チャンバ内の圧力を大気圧に戻し、孔部２５内の圧力と孔部２５の外方の圧力との差を利用して絶縁材料２７を孔部２５の側壁部に塗布する真空差圧印刷法を用いて行なうことが好ましい。これによって、孔部２５の側壁部全体により確実に側壁絶縁膜２８を形成することができる。この場合、孔部２５に絶縁材料２７を供給する際のチャンバ内の圧力は、１．０ｋＰａ以上５．０ｋＰａ以下であることが好ましい。絶縁材料２７を供給する際のチャンバ内の圧力を前記範囲に選択することによって、チャンバ内の圧力を大気圧に戻した際の孔部２５内と孔部２５の外方との圧力差を好適なものとすることができるので、孔部２５の側壁部および底部により確実に絶縁材料２７を塗布することができる。
The
以上のようにして、孔部２５の側壁部に絶縁材料２７を塗布した後、加熱によって絶縁材料２７を硬化させて側壁絶縁膜２８を形成する。このときの加熱温度は、たとえば１５０℃程度である。加熱による絶縁材料２７の硬化は、たとえば、孔部２５の側壁部に絶縁材料２７が塗布された半導体基板２１を、１５０℃に加熱されたオーブンに投入し、１時間加熱することによって行なうことができる。
As described above, after the insulating
次いで、側壁絶縁膜２８が形成された孔部２５に導電材料を充填することによって、貫通配線４０となる導電プラグ３０を形成する導電体層形成工程を行なう。図１４は、導電プラグ３０を形成した状態を示す図である。導体体層形成工程では、前述の図１３に示す孔部２５に形成された側壁絶縁膜２８の内方の空隙２９に、スクリーン印刷法などを用いて導電材料を充填し、導電プラグ３０を形成する。導電材料としては、たとえば数μｍから数十μｍ程度の粒径を有する銀（Ａｇ）粒子を含有するＡｇペーストが用いられる。Ａｇペーストを孔部２５内部の空隙２９にスクリーン印刷法などによって供給した後、１６０℃程度の温度で加熱硬化を行うことによって導電プラグ３０を形成する。導電プラグ３０は、スパッタ法、ＣＶＤ法などによって側壁絶縁膜２８の内方に導電材料を充填することによって形成されてもよい。
Next, a conductor layer forming step for forming the
導電プラグ３０は、半導体基板１１の内部側の端部が後述する半導体基板２１の裏面を後退させる工程において露出されて、半導体基板２１を貫通する貫通配線４０になる。このように半導体基板を貫通する状態になった導電プラグを、本発明では貫通配線と呼ぶ。
The
図１５は、レジストパターン２４を剥離した状態を半導体基板２１の一方の表面部側から見て示す平面図である。導電プラグ３０を形成した後、レジストパターン２４を剥離し、レジストパターン２４に覆われていた部分の表面電極２３を露出させる。レジストパターン２４の剥離は、たとえば市販のレジスト剥離液を用いて行なうことができる。
FIG. 15 is a plan view showing the state in which the resist
図１５に示すレジストパターン２４の剥離後の状態において、孔部２５の開口部の直径Ｄは、表面電極２３の外周縁部の一辺の長さＣよりも小さいことが必要である。孔部２５の開口部の直径Ｄが表面電極２３の外周縁部の一辺の長さＣよりも大きいと、後述する工程で作製されるキャップ電極３１によって表面電極２３と導電プラグ３０との導通をとることができない。表面電極２３とキャップ電極３１との接触面積を充分に確保するためには、孔部２５の開口部の直径Ｄは、表面電極２３の外周縁部の一辺の長さＣよりも４０μｍ以上小さいことが好ましい。すなわち、表面電極２３の外周縁部の一辺の長さＣから孔部２５の開口端部の直径Ｄを差引いた値は、４０μｍ以上であることが好ましい。
In the state after peeling of the resist
また、図１５に示すように、側壁絶縁膜２８は、孔部２５の開口部の端部から表面電極２３の外周縁部に向かってはみ出して形成される。この側壁絶縁膜２８のはみ出し部分の幅Ｂ’は、前述の図１４に示す絶縁体層形成工程で露出する表面電極２３の領域の幅Ｂ、すなわちレジストパターン２４のレジスト開口部２４ａの後退した部分の幅Ｂによって規定される。レジスト開口部２４ａが後退して露出する表面電極２３の領域の幅Ｂをある程度確保しておくことが、側壁絶縁膜２８の安定形成に必要である。具体的には、絶縁体層形成工程で露出する表面電極２３の領域の幅Ｂを前述のように１０μｍ以上確保することが好ましい。
As shown in FIG. 15, the
さらに、後述する図１６に示す工程で形成されるキャップ電極３１による導電プラグ３０と表面電極２３との良好な電気的接続を保つためには、レジストパターン２４の剥離後に露出する表面電極２３の面積、すなわち表面電極２３の側壁絶縁膜２８が形成されていない部分の面積を充分に確保することが必要である。
Further, in order to maintain good electrical connection between the
表面電極２３とレジストパターン２４のレジスト開口部２４ａとの位置ずれを考慮した上で、絶縁体層形成工程で露出する表面電極２３の領域の幅Ｂを１０μｍ以上確保しようとすると、孔部２５の開口部の直径Ｄは、表面電極２３の外周縁部の一辺の長さＣよりも４０μｍ以上小さいことが好ましい。
In consideration of the positional deviation between the
以上のことから、孔部２５の開口部の直径Ｄは、表面電極２３の外周縁部の一辺の長さＣよりも４０μｍ以上小さいことが好ましい。孔部２５の開口部の直径Ｄは、表面電極２３の開口部２３ａの直径ｒ１によって規定されるので、最初に形成するレジストパターン２４のレジスト開口部２４ａの直径Ｒ１によって調整することができる。すなわち、前述の図３に示す工程でレジストパターン２４を形成する際に、レジストパターン２４の半導体基板２１を臨む表面部におけるレジスト開口部２４ａの端部が、表面電極２３の外周縁部から２０μｍ以上内側に位置するようにレジストパターン２４を形成することによって、孔部２５の開口端部の直径Ｄを、表面電極２３の外周縁部の一辺の長さＣよりも４０μｍ以上小さくすることができる。したがって、前述のように、図３に示す工程では、半導体基板２１を臨む表面部におけるレジスト開口部２４ａの端部が、表面電極２３の外周縁部から２０μｍ以上内側に位置するようにレジストパターン２４を形成することが好ましい。
From the above, the diameter D of the opening of the
なお、孔部２５の開口部の直径Ｄは、孔部２５内に形成される導電プラグ３０に求められる電気特性、たとえば抵抗値などに応じて適宜選択され、これによって、表面電極２３の外周縁部の一辺の長さＣから孔部２５の開口端部の直径Ｄを差引いた値の上限値が規定される。
The diameter D of the opening of the
図１６は、キャップ電極３１を形成した状態を示す図である。レジストパターン２４を剥離した後、キャップ電極３１となる金属層を形成し、形成された金属層をパターニングしてキャップ電極３１を形成する。これらは、公知の手法により実現することができる。たとえば、スパッタ法などを用いてＡｌなどの金属層を形成し、さらにレジストを形成してウエットエッチング法などで必要箇所以外の金属層を除去し、次いでレジストを除去することによって、キャップ電極３１を形成することができる。
FIG. 16 is a diagram showing a state in which the
このようにしてキャップ電極３１が形成された半導体基板２１を、裏面すなわち半導体素子が形成された表面部と反対側の表面部から、機械研削などによって導電プラグ３０が外方に露出するまで研削し、半導体基板２１の裏面を後退させる貫通配線形成工程を行う。これによって、導電プラグ３０は、半導体基板２１を貫通する状態となり、貫通電極４０になる。
The
貫通配線形成工程は、公知の方法を用いて実行することができ、その概要を説明する図を省略する。貫通配線形成工程では、孔部２５の深さがたとえば１５０μｍ程度である場合、裏面研削などによって半導体基板２１の厚さをたとえば１００μｍ程度にする。貫通配線形成工程を行った後、裏面絶縁膜１３の形成、裏面配線１４の形成、バンプ電極１６の形成などの裏面工程を実施して前述の図１に示す半導体装置１を得る。なお、図１に示す半導体装置１ａのように、半導体基板２１の一方の表面部にさらに積層して部材が設けられた半導体装置を製造する場合には、裏面工程の後に必要な部材を装着する工程を経て半導体装置１ａを得ることができる。
The through wiring forming process can be performed using a known method, and a diagram for explaining the outline thereof is omitted. In the through wiring forming step, when the depth of the
本実施の形態では、前述のように孔部形成工程の後にポリマ膜２６の除去を行なうので、ＣＶＤ法などに比べてコストの低いスクリーン印刷法などを用いても、高い歩留で孔部２５の側壁部全体にわたって確実に側壁絶縁膜２８を形成することができる。これによって、貫通配線４０と半導体基板２１との電気的絶縁を確実なものとすることができる。また、孔部形成工程後におけるレジストパターン２４のレジスト開口部２４ａの後退量を適切な値にすることができるので、表面電極２３の汚染を防止し、キャップ電極３１と表面電極２３との電気的接続、ひいては貫通配線４０と表面電極２３との電気的接続をより確実なものとすることができる。
In the present embodiment, as described above, the
また、本実施の形態では、レジストパターン２４のレジスト開口部２４ａを、半導体基板２１に形成された半導体回路に使用される表面電極２３の外周縁部よりも内側の部分で開口されるように形成し、表面電極２３の外周縁部よりも内側に孔部２５を形成する。このことによって、孔部２５の内方に形成される導電プラグ３０から成る貫通配線４０と表面電極２３との間を接続する配線が不要になるので、構造が単純で、検査も容易な半導体装置１が実現できる。また、孔部２５に絶縁材料２７を供給する際に絶縁材料２７が孔部の底部側に落ち込まないように保持するための層を表面電極２３と別に形成する必要がないので、生産効率を向上させることができ、半導体装置１の低コスト化に貢献できる。
Further, in the present embodiment, the resist
以上に述べたように、本実施の形態では、レジストパターン２４を形成した後に加熱処理を行なうけれども、レジストパターン２４の形成後に加熱処理を行なわずに表面電極２３のエッチング工程に進んでもよい。ただし、本実施の形態のように、加熱処理を施してレジストパターン２４のレジスト開口部２４の周縁部分に厚みが増加する領域を形成する方が、前述のように孔部形成工程の後に適度なレジストパターン２４のレジスト開口部２４ａの後退量を得ることができるので望ましい。
As described above, in this embodiment, the heat treatment is performed after the resist
また、本実施の形態で用いた方法および条件は、例示的なものであり、本発明の半導体装置の製造方法は、これらに限定されるものではない。たとえば、絶縁体層形成工程において孔部２５に絶縁材料２７を供給する方法は、スクリーン印刷法に限定されるものではなく、流動性を有する絶縁材料２７を供給することのできる方法であれば用いることができる。そのような方法としては、たとえば、スプレーコーティング法、ディップコーティング法、インクジェット法などが挙げられる。
Further, the method and conditions used in this embodiment are exemplary, and the method for manufacturing a semiconductor device of the present invention is not limited to these. For example, the method of supplying the insulating
以上のようにして得られた半導体装置１を積層して電気的に接続し、前述の図１に示す積層型半導体モジュール１０を得る。積層半導体モジュール１０は、たとえば１００μｍ程度にまで薄くした半導体基板２１を有する半導体装置１が複数個積層されたものであるので、電子機器回路モジュールの省スペース化に大きく寄与できる。ひいては、その電子機器回路モジュールを搭載した電子機器、たとえば携帯情報機器の小形化などに大きく寄与することができる。
The semiconductor devices 1 obtained as described above are stacked and electrically connected to obtain the
１ 半導体装置
２１ 半導体基板
２２ 表面絶縁膜
２３ 表面電極
２４ レジストパターン
２５ 孔部
２６ ポリマ膜
２７ 絶縁材料
２８ 側壁絶縁膜
３０ 導電プラグ
３１ キャップ電極
４０ 貫通配線
DESCRIPTION OF SYMBOLS 1
Claims (19)
半導体基板の厚み方向の一方の表面部に第１層を積層して形成する第１層形成工程と、
第１層に積層して、第１層の外周縁部よりも内側の予め定める部分で開口する開口部を有する第２層を形成する第２層形成工程と、
第２層の開口部を通して露出する部分の第１層をエッチングして除去することによって、第２層の開口部を通して半導体基板の前記一方の表面部を露出させる基板露出工程と、
第１層および第２層をマスクとして半導体基板をエッチングするとともに第２層の開口部を広げるエッチングと、エッチング後に露出する半導体基板、第１層および第２層の表面部に重合体層を形成する重合とを繰返し行なうことによって、半導体基板に孔部を形成する孔部形成工程と、
第１層の半導体基板の厚み方向に垂直な表面部に形成された重合体層を除去することによって、第２層の開口部を通して第１層を露出させる重合体層除去工程と、
絶縁材料を第１層の露出する部分に接するようにして孔部に供給することによって、孔部の側壁部に積層して絶縁体層を形成する絶縁体層形成工程とを含み、
第１層と絶縁材料との接触角が、重合体層と絶縁材料との接触角よりも小さく、かつ第２層と絶縁材料との接触角よりも小さいことを特徴とする半導体装置の製造方法。 Provided between the semiconductor substrate in which the hole is formed so as to extend in the thickness direction from one surface portion side in the thickness direction, the conductor layer provided inside the hole, and between the semiconductor substrate and the conductor layer. A method of manufacturing a semiconductor device comprising an insulator layer that electrically insulates a semiconductor substrate and a conductor layer,
A first layer forming step of stacking and forming a first layer on one surface portion in the thickness direction of the semiconductor substrate;
A second layer forming step of forming a second layer that is laminated on the first layer and has an opening that opens at a predetermined portion inside the outer peripheral edge of the first layer;
A substrate exposing step of exposing the one surface portion of the semiconductor substrate through the opening in the second layer by etching away the first layer exposed through the opening in the second layer;
Etching the semiconductor substrate using the first and second layers as a mask and etching to widen the opening of the second layer, and forming a polymer layer on the surface of the semiconductor substrate and the first and second layers exposed after the etching A hole forming step of forming a hole in the semiconductor substrate by repeatedly performing polymerization.
A polymer layer removing step of exposing the first layer through the opening of the second layer by removing the polymer layer formed on the surface portion perpendicular to the thickness direction of the semiconductor substrate of the first layer;
An insulating layer forming step of forming an insulating layer by laminating the insulating material on the side wall of the hole by supplying the insulating material to the hole so as to be in contact with the exposed portion of the first layer;
A method of manufacturing a semiconductor device, wherein a contact angle between the first layer and the insulating material is smaller than a contact angle between the polymer layer and the insulating material, and smaller than a contact angle between the second layer and the insulating material. .
エッチングによって重合体層を除去することを特徴とする請求項１記載の半導体装置の製造方法。 In the polymer layer removal step,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the polymer layer is removed by etching.
孔部形成工程において行なわれるエッチングの時間よりも長いことを特徴とする請求項２記載の半導体装置の製造方法。 The etching time performed in the polymer layer removal step is:
3. The method of manufacturing a semiconductor device according to claim 2, wherein the time is longer than the etching time performed in the hole forming step.
スクリーン印刷法によって孔部に絶縁材料を供給することを特徴とする請求項１〜４のうちのいずれか１つに記載の半導体装置の製造方法。 In the insulator layer forming process,
The method for manufacturing a semiconductor device according to claim 1, wherein an insulating material is supplied to the hole by a screen printing method.
第２層形成工程と基板露出工程との間に、
形成された第２層に対して、１００℃以上２００℃以下の加熱処理を施す加熱処理工程をさらに含むことを特徴とする請求項１〜５のうちのいずれか１つに記載の半導体装置の製造方法。 The glass transition temperature of the material constituting the second layer is 90 ° C. or higher and 190 ° C. or lower,
Between the second layer forming step and the substrate exposing step,
The semiconductor device according to claim 1, further comprising a heat treatment step of performing a heat treatment of 100 ° C. or more and 200 ° C. or less on the formed second layer. Production method.
孔部形成工程において行なわれるエッチングでは、
ハロゲン系化合物を含むガスを用いて半導体基板をエッチングすることを特徴とする請求項１〜８のうちのいずれか１つに記載の半導体装置の製造方法。 The first layer includes a metal layer containing one or more selected from the group consisting of Al, Cr, Au, Fe, In and Ni,
In the etching performed in the hole forming step,
The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor substrate is etched using a gas containing a halogen compound.
第２層に対する半導体基板のエッチング選択比が、２０以上５０以下に選択されることを特徴とする請求項１〜９のうちのいずれか１つに記載の半導体装置の製造方法。 In the etching performed in the hole forming step,
The method for manufacturing a semiconductor device according to claim 1, wherein an etching selection ratio of the semiconductor substrate to the second layer is selected to be 20 or more and 50 or less.
チャンバの内部に前記半導体基板を載置するステップと、
チャンバの内部にＳＦ６を含むガスを導入するステップと、
チャンバの内部圧力を１Ｐａ以上１０Ｐａ以下に調整するステップと、
チャンバの内部にプラズマを発生させるためのプラズマ励起用コイルに、１００Ｗ以上１０００Ｗ以下のプラズマ励起用高周波電力を供給するステップと、
前記半導体基板に基板バイアス用高周波電力を供給することによって、−３００Ｖ以上−２０Ｖ以下の基板バイアス電圧を生じさせるステップとを含むことを特徴とする請求項１〜１０のうちのいずれか１つに記載の半導体装置の製造方法。 Etching performed in the hole forming step is
Placing the semiconductor substrate inside a chamber;
Introducing a gas containing SF 6 into the chamber;
Adjusting the internal pressure of the chamber to 1 Pa or more and 10 Pa or less;
Supplying plasma excitation high frequency power of 100 W or more and 1000 W or less to a plasma excitation coil for generating plasma inside the chamber;
11. A step of generating a substrate bias voltage of −300 V or more and −20 V or less by supplying high frequency power for substrate bias to the semiconductor substrate is included. The manufacturing method of the semiconductor device of description.
半導体基板に供給される基板バイアス用高周波電力が、１０Ｗ以上１００Ｗ以下であることを特徴とする請求項１１記載の半導体装置の製造方法。 The gas introduced into the chamber includes SF 6 having a flow rate of 90 sccm or more and 110 sccm or less, and Ar having a flow rate of 30 sccm or more and 50 sccm or less,
12. The method of manufacturing a semiconductor device according to claim 11, wherein the substrate bias high-frequency power supplied to the semiconductor substrate is 10 W or more and 100 W or less.
チャンバの内部に前記半導体基板を載置するステップと、
チャンバの内部にＣ４Ｆ８を含むガスを導入するステップと、
チャンバの内部圧力を１Ｐａ以上１０Ｐａ以下に調整するステップと、
チャンバの内部にプラズマを発生させるためのプラズマ励起用コイルに、１００Ｗ以上１０００Ｗ以下のプラズマ励起用高周波電力を供給するステップと、
前記半導体基板に基板バイアス用高周波電力を供給することによって、−１００Ｖ以上０Ｖ以下の基板バイアス電圧を生じさせるステップとを含むことを特徴とする請求項１〜１２のうちのいずれか１つに記載の半導体装置の製造方法。 The polymerization performed in the hole forming step is
Placing the semiconductor substrate inside a chamber;
Introducing a gas containing C 4 F 8 into the chamber;
Adjusting the internal pressure of the chamber to 1 Pa or more and 10 Pa or less;
Supplying plasma excitation high frequency power of 100 W or more and 1000 W or less to a plasma excitation coil for generating plasma inside the chamber;
The substrate bias voltage of -100V or more and 0V or less is generated by supplying high frequency power for substrate bias to the semiconductor substrate, The method of any one of Claims 1-12 characterized by the above-mentioned. Semiconductor device manufacturing method.
半導体基板に供給される基板バイアス用高周波電力が、０Ｗ以上５０Ｗ以下であることを特徴とする請求項１３記載の半導体装置の製造方法。 The gas introduced into the chamber includes C 4 F 8 having a flow rate of 90 sccm to 110 sccm, and Ar having a flow rate of 30 sccm to 50 sccm,
14. The method of manufacturing a semiconductor device according to claim 13, wherein the substrate bias high frequency power supplied to the semiconductor substrate is 0 W or more and 50 W or less.
エッチングと重合とを、１秒間以上２０秒間以下ずつ繰返し行なうことを特徴とする請求項１〜１４のうちのいずれか１つに記載の半導体装置の製造方法。 In the hole forming process,
The method for manufacturing a semiconductor device according to claim 1, wherein the etching and the polymerization are repeatedly performed for 1 second or more and 20 seconds or less.
第２層の開口形状が略円形状であり、
第２層の半導体基板を臨む表面部における開口部の端部の直径が、５μｍ以上２００μｍ以下であることを特徴とする請求項１〜１８のうちのいずれか１つに記載の半導体装置の製造方法。
The second layer is formed of a resist;
The opening shape of the second layer is substantially circular,
19. The manufacturing method of a semiconductor device according to claim 1, wherein the diameter of the end of the opening in the surface portion facing the semiconductor substrate of the second layer is not less than 5 [mu] m and not more than 200 [mu] m. Method.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206401A (en) * | 2008-02-29 | 2009-09-10 | Tokyo Electron Ltd | Plasma etching method, plasma etching apparatus and computer storage medium |
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2005
- 2005-02-08 JP JP2005032160A patent/JP2006222154A/en active Pending
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