JP2006220492A - 静電容量検出装置及び電子機器 - Google Patents

Abstract

【課題】対象物表面の平坦部分でも対象物表面の距離検出（凹凸形状検出）が精度良く行える静電容量検出装置を提供する。
【解決手段】マトリクス状に配列された複数の静電容量検出器１０と、マトリクス上で互いに近接する位置に存在する２つの静電容量検出器１０を逐次的に選択する選択手段３０と、選択された２つの静電容量検出器の２つの出力信号を比較する比較判別手段２０と、を備え、選択された２つの静電容量検出器１０のうち一方の静電容量検出器１０は対象物と検出電極との距離に応じてレベル変化する静電容量に基づく出力信号Ｉo（ＶG）を発生し、他方の静電容量検出器１０は一定レベルの比較基準信号Ｉr（Ｖr）を出力する。
【選択図】 図４

Description

本願発明は静電容量検出装置に関し、特に、静電容量検出器をマトリクス状（２次元）に配列して対象物表面の微小凹凸形状を検出可能とした静電容量検出装置の改良に関する。

対象物表面の微小な凹凸形状を検出する静電容量検出装置は、例えば、指紋センサに使用されている。指紋センサはセンサ部に微小な静電容量検出器（検出単位）を行列状に多数配置し、センサ部に接触した対象物（指）表面とセンサ部表面との距離を各静電容量検出器が検出した容量分布を用いて対象物の表面形状を判別している。

このような静電容量検出装置の検出精度を低下させる原因として、各静電容量検出器の特性のばらつき、静電容量検出器の配列位置による信号出力経路の配線インピーダンスの相違、指がセンサに近接することによる誘導性ノイズ等があげられる。

そこで、特開平１１−１１８４１５号公報記載の発明は、隣接する静電容量検出器の各出力を差動増幅することで、信号レベルの減衰や同相ノイズの影響を抑え、検出精度を向上させている。
特開平１１−１１８４１５公報

しかしながら、上述した静電容量検出装置は各静電容量検出器の出力差に基づいて指紋のパターンを判別するので、出力差が減少する指紋の凹凸の平坦部（例えば、指紋の山領域、指紋の谷領域）では、静電容量検出器の差出力が低下し、検出精度が低下する。

また、静電容量検出装置における駆動制御が複雑で検出に時間がかかる。検出までに消費する電力も増加する。また、差分（変化分）出力から指紋の形状（画像）を抽出するためには差分データを積分処理する必要があり、オーバーヘッド（前処理）が増す。

よって、本発明は対象物表面の平坦部分でも対象物表面の距離検出（凹凸形状検出）が精度良く行える静電容量検出装置を提供することを目的とする。

上記目的を達成するため本発明の静電容量検出装置は、対象物との距離に応じて変化する静電容量を検出することによって上記対象物の表面形状を読取る静電容量検出装置であって、マトリクス状に配列された複数の静電容量検出器と、上記マトリクス上で互いに近接する位置に存在する少なくとも２つの静電容量検出器を逐次的に選択する選択手段と、選択された少なくとも２つの静電容量検出器の出力信号を比較する比較判別手段と、を備え、上記選択された少なくとも２つの静電容量検出器のうち第１の静電容量検出器は上記対象物と検出電極との距離に応じてレベル変化する静電容量に基づく出力信号を発生し、第２の静電容量検出器は一定レベルの比較基準信号を出力する、ことを特徴とする。

かかる構成の静電容量検出装置によれば、近接する静電容量検出器からの出力を比較判定するので、出力経路で発生するノイズを同相除去し、さらに各静電容量検出器間の特性ばらつきの影響もほとんどなくなるので、検出精度を向上できる。また、静電容量検出装置におけるマトリクス状に配列された多数の静電容量検出器の動作制御は非常に簡便な駆動となって具合がよい。

好ましくは、上記選択手段は、上記マトリクスの行を選択する行選択信号を出力する行デコーダと、上記マトリクスの列を選択する列選択信号を出力する列デコーダと、を含み、
上記静電容量検出器は、上記対象物の表面形状に対応したレベルの出力信号を発生する容量検出素子と、上記一定レベルの比較基準信号を発生する基準電圧源と、上記列デコーダの当該静電容量検出器が存在する列を選択する第１の列選択信号及び当該存在列に近接する列を選択する第２の列選択信号に基づいて上記容量検出素子の出力信号及び上記電圧源の比較基準信号のうちいずれかを選択して出力信号とする出力選択手段と、上記選択された出力信号を上記行デコーダの出力に応じて上記比較判別手段に中継するスイッチ手段と、を含む。

好ましくは、上記出力選択手段は、上記第１の列選択信号に対応して上記容量検出素子の出力信号を選択し、上記第２の列選択信号に対応して上記比較基準信号を選択する。

好ましくは、上記選択された出力信号を増幅する増幅回路を備える。それにより、特に対象物の平坦部での検出精度が向上する。

好ましくは、上記静電容量検出器は、上記対象物の表面と検出電極間の距離に応じたレベル信号を発生し得る容量検出素子と、上記容量検出素子のレベル信号を増幅する信号増幅素子と、上記行選択回路からの選択信号を受けて当該静電容量検出器を選択状態とする行選択素子と、上記列選択回路からの前列の選択信号を受けて上記容量検出素子のレベル信号を接地電位とする第１スイッチ素子と、上記列選択回路からの当該列の選択信号を受けて上記容量検出素子にレベル信号を発生させる手段と、上記列選択回路からの後列の選択信号を受けて上記容量検出素子のレベル信号を参照電位とする第２スイッチ素子と、を備える。

また、本発明の電子機器は、上述した構成の静電容量検出装置を指紋検出センサとして用いることを特徴とする。

本発明の静電容量検出装置は、マトリクス状に配列された複数の静電容量検出器を備える。各静電容量検出器は容量検出電極と対象物表面によって形成されるセンスキャパシタの容量から容量検出電極から対象物表面までの距離を検出する。静電容量検出装置は、信号を読み出す静電容量検出器からの検出信号と、隣接する静電容量検出器からの参照電位とを比較判定する。適切な参照電位を設定すれば、指紋の平坦部であっても、２つの静電容量検出器の出力差が得られ、全ての範囲で精度良く検出できる。また、各静電容量検出器は、信号を増幅するための信号増幅素子を備える。それにより、高インピーダンス配線の配線長を最短化でき、検出精度を向上できる。また、電荷を直接検出しないため、先願と比較して複雑な充放電のステップを単純にできる。

（基本静電容量検出器）
図１は、本発明の静電容量検出装置に使用される単位静電容量検出器１０の回路構成例を示している。後述するように、この静電容量検出器１０がＭ行Ｎ列のマトリクス状に複数配列され、近接配置された２つの静電容量検出器１０（i,j-1）及び１０（i,j）の出力を順次参照してＭ行Ｎ列の画素を得る。好ましくは、画素から指紋のパターンを検出する。

同図に示されるように、静電容量検出器１０は、ＮＭＯＳトランジスタＴ１〜Ｔ３、基準コンデンサＣR、検出容量ＣF等によって構成されている。トランジスタＴ１及びＴ２は回路の接地電源ＧＮＤに接続された接地線Ｐと定電圧源Ｖrとの間に直列に接続され、トランジスタＴ１及びＴ２の各ゲートには図示しない制御装置からそれぞれゲート制御信号Ｖsw1及びＶsw2が供給される。トランジスタＴ１及びＴ２はスイッチとして機能する。また、可変電圧源Ｖcrと接地電源ＧＮＤ間に基準コンデンサＣR及び検出容量ＣFが直列に接続されている。検出容量ＣFは容量検出電極と指の表面によって等価的に構成される。また、接地線Ｐと出力線ＯＬ間にトランジスタＴ３が接続される。

トランジスタＴ１及びＴ２相互の接続点と基準コンデンサＣR及び検出容量ＣF相互の接続点とは供給通接続され、ノードＧとなっている。このノードＧはトランジスタＴ３のゲートに接続されている。トランジスタＴ３は増幅器として機能する。ノードＧの電圧をＶGとすると、トランジスタＴ３は、電圧ＶGに対応した出力電流Ｉo（＝ｇm・ＶG）を発生する。ｇmはトランジスタＴ３の相互コンダクタンスである。

次に、図２を参照して単位静電容量検出器１０の動作について説明する。同図は制御信号と各部位の信号レベルを示す信号タイミングチャートである。なお、図２（Ａ）は、静電容量検出器１０のセンサ（検出電極）表面（図示せず）に指紋の山（対象物の凸部）や存在するときを示している。図２（Ｂ）は、静電容量検出器１０のセンサ表面に指紋の谷（対象物の谷）が存在するときを示している。

図２に示すように、静電容量検出器１０は、リセット、読出し、参照の３つのモードを繰り返して動作している。

まず、リセットモードの期間では、ゲート制御信号Ｖsw1が「Ｈ」レベル、ゲート制御信号Ｖsw2が「Ｌ」レベルとなる。また、電圧源Ｖcrは接地レベルとなる。それにより、トランジスタＴ１は導通、トランジスタＴ２は非導通となり、直列なキャパシタＣR及びＣFの両端はそれぞれ接地される。また、キャパシタＣR及びＣFのノードＧには電源線Ｐに接続されて接地電圧ＧＮＤが印加される。そして、キャパシタＣR及びＣFは放電されて接地電圧ＧＮＤ（リセット状態）に設定される。ノードＧが接地されることによってトランジスタＴ３は非導通となり、回路出力Ｉoを発生しない。

精度良く検出を行うためには、ノードＧの電位がデータを読み出す直前には、毎回一定の電位となっていることが好ましい。特に接地電位ＧＮＤとすると、対象物と容量検出電極間の電位差が無くなるので、対象物が動くなどして急に静電容量Ｃ_Fが大きく変化してもＧの電位はほとんど変化しなくなるため、検出精度を向上できる。そこで、本願発明の静電容量検出器１０は、データを読み出す直前に第１スイッチ素子をオン状態とし、第２スイッチ素子をオフ状態とすることで、ノードＧの電位を強制的に接地電位としている。

次に、読出しモードの期間では、ゲート制御信号Ｖsw1及びＶsw2が共に「Ｌ」レベルとなる。また、電圧源Ｖcrは所定電圧Ｖddとなる。それにより、トランジスタＴ１及びＴ２は非導通となり、直列なキャパシタＣR及びＣFの両端には電圧Ｖddが印加される。これによって、ノードＧの電圧ＶGは、概略、キャパシタＣR及びＣFの比に応じた電圧となる。なお、より正確には配線容量ＣT（図示せず）等も関係する。

図２（Ａ）に示すように、指紋の山がセンサ面に接している場合にはノードＧの電圧ＶGが基準値Ｖrを越えない。このときのトランジスタＴ３の回路出力Ｉoは、基準値Ｖrに対応した回路出力電流Ｉr以下のレベルとなっている。

また、図２（Ｂ）に示すように、指紋の谷がセンサ面に接している場合にはノードＧの電圧ＶGが基準値Ｖrを越える。このときのトランジスタＴ３の回路出力Ｉoは、基準値Ｖrに対応した回路出力電流Ｉrを越えるレベルとなっている。

このように、データを読み出す際には、第１スイッチ素子Ｔ１、第２スイッチ素子Ｔ２共にオフ状態とし、基準コンデンサＣRに所定の電圧Ｖcrを印加する。それによって、ノードＧには電位Ｖ_Gが誘起される。

参照モードの期間では、ゲート制御信号Ｖsw1が「Ｌ」レベル、ゲート制御信号Ｖsw2が「Ｈ」レベルとなる。また、電圧源Ｖcrは接地レベルとなる。それにより、トランジスタＴ１は非導通、トランジスタＴ２は導通となり、直列なキャパシタＣR及びＣFの両端はそれぞれ接地される。キャパシタＣR及びＣFのノードＧには電源Ｖrから電圧が印加される。そして、キャパシタＣR及びＣFは充電されてノードＧの電位はＶrとなる。トランジスタＴ３の回路出力Ｉoは、基準値Ｖrに対応した回路出力電流Ｉrとなっている。

このように、参照用データを出力させる場合には、第１スイッチ素子Ｔ１をオフ状態、第２スイッチ素子Ｔ２をオン状態として、ノードＧの電位を強制的にＶｒとする。

静電容量検出器１０の出力ＯＬには読出期間にセンサ面と対象物の凹凸表面の距離に応じた出力Ｉoが得られる。また、参照期間には基準値Ｖrに対応した基準値Ｉrが得られる。

（静電容量検出装置１）
静電容量検出装置は隣り合う２つの静電容量検出器１０からの出力を比較判定することを特徴とする。その際、一方の静電容量検出器１０は前述した読出しモードで他方の静電容量検出器１０は前述した参照モードで動作する。

図３は、電容量検出装置１の構成を概略的に示しており、マトリクス状に多数配列される静電容量検出器１０のうちのｉ行に配置された２つの静電容量検出器１０（i,j-1）及び１０（i,j）部分を示している。各静電容量検出器は図１に示したものと同じ回路構成であるので、図１と対応する部分には同一符号を付して当該部分の説明を省略する。

図４に示すように、静電容量検出器１０（i,j-1）の出力は出力線ＯＬ（j-1）を介して比較判別器２０の基準入力端（−）に供給される。静電容量検出器１０（i,j）の出力は出力線ＯＬ（ｊ）を介して比較判別器２０の比較入力端（＋）に供給される。比較判別器２０としては、差動増幅器を使用することができる。

この構成例では、静電容量検出器１０（i,j-1）は参照モードで動作し、静電容量検出器１０（i,j）は読出しモードで動作する。それによって、静電容量検出器１０（i,j-1）から比較判別器２０の基準入力端には比較基準電圧Ｖrに対応した回路出力電流Ｉrが供給される。静電容量検出器１０（i,j）から比較判別器２０の比較入力端には検出出力（検出データ）ＶGに対応した回路出力電流Ｉoが供給される。比較判別器２０は基準入力端の電圧と比較入力端の電圧とをレベル比較し、検出出力ＶGが基準電圧Ｖrを越えると指紋の谷部と判別する。

なお、後述の図７に示すような比較判別器２０への２つの入力を相互に切替える入力切替器（切替回路）４０を使用することによって静電容量検出器１０（i,j-1）及び１０（i,j）の参照モード及び読出しモードを交互に切替えて両静電容量検出器の検出出力を得ることができる。

後述のように図示しない行デコーダ及び列デコーダによって読出す静電容量検出器１０（i,j）が順次選択される。各静電容量検出器１０（i,j）はマトリクス状に配列されていて、各静電容量検出器の検出出力が検出パターンの画素を構成するので、全部の静電容量検出器の出力を得ることによって検出パターン（指紋）が得られる。

上述した実施例では、隣接する静電容量検出器１０（i,j-1）及び１０（i,j）は、比較判別器（差動増幅器）２０に至るまでの出力経路の配線インピーダンスや出力経路へ発生するノイズがほぼ等しい。この２点に起因する出力データのばらつきは、比較判定することで同相除去することができる。また、静電容量検出器１０（i,j-1）及び１０（i,j）の特性ばらつきも隣接する静電容量同士を比較した場合にはほとんど無視できる。従って、静電容量検出装置の検出精度が向上する。

また、実施例では、適切な基準電圧Ｖrを設定することで、ほとんどすべての範囲で、検出電圧ＶG＞基準電圧Ｖr（例えば指紋の谷）、または、検出電圧ＶG＜基準電圧Ｖr（例えば指紋の山）を満たす。

よって、特に指紋の平坦部において検出精度を向上することができる。また、指紋画像を２値化して処理する場合には特に有効である。

さらに、検出電圧ＶG＝基準電圧Ｖrとなるのは、ある決まった電圧Ｖrだけであることから、差動増幅器の回路構成を比較的容易に実現できる。よって、特に薄膜半導体装置など、比較的性能の劣る素子（例えば、薄膜トランジスタ）を使用して静電容量検出器を実現する場合には、特に都合がよい。

（静電容量検出装置２）
図４を参照して、マトリクス状に配列された静電容量検出器１０のうち２つの静電容量検出器１０の各出力を順次読出す静電容量検出装置１の構成について説明する。同図において図１及び図３と対応する部分には同一符号を付している。

図４の静電容量検出装置１は、Ｍ行Ｎ列の行列状に配置された静電容量検出器１０とＭ本の行線ＲＬとＮ本の列線ＣＬと電源線Ｐ（ＧＮＤ）と図示しない参照電圧Ｖrを供給する電源線を備える。Ｍ本の行線ＲＬは図示しない行デコーダに接続され、Ｎ本の列線ＣＬは列デコーダに接続されている。行デコーダ及び列デコーダは行線及び列線にそれぞれ駆動信号を供給することによって動作する静電容量検出器１０を選択する。

前述したように、各静電容量検出器１０は信号増幅素子Ｔ３と行選択素子Ｔ４と容量検出素子（検出容量ＣF及び基準コンデンサＣR等）と第１スイッチ素子Ｔ１と第２スイッチ素子Ｔ２と備える。信号増幅素子Ｔ３、行選択素子Ｔ４、第１スイッチ素子Ｔ１及び第２スイッチ素子Ｔ２はそれぞれＮＭＯＳトランジスタで構成されており、ゲート電極とドレイン電極とソース電極を備える。信号増幅素子Ｔ３のゲート電極と検出容量ＣFの検出電極と基準コンデンサＣRの片方の電極（第一電極）と第１スイッチ素子Ｔ１のドレイン電極と第２スイッチ素子Ｔ２のソース電極とが接続されている。行選択素子Ｔ４のゲート電極と行線ＲＬ（i）が接続され、信号増幅素子Ｔ３のソース電極と電源線Ｐが接続されている。信号増幅素子Ｔ３のドレイン電極と行選択素子Ｔ４のソース電極とが接続され、第１スイッチ素子Ｔ１のソース電極と電源線が接続されている。また、第２スイッチ素子Ｔ２のドレイン電極と参照電源線とが接続されている。

更に、基準コンデンサＣｓの他方の電極（第二電極）は列線ＣＬ(j)に接続され、第１スイッチ素子Ｔ１のゲート電極は前列の列線ＣＬ(i-1)に接続され、第２スイッチ素子Ｔ２のゲート電極は後列の列線ＣＬ(i+1)に接続される。

次に、上述した構成の静電容量検出装置の動作について図７及び図８を参照して説明する。図７は列デコーダ３０の例を示しており、例えば、「Ｈ」出力を列線への各出力端に順次に出力する、巡回レジスタやシフトレジスタによって構成することができる。図８に示されるように、列デコーダ３０は駆動信号を各列線に供給し、各列線を順次に「Ｈ」レベルとする。

列デコーダ３０は、列線ＣＬ(0)，…，ＣＬ(j-1)，ＣＬ(j)，ＣＬ(j+1)，…，ＣＬ(m)に図８に示す駆動信号を順次加え、列線ＣＬ(0)から順次選択して行く。このようにすることによって、各静電容量検出器１０は、リセット期間→読み出し期間→参照期間となる。

例えば、図８の期間τ１では、静電容量検出器１０(i,j-1)は読み出し期間であり、１０(i,j)はリセット期間である。また、期間τ２では、１０(i,j-1)は参照期間であり、１０(i,j)は読み出し期間、１０(i,j+1)はリセット期間となる。以上のように本願発明の静電容量検出器１０は非常に単純な駆動方法（列デコーダ出力）で動作する。

なお、上述した静電容量検出装置１の構成では、第２スイッチ素子Ｔ２をＮＭＯＳトランジスタにて構成している。そのため、ノードＧの電位を確実に電位Ｖrとするためには、Ｖr＜Ｖdd−Ｖthnである必要がある。ここで、Ｖthnは第２スイッチ素子Ｔ２の閾値電圧である。

また、前述したように各出力線ＯＬからの信号を比較判別器（差動増幅回路）２０に入力するには、図７に示す切替回路４０を用いると良い。同図に示されるように、切替回路４０は静電容量検出器１０の各列に対応して複数対配置された直列な２つのＮＭＯＳトランジスタＴA及びＴBによって構成される。各トランジスタ対の一端側は比較判別器２０の基準入力端に接続され、他端側は比較判別器２０の比較入力端に接続される。トランジスタＴAのソース及びトランジスタＴBのドレイン（相互の接続点）は静電容量検出器１０の各列の出力線ＯＬに接続される。列デコーダ３０の各列線ＣＬは前段のトランジスタＴBのゲート及び後段のトランジスタＴAのゲートに接続される。列線ＣＬに「Ｈ」レベル信号が供給されると、前列の静電容量検出器１０の出力はトランジスタＴBの導通によって比較判別器２０の比較入力端に、後列の静電容量検出器１０の出力はトランジスタＴAの導通によって比較判別器２０の基準入力端に供給される。この動作は列線ＣＬへの駆動信号の順次供給に伴って静電容量検出器１０によるマトリクスの列方向にシフトする。

この切替回路４０を用いることで、２つの静電容量検出器１０がそれぞれ出力する２つの参照用データＩr（Ｖr）と出力データＩo（ＶG）を、比較判別器２０の基準入力端（−）及び比較入力端（＋）にそれぞれ正しく入力することができる。

（静電容量検出装置３）
図５は、静電容量検出装置１の他の構成例を示している。同図において図４と対応する部分には同一符号を付し、かかる部分の説明は省略する。

この実施例では、第２スイッチ素子Ｔ２をＰＭＯＳトランジスタで構成している。この場合Ｖr＞−Ｖthpとなるように参照電圧Ｖｒを設定する。ここで、Ｖthpは第２スイッチ素子Ｔ２の閾値電圧である。

この実施例の構成では、図４の装置構成と比べて第２スイッチ素子Ｔ２がＰ型トランジスタであるので、第２スイッチ素子Ｔ２のゲートと列線ＣＬ(i,j+1)とがインバータＩnvを介して接続されている。インバータＩnvは直列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによって構成され、ＰＭＯＳトランジスタのドレインにはＶddではなくＶrが供給されている。それにより、ＶddをインバータＩnvのＰＭＯＳトランジスタ供給する新たな配線を不要としている。図５に示される装置構成も、図８に示される列デコーダ３０の駆動信号で動作する。

（静電容量検出装置４）
図６及び図９は、静電容量検出装置１の更に他の構成例を示している。図６において図４あるいは図５と対応する部分には同一符号を付し、かかる部分の説明は省略する。

図６に示す装置構成も、第２スイッチ素子Ｔ２をＰＭＯＳトランジスタとしているが、列線ＣＬの駆動信号に、図９に示すような正及び負パルスの相補的な駆動信号を使用して、インバータＩnvの使用を不要としている。

図６に示される静電容量検出装置１は、列線ＣＬ(j)の反転信号を出力する反転列線/ＣＬ(j)を各列に備えている。さらに静電容量検出器１０は第３スイッチ素子Ｔ５を備えている。第３スイッチ素子Ｔ５のソースが電源線Ｐに接続され、第３スイッチ素子Ｔ５のドレインと第１スイッチ素子Ｔ１のソースが接続されている。第３スイッチ素子Ｔ５のゲートと第２スイッチ素子Ｔ２のゲートは隣接列の反転列線/ＣＬ(i,j+1)に接続されている。

このような構成において、列線ＣＬおよび反転列線/ＣＬに図９に示す駆動信号波形を印加することで、順次、出力線ＯＬから出力データＩoと参照用データＩrを取り出すことができる。この実施例においても、各出力線ＯＬを既述した切替回路４０を用いて差動増幅器２０と接続することができる。

図１０は、上述した静電容量検出装置１を指紋認証システムとして電子機器である携帯電話機に使用した例を示している。この他に電子機器としては、パソコンやＰＤＦ（携帯情報端末）などが挙げられる。指紋を認証するシステムを電子機器に組み込むことによって特定者のみが使用可能となり、他人使用の禁止や電子機器に記憶されたデータの守秘性が向上する。

このように、本実施例の静電容量検出装置によれば、隣接する静電容量検出器からの出力を比較判定するので、出力経路で発生するノイズを同相除去し、さらに各静電容量検出器間の特性ばらつきの影響もほとんどなくなるので、検出精度を向上できる。さらに静電容量検出器は信号増幅素子Ｔ３を備え、この信号増幅素子Ｔ３のゲートに参照電位Ｖrを印加することで参照用データＩrを出力する。このような構成によって、特に対象体の平坦部での検出精度が大幅に向上する。さらに、隣接する２つの検出器の検出出力の差分に基づいて指紋パターンを抽出する方法に比べてより簡便な回路構成の差動増幅器を用いることができ、薄膜トランジスタによる差動増幅器を使用出来る。また、静電容量検出装置におけるマトリクス状に配列された多数の静電容量検出器の動作制御は非常に簡便な駆動方法となって具合がよい。

なお、実施例では隣接した２つの静電容量検出器の出力を使用しているが、近接した２つの静電容量検出器であれば同様の効果が期待出来る。

本発明の静電容量検出装置１を構成する単位静電容量検出器１０の構成例を説明する回路図である。 単位静電容量検出器１０の各部信号の波形を説明するタイミングチャートである。 静電容量検出装置１の構成例１を示す回路図である。 静電容量検出装置１の構成例２を示す回路図である。 静電容量検出装置１の構成例３を示す回路図である。 静電容量検出装置１の構成例４を示す回路図である。 列デコーダ３０を説明する回路図である。 列デコーダ３０の出力信号の例を説明するタイミングチャートである。 列デコーダ３０の他の出力信号の例を説明するタイミングチャートである。 本発明の静電容量検出装置を使用した電子機器の例を説明する説明図である。

符号の説明

１ 静電容量検出装置、１０ 静電容量検出器、２０ 比較判別器（差動増幅器）、３０ デコーダ

Claims (6)

1. 対象物との距離に応じて変化する静電容量を検出することによって前記対象物の表面形状を読取る静電容量検出装置であって、
   マトリクス状に配列された複数の静電容量検出器と、
   前記マトリクス上で互いに近接する位置に存在する少なくとも２つの静電容量検出器を逐次的に選択する選択手段と、
   選択された少なくとも２つの静電容量検出器の出力信号を比較する比較判別手段と、を備え、
   前記選択された少なくとも２つの静電容量検出器のうち第１の静電容量検出器は前記対象物と検出電極との距離に応じてレベル変化する静電容量に基づく出力信号を発生し、第２の静電容量検出器は一定レベルの比較基準信号を出力する、
   ことを特徴とする静電容量検出装置。
2. 前記選択手段は、前記マトリクスの行を選択する行選択信号を出力する行デコーダと、前記マトリクスの列を選択する列選択信号を出力する列デコーダと、を含み、
   前記静電容量検出器は、前記対象物の表面形状に対応したレベルの出力信号を発生する容量検出素子と、前記一定レベルの比較基準信号を発生する基準電圧源と、前記列デコーダの当該静電容量検出器が存在する列を選択する第１の列選択信号及び当該存在列に近接する列を選択する第２の列選択信号に基づいて前記容量検出素子の出力信号及び前記電圧源の比較基準信号のうちいずれかを選択して出力信号とする出力選択手段と、前記選択された出力信号を前記行デコーダの出力に応じて前記比較判別手段に中継するスイッチ手段と、を含む、
   ことを特徴とする請求項１に記載の静電容量検出装置。
3. 前記出力選択手段は、前記第１の列選択信号に対応して前記容量検出素子の出力信号を選択し、前記第２の列選択信号に対応して前記比較基準信号を選択する、ことを特徴とする請求項２に記載の静電容量検出装置。
4. 前記選択された出力信号を増幅する増幅回路を備える、ことを特徴とする請求項２に記載の静電容量検出装置。
5. 前記静電容量検出器は、
   前記対象物の表面と検出電極間の距離に応じたレベル信号を発生し得る容量検出素子と、
   前記容量検出素子のレベル信号を増幅する信号増幅素子と、
   前記行選択回路からの選択信号を受けて当該静電容量検出器を選択状態とする行選択素子と、
   前記列選択回路からの前列の選択信号を受けて前記容量検出素子のレベル信号を接地電位とする第１スイッチ素子と、
   前記列選択回路からの当該列の選択信号を受けて前記容量検出素子にレベル信号を発生させる手段と、
   前記列選択回路からの後列の選択信号を受けて前記容量検出素子のレベル信号を参照電位とする第２スイッチ素子と、
   を備えることを特徴とする請求項２に記載の静電容量検出装置。
6. 請求項１乃至５のいずれかに記載の静電容量検出装置を指紋検出センサとして用いる電子機器。

Images