JP2006215530A - Image display device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an image display device capable of increasing the number of expressible gray scales without significantly changing a basic design. <P>SOLUTION: The image display device for performing an image display by dividing one frame of an image signal into a plurality of sub-frames of different display periods and turning on/off the sub-frames is provided with; a driving signal generation circuit 1; a row signal electrode driving circuit 24 for supplying a display driving signal to a row signal electrode D: a column scanning signal electrode driving circuit 26 for supplying a column scanning signal to a column scanning signal electrode W; a plurality of shift registers 26A and 26B which are connected to either of the row digital electrode driving circuit or the column scanning signal electrode driving circuit; and a grouping means for grouping pixels into pixel groups according to the shift registers by dividing the number of shift registers into the same number of the shift register driving periods corresponding to each sub-frame. The pixel is driven by relating to the shift register driving period which is divided for every pixel group according to the display driving signal formed based on the pixel in the pixel group which is grouped. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、例えば投射型ディスプレイやビューファインダー、ヘッドマウントディスプイ等に設けられる液晶表示素子等の画像表示装置に係り、特に、画像信号の１フレームが複数のサブフレームから構成された画像表示装置に関する。   The present invention relates to an image display device such as a liquid crystal display element provided in, for example, a projection display, a viewfinder, a head mount display, and the like, and in particular, an image display device in which one frame of an image signal is composed of a plurality of subframes. About.

最近、ＰＤＰ（プラズマディスプレイ）、ＤＬＰ（デジタルライトプロセッシング）などの、従来のＣＲＴ駆動方式とはまったく異なった、デジタル化された入力信号よるデジタル駆動ディスプレイが注目されている。この種のディスプレイには、例えば液晶を用いたアクティブマトリクス型の画像表示装置が知られている（特許文献１、２）。
このデジタル型の画像表示装置においては、入力信号に対して出力信号が直線的に変化している。そのため、入力信号のもつガンマ特性を画像表示装置側で逆ガンマ特性をもたせることによって、正しい階調特性を得るようになっている。特に低階調側で誤差拡散などを用いて、より正しい階調特性を得るような方法を用いている。 Recently, digital drive displays using digitized input signals, which are completely different from conventional CRT drive systems, such as PDP (plasma display) and DLP (digital light processing), have attracted attention. As this type of display, for example, an active matrix image display device using liquid crystal is known (Patent Documents 1 and 2).
In this digital image display device, the output signal changes linearly with respect to the input signal. Therefore, a correct gradation characteristic can be obtained by giving the inverse gamma characteristic on the image display apparatus side to the gamma characteristic of the input signal. In particular, a method for obtaining more correct gradation characteristics using error diffusion or the like on the low gradation side is used.

そして、サブフレームと誤差拡散処理、ディザ処理を組み合わせた従来の画像表示装置の駆動方法は、例えば特許文献３等に開示されている。図１４は従来の画像表示装置の駆動回路を説明する説明図であり、図１４（Ａ）は駆動回路のブロック図を示し、図１４（Ｂ）は１フレームの構成を示す駆動シーケンスの説明図である。この駆動信号生成回路１は、図１４（Ａ）に示すように、入力端子に入力したｍビットの画像信号のうち上位ｎビットの信号を分離して出力する上位ビット分離回路２と、ｍビットの画像信号のうち下位（ｍ−ｎ）ビットの信号を処理して擬似中間調信号を出力する擬似中間調信号発生回路４と、上位ビット分離回路２の出力信号と擬似中間調信号発生回路４の出力信号とを加算する加算回路６とよりなり、この加算回路６からはｎビットの表示駆動信号を出力し、これによって画像が表示される。この擬似中間調信号発生回路４による擬似中間調表示のための信号処理は、組織的ディザ法や誤差拡散法によって行われる。   A conventional method for driving an image display device that combines subframes, error diffusion processing, and dither processing is disclosed in, for example, Patent Document 3 and the like. FIG. 14 is an explanatory diagram for explaining a driving circuit of a conventional image display device. FIG. 14 (A) is a block diagram of the driving circuit, and FIG. 14 (B) is an explanatory diagram of a driving sequence showing the configuration of one frame. It is. As shown in FIG. 14A, the drive signal generation circuit 1 includes an upper bit separation circuit 2 that separates and outputs an upper n-bit signal among m-bit image signals input to an input terminal, and an m bit. The pseudo-halftone signal generating circuit 4 that processes a lower (mn) bit signal of the image signal of the above and outputs a pseudo-halftone signal, and the output signal of the higher-order bit separation circuit 2 and the pseudo-halftone signal generating circuit 4 The adder circuit 6 adds the output signal of the output signal, and outputs an n-bit display drive signal from the adder circuit 6, thereby displaying an image. Signal processing for pseudo halftone display by the pseudo half tone signal generation circuit 4 is performed by a systematic dither method or an error diffusion method.

例として、図１４（Ｂ）に示すように、ｍ＝７、ｎ＝５で輝度の相対値が異なる５個のサブフレームＳＦ１〜ＳＦ５で１フレームが構成され、輝度の相対値が２、８、１６、４、１となるＳＦ２、ＳＦ４、ＳＦ５、ＳＦ３、ＳＦ１の順に配列されている場合について考える。この場合、５ビット、３２階調の表示駆動信号の階調レベル間の擬似中間調処理は、１階調レベルによる階調間の擬似中間調の生成によって行われ、このような１階調レベルによって擬似的に７ビットの入力映像信号の階調レベルが生成される。   As an example, as shown in FIG. 14B, one sub-frame is composed of five sub-frames SF1 to SF5 having different relative luminance values when m = 7 and n = 5, and the relative luminance values are 2, 8 , 16, 4, and 1 are considered in the order of SF2, SF4, SF5, SF3, and SF1. In this case, the pseudo halftone processing between the gradation levels of the display driving signal of 5 bits and 32 gradations is performed by generating a pseudo halftone between gradations by one gradation level. As a result, a gradation level of a 7-bit input video signal is generated in a pseudo manner.

図１４（Ａ）に示した駆動回路でｍ＝７、ｎ＝５とした場合には、擬似中間調信号発生回路４は入力する画像信号の下位２ビットの信号を順次加算し、桁上げ信号を加算回路６に出力することによって擬似中間調を表示しているので、上述の擬似中間調表示用のサスティンパルス数の加算値が４以上になる毎に表示駆動信号の階調レベルが「＋１」され、擬似的に中間調表示がなされる。すなわち、擬似中間調信号発生回路４で２ビット発生し、表示駆動信号で発生する３２階調の４倍の１２８階調、７ビットを入力できる。   When m = 7 and n = 5 in the driving circuit shown in FIG. 14A, the pseudo halftone signal generation circuit 4 sequentially adds the lower 2 bits of the input image signal and carries the carry signal. Is output to the adder circuit 6 to display the pseudo halftone, so that the gradation level of the display drive signal becomes “+1 every time the added value of the number of sustain pulses for pseudo halftone display becomes 4 or more. ”And a halftone display is made in a pseudo manner. That is, 2 bits are generated by the pseudo halftone signal generating circuit 4 and 128 gradations and 7 bits, which are four times the 32 gradations generated by the display drive signal, can be input.

この方法で、画像表示装置の行方向にディザ処理を行った場合の各画素のオン、オフ状態を図１５に示す。図１５は従来の画像表示装置における表示の態様を示し、図１５（Ａ）はアドレス期間と表示期間を示し、図１５（Ｂ）は表現できる平均輝度を示す図である。図１５（Ａ）は、サブフレームＳＦ１におけるアドレス期間と表示期間を示す。図１５（Ｂ）は、ｍ＝６、ｎ＝５とした場合のＳＦ１期間の画素のオン、オフ状態を示す。平均輝度”１”と”０”の中間状態として、奇数行がオン且つ偶数行がオフ、または奇数行がオフ且つ偶数行がオンとなり、それぞれ平均輝度０．５が表示される。   FIG. 15 shows an on / off state of each pixel when dither processing is performed in the row direction of the image display device by this method. FIG. 15 shows a display mode in a conventional image display device, FIG. 15A shows an address period and a display period, and FIG. 15B shows average luminance that can be expressed. FIG. 15A shows an address period and a display period in the subframe SF1. FIG. 15B shows an on / off state of the pixel in the SF1 period when m = 6 and n = 5. As an intermediate state between the average luminances “1” and “0”, the odd-numbered rows are on and the even-numbered rows are off, or the odd-numbered rows are off and the even-numbered rows are on.

すなわちｍが６ビット、６４階調の信号を入力し、擬似中間調信号発生回路４で１ビット、２階調を発生する。図１５（Ｃ）は、ｍ＝７、ｎ＝５とした場合の画素のオン、オフ状態を示す。平均輝度”１”と”０”の中間状態として、行１、行２、行３、行４のオン、オフの組み合わせで、平均輝度は、０．２５、０．５、０．７５がそれぞれ表示される。   That is, m is 6 bits and 64 gradation signals are input, and the pseudo halftone signal generation circuit 4 generates 1 bit and 2 gradations. FIG. 15C shows an on / off state of the pixel when m = 7 and n = 5. As an intermediate state between average brightness “1” and “0”, the average brightness is 0.25, 0.5, and 0.75 for the combinations of ON, OFF of row 1, row 2, row 3, and row 4, respectively. Is displayed.

特開２００２−３５１４３１号公報JP 2002-351431 A 特開２００２−１６９５１７号公報JP 2002-169517 A 特許第３４９３８６４号Japanese Patent No. 3493864

ところで、画像表示装置に要求される階調精度は益々増大しており、上記図１４及び図１５に示した従来の画像表示装置では静止画表示および動画表示時において、階調数が不足してしまう、という問題があった。そこで、表現できる階調数を増加すために、１フレーム中のサブフレーム数を増やすようにすればよいが、この場合には、画像表示装置の動作周波数を増加させるなどの基本的設計を変更する必要があり、特にＰＤＰにおいては、輝度が下がるなどの欠点が発生するので、現実的ではない。   By the way, the gradation accuracy required for the image display device is increasing more and more, and the conventional image display device shown in FIGS. 14 and 15 has insufficient number of gradations during still image display and moving image display. There was a problem that. In order to increase the number of gradations that can be expressed, the number of subframes in one frame may be increased. In this case, the basic design such as increasing the operating frequency of the image display device is changed. In particular, in the PDP, there are disadvantages such as a decrease in luminance, which is not realistic.

本発明は、上述の問題点に鑑みてなされたものであり、画像表示装置の基本的設計を大きく変更することなく、表現できる階調数を増加させることができる画像表示装置を提供することを目的とする。   The present invention has been made in view of the above-described problems, and provides an image display device capable of increasing the number of gradations that can be expressed without greatly changing the basic design of the image display device. Objective.

請求項１に係る発明は、マトリクス状に配置された複数の画素を有すると共に、画像信号の１フレームを異なる表示期間をもつ複数のサブフレームに分割し、前記画素を駆動する際前記サブフレームを前記画像信号に応じて選択的にオンまたはオフすることにより画像表示を行う画像表示装置であって、前記画像信号から前記複数の画素を表示するための表示駆動信号を生成する駆動信号生成回路と、前記マトリクス状に配置された複数の画素の各列毎に共通に接続した列信号電極に対して前記表示駆動信号を供給するための列信号電極駆動回路と、前記マトリクス状に配置された複数の画素の各行毎に共通に接続した行走査信号電極に対して行走査信号を供給するための行走査信号電極駆動回路と、前記列信号電極駆動回路及び前記行走査信号電極駆動回路の内の少なくともいずれか一方に接続された複数のシフトレジスタと、前記複数の各サブフレームに対応したシフトレジスタ駆動期間と同数に前記シフトレジスタの数を分割して前記シフトレジスタに応じた画素グループに前記各画素をグループ化するグループ化手段と、を有し、前記グループ化手段によりグループ化された画素グループ内の画素に基づいて形成した表示駆動信号に応じて、前記画素を前記画素グループの画素毎に前記分割したシフトレジスタ駆動期間に対応させて駆動するように構成したことを特徴とする画像表示装置である。   The invention according to claim 1 has a plurality of pixels arranged in a matrix, divides one frame of an image signal into a plurality of subframes having different display periods, and drives the pixels when the subframes are driven. An image display device that displays an image by selectively turning on or off according to the image signal, and a drive signal generation circuit that generates a display drive signal for displaying the plurality of pixels from the image signal; A column signal electrode drive circuit for supplying the display drive signal to a column signal electrode connected in common to each column of the plurality of pixels arranged in the matrix, and a plurality of arranged in the matrix A row scanning signal electrode driving circuit for supplying a row scanning signal to a row scanning signal electrode commonly connected to each row of pixels, the column signal electrode driving circuit, and the row scanning A plurality of shift registers connected to at least one of the signal electrode driving circuits, and the number of the shift registers is divided into the same number as the shift register driving period corresponding to each of the plurality of subframes. Grouping means for grouping the pixels into a corresponding pixel group, and the pixels are selected according to a display drive signal formed based on the pixels in the pixel group grouped by the grouping means. An image display device configured to be driven corresponding to the divided shift register driving period for each pixel of the pixel group.

この場合、例えば請求項２に規定するように、前記列信号電極駆動回路及び／又は前記行走査信号電極駆動回路は、前記分割されたサブフレームのデータを、前記グループ化された画素の行走査信号電極毎及び／又は列信号電極毎に供給する。
また、例えば請求項３に規定するように、前記グループ化手段により分割され、グループ化されたデータは、グループの一部の全データが、所定のデータに初期化されたデータである。 In this case, for example, as defined in claim 2, the column signal electrode driving circuit and / or the row scanning signal electrode driving circuit uses the divided sub-frame data to perform row scanning of the grouped pixels. Supply for each signal electrode and / or for each column signal electrode.
Further, for example, as defined in claim 3, the data divided and grouped by the grouping means is data in which all data of a part of the group is initialized to predetermined data.

また、例えば請求項４に規定するように、前記列信号電極駆動回路及び／又は前記行走査信号電極駆動回路は、前記グループ化された画素の行走査信号電極毎及び列信号電極毎に画素に供給する電圧供給電極を配置し、前記分割されたサブフレームの表示期間において、前記電圧供給電極に前記分割されたグループ毎に異なる電圧を加える。
また、例えば請求項５に規定するように、前記サブフレームの分割数は４であり、前記分割されたサブフレームの各表示期間は、それぞれ２７μｓｅｃ、５４μｓｅｃ、１０８μｓｅｃ、２１６μｓｅｃである。 Further, for example, as defined in claim 4, the column signal electrode driving circuit and / or the row scanning signal electrode driving circuit is provided for each row scanning signal electrode and each column signal electrode of the grouped pixels. A voltage supply electrode to be supplied is arranged, and a different voltage is applied to the voltage supply electrode for each of the divided groups in the display period of the divided subframe.
For example, as defined in claim 5, the number of divisions of the subframe is 4, and the display periods of the divided subframes are 27 μsec, 54 μsec, 108 μsec, and 216 μsec, respectively.

本発明の画像表示装置によれば、サブフレームをさらに分割してシフトレジスタ部を僅かに変更し、行走査信号電極及び／又は列信号電極毎に駆動することにより、画像表示装置の基本的設計を大きく変更することなく、表現できる階調数を増加させることができる。   According to the image display device of the present invention, the sub-frame is further divided to slightly change the shift register unit and driven for each row scanning signal electrode and / or column signal electrode. The number of gradations that can be expressed can be increased without significantly changing the.

以下に、本発明に係る画像表示装置の一実施例を添付図面に基づいて詳述する。
＜第１実施例＞
図１は一般的な画像表示装置を含む画像表示システムを示す概略構成図、図２は本発明の画像表示装置の第１実施例を示すブロック構成図、図３は画像表示装置の１つの画素の画素駆動回路の一例を示すブロック図、図４は液晶の駆動電圧と出射光強度との関係を示すグラフである。尚、ここでは画像表示装置に液晶を用いた場合を例にとって説明する。 Hereinafter, an embodiment of an image display device according to the present invention will be described in detail with reference to the accompanying drawings.
<First embodiment>
1 is a schematic configuration diagram showing an image display system including a general image display device, FIG. 2 is a block configuration diagram showing a first embodiment of the image display device of the present invention, and FIG. 3 is one pixel of the image display device. FIG. 4 is a graph showing the relationship between the driving voltage of the liquid crystal and the emitted light intensity. Here, a case where liquid crystal is used for the image display device will be described as an example.

まず、図１に基づいて画像表示システムについて説明する。図１は液晶を用いたアクティブマトリクス型の画像表示システムの一例を示す。図１中において、この画像表示システムは、光学系１２と画像表示装置１４とにより主に構成される。光学系１２は、ここでは偏光ビームスプリッタ１６と投射レンズ１８とを有しており、この投射レンズ１８を通った光をスクリーン２０に投射してここに表示画像を投映できるようになっている。尚、図１中の光路上において”・”印はＳ成分を示し、光路に直交する”−”印はＰ成分を示す。また上記画像表示装置１４は、複数の画素電極ＰＥと、これに対向して共通に設けられる透明な対向電極ＣＥと、これらの画素電極ＰＥと対向電極ＣＥとの間に封入された液晶ＬＣとにより、主に構成されている。   First, an image display system will be described with reference to FIG. FIG. 1 shows an example of an active matrix type image display system using liquid crystal. In FIG. 1, this image display system is mainly composed of an optical system 12 and an image display device 14. Here, the optical system 12 includes a polarizing beam splitter 16 and a projection lens 18. The light passing through the projection lens 18 is projected onto a screen 20 so that a display image can be projected thereon. In FIG. 1, “·” marks indicate S components, and “−” marks orthogonal to the light paths indicate P components. In addition, the image display device 14 includes a plurality of pixel electrodes PE, a transparent counter electrode CE provided in common opposite to the pixel electrodes PE, and a liquid crystal LC sealed between the pixel electrodes PE and the counter electrode CE. It is mainly comprised by.

Ｐ成分とＳ成分とからなる入射光ＬＩ１が、偏光ビームスプリッタ１６に入って反射し、画像表示装置１４に向けて出射する。この出射光はＳ成分のみであり、このＳ成分の光は、画像表示装置１４の液晶ＬＣにおいて画像信号に応じた変調を受けて、この画像表示装置１４から出射される。
従って、この出射光はＰ成分とＳ成分とからなる。この出射光が再度、偏光ビームスプリッタ１６に入射してこれを直進して通過すると出射光ＬＩ２はＰ成分のみとなり、このＰ成分の出射光ＬＩ２が投射レンズ１８を介してスクリーン２０上に表示画像が投映されることになる。尚、上記画素電極ＰＥは図示しないトランジスタよりなる画素駆動回路により動作される。 Incident light LI <b> 1 composed of a P component and an S component enters the polarization beam splitter 16, is reflected, and is emitted toward the image display device 14. This emitted light is only the S component, and this S component light is modulated by the liquid crystal LC of the image display device 14 according to the image signal and emitted from the image display device 14.
Therefore, this outgoing light consists of a P component and an S component. When this outgoing light is incident on the polarization beam splitter 16 again and passes straight through it, the outgoing light LI2 becomes only the P component, and the outgoing light LI2 of this P component is displayed on the screen 20 via the projection lens 18. Will be projected. The pixel electrode PE is operated by a pixel drive circuit composed of a transistor (not shown).

次に、図２を主に参照して画像表示装置１４の構成について説明する。
この画像表示装置１４は、画像信号Ｖｉｄｅｏに対して所定の処理を施して表示駆動信号を形成する駆動信号生成回路１と、複数の画素電極ＰＥに対して共通に対向電極ＣＥを配置してマトリクス状に形成された複数の画素Ｐｘを有する表示手段２２と、この表示手段２２の画素電極ＰＥに対して表示駆動信号を列方向に加える列信号電極駆動回路２４と、上記表示手段２２の画素電極ＰＥに対して行方向に走査する行走査信号電極駆動回路２６と、上記各画素Ｐｘに表示駆動信号を供給するために各画素を列毎に共通に接続された複数の列信号電極Ｄ１〜Ｄｉ（ｉは正数）と、上記各画素Ｐｘを選択するために各画素に行毎に共通に接続された複数の行走査信号電極Ｗ１〜Ｗｋ（ｋは正数）と、を主に有している。 Next, the configuration of the image display device 14 will be described with reference mainly to FIG.
The image display device 14 is a matrix in which a drive signal generation circuit 1 that performs predetermined processing on an image signal Video to form a display drive signal, and a common electrode CE that is arranged in common to a plurality of pixel electrodes PE. Display means 22 having a plurality of pixels Px formed in a shape, a column signal electrode drive circuit 24 for applying a display drive signal to the pixel electrodes PE of the display means 22 in the column direction, and the pixel electrodes of the display means 22 A row scanning signal electrode driving circuit 26 that scans the PE in the row direction, and a plurality of column signal electrodes D1 to Di that are commonly connected to each pixel for each column in order to supply a display driving signal to each of the pixels Px. (I is a positive number) and a plurality of row scanning signal electrodes W1 to Wk (k is a positive number) commonly connected to each pixel for each row in order to select each pixel Px. ing.

具体的には、上記表示手段２２は、内部に例えば液晶ＬＣ（図１参照）を封入したアクティブマトリックス型の表示手段よりなり、この表示手段２２は、図示しないアクティブマトリックス基板上に、上記複数の列信号電極Ｄ１、Ｄ２、…Ｄｉが並行して配置されており、これら各列信号電極Ｄ１、Ｄ２、…Ｄｉと直交する方向に上記複数の行走査信号電極Ｗ１、Ｗ２、…Ｗｋが配置されている。尚、以降、符号Ｄ１〜Ｄｉをまとめてそれぞれ符号Ｄと表し、符合Ｗ１〜ＷｋをＷと表す場合がある。各列信号電極Ｄと走査信号電極Ｗの交差部には、画素Ｐｘが配置されていると共に、これに対応して画素駆動回路が存在する。   Specifically, the display means 22 is composed of an active matrix type display means in which, for example, liquid crystal LC (see FIG. 1) is sealed, and the display means 22 is formed on the active matrix substrate (not shown). .. Di are arranged in parallel, and the plurality of row scanning signal electrodes W1, W2,... Wk are arranged in a direction orthogonal to the column signal electrodes D1, D2,. ing. Hereinafter, the symbols D1 to Di may be collectively represented as a symbol D, and the symbols W1 to Wk may be represented as W. Pixels Px are arranged at the intersections between the column signal electrodes D and the scanning signal electrodes W, and pixel drive circuits exist corresponding to the pixels Px.

このような構成の列信号電極駆動回路２４は１つの水平方向のシフトレジスタ２４Ａを有し、この列信号電極駆動回路２４では画像信号Ｖｉｄｅｏに基づいて形成された表示駆動信号が入力されると共に、図示しない駆動タイミングパルス発生回路により供給される水平スタート信号ＨＳＴ及び水平シフトクロックＨＣＫにより水平方向のシフトレジスタ２４Ａが駆動され、列信号電極Ｄ１、Ｄ２、…Ｄｉに順次サンプリングする。   The column signal electrode drive circuit 24 having such a configuration has one horizontal shift register 24A. The column signal electrode drive circuit 24 receives a display drive signal formed based on the image signal Video, The horizontal shift register 24A is driven by a horizontal start signal HST and a horizontal shift clock HCK supplied by a drive timing pulse generation circuit (not shown), and sequentially samples the column signal electrodes D1, D2,.

一方、行走査信号電極駆動回路２６中のシフトレジスタは、上記のように全表示行数中の奇数行の画素Ｐｘのみを走査する第１のシフトレジスタである奇数行シフトレジスタ２６Ａと、偶数行の画素Ｐｘのみを走査する第２のシフトレジスタである偶数行シフトレジスタ２６Ｂとに、２つに分割されている。そして、各行走査信号電極Ｗ１〜Ｗｋは、この配列順に従って交互に、すなわち上記奇数行シフトレジスタ２６Ａと偶数行シフトレジスタ２６Ｂとに循環的に接続されている。   On the other hand, the shift register in the row scanning signal electrode driving circuit 26 includes an odd-numbered row shift register 26A that is a first shift register that scans only the odd-numbered pixels Px in the total number of display rows as described above, and an even-numbered row. The even-numbered row shift register 26B, which is the second shift register that scans only the second pixel Px, is divided into two. The row scanning signal electrodes W1 to Wk are alternately connected according to the arrangement order, that is, cyclically connected to the odd row shift register 26A and the even row shift register 26B.

奇数行シフトレジスタ２６Ａは、図示しない駆動タイミングパルス発生回路より供給される、画像信号Ｖｉｄｅｏのサブフレームのスタ−ト信号と同期した奇数行垂直スタ−ト信号（ｏｄｄ ＶＳＴ）及びサブフレームの水平期間に同期した奇数行垂直シフトクロック（ｏｄｄ ＶＣＫ）により駆動される。また、偶数行シフトレジスタ２６Ｂは、図示しない駆動タイミングパルス発生回路より供給される、画像信号Ｖｉｄｅｏのサブフレームのスタ−ト信号と同期した偶数行垂直スタ−ト信号（ｅｖｅｎ ＶＳＴ）及びサブフレームの水平期間に同期した偶数行垂直シフトクロック（ｅｖｅｎ ＶＣＫ）により駆動される。   The odd row shift register 26A is supplied from a drive timing pulse generation circuit (not shown) and is synchronized with the start signal of the subframe of the image signal Video and the horizontal period of the subframe. It is driven by an odd-numbered vertical shift clock (odd VCK) synchronized with. Further, the even-numbered row shift register 26B is supplied from an unillustrated drive timing pulse generating circuit and is synchronized with the start signal of the subframe of the image signal Video, and the even-numbered vertical start signal (even VST) and the subframe. It is driven by an even row vertical shift clock (even VCK) synchronized with the horizontal period.

サブフレームの後述するアドレス前半期間においては、奇数行に対応する表示駆動信号のデータが列信号電極駆動回路２４に送られ、行走査信号電極駆動回路２６においては、奇数行シフトレジスタ２６Ａから順次、奇数行の行走査信号電極Ｗ１、Ｗ３、Ｗ５・・・に対してパルスを出力する。その結果、奇数行の行走査信号電極Ｗ１、Ｗ３、Ｗ５・・・に接続された画素の後述するサンプルホ−ルド部に１行ずつ、信号表示データが保持される。サブフレームのアドレス後半期間においては、偶数行に対応する表示駆動信号のデータが列信号電極駆動回路２４に送られ、行走査信号電極駆動回路２６においては、偶数行シフトレジスタ２６Ｂから順次、偶数行の行走査信号電極Ｗ２、Ｗ４、Ｗ６、・・・に対してパルスを出力する。その結果、偶数行の行走査信号電極Ｗ２、Ｗ４、Ｗ６、・・・に接続された画素のサンプルホ−ルド回路に１行ずつ、信号表示データが保持される。   In the first half address period to be described later of the subframe, display drive signal data corresponding to odd rows is sent to the column signal electrode drive circuit 24, and the row scanning signal electrode drive circuit 26 sequentially starts from the odd row shift register 26A. Pulses are output to the row scanning signal electrodes W1, W3, W5. As a result, signal display data is held row by row in a sample hold portion, which will be described later, of the pixels connected to the odd-numbered row scanning signal electrodes W1, W3, W5. In the second half address period of the subframe, display drive signal data corresponding to even rows is sent to the column signal electrode drive circuit 24, and the row scanning signal electrode drive circuit 26 sequentially shifts the even rows from the even row shift register 26B. Pulses are output to the row scanning signal electrodes W2, W4, W6,. As a result, signal display data is held for each row in the sample hold circuit of the pixels connected to the even-numbered row scanning signal electrodes W2, W4, W6,.

図３に１画素内の画素駆動回路のブロックを示す。図３中において、サンプルホ−ルド部２８は、ＤＲＡＭ構造またはＳＲＡＭ構造のフリップフロップよりなる。列信号電極Ｄに供給された表示駆動信号のデータは、行走査信号電極Ｗがオンとなると、列信号電極Ｄと行走査信号電極Ｗが直交する画素Ｐｘにデータが転送される。１サブフレームにおいて各画素にデータが転送されるアドレス期間においては、サンプルホ−ルド部２８にデータが保持される。ＶＡには液晶を駆動し出力光強度が最小から大きくなりはじめる閾値電圧Ｖｔｈ（図４参照）が加わり、ＶＢには液晶を駆動し出力光強度が飽和に達する飽和電圧Ｖｓａｔ（図４参照）が加わる。サンプルホ−ルド部２８に保持されたデータに応じて電圧選択回路３０から画素電極ＰＥにＶｔｈとＶｓａｔが選択的に印加される。   FIG. 3 shows a block of a pixel driving circuit in one pixel. In FIG. 3, the sample hold unit 28 is formed of a flip-flop having a DRAM structure or an SRAM structure. When the row scanning signal electrode W is turned on, the data of the display drive signal supplied to the column signal electrode D is transferred to the pixel Px where the column signal electrode D and the row scanning signal electrode W are orthogonal to each other. In the address period in which data is transferred to each pixel in one subframe, the data is held in the sample hold unit 28. The threshold voltage Vth (see FIG. 4) at which the liquid crystal is driven and the output light intensity starts to increase from the minimum is applied to VA, and the saturation voltage Vsat (see FIG. 4) at which the liquid crystal is driven and the output light intensity reaches saturation is applied to VB. Join. Vth and Vsat are selectively applied from the voltage selection circuit 30 to the pixel electrode PE in accordance with the data held in the sample hold unit 28.

ＶＡ、ＶＢは図２に示すように、ＶＡ、ＶＢの一対が２本からなり、行走査信号電極Ｗに対し、奇数行目の行走査信号電極Ｗ１、Ｗ３、Ｗ５、・・・につながる画素はＶＡ１、ＶＢ１、偶数行目の行走査信号電極Ｗ２、Ｗ４、Ｗ６、・・・につながる画素はＶＡ２、ＶＢ２と、それぞれの行走査信号電極につながる画素に対して異なる電圧が加わるように配線されている。   As shown in FIG. 2, VA and VB consist of two pairs of VA and VB, and are connected to the row scanning signal electrodes W1, W3, W5,. Are connected so that different voltages are applied to the pixels connected to VA1, VB1, and even row scanning signal electrodes W2, W4, W6,. Has been.

そして、この表示手段２２では、上記複数の画素電極に供給する画像信号（表示駆動信号）をフレーム単位で行なう際に、上記画像信号の各フレームを１フレーム期間より短期間である複数のサブフレームに分割し、上記サブフレームを上記画像信号（表示駆動信号）の階調レベルに応じて選択的にオン、またはオフして上記画像信号（表示駆動信号）に基づいた１フレームの画像表示をする。   In the display means 22, when the image signal (display drive signal) supplied to the plurality of pixel electrodes is performed in units of frames, each frame of the image signal has a plurality of subframes that are shorter than one frame period. The sub-frame is selectively turned on or off according to the gradation level of the image signal (display drive signal) to display one frame image based on the image signal (display drive signal). .

この場合、上記サブフレームの内の少なくとも１つのサブフレームにおけるアドレス期間を上記シフトレジスタ２６Ａ、２６Ｂの数と同数、例えばこの第１実施例では２個に分割してこのシフトレジスタ２６Ａ、２６Ｂの数と同数の隣り合う２個の画素よりなる画素グループに各画素Ｐｘをグループ化している。この第１実施例では列方向に並んだ奇数行目の１画素と偶数行目の１画素の２つの画素で１グループを形成している。そして、各画素グループ内の画素に対応する画像信号Ｖｉｄｅｏに基づいて上記駆動信号生成回路１にて形成した表示駆動信号に応じて上記画素グループ内の画素毎に上記分割したアドレス期間に対応させて駆動するようになっている。   In this case, the address period in at least one of the subframes is the same as the number of the shift registers 26A and 26B, for example, divided into two in the first embodiment, and the number of the shift registers 26A and 26B. Each pixel Px is grouped into a pixel group composed of two adjacent pixels of the same number as. In the first embodiment, one group is formed by two pixels, one pixel in an odd row and one pixel in an even row arranged in the column direction. Then, in accordance with the display drive signal formed by the drive signal generation circuit 1 based on the image signal Video corresponding to the pixels in each pixel group, it corresponds to the divided address period for each pixel in the pixel group. It comes to drive.

この点について、より詳しく説明する。図５は第１実施例において１つのサブフレームを２分割して駆動する時の態様を示す図であり、図５（Ａ）は各アドレス期間と表示期間の態様を示し、図５（Ｂ）は表現できる平均輝度の態様を示す。   This point will be described in more detail. FIG. 5 is a diagram showing a mode when one subframe is driven by being divided into two in the first embodiment. FIG. 5A shows a mode of each address period and display period, and FIG. Indicates an aspect of the average luminance that can be expressed.

ここで１フレームは、図１４に示したように５つのサブフレームＳＦ１〜ＳＦ５により分割されているものとし、本発明では、その内の１つのサブフレームのＳＦ１が、図５に示すように、前半と後半とに２つの分割されている。図５において”Ｌ１”は奇数行目の１つの画素を示し、”Ｌ２”はこれに隣り合う偶数行目の画素を示す。この場合、前半表示期間と後半表示期間とはそれぞれ任意に設定でき、ここでは例えばそれぞれ１４０μｓｅｃと６０μｓｅｃに設定している。図５（Ａ）において、”リセット”の斜線の領域（黒表示）は、常に”０”にセットされ、また”データ”の部分はデータに応じて”１”または”０”がセットされる。   Here, it is assumed that one frame is divided by five subframes SF1 to SF5 as shown in FIG. 14, and in the present invention, SF1 of one of the subframes is as shown in FIG. The first half and the second half are divided into two. In FIG. 5, “L1” indicates one pixel in the odd-numbered row, and “L2” indicates the pixel in the even-numbered row adjacent thereto. In this case, the first half display period and the second half display period can be arbitrarily set. Here, for example, they are set to 140 μsec and 60 μsec, respectively. In FIG. 5A, the hatched area of “Reset” (black display) is always set to “0”, and the “Data” portion is set to “1” or “0” depending on the data. .

そして、奇数行目と偶数行目とを選択し、また、表示期間においてオン、オフを選択することにより、図５（Ｂ）に示すような種々の表示態様が得られる。図５（Ｂ）ではデータに応じて表示できる平均輝度が”１”、”０．７”、”０．３”、”０”の場合が示されている。図５（Ｂ）中において、斜線部分はリセット信号（黒表示）が印加される部分を示す。   Then, by selecting the odd-numbered row and the even-numbered row and selecting ON / OFF in the display period, various display modes as shown in FIG. 5B can be obtained. FIG. 5B shows the case where the average luminance that can be displayed according to the data is “1”, “0.7”, “0.3”, “0”. In FIG. 5B, the hatched portion indicates a portion to which a reset signal (black display) is applied.

この第１実施例においては、表示駆動信号（画像信号）のデータが画素に転送されるモードは以下の２種類からなる。
第１のモードは、従来例と同じような、図１５（Ａ）に示すように、垂直シフトクロックＶＣＫに同期して、１行、２行、３行、・・・、ｋ行と順番にデータが転送される。 In the first embodiment, the display drive signal (image signal) data is transferred to the pixel in the following two types.
In the first mode, as shown in FIG. 15A, in the same manner as in the conventional example, the first row, the second row, the third row,..., K rows in order in synchronization with the vertical shift clock VCK. Data is transferred.

第２のモードは、図５（Ａ）に示すように、サブフレームＳＦ１の前半において、奇数行垂直シフトクロック（ｏｄｄ ＶＣＫ）に同期して、奇数行（図中ではＬ１）、すなわち１行、３行、５行、・・・の画素に１行毎に順番にデータが転送される。また偶数行（図中ではＬ２）、すなわち２行、４行、６行、・・・には列信号電極駆動回路２４のリセット端子がオンとなり、水平シフトクロックＨＣＫの１クロック期間において、列信号電極駆動回路２４のデータが”０”に初期化され、偶数行垂直シフトクロック（ｅｖｅｎ ＶＣＫ）に同期して２行、４行、６行、・・・の画素のサンプルホ−ルド部２８にはすべて”０”が同時に保持される。この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略半分になる。各画素に保持されたデータは、サブフレームＳＦ１の前半の表示期間に液晶を駆動し、この表示期間は自由に設定可能である。   In the second mode, as shown in FIG. 5A, in the first half of the subframe SF1, an odd row (L1 in the drawing), that is, one row in synchronization with the odd row vertical shift clock (odd VCK), Data is transferred to the pixels of the third row, fifth row,. In addition, the reset terminal of the column signal electrode drive circuit 24 is turned on in even rows (L2 in the figure), that is, 2, 4, 6,..., And the column signal is output in one clock period of the horizontal shift clock HCK. The data of the electrode drive circuit 24 is initialized to “0”, and is synchronized with the even-numbered vertical shift clock (even VCK) in the sample hold portion 28 of the pixels of the second row, fourth row, sixth row,. All hold "0" simultaneously. In this case, the address period is substantially halved compared to the case where data transfer is performed in the first mode. The data held in each pixel drives the liquid crystal during the first half display period of the subframe SF1, and this display period can be freely set.

サブフレームＳＦ１の後半において、奇数行（図中ではＬ１）、すなわち１行、３行、５行、・・・には列信号電極駆動回路２４のリセット端子がオンとなり、水平シフトクロックＨＣＫの１クロック期間において、列信号電極駆動回路２４のデータが”０”に初期化され、奇数行垂直シフトクロック（ｏｄｄ ＶＣＫ）に同期して１行、３行、５行、・・・の画素のサンプルホ−ルド部２８には全て”０”が同時に保持される。   In the second half of the subframe SF1, the odd-numbered rows (L1 in the figure), that is, the first row, the third row, the fifth row,. In the clock period, the data of the column signal electrode driving circuit 24 is initialized to “0”, and the pixel samples of the first row, third row, fifth row,... Are synchronized with the odd row vertical shift clock (odd VCK). All “0” s are simultaneously held in the hold unit 28.

また偶数垂直シフトクロック（ｅｖｅｎ ＶＣＫ）に同期して、偶数行（図中Ｌ２）、すなわち２行、４行、６行、・・・の画素に１行毎に順番にデータが転送される。この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略半分になる。各画素に保持されたデータは、サブフレームＳＦ１の後半の表示期間に液晶を駆動し、この表示期間は自由に設定可能である。上記アドレス期間について、第１のモードのアドレス期間の長さは、第２のモードの前半アドレス期間と後半アドレス期間の和の長さと略同じである。   In addition, in synchronization with the even vertical shift clock (even VCK), data is sequentially transferred to the even row (L2 in the figure), that is, the pixels in the second row, the fourth row, the sixth row,. In this case, the address period is substantially halved compared to the case where data transfer is performed in the first mode. The data held in each pixel drives the liquid crystal during the second half display period of the subframe SF1, and this display period can be freely set. Regarding the address period, the length of the address period in the first mode is substantially the same as the sum of the first half address period and the second half address period in the second mode.

図５（Ｂ）に示すように、第２のモードで、ＳＦ１の前半表示期間を１．４、ＳＦ１の後半表示期間を０．６と設定すると、表示できる平均輝度の”１”と”０”の中間値は”０．７”、”０．３”となり、図１５（Ｂ）に示す従来例と同じ第１のモードで表示できる平均輝度の”１”と”０”の中間値が”０．５”である場合と比較して、その階調数を増加することができる。   As shown in FIG. 5B, when the first half display period of SF1 is set to 1.4 and the second half display period of SF1 is set to 0.6 in the second mode, “1” and “0” of the average luminance that can be displayed. The intermediate values of "0.7" and "0.3" are the average values of "1" and "0" of the average luminance that can be displayed in the same first mode as the conventional example shown in FIG. Compared to the case of “0.5”, the number of gradations can be increased.

ここで上記奇数行目の当該画素に加えるデータ（表示駆動信号）と偶数行目の当該画素に加えるデータ（表示駆動信号）は、図１４（Ａ）に示したような駆動信号生成回路１によって形成される。すなわち、２つの画素よりなる１グループの内の一方の画素、例えば奇数行目の画素の画像信号と他方の画素、例えば偶数行目の画素信号とに基づいて以下のような処理を行うことよって表示駆動信号が形成されることになる。   Here, the data (display drive signal) to be applied to the pixels in the odd rows and the data (display drive signal) to be applied to the pixels in the even rows are generated by the drive signal generation circuit 1 as shown in FIG. It is formed. That is, by performing the following processing based on an image signal of one pixel in one group of two pixels, for example, an odd row pixel, and the other pixel, for example, an even row pixel signal. A display drive signal is formed.

すなわち、図１４（Ａ）を参照して先に説明したように、駆動信号生成回路１において、上位ビット分離回路２はｍビットの映像信号のうち上位ｎビットの信号と分離して出力し、擬似中間調信号発生回路４は下位の（ｍ−ｎ）ビットの信号を処理して擬似中間調信号を出力し、これを上記上位ｎビットの信号と加算して表示駆動信号を出力する。ここでは表示駆動信号の１階調レベル間に擬似中間調信号発生回路４によりさらに２階調が加わる。表示駆動信号ＳＦ１からＳＦ５の組み合わせにより、３２階調が表現され、擬似中間調信号により１．６ビット、３倍の９６階調が入力できる。   That is, as described above with reference to FIG. 14A, in the drive signal generation circuit 1, the upper bit separation circuit 2 separates and outputs the upper n bits of the m-bit video signal, The pseudo halftone signal generation circuit 4 processes a lower (mn) bit signal to output a pseudo halftone signal, adds it to the upper n bit signal, and outputs a display drive signal. Here, two gradations are further added by the pseudo halftone signal generation circuit 4 between the gradation levels of the display drive signal. The combination of the display drive signals SF1 to SF5 expresses 32 gradations, and 1.6 bits and 3 times 96 gradations can be input by the pseudo halftone signal.

具体的には、擬似中間調信号発生回路４で発生される２階調の内、１階調は、図５（Ｂ）に示されるように、前半の表示期間を１４０μｓｅｃ、後半の表示期間を６０μｓｅｃとし、奇数行Ｌ１の前半のデータが“１”で、他の、前半偶数列Ｌ２データ、後半奇数列Ｌ１データ、後半偶数列Ｌ２データにはそれぞれ“０”が設定される。さらに、他の１階調は図５（Ｂ）に示されるように、偶数行Ｌ２の後半のデータが“１”で、他の、前半奇数列Ｌ１データ、前半偶数列Ｌ２データ、後半奇数列Ｌ１データにはそれぞれ“０”が設定される。   Specifically, of the two gradations generated by the pseudo halftone signal generating circuit 4, one gradation has a display period of 140 μsec for the first half and a display period of the second half as shown in FIG. The first half data of the odd-numbered row L1 is “1”, and “0” is set to each of the other first half even-numbered column L2 data, second half odd-numbered column L1 data, and second half even-numbered column L2 data. Further, as shown in FIG. 5B, in the other one gradation, the latter half data of the even-numbered row L2 is “1”, and the other first half odd column L1 data, first half even column L2 data, and second half odd column. “0” is set in each of the L1 data.

＜第２実施例＞
次に、本発明の第２実施例について説明する。
図６は本発明の画像表示装置の第２実施例を示すブロック構成図、図７は第２実施例において１つのサブフレームを４分割して駆動する時の態様を示す図、図８は表現できる平均輝度の態様を示す図である。尚、図６において図２に示す構成部分と同一構成部分については同一参照符号を付してその説明を省略する。 <Second embodiment>
Next, a second embodiment of the present invention will be described.
FIG. 6 is a block diagram showing the second embodiment of the image display apparatus of the present invention, FIG. 7 is a diagram showing a mode when one subframe is divided into four in the second embodiment, and FIG. 8 is a representation. It is a figure which shows the aspect of the average luminance which can be performed. In FIG. 6, the same components as those shown in FIG. 2 are denoted by the same reference numerals, and the description thereof is omitted.

先の第１実施例においては、行走査信号電極駆動回路２６内のシフトレジスタを第１（奇数行）及び第２（偶数行）の２つのシフトレジスタ２６Ａ、２６Ｂに分割したが、ここでは第１〜第４の４つのシフトレジスタ２６Ａ、２６Ｂ、２６Ｃ、２６Ｄに分割して設けている。そして、各行走査信号電極Ｗ１〜Ｗｋを、この配列順に従って、上記第１〜第４のシフトレジスタ２６Ａ〜２６Ｄに循環的に接続している。これにより、各列毎に、列方向に沿って隣り合う４つの画素で１つのグループを形成するように各画素がグループ化される。   In the first embodiment, the shift register in the row scanning signal electrode drive circuit 26 is divided into two shift registers 26A and 26B of the first (odd row) and the second (even row). The first to fourth four shift registers 26A, 26B, 26C, and 26D are divided and provided. The row scanning signal electrodes W1 to Wk are cyclically connected to the first to fourth shift registers 26A to 26D according to the arrangement order. As a result, for each column, the pixels are grouped so as to form one group with four pixels adjacent in the column direction.

具体的には、図６中の画素に表示した”１”、”２”、”３”、”４”の列方向に並ぶ４つの画素で１つのグループが形成される。この場合、図７及び図８において、１つのグループ内の画素において、第１番目の行（画素）を”Ｌ１”、第２番目の行（画素）を”Ｌ２”、第３番目の行（画素）を”Ｌ３”、第４番目の行（画素）を”Ｌ４”として表し、各行はそれぞれ第１〜第４のシフトレジスタ２６Ａ〜２６Ｄに対応する。   Specifically, one group is formed by four pixels arranged in the column direction of “1”, “2”, “3”, and “4” displayed on the pixels in FIG. 7 and 8, in the pixels in one group, the first row (pixel) is “L1”, the second row (pixel) is “L2”, and the third row ( Pixel) is represented as “L3” and the fourth row (pixel) is represented as “L4”, and each row corresponds to the first to fourth shift registers 26A to 26D, respectively.

図７に示すように、ここでは１つのサブフレームＳＦ１を、上記シフトレジスタの分割数と同じ４つに分割しており、第１〜第４アドレス期間と、これに対応する第１〜第４表示期間とが形成されている。一例として、第１表示期間は４０μｓｅｃに設定され、第２表示期間は８０μｓｅｃに設定され、第３表示期間は１２０μｓｅｃに設定され、第４表示期間は１６０μｓｅｃに設定されている。尚、図中、斜線部分はリセット状態（黒色）を示す。ここで図７において、斜線の”リセット”部分は常に”０”が設定され、”データ”の部分はデータに応じて”１”または”０”が設定される。   As shown in FIG. 7, here, one subframe SF1 is divided into four, which is the same as the division number of the shift register, and the first to fourth address periods and the corresponding first to fourth address periods. A display period is formed. As an example, the first display period is set to 40 μsec, the second display period is set to 80 μsec, the third display period is set to 120 μsec, and the fourth display period is set to 160 μsec. In the figure, the hatched portion indicates the reset state (black). In FIG. 7, “0” is always set in the “reset” portion of the hatched line, and “1” or “0” is set in the “data” portion according to the data.

また、各グループの第１行目（Ｌ１）につながる画素はＶＡ１、ＶＢ１が、第２行目（Ｌ２）につながる画素はＶＡ２、ＶＢ２が、第３行目（Ｌ３）につながる画素はＶＡ３、ＶＢ３が、第４行目（Ｌ４）につながる画素はＶＡ４、ＶＢ４が、それぞれ異なる電圧となって加わるように配線されている。   The pixels connected to the first row (L1) of each group are VA1, VB1, the pixels connected to the second row (L2) are VA2, VB2, and the pixels connected to the third row (L3) are VA3, The pixels VB3 connected to the fourth row (L4) are wired so that VA4 and VB4 are applied at different voltages.

この第２実施例においては、第１のモードは、先の第１実施例と同様に動作する。また第２のモードは次のように動作する。すなわち、サブフレームＳＦ１を４分割した最初の期間（第１表示期間）において、Ｌ１に対応する垂直シフトクロック（ＶＣＫ１）に同期して、Ｌ１部分、具体的には１行、５行、９行、・・・の画素に第１シフトレジスタ２６Ａよりデータが転送される。それ以外のＬ２、Ｌ３、Ｌ４、具体的には２行、３行、４行、６行、７行、８行、１０行・・・には列信号電極駆動回路２４のリセット端子がオンとなり、水平クロックＨＣＫの１クロック期間において、列信号電極駆動回路２４のデータが”０”に初期化され、Ｌ２に対応する垂直シフトクロック（ＶＣＫ２）、Ｌ３に対応する垂直シフトクロック（ＶＣＫ３）、Ｌ４に対応する垂直シフトクロック（ＶＣＫ４）、に同期してＬ２、Ｌ３、Ｌ４、Ｌ６、Ｌ７、Ｌ８・・・の画素のサンプルホ−ルド部２８にはすべて”０”が同時に保持される。   In the second embodiment, the first mode operates in the same manner as the first embodiment. The second mode operates as follows. That is, in the first period (first display period) in which the subframe SF1 is divided into four, in synchronization with the vertical shift clock (VCK1) corresponding to L1, the L1 portion, specifically, the first row, the fifth row, and the ninth row The data is transferred from the first shift register 26A to the pixels. In other L2, L3, L4, specifically, 2, 3, 4, 6, 7, 8, 10, 10..., The reset terminal of the column signal electrode drive circuit 24 is turned on. In one clock period of the horizontal clock HCK, the data of the column signal electrode driving circuit 24 is initialized to “0”, the vertical shift clock (VCK2) corresponding to L2, the vertical shift clock (VCK3) corresponding to L3, L4 .. Are synchronized with the vertical shift clock (VCK4) corresponding to the pixel hold portions 28 of the pixels L2, L3, L4, L6, L7, L8.

この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略１／４になる。各画素に保持されたデータは、サブフレームＳＦ１の１／４の前半部分（第１表示期間）に液晶を駆動し、表示期間は自由に設定可能である。以上説明した動作を、サブフレームＳＦ１を４分割した第２、第３、第４の期間（第２〜第４表示期間）において同様に繰り返す。第２の期間（第２表示期間）においてはＬ２にデータ、それ以外は”０”、第３の期間（第３表示期間）においてはＬ３にデータ、それ以外は”０”、第４の期間（第４表示期間）においてはＬ４にデータ、それ以外は”０”を、それぞれ対応する画素に転送し、それぞれ異なる表示期間を設定できる。   The address period in this case is approximately ¼ compared with the case where data transfer is performed in the first mode. The data held in each pixel drives the liquid crystal in the first half of the subframe SF1 (first display period), and the display period can be freely set. The operation described above is similarly repeated in the second, third, and fourth periods (second to fourth display periods) in which the subframe SF1 is divided into four. Data in L2 in the second period (second display period), “0” in the other period, data in L3 in the third period (third display period), “0” in the other period, fourth period In the (fourth display period), data is transferred to L4 and “0” is transferred to the corresponding pixels in other cases, and different display periods can be set.

第１の表示期間を４０μｓｅｃ、第２の表示期間を８０μｓｅｃ、第３の表示期間を１２０μｓｅｃ、第４の表示期間を１６０μｓｅｃとすると、表示できる平均輝度は図８に示すようになる。すなわち、平均輝度”１”と”０”の間の中間値は０．９、０．８、０．７、０．６、０．５、０．４、０．３、０．２、０．１の９通り得ることができる。従って、図１５（Ｃ）に示す従来例である第１のモードでは中間値が０．７５、０．５、０．２５の３通りであったのに比べて、この第２実施例では階調数を大きく増加することができる。   When the first display period is 40 μsec, the second display period is 80 μsec, the third display period is 120 μsec, and the fourth display period is 160 μsec, the average luminance that can be displayed is as shown in FIG. That is, the intermediate values between the average brightness “1” and “0” are 0.9, 0.8, 0.7, 0.6, 0.5, 0.4, 0.3, 0.2, 0 .9 can be obtained. Therefore, in the first mode, which is the conventional example shown in FIG. 15C, there are three intermediate values of 0.75, 0.5, and 0.25. The logarithm can be greatly increased.

ここでの擬似中間調信号発生回路４での動作は、第１実施例で説明したと同様に動作し、表示駆動信号の１階調レベル間に擬似中間調信号発生回路４によりさらに９階調が加わる。表示駆動信号ＳＦ１からＳＦ５の組み合わせにより、３２階調が表現され、擬似中間調信号により３．３ビット、１０倍の３２０階調を入力できる。   The operation in the pseudo halftone signal generation circuit 4 here is the same as described in the first embodiment, and the pseudo halftone signal generation circuit 4 further performs nine gradations during one gradation level of the display drive signal. Will be added. The combination of the display drive signals SF1 to SF5 expresses 32 gradations, and the pseudo halftone signal can input 3.3 bits and 10 times 320 gradations.

以上の第１及び第２実施例では、サブフレームＳＦ１を第２のモードで動作させた場合を例にとって説明したが、これに限定されず、図１４（Ｂ）に示すようなフレーム構造において、サブフレームＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５の内の一部、或いは全部を第２のモードで動作するようにしてもよく、この場合には更に階調数を増加することができる。   In the above first and second embodiments, the case where the subframe SF1 is operated in the second mode has been described as an example. However, the present invention is not limited to this, and in the frame structure as shown in FIG. Some or all of the subframes SF2, SF3, SF4, and SF5 may be operated in the second mode. In this case, the number of gradations can be further increased.

また、サブフレームＳＦ１において、分割された各表示期間において液晶に加える駆動電圧が同一である場合、以上説明した階調数を増加することができる。図２及び図６に示すように、分割されたシフトレジスタと同様の数に分割された液晶駆動電圧、すなわち（ＶＡ１、Ｖ１Ｂ）、（ＶＡ２、ＶＢ２）、（ＶＡ３、ＶＢ３）、（ＶＡ４、ＶＢ４）を設けて、サブフレームＳＦ１の分割された表示期間においてそれぞれ異なる液晶駆動電圧を加えることができる。そして、画素の輝度は、表示期間と液晶駆動電圧の両方に依存しているので、分割されたそれぞれの等しい表示期間に異なる駆動電圧を設定するようにすれば、同時に表示できる階調数を増加することが可能である。   In addition, in the subframe SF1, when the driving voltage applied to the liquid crystal is the same in each divided display period, the number of gradations described above can be increased. As shown in FIGS. 2 and 6, the liquid crystal driving voltages divided into the same number as the divided shift registers, that is, (VA1, V1B), (VA2, VB2), (VA3, VB3), (VA4, VB4). ), And different liquid crystal driving voltages can be applied in the divided display periods of the sub-frame SF1. Since the luminance of the pixel depends on both the display period and the liquid crystal drive voltage, the number of gradations that can be displayed simultaneously can be increased by setting different drive voltages for each of the divided display periods. Is possible.

＜第３実施例＞
次に本発明の第３実施例について説明する。
先の第１及び第２実施例では、行走査信号電極駆動回路２６内の行方向のシフトレジスタを２個或いは４個の複数に分割した場合を例にとって説明したが、これに代えて、列信号電極駆動回路２４内の列方向のシフトレジスタを複数に分割するようにしてもよい。図９は上述のように分割した本発明の画像表示装置の第３実施例を示すブロック構成図である。尚、図２及び図６に示す構成部分と同一構成部分については同一参照符号を付して、その説明を省略する。図９に示すように、ここでは行走査信号電極駆動回路２６内には１つの行方向のシフトレジスタ２６Ａを設け、これに全ての行走査信号電極Ｗ１〜Ｗｋを接続している。 <Third embodiment>
Next, a third embodiment of the present invention will be described.
In the first and second embodiments, the case where the row direction shift register in the row scanning signal electrode driving circuit 26 is divided into two or four is described as an example. The shift register in the column direction in the signal electrode drive circuit 24 may be divided into a plurality. FIG. 9 is a block diagram showing a third embodiment of the image display apparatus according to the present invention divided as described above. The same components as those shown in FIGS. 2 and 6 are denoted by the same reference numerals, and the description thereof is omitted. As shown in FIG. 9, here, one row-direction shift register 26A is provided in the row scanning signal electrode drive circuit 26, and all the row scanning signal electrodes W1 to Wk are connected thereto.

これに対して、列信号電極駆動回路２４には、列方向のシフトレジスタを複数、ここでは２つに分割して第１及び第２の２つのシフトレジスタ２４Ａ、２４Ｂを設けている。そして、各列信号電極Ｄ１〜Ｄｉが、この配列順に従って、上記第１及び第２のシフトレジスタ２４Ａ、２４Ｂに循環的に、すなわちここでは交互に接続される。具体的には、第１のシフトレジスタ２４Ａに１列、３列、５列・・・の列信号電極が接続され、第２のシフトレジスタ２４Ｂに２列、４列、６列・・・の列信号電極が接続される。   On the other hand, the column signal electrode driving circuit 24 is provided with first and second shift registers 24A and 24B by dividing a plurality of shift registers in the column direction into two, here two. Then, the column signal electrodes D1 to Di are connected to the first and second shift registers 24A and 24B cyclically, that is, alternately here, in accordance with the arrangement order. Specifically, the first, third, fifth,... Column signal electrodes are connected to the first shift register 24A, and the second, fourth, sixth,... Column signal electrodes are connected to the second shift register 24B. Column signal electrodes are connected.

これにより、行方向に沿った隣り合う２つの画素で１グループを形成し、全画素がグループ化される。この場合、水平シフトクロックＨＣＫ及び水平スタートクロックＨＳＴも奇数列用と偶数列用にそれぞれ２つ入力される。また、列信号電極駆動回路２４の前段は、画像信号（表示駆動信号）を入力する際に、奇数列用の信号と偶数列用の信号とを切り替えるためのスイッチ手段３２が設けられている。尚、ここでは電圧ＶＡ１、ＶＢ１が奇数列目の列信号電極につながる画素に印加され、ＶＡ２、ＶＢ２が偶数列目の列信号電極につながる画素に印加される。   Thus, one group is formed by two adjacent pixels along the row direction, and all the pixels are grouped. In this case, two horizontal shift clocks HCK and two horizontal start clocks HST are input for odd columns and even columns, respectively. In addition, the preceding stage of the column signal electrode drive circuit 24 is provided with switch means 32 for switching between signals for odd columns and signals for even columns when an image signal (display drive signal) is input. Here, the voltages VA1 and VB1 are applied to the pixels connected to the odd-numbered column signal electrodes, and VA2 and VB2 are applied to the pixels connected to the even-numbered column signal electrodes.

この第３実施例においても、信号表示データが画素に転送されるモードは２種類からなる。第１のモードは、従来例と同じような、図１５（Ｂ）に示すように、垂直シフトクロックＶＣＴに同期して、１行、２行、３行、・・・、ｋ行と順番にデータが転送される。   Also in the third embodiment, there are two types of modes in which the signal display data is transferred to the pixels. In the first mode, as in the conventional example, as shown in FIG. 15B, in synchronization with the vertical shift clock VCT, the first row, the second row, the third row,. Data is transferred.

第２のモードは、図１１に示すように、サブフレームＳＦ１の前半において、１行中、奇数列（図中ではＬ１）の場合、奇数列水平シフトクロック（ｏｄｄ ＨＣＫ）に同期して、奇数列データが奇数列（図中ではＬ１）のシフトレジスタ２４Aに順次転送される。尚、この場合、列方向と行方向は逆転しているので、 Ｌ１、Ｌ２は行方向に隣り合う２つの画素を示すものとする。偶数列（図中ではＬ２）、すなわち２列、４列、６列・・・においては、偶数列水平シフトクロック（ｅｖｅｎ ＨＣＫ）に同期して、列信号電極駆動回路２４のリセット端子がオンとなり、偶数列水平シフトクロックの１クロック期間において、偶数列シフトレジスタ２４Ｂのデータが“０”に初期化される。   In the second mode, as shown in FIG. 11, in the first half of the subframe SF1, in the case of an odd column (L1 in the drawing) in one row, an odd number is synchronized with the odd column horizontal shift clock (odd HCK). The column data is sequentially transferred to the shift register 24A of the odd column (L1 in the figure). In this case, since the column direction and the row direction are reversed, L1 and L2 indicate two pixels adjacent in the row direction. In even columns (L2 in the figure), that is, 2, 4, 6..., The reset terminal of the column signal electrode drive circuit 24 is turned on in synchronization with the even column horizontal shift clock (even HCK). In one clock period of the even column horizontal shift clock, the data in the even column shift register 24B is initialized to “0”.

垂直シフトクロック（ＶＣＫ）に同期して、奇数列シフトレジスタのデータと偶数列シフトレジスタのリセットデータが１行目の画素のサンプルホールド部に転送、保持される。以後、同様に、２行、３行、・・・ｋ行の画素のサンプルホールド部にデータ及びリセットデータが転送、保持される。この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略半分になる。各画素に保持されたデータは、サブフレームＳＦ１の前半の表示期間に液晶を駆動し、この表示期間は自由に設定可能である。   In synchronization with the vertical shift clock (VCK), the data in the odd-numbered column shift register and the reset data in the even-numbered column shift register are transferred and held in the sample hold unit of the pixel in the first row. Thereafter, similarly, data and reset data are transferred and held in the sample and hold units of the pixels in the 2nd, 3rd,... K rows. In this case, the address period is substantially halved compared to the case where data transfer is performed in the first mode. The data held in each pixel drives the liquid crystal during the first half display period of the subframe SF1, and this display period can be freely set.

サブフレームＳＦ１の後半において、１行中、奇数列（図中ではＬ１）、すなわち２列、４列、６列・・・においては、奇数列水平シフトクロック（ｏｄｄ ＨＣＫ）に同期して、列信号電極駆動回路２４のリセット端子がオンとなり、奇数列水平シフトクロックの１クロック期間において、奇数列シフトレジスタ２４Ａのデータが“０”に初期化される。偶数列（図中ではＬ２）の場合、偶数列水平シフトクロック（ｅｖｅｎ ＨＣＫ）に同期して、偶数列データが偶数列（図中ではＬ２）のシフトレジスタ２４Ｂに順次転送される。   In the second half of the sub-frame SF1, in odd-numbered columns (L1 in the figure) in one row, that is, in columns 2, 4, 6,..., Columns are synchronized with the odd-numbered column horizontal shift clock (odd HCK). The reset terminal of the signal electrode driving circuit 24 is turned on, and the data in the odd column shift register 24A is initialized to “0” in one clock period of the odd column horizontal shift clock. In the case of an even column (L2 in the figure), the even column data is sequentially transferred to the shift register 24B in the even column (L2 in the figure) in synchronization with the even column horizontal shift clock (even HCK).

垂直シフトクロック（ＶＣＫ）に同期して、奇数列シフトレジスタのリセットデータと偶数列シフトレジスタのデータが１行目の画素のサンプルホールド部に転送、保持される。以後、同様に、２行、３行、・・・ｋ行の画素のサンプルホールド部にデータ及びリセットデータが転送、保持される。この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略半分になる。各画素に保持されたデータは、サブフレームＳＦ１の後半の表示期間に液晶を駆動し、この表示期間は自由に設定可能である。
上記アドレス期間について、第１のモードのアドレス期間の長さは、第２のモードの前半アドレス期間と後半アドレス期間の和の長さと略同じである。 In synchronization with the vertical shift clock (VCK), the reset data of the odd-numbered column shift register and the data of the even-numbered column shift register are transferred and held in the sample hold unit of the pixel in the first row. Thereafter, similarly, data and reset data are transferred and held in the sample and hold units of the pixels in the 2nd, 3rd,... K rows. In this case, the address period is substantially halved compared to the case where data transfer is performed in the first mode. The data held in each pixel drives the liquid crystal during the latter half of the subframe SF1, and this display period can be set freely.
Regarding the address period, the length of the address period in the first mode is substantially the same as the sum of the first half address period and the second half address period in the second mode.

図１１に示すよう、第２のモードで、ＳＦ１の前半表示期間を１４０μｓｅｃ、ＳＦ１の後半表示期間を６０μｓｅｃと設定すると、表示できる平均輝度の”１”と”０”の中間値は”０．７”、”０．３”となり、図１５（Ｂ）に示す従来例と同じ第１のモードで表示できる平均輝度の”１”と”０”の中間値が”０．５”であることと比較して、その階調数を増加することができる。この方法においても、シフトレジスタの分割数は２に限らず３、４、・・・と更に多く分割してもよく、この場合は表示する階調数を更に増加することができる。   As shown in FIG. 11, in the second mode, when the first half display period of SF1 is set to 140 .mu.sec and the second half display period of SF1 is set to 60 .mu.sec, an intermediate value between "1" and "0" of the displayable average luminance is "0. 7 ”and“ 0.3 ”, and the intermediate value between“ 1 ”and“ 0 ”of the average luminance that can be displayed in the same first mode as the conventional example shown in FIG. 15B is“ 0.5 ”. The number of gradations can be increased compared to. Also in this method, the number of divisions of the shift register is not limited to 2, and may be further divided into 3, 4,..., And in this case, the number of gradations to be displayed can be further increased.

ここではサブフレームＳＦ１を第２のモードで動作した場合に説明したが、ＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５の一部、或いは全部を同様に分割して第２のモードで動作するようにすれば、さらに階調数を増加することができる。
また液晶駆動電圧、（ＶＡ１、ＶＢ１）、（ＶＡ２、ＶＢ２）として、それぞれ等しい表示期間に異なる駆動電圧を設定するようにすれば、同様に表示できる階調数を増加することが可能である。 Here, the case where the subframe SF1 is operated in the second mode has been described. However, if a part or all of SF2, SF3, SF4, and SF5 are divided in the same manner so as to operate in the second mode, Furthermore, the number of gradations can be increased.
If different drive voltages are set in the same display period as the liquid crystal drive voltages (VA1, VB1), (VA2, VB2), the number of gradations that can be displayed can be increased.

＜第４実施例＞
次に本発明の第４実施例について説明する。
この第４実施例は、図２において説明した第１実施例と図９において説明した第３実施例とを結合して、行走査信号電極駆動回路内のシフトレジスタと列信号電極駆動回路内のシフトレジスタとを共に、複数に分割するようにしたものである。図１０は本発明の画像表示装置の第４実施例を示すブロック構成図である。尚、図２及び図９に示す構成部分と同一構成部分については同一参照符号を付して、その説明を省略する。 <Fourth embodiment>
Next, a fourth embodiment of the present invention will be described.
The fourth embodiment combines the first embodiment described in FIG. 2 and the third embodiment described in FIG. 9 to provide a shift register in the row scanning signal electrode driving circuit and a column signal electrode driving circuit. Both the shift register and the shift register are divided into a plurality of parts. FIG. 10 is a block diagram showing a fourth embodiment of the image display apparatus of the present invention. The same components as those shown in FIGS. 2 and 9 are denoted by the same reference numerals, and the description thereof is omitted.

図１０に示すように、ここでは行走査信号電極駆動回路２６のシフトレジスタを、複数、例えば第１及び第２の２つのシフトレジスタ２６Ａ、２６Ｂに分割し、列信号電極駆動回路２４のシフトレジスタを複数、例えば第１及び第２の２つのシフトレジスタ２４Ａ、２４Ｂに分割している。これにより、図中、画素”１”、”２”、”３”、”４”で示される４つの画素Ｐｘで１つのグループを形成し、全画素Ｐｘは上記４つの画素毎にグループ化される。そして、サブフレームも上記シフトレジスタの分割数に対応して４つに分割される。   As shown in FIG. 10, here, the shift register of the row scanning signal electrode drive circuit 26 is divided into a plurality of, for example, first and second shift registers 26A and 26B, and the shift register of the column signal electrode drive circuit 24 is divided. Are divided into a plurality of, for example, first and second shift registers 24A and 24B. As a result, one group is formed by the four pixels Px indicated by the pixels “1”, “2”, “3”, and “4” in the figure, and all the pixels Px are grouped into the four pixels. The The subframe is also divided into four corresponding to the number of divisions of the shift register.

この第４実施例においても、信号表示データが画素に転送されるモードは２種類からなる。第１のモードは、従来例と同じような、図１５（Ｂ）に示すように、垂直シフトクロックＶＣＴに同期して、１行、２行、３行、・・・、ｋ行と順番にデータが転送される。   Also in the fourth embodiment, there are two types of modes in which the signal display data is transferred to the pixels. In the first mode, as in the conventional example, as shown in FIG. 15B, in synchronization with the vertical shift clock VCT, the first row, the second row, the third row,. Data is transferred.

第２のモードは、サブフレームＳＦ１のデータのうち、４分割する方法として、第１の組み合わせ（奇数行、奇数列）、第２の組み合わせ（奇数行、偶数列）、第３の組み合わせ（偶数行、奇数列）、第４の組み合わせ（偶数行、偶数列）からなる。画像信号（表示駆動信号）として、サブフレームに展開されたデータが列信号電極駆動回路２４に奇数列毎と偶数列毎にそれぞれ奇数列シフトレジスタ２４Ａと偶数列シフトレジスタ２４Ｂに保持される。第１の組み合わせのアドレス期間においては、画素”１”、”２”、”３”、”４”のうち、画素”１”にデータが転送され、画素”２”、”３”、”４”のすべてにはリセットデータが転送される。   The second mode is a method of dividing the data of the subframe SF1 into four as a first combination (odd row and odd column), a second combination (odd row and even column), and a third combination (even number). Row, odd column) and the fourth combination (even row, even column). As an image signal (display drive signal), the data developed in the subframe is held in the column signal electrode drive circuit 24 in the odd column shift register 24A and the even column shift register 24B for each odd column and even column. In the address period of the first combination, data is transferred to the pixel “1” among the pixels “1”, “2”, “3”, “4”, and the pixels “2”, “3”, “4” Reset data is transferred to all of "."

第２の組み合わせのアドレス期間においては、画素”１”、”２”、”３”、”４”のうち、画素”２”にデータが転送され、画素”１”、”３”、”４”のすべてにはリセットデータが転送される。第３の組み合わせのアドレス期間においては、画素”１”、”２”、”３”、”４”のうち、画素”３”にデータが転送され、画素”１”、”２”、”４”のすべてにはリセットデータが転送される。第４の組み合わせのアドレス期間においては、画素”１”、”２”、”３”、”４”のうち、画素”４”にデータが転送され、画素”１”、”２”、”３”のすべてにはリセットデータが転送される。   In the address period of the second combination, data is transferred to the pixel “2” among the pixels “1”, “2”, “3”, “4”, and the pixels “1”, “3”, “4” Reset data is transferred to all of "." In the address period of the third combination, data is transferred to the pixel “3” among the pixels “1”, “2”, “3”, “4”, and the pixels “1”, “2”, “4” Reset data is transferred to all of "." In the address period of the fourth combination, data is transferred to the pixel “4” among the pixels “1”, “2”, “3”, “4”, and the pixels “1”, “2”, “3” Reset data is transferred to all of "."

第１の組み合わせのアドレス期間において、図１２（Ａ）に示すようなシーケンスからなる。奇数列（図中ではＬ１）の場合、奇数列水平シフトクロック（ｏｄｄ ＨＣＫ）に同期して、奇数列データが奇数列のシフトレジスタ２４Ａに転送される。偶数列（図中ではＬ２）、すなわち２列、４列、６列・・・においては、偶数列水平シフトクロック（ｅｖｅｎ ＨＣＫ）に同期して、列信号電極駆動回路２４のリセット端子がオンとなり、偶数列水平シフトクロックの１クロック期間において、偶数列シフトレジスタ２４Ｂのデータが“０”に初期化される。垂直シフトクロック（ＶＣＫ）に同期して、奇数列シフトレジスタのデータと偶数列シフトレジスタのリセットデータが１行目の画素のサンプルホールド部に転送、保持される。以後、同様に、３行、５行、・・（ｋ−１）行の画素のサンプルホールド部にデータ及びリセットデータが転送、保持される。   In the address period of the first combination, a sequence as shown in FIG. In the case of an odd column (L1 in the figure), the odd column data is transferred to the odd column shift register 24A in synchronization with the odd column horizontal shift clock (odd HCK). In even columns (L2 in the figure), that is, 2, 4, 6..., The reset terminal of the column signal electrode drive circuit 24 is turned on in synchronization with the even column horizontal shift clock (even HCK). In one clock period of the even column horizontal shift clock, the data in the even column shift register 24B is initialized to “0”. In synchronization with the vertical shift clock (VCK), the data in the odd-numbered column shift register and the reset data in the even-numbered column shift register are transferred and held in the sample hold unit of the pixel in the first row. Thereafter, similarly, the data and the reset data are transferred and held in the sample hold units of the pixels in the third row, fifth row,... (K−1) rows.

次に、奇数列水平シフトクロック（ｏｄｄ ＨＣＫ）及び偶数列水平シフトクロック（ｅｖｅｎ ＨＣＫ）の１クロックに同期して、奇数列シフトレジスタ２４Ａ及び偶数列シフトレジスタ２４Ｂのデータが“０”に初期化される。垂直シフトクロック（ＶＣＫ）に同期して、奇数列シフトレジスタ２４Ａ及び偶数列シフトレジスタ２４Ｂのリセットデータが、２行、4行、・・・、ｋ行の偶数行の 各画素に同時に転送、保持される。   Next, the data of the odd column shift register 24A and the even column shift register 24B is initialized to “0” in synchronization with one clock of the odd column horizontal shift clock (odd HCK) and the even column horizontal shift clock (even HCK). Is done. In synchronization with the vertical shift clock (VCK), the reset data of the odd-numbered column shift register 24A and the even-numbered column shift register 24B is simultaneously transferred and held to the pixels in the even-numbered rows of the second row, the fourth row,. Is done.

リセットデータ“０”がシフトレジスタに転送、保持される期間は、データがシフトレジスタに転送、保持される場合に比べ非常に短い。従って、第１の組み合わせのアドレス期間は第１のモードのアドレス期間に比べ１／４の時間で実行できる。   The period during which the reset data “0” is transferred and held in the shift register is much shorter than when the data is transferred and held in the shift register. Therefore, the address period of the first combination can be executed in ¼ time compared to the address period of the first mode.

同様なシーケンスを、第２の組み合わせ、第３の組み合わせ、第４の組み合わせに対し実行する。この３個の組み合わせのアドレス期間と表示期間は、図１２（Ｂ）、図１２（Ｃ）、図１２（Ｄ）に示すようになる。第１の表示期間、第２の表示期間、第３の表示期間、第４の表示期間をそれぞれ、４０μｓｅｃ、８０μｓｅｃ、１２０μｓｅｃ、１６０μｓｅｃとすると、表示できる平均輝度は図８に示すようになる。中間値は“０．９”、“０．８”、“０．７”、“０．６”、“０．５”、“０．４”、“０．３”、“０．２”、“０．１”の９通り得ることができ、図１５（Ｃ）に示す従来例である第１のモードでは中間値は“０．７５”、“０．５”、“０．２５”の３通りであることと比較して、その階調数を、大きく増加することができる。   A similar sequence is executed for the second combination, the third combination, and the fourth combination. The address period and display period of the three combinations are as shown in FIGS. 12B, 12C, and 12D. When the first display period, the second display period, the third display period, and the fourth display period are 40 μsec, 80 μsec, 120 μsec, and 160 μsec, respectively, the average luminance that can be displayed is as shown in FIG. Intermediate values are “0.9”, “0.8”, “0.7”, “0.6”, “0.5”, “0.4”, “0.3”, “0.2” , “0.1” can be obtained, and in the first mode which is the conventional example shown in FIG. 15C, the intermediate values are “0.75”, “0.5”, “0.25”. Compared to the three types, the number of gradations can be greatly increased.

同様に第１の表示期間、第２の表示期間、第３の表示期間、第４の表示期間をそれぞれ、２７μｓｅｃ、５４μｓｅｃ、１０８μｓｅｃ、２１６μｓｅｃとすると、表示できる平均輝度は図１３に示すようになる。図１３は第４実施例において表現できる平均輝度の他の態様を示す図である。図１３に示すように、中間値は“１４／１５”、“１３／１５”、“１２／１５”、“１１／１５”、“１０／１５”、“９／１５”、“８／１５”、“７／１５”、“６／１５”、“５／１５”、“４／１５”、“３／１５”、“２／１５”、“１／１５”の１４通り得ることができ、図１５（Ｃ）に示す従来例である第１のモードでは中間値は“０．７５”、“０．５”、“０．２５”の３通りであることと比較して、その階調数を、さらに大きく増加することができる。
ここでサブフレームＳＦ１を第２のモードで動作した場合に説明したが、ＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５の一部、或いは全部を同様に分割して第２のモードで動作するようにすれば、さらに階調数を増加することができる。 Similarly, when the first display period, the second display period, the third display period, and the fourth display period are 27 μsec, 54 μsec, 108 μsec, and 216 μsec, respectively, the average luminance that can be displayed is as shown in FIG. . FIG. 13 is a diagram showing another aspect of the average luminance that can be expressed in the fourth embodiment. As shown in FIG. 13, the intermediate values are “14/15”, “13/15”, “12/15”, “11/15”, “10/15”, “9/15”, “8/15”. ”,“ 7/15 ”,“ 6/15 ”,“ 5/15 ”,“ 4/15 ”,“ 3/15 ”,“ 2/15 ”,“ 1/15 ” In the first mode, which is the conventional example shown in FIG. 15C, the intermediate value has three levels of “0.75”, “0.5”, and “0.25”. The logarithm can be increased even further.
Here, the case where the subframe SF1 is operated in the second mode has been described. However, if a part or all of SF2, SF3, SF4, and SF5 are divided in the same manner so as to operate in the second mode, Furthermore, the number of gradations can be increased.

また図１０に示すように、４分割された液晶駆動電圧、（ＶＡ１、ＶＢ１）、（ＶＡ２、ＶＢ２）、（ＶＡ３、ＶＢ３）、（ＶＡ４、ＶＢ４）が設けられ、それぞれ、画素”１”、画素”２”、画素”３”、画素”４”に電圧が加わり、サブフィールドＳＦ１の分割された表示期間においてそれぞれ異なる液晶駆動電圧を加えることができる。輝度は、表示期間と液晶駆動電圧の両方に依存するので、分割されたそれぞれの等しい表示期間に異なる駆動電圧値を設定することにより、同様に表示できる階調数を増加することも可能である。尚、以上説明した各実施例における液晶駆動電圧、（ＶＡ１、ＶＢ１）、（ＶＡ２、ＶＢ２）、（ＶＡ３、ＶＢ３）、（ＶＡ４、ＶＢ４）は、電圧供給電極によって対応する各画素に供給される。   Also, as shown in FIG. 10, there are provided liquid crystal driving voltages divided into four, (VA1, VB1), (VA2, VB2), (VA3, VB3), (VA4, VB4), and the pixels “1”, Voltages are applied to the pixel “2”, the pixel “3”, and the pixel “4”, and different liquid crystal driving voltages can be applied in the divided display period of the subfield SF1. Since the luminance depends on both the display period and the liquid crystal drive voltage, it is also possible to increase the number of gradations that can be displayed in the same manner by setting different drive voltage values for the divided equal display periods. . The liquid crystal driving voltages (VA1, VB1), (VA2, VB2), (VA3, VB3), and (VA4, VB4) in the embodiments described above are supplied to the corresponding pixels by the voltage supply electrodes. .

以上実施例で説明した方法は、液晶を用いた画像表示装置を例にとって説明したが、これに限らず、ＰＤＰ、ＤＬＰ、有機ＥＬ素子などで、サブフレーム構造をもつデジタル駆動表示装置ならば本発明を適用できるのは勿論である。また、ここではフレーム構造について説明したが、フィールドについても同様に適用される。   The method described in the above embodiments has been described by taking an image display device using liquid crystal as an example. However, the present invention is not limited to this, and the present invention is not limited to this. Of course, the invention can be applied. Although the frame structure has been described here, the same applies to the field.

一般的な画像表示装置を含む画像表示システムを示す概略構成図である。It is a schematic block diagram which shows the image display system containing a general image display apparatus. 本発明の画像表示装置の第１実施例を示すブロック構成図である。1 is a block configuration diagram showing a first embodiment of an image display apparatus of the present invention. 画像表示装置の１つの画素の画素駆動回路の一例を示すブロック図である。It is a block diagram which shows an example of the pixel drive circuit of one pixel of an image display apparatus. 液晶の駆動電圧と出射光強度との関係を示すグラフである。It is a graph which shows the relationship between the drive voltage of a liquid crystal, and emitted light intensity. 第１実施例において１つのサブフレームを２分割して駆動する時の態様を示す図である。It is a figure which shows the aspect at the time of driving one sub-frame by dividing into 2 in 1st Example. 本発明の画像表示装置の第２実施例を示すブロック構成図である。It is a block block diagram which shows 2nd Example of the image display apparatus of this invention. 第２実施例において１つのサブフレームを４分割して駆動する時の態様を示す図である。It is a figure which shows the aspect at the time of driving by dividing one sub-frame into 4 in 2nd Example. 表現できる平均輝度の態様を示す図である。It is a figure which shows the aspect of the average luminance which can be expressed. 本発明の画像表示装置の第３実施例を示すブロック構成図である。It is a block block diagram which shows 3rd Example of the image display apparatus of this invention. 本発明の画像表示装置の第４実施例を示すブロック構成図である。It is a block block diagram which shows 4th Example of the image display apparatus of this invention. 第３実施例において１つのサブフレームを２分割して駆動する時の態様を示す図である。It is a figure which shows the aspect at the time of driving by dividing one sub-frame into 2 parts in 3rd Example. 第４実施例において表示の態様を示す図である。It is a figure which shows the aspect of a display in 4th Example. 第４実施例において表現できる平均輝度の他の態様を示す図である。It is a figure which shows the other aspect of the average luminance which can be expressed in 4th Example. 従来の画像表示装置の駆動回路を説明する説明図である。It is explanatory drawing explaining the drive circuit of the conventional image display apparatus. 従来の画像表示装置における表示の態様を示す図である。It is a figure which shows the aspect of the display in the conventional image display apparatus.

符号の説明Explanation of symbols

１…駆動信号生成回路、１２…光学系、１４…画像表示装置、２２…表示手段、２４…列信号電極駆動回路、２４Ａ，２４Ｂ…シフトレジスタ、２６…行走査信号電極駆動回路、２６Ａ〜２６Ｄ…シフトレジスタ、２８…サンプルホールド部、３０…電圧選択回路、Ｐｘ…画素。

DESCRIPTION OF SYMBOLS 1 ... Drive signal generation circuit, 12 ... Optical system, 14 ... Image display apparatus, 22 ... Display means, 24 ... Column signal electrode drive circuit, 24A, 24B ... Shift register, 26 ... Row scanning signal electrode drive circuit, 26A-26D ... shift register, 28 ... sample and hold unit, 30 ... voltage selection circuit, Px ... pixel.

Claims (5)

マトリクス状に配置された複数の画素を有すると共に、画像信号の１フレームを異なる表示期間をもつ複数のサブフレームに分割し、前記画素を駆動する際前記サブフレームを前記画像信号に応じて選択的にオンまたはオフすることにより画像表示を行う画像表示装置であって、
前記画像信号から前記複数の画素を表示するための表示駆動信号を生成する駆動信号生成回路と、
前記マトリクス状に配置された複数の画素の各列毎に共通に接続した列信号電極に対して前記表示駆動信号を供給するための列信号電極駆動回路と、
前記マトリクス状に配置された複数の画素の各行毎に共通に接続した行走査信号電極に対して行走査信号を供給するための行走査信号電極駆動回路と、
前記列信号電極駆動回路及び前記行走査信号電極駆動回路の内の少なくともいずれか一方に接続された複数のシフトレジスタと、
前記複数の各サブフレームに対応したシフトレジスタ駆動期間と同数に前記シフトレジスタの数を分割して前記シフトレジスタに応じた画素グループに前記各画素をグループ化するグループ化手段と、
を有し、
前記グループ化手段によりグループ化された画素グループ内の画素に基づいて形成した表示駆動信号に応じて、前記画素を前記画素グループの画素毎に前記分割したシフトレジスタ駆動期間に対応させて駆動するように構成したことを特徴とする画像表示装置。 It has a plurality of pixels arranged in a matrix, and divides one frame of an image signal into a plurality of subframes having different display periods, and selectively drives the subframe according to the image signal when driving the pixels. An image display device that displays an image by turning it on or off,
A drive signal generation circuit for generating a display drive signal for displaying the plurality of pixels from the image signal;
A column signal electrode drive circuit for supplying the display drive signal to a column signal electrode commonly connected to each column of the plurality of pixels arranged in a matrix;
A row scanning signal electrode driving circuit for supplying a row scanning signal to a row scanning signal electrode commonly connected to each row of the plurality of pixels arranged in a matrix;
A plurality of shift registers connected to at least one of the column signal electrode driving circuit and the row scanning signal electrode driving circuit;
Grouping means for dividing the number of shift registers into the same number of shift register driving periods corresponding to the plurality of subframes, and grouping the pixels into pixel groups according to the shift registers;
Have
The pixels are driven in correspondence with the divided shift register driving periods for each pixel of the pixel group according to a display driving signal formed based on the pixels in the pixel group grouped by the grouping means. An image display device characterized by comprising the following. 前記列信号電極駆動回路及び／又は前記行走査信号電極駆動回路は、前記分割されたサブフレームのデータを、前記グループ化された画素の行走査信号電極毎及び／又は列信号電極毎に供給することを特徴とする請求項１記載の画像表示装置。   The column signal electrode driving circuit and / or the row scanning signal electrode driving circuit supplies the data of the divided subframes for each row scanning signal electrode and / or for each column signal electrode of the grouped pixels. The image display device according to claim 1. 前記グループ化手段により分割され、グループ化されたデータは、グループの一部の全データが、所定のデータに初期化されたデータであることを特徴とする請求項１又は２記載の画像表示装置。   3. The image display apparatus according to claim 1, wherein the data divided and grouped by the grouping means is data in which all data of a part of the group is initialized to predetermined data. . 前記列信号電極駆動回路及び／又は前記行走査信号電極駆動回路は、前記グループ化された画素の行走査信号電極毎及び列信号電極毎に画素に供給する電圧供給電極を配置し、前記分割されたサブフレームの表示期間において、前記電圧供給電極に前記分割されたグループ毎に異なる電圧を加えることを特徴とする請求項１又は２記載の画像表示装置。   The column signal electrode driving circuit and / or the row scanning signal electrode driving circuit includes a voltage supply electrode that supplies a pixel to each row scanning signal electrode and each column signal electrode of the grouped pixels, and is divided. 3. The image display device according to claim 1, wherein a different voltage is applied to the voltage supply electrode for each of the divided groups in the display period of the subframe. 前記サブフレームの分割数は４であり、前記分割されたサブフレームの各表示期間は、それぞれ２７μｓｅｃ、５４μｓｅｃ、１０８μｓｅｃ、２１６μｓｅｃであることを特徴とする請求項５記載の画像表示装置。
6. The image display device according to claim 5, wherein the number of divisions of the subframe is 4, and the display periods of the divided subframes are 27 μsec, 54 μsec, 108 μsec, and 216 μsec, respectively.

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