JP2006215280A - Encryption processing circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To perform processing for encryption and decryption in a common key block encryption system with low power consumption and at high speed. <P>SOLUTION: An encryption processing circuit for performing permutation under a common key block encryption system wherein multiple-bit input data are permuted in accordance with a correspondence rule for every bit and outputted comprises: a data input section which receives the input data and includes an output port for performing parallel output of the received multiple-bit input data; a data output section which includes an input port to which parallel input of multiple-bit data is performed and outputs the data inputted to the input port; and a permutation section which connects the output port and the input port in accordance with the correspondence rule for every bit. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、共通鍵ブロック暗号方式に用いられる暗号処理回路に関する。   The present invention relates to an encryption processing circuit used for a common key block encryption method.

近年、キーレスエントリーシステムのように、無線等の通信手段によりデータを送受信することが広く行われている。キーレスエントリーシステムの場合、第三者にデータが不正に解読されることのないよう、データは暗号化された上で送受信される。   In recent years, as in a keyless entry system, data transmission / reception is widely performed by wireless communication means. In the case of a keyless entry system, data is transmitted after being encrypted so that the data cannot be illegally decrypted by a third party.

データの暗号化方式は多種多様であるが、ＤＥＳ（Data Encryption Standard）やＡＥＳ（Advanced Encryption Standard）等の標準規格を用いることが望ましい。これらの標準規格の暗号化方式の場合、不正に解読されるリスクの算出が容易であり、不正に解読された場合の保険料をこのリスクに基づいて算定することができるからである。逆に、標準規格以外の独自規格等の暗号化方式を用いる場合、不正に解読されるリスクの算出が難しく、概して、保険料が高くなることが多い。   There are various data encryption methods, but it is desirable to use a standard such as DES (Data Encryption Standard) or AES (Advanced Encryption Standard). This is because, in the case of these standard encryption schemes, it is easy to calculate the risk of fraudulent decryption, and the insurance premium for fraudulent decryption can be calculated based on this risk. On the other hand, when using an encryption method such as a proprietary standard other than the standard, it is difficult to calculate the risk of illegal decryption, and the insurance premium is often high in general.

このようなＤＥＳやＡＥＳ等の共通鍵ブロック暗号化方式では、データをいくつかのブロックに分割し、そのブロックごとに転置や換字等の処理が行われる。この転置や換字の処理は、入力データと出力データとの対応を示す対応表をメモリに記憶しておき、与えられた入力データに対応する出力データを対応表に基づいて求めることにより実現することができる（例えば、特許文献１）。
特開２００４−１２０３０７号公報 In such a common key block encryption method such as DES and AES, data is divided into several blocks, and processing such as transposition and substitution is performed for each block. This transposition and substitution processing is realized by storing a correspondence table indicating correspondence between input data and output data in a memory, and obtaining output data corresponding to given input data based on the correspondence table. (For example, Patent Document 1).
JP 2004-120307 A

しかしながら、転置や換字をソフトウェアで実現する場合、メモリに記憶された対応表の参照等を繰り返し行うため、処理負荷が高く、消費電力が大きい。そのため、キーレスエントリーシステムに、転置や換字がソフトウェアで実現された共通鍵ブロック暗号方式を採用すると、利用者が施錠・解錠の操作を行う子機の電池消耗が早くなってしまうという問題があった。また、キーレスエントリーシステムでは、施錠や解錠等の操作に対するレスポンスを良くするため、暗号化及び復号の処理速度を向上させる必要がある。   However, when transposition and substitution are realized by software, since the correspondence table stored in the memory is repeatedly referred to, the processing load is high and the power consumption is large. For this reason, if a common key block encryption method in which transposition and substitution are realized by software is adopted in the keyless entry system, there is a problem that the battery of the slave unit for which the user performs the locking / unlocking operation becomes fast. It was. In the keyless entry system, it is necessary to improve the processing speed of encryption and decryption in order to improve the response to operations such as locking and unlocking.

本発明は上記課題を鑑みてなされたものであり、共通鍵ブロック暗号方式における暗号化及び復号の処理を低消費電力で、かつ、高速に行う暗号処理回路を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide an encryption processing circuit that performs encryption and decryption processing in a common key block encryption method at low power consumption and at high speed.

上記目的を達成するため、本発明の暗号処理回路は、複数ビットの入力データをビット毎の対応規則に基づいて並べ替えて出力する共通鍵ブロック暗号方式の転置処理を行う暗号処理回路であって、前記複数ビットの入力データを受信し、受信した前記複数ビットの入力データを並列出力する出力ポートを有するデータ入力部と、複数ビットのデータが並列入力される入力ポートを有し、前記入力ポートに入力された前記複数ビットのデータを出力するデータ出力部と、前記出力ポートと前記入力ポートとを、前記ビット毎の対応規則に基づいて接続する転置部と、を備えることとする。   In order to achieve the above object, a cryptographic processing circuit of the present invention is a cryptographic processing circuit that performs transposition processing of a common key block cipher system that rearranges and outputs a plurality of bits of input data based on a corresponding rule for each bit. A data input unit having an output port for receiving the plurality of bits of input data and outputting the received plurality of bits of input data in parallel; and an input port for inputting the plurality of bits of data in parallel; A data output unit that outputs the data of the plurality of bits input to the input port, and a transposition unit that connects the output port and the input port based on a correspondence rule for each bit.

また、前記共通鍵ブロック暗号方式がＤＥＳであり、前記入力データが、初期転置（Initial Permutation）における入力データであり、前記ビット毎の対応規則が、前記初期転置におけるビット毎の対応規則であることとすることができる。   Further, the common key block encryption method is DES, the input data is input data in initial permutation, and the correspondence rule for each bit is a correspondence rule for each bit in the initial transposition. It can be.

また、前記入力データが、ＤＥＳの最終転置（Inverse Initial Permutation）における入力データであり、前記ビット毎の対応規則が、前記最終転置におけるビット毎の対応規則であることとすることができる。   The input data may be input data in DES final transposition (Inverse Initial Permutation), and the correspondence rule for each bit may be a correspondence rule for each bit in the final transposition.

また、前記入力データが、ＤＥＳのＦ関数の拡大型転置における入力データであり、前記ビット毎の対応規則が、前記Ｆ関数の拡大型転置におけるビット毎の対応規則であることとすることができる。   The input data may be input data in an expanded transposition of the DES F function, and the correspondence rule for each bit may be a correspondence rule for each bit in the expanded transposition of the F function. .

また、前記入力データが、ＤＥＳのＦ関数のＳ−ＢＯＸから出力されるデータであり、前記ビット毎の対応規則が、前記Ｆ関数の当該入力データが入力される転置におけるビット毎の対応規則であることとすることができる。   Further, the input data is data output from the S-BOX of the F function of DES, and the correspondence rule for each bit is a correspondence rule for each bit in transposition to which the input data of the F function is input. Can be.

また、前記入力データが、ＤＥＳの縮約型転置（Permuted Choice 1）に入力される共通鍵であり、前記ビット毎の対応規則が、前記縮約型転置におけるビット毎の対応規則であることとすることができる。   Further, the input data is a common key input to a DES contracted transposition (Permuted Choice 1), and the correspondence rule for each bit is a correspondence rule for each bit in the contracted transposition. can do.

また、前記入力データが、ＤＥＳの縮約型転置（Permuted Choice 2）における入力データであり、前記ビット毎の対応規則が、前記縮約型転置におけるビット毎の対応規則であることとすることができる。   The input data may be input data in DES contracted transposition (Permuted Choice 2), and the correspondence rule for each bit may be a correspondence rule for each bit in the contracted transposition. it can.

また、前記入力データが、ＤＥＳの共通鍵を縮約型転置（Permuted Choice 1）により転置して得られたデータであり、前記ビット毎の対応規則が、当該入力データと、縮約型転置（Permuted Choice 2）に入力されるデータと、のビット毎の対応規則であることとすることができる。   Further, the input data is data obtained by transposing a DES common key by contracted transposition (Permuted Choice 1), and the correspondence rule for each bit includes the input data and the contracted transposition ( This can be a bit-by-bit correspondence rule with data input to Permuted Choice 2).

また、前記ビット毎の対応規則が異なる前記転置部を複数備え、前記複数の転置部のうちの何れの転置部を用いるかを示す選択データを受信し、前記データ入力部から出力される前記入力データを前記選択データによって示される前記転置部に入力する選択部を更に備えることとしてもよい。   A plurality of the transposition units having different correspondence rules for each bit, the selection data indicating which one of the transposition units to use is received, and the input that is output from the data input unit It is good also as providing the selection part which inputs data into the said transposition part shown with the said selection data.

また、前記転置部を複数備える場合において、前記共通鍵ブロック暗号方式がＤＥＳであり、前記複数の転置部の前記ビット毎の対応規則が、夫々、初期転置におけるビット毎の対応規則、最終転置におけるビット毎の対応規則、Ｆ関数の拡大型転置におけるビット毎の対応規則、Ｆ関数のＳ−ＢＯＸから出力されるデータが入力される転置におけるビット毎の対応規則、縮約型転置（Permuted Choice 1）におけるビット毎の対応規則、縮約型転置（Permuted Choice 2）におけるビット毎の対応規則、前記縮約型転置（Permuted Choice 1）から出力されるデータと、前記縮約型転置（Permuted Choice 2）に入力されるデータと、のビット毎の対応規則の何れかであることとすることができる。   In the case where a plurality of transposition units are provided, the common key block encryption method is DES, and the correspondence rule for each bit of the plurality of transposition units is a correspondence rule for each bit in the initial transposition and a final transposition, respectively. Bit-by-bit correspondence rules, bit-by-bit correspondence rules in F-type expanded transposition, bits-by-bit correspondence rules in transposition to which data output from the F-function S-BOX is input, reduced type transposition (Permuted Choice 1 ), A bit-by-bit correspondence rule, a bit-by-bit correspondence rule in Permuted Choice 2, the data output from the contracted transposition (Permuted Choice 1), and the contracted transposition (Permuted Choice 2). ) And the input rule for each bit.

また、前記転置部を複数備える場合において、前記データ入力部から並列出力される前記複数ビットの入力データを対応規則に基づいて変換して前記データ出力部の前記入力ポートに並列出力する論理回路である換字部を更に備え、前記選択データは、前記複数の転置部または前記換字部のうちの何れを用いるかを示すデータであり、前記選択部は、前記データ入力部から出力される前記入力データを前記選択データによって示される前記転置部または前記換字部に入力することとしてもよい。   In the case where a plurality of transposition units are provided, a logic circuit that converts the plurality of bits of input data output in parallel from the data input unit based on a corresponding rule and outputs the converted data to the input port of the data output unit A substitution part is further provided, and the selection data is data indicating which one of the plurality of transposition parts or the substitution part is used, and the selection part is the input data output from the data input part. It is good also as inputting into the said transposition part or the said substitution part shown by the said selection data.

また、前記複数の転置部と前記換字部とを備える場合において、前記共通鍵ブロック暗号方式がＤＥＳであり、前記複数の転置部の前記ビット毎の対応規則が、夫々、初期転置におけるビット毎の対応規則、最終転置におけるビット毎の対応規則、Ｆ関数の拡大型転置におけるビット毎の対応規則、Ｆ関数のＳ−ＢＯＸから出力されるデータが入力される転置におけるビット毎の対応規則、縮約型転置（Permuted Choice 1）におけるビット毎の対応規則、縮約型転置（Permuted Choice 2）におけるビット毎の対応規則、前記縮約型転置（Permuted Choice 1）から出力されるデータと、前記縮約型転置（Permuted Choice 2）に入力されるデータと、のビット毎の対応規則の何れかであり、前記換字部の前記対応規則が、前記Ｓ−ＢＯＸに入力されるデータと前記Ｓ−ＢＯＸから出力されるデータとの対応規則であることとすることができる。   Further, in the case where the plurality of transposing units and the substitution unit are provided, the common key block encryption method is DES, and the correspondence rule for each bit of the plurality of transposing units is for each bit in the initial transposition, respectively. Corresponding rule, Corresponding rule for each bit in the final transposition, Corresponding rule for each bit in the expanded transposition of the F function, Corresponding rule for each bit in the transposition to which the data output from the S-BOX of the F function is input, Reduction Corresponding rule for each bit in type transposition (Permuted Choice 1), Corresponding rule for each bit in contracted transposition (Permuted Choice 2), data output from the contracted transposition (Permuted Choice 1), and the contraction The data input to the permuted choice 2 is a bit-by-bit correspondence rule, and the correspondence rule of the substitution part is the data input to the S-BOX and the S May be that the corresponding rules for the data output from the BOX.

また、前記選択部がマルチプレクサであることとすることができる。   The selection unit can be a multiplexer.

また、本発明の暗号処理回路は、複数ビットの入力データを対応規則に基づいて変換して出力する共通鍵ブロック暗号方式の換字処理を行う暗号処理回路であって、前記複数ビットの入力データを受信し、受信した前記複数ビットの入力データを並列出力する出力ポートを有するデータ入力部と、前記データ入力部から並列出力される前記複数ビットの入力データを前記対応規則に基づいて変換して出力する論理回路である換字部と、前記換字部から出力される複数ビットのデータが並列入力される入力ポートを有し、前記入力ポートに入力された前記複数ビットのデータを出力するデータ出力部と、を備えることとする。   Further, the cryptographic processing circuit of the present invention is a cryptographic processing circuit that performs substitution processing of a common key block cryptosystem that converts and outputs a plurality of bits of input data based on a corresponding rule. A data input unit having an output port for receiving and receiving the received multi-bit input data in parallel; and converting and outputting the multi-bit input data output in parallel from the data input unit based on the correspondence rule And a data output unit that outputs the plurality of bits of data input to the input port, and includes a substitution unit that is a logic circuit that performs input and a plurality of bits of data output from the substitution unit. .

また、前記換字処理を行う暗号処理回路において、前記共通鍵ブロック暗号方式がＤＥＳであり、前記入力データが、Ｆ関数のＳ−ＢＯＸに入力されるデータであり、前記対応規則が、前記入力データと前記Ｓ−ＢＯＸから出力されるデータとの対応規則であることとしてもよい。   In the cryptographic processing circuit that performs the substitution processing, the common key block encryption method is DES, the input data is data input to an S-BOX of an F function, and the correspondence rule is the input data And the data output from the S-BOX.

また、前記データ入力部が複数のＤ型フリップフロップで構成され、前記出力ポートが当該複数のＤ型フリップフロップの出力端子であり、前記データ出力部がトライステートバッファであることとすることができる。   The data input unit may be composed of a plurality of D-type flip-flops, the output port may be an output terminal of the plurality of D-type flip-flops, and the data output unit may be a tri-state buffer. .

また、前記データ入力部への書き込みアドレスと前記データ出力部からの読み出しアドレスとが同一であることとすることができる。   The write address to the data input unit and the read address from the data output unit can be the same.

共通鍵ブロック暗号方式における暗号化及び復号の処理を低消費電力で、かつ、高速に行うことができる。   Encryption and decryption processing in the common key block encryption method can be performed at low power consumption and at high speed.

＝＝全体構成＝＝
図１は、本発明の暗号処理回路を用いる一実施形態である自動車の錠の施錠・解錠を行うキーレスエントリーシステム１の全体構成を示す図である。キーレスエントリーシステム１は、携帯型の子機２と自動車等に搭載される親機３とを含んで構成されている。子機２は、例えば、自動車のドアロックやステアリングロックの鍵穴に差し込むキーのハンドル部等に設けられている。また、親機３は、自動車側に設けられている。 == Overall structure ==
FIG. 1 is a diagram showing an overall configuration of a keyless entry system 1 that locks and unlocks a car lock, which is an embodiment using the cryptographic processing circuit of the present invention. The keyless entry system 1 includes a portable child device 2 and a parent device 3 mounted on an automobile or the like. The subunit | mobile_unit 2 is provided in the handle | steering-wheel part of the key etc. which are inserted in the keyhole of a door lock of a motor vehicle, or a steering lock, for example. Moreover, the main | base station 3 is provided in the motor vehicle side.

子機２は、電池１１、操作スイッチ１２、データ処理回路１３、及び送受信回路１４を備えている。電池１１は、子機２の各部の動作に必要な電力を供給するためのものである。操作スイッチ１２は、利用者からの施錠・解錠の指示を受け付けるスイッチである。データ処理回路１３は、施錠・解錠の際に必要となる認証用のデータの生成等を行う。送受信回路１４は、データ処理回路１３から出力されるデジタルデータをアナログデータに変換し、これを増幅して電磁波として送出する回路である。また、送受信回路１４は、親機３から送出された電磁波を受信し、これをデジタルデータに変換してデータ処理回路１３に入力することもできる。なお、電磁波としては、電波や赤外線が用いられる。   The subunit | mobile_unit 2 is provided with the battery 11, the operation switch 12, the data processing circuit 13, and the transmission / reception circuit 14. FIG. The battery 11 is for supplying electric power necessary for the operation of each part of the child device 2. The operation switch 12 is a switch that receives a locking / unlocking instruction from a user. The data processing circuit 13 generates authentication data necessary for locking / unlocking. The transmission / reception circuit 14 is a circuit that converts the digital data output from the data processing circuit 13 into analog data, amplifies it, and sends it as electromagnetic waves. In addition, the transmission / reception circuit 14 can receive an electromagnetic wave transmitted from the parent device 3, convert it into digital data, and input the digital data to the data processing circuit 13. Note that radio waves and infrared rays are used as the electromagnetic waves.

親機３は、データ処理回路２１、送受信回路２２、及び駆動回路２３を備えている。データ処理回路２１は、子機２から受信する認証用のデータに基づいた認証処理等を行う。送受信回路２２は、子機２から送出された電磁波を受信し、これをデジタルデータに変換してデータ処理回路２２に入力する回路である。また、送受信回路２２は、データ処理回路２１から出力されるデジタルデータをアナログデータに変換し、これを増幅して電磁波として送出することもできる。駆動回路２３は、自動車の錠を施錠・解錠するロック機構を作動させるアクチュエータ２４に駆動信号を送信する回路である。なお、親機２の各部２１〜２３には、自動車のバッテリ２５から電力が供給されている。   The base unit 3 includes a data processing circuit 21, a transmission / reception circuit 22, and a drive circuit 23. The data processing circuit 21 performs an authentication process based on the authentication data received from the slave unit 2. The transmission / reception circuit 22 is a circuit that receives the electromagnetic wave transmitted from the slave unit 2, converts it into digital data, and inputs the digital data to the data processing circuit 22. The transmission / reception circuit 22 can also convert the digital data output from the data processing circuit 21 into analog data, amplify it, and send it out as electromagnetic waves. The drive circuit 23 is a circuit that transmits a drive signal to an actuator 24 that operates a lock mechanism that locks and unlocks the lock of the automobile. In addition, electric power is supplied to each part 21-23 of the main | base station 2 from the battery 25 of a motor vehicle.

＝＝データ処理回路の構成＝＝
図２は、データ処理回路１３の構成を示す図である。データ処理回路１３は、ＣＰＵ５１Ａ、ＲＡＭ（Random Access Memory）５２Ａ、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）５３Ａ、乱数生成回路５４Ａ、暗号処理回路５５Ａ、及び入出力ポート５６Ａを備えている。そして、各部５１Ａ〜５６Ａはバス５７Ａにより互いに通信可能に接続されている。 == Configuration of Data Processing Circuit ==
FIG. 2 is a diagram illustrating a configuration of the data processing circuit 13. The data processing circuit 13 includes a CPU 51A, a RAM (Random Access Memory) 52A, an EEPROM (Electrically Erasable Programmable Read-Only Memory) 53A, a random number generation circuit 54A, an encryption processing circuit 55A, and an input / output port 56A. And each part 51A-56A is mutually connected by the bus | bath 57A so that communication is possible.

ＣＰＵ５１Ａは、データ処理回路１３の全体を制御するものである。ＲＡＭ５２Ａには、ＣＰＵ５１Ａが使用する作業用データ等が記憶される。ＥＥＰＲＯＭ５３Ａは書き換え可能な不揮発性メモリであり、プログラムや保存用のデータ等が記憶されている。乱数生成回路５４Ａは、暗号化の処理において用いられる疑似乱数又は物理乱数を生成する回路である。暗号処理回路５５Ａは、共通鍵ブロック暗号方式における転置又は換字の処理を行う回路である。入出力ポート５６Ａは、データ処理回路１３の外部にある操作スイッチ１２や送受信回路１４等とデータの送受信を行うためのインタフェースである。   The CPU 51A controls the entire data processing circuit 13. The RAM 52A stores work data used by the CPU 51A. The EEPROM 53A is a rewritable nonvolatile memory, and stores a program, data for storage, and the like. The random number generation circuit 54A is a circuit that generates a pseudo random number or a physical random number used in the encryption process. The encryption processing circuit 55A is a circuit that performs transposition or substitution processing in the common key block encryption method. The input / output port 56 </ b> A is an interface for transmitting / receiving data to / from the operation switch 12, the transmission / reception circuit 14, and the like outside the data processing circuit 13.

なお、本実施形態では、共通鍵ブロック暗号方式としてＤＥＳ（Data Encryption Standard）を用いることとする。このようなデータ処理回路１３では、プログラムの実行や暗号処理回路５５Ａの制御等により、ＤＥＳの暗号化又は復号の処理が行われる。なお、データ処理回路２１も同様の構成であり、ＣＰＵ５１Ｂ、ＲＡＭ５２Ｂ、ＥＥＰＲＯＭ５３Ｂ、乱数生成回路５４Ｂ、暗号処理回路５５Ｂ、入出力ポート５６Ｂ、及び各部５１Ｂ〜５６Ｂを互いに通信可能に接続するバス５７Ｂを備えている。   In this embodiment, DES (Data Encryption Standard) is used as the common key block encryption method. In such a data processing circuit 13, DES encryption or decryption processing is performed by executing a program or controlling the encryption processing circuit 55A. The data processing circuit 21 has the same configuration, and includes a CPU 51B, a RAM 52B, an EEPROM 53B, a random number generation circuit 54B, an encryption processing circuit 55B, an input / output port 56B, and a bus 57B that connects the units 51B to 56B so that they can communicate with each other. ing.

＝＝通信手順＝＝
図３は、キーレスエントリーシステム１の子機２と親機３との間における通信手順を示すフローチャートである。まず、子機２の操作スイッチ１２の操作等により送信処理が起動される（Ｓ３０１）。子機２のデータ処理回路１３は、ＥＥＰＲＯＭ５３Ａに記憶されている車番（車体番号）を親機３に送信する（Ｓ３０２）。親機３のデータ処理回路２１は、子機２から車番が送信されてくるのを待機しており（Ｓ３０３）、子機２から送信されてくる車番を受信すると、当該車番をＥＥＰＲＯＭ５３Ｂに記憶されている車番と比較する（Ｓ３０４）。 == Communication procedure ==
FIG. 3 is a flowchart showing a communication procedure between the slave unit 2 and the master unit 3 of the keyless entry system 1. First, a transmission process is started by operating the operation switch 12 of the slave unit 2 (S301). The data processing circuit 13 of the subunit | mobile_unit 2 transmits the vehicle number (body number) memorize | stored in EEPROM53A to the main | base station 3 (S302). The data processing circuit 21 of the master unit 3 waits for the vehicle number to be transmitted from the slave unit 2 (S303). When the vehicle number transmitted from the slave unit 2 is received, the vehicle number is stored in the EEPROM 53B. (S304).

車番が一致しない場合（Ｓ３０４：ＮＧ）、親機３のデータ処理回路２１は、別の自動車の車番が送信されてきたと判断し、受信待機処理に戻る（Ｓ３０３）。車番が一致すると（Ｓ３０４：ＯＫ）、データ処理回路２１は、乱数生成回路５４Ｂを用いて６４ビットの一時鍵Ｒ０を生成する（Ｓ３０５）。そして、データ処理回路２１は、この一時鍵Ｒ０を、ＥＥＰＲＯＭ５３Ｂに記憶されている共通鍵Ｋを用いてＤＥＳで暗号化して子機２に送信する（Ｓ３０６）。   If the vehicle numbers do not match (S304: NG), the data processing circuit 21 of the parent device 3 determines that the vehicle number of another vehicle has been transmitted, and returns to the reception standby process (S303). When the vehicle numbers match (S304: OK), the data processing circuit 21 generates a 64-bit temporary key R0 using the random number generation circuit 54B (S305). Then, the data processing circuit 21 encrypts this temporary key R0 with DES using the common key K stored in the EEPROM 53B and transmits it to the slave unit 2 (S306).

子機２のデータ処理回路１３は、親機３から送信されてくる暗号化された一時鍵Ｒ０を受信すると、ＥＥＰＲＯＭ５３Ａに記憶されている共通鍵Ｋを用いて一時鍵Ｒ０を復号する（Ｓ３０７）。続いて、データ処理回路１３は、乱数生成回路５４Ａを用いて６４ビットの一時鍵Ｒ１を生成する（Ｓ３０８）。そして、データ処理回路１３は、この一時鍵Ｒ１を親機３から受信した一時鍵Ｒ０を用いてＤＥＳで暗号化して親機３に送信する（Ｓ３０９）。親機３のデータ処理回路２１は、子機２から送信されてくる暗号化された一時鍵Ｒ１を受信すると、一時鍵Ｒ０を用いて一時鍵Ｒ１を復号する（Ｓ３１０）。   Upon receiving the encrypted temporary key R0 transmitted from the parent device 3, the data processing circuit 13 of the child device 2 decrypts the temporary key R0 using the common key K stored in the EEPROM 53A (S307). . Subsequently, the data processing circuit 13 generates a 64-bit temporary key R1 using the random number generation circuit 54A (S308). Then, the data processing circuit 13 encrypts this temporary key R1 with DES using the temporary key R0 received from the parent device 3 and transmits it to the parent device 3 (S309). When receiving the encrypted temporary key R1 transmitted from the child device 2, the data processing circuit 21 of the parent device 3 decrypts the temporary key R1 using the temporary key R0 (S310).

その後、子機２のデータ処理回路１３は、施錠・解錠指示等の情報データを、一時鍵Ｒ１を用いてＤＥＳで暗号化して親機３に送信する（Ｓ３１１）。親機３のデータ処理回路２１は、子機２から送信されてくる暗号化された情報データを受信すると、一時鍵Ｒ１を用いて情報データを復号する（Ｓ３１２）。そして、データ処理回路２１は、情報データに基づいて、例えば、駆動回路２３を介してアクチュエータ２４に施錠・解錠指示信号を送信する。   Thereafter, the data processing circuit 13 of the slave unit 2 encrypts information data such as a lock / unlock instruction with DES using the temporary key R1 and transmits it to the master unit 3 (S311). When receiving the encrypted information data transmitted from the child device 2, the data processing circuit 21 of the parent device 3 decrypts the information data using the temporary key R1 (S312). Then, the data processing circuit 21 transmits a locking / unlocking instruction signal to the actuator 24 via the drive circuit 23 based on the information data, for example.

このように、キーレスエントリーシステム１においては、子機２及び親機３において乱数生成回路５４Ａ，５４Ｂを用いて一時鍵を生成し、ＤＥＳによる暗号化及び復号の処理を繰り返し行うことにより、セキュリティ強度を高めている。   As described above, in the keyless entry system 1, the slave unit 2 and the master unit 3 generate temporary keys using the random number generation circuits 54A and 54B, and repeat the encryption and decryption processing by DES, thereby increasing the security strength. Is increasing.

＝＝ＤＥＳの暗号化・復号の処理＝＝
図４は、ＤＥＳの暗号化の処理の流れを示すフローチャートである。ＤＥＳの暗号化処理は、第１段から第１６段までの処理で構成されている。まず、暗号化の対象となる６４ビットの平文を初期転置（Initial Permutation）により並べ替え、第１段の入力データとなる左側の３２ビット（Ｌ_０）及び右側の３２ビット（Ｒ_０）を生成する（Ｓ４０１）。そして、第２段の入力データとなるＬ_１及びＲ_１は次式（１，２）により求められる。

== DES Encryption / Decryption Processing ==
FIG. 4 is a flowchart showing a flow of DES encryption processing. The DES encryption process includes processes from the first stage to the 16th stage. First, the 64-bit plaintext to be encrypted is rearranged by initial permutation to generate the left 32 bits (L ₀ ) and the right 32 bits (R ₀ ) as the first stage input data. (S401). Then, L ₁ and R ₁ as the second stage input data are obtained by the following equations (1, 2).

ここで、Ｋ_１は６４ビットの共通鍵から生成された鍵である。まず、６４ビットの共通鍵を縮約型転置（Permuted Choice 1：以後「ＰＣ１転置」と称する）により５６ビットに変換し、左側の２８ビット（Ｃ_０）及び右側の２８ビット（Ｄ_０）を生成する（Ｓ４０２）。さらに、Ｃ_０及びＤ_０を左ローテートシフトして、Ｃ_１及びＤ_１を生成する（Ｓ４０３，Ｓ４０４）。そして、Ｃ_１及びＤ_１を縮約型転置（Permuted Choice 2：以後「ＰＣ２転置」と称する）により４８ビットに変換することにより、Ｋ_１が得られる（Ｓ４０５）。また、Ｃ_１及びＤ_１をさらに左ローテートシフトし、ＰＣ２転置を行うことにより、第２段以降で用いられる鍵Ｋ_２〜Ｋ_１６を生成することができる。 Here, K ₁ is a key generated from the 64-bit common key. First, a 64-bit common key is converted to 56 bits by contraction-type transposition (Permuted Choice 1: hereinafter referred to as “PC1 transposition”), and the left 28 bits (C ₀ ) and the right 28 bits (D ₀ ) Generate (S402). Further, C ₀ and D ₀ are left-shifted to generate C ₁ and D ₁ (S403, S404). Then, C ₁ and D ₁ are converted into 48 bits by contraction type transposition (Permuted Choice 2: hereinafter referred to as “PC2 transposition”), thereby obtaining K ₁ (S405). Further, the keys K _{2 to} K ₁₆ used in the second and subsequent stages can be generated by further left-shifting C ₁ and D ₁ and performing PC2 transposition.

このようにして求められたＬ_１及びＲ_１が第２段の入力データとなり、第１６段まで繰り返し処理が実行される。つまり、Ｌ_ｎ及びＲ_ｎは、次式（３，４）により求められる。

L ₁ and R ₁ obtained in this way become the second stage input data, and the process is repeated up to the 16th stage. That, _{L n} and _{R n} is obtained by the following equation (3, 4).

そして、第１６段の出力データであるＬ_１６及びＲ_１６に対して最終転置（Inverse Initial Permutation）を行うことにより、平文を暗号化した暗号文を得ることができる（Ｓ４０６）。 Then, by performing the final transposition (Inverse Initial Permutation) on L ₁₆ and R _{16 as} the output data of the 16th stage, it is possible to obtain a ciphertext obtained by encrypting the plaintext (S406).

図５は、Ｆ関数（Ｆ（Ｒ，Ｋ））の処理の流れを示す図である。まず、３２ビットのデータＲを拡大型転置により４８ビットに変換し、Ｒ’を生成する（Ｓ５０１）。次に、Ｒ’と４８ビットの鍵Ｋとをビット毎に排他的論理和することにより得られる４８ビットのデータを６ビットずつに分割し、Ｓ１〜Ｓ８のＳ−ＢＯＸに入力する。そして、各Ｓ−ＢＯＸから出力される４ビットを合わせて構成される３２ビットのデータを転置（以後「Ｐ転置」と称する）により並べ替えたデータがＦ関数の出力データとなる（Ｓ５０２）。   FIG. 5 is a diagram showing a flow of processing of the F function (F (R, K)). First, the 32-bit data R is converted into 48 bits by the expanded transposition to generate R ′ (S501). Next, the 48-bit data obtained by exclusive ORing R ′ and the 48-bit key K for each bit is divided into 6 bits and input to the S-BOX of S1 to S8. Then, the data obtained by rearranging the 32-bit data composed of the 4 bits output from each S-BOX by transposition (hereinafter referred to as “P transposition”) becomes the output data of the F function (S502).

図６は、ＤＥＳの復号の処理の流れを示すフローチャートである。ＤＥＳの復号処理は、暗号化処理と同様に第１段から第１６のまでの処理で構成されている。まず、復号の対象となる６４ビットの暗号文を初期転置により並べ替え、第１段の入力データとなる左側の３２ビット（Ｒ_１６）及び右側の３２ビット（Ｌ_１６）を生成する（Ｓ６０１）。そして、第２段の入力データとなるＲ_１５及びＬ_１５は次式（５）及び（６）により求められる。

FIG. 6 is a flowchart showing the flow of the DES decoding process. The DES decryption process is composed of the processes from the first stage to the 16th stage as in the encryption process. First, the 64-bit ciphertext to be decrypted is rearranged by initial transposition to generate the left 32 bits (R ₁₆ ) and the right 32 bits (L ₁₆ ) as the first stage input data (S601). . Then, R ₁₅ and L ₁₅ as the second stage input data are obtained by the following equations (5) and (6).

ここで、Ｋ_１６は、６４ビットの共通鍵から生成された鍵である。まず、６４ビットの共通鍵をＰＣ１転置により５６ビットに変換し、左側の２８ビット（Ｃ_１６）及び右側の２８ビット（Ｄ_１６）を生成する（Ｓ６０２）。そして、Ｃ_１６及びＤ_１６をＰＣ２転置により４８ビットに変換することにより、Ｋ_１６が得られる（Ｓ６０３）。また、Ｃ_１６及びＤ_１６を右ローテートシフトし、ＰＣ２転置を行うことにより、第２段以降で用いられる鍵Ｋ_１５〜Ｋ_１を生成することができる。 Here, K ₁₆ is a key generated from a 64-bit common key. First, the 64-bit common key is converted to 56 bits by PC1 transposition to generate the left 28 bits (C ₁₆ ) and the right 28 bits (D ₁₆ ) (S602). K ₁₆ is obtained by converting C ₁₆ and D ₁₆ into 48 bits by PC2 transposition (S603). Also, keys K _{15 to} K ₁ used in the second and subsequent stages can be generated by rotating C ₁₆ and D ₁₆ to the right and performing PC2 transposition.

このようにして求められたＲ_１５及びＬ_１５が第２段の入力データとなり、第１６段まで繰り返し処理が実行される。つまり、Ｒ_ｎおよびＬ_ｎは、次式（７）及び（８）により求められることとなる。

R ₁₅ and L ₁₅ obtained in this way become the second stage input data, and the process is repeated up to the 16th stage. That is, R _n and L _n are obtained by the following equations (7) and (8).

そして、第１６段の出力データであるＲ_０及びＬ_０に対して最終転置を行うことにより、暗号文を復号した平文を得ることができる（Ｓ６０４）。なお、復号処理におけるＬ_ｎ、Ｒ_ｎ、Ｃ_ｎ、Ｄ_ｎ、Ｋ_ｎは、暗号化処理におけるＬ_ｎ、Ｒ_ｎ、Ｃ_ｎ、Ｄ_ｎ、Ｋ_ｎと同一のものである。また、Ｃ_０＝Ｃ_１６、Ｄ_０＝Ｄ_１６である。 By performing the final permutation against R ₀ and L ₀ is the output data of the 16-stage, it is possible to obtain a plaintext decrypted ciphertext (S604). Incidentally, _L n in the decoding _{process, R n, C n, D} n, K n are those _{L n, R n, C n} , D n, identical to the _{K n} in the encryption process. Further, C ₀ = C ₁₆ and D ₀ = D ₁₆ are satisfied.

＝＝暗号処理回路の構成＝＝
本実施形態では、図４〜図６で説明した暗号化及び復号の処理における転置・換字処理が暗号処理回路５５Ａ，５５Ｂを用いて実現されている。暗号処理回路５５Ａ及び暗号処理回路５５Ｂは同様の構成であるため、以後、暗号処理回路５５Ａについて説明する。図７は、暗号処理回路５５Ａの構成を示す図である。暗号処理回路５５Ａは、入力レジスタ（データ入力部）６１、転置・換字部６２、出力バッファ（データ出力部）６３、選択レジスタ６４、マルチプレクサ６５，６６、及びアドレスデコーダ６７を備えている。 == Configuration of Cryptographic Processing Circuit ==
In the present embodiment, transposition / substitution processing in the encryption and decryption processing described with reference to FIGS. 4 to 6 is implemented using the encryption processing circuits 55A and 55B. Since the cryptographic processing circuit 55A and the cryptographic processing circuit 55B have the same configuration, the cryptographic processing circuit 55A will be described below. FIG. 7 is a diagram showing the configuration of the cryptographic processing circuit 55A. The cryptographic processing circuit 55A includes an input register (data input unit) 61, a transposition / substitution unit 62, an output buffer (data output unit) 63, a selection register 64, multiplexers 65 and 66, and an address decoder 67.

入力レジスタ６１は、複数のＤ型フリップフロップ（以後「Ｄ−ＦＦ」と称する）を用いて構成された６４ビットのレジスタであり、Ｄ−ＦＦの入力端子Ｄがバス５７Ａのデータバスに接続され、Ｄ−ＦＦの出力端子Ｑ（出力ポート）がマルチプレクサ６５を介して転置・換字部６２に接続されている。また、入力レジスタ６１を構成するＤ−ＦＦのクロック入力端子には、書き込み信号（ＷＲＩＴＥ）が入力される。なお、例えば、データバスが８ビットである場合には、入力レジスタ６１は、８ビットのレジスタを８つ用いた構成とすることができる。   The input register 61 is a 64-bit register configured using a plurality of D-type flip-flops (hereinafter referred to as “D-FF”), and the input terminal D of the D-FF is connected to the data bus of the bus 57A. The output terminal Q (output port) of the D-FF is connected to the transposition / substitution unit 62 via the multiplexer 65. A write signal (WRITE) is input to the clock input terminal of the D-FF constituting the input register 61. For example, when the data bus is 8 bits, the input register 61 can be configured to use eight 8-bit registers.

転置・換字部６２は、初期転置部７１、最終転置部７２、拡大型転置部７３、Ｓ−ＢＯＸ部７４、Ｐ転置部７５、ＰＣ１転置部７６、ローテートシフト部７７、及びＰＣ２転置部７８の８つのモジュールを備えている。転置・換字部６２の各モジュール７１〜７８は、入力レジスタ６１から入力されるデータに対して転置又は換字処理を行い、マルチプレクサ６６を介して出力バッファ６３に出力する。   The transposition / substitution unit 62 includes an initial transposition unit 71, a final transposition unit 72, an enlarged transposition unit 73, an S-BOX unit 74, a P transposition unit 75, a PC1 transposition unit 76, a rotate shift unit 77, and a PC2 transposition unit 78. Eight modules are provided. Each of the modules 71 to 78 of the transposition / substitution unit 62 performs transposition or substitution processing on the data input from the input register 61 and outputs the data to the output buffer 63 via the multiplexer 66.

なお、Ｓ−ＢＯＸ部７４が本発明の換字部に該当し、その他の各部７１，７２，７３，７５，７６，７７，７８が本発明の転置部に該当する。また、選択レジスタ６４、マルチプレクサ６５、及びマルチプレクサ６６が本発明の選択部に該当する。   The S-BOX part 74 corresponds to the substitution part of the present invention, and the other parts 71, 72, 73, 75, 76, 77, 78 correspond to the transposition part of the present invention. The selection register 64, the multiplexer 65, and the multiplexer 66 correspond to the selection unit of the present invention.

出力バッファ６３は、６４ビットのトライステートバッファであり、その６４ビットの入力端子（入力ポート）にマルチプレクサ６６を介して転置・換字部６２が接続されており、出力端子がバス５７Ａのデータバスに接続されている。なお、例えば、データバスが８ビットである場合には、出力バッファ６３は、８ビットのトライステートバッファを８つ用いた構成とすることができる。   The output buffer 63 is a 64-bit tri-state buffer. A transposition / substitution unit 62 is connected to the 64-bit input terminal (input port) via the multiplexer 66, and the output terminal is connected to the data bus of the bus 57A. It is connected. For example, when the data bus is 8 bits, the output buffer 63 can be configured to use eight 8-bit tristate buffers.

選択レジスタ６４は、複数のＤ−ＦＦを用いて構成された、例えば８ビットのレジスタであり、Ｄ−ＦＦの入力端子Ｄがバス５７Ａのデータバスに接続され、Ｄ−ＦＦの出力端子Ｑがマルチプレクサ６５，６６に接続されている。また、選択レジスタ６４を構成するＤ−ＦＦのクロック入力端子には、書き込み信号（ＷＲＩＴＥ）が入力される。選択レジスタ６４には、転置・換字部６２のうちの何れのモジュールを選択するかを示す選択データが書き込まれる。マルチプレクサ６５は、選択レジスタ６４から出力される選択データに基づいて、入力レジスタ６１から出力されるデータを該当のモジュールに出力する。また、マルチプレクサ６６は、選択レジスタ６４から出力される選択データに基づいて、該当のモジュールから出力されるデータを出力バッファ６３に出力する。   The selection register 64 is, for example, an 8-bit register configured by using a plurality of D-FFs. The input terminal D of the D-FF is connected to the data bus of the bus 57A, and the output terminal Q of the D-FF is The multiplexers 65 and 66 are connected. A write signal (WRITE) is input to the clock input terminal of the D-FF constituting the selection register 64. In the selection register 64, selection data indicating which module of the transposition / substitution unit 62 is selected is written. Based on the selection data output from the selection register 64, the multiplexer 65 outputs the data output from the input register 61 to the corresponding module. Further, the multiplexer 66 outputs the data output from the corresponding module to the output buffer 63 based on the selection data output from the selection register 64.

アドレスデコーダ６７は、バス５７Ａのアドレスバスに接続されており、アドレスバスで指定されたアドレスに該当する回路を選択する。なお、本実施形態においては、入力レジスタ６１への書き込みアドレスと、出力バッファ６３からの読み出しアドレスは同一であることとする。   The address decoder 67 is connected to the address bus of the bus 57A and selects a circuit corresponding to the address specified by the address bus. In this embodiment, the write address to the input register 61 and the read address from the output buffer 63 are the same.

データ処理回路１３において、暗号処理回路５５Ａを用いて転置又は換字処理を行う流れについて説明する。まず、ＣＰＵ５１Ａは、アドレスバスに選択レジスタ６４のアドレスを出力し、データバスに転置・換字部６２の所望のモジュールを示す選択データを出力し、書き込み信号（ＷＲＩＴＥ）を出力することにより、選択レジスタに選択データを書き込む。続いて、ＣＰＵ５１Ａは、アドレスバスに入力レジスタ６１のアドレスを出力し、データバスに転置又は換字処理の入力データを出力し、書き込み信号（ＷＲＩＴＥ）を出力することにより、入力レジスタ６１に当該入力データを書き込む。これにより、入力レジスタ６１に入力されたデータがマルチプレクサ６５を介して所望のモジュールに入力され、転置又は換字処理の結果がマルチプレクサ６６を介して出力バッファ６３に出力される。   A flow of performing transposition or substitution processing using the encryption processing circuit 55A in the data processing circuit 13 will be described. First, the CPU 51A outputs the address of the selection register 64 to the address bus, outputs selection data indicating a desired module of the transposition / substitution unit 62 to the data bus, and outputs a write signal (WRITE), thereby selecting the selection register. Write selection data to. Subsequently, the CPU 51A outputs the address of the input register 61 to the address bus, outputs the input data for transposition or substitution processing to the data bus, and outputs the write signal (WRITE), thereby inputting the input data to the input register 61. Write. As a result, the data input to the input register 61 is input to a desired module via the multiplexer 65, and the result of the transposition or substitution process is output to the output buffer 63 via the multiplexer 66.

その後、ＣＰＵ５１Ａは、入力レジスタ６１と同一のアドレスである出力バッファ６３のアドレスをアドレスバスに出力し、出力バッファ６３に読み出し信号（ＲＥＡＤ）を入力する。これにより、入力データに対して転置又は換字処理を行ったデータが出力バッファ６３からデータバスに出力される。このように、ＣＰＵ５１Ａは、入力レジスタ６１にデータを書き込み、出力バッファ６３からデータを読み出すだけで、転置又は換字処理を行うことができる。   Thereafter, the CPU 51A outputs the address of the output buffer 63, which is the same address as the input register 61, to the address bus, and inputs a read signal (READ) to the output buffer 63. As a result, data obtained by transposing or transposing the input data is output from the output buffer 63 to the data bus. As described above, the CPU 51A can perform transposition or substitution processing only by writing data to the input register 61 and reading data from the output buffer 63.

＝＝転置・換字部の構成＝＝
次に、転置・換字部６２の各モジュール７１〜７８の構成について説明する。 == Configuration of transposition / substitution part ==
Next, the configuration of the modules 71 to 78 of the transposition / substitution unit 62 will be described.

（１）初期転置
図８は、初期転置におけるビット毎の対応規則９１を示す図である。この対応規則９１は、例えば、初期転置部７１に入力される６４ビットの入力データの５８ビット目が出力データの１ビット目となり、入力データの５０ビット目が出力データの２ビット目となるというような、６４ビットの入力データと６４ビットの出力データとのビット毎の対応を示すものである。 (1) Initial transposition FIG. 8 is a diagram showing a correspondence rule 91 for each bit in the initial transposition. According to the correspondence rule 91, for example, the 58th bit of the 64-bit input data input to the initial transposing unit 71 is the first bit of the output data, and the 50th bit of the input data is the second bit of the output data. This shows the correspondence for each bit of 64-bit input data and 64-bit output data.

図９は、初期転置部７１の構成を示す図である。図に示すように、初期転置部７１の入力側と出力側とが、対応規則９１に基づいて結線されている。例えば、入力側の５８ビット目が出力側の１ビット目となるように結線され、入力側の５０ビット目が出力側の２ビット目となるように結線されている。つまり、初期転置部７１は、マルチプレクサ６５，６６を介して、入力レジスタ６１の出力端子Ｑと出力バッファ６３の入力端子とを対応規則９１に基づいて接続していることとなる。   FIG. 9 is a diagram illustrating a configuration of the initial transposition unit 71. As shown in the figure, the input side and the output side of the initial transposition unit 71 are connected based on the correspondence rule 91. For example, connection is made so that the 58th bit on the input side becomes the 1st bit on the output side, and the 50th bit on the input side becomes the 2nd bit on the output side. That is, the initial transposition unit 71 connects the output terminal Q of the input register 61 and the input terminal of the output buffer 63 via the multiplexers 65 and 66 based on the correspondence rule 91.

（２）最終転置
図１０は、最終転置におけるビット毎の対応規則９２を示す図である。この対応規則９２は、例えば、最終転置部７２に入力される６４ビットの入力データの４０ビット目が出力データの１ビット目となり、入力データの８ビット目が出力データの２ビット目となるというような、６４ビットの入力データと６４ビットの出力データとのビット毎の対応を示すものである。 (2) Final transposition FIG. 10 is a diagram showing a correspondence rule 92 for each bit in the final transposition. According to the correspondence rule 92, for example, the 40th bit of the 64-bit input data input to the final transposition unit 72 is the first bit of the output data, and the eighth bit of the input data is the second bit of the output data. This shows the correspondence for each bit of 64-bit input data and 64-bit output data.

図１１は、最終転置部７２の構成を示す図である。図に示すように、最終転置部７２の入力側と出力側とが、対応規則９２に基づいて結線されている。例えば、入力側の４０ビット目が出力側の１ビット目となるように結線され、入力側の８ビット目が出力側の２ビット目となるように結線されている。つまり、最終転置部７２は、マルチプレクサ６５，６６を介して、入力レジスタ６１の出力端子Ｑと出力バッファ６３の入力端子とを対応規則９２に基づいて接続していることとなる。   FIG. 11 is a diagram illustrating a configuration of the final transposition unit 72. As shown in the figure, the input side and the output side of the final transposition unit 72 are connected based on the correspondence rule 92. For example, the connection is made so that the 40th bit on the input side becomes the 1st bit on the output side, and the 8th bit on the input side becomes the 2nd bit on the output side. That is, the final transposition unit 72 connects the output terminal Q of the input register 61 and the input terminal of the output buffer 63 via the multiplexers 65 and 66 based on the correspondence rule 92.

（３）拡大型転置
図１２は、拡大型転置におけるビット毎の対応規則９３を示す図である。この対応規則９３は、例えば、拡大型転置部７３に入力される３２ビットの入力データの３２ビット目が出力データの１ビット目となり、入力データの１ビット目が出力データの２ビット目となるというような、３２ビットの入力データと４８ビットの出力データとのビット毎の対応を示すものである。なお、拡大型転置においては、３２ビットの入力データを４８ビットの出力データに拡大するため、入力データのうちの１６ビットは、出力データの２ビットに出力される。例えば、入力データの１ビット目は、出力データの２ビット目及び４８ビット目の２ビットに出力される。 (3) Enlarged transposition FIG. 12 is a diagram showing a correspondence rule 93 for each bit in the expanded transposition. In the correspondence rule 93, for example, the 32nd bit of the 32-bit input data input to the expansion transposition unit 73 is the first bit of the output data, and the first bit of the input data is the second bit of the output data. The correspondence between each bit of 32-bit input data and 48-bit output data is shown. In the expanded transposition, since 32-bit input data is expanded to 48-bit output data, 16 bits of the input data are output as 2 bits of the output data. For example, the first bit of the input data is output to the second bit of the second bit and the 48th bit of the output data.

図１３は、拡大型転置部７３の構成を示す図である。図に示すように、拡大型転置部７３の入力側と出力側とが、対応規則９３に基づいて結線されている。例えば、入力側の３２ビット目が出力側の１ビット目となるように結線され、入力側の１ビット目が出力側の２ビット目となるように結線されている。つまり、拡大型転置部７３は、マルチプレクサ６５，６６を介して、入力レジスタ６１の出力端子Ｑと出力バッファ６３の入力端子とを対応規則９３に基づいて接続していることとなる。   FIG. 13 is a diagram illustrating a configuration of the enlarged transposition unit 73. As shown in the figure, the input side and the output side of the enlarged transposition unit 73 are connected based on the correspondence rule 93. For example, the connection is made so that the 32nd bit on the input side becomes the 1st bit on the output side, and the 1st bit on the input side becomes the 2nd bit on the output side. That is, the enlarged transposition unit 73 connects the output terminal Q of the input register 61 and the input terminal of the output buffer 63 via the multiplexers 65 and 66 based on the correspondence rule 93.

（４）Ｓ−ＢＯＸ
図１４は、Ｓ−ＢＯＸ部７４の構成を示す図である。図に示すように、Ｓ−ＢＯＸ部７４は、Ｓ１〜Ｓ８で構成されており、４８ビットの入力データの先頭から６ビットごとに分割したデータがＳ１〜Ｓ８に入力される。そして、例えば、Ｓ１においては、６ビットの入力データが対応規則に基づいて４ビットに変換されて出力される。同様に、Ｓ２〜Ｓ８においても、６ビットの入力データが夫々の対応規則に基づいて４ビットに変換されて出力される。 (4) S-BOX
FIG. 14 is a diagram illustrating a configuration of the S-BOX unit 74. As shown in the figure, the S-BOX unit 74 is composed of S1 to S8, and data divided every 6 bits from the head of the 48-bit input data is input to S1 to S8. Then, for example, in S1, 6-bit input data is converted into 4 bits based on the correspondence rule and output. Similarly, also in S2 to S8, 6-bit input data is converted into 4 bits based on the corresponding rules and output.

図１５は、Ｓ−ＢＯＸ（Ｓ１）における対応規則９４を示す図である。この対応規則９４では、Ｓ１に入力される６ビットの入力データの１ビット目と６ビット目（Ｂ１・Ｂ６）が行となり、入力データの２ビット目から５ビット目（Ｂ２〜Ｂ５）が列となり、その交差する箇所にあるデータが出力データとなる。例えば、入力データ“１１００００”がＳ１に入力されたとする。この場合、Ｂ１・Ｂ６は“１０”となり、３行目が選択される。そして、Ｂ２〜Ｂ５は“１０００”となり、これを１０進で表した８列目が選択される。これにより、３行目の８列目にある１０進の“１５”を２進で表した“１１１１”が出力される。同様に、Ｓ２〜Ｓ８に対しても対応規則が定められている。   FIG. 15 is a diagram showing the correspondence rule 94 in the S-BOX (S1). In this correspondence rule 94, the first bit and the sixth bit (B1 and B6) of the 6-bit input data input to S1 are rows, and the second to fifth bits (B2 to B5) of the input data are columns. Thus, the data at the intersection is output data. For example, it is assumed that input data “110000” is input to S1. In this case, B1 and B6 are “10”, and the third row is selected. B2 to B5 are “1000”, and the eighth column representing this in decimal is selected. As a result, “1111” representing the decimal “15” in the eighth column of the third row in binary is output. Similarly, correspondence rules are defined for S2 to S8.

図１６は、Ｓ−ＢＯＸ部７４のＳ１の構成を示す図である。図に示すように、Ｓ１は、セレクタ９５及び置換回路９６を備えている。また、Ｓ１〜Ｓ８共通で用いられる選択レジスタ９７が設けられている。セレクタ９５には、Ｂ１・Ｂ６が入力され、その入力に従い、対応規則９４のどの行が選択されるかを示す信号を置換回路９６に出力する。置換回路９６には、Ｂ２〜Ｂ５を対応規則９４の各行の値に変換する論理回路が構成されており、Ｂ２〜Ｂ５を、セレクタ９５からの信号に基づいて変換して出力する。   FIG. 16 is a diagram showing the configuration of S1 of the S-BOX unit 74. As shown in FIG. As shown in the figure, S 1 includes a selector 95 and a replacement circuit 96. Further, a selection register 97 used in common for S1 to S8 is provided. B1 and B6 are input to the selector 95, and a signal indicating which row of the correspondence rule 94 is selected is output to the replacement circuit 96 in accordance with the input. The replacement circuit 96 includes a logic circuit that converts B2 to B5 into values of each row of the correspondence rule 94, and converts B2 to B5 based on a signal from the selector 95 and outputs the converted signal.

選択レジスタ９７は、複数のＤ−ＦＦを用いて構成された、例えば８ビットのレジスタであり、Ｄ−ＦＦの入力端子Ｄがバス５７Ａのデータバスに接続され、Ｄ−ＦＦの出力端子Ｑがセレクタ９５に接続されている。そして、セレクタ９５は、選択レジスタ９７から出力される選択データに従って、Ｂ１とＢ６とを入れ替えることができる。例えば、セレクタ９５は、選択レジスタ９７から選択データ“０”が出力されている場合、Ｂ１・Ｂ６により対応規則９４の行を選択する信号を置換回路９６に出力し、選択レジスタ９７から選択データ“１”が出力されている場合、Ｂ６・Ｂ１により対応規則９４の行を選択する信号を置換回路９６に出力するようにすることができる。   The selection register 97 is, for example, an 8-bit register configured using a plurality of D-FFs. The input terminal D of the D-FF is connected to the data bus of the bus 57A, and the output terminal Q of the D-FF is It is connected to the selector 95. The selector 95 can exchange B1 and B6 in accordance with the selection data output from the selection register 97. For example, when the selection data “0” is output from the selection register 97, the selector 95 outputs a signal for selecting the row of the correspondence rule 94 by B 1 and B 6 to the replacement circuit 96, and the selection data “0” is output from the selection register 97. When 1 ″ is output, a signal for selecting the row of the correspondence rule 94 can be output to the replacement circuit 96 by B6 and B1.

つまり、前述した入力データ“１１００００”の場合、選択レジスタ９７から選択データ“１”が出力されている場合、Ｂ６・Ｂ１は“０１”となり２行目が選択され、２行目の８列目にある１０進の“１０”を２進で表した“１０１０”が出力される。このように、選択レジスタ９７に選択データを書き込むことにより、Ｓ１の対応規則９４を変化させることができる。   In other words, in the case of the input data “110000” described above, when the selection data “1” is output from the selection register 97, B6 and B1 are “01”, the second row is selected, and the second column is in the eighth column. “1010”, which is a binary representation of “10” in decimal, is output. Thus, by writing the selection data into the selection register 97, the correspondence rule 94 of S1 can be changed.

また、Ｓ２〜Ｓ８についても、Ｓ１と同様に構成されている。つまり、Ｓ１〜Ｓ８で構成されるＳ−ＢＯＸ部７４は、マルチプレクサ６５，６６を介して、入力レジスタ６１の出力端子Ｑから並列出力される入力データをＳ１〜Ｓ８の対応規則に基づいて変換して出力バッファ６３の入力端子に出力する論理回路であると言うことができる。   Further, S2 to S8 are configured similarly to S1. That is, the S-BOX unit 74 composed of S1 to S8 converts the input data output in parallel from the output terminal Q of the input register 61 via the multiplexers 65 and 66 based on the correspondence rule of S1 to S8. It can be said that this is a logic circuit that outputs to the input terminal of the output buffer 63.

なお、本実施形態においては、最上位と最下位の２ビットをセレクタ９５に入力し、残りの４ビットを置換回路９６に入力する構成としたが、Ｓ−ＢＯＸ部７４の構成はこれに限られず、入力される６ビット（Ｂ１〜Ｂ６）から対応規則に基づいて４ビットを生成する論理回路であればよい。この場合においても、選択レジスタ９７から出力される選択データに従って、入力される６ビット（Ｂ１〜Ｂ６）の並びを入れ替えるように構成することができる。   In the present embodiment, the most significant and least significant 2 bits are input to the selector 95 and the remaining 4 bits are input to the replacement circuit 96. However, the configuration of the S-BOX unit 74 is not limited to this. However, any logic circuit that generates 4 bits from the input 6 bits (B1 to B6) based on the correspondence rule may be used. Even in this case, the arrangement of the 6-bit (B1 to B6) input can be changed according to the selection data output from the selection register 97.

（５）Ｐ転置
図１７は、Ｐ転置におけるビット毎の対応規則１０１を示す図である。この対応規則１０１は、例えば、最終転置部７５に入力される３２ビットの入力データの１６ビット目が出力データの１ビット目となり、入力データの７ビット目が出力データの２ビット目となるというような、３２ビットの入力データと３２ビットの出力データとのビット毎の対応を示すものである。 (5) P transposition FIG. 17 is a diagram showing a correspondence rule 101 for each bit in P transposition. According to the correspondence rule 101, for example, the 16th bit of the 32-bit input data input to the final transposition unit 75 is the first bit of the output data, and the seventh bit of the input data is the second bit of the output data. This shows the correspondence of 32-bit input data and 32-bit output data for each bit.

図１８は、Ｐ転置部７５の構成を示す図である。図に示すように、Ｐ転置部７５の入力側と出力側とが、対応規則１０１に基づいて結線されている。例えば、入力側の１６ビット目が出力側の１ビット目となるように結線され、入力側の７ビット目が出力側の２ビット目となるように結線されている。つまり、Ｐ転置部７５は、マルチプレクサ６５，６６を介して、入力レジスタ６１の出力端子Ｑと出力バッファ６３の入力端子とを対応規則１０１に基づいて接続していることとなる。   FIG. 18 is a diagram illustrating a configuration of the P transposition unit 75. As shown in the figure, the input side and the output side of the P transposition unit 75 are connected based on the correspondence rule 101. For example, wiring is made so that the 16th bit on the input side becomes the 1st bit on the output side, and the 7th bit on the input side becomes the 2nd bit on the output side. That is, the P transposition unit 75 connects the output terminal Q of the input register 61 and the input terminal of the output buffer 63 via the multiplexers 65 and 66 based on the correspondence rule 101.

（６）ＰＣ１転置
図１９は、ＰＣ１転置におけるビット毎の対応規則１０２を示す図である。この対応規則１０２は、例えば、ＰＣ１転置部７６に入力される６４ビットの入力データの５７ビット目が出力データの１ビット目となり、入力データの４９ビット目が出力データの２ビット目となるというような、６４ビットの入力データと５６ビットの出力データとのビット毎の対応を示すものである。なお、ＰＣ１転置においては、６４ビットの入力データを５６ビットの出力データに縮約するため、入力データのうちの８ビットは出力データに出力されない。 (6) PC1 transposition FIG. 19 is a diagram showing the correspondence rule 102 for each bit in the PC1 transposition. According to the correspondence rule 102, for example, the 57th bit of the 64-bit input data input to the PC1 transposition unit 76 is the first bit of the output data, and the 49th bit of the input data is the second bit of the output data. This shows the correspondence for each bit of 64-bit input data and 56-bit output data. In the PC1 transposition, since 64-bit input data is reduced to 56-bit output data, 8 bits of the input data are not output to the output data.

図２０は、ＰＣ１転置部７６の構成を示す図である。図に示すように、ＰＣ１転置部７６の入力側と出力側とが、対応規則１０２に基づいて結線されている。例えば、入力側の５７ビット目が出力側の１ビット目となるように結線され、入力側の４９ビット目が出力側の２ビット目となるように結線されている。つまり、ＰＣ１転置部７６は、マルチプレクサ６５，６６を介して、入力レジスタ６１の出力端子Ｑと出力バッファ６３の入力端子とを対応規則１０２に基づいて接続していることとなる。   FIG. 20 is a diagram illustrating a configuration of the PC1 transposing unit 76. As shown in the figure, the input side and the output side of the PC1 transposing unit 76 are connected based on the correspondence rule 102. For example, the 57th bit on the input side is wired to be the first bit on the output side, and the 49th bit on the input side is wired to be the second bit on the output side. That is, the PC1 transposition unit 76 connects the output terminal Q of the input register 61 and the input terminal of the output buffer 63 via the multiplexers 65 and 66 based on the correspondence rule 102.

（７）ローテートシフト
図２１は、ローテートシフトにおける入力データと出力データとの対応規則１０３を示す図である。つまり、対応規則１０３は、２８ビットのＣ_１及び２８ビットのＤ_１は、２８ビットのＣ_０及び２８ビットのＤ_０を１ビット左ローテートシフトすることにより得られ、Ｃ_２及びＤ_２は、Ｃ_１及びＤ_１を１ビット左ローテートシフトすることにより得られ、Ｃ_３及びＤ_３は、Ｃ_２及びＤ_２を２ビット左ローテートシフトすることにより得られることを示している。このように、対応規則１０３においては、Ｃ_１〜Ｃ_１６及びＤ_１〜Ｄ_１６までのローテート数が示されている。なお、左ローテートシフトの処理は入力データの各ビットと出力データの各ビットとが１対１で対応したものであり、他の転置処理と同様にビット毎の対応規則であると言うことができる。 (7) Rotate Shift FIG. 21 is a diagram showing the correspondence rule 103 between input data and output data in the rotate shift. In other words, the correspondence rule 103 is obtained by rotating the 28-bit C ₁ and the 28-bit D ₁ to the left by rotating the 28-bit C ₀ and the 28-bit D ₀ by 1 bit, and C ₂ and D ₂ are C ₁ and D ₁ are obtained by 1-bit left rotate shift, and C ₃ and D ₃ indicate that C ₂ and D ₂ are obtained by 2-bit left rotate shift. Thus, in the correspondence rule 103, the rotation numbers from C _{1 to} C ₁₆ and D _{1 to} D ₁₆ are shown. Note that the left rotate shift process is a one-to-one correspondence between each bit of the input data and each bit of the output data, and it can be said that it is a correspondence rule for each bit as in the other transposition processes. .

図２２は、ローテートシフト部７７の構成を示す図である。図は、ローテートシフト部７７のうち、Ｃ_０及びＤ_０からＣ_１及びＤ_１を生成する部分を示すものであり、入力側のＣ_０及びＤ_０を夫々１ビット左ローテートシフトして出力側にＣ_１及びＤ_１として出力されるように結線されている。また、Ｃ_０及びＤ_０からＣ_２〜Ｃ_１６及びＤ_２〜Ｄ_１６を生成する部分についても、同様に構成されている。つまり、ローテートシフト部７７は、マルチプレクサ６５，６６を介して、入力レジスタ６１の出力端子Ｑと出力バッファ６３の入力端子とを対応規則１０３に基づいて接続していることとなる。 FIG. 22 is a diagram illustrating a configuration of the rotate shift unit 77. Figure, of the rotate shift unit 77, which shows a portion for generating a C ₁ and D ₁ from C ₀ and D _0, the C ₀ and D ₀ of the input side each 1-bit left rotate shift to the output side Are connected so as to be output as C ₁ and D ₁ . As for the portion where the _{C 0} and _{D 0} to generate a _C 2 _{-C 16} and _D 2 _{to D 16,} and is configured similarly. That is, the rotate shift unit 77 connects the output terminal Q of the input register 61 and the input terminal of the output buffer 63 via the multiplexers 65 and 66 based on the correspondence rule 103.

なお、Ｃ_１〜Ｃ_１６及びＤ_１〜Ｄ_１６を生成するローテートシフト部７７を、例えば、Ｃ_１及びＤ_１を生成する回路、Ｃ_２及びＤ_２を生成する回路、というように夫々別々に構成することも可能であるが、これらをまとめて構成することも可能である。つまり、ローテートシフト部７７は、入力レジスタ６１から出力されるＣ_０及びＤ_０から、Ｃ_１〜Ｃ_１６及びＤ_１〜Ｄ_１６を一度に生成し、出力バッファ６３に出力するようにすることも可能である。この場合、出力バッファ６３は５６ビット（７バイト）を１６倍した１１２バイト以上の容量が必要である。このように、Ｃ_１〜Ｃ_１６及びＤ_１〜Ｄ_１６を一度に生成するようにすることで、鍵Ｋ_１〜Ｋ_１６を生成するためのローテートシフトを一度の処理で行うことができるため、暗号化及び復号の処理の処理速度を向上させることができる。 It should be noted that the rotation shift unit 77 that generates C _{1 to} C ₁₆ and D _{1 to} D ₁₆ is separately provided, for example, a circuit that generates C ₁ and D _1, and a circuit that generates C ₂ and D _2. Although it is possible to configure, it is also possible to configure these together. In other words, the rotate shift unit 77 may generate C _{1 to} C ₁₆ and D _{1 to} D ₁₆ at a time from C ₀ and D ₀ output from the input register 61 and output them to the output buffer 63. Is possible. In this case, the output buffer 63 needs to have a capacity of 112 bytes or more obtained by multiplying 56 bits (7 bytes) by 16. In this way, by generating C _{1 to} C ₁₆ and D _{1 to} D ₁₆ at a time, the rotation shift for generating the keys K _{1 to} K ₁₆ can be performed in a single process. The processing speed of the encryption and decryption processes can be improved.

（８）ＰＣ２転置
図２３は、ＰＣ２転置におけるビット毎の対応規則１０４を示す図である。この対応規則１０４は、例えば、ＰＣ２転置部７８に入力される５６ビットの入力データの１４ビット目が出力データの１ビット目となり、入力データの１７ビット目が出力データの２ビット目となるというような、５６ビットの入力データと４８ビットの出力データとのビット毎の対応を示すものである。なお、ＰＣ２転置においては、５６ビットの入力データを４８ビットの出力データに縮約するため、入力データのうちの８ビットは出力データに出力されない。 (8) PC2 transposition FIG. 23 is a diagram showing the correspondence rule 104 for each bit in the PC2 transposition. According to this correspondence rule 104, for example, the 14th bit of the 56-bit input data input to the PC2 transposition unit 78 is the first bit of the output data, and the 17th bit of the input data is the second bit of the output data. This shows the bit-by-bit correspondence between 56-bit input data and 48-bit output data. In PC2 transposition, since 56-bit input data is reduced to 48-bit output data, 8 bits of the input data are not output to the output data.

図２４は、ＰＣ２転置部７８の構成を示す図である。図に示すように、ＰＣ２転置部７８の入力側と出力側とが、対応規則１０４に基づいて結線されている。例えば、入力側の１４ビット目が出力側の１ビット目となるように結線され、入力側の１７ビット目が出力側の２ビット目となるように結線されている。つまり、ＰＣ２転置部７８は、マルチプレクサ６５，６６を介して、入力レジスタ６１の出力端子Ｑと出力バッファ６３の入力端子とを対応規則１０４に基づいて接続していることとなる。   FIG. 24 is a diagram illustrating a configuration of the PC2 transposing unit 78. As shown in the figure, the input side and the output side of the PC2 transposition unit 78 are connected based on the correspondence rule 104. For example, wiring is made so that the 14th bit on the input side becomes the 1st bit on the output side, and the 17th bit on the input side becomes the 2nd bit on the output side. In other words, the PC2 transposing unit 78 connects the output terminal Q of the input register 61 and the input terminal of the output buffer 63 via the multiplexers 65 and 66 based on the correspondence rule 104.

以上、本発明の一実施形態である暗号処理回路５５Ａ，５５Ｂを適用したキーレスエントリーシステム１について説明した。前述したように、暗号処理回路５５Ａ，５５Ｂは、共通鍵ブロック暗号方式であるＤＥＳの転置処理を行う回路であり、転置が必要な入力データを入力レジスタ６１に書き込むだけで、転置・換字部６２によって対応規則に基づいて接続された出力バッファ６３から、転置された結果のデータを得ることができる。つまり、当該暗号処理回路５５Ａ，５５Ｂにおいては、ソフトウェアによる対応表の参照等の処理を行うことなく転置が可能であり、低消費電力で、かつ、高速に暗号化及び復号を行うことができる。   The keyless entry system 1 to which the cryptographic processing circuits 55A and 55B according to the embodiment of the present invention are applied has been described above. As described above, the cryptographic processing circuits 55A and 55B are circuits that perform transposition processing of DES, which is a common key block cipher system, and by simply writing input data that requires transposition to the input register 61, the transposition / substitution unit 62 Thus, the transposed result data can be obtained from the output buffer 63 connected based on the correspondence rule. That is, the encryption processing circuits 55A and 55B can be transposed without performing processing such as referring to the correspondence table by software, and can perform encryption and decryption with low power consumption and high speed.

なお、暗号処理回路５５Ａ，５５Ｂには、ＤＥＳの転置処理を行う初期転置部７１、最終転置部７２、拡大型転置部７３、Ｐ転置部７５、ＰＣ１転置部７６、ローテートシフト部７７、及びＰＣ２転置部７８が設けられており、これらの各部によって実行される転置処理を低消費電力で、かつ、高速に行うことができる。   The cryptographic processing circuits 55A and 55B include an initial transposition unit 71, a final transposition unit 72, an enlarged transposition unit 73, a P transposition unit 75, a PC1 transposition unit 76, a rotate shift unit 77, and PC2 that perform DES transposition processing. A transposition unit 78 is provided, and transposition processing executed by these units can be performed at low power consumption and at high speed.

また、暗号処理回路５５Ａ，５５Ｂでは、転置処理を行う各モジュール７１，７２，７３，７５，７６，７７，７８において入力レジスタ６１が共有されており、選択レジスタ６４及びマルチプレクサ６５によって、所望のモジュールにデータが入力される。このように、入力レジスタ６１を共有することにより、モジュールごとに入力レジスタを設ける場合と比較して部品数を削減することができ、回路全体の消費電力を削減することができる。   Further, in the cryptographic processing circuits 55A and 55B, the input register 61 is shared by the modules 71, 72, 73, 75, 76, 77, and 78 that perform the transposition processing, and a desired module is obtained by the selection register 64 and the multiplexer 65. Data is input to. Thus, by sharing the input register 61, the number of components can be reduced as compared with the case where an input register is provided for each module, and the power consumption of the entire circuit can be reduced.

また、さらに、暗号処理回路５５Ａ，５５Ｂは、ＤＥＳの換字処理であるＳ−ＢＯＸの処理を行うＳ−ＢＯＸ部７４を備えており、換字が必要な入力データを入力レジスタ６１に書き込むだけで、対応規則に基づいて換字された結果のデータを得ることができる。つまり、当該暗号処理回路５５Ａ，５５Ｂにおいては、ソフトウェアによる対応表の参照等の処理を行うことなく換字が可能であり、低消費電力で、かつ、高速に暗号化及び復号を行うことができる。   Furthermore, the cryptographic processing circuits 55A and 55B are provided with an S-BOX unit 74 that performs S-BOX processing, which is DES substitution processing, and only writes input data that requires substitution into the input register 61. Data obtained as a result of substitution according to the correspondence rule can be obtained. That is, in the encryption processing circuits 55A and 55B, substitution is possible without performing processing such as referring to the correspondence table by software, and encryption and decryption can be performed at low speed with low power consumption.

なお、本実施形態の暗号処理回路５５Ａ，５５Ｂにおいては、転置または換字を行う複数のモジュール７１〜７８を備え、選択レジスタ６４及びマルチプレクサ６５，６６を用いて使用するモジュール７１〜７８を切り替えることとしたが、各モジュール７１〜７８を個別に構成することとしてもよい。例えば、初期転置のみを行う暗号処理回路を構成することも可能である。   Note that the cryptographic processing circuits 55A and 55B according to the present embodiment include a plurality of modules 71 to 78 that perform transposition or substitution, and the modules 71 to 78 to be used are switched using the selection register 64 and the multiplexers 65 and 66. However, the modules 71 to 78 may be configured individually. For example, it is possible to configure a cryptographic processing circuit that performs only initial transposition.

また、暗号処理回路５５Ａ，５５Ｂにおいては、入力レジスタ６１からの出力データを転置・換字部６２に振り分ける回路として、マルチプレクサ６５が用いられている。データを振り分ける回路としては、マルチプレクサ６５以外にもトライステートバッファを用いることも可能である。しかし、一般的に、トライステートバッファよりもマルチプレクサの方が、出力の指示を受けてから対象のデータが出力されるまでの時間が短い。そのため、暗号処理回路５５Ａ，５５Ｂに、トライステートバッファよりも動作の速いマルチプレクサ６５を用いることにより、暗号化及び復号の処理速度を向上させることができる。   In the cryptographic processing circuits 55A and 55B, a multiplexer 65 is used as a circuit that distributes output data from the input register 61 to the transposition / substitution unit 62. In addition to the multiplexer 65, a tristate buffer can be used as a circuit for distributing data. However, in general, a multiplexer takes less time to receive target data after receiving an output instruction than a tri-state buffer. Therefore, by using the multiplexer 65 that operates faster than the tristate buffer in the encryption processing circuits 55A and 55B, the processing speed of encryption and decryption can be improved.

また、暗号処理回路５５Ａ，５５Ｂでは、複数のＤ−ＦＦで構成された入力レジスタ６１によりデータ入力部が実現され、トライステートバッファで構成された出力バッファ６３によりデータ出力部が実現されている。これ以外にも、データ入力部には、書き込まれたデータを記憶しておくメモリ等を用いることも可能である。しかし、メモリを用いる場合、書き込まれたデータを転置・換字部６２の各モジュールに読み出す動作（クロック）が必要となる。そこで、本実施形態の暗号処理回路５５Ａ，５５Ｂの構成とすることにより、入力レジスタ６１にデータが書き込まれると同時に、転置または換字された結果のデータが出力バッファ６３に入力され、出力バッファ６３から当該データを読み出すことが可能となる。つまり、転置・換字処理に必要なクロック数が削減され、低消費電力で、かつ、高速に暗号化及び復号を行うことができる。   In the cryptographic processing circuits 55A and 55B, a data input unit is realized by an input register 61 configured by a plurality of D-FFs, and a data output unit is realized by an output buffer 63 configured by a tristate buffer. In addition to this, it is also possible to use a memory or the like for storing written data in the data input unit. However, when a memory is used, an operation (clock) for reading the written data to each module of the transposition / substitution unit 62 is required. Therefore, by adopting the configuration of the cryptographic processing circuits 55A and 55B of this embodiment, data is written into the input register 61, and at the same time, the data resulting from transposition or substitution is input to the output buffer 63, and is output from the output buffer 63. The data can be read out. That is, the number of clocks required for transposition / substitution processing is reduced, and low-power consumption and high-speed encryption and decryption can be performed.

また、暗号処理回路５５Ａ，５５Ｂにおいては、入力レジスタ６１への書き込みアドレスと出力バッファ６３からの読み出しアドレスとが同一である。これにより、転置または換字を行う際には、あるアドレスにデータを書き込み、そのアドレスからデータを読み出せばよいため、プログラムにおいてアドレス変換等の処理が不要であり、処理ステップを削減することができる。したがって、暗号化及び復号の処理における消費電力を低減し、かつ、処理速度を向上させることができる。   In the cryptographic processing circuits 55A and 55B, the write address to the input register 61 and the read address from the output buffer 63 are the same. As a result, when transposition or substitution is performed, it is only necessary to write data to a certain address and read data from the address, so that processing such as address conversion in the program is unnecessary, and processing steps can be reduced. . Therefore, it is possible to reduce power consumption in the encryption and decryption processes and to improve the processing speed.

このように、消費電力を低減し、かつ、処理速度を向上させた暗号処理回路５５Ａ，５５Ｂをキーレスエントリーシステム１に適用することにより、子機２の電池１１の消費や親機３のバッテリ２５の消費を抑えることができる。また、暗号化及び復号の処理が高速に行われることにより、施錠や解錠等の操作に対するレスポンスを向上させることができる。   Thus, by applying the cryptographic processing circuits 55A and 55B with reduced power consumption and improved processing speed to the keyless entry system 1, the battery 11 of the slave unit 2 and the battery 25 of the master unit 3 are consumed. Consumption can be reduced. In addition, since the encryption and decryption processes are performed at high speed, the response to operations such as locking and unlocking can be improved.

以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。   As mentioned above, although embodiment of this invention was described, the said embodiment is for making an understanding of this invention easy, and is not for limiting and interpreting this invention. The present invention can be changed and improved without departing from the gist thereof, and the present invention includes equivalents thereof.

例えば、本実施形態では、暗号処理回路５５Ａ，５５Ｂを用いてＤＥＳの暗号化及び復号を行うことができることを説明したが、ＤＥＳに限らず、トリプルＤＥＳの暗号化及び復号においても、暗号処理回路５５Ａ，５５Ｂを用いることが可能である。また、共通鍵ブロック暗号方式であるＡＥＳ（Advanced Encryption Standard）についても、同様の構成により転置または換字の処理を行う暗号処理回路を実現することができる。   For example, in the present embodiment, it has been described that encryption and decryption of DES can be performed using the encryption processing circuits 55A and 55B. However, the encryption processing circuit is not limited to DES but also in encryption and decryption of triple DES. 55A and 55B can be used. Also, with respect to AES (Advanced Encryption Standard), which is a common key block encryption method, it is possible to realize an encryption processing circuit that performs transposition or substitution processing with the same configuration.

また、本実施形態においては、暗号処理回路５５Ａ，５５Ｂの適用例としてキーレスエントリーシステム１をあげたが、キーレスエントリーシステム１に限らず、例えばＩＣカードを用いた自動改札システムや入退室管理システム等、データの暗号化が必要な様々なシステムに適用することが可能である。   In the present embodiment, the keyless entry system 1 is given as an application example of the cryptographic processing circuits 55A and 55B. However, the keyless entry system 1 is not limited to the keyless entry system 1. For example, an automatic ticket gate system using an IC card, an entrance / exit management system, etc. The present invention can be applied to various systems that require data encryption.

本発明の暗号処理回路を用いる一実施形態である自動車の錠の施錠・解錠を行うキーレスエントリーシステムの全体構成を示す図である。1 is a diagram showing an overall configuration of a keyless entry system that locks and unlocks a car lock, which is an embodiment using the cryptographic processing circuit of the present invention. FIG. データ処理回路の構成を示す図である。It is a figure which shows the structure of a data processing circuit. キーレスエントリーシステムの子機と親機との間における通信手順を示すフローチャートである。It is a flowchart which shows the communication procedure between the subunit | mobile_unit and parent | base_device of a keyless entry system. ＤＥＳの暗号化の処理の流れを示すフローチャートである。It is a flowchart which shows the flow of a process of DES encryption. Ｆ関数（Ｆ（Ｒ，Ｋ））の処理の流れを示す図である。It is a figure which shows the flow of a process of F function (F (R, K)). ＤＥＳの復号の処理の流れを示すフローチャートである。It is a flowchart which shows the flow of a process of DES decoding. 暗号処理回路の構成を示す図である。It is a figure which shows the structure of a cryptographic processing circuit. 初期転置におけるビット毎の対応規則を示す図である。It is a figure which shows the correspondence rule for every bit in initial transposition. 初期転置部の構成を示す図である。It is a figure which shows the structure of an initial transposition part. 最終転置におけるビット毎の対応規則を示す図である。It is a figure which shows the correspondence rule for every bit in final transposition. 最終転置部の構成を示す図である。It is a figure which shows the structure of the last transposition part. 拡大型転置におけるビット毎の対応規則を示す図である。It is a figure which shows the correspondence rule for every bit in expansion type transposition. 拡大型転置部の構成を示す図である。It is a figure which shows the structure of an expansion type transposition part. Ｓ−ＢＯＸ部の構成を示す図である。It is a figure which shows the structure of a S-BOX part. Ｓ−ＢＯＸ（Ｓ１）における対応規則を示す図である。It is a figure which shows the corresponding | compatible rule in S-BOX (S1). Ｓ−ＢＯＸ部のＳ１の構成を示す図である。It is a figure which shows the structure of S1 of an S-BOX part. Ｐ転置におけるビット毎の対応規則を示す図である。It is a figure which shows the correspondence rule for every bit in P transposition. Ｐ転置部の構成を示す図である。It is a figure which shows the structure of P transposition part. ＰＣ１転置におけるビット毎の対応規則を示す図である。It is a figure which shows the correspondence rule for every bit in PC1 transposition. ＰＣ１転置部の構成を示す図である。It is a figure which shows the structure of PC1 transposition part. ローテートシフトにおけるローテート数を示す図である。It is a figure which shows the number of rotations in a rotation shift. ローテートシフト部の構成を示す図である。It is a figure which shows the structure of a rotation shift part. ＰＣ２転置におけるビット毎の対応規則を示す図である。It is a figure which shows the correspondence rule for every bit in PC2 transposition. ＰＣ２転置部の構成を示す図である。It is a figure which shows the structure of PC2 transposition part.

符号の説明Explanation of symbols

１ キーレスエントリーシステム ２ 子機
３ 親機 １１ 電池
１２ 操作スイッチ １３，２１ データ処理回路
１４，２２ 送受信回路 ２３ 駆動回路
２４ アクチュエータ ２５ バッテリ
５１Ａ，５１Ｂ ＣＰＵ ５２Ａ，５２Ｂ ＲＡＭ
５３Ａ，５３Ｂ ＥＥＰＲＯＭ ５４Ａ，５４Ｂ 乱数生成回路
５５Ａ，５５Ｂ 暗号処理回路 ５６Ａ，５６Ｂ 入出力ポート
６１ 入力レジスタ ６２ 転置・換字部
６３ 出力バッファ ６４ 選択レジスタ
６５，６６ マルチプレクサ ６７ アドレスデコーダ
７１ 初期転置部 ７２ 最終転置部
７３ 拡大型転置部 ７４ Ｓ−ＢＯＸ部
７５ Ｐ転置部 ７６ ＰＣ１転置部
７７ ローテートシフト部 ７８ ＰＣ２転置部
９５ セレクタ ９６ 置換回路
９７ 選択レジスタ DESCRIPTION OF SYMBOLS 1 Keyless entry system 2 Slave unit 3 Master unit 11 Battery 12 Operation switch 13, 21 Data processing circuit 14, 22 Transmission / reception circuit 23 Drive circuit 24 Actuator 25 Battery 51A, 51B CPU 52A, 52B RAM
53A, 53B EEPROM 54A, 54B Random number generation circuit 55A, 55B Cryptographic processing circuit 56A, 56B I / O port 61 Input register 62 Transposition / substitution unit 63 Output buffer 64 Selection register 65, 66 Multiplexer 67 Address decoder 71 Initial transposition unit 72 Final transposition Part 73 expansion type transposition part 74 S-BOX part 75 P transposition part 76 PC1 transposition part 77 rotate shift part 78 PC2 transposition part 95 selector 96 replacement circuit 97 selection register

Claims (17)

複数ビットの入力データをビット毎の対応規則に基づいて並べ替えて出力する共通鍵ブロック暗号方式の転置処理を行う暗号処理回路であって、
前記複数ビットの入力データを受信し、受信した前記複数ビットの入力データを並列出力する出力ポートを有するデータ入力部と、
複数ビットのデータが並列入力される入力ポートを有し、前記入力ポートに入力された前記複数ビットのデータを出力するデータ出力部と、
前記出力ポートと前記入力ポートとを、前記ビット毎の対応規則に基づいて接続する転置部と、
を備えることを特徴とする暗号処理回路。 A cipher processing circuit that performs transposition processing of a common key block cipher scheme that rearranges and outputs a plurality of bits of input data based on a bit-by-bit correspondence rule,
A data input unit having an output port for receiving the multi-bit input data and outputting the received multi-bit input data in parallel;
A data output unit having an input port to which a plurality of bits of data are input in parallel, and outputting the plurality of bits of data input to the input port;
A transposition unit for connecting the output port and the input port based on the correspondence rule for each bit;
A cryptographic processing circuit comprising: 請求項１に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり、
前記入力データが、初期転置（Initial Permutation）における入力データであり、
前記ビット毎の対応規則が、前記初期転置におけるビット毎の対応規則であることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 1,
The common key block encryption method is DES,
The input data is input data in initial permutation,
The cryptographic processing circuit, wherein the correspondence rule for each bit is a correspondence rule for each bit in the initial transposition. 請求項１に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり、
前記入力データが、最終転置（Inverse Initial Permutation）における入力データであり、
前記ビット毎の対応規則が、前記最終転置におけるビット毎の対応規則であることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 1,
The common key block encryption method is DES,
The input data is input data in the last transposition (Inverse Initial Permutation),
The cryptographic processing circuit, wherein the correspondence rule for each bit is a correspondence rule for each bit in the final transposition. 請求項１に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり、
前記入力データが、Ｆ関数の拡大型転置における入力データであり、
前記ビット毎の対応規則が、前記Ｆ関数の拡大型転置におけるビット毎の対応規則であることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 1,
The common key block encryption method is DES,
The input data is input data in an expanded transposition of the F function,
The cryptographic processing circuit, wherein the correspondence rule for each bit is a correspondence rule for each bit in the expanded transposition of the F function. 請求項１に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり、
前記入力データが、Ｆ関数のＳ−ＢＯＸから出力されるデータであり、
前記ビット毎の対応規則が、前記Ｆ関数の当該入力データが入力される転置におけるビット毎の対応規則であることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 1,
The common key block encryption method is DES,
The input data is data output from the S-BOX of the F function,
The cryptographic processing circuit, wherein the correspondence rule for each bit is a correspondence rule for each bit in transposition to which the input data of the F function is input. 請求項１に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり、
前記入力データが、縮約型転置（Permuted Choice 1）に入力される共通鍵であり、
前記ビット毎の対応規則が、前記縮約型転置におけるビット毎の対応規則であることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 1,
The common key block encryption method is DES,
The input data is a common key input to a contracted transposition (Permuted Choice 1),
The cryptographic processing circuit, wherein the correspondence rule for each bit is a correspondence rule for each bit in the reduced transpose. 請求項１に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり、
前記入力データが、縮約型転置（Permuted Choice 2）における入力データであり、
前記ビット毎の対応規則が、前記縮約型転置におけるビット毎の対応規則であることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 1,
The common key block encryption method is DES,
The input data is input data in a contracted transposition (Permuted Choice 2),
The cryptographic processing circuit, wherein the correspondence rule for each bit is a correspondence rule for each bit in the reduced transpose. 請求項１に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり、
前記入力データが、共通鍵を縮約型転置（Permuted Choice 1）により転置して得られたデータであり、
前記ビット毎の対応規則が、当該入力データと、縮約型転置（Permuted Choice 2）に入力されるデータと、のビット毎の対応規則であることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 1,
The common key block encryption method is DES,
The input data is data obtained by transposing a common key by contracted transposition (Permuted Choice 1),
The cryptographic processing circuit, wherein the correspondence rule for each bit is a correspondence rule for each bit of the input data and data input to a contracted transposition (Permuted Choice 2). 請求項１に記載の暗号処理回路であって、
前記ビット毎の対応規則が異なる前記転置部を複数備え、
前記複数の転置部のうちの何れの転置部を用いるかを示す選択データを受信し、前記データ入力部から出力される前記入力データを前記選択データによって示される前記転置部に入力する選択部を更に備えることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 1,
A plurality of the transposition units having different correspondence rules for each bit,
A selection unit that receives selection data indicating which of the plurality of transposition units is to be used, and that inputs the input data output from the data input unit to the transposition unit indicated by the selection data; An encryption processing circuit further comprising: 請求項９に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり、
前記複数の転置部の前記ビット毎の対応規則が、夫々、
初期転置におけるビット毎の対応規則、
最終転置におけるビット毎の対応規則、
Ｆ関数の拡大型転置におけるビット毎の対応規則、
Ｆ関数のＳ−ＢＯＸから出力されるデータが入力される転置におけるビット毎の対応規則、
縮約型転置（Permuted Choice 1）におけるビット毎の対応規則、
縮約型転置（Permuted Choice 2）におけるビット毎の対応規則、
前記縮約型転置（Permuted Choice 1）から出力されるデータと、前記縮約型転置（Permuted Choice 2）に入力されるデータと、のビット毎の対応規則 の何れかであることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 9,
The common key block encryption method is DES,
The correspondence rule for each bit of the plurality of transposition units is respectively
Bit-by-bit correspondence rules for initial transposition,
Bit-by-bit correspondence rules in the final transposition,
Bit-by-bit correspondence rules in the expanded transposition of the F function,
A bit-by-bit correspondence rule in transposition to which data output from the S-BOX of the F function is input,
Bit-by-bit correspondence rules in contracted transposition (Permuted Choice 1),
Bit-by-bit correspondence rules in contracted transposition (Permuted Choice 2),
Any one of the bitwise correspondence rules between the data output from the contracted transpose (Permuted Choice 1) and the data input to the contracted transpose (Permuted Choice 2) Cryptographic processing circuit. 請求項９に記載の暗号処理回路であって、
前記データ入力部から並列出力される前記複数ビットの入力データを対応規則に基づいて変換して前記データ出力部の前記入力ポートに並列出力する論理回路である換字部を更に備え、
前記選択データは、前記複数の転置部または前記換字部のうちの何れを用いるかを示すデータであり、
前記選択部は、前記データ入力部から出力される前記入力データを前記選択データによって示される前記転置部または前記換字部に入力すること、
を特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 9,
Further comprising a substitution unit that is a logic circuit that converts the multi-bit input data output in parallel from the data input unit based on a corresponding rule and outputs the converted data to the input port of the data output unit in parallel.
The selection data is data indicating which one of the plurality of transposition parts or the substitution part is used,
The selection unit inputs the input data output from the data input unit to the transposition unit or the substitution unit indicated by the selection data;
A cryptographic processing circuit characterized by the above. 請求項１１に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり、
前記複数の転置部の前記ビット毎の対応規則が、夫々、
初期転置におけるビット毎の対応規則、
最終転置におけるビット毎の対応規則、
Ｆ関数の拡大型転置におけるビット毎の対応規則、
Ｆ関数のＳ−ＢＯＸから出力されるデータが入力される転置におけるビット毎の対応規則、
縮約型転置（Permuted Choice 1）におけるビット毎の対応規則、
縮約型転置（Permuted Choice 2）におけるビット毎の対応規則、
前記縮約型転置（Permuted Choice 1）から出力されるデータと、前記縮約型転置（Permuted Choice 2）に入力されるデータと、のビット毎の対応規則 の何れかであり、
前記換字部の前記対応規則が、前記Ｓ−ＢＯＸに入力されるデータと前記Ｓ−ＢＯＸから出力されるデータとの対応規則であることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 11,
The common key block encryption method is DES,
The correspondence rule for each bit of the plurality of transposition units is respectively
Bit-by-bit correspondence rules for initial transposition,
Bit-by-bit correspondence rules in the final transposition,
Bit-by-bit correspondence rules in the expanded transposition of the F function,
A bit-by-bit correspondence rule in transposition to which data output from the S-BOX of the F function is input,
Bit-by-bit correspondence rules in contracted transposition (Permuted Choice 1),
Bit-by-bit correspondence rules in contracted transposition (Permuted Choice 2),
The data output from the contracted transposition (Permuted Choice 1) and the data input to the contracted transposition (Permuted Choice 2) are any one of the correspondence rules for each bit.
The cryptographic processing circuit, wherein the correspondence rule of the substitution part is a correspondence rule between data input to the S-BOX and data output from the S-BOX. 請求項９〜１２の何れか一項に記載の暗号処理回路であって、
前記選択部がマルチプレクサであることを特徴とする暗号処理回路。 The cryptographic processing circuit according to any one of claims 9 to 12,
The encryption processing circuit, wherein the selection unit is a multiplexer. 複数ビットの入力データを対応規則に基づいて変換して出力する共通鍵ブロック暗号方式の換字処理を行う暗号処理回路であって、
前記複数ビットの入力データを受信し、受信した前記複数ビットの入力データを並列出力する出力ポートを有するデータ入力部と、
前記データ入力部から並列出力される前記複数ビットの入力データを前記対応規則に基づいて変換して出力する論理回路である換字部と、
前記換字部から出力される複数ビットのデータが並列入力される入力ポートを有し、前記入力ポートに入力された前記複数ビットのデータを出力するデータ出力部と、
を備えることを特徴とする暗号処理回路。 A cryptographic processing circuit that performs a substitution process of a common key block cryptosystem that converts and outputs multi-bit input data based on a corresponding rule,
A data input unit having an output port for receiving the multi-bit input data and outputting the received multi-bit input data in parallel;
A substitution unit that is a logic circuit that converts the multi-bit input data output in parallel from the data input unit based on the correspondence rule and outputs the converted data;
A data output unit that has an input port to which a plurality of bits of data output from the substitution unit are input in parallel, and that outputs the plurality of bits of data input to the input port;
A cryptographic processing circuit comprising: 請求項１４に記載の暗号処理回路であって、
前記共通鍵ブロック暗号方式がＤＥＳであり
前記入力データが、Ｆ関数のＳ−ＢＯＸに入力されるデータであり、
前記対応規則が、前記入力データと前記Ｓ−ＢＯＸから出力されるデータとの対応規則であることを特徴とする暗号処理回路。 The cryptographic processing circuit according to claim 14,
The common key block encryption method is DES, and the input data is data input to an S-BOX of an F function,
The cryptographic processing circuit, wherein the correspondence rule is a correspondence rule between the input data and data output from the S-BOX. 請求項１〜１５の何れか一項に記載の暗号処理回路であって、
前記データ入力部が複数のＤ型フリップフロップで構成され、前記出力ポートが当該複数のＤ型フリップフロップの出力端子であり、
前記データ出力部がトライステートバッファであることを特徴とする暗号処理回路。 The cryptographic processing circuit according to any one of claims 1 to 15,
The data input unit is composed of a plurality of D-type flip-flops, and the output port is an output terminal of the plurality of D-type flip-flops;
An encryption processing circuit, wherein the data output unit is a tristate buffer. 請求項１〜１５の何れか一項に記載の暗号処理回路であって、
前記データ入力部への書き込みアドレスと前記データ出力部からの読み出しアドレスとが同一であることを特徴とする暗号処理回路。

The cryptographic processing circuit according to any one of claims 1 to 15,
A cryptographic processing circuit, wherein a write address to the data input unit and a read address from the data output unit are the same.

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