JP2006210525A - 記憶素子及び回路素子 - Google Patents
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Abstract
【課題】 強誘電体ゲートFETにおける、強誘電体にかかる反電場を抑制することにより、強誘電体ゲートFETを備え、良好な記憶保持特性を有する記憶素子を提供する。
【解決手段】 極薄い半導体薄膜1によりチャネルを、強誘電体2によりゲート絶縁膜をそれぞれ構成した電界効果トランジスタ10から成り、強誘電体2の分極状態により情報を保持し、電界効果トランジスタ10に電場が印加されることにより、強誘電体2の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜1の厚さが電子閉じ込め効果が発現する厚さである記憶素子を構成する。
【選択図】 図1
【解決手段】 極薄い半導体薄膜1によりチャネルを、強誘電体2によりゲート絶縁膜をそれぞれ構成した電界効果トランジスタ10から成り、強誘電体2の分極状態により情報を保持し、電界効果トランジスタ10に電場が印加されることにより、強誘電体2の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜1の厚さが電子閉じ込め効果が発現する厚さである記憶素子を構成する。
【選択図】 図1
Description
本発明は、いわゆる強誘電体ゲートFET(電界効果トランジスタ)を備えて成る記憶素子及び回路素子に係わる。
トランジスタのゲート絶縁膜に強誘電体を用いた、強誘電体ゲートFET(電界効果トランジスタ)は、強誘電体の分極状態によって、トランジスタの導電率が変わる性質を有している。
この性質を利用して、強誘電体ゲートFETを、不揮発性メモリへ応用することが考えられている。例えば、強誘電体の2つの異なる分極状態を、デジタル情報の2つの異なるロジック値に割り当てることにより、メモリとして機能させることが可能である。
この強誘電体ゲートFETは、強誘電体キャパシタを用いて構成されたDRAM構造の強誘電体メモリ(FeRAM)と比較して、高密度、低消費電力、非破壊読み出し、高書き換え耐性等の大きな利点を有している。
また、強誘電体ゲートFETを用いて、DPGA(Dynamic Programmable Grid Array )を構成することにより、書き換え可能な論理回路への応用や、強誘電体の分極反転に伴う誘電率変化を利用した光制御等、様々な展開が期待される(例えば、非特許文献1参照)。
また、強誘電体ゲートFETを用いて、DPGA(Dynamic Programmable Grid Array )を構成することにより、書き換え可能な論理回路への応用や、強誘電体の分極反転に伴う誘電率変化を利用した光制御等、様々な展開が期待される(例えば、非特許文献1参照)。
しかしながら、強誘電体キャパシタは10年の記憶保持が可能であるのに対して、強誘電体ゲートFETでは、最長でも数日程度の記憶保持しか得られていない。
この原因として、半導体上における強誘電体材料の品質、並びに反電場の影響が考えられている。
この原因として、半導体上における強誘電体材料の品質、並びに反電場の影響が考えられている。
反電場は、強誘電体の残留分極により発生する分極と逆方向の電界であり、半導体の禁制帯湾曲もしくは常誘電体層の存在により発生する。半導体のエネルギー禁制帯の湾曲幅が大きくなる、もしくは常誘電体層の厚さが大きくなると、この反電場は大きくなり、強誘電体の自発分極を打ち消してしまう。
つまり、記憶保持中に強誘電体自身にかかる反電場によって、強誘電体の記憶データが破壊される。
これは、強誘電体ゲート構造特有の現象であり、1973年にBatra等によって予言されている(非特許文献2参照)。
つまり、記憶保持中に強誘電体自身にかかる反電場によって、強誘電体の記憶データが破壊される。
これは、強誘電体ゲート構造特有の現象であり、1973年にBatra等によって予言されている(非特許文献2参照)。
従来の強誘電体ゲートFETは、単結晶シリコンを半導体として用いていた。
強誘電体は一般的に酸化物であり、成長温度が高いため、シリコンの直上に強誘電体を成長させると、元素拡散した低誘電率の非結晶層が、界面に生成する。
この低誘電率非結晶層の存在は、FET特性を不安定化させるだけでなく、非結晶層上に成長した強誘電体の結晶品質が格段に悪くなり、強誘電体特性を劣化させてしまう。
強誘電体は一般的に酸化物であり、成長温度が高いため、シリコンの直上に強誘電体を成長させると、元素拡散した低誘電率の非結晶層が、界面に生成する。
この低誘電率非結晶層の存在は、FET特性を不安定化させるだけでなく、非結晶層上に成長した強誘電体の結晶品質が格段に悪くなり、強誘電体特性を劣化させてしまう。
そこで、この非結晶層の生成を抑制する目的で、強誘電体と半導体の間にあらかじめ安定な常誘電体層を挿入する(非特許文献3参照)、又は常誘電体層/金属層を挿入する(非特許文献4参照)等の研究も行われている。
また、酸化に対して安定な単結晶酸化物半導体を、シリコンの代替に用いる例も報告されている(特許文献1、特許文献2参照)
また、酸化に対して安定な単結晶酸化物半導体を、シリコンの代替に用いる例も報告されている(特許文献1、特許文献2参照)
また、強誘電体ゲートFETの半導体として、ゲルマニウムやInAs系といった、狭バンドギャップ半導体を用いることにより、反電場の影響を小さくすることができる。
石原宏著,「トランジスタ型強誘電体メモリの現状と展望」,FEDジャーナル,Vol.11,No.3
I. P. Batra, P. Wurfeland B. D. Silverman, Rhys. Rev. B, 8, 3257 (1973)
T. Hirai et al.,Jpn. J. Appl. Phys.,36,5908 (1997)
Y. Watanabe et al.,Jpn. J. Appl. Phys.,36,6162 (1997)
特開平6-151872号公報
特開平8-274195号公報
しかしながら、上述した手法では、いずれも、充分に良好な特性を有する強誘電体ゲートFETを形成することができない。
常誘電体層、又は常誘電体層/金属を挿入した場合には、半導体だけでなく常誘電体による影響で反電場も大きくなってしまう。このため、原理的にFETの記憶保持を妨げてしまうものと考えられる。
また、単結晶酸化物半導体を用いた場合には、酸化物半導体のエネルギー禁制帯幅が大きいために、原理的に反電場の増大を引き起こし、充分な記憶保持特性が得られない。
また、狭バンドギャップ半導体を用いた場合には、半導体と強誘電体との界面を安定に保つことがシリコン以上に難しくなる。
また、単結晶酸化物半導体を用いた場合には、酸化物半導体のエネルギー禁制帯幅が大きいために、原理的に反電場の増大を引き起こし、充分な記憶保持特性が得られない。
また、狭バンドギャップ半導体を用いた場合には、半導体と強誘電体との界面を安定に保つことがシリコン以上に難しくなる。
反電場が増大すると、長時間の記憶が難しくなる。
この反電場の発生を低減させるためには、半導体材料及び構造面からの根本的な見直しが必要である。
この反電場の発生を低減させるためには、半導体材料及び構造面からの根本的な見直しが必要である。
上述した問題に鑑み、本発明においては、強誘電体ゲートFETにおける強誘電体にかかる反電場を抑制することにより、強誘電体ゲートFETを備えて、良好な記憶保持特性を有する記憶素子、並びに良好な特性を有する回路素子を提供するものである。
本発明の記憶素子は、極薄い半導体薄膜によりチャネルを構成し、強誘電体によりゲート絶縁膜を構成する、電界効果トランジスタから成り、強誘電体の分極状態により情報を保持する記憶素子であって、電界効果トランジスタに電場が印加されることにより、強誘電体の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであるものである。
本発明の回路素子は、極薄い半導体薄膜によりチャネルを構成し、強誘電体によりゲート絶縁膜を構成する、電界効果トランジスタから成り、電界効果トランジスタに電場が印加されることにより、強誘電体の分極状態が変化して、トランジスタのオン・オフ状態が切り替えられ、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであるものである。
上述の本発明の記憶素子の構成によれば、強誘電体の分極状態により記憶素子に情報を保持することができ、電界効果トランジスタに電場を印加することにより、強誘電体の分極状態が変化して、情報の記録を行うことができる。また、電界効果トランジスタにかかる電場を強誘電体の分極状態が変化しない大きさとした状態で、チャネル抵抗を検出することにより、記憶素子に記録された情報を読み出すことができる。
そして、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであることにより、電子が2次元平面に閉じ込められ、蓄積状態も反転状態もなく完全空乏化する。
これにより、半導体薄膜のエネルギー禁制帯を大きく湾曲することなく表面近傍のキャリア密度を変調することができる。また、半導体薄膜のエネルギー禁制帯の湾曲幅が低減され、強誘電体に対する反電場を低減することができる。
このように、強誘電体に対する反電場を低減することができることにより、強誘電体の分極状態を長時間保持することができ、記憶素子に記録された情報を長時間保持することができる。
そして、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであることにより、電子が2次元平面に閉じ込められ、蓄積状態も反転状態もなく完全空乏化する。
これにより、半導体薄膜のエネルギー禁制帯を大きく湾曲することなく表面近傍のキャリア密度を変調することができる。また、半導体薄膜のエネルギー禁制帯の湾曲幅が低減され、強誘電体に対する反電場を低減することができる。
このように、強誘電体に対する反電場を低減することができることにより、強誘電体の分極状態を長時間保持することができ、記憶素子に記録された情報を長時間保持することができる。
上述の本発明の回路素子の構成によれば、電界効果トランジスタに電場を印加することにより、強誘電体の分極状態が変化して、トランジスタのオン・オフ状態を切り替えることができる。
これにより、本発明の回路素子を用いて、書き換え可能な論理回路を構成することが可能である。
そして、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであることにより、電子が2次元平面に閉じ込められ、蓄積状態も反転状態もなく完全空乏化する。
これにより、半導体薄膜のエネルギー禁制帯を大きく湾曲することなく表面近傍のキャリア密度を変調することができる。また、半導体薄膜のエネルギー禁制帯の湾曲幅が低減され、強誘電体に対する反電場を低減することができる。
このように、強誘電体に対する反電場を低減することができることにより、強誘電体の分極状態を長時間保持することができ、回路素子のオン・オフ状態を長時間保持することができる。
これにより、本発明の回路素子を用いて、書き換え可能な論理回路を構成することが可能である。
そして、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであることにより、電子が2次元平面に閉じ込められ、蓄積状態も反転状態もなく完全空乏化する。
これにより、半導体薄膜のエネルギー禁制帯を大きく湾曲することなく表面近傍のキャリア密度を変調することができる。また、半導体薄膜のエネルギー禁制帯の湾曲幅が低減され、強誘電体に対する反電場を低減することができる。
このように、強誘電体に対する反電場を低減することができることにより、強誘電体の分極状態を長時間保持することができ、回路素子のオン・オフ状態を長時間保持することができる。
また、上記本発明の記憶素子及び上記本発明の回路素子において、半導体薄膜の材料として、禁制帯湾曲幅が0〜0.3eVである半導体材料を用いた構成とすることも可能である。
このような構成としたときには、禁制帯湾曲幅が0〜0.3eVである半導体材料を用いて半導体薄膜を構成したことにより、強誘電体にかかる反電場をさらに抑制することができる。
このような構成としたときには、禁制帯湾曲幅が0〜0.3eVである半導体材料を用いて半導体薄膜を構成したことにより、強誘電体にかかる反電場をさらに抑制することができる。
また、上記本発明の記憶素子及び上記本発明の回路素子において、半導体薄膜が酸化物半導体から成る構成とすることも可能である。
このような構成としたときには、半導体薄膜が酸化物半導体から成ることにより、半導体薄膜と強誘電体との間の元素拡散を抑制することができ、半導体薄膜と強誘電体との界面に非結晶層が生成することを抑制することができる。
これにより、強誘電体にかかる反電場をさらに抑制することができる。また、製造時に強誘電体を良好な結晶品質で形成することができる。
このような構成としたときには、半導体薄膜が酸化物半導体から成ることにより、半導体薄膜と強誘電体との間の元素拡散を抑制することができ、半導体薄膜と強誘電体との界面に非結晶層が生成することを抑制することができる。
これにより、強誘電体にかかる反電場をさらに抑制することができる。また、製造時に強誘電体を良好な結晶品質で形成することができる。
また、上記本発明の記憶素子及び上記本発明の回路素子において、半導体薄膜が、細線パターン又はドット状パターンにパターン形成されている構成とすることも可能である。
半導体薄膜を細線パターンにパターン形成することによって、強誘電体ゲートFETのチャネル内を流れる電流量を低減することが可能になる。これにより、強誘電体ゲートFETから成る、記憶素子や回路素子の低消費電力化を図ることが可能になる。
半導体薄膜をドット状パターンにパターン形成することによって、強誘電体ゲートFETの微細化を図ることができ、強誘電体ゲートFETから成る、記憶素子や回路素子を、高い密度で実装することが可能になる。
半導体薄膜を細線パターンにパターン形成することによって、強誘電体ゲートFETのチャネル内を流れる電流量を低減することが可能になる。これにより、強誘電体ゲートFETから成る、記憶素子や回路素子の低消費電力化を図ることが可能になる。
半導体薄膜をドット状パターンにパターン形成することによって、強誘電体ゲートFETの微細化を図ることができ、強誘電体ゲートFETから成る、記憶素子や回路素子を、高い密度で実装することが可能になる。
本発明の記憶素子によれば、電子の閉じ込め効果を利用して、これまでに強誘電体ゲートFETでは成し得なかった、長期間の記憶保持が可能となる。
従って、本発明の記憶素子を用いてメモリ(記憶装置)を構成することにより、記憶保持特性の良好な不揮発性メモリを実現することができる。
従って、本発明の記憶素子を用いてメモリ(記憶装置)を構成することにより、記憶保持特性の良好な不揮発性メモリを実現することができる。
本発明の回路素子によれば、DPGAのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
また、半導体薄膜の厚さによる記憶保持特性の違いを利用して、リソグラフィ等で部分的にコントロールすることによって、半導体薄膜の厚さが異なる回路素子を混載させることが可能になる。
このように、半導体薄膜の厚さが異なる回路素子を混載させることにより、新しい揮発−不揮発混合型論理回路を実現することができる。
さらに、強誘電体ゲートFETが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
また、半導体薄膜の厚さによる記憶保持特性の違いを利用して、リソグラフィ等で部分的にコントロールすることによって、半導体薄膜の厚さが異なる回路素子を混載させることが可能になる。
このように、半導体薄膜の厚さが異なる回路素子を混載させることにより、新しい揮発−不揮発混合型論理回路を実現することができる。
さらに、強誘電体ゲートFETが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
強誘電体ゲートFETにおいて、半導体層と強誘電体層との界面における非結晶層の生成を抑制すると共に、反電場を小さくするためには、半導体層に酸化物半導体を用いて界面の非結晶層の生成を抑制し、かつ酸化物半導体としてエネルギー禁制帯の湾曲幅の小さいものを用いることが最も望ましいと考えられる。
そして、禁制帯の湾曲幅は、シリコンのそれよりもさらに狭いことが望ましく、シリコンの禁制帯幅1.2eVの1/4に相当する0.3eVよりも小さいことが必要である、と見積られる。
しかしながら、酸化物半導体は、基本的に、そのイオン性結合のために、エネルギー禁制帯幅が広くなっており、禁制帯湾曲幅も大きくなっている。
そして、禁制帯の湾曲幅は、シリコンのそれよりもさらに狭いことが望ましく、シリコンの禁制帯幅1.2eVの1/4に相当する0.3eVよりも小さいことが必要である、と見積られる。
しかしながら、酸化物半導体は、基本的に、そのイオン性結合のために、エネルギー禁制帯幅が広くなっており、禁制帯湾曲幅も大きくなっている。
そこで、本発明では、半導体極薄膜をチャネルに用いて強誘電体ゲートFETを構成し、この強誘電体ゲートFETにより記憶素子や回路素子を構成する。
なお、半導体極薄膜を構成する半導体としては、上述の酸化物半導体に限らず、シリコン等も使用可能である。
なお、半導体極薄膜を構成する半導体としては、上述の酸化物半導体に限らず、シリコン等も使用可能である。
数十nm以下に半導体を薄くすると、電子の閉じ込め効果によって、半導体内のキャリア(電子又は正孔)は、2次元平面に閉じ込められる。
通常、3次元空間において、外部電場の影響下では、内部のキャリアは深さ方向に染み出し、このキャリアの分布がエネルギー禁制帯の湾曲を作り出している。
一方、2次元平面に閉じ込められたキャリアは、深さ方向に染み出すことができず、そのエネルギー禁制帯を大きく湾曲することができなくなる。このキャリアの閉じ込めの結果、半導体はキャリアの蓄積状態も反転状態もなく完全空乏化する。
このことは、SOI(Silicon on Insulator)を用いた極薄シリコン電界効果トランジスタの理論計算により報告されている(M. Shoji et al., Journal of Applied Physics, 85, 2722 (2002)参照)。このとき、薄くすることによって、シリコンの禁制帯湾曲幅が0.1eV以下に低減され、単結晶シリコンの禁制帯湾曲幅(最大で約0.6eV)と比較して、充分に小さくなる。
通常、3次元空間において、外部電場の影響下では、内部のキャリアは深さ方向に染み出し、このキャリアの分布がエネルギー禁制帯の湾曲を作り出している。
一方、2次元平面に閉じ込められたキャリアは、深さ方向に染み出すことができず、そのエネルギー禁制帯を大きく湾曲することができなくなる。このキャリアの閉じ込めの結果、半導体はキャリアの蓄積状態も反転状態もなく完全空乏化する。
このことは、SOI(Silicon on Insulator)を用いた極薄シリコン電界効果トランジスタの理論計算により報告されている(M. Shoji et al., Journal of Applied Physics, 85, 2722 (2002)参照)。このとき、薄くすることによって、シリコンの禁制帯湾曲幅が0.1eV以下に低減され、単結晶シリコンの禁制帯湾曲幅(最大で約0.6eV)と比較して、充分に小さくなる。
従って、強誘電体の自発分極の電場によってエネルギー禁制帯が大きく湾曲することがなくなり、内部キャリア、特に電気伝導に関与する表面近傍のキャリアの密度を変調することが可能になる。
また、エネルギー禁制帯の湾曲幅が減少することによって、強誘電体に対する反電場を減少させることができる。つまり、半導体を完全空乏化した極薄の構造にすることによって、反電場の影響が小さい強誘電体ゲートFETを形成することができる。
さらにまた、動作電圧を上昇させる因子である、界面層の存在及びエネルギー禁制帯の湾曲幅が小さくなるので、素子の動作電圧を低電圧化することにもつながる。
なお、極薄半導体薄膜に用いる半導体は、変調率が高くなるように、キャリア濃度を制御しておくことが望ましい。
また、エネルギー禁制帯の湾曲幅が減少することによって、強誘電体に対する反電場を減少させることができる。つまり、半導体を完全空乏化した極薄の構造にすることによって、反電場の影響が小さい強誘電体ゲートFETを形成することができる。
さらにまた、動作電圧を上昇させる因子である、界面層の存在及びエネルギー禁制帯の湾曲幅が小さくなるので、素子の動作電圧を低電圧化することにもつながる。
なお、極薄半導体薄膜に用いる半導体は、変調率が高くなるように、キャリア濃度を制御しておくことが望ましい。
本発明に係る強誘電体ゲートFETにおいて、極薄半導体薄膜の厚さは、電子閉じ込め効果が発現する厚さ、言い換えれば、極薄半導体薄膜に使用する半導体材料の完全空乏幅(いわゆるデバイ長)以下とする。
従って、極薄半導体薄膜の厚さは、おおむね数nm〜数十nmの範囲であり、具体的な範囲は使用する半導体材料によって異なる。
このように、極薄半導体薄膜の厚さを、電子閉じ込め効果が発現する厚さ(半導体材料の完全空乏幅以下)とすることにより、電子が閉じ込められて半導体薄膜が完全空乏化し、強誘電体に対する反電場を抑制することができる。
従って、極薄半導体薄膜の厚さは、おおむね数nm〜数十nmの範囲であり、具体的な範囲は使用する半導体材料によって異なる。
このように、極薄半導体薄膜の厚さを、電子閉じ込め効果が発現する厚さ(半導体材料の完全空乏幅以下)とすることにより、電子が閉じ込められて半導体薄膜が完全空乏化し、強誘電体に対する反電場を抑制することができる。
そして、本発明に係る強誘電体ゲートFETにおいては、極薄半導体薄膜により反電場を小さくすることができるため、半導体層(極薄半導体薄膜)上に直接強誘電体層が積層された構成に限定されない。これは、半導体層と強誘電体層との界面に他の層が介在していても、他の層が極薄い場合には、問題になるような大きさの反電場が発生しないからである。
従って、例えば、強誘電体ゲートFETの構造として、安定な常誘電体から成る界面層を用いた強誘電体/界面層/半導体の直列接続構造を採用することも可能となる。これにより、極薄半導体薄膜として、酸化反応が起こりやすい極薄SOI、カーボンナノチューブ、半導体ナノワイヤ等を用いることも可能になる。
従って、例えば、強誘電体ゲートFETの構造として、安定な常誘電体から成る界面層を用いた強誘電体/界面層/半導体の直列接続構造を採用することも可能となる。これにより、極薄半導体薄膜として、酸化反応が起こりやすい極薄SOI、カーボンナノチューブ、半導体ナノワイヤ等を用いることも可能になる。
本発明に係る強誘電体ゲートFETに用いる強誘電体としては、従来公知の強誘電体が使用可能であり、例えば、ペロブスカイト構造並びにその類似構造を有するもの、ビスマス層状構造の酸化物、カルコゲナイト化合物を使用することができる。
ペロブスカイト構造並びにその類似構造を有するものとしては、例えば、PbZrxTi1−xO3、BaTiO3、BaSrxTi1−xO3、BiFeO3等が挙げられる。
ビスマス層状構造の酸化物としては、SrBi2Ta2O9、Bi4Ti3O12、Bi4−xLaxTi3O12等が挙げられる。
カルコゲナイト化合物としては、ZnxCd1−xS、ZnxCd1−xTe等が挙げられる。
ペロブスカイト構造並びにその類似構造を有するものとしては、例えば、PbZrxTi1−xO3、BaTiO3、BaSrxTi1−xO3、BiFeO3等が挙げられる。
ビスマス層状構造の酸化物としては、SrBi2Ta2O9、Bi4Ti3O12、Bi4−xLaxTi3O12等が挙げられる。
カルコゲナイト化合物としては、ZnxCd1−xS、ZnxCd1−xTe等が挙げられる。
また、本発明に係る強誘電体ゲートFETにおいて、極薄半導体薄膜と強誘電体との積層順序は、どちらが下層であっても構わない。
本発明の記憶素子は、上述した本発明に係る強誘電体ゲートFETを用いて、情報を保持する記憶素子を構成する。
強誘電体は、電場を印加すると、抗電場(±Ec)以上の電場で分極反転し、0バイアスに戻しても、自発的に残留分極(±Pr)が存在する(図6参照)。
従って、強誘電体ゲートFETの強誘電体の残留分極(±Pr)を利用して、情報を保持することができる。
具体的には、強誘電体ゲートFETを構成する強誘電体の異なる2つの分極状態を、2値の情報に割り当てる。
強誘電体は、電場を印加すると、抗電場(±Ec)以上の電場で分極反転し、0バイアスに戻しても、自発的に残留分極(±Pr)が存在する(図6参照)。
従って、強誘電体ゲートFETの強誘電体の残留分極(±Pr)を利用して、情報を保持することができる。
具体的には、強誘電体ゲートFETを構成する強誘電体の異なる2つの分極状態を、2値の情報に割り当てる。
そして、強誘電体ゲートFETに、上述の抗電場Ecよりも大きい書き込み電場Ew(EW>EC)を印加することにより、強誘電体の分極状態を変化(分極反転)させて、記憶素子への情報の書き込み(記録)を行うことができる。
また、強誘電体ゲートFETにかかる電場を、強誘電体の分極状態が変化しない程度に小さくして、チャネル抵抗を検出することにより、記録された情報の読み出しを行うことができる。
また、強誘電体ゲートFETにかかる電場を、強誘電体の分極状態が変化しない程度に小さくして、チャネル抵抗を検出することにより、記録された情報の読み出しを行うことができる。
記憶素子へ書き込み(記録)された情報は、強誘電体の分極状態が変化しない限りは保持される。
本発明の記憶素子では、強誘電体ゲートFETの半導体層が電子を閉じ込める厚さに極薄くなっているため、反電界を小さく抑制することができ、強誘電体の分極状態を長時間保持することができる。即ち、記憶素子に記録された情報を長時間保持することができる。
本発明の記憶素子では、強誘電体ゲートFETの半導体層が電子を閉じ込める厚さに極薄くなっているため、反電界を小さく抑制することができ、強誘電体の分極状態を長時間保持することができる。即ち、記憶素子に記録された情報を長時間保持することができる。
本発明の記憶素子によりメモリセルを構成し、メモリセルを多数配置することにより、メモリ(記憶装置)を構成することができる。
そして、本発明の記憶素子では、記録された情報を長時間保持することができるため、本発明の記憶素子を用いることにより、良好な記憶保持特性を有する不揮発性メモリを構成することができる。
なお、メモリセルの配置や配線等は、強誘電体ゲートFETを用いたメモリやその他一般的なメモリにおいて、従来提案されている構成を適用することが可能である。
そして、本発明の記憶素子では、記録された情報を長時間保持することができるため、本発明の記憶素子を用いることにより、良好な記憶保持特性を有する不揮発性メモリを構成することができる。
なお、メモリセルの配置や配線等は、強誘電体ゲートFETを用いたメモリやその他一般的なメモリにおいて、従来提案されている構成を適用することが可能である。
本発明の回路素子は、上述した本発明に係る強誘電体ゲートFETを用いて、回路素子を構成する。
強誘電体ゲートFETの残留分極を利用して、FET(電界効果トランジスタ)のオン状態とオフ状態とをそれぞれ保持することができる。
具体的には、強誘電体ゲートFETを構成する強誘電体の異なる2つの分極状態が、オン状態とオフ状態とに対応する。
そして、強誘電体ゲートFETに、強誘電体の抗電場よりも大きい電場を印加することにより、強誘電体の分極状態を変化(分極反転)させて、トランジスタのオン・オフ状態を切り替えることができる。
なお、回路素子では、記憶素子の情報の読み出し動作に対応する動作は不要である。
回路素子のオン・オフ状態は、強誘電体の分極状態が変化しない限りは保持される。
本発明の回路素子では、強誘電体ゲートFETの半導体層が電子を閉じ込める厚さに極薄くなっているため、反電界を小さく抑制することができ、強誘電体の分極状態を長時間保持することができる。即ち、回路素子のオン・オフ状態を長時間保持することができる。
強誘電体ゲートFETの残留分極を利用して、FET(電界効果トランジスタ)のオン状態とオフ状態とをそれぞれ保持することができる。
具体的には、強誘電体ゲートFETを構成する強誘電体の異なる2つの分極状態が、オン状態とオフ状態とに対応する。
そして、強誘電体ゲートFETに、強誘電体の抗電場よりも大きい電場を印加することにより、強誘電体の分極状態を変化(分極反転)させて、トランジスタのオン・オフ状態を切り替えることができる。
なお、回路素子では、記憶素子の情報の読み出し動作に対応する動作は不要である。
回路素子のオン・オフ状態は、強誘電体の分極状態が変化しない限りは保持される。
本発明の回路素子では、強誘電体ゲートFETの半導体層が電子を閉じ込める厚さに極薄くなっているため、反電界を小さく抑制することができ、強誘電体の分極状態を長時間保持することができる。即ち、回路素子のオン・オフ状態を長時間保持することができる。
本発明の回路素子によれば、DPGAのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
また、半導体薄膜の厚さによる記憶保持特性の違いを利用して、リソグラフィ等で部分的にコントロールすることによって、半導体薄膜の厚さが異なる回路素子を混載させることが可能になる。
このように、半導体薄膜の厚さが異なる回路素子を混載させることにより、新しい揮発−不揮発混合型論理回路を実現することができる。
さらに、強誘電体ゲートFETが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
また、半導体薄膜の厚さによる記憶保持特性の違いを利用して、リソグラフィ等で部分的にコントロールすることによって、半導体薄膜の厚さが異なる回路素子を混載させることが可能になる。
このように、半導体薄膜の厚さが異なる回路素子を混載させることにより、新しい揮発−不揮発混合型論理回路を実現することができる。
さらに、強誘電体ゲートFETが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
また、強誘電体ゲートFETの極薄半導体薄膜に用いる半導体材料を選定することにより、例えば光応答や磁場応答等の性質を利用した、様々な用途への応用が可能であると考えられる。
続いて、本発明の具体的な実施の形態を説明する。
図1は、本発明の一実施の形態として、記憶素子を構成する強誘電体ゲートFETの概略構成図(断面図)を示す。
この強誘電体ゲートFET(電界効果トランジスタ)10は、トランジスタのチャネル部となる半導体層1が、強誘電体層2の下層に配置されており、強誘電体層2の上にゲート電極6が形成され、いわゆるトップゲート構造となっている。
半導体層1の左右には、ソース電極3及びドレイン電極4が接続されている。
半導体層1、ソース電極3及びドレイン電極4は、絶縁性基板5の上に、図示しないがそれぞれ所定の平面パターンで形成されている。
この強誘電体ゲートFET(電界効果トランジスタ)10は、トランジスタのチャネル部となる半導体層1が、強誘電体層2の下層に配置されており、強誘電体層2の上にゲート電極6が形成され、いわゆるトップゲート構造となっている。
半導体層1の左右には、ソース電極3及びドレイン電極4が接続されている。
半導体層1、ソース電極3及びドレイン電極4は、絶縁性基板5の上に、図示しないがそれぞれ所定の平面パターンで形成されている。
ソース電極3及びドレイン電極4の材料としては、従来公知の導電性物質を用いることができる。
このソース電極3及びドレイン電極4の電位を設定することにより、電界効果トランジスタのオン・オフをスイッチングするための、ソース・ドレイン/チャネル領域の接合障壁高さを制御することができる。
このソース電極3及びドレイン電極4の電位を設定することにより、電界効果トランジスタのオン・オフをスイッチングするための、ソース・ドレイン/チャネル領域の接合障壁高さを制御することができる。
強誘電体層2の材料としては、従来公知の強誘電体、例えば、ペロブスカイト構造並びにその類似構造を有する化合物、ビスマス層状構造の酸化物、カルコゲナイト化合物等を用いることができる。
強誘電体層2の厚さは、ゲート絶縁膜として作用するように、300nm以下とする。
強誘電体層2の厚さは、ゲート絶縁膜として作用するように、300nm以下とする。
絶縁性基板5としては、酸化物等の絶縁体から成る基板や、シリコン等の半導体基板上に絶縁層を厚く形成した基板を用いることができる。
本実施の形態では、特に、半導体層1の厚さを、半導体層1に電子閉じ込め効果が発現する極薄い厚さ(半導体層1の材料の完全空乏幅以下;数nm〜数十nm程度)とする。
これにより、前述したように、半導体層1に電子の閉じ込め効果を発現させて、完全空乏化し、半導体層1から強誘電体層2にかかる反電場を小さく抑制することができる。
これにより、前述したように、半導体層1に電子の閉じ込め効果を発現させて、完全空乏化し、半導体層1から強誘電体層2にかかる反電場を小さく抑制することができる。
半導体層1に用いる材料としては、半導体的性質を有するエネルギー禁制帯幅が0〜4eVの単元素(C,Si,Ge等のIV族元素、B,Sb等の半金属系元素)から成る半導体、もしくは酸化物半導体を用いることが好ましい。
図1に示す強誘電体ゲートFET10は、例えば、次のようにして製造することができる。
まず、下地の絶縁性基板5上に、原子層制御又はSOI(Silicon on Insulater)形成技術によって、上述した厚さの半導体層1を形成する。
次に、半導体層1を所定の平面パターンにパターニングする。
その後、半導体層1にそれぞれ接続するように、導電性物質から成るソース電極3及びドレイン電極4を形成する。
次に、半導体層1上に、ソース電極3及びドレイン電極4上にも亘るように、強誘電体層2を形成する。
次に、強誘電体層2上に、導電体物質から成るゲート電極6を形成する。
このようにして、図1に示す強誘電体ゲートFET10を製造することができる。
まず、下地の絶縁性基板5上に、原子層制御又はSOI(Silicon on Insulater)形成技術によって、上述した厚さの半導体層1を形成する。
次に、半導体層1を所定の平面パターンにパターニングする。
その後、半導体層1にそれぞれ接続するように、導電性物質から成るソース電極3及びドレイン電極4を形成する。
次に、半導体層1上に、ソース電極3及びドレイン電極4上にも亘るように、強誘電体層2を形成する。
次に、強誘電体層2上に、導電体物質から成るゲート電極6を形成する。
このようにして、図1に示す強誘電体ゲートFET10を製造することができる。
なお、下地の基板は絶縁性基板5としなくても、強誘電体ゲートFETを構成することが可能であるが、電子を2次元平面に閉じ込めるために、下地を絶縁性基板5とすることが望ましい。
そして、図1に示す強誘電体ゲートFET10を用いて、記憶素子を構成することができる。
記憶素子に情報を書き込む(記録する)際には、強誘電体ゲートFET10のゲート電極6に、正電圧又は負電圧を印加して、強誘電体層2を分極反転させる。即ち、強誘電体ゲートFET10に書き込み電場EW(EW>EC)を印加して、強誘電体層2を分極反転させる。
一方、情報を読み出す際には、ゲート電圧を例えば0Vバイアスとして、ソース電極3とドレイン電極4との間に読み出し電場Er(Er<Ec)を印加し、ソース−ドレイン間電流の変化を検出する。
記憶素子に情報を書き込む(記録する)際には、強誘電体ゲートFET10のゲート電極6に、正電圧又は負電圧を印加して、強誘電体層2を分極反転させる。即ち、強誘電体ゲートFET10に書き込み電場EW(EW>EC)を印加して、強誘電体層2を分極反転させる。
一方、情報を読み出す際には、ゲート電圧を例えば0Vバイアスとして、ソース電極3とドレイン電極4との間に読み出し電場Er(Er<Ec)を印加し、ソース−ドレイン間電流の変化を検出する。
また、図1に示す強誘電体ゲートFET10を用いて、回路素子を構成することができる。
強誘電体ゲートFET10のゲート電極6に、正電圧又は負電圧を印加して、強誘電体層2を分極反転させる、即ち強誘電体ゲートFET10に書き込み電場EW(EW>EC)を印加して、強誘電体層2を分極反転させることにより、強誘電体ゲートFET10のオン・オフ状態を切り替えることができる。
強誘電体ゲートFET10のゲート電極6に、正電圧又は負電圧を印加して、強誘電体層2を分極反転させる、即ち強誘電体ゲートFET10に書き込み電場EW(EW>EC)を印加して、強誘電体層2を分極反転させることにより、強誘電体ゲートFET10のオン・オフ状態を切り替えることができる。
上述の本実施の形態の強誘電体ゲートFET10の構成によれば、半導体層1の厚さを、半導体層1に電子閉じ込め効果が発現する極薄い厚さ(半導体層1の材料の完全空乏幅以下;数nm〜数十nm程度)としたことにより、半導体層1から強誘電体層2にかかる反電場を小さく抑制することができるため、強誘電体層2の分極状態を長時間保持することが可能になる。
そして、本実施の形態の強誘電体ゲートFET10によって記憶素子を構成することにより、強誘電体層2の分極状態を長時間保持することが可能になるため、記憶素子に記録された情報を長時間保持することができる。
これにより、従来の強誘電体ゲートFETによる記憶素子では成し得なかった、長期間の記憶保持が可能となる。
従って、記憶素子を用いてメモリ(記憶装置)を構成することにより、記憶保持特性の良好な不揮発性メモリを実現することができる。
これにより、従来の強誘電体ゲートFETによる記憶素子では成し得なかった、長期間の記憶保持が可能となる。
従って、記憶素子を用いてメモリ(記憶装置)を構成することにより、記憶保持特性の良好な不揮発性メモリを実現することができる。
また、本実施の形態の強誘電体ゲートFET10によって回路素子を構成することにより、強誘電体層2の分極状態を長時間保持することが可能になるため、回路素子のオン・オフ状態を長時間保持することができる。
これにより、回路素子を用いてDPGAのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
さらに、強誘電体ゲートFETが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
これにより、回路素子を用いてDPGAのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
さらに、強誘電体ゲートFETが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
次に、本発明に係る強誘電体ゲートFETの他の実施の形態の概略構成図(断面図)を図2に示す。
本実施の形態の強誘電体ゲートFET(電界効果トランジスタ)20では、トランジスタのチャネル部となる半導体層11が、強誘電体層12の上層に配置されており、いわゆるボトムゲート構造となっている。
半導体層11は、ゲート電極となる電極層15の上に形成されている。
本実施の形態の強誘電体ゲートFET(電界効果トランジスタ)20では、トランジスタのチャネル部となる半導体層11が、強誘電体層12の上層に配置されており、いわゆるボトムゲート構造となっている。
半導体層11は、ゲート電極となる電極層15の上に形成されている。
電極層15としては、基板上に形成した導電体層(金属層等)や、導電性基板を用いることができる。
本実施の形態においても、半導体層11を、半導体層11に電子閉じ込め効果が発現する極薄い厚さ(半導体層11の材料の完全空乏幅以下;数nm〜数十nm程度)とする。
これにより、先の実施の形態と同様に、半導体層11に電子の閉じ込め効果を発現させて、完全空乏化し、半導体層11から強誘電体層12にかかる反電場を小さく抑制することができる。
これにより、先の実施の形態と同様に、半導体層11に電子の閉じ込め効果を発現させて、完全空乏化し、半導体層11から強誘電体層12にかかる反電場を小さく抑制することができる。
図2に示す強誘電体ゲートFET20は、例えば、次のようにして製造することができる。
まず、ゲート電極となる電極層15を形成する。
次に、電極層15の上に、強誘電体層12を形成する。
次に、強誘電体層12上に、上述した厚さの半導体層11を形成する。
次に、半導体層11の上に、ソース電極13及びドレイン電極14を形成する。
このようにして、図2に示す強誘電体ゲートFET20を製造することができる。
まず、ゲート電極となる電極層15を形成する。
次に、電極層15の上に、強誘電体層12を形成する。
次に、強誘電体層12上に、上述した厚さの半導体層11を形成する。
次に、半導体層11の上に、ソース電極13及びドレイン電極14を形成する。
このようにして、図2に示す強誘電体ゲートFET20を製造することができる。
そして、図2に示す強誘電体ゲートFET20を用いて、記憶素子を構成することができる。
記憶素子に情報を書き込む(記録する)際には、強誘電体ゲートFET20のゲート電極となる電極層15に、正電圧又は負電圧を印加して、強誘電体層12を分極反転させる。即ち、強誘電体ゲートFET20に書き込み電場EW(EW>EC)を印加して、強誘電体層12を分極反転させる。
一方、情報を読み出す際には、ゲート電圧を例えば0Vバイアスとして、ソース電極13とドレイン電極14との間に読み出し電場Er(Er<Ec)を印加し、ソース−ドレイン間電流の変化を検出する。
記憶素子に情報を書き込む(記録する)際には、強誘電体ゲートFET20のゲート電極となる電極層15に、正電圧又は負電圧を印加して、強誘電体層12を分極反転させる。即ち、強誘電体ゲートFET20に書き込み電場EW(EW>EC)を印加して、強誘電体層12を分極反転させる。
一方、情報を読み出す際には、ゲート電圧を例えば0Vバイアスとして、ソース電極13とドレイン電極14との間に読み出し電場Er(Er<Ec)を印加し、ソース−ドレイン間電流の変化を検出する。
また、図2に示す強誘電体ゲートFET20を用いて、回路素子を構成することができる。
強誘電体ゲートFET20のゲート電極となる電極層15に、正電圧又は負電圧を印加して、強誘電体層12を分極反転させる、即ち強誘電体ゲートFET20に書き込み電場EW(EW>EC)を印加して、強誘電体層12を分極反転させることにより、強誘電体ゲートFET20のオン・オフ状態を切り替えることができる。
強誘電体ゲートFET20のゲート電極となる電極層15に、正電圧又は負電圧を印加して、強誘電体層12を分極反転させる、即ち強誘電体ゲートFET20に書き込み電場EW(EW>EC)を印加して、強誘電体層12を分極反転させることにより、強誘電体ゲートFET20のオン・オフ状態を切り替えることができる。
上述の本実施の形態の強誘電体ゲートFET20の構成によれば、半導体層11の厚さを、半導体層11に電子閉じ込め効果が発現する極薄い厚さ(半導体層11の材料の完全空乏幅以下;数nm〜数十nm程度)としたことにより、半導体層11から強誘電体層12にかかる反電場を小さく抑制することができるため、強誘電体層12の分極状態を長時間保持することが可能になる。
そして、本実施の形態の強誘電体ゲートFET20によって記憶素子を構成することにより、強誘電体層12の分極状態を長時間保持することが可能になるため、記憶素子に記録された情報を長時間保持することができる。
これにより、従来の強誘電体ゲートFETによる記憶素子では成し得なかった、長期間の記憶保持が可能となる。
従って、記憶素子を用いてメモリ(記憶装置)を構成することにより、記憶保持特性の良好な不揮発性メモリを実現することができる。
これにより、従来の強誘電体ゲートFETによる記憶素子では成し得なかった、長期間の記憶保持が可能となる。
従って、記憶素子を用いてメモリ(記憶装置)を構成することにより、記憶保持特性の良好な不揮発性メモリを実現することができる。
また、本実施の形態の強誘電体ゲートFET20によって回路素子を構成することにより、強誘電体層12の分極状態を長時間保持することが可能になるため、回路素子のオン・オフ状態を長時間保持することができる。
これにより、回路素子を用いてDPGAのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
さらに、強誘電体ゲートFETが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
これにより、回路素子を用いてDPGAのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
さらに、強誘電体ゲートFETが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
図2に示した実施の形態では、半導体層11が強誘電体層12とほぼ同じパターンに形成され、強誘電体層12上のほぼ全面に形成されているが、ボトムゲート構造とした場合には、半導体層の平面パターンは、広範囲に選定することが可能になる。
そのため、半導体層の平面パターンを、強誘電体層の平面パターンよりも小さい任意のパターンに形成することが可能である。
このように、半導体層を小さい平面パターンとした場合を以下に示す。
そのため、半導体層の平面パターンを、強誘電体層の平面パターンよりも小さい任意のパターンに形成することが可能である。
このように、半導体層を小さい平面パターンとした場合を以下に示す。
本発明に係る強誘電体ゲートFETのさらに他の実施の形態として、強誘電体ゲートFETの概略構成図(斜視図)を図3A及び図3Bに示す。
図3Aに示す強誘電体ゲートFET31では、導電性基板21上の強誘電体層22の表面に、ナノチューブもしくはナノワイヤ等のナノ細線形状の半導体層23が形成されている。そして、この半導体層23の両端部に接続して、ソース電極24とドレイン電極25が形成されている。
なお、ソース電極24及びドレイン電極25は、図2と同様に半導体層23の上にのみ形成してもよく、また強誘電体層22上に亘って半導体層23の端部を覆うように形成してもよい。
なお、ソース電極24及びドレイン電極25は、図2と同様に半導体層23の上にのみ形成してもよく、また強誘電体層22上に亘って半導体層23の端部を覆うように形成してもよい。
この図3Aに示す強誘電体ゲートFET31では、ナノ細線形状の半導体層23により、それぞれトランジスタが構成されるため、トランジスタの微細化を図ることができる。
これにより、強誘電体ゲートFETのチャネル内を流れる電流量を低減し、強誘電体ゲートFETから成る、記憶素子や回路素子において、低消費電力化を図ることが可能になる。
これにより、強誘電体ゲートFETのチャネル内を流れる電流量を低減し、強誘電体ゲートFETから成る、記憶素子や回路素子において、低消費電力化を図ることが可能になる。
一方、図3Bに示す強誘電体ゲートFET32では、導電性基板21上の強誘電体層22の表面に、ナノドット状の半導体層26が形成されている。そして、この半導体層26の両端部に接続して、ソース電極27とドレイン電極28が形成されている。
なお、この場合も、ソース電極27及びドレイン電極28は、半導体層26の上にのみ形成してもよく、また強誘電体層22上に亘って半導体層26の端部を覆うように形成してもよい。
なお、この場合も、ソース電極27及びドレイン電極28は、半導体層26の上にのみ形成してもよく、また強誘電体層22上に亘って半導体層26の端部を覆うように形成してもよい。
この図3Bに示す強誘電体ゲートFET32では、個々のナノドット状の半導体層26により、それぞれトランジスタが構成されるため、トランジスタの微細化を図ることができる。
これにより、強誘電体ゲートFETから成る、記憶素子や回路素子を、超高密度で実装することが可能になる。
これにより、強誘電体ゲートFETから成る、記憶素子や回路素子を、超高密度で実装することが可能になる。
次に、本発明に係る強誘電体ゲートFETにより回路素子を構成した実施の形態を、以下に示す。
本発明の回路素子の実施の形態の概略構成図を図4A及び図4Bに示す。図4Aは平面図を示し、図4Bは図4AのA−Aにおける断面図を示している。
本発明の回路素子の実施の形態の概略構成図を図4A及び図4Bに示す。図4Aは平面図を示し、図4Bは図4AのA−Aにおける断面図を示している。
本実施の形態では、図1に示したトップゲート構造の強誘電体ゲートFET10と同様の構造を有する強誘電体ゲートFET41を用いて、回路素子を構成している。
そして、図4Aに示すように、強誘電体ゲートFET41から成る回路素子を配置して回路装置を構成している。
そして、図4Aに示すように、強誘電体ゲートFET41から成る回路素子を配置して回路装置を構成している。
図4Bの断面図に示すように、強誘電体ゲートFET41は、絶縁性基板42上に、半導体層43・ソース電極44・ドレイン電極45が形成され、その上に強誘電体層46が形成され、その上にゲート電極47が形成され、図1に示した強誘電体ゲートFET10と同様のトップゲート構造となっている。
また、強誘電体ゲートFET41は、半導体層43が比較的厚く形成されている第1の強誘電体ゲートFET41Aと、半導体層43が極薄く形成されている第2の強誘電体ゲートFET41Bとがある。第2の強誘電体ゲートFET41Bの半導体層43の厚さは、前述した、電子の閉じ込め効果を生じる厚さとする。
半導体層43が比較的厚く形成されている第1の強誘電体ゲートFET41Aは、一般的なFET(電界効果トランジスタ)と同様に、所定の電圧以上のゲート電圧が印加されているときにオン状態となる。
一方、半導体層43が極薄く形成されている第2の強誘電体ゲートFET41Bは、半導体層43が極薄く形成されているため、記憶保持特性を有し、予め強誘電体層46を分極させておけば、ゲート電圧が印加されていないときでもオン状態として、導通させることが可能になる。
半導体層43が比較的厚く形成されている第1の強誘電体ゲートFET41Aは、一般的なFET(電界効果トランジスタ)と同様に、所定の電圧以上のゲート電圧が印加されているときにオン状態となる。
一方、半導体層43が極薄く形成されている第2の強誘電体ゲートFET41Bは、半導体層43が極薄く形成されているため、記憶保持特性を有し、予め強誘電体層46を分極させておけば、ゲート電圧が印加されていないときでもオン状態として、導通させることが可能になる。
このように、第1の強誘電体ゲートFET41Aと第2の強誘電体ゲートFET41Bを基板42上に形成することにより、揮発性の論理回路と不揮発性の論理回路とを混載した、揮発−不揮発混合型論理回路を構成することができる。
第1の強誘電体ゲートFET41Aと第2の強誘電体ゲートFET41Bとの作り分けは、半導体層43の厚さを変更するだけで可能であるため、これらを混載したことによる工程数の増加は少ない。
例えば、マスクを変更して、半導体層43を堆積する厚さを変えることや、半導体層43を厚く形成してから第2の強誘電体ゲートFET41Bの方だけ薄くする工程を行うことが考えられる。
例えば、マスクを変更して、半導体層43を堆積する厚さを変えることや、半導体層43を厚く形成してから第2の強誘電体ゲートFET41Bの方だけ薄くする工程を行うことが考えられる。
なお、図4A及び図4Bに示した実施の形態は、トップゲート構造の強誘電体ゲートFETを用いて半導体層の厚さの異なる回路素子を形成したが、例えば基板を導電性とすることにより、図2又は図3に示したようなボトムゲート構造の強誘電体ゲートを用いて半導体層の厚さの異なる回路素子を形成することも可能である。
(実施例)
次に、実際に、本発明に係る強誘電体ゲートFETを作製して、特性を調べた。
次に、実際に、本発明に係る強誘電体ゲートFETを作製して、特性を調べた。
半導体層12の材料として、酸化物半導体であるZnOを使用した。
ZnOは、バンドギャップ3.4eVの透明半導体で、AlやGaを添加することにより導電体化(ρ=1×10−4Ωcm)、MgやLi、Mnを添加することにより絶縁体化(ρ=1×1010Ωcm)が可能であり、その導電率の変化は10桁以上である。
ここで、半導体層の完全空乏幅(デバイ長)LDは、下記の数1で示す式に従って計算により求めることができる。
ZnOは、バンドギャップ3.4eVの透明半導体で、AlやGaを添加することにより導電体化(ρ=1×10−4Ωcm)、MgやLi、Mnを添加することにより絶縁体化(ρ=1×1010Ωcm)が可能であり、その導電率の変化は10桁以上である。
ここで、半導体層の完全空乏幅(デバイ長)LDは、下記の数1で示す式に従って計算により求めることができる。
上記数式から計算したところ、ZnOのキャリア濃度は、nno=6×1020cm−3(ZnO:Al)、nno=2×1017cm−3 (ZnO)であった。計算の結果、完全空乏幅LDは、Alを添加したZnO:Alにおいては0.2nm、Alを添加していないZnOにおいては11.1nmであった。
そして、以下のようにして、図2に示したボトムゲート構造の強誘電体ゲートFET20を作製した。
まず、Ptから成る電極層15の上に、分極反転特性に優れたSrBi2Ta2O9から成る強誘電体層12を、スピンコート法により、膜厚100nmで形成した。
続いて、酸素中、700℃で、強誘電体層12の結晶化熱処理を行った。
次に、PLD(パルスレーザー堆積)法を用い、成長温度は室温として、ZnOから成る半導体層11を、その完全空乏幅LD以下となる膜厚10nmで形成した。
次に、半導体層11の上に、Auから成るソース電極及びドレイン電極を形成した。チャネル長に相当する、これら電極の間隔は、50μmとした。
このようにして、図2に示した強誘電体ゲートFET20を作製した。
まず、Ptから成る電極層15の上に、分極反転特性に優れたSrBi2Ta2O9から成る強誘電体層12を、スピンコート法により、膜厚100nmで形成した。
続いて、酸素中、700℃で、強誘電体層12の結晶化熱処理を行った。
次に、PLD(パルスレーザー堆積)法を用い、成長温度は室温として、ZnOから成る半導体層11を、その完全空乏幅LD以下となる膜厚10nmで形成した。
次に、半導体層11の上に、Auから成るソース電極及びドレイン電極を形成した。チャネル長に相当する、これら電極の間隔は、50μmとした。
このようにして、図2に示した強誘電体ゲートFET20を作製した。
ここで、酸素中700℃における結晶化処理後のSrBi2Ta2O9薄膜のX線回折図形を図5に示す。図中*印を付したピークがSrBi2Ta2O9によるものであると考えられる。この結果から、SrBi2Ta2O9の形成が確認できる。
また、SrBi2Ta2O9薄膜の分極反転特性を図6に示す。なお、この分極反転特性は、SrBi2Ta2O9の上下にPtから成る電極層を積層させたサンドイッチ構造で測定したものである。図6より、矩形性が高い分極反転ヒステリシスが確認できる。
また、SrBi2Ta2O9薄膜の分極反転特性を図6に示す。なお、この分極反転特性は、SrBi2Ta2O9の上下にPtから成る電極層を積層させたサンドイッチ構造で測定したものである。図6より、矩形性が高い分極反転ヒステリシスが確認できる。
作製した強誘電体ゲートFET20の伝達特性を、図7に示す。
図7より、強誘電体の分極方向のヒステリシスが観測された。このヒステリシスの幅(メモリウィンドウ)は約1.5Vであり、図6に示した強誘電体の分極反転ヒステリシスの幅とほぼ一致している。このことは、強誘電体の分極反転がドレイン電流Idを変調していることを示唆する。
図7より、強誘電体の分極方向のヒステリシスが観測された。このヒステリシスの幅(メモリウィンドウ)は約1.5Vであり、図6に示した強誘電体の分極反転ヒステリシスの幅とほぼ一致している。このことは、強誘電体の分極反転がドレイン電流Idを変調していることを示唆する。
次に、作製した強誘電体ゲートFET20の記憶保持特性を調べた。
強誘電体ゲートFET20に、分極を形成するためのゲート電圧(分極ゲート電圧)及びドレイン電圧を印加する。
その後、ゲート電圧を保持電圧(保持ゲート電圧)として、ドレイン電流Idの時間経過による変化を測定した。なお、分極ゲート電圧を±2.5V、保持ゲート電圧を0.2V、ドレイン電圧Vdを1.4Vとした。
結果を図8に示す。
強誘電体ゲートFET20に、分極を形成するためのゲート電圧(分極ゲート電圧)及びドレイン電圧を印加する。
その後、ゲート電圧を保持電圧(保持ゲート電圧)として、ドレイン電流Idの時間経過による変化を測定した。なお、分極ゲート電圧を±2.5V、保持ゲート電圧を0.2V、ドレイン電圧Vdを1.4Vとした。
結果を図8に示す。
図8からわかるように、104秒(約3時間)以上の記憶保持が可能であることが観測された。
この結果は、強誘電体の電荷保持能力と、極薄半導体構造に起因した反電場抑制効果とが、記憶保持に寄与していることを示唆するものである。
この結果は、強誘電体の電荷保持能力と、極薄半導体構造に起因した反電場抑制効果とが、記憶保持に寄与していることを示唆するものである。
次に、上述の結果が、ZnOの極薄膜化に起因したものであるかを検証する。
半導体層12のZnOの厚さを、完全空乏幅よりも厚い30nm、50nmとして、同様して強誘電体ゲートFETを作製し、記憶保持特性を調べた。
半導体層12のZnOの厚さを、完全空乏幅よりも厚い30nm、50nmとして、同様して強誘電体ゲートFETを作製し、記憶保持特性を調べた。
このうち、半導体層12のZnOの厚さを30nmとした場合の記憶保持特性の測定結果を、図9に示す。
図9より、厚さ30nmでは、数十秒で記憶が消失していることがわかる。
図9より、厚さ30nmでは、数十秒で記憶が消失していることがわかる。
また、半導体層12のZnOの厚さを50nmとした場合には、分極ゲート電圧の極性を変えてもドレイン電流Idに差がみられず、記憶保持動作が全く確認できなかった。これは、測定開始から数秒以内で記憶が消失していることが原因であると考えられる。
以上の結果より、強誘電体ゲートFETにおける半導体の極薄膜化によって、反電場が抑制され、その結果として記憶保持が長時間化できることは実験的に明らかである。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
1,11,23,26,43 半導体層、2,12,22,46 強誘電体層、3,13,24,27,44 ソース電極、4,14,25,28,45 ドレイン電極、5,42 絶縁性基板、6,47 ゲート電極、10,20,31,32,41 強誘電体ゲートFET、15 電極層、21 導電性基板、41A 第1の強誘電体ゲートFET、41B 第2の強誘電体ゲートFET
Claims (8)
- 極薄い半導体薄膜によりチャネルを構成し、強誘電体によりゲート絶縁膜を構成する、電界効果トランジスタから成り、
前記強誘電体の分極状態により情報を保持する記憶素子であって、
前記電界効果トランジスタに電場が印加されることにより、前記強誘電体の分極状態が変化して情報の記録が行われ、
前記極薄い半導体薄膜の厚さが、電子閉じ込め効果が発現する厚さである
ことを特徴とする記憶素子。 - 前記半導体薄膜の材料として、禁制帯湾曲幅が0〜0.3eVである半導体材料が用いられていることを特徴とする請求項1に記載の記憶素子。
- 前記半導体薄膜が酸化物半導体から成ることを特徴とする請求項1に記載の記憶素子。
- 前記半導体薄膜が、細線パターン又はドット状パターンにパターン形成されていることを特徴とする請求項1に記載の記憶素子。
- 極薄い半導体薄膜によりチャネルを構成し、強誘電体によりゲート絶縁膜を構成する、電界効果トランジスタから成り、
前記電界効果トランジスタに電場が印加されることにより、前記強誘電体の分極状態が変化して、トランジスタのオン・オフ状態が切り替えられ、
前記極薄い半導体薄膜の厚さが、電子閉じ込め効果が発現する厚さである
ことを特徴とする回路素子。 - 前記半導体薄膜の材料として、禁制帯湾曲幅が0〜0.3eVである半導体材料が用いられていることを特徴とする請求項5に記載の回路素子。
- 前記半導体薄膜が酸化物半導体から成ることを特徴とする請求項5に記載の回路素子。
- 前記半導体薄膜が、細線パターン又はドット状パターンにパターン形成されていることを特徴とする請求項5に記載の回路素子。
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