JP2006203109A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 サリサイド膜を含む半導体装置の信頼性を高める。
【解決手段】 半導体装置の製造方法において、サリサイド膜の形成工程（Ｓ３０）に先立ち、シリコン基板上の酸化膜の飛散を防止するために酸化膜を保護する処理を行う（Ｓ１０）。次いで、シリコン基板表面をドライエッチによりクリーニングする処理を行う（Ｓ２０）。その後、サリサイド膜を形成する（Ｓ３０）。
【選択図】 図１
【解決手段】 半導体装置の製造方法において、サリサイド膜の形成工程（Ｓ３０）に先立ち、シリコン基板上の酸化膜の飛散を防止するために酸化膜を保護する処理を行う（Ｓ１０）。次いで、シリコン基板表面をドライエッチによりクリーニングする処理を行う（Ｓ２０）。その後、サリサイド膜を形成する（Ｓ３０）。
【選択図】 図１
Description
本発明は、半導体装置およびその製造方法に関し、とくにサリサイド膜を含む半導体装置およびその製造方法に関する。
近年、半導体装置において、ポリシリコン配線および拡散層の低抵抗化を図るために、表面にサリサイドメタル層を形成する技術が知られている。サリサイドメタル層を形成する場合、その前に希ＨＦ等によりクリーニングを行い、半導体基板表面やゲート電極表面に形成された自然酸化膜や異物を除去するという工程が用いられる。しかし、半導体基板中に、シリコン酸化膜により構成された埋込の素子分離領域が形成されていると、希ＨＦにより、シリコン酸化膜が溶け出し、素子分離領域の角部が溶け出してしまい、素子分離領域表面に水ガラスが析出するという課題があった。
特許文献１には、半導体基板に形成された埋込絶縁膜の表面側を希ＨＦに対して耐性を有する材料の保護膜で覆い、この半導体装置に対して希ＨＦによるクリーニング処理を行う技術が開示されている。このクリーニング処理の際には、埋込絶縁膜は保護膜で覆われているので、希ＨＦにより埋込絶縁膜が溶解する恐れを回避することができるとされている。この後、サリサイドメタル層が形成される。
特開２００４−５５７９１号公報
しかし、従来のように、クリーニング処理時に希ＨＦ等によりウェットエッチングを行うためには、半導体基板を成膜装置から出して、ウェット処理装置に移動させる必要がある。そのため、搬送時に半導体基板に自然酸化膜が形成されることがあり、充分なクリーニングを行うことが困難であった。
本発明によれば、シリコン基板に、素子分離領域を形成するための凹部を形成する工程と、前記凹部の側壁に形成されたシリコン窒化膜を含む絶縁膜で前記凹部を埋め込み、素子分離領域を形成する工程と、前記シリコン基板上に、前記素子分離領域で分離された半導体素子を形成する工程と、前記シリコン基板全面にドライエッチを施す工程と、前記ドライエッチを施す工程の後に、前記シリコン基板にサリサイド膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
また、本発明によれば、シリコン基板と、前記シリコン基板に形成された凹部の側壁に形成されたシリコン窒化膜を含む絶縁膜で埋め込まれた素子分離領域と、前記シリコン基板上の前記素子分離領域で分離された領域に形成され、側壁にサイドウォールを含むゲート電極を含む半導体素子と、前記シリコン基板上に形成されたサリサイド膜と、を含み、前記絶縁膜上部は略平坦に形成されたことを特徴とする半導体装置が提供される。
素子分離領域がシリコン酸化膜で構成されている場合、ドライエッチによりクリーニング処理を行うと、処理中にシリコン酸化膜が飛散してシリコン基板に酸化物が付着する等の不都合が生じることがある。本発明の半導体装置の製造方法によれば、少なくとも素子分離領域の側壁にシリコン窒化膜が形成されているので、酸化物の飛散を低減することができ、シリコン基板表面への酸化物の付着を防ぐことができる。このため、クリーニング処理時に希ＨＦ等によりウェットエッチングを行うことなく、ドライエッチのみで充分なクリーニングを行うことができる。このようにすれば、クリーニング処理時に半導体基板を成膜装置から取り出すことなく自然酸化膜や異物を除去することができるので、クリーニング後の自然酸化膜の再生等を防ぐことができ、信頼性の高い半導体装置を製造することができる。
ここで、ドライエッチは、窒素ガスやアルゴンガス等の不活性ガスを用いたＲＦプラズマ処理とすることができる。また、ガスとしては、水素ガス等の還元ガスを用いることもできる。
特許文献１には、埋込絶縁膜（素子分離領域）の表面側を覆う保護膜としてシリコン窒化膜を用いる例が記載されている。埋込絶縁膜の表面側をシリコン窒化膜で覆うことによっても、ドライエッチ時に酸化物の飛散を低減することができ、シリコン基板表面への酸化物の付着を防ぐことが期待される。しかし、このような保護膜は、フォトレジストを用いたリソグラフィ技術により形成する必要があり、その結果、半導体装置の製造工程数が多くなってしまう。また、シリコン基板に形成された埋込絶縁膜全面を保護膜で覆う必要があるため、目合わせ時の目ずれを考慮して、埋込絶縁膜の表面積に対して保護膜を大きめに形成する必要があり、半導体装置の面積が増大するという課題も生じる。
本発明によれば、簡易な製造工程で、ドライエッチ時のシリコン酸化膜の飛散を抑制して、ドライエッチのみで充分なクリーニングを行うことができる。
サリサイド膜としては、Ｃｏ、Ｎｉ、Ｔｉ、Ｆｅ、Ｐｄ、Ｐｔ等、シリサイド化することが知られている種々の金属のシリサイド化合物を用いることができる。本発明は、これらの中でも、ニッケルシリサイド（ＮｉＳｉ）のようなモノシリサイドを形成する際にとくに有用である。以下、その理由を説明する。
サリサイド膜としてＮｉＳｉを形成する場合、シリコン基板表面に酸化物が蓄積していると、ダイシリサイドが生じやすくなってしまう。サリサイド化の前工程のドライエッチ時に表面にシリコン酸化膜が露出していると、シリコン基板表面にシリコン酸化膜が飛散してしまい、ダイシリサイドが形成されやすくなってしまう。ダイシリサイドは、拡散層リークの原因となる。そのため、ＮｉＳｉのようなモノシリサイドを生成するためには、他のシリサイド膜を形成する場合よりも酸化膜の除去をより念入りに行う必要がある。上述したように、本発明によれば、素子分離領域の側壁にシリコン窒化膜が形成されているので、酸化物の飛散を低減することができ、シリコン基板表面への酸化物の付着を防ぐことができる。これにより、モノシリサイドの形成を優先的に行わせることができる。
さらに、本発明者らの検討により、素子分離領域の側壁にシリコン窒化膜のライナーを形成することにより、素子分離領域をシリコン酸化膜のみで構成した場合に比べて、シリコン基板上層に形成された膜から見たシリコン基板の引っ張り応力が高くなることが明らかとなった。これによっても、モノシリサイドが形成されやすくなる。
一方、特許文献１に記載されたように、素子分離領域をシリコン酸化膜で構成し、その表面をシリコン窒化膜で覆うと、シリコン窒化膜で覆わない場合に比べて、シリコン基板上層に形成された膜から見たシリコン基板の引っ張り応力が低くなることが明らかとなった。これにより、ダイシリサイドが形成されやすくなる。そのため、この観点からも、ＮｉＳｉのようなモノシリサイドを生成するためには、素子分離領域の側壁にシリコン窒化膜のライナーを形成することが好ましい。
本発明によれば、サリサイド膜を含む半導体装置の信頼性を高めることができる。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本発明の実施の形態における半導体装置の製造手順を示すフローチャートである。本実施の形態において、サリサイド膜の形成工程（Ｓ３０）に先立ち、シリコン基板上の酸化膜の飛散を防止するために酸化膜を保護する処理を行う（Ｓ１０）。次いで、シリコン基板表面をドライエッチによりクリーニングする処理を行う（Ｓ２０）。その後、サリサイド膜を形成する（Ｓ３０）。
（第一の実施の形態）
図２から図４は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、シリコン基板１０２に素子分離領域を形成するための凹部１０４を形成する。凹部１０４のサイズは、とくに制限されないが、たとえば約１３０ｎｍ幅とすることができる。次いで、凹部１０４の側壁を覆うようにシリコン基板１０２全面にＣＶＤ（chemical vapor deposition）法によりシリコン窒化膜１０６を形成する（図２（ａ））。シリコン窒化膜１０６の膜厚はとくに制限されないが、たとえば、５ｎｍ〜２０ｎｍとすることができる。つづいて、凹部１０４を埋め込むようにシリコン基板１０２の全面にＣＶＤ法によりシリコン酸化膜１０８を形成する（図２（ｂ））。
図２から図４は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、シリコン基板１０２に素子分離領域を形成するための凹部１０４を形成する。凹部１０４のサイズは、とくに制限されないが、たとえば約１３０ｎｍ幅とすることができる。次いで、凹部１０４の側壁を覆うようにシリコン基板１０２全面にＣＶＤ（chemical vapor deposition）法によりシリコン窒化膜１０６を形成する（図２（ａ））。シリコン窒化膜１０６の膜厚はとくに制限されないが、たとえば、５ｎｍ〜２０ｎｍとすることができる。つづいて、凹部１０４を埋め込むようにシリコン基板１０２の全面にＣＶＤ法によりシリコン酸化膜１０８を形成する（図２（ｂ））。
この後、ＣＭＰ（chemical mechanical polish）により、凹部１０４の外部に露出したシリコン酸化膜１０８およびシリコン窒化膜１０６を除去する（図２（ｃ））。これにより、素子分離領域１１０が形成される。
次いで、以下のようにして、シリコン基板１０２上の素子分離領域１１０で分離された領域にゲート絶縁膜１１１およびゲート電極１１２を形成する（図３（ａ））。まず、シリコン基板１０２表面に熱処理によりシリコン酸化膜を形成する。次いで、そのシリコン酸化膜上にＣＶＤ法によりポリシリコン膜を形成する。つづいて、既知のリソグラフィ技術により、ポリシリコン膜およびシリコン酸化膜を順次ゲート電極の形状にパターニングする。これにより、シリコン酸化膜により構成されたゲート絶縁膜１１１、およびポリシリコン膜により構成されたゲート電極１１２が形成される。
つづいて、シリコン基板１０２全面にシリコン酸化膜をＣＶＤ法により形成する。次いで、シリコン酸化膜をエッチバックしてゲート絶縁膜１１１およびゲート電極１１２の側壁にシリコン酸化膜１１４により構成された第一のサイドウォールを形成する（図３（ｂ））。
その後、シリコン基板１０２全面にシリコン窒化膜をＣＶＤ法により形成する。次いで、シリコン窒化膜をエッチバックして、シリコン窒化膜１１６により構成され、第一のサイドウォールを覆う第二のサイドウォールを形成する。第一のサイドウォールおよび第二のサイドウォールによりサイドウォール１１８が形成される。次いで、ゲート絶縁膜１１１、ゲート電極１１２、およびサイドウォール１１８をマスクとして、イオン注入を行い、第一の拡散層１２０および第二の拡散層１２２を形成する（図３（ｃ））。第一の拡散層１２０および第二の拡散層１２２は、ＭＯＳトランジスタのソースまたはドレインとなる。
なお、サイドウォール１１８を形成する前にゲート絶縁膜１１１およびゲート電極１１２をマスクとして比較的低濃度のイオン注入を行い、上述したように、サイドウォール１１８形成後に比較的高濃度のイオン注入を行うことにより、ＬＤＤ（lightly doped drain）構造のＭＯＳトランジスタを形成することもできる。以上説明したＭＯＳトランジスタの製造工程は一例を示したものであり、ＭＯＳトランジスタは、他の種々の構成および工程で製造することができる。
つづいて、シリコン基板１０２全面にドライエッチ処理を施し、シリコン基板１０２表面に形成された自然酸化膜や異物を除去する（図４（ａ））。ここで、ドライエッチは、窒素ガスやアルゴンガス等の不活性ガスを用いたＲＦプラズマ処理とすることができる。ＲＦプラズマ処理は、たとえば、真空度１×１０Ｅ−６ｔｏｒｒ〜１×１０Ｅ−８ｔｏｒｒ、Ａｒガス流量＝５−４０ｓｃｃｍ、ＲＦ２００−８００Ｗ／ＨＦ５０−２００Ｗ、プロセス時間１〜６０秒の条件で行うことができる。また、ガスとしては、水素ガス等の還元ガスを用いることもできる。この処理は、以上の処理と同じ成膜装置内で行うことができる。これにより、クリーニング処理時にシリコン基板１０２を成膜装置から取り出すことなく自然酸化膜や異物を除去することができるので、クリーニング後の自然酸化膜の再生等を防ぐことができ、信頼性の高い半導体装置を製造することができる。本実施の形態において、クリーニング処理をウェットエッチングではなくドライエッチングで行うため、シリコン酸化膜１０８上部が略平坦に維持される。また、シリコン酸化膜１０８上部は、シリコン基板１０２表面と略同水準に維持される。
その後、シリコン基板１０２全面に金属膜を形成する。本実施の形態において、金属膜は、ニッケルにより構成される。次いで、熱処理により、金属膜と、当該金属膜に接したシリコンとを反応させ、サリサイド膜を形成する。つづいて、未反応の金属膜を除去することにより、ゲート電極１１２上にサリサイドメタル層１２４が、第一の拡散層１２０および第二の拡散層１２２上にそれぞれサリサイドメタル層１２６が形成される。ここで、サリサイドメタル層１２４およびサリサイドメタル層１２６は、ニッケルシリサイド（ＮｉＳｉ）である。これにより、本実施の形態における半導体装置１００が形成される（図４（ｂ））。ここで、図示していないが、この後、シリコン基板１０２全面にＭＯＳトランジスタを埋め込むとともに、素子分離領域１１０のシリコン酸化膜１０８と接する層間絶縁膜を形成する。
以上のように、本実施の形態における半導体装置の製造方法によれば、サリサイド膜形成前に充分なクリーニングを行うことができ、信頼性の高い半導体装置を製造することができる。
（第二の実施の形態）
図５および図６は、本実施の形態における半導体装置１００の製造手順の一部を示す工程断面図である。
まず、第一の実施の形態において図２から図３（ｂ）を参照して説明したのと同様の手順で、シリコン基板１０２に素子分離領域１１０を形成し、素子分離領域１１０で分離された領域にゲート絶縁膜１１１、ゲート電極１１２、および第一のサイドウォール（シリコン酸化膜１１４）を形成する。次いで、シリコン基板１０２全面にシリコン窒化膜１１６をＣＶＤ法により形成する（図５（ａ））。
図５および図６は、本実施の形態における半導体装置１００の製造手順の一部を示す工程断面図である。
まず、第一の実施の形態において図２から図３（ｂ）を参照して説明したのと同様の手順で、シリコン基板１０２に素子分離領域１１０を形成し、素子分離領域１１０で分離された領域にゲート絶縁膜１１１、ゲート電極１１２、および第一のサイドウォール（シリコン酸化膜１１４）を形成する。次いで、シリコン基板１０２全面にシリコン窒化膜１１６をＣＶＤ法により形成する（図５（ａ））。
つづいて、シリコン窒化膜１１６上にレジスト層１３０を選択的に形成する。その後、素子分離領域１１０が形成された領域上のみをマスクするようにレジスト層１３０をパターニングする（図５（ｂ））。
その後、レジスト層１３０をマスクとして、シリコン窒化膜１１６をエッチングする（図５（ｃ））。つづいて、第一の実施の形態で説明したのと同様に、シリコン基板１０２全面に金属膜を形成し、パターニングすることにより、ゲート電極１１２上にサリサイドメタル層１２４が、第一の拡散層１２０および第二の拡散層１２２上にそれぞれサリサイドメタル層１２６が形成される（図６）。これにより、素子分離領域１１０上部にキャップ層１３２が選択的に形成された半導体装置１００を得ることができる。
本実施の形態においては、素子分離領域１１０が、凹部１０４（図５では不図示）の側壁に形成されたシリコン窒化膜１０６を含むので、レジスト層１３０をマスクとして素子分離領域１１０上にキャップ層１３２を形成する際に、シリコン窒化膜１０６の厚さの分だけ目合わせのマージンを稼ぐことができ、キャップ層１３２の大きさを実質的に素子分離領域１１０の表面積と同等とすることができる。
また、上述したように、素子分離領域１１０の側壁にシリコン窒化膜１０６を設けることにより、シリコン基板１０２上に形成された膜から見たシリコン基板１０２の引っ張り応力が高くなり、モノシリサイドが形成されやすくなる。そのため、素子分離領域１１０の表面にキャップ層１３２を形成しても、シリコン基板１０２の引っ張り応力をある程度高く保つことができ、ダイシリサイドの形成を低減できることが期待できる。
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
図７は、以上の実施の形態で説明した半導体装置１００のサイドウォール１１８の他の例を示す図である。
図７（ａ）に示すように、サイドウォール１１８は、シリコン窒化膜１１６により構成され、ゲート絶縁膜１１１とシリコン窒化膜１１６との間にシリコン酸化膜１１４の薄膜が形成された構成とすることもできる。このように、ゲート絶縁膜１１１とシリコン窒化膜１１６との間にシリコン酸化膜１１４を設け、ゲート絶縁膜１１１とシリコン窒化膜１１６とが接しない状態にすることで、トランジスタの信頼性を高く保つことができる。
また、図７（ｂ）に示すように、サイドウォール１１８は、第一のシリコン酸化膜１１４ａと、シリコン窒化膜１１６と、第二のシリコン酸化膜１１４ｂとにより構成することもできる。このように、サイドウォール１１８表面に第二のシリコン酸化膜１１４ｂが形成されていても、シリコン基板１０２近傍のシリコン酸化膜の存在量を減らすことにより、ドライエッチ時に酸化物が飛散するのを防ぐことができ、クリーニングを良好に行うことができる。
以上のように、サイドウォール１１８は、種々の構成とすることができる。
１００ 半導体装置
１０２ シリコン基板
１０４ 凹部
１０６ シリコン窒化膜
１０８ シリコン酸化膜
１１０ 素子分離領域
１１１ ゲート絶縁膜
１１２ ゲート電極
１１４ シリコン酸化膜
１１４ａ 第一のシリコン酸化膜
１１４ｂ 第二のシリコン酸化膜
１１６ シリコン窒化膜
１１８ サイドウォール
１２０ 第一の拡散層
１２２ 第二の拡散層
１２４ サリサイドメタル層
１２６ サリサイドメタル層
１３０ レジスト層
１３２ キャップ層
１０２ シリコン基板
１０４ 凹部
１０６ シリコン窒化膜
１０８ シリコン酸化膜
１１０ 素子分離領域
１１１ ゲート絶縁膜
１１２ ゲート電極
１１４ シリコン酸化膜
１１４ａ 第一のシリコン酸化膜
１１４ｂ 第二のシリコン酸化膜
１１６ シリコン窒化膜
１１８ サイドウォール
１２０ 第一の拡散層
１２２ 第二の拡散層
１２４ サリサイドメタル層
１２６ サリサイドメタル層
１３０ レジスト層
１３２ キャップ層
Claims (11)
- シリコン基板に、素子分離領域を形成するための凹部を形成する工程と、
前記凹部の側壁に形成されたシリコン窒化膜を含む絶縁膜で前記凹部を埋め込み、素子分離領域を形成する工程と、
前記シリコン基板上の前記素子分離領域で分離された領域に、側壁にサイドウォールを有するゲート電極を含む半導体素子を形成する工程と、
前記シリコン基板全面にドライエッチを施す工程と、
前記ドライエッチを施す工程の後に、前記シリコン基板にサリサイド膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記半導体素子を形成する工程は、
ゲート電極を形成する工程と、
前記ゲート電極の側壁に、少なくとも表面の一部にシリコン窒化膜を含むサイドウォールを形成する工程と、を含み、
前記サリサイド膜を形成する工程において、前記ゲート電極上にサリサイド膜を形成することを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程は、
前記シリコン基板全面に、前記凹部の側壁を覆うようにシリコン窒化膜を形成する工程と、
前記シリコン基板全面に、前記凹部を埋め込むようにシリコン酸化膜を形成する工程と、
前記凹部外部に露出した前記シリコン窒化膜および前記シリコン酸化膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記ドライエッチを施す工程の前に、前記素子分離領域の表面に、当該素子分離領域を覆うシリコン窒化膜を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。 - 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
前記サリサイド膜は、ニッケルシリサイドにより構成されたことを特徴とする半導体装置の製造方法。 - シリコン基板と、
前記シリコン基板に形成された凹部の側壁に形成されたシリコン窒化膜を含む絶縁膜で埋め込まれた素子分離領域と、
前記シリコン基板上の前記素子分離領域で分離された領域に形成され、側壁にサイドウォールを含むゲート電極を含む半導体素子と、
前記シリコン基板上に形成されたサリサイド膜と、
を含み、
前記絶縁膜上部は略平坦に形成されたことを特徴とする半導体装置。 - 請求項６に記載の半導体装置において、
前記半導体素子は、ゲート電極と、前記ゲート電極の側壁に形成されるとともに少なくとも表面の一部にシリコン窒化膜を含むサイドウォールと、前記ゲート電極上に形成されたサリサイド膜と、を含むことを特徴とする半導体装置。 - 請求項６または７に記載の半導体装置において、
前記素子形成領域は、前記凹部の側壁に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成され、前記凹部を埋め込むシリコン酸化膜と、により構成されたことを特徴とする半導体装置。 - 請求項６乃至８いずれかに記載の半導体装置において、
前記素子分離領域表面に、当該素子分離領域を覆うように形成された前記シリコン窒化膜をさらに含むことを特徴とする半導体装置。 - 請求項６乃至９いずれかに記載の半導体装置において、
前記サリサイド膜は、ニッケルシリサイドにより構成されたことを特徴とする半導体装置。 - 請求項６乃至１０いずれかに記載の半導体装置において、
前記サリサイド膜は、前記シリコン基板のドライエッチを施した面に形成されたことを特徴とする半導体装置。
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