JP2006202172A - Bus timing control circuit - Google Patents
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Abstract
Description
本発明は、CPUがバスを介してメモリを含む周辺装置にアクセスする際のバスタイミング制御回路に関する。 The present invention relates to a bus timing control circuit when a CPU accesses a peripheral device including a memory via a bus.
従来、CPUがバスを介して周辺装置にアクセスする場合、周辺装置への各種バスタイミングに関する設定値をソフトウェアによりプログラムする必要があった。 Conventionally, when a CPU accesses a peripheral device via a bus, setting values related to various bus timings to the peripheral device have to be programmed by software.
更に近年、半導体プロセスの微細化に伴い、CPUを含む半導体装置の動作クロック周波数は高くなる傾向にある一方で、消費電力は低減する必要がある。そのため、動作クロック周波数をシステムの動作モードに合わせて変更するシステムが多く存在する。必要とされる周辺装置の処理能力に応じて、動作クロック周波数を複数用いるものである。もし、このようなシステムにおいてシステムの動作クロック周波数や周辺装置のアクセスタイミングを変更した場合、各種バスタイミングに関する設定値をソフトウェアにて再プログラムしなければならない。 In recent years, with the miniaturization of semiconductor processes, the operating clock frequency of a semiconductor device including a CPU tends to increase, while the power consumption needs to be reduced. Therefore, there are many systems that change the operating clock frequency according to the operating mode of the system. A plurality of operation clock frequencies are used in accordance with the required processing capability of the peripheral device. If the system operating clock frequency or the peripheral device access timing is changed in such a system, the setting values for various bus timings must be reprogrammed by software.
更に、動作クロック周波数を切り替える際に、各種バスタイミングに関する設定値を設定するタイミングと動作クロック周波数を切り替えるタイミングもソフトウェアにて考慮しなければならない。 Furthermore, when switching the operation clock frequency, the timing for setting the setting values for various bus timings and the timing for switching the operation clock frequency must be taken into consideration by software.
このような問題の解決手段として、特にメモリを使用したコンピュータシステムにおけるメモリアクセス時のウエイト制御に関し、ウエイト数のパラメータを管理しているソフトウェアを変更する手間を省略する技術を開示しているものもある(例えば、特許文献1参照)。 As a means for solving such a problem, there is a technique that discloses a technique for omitting the trouble of changing the software that manages the parameter of the number of weights, particularly regarding weight control at the time of memory access in a computer system using a memory. Yes (see, for example, Patent Document 1).
上記技術では、アクセス対象であるメモリからのリードデータと期待値とを比較し、この比較結果に基づいてウエイト数を決定している。
しかしながら、前記従来技術を用いた場合は、動作クロック周波数をシステムの動作モードに合わせて、複数使い分けるようなシステムにおいては、動作クロック周波数が変更されるたびに適切なウエイト設定を行うための冗長なアクセスが生じてしまう。 However, when the conventional technology is used, in a system in which a plurality of operation clock frequencies are used in accordance with the operation mode of the system, a redundant configuration for appropriately setting the weight every time the operation clock frequency is changed is used. Access will occur.
しかも、設定を行うべき周辺装置が多数ある場合には、それらすべてに対して、動作クロック周波数切り替え時に、適切なウエイト数決定のための冗長なアクセスが生じてしまう。 In addition, when there are a large number of peripheral devices to be set, redundant access for determining an appropriate number of waits occurs for all of them when switching the operation clock frequency.
そこで、本発明は、上記問題点に鑑みてなされたものであって、CPUがバスを介して周辺装置にアクセスする際に要する、各種バスタイミングの設定値をソフトウェアにて管理する手間を削減するバスタイミング制御回路を提供することを目的とする。 Therefore, the present invention has been made in view of the above-described problems, and reduces the effort of managing various bus timing setting values by software required when the CPU accesses a peripheral device via the bus. An object is to provide a bus timing control circuit.
前記従来技術の課題を解決するために、本発明に係るバスタイミング制御回路は、以下の特徴を備えている。 In order to solve the problems of the prior art, a bus timing control circuit according to the present invention has the following features.
本発明に係るバスタイミング制御回路は、CPUがバスを介して周辺装置にアクセスするためのバスタイミング制御回路であって、前記CPUが前記バスを介して前記周辺装置にアクセスする際の一群のバスタイミング設定値を記憶する複数個のバスタイミング設定値テーブルと、前記一群のバスタイミング設定値を記憶している前記複数個のバスタイミング設定値テーブルから動作クロック周波数に応じて、最適な一群のバスタイミング設定値を選択、記憶するバスタイミング設定レジスタ群と、を備えたことを特徴とする。 A bus timing control circuit according to the present invention is a bus timing control circuit for a CPU to access a peripheral device via a bus, and the group of buses when the CPU accesses the peripheral device via the bus A plurality of bus timing setting value tables for storing timing setting values, and an optimal group of buses according to the operating clock frequency from the plurality of bus timing setting value tables for storing the group of bus timing setting values. And a bus timing setting register group for selecting and storing timing setting values.
また、本発明に係るバスタイミング制御回路において、前記バスタイミング設定値テーブルは、レジスタにより構成し、アクセスする前記周辺装置ごとに、要求されるシステムの動作クロック周波数の系統別に存在し、一括して前記一群のバスタイミング設定値が読み出されることを特徴とする。 Further, in the bus timing control circuit according to the present invention, the bus timing set value table is configured by a register, and exists for each of the peripheral devices to be accessed for each system clock frequency system required. The group of bus timing setting values is read out.
また、本発明に係るバスタイミング制御回路において、前記バスタイミング設定値テーブルは、ROMにより構成されることを特徴とする。 In the bus timing control circuit according to the present invention, the bus timing set value table is constituted by a ROM.
また、本発明に係るバスタイミング制御回路において、前記バスタイミング設定値テーブルは、前記周辺装置に応じて、レジスタおよびROMの組み合わせにより構成し、アクセスする前記周辺装置ごとに、要求されるシステムの動作クロック周波数の系統別に存在し、一括して前記一群のバスタイミング設定値が読み出されることを特徴とする。 Further, in the bus timing control circuit according to the present invention, the bus timing set value table is configured by a combination of a register and a ROM according to the peripheral device, and a required system operation is performed for each peripheral device to be accessed. The bus frequency setting values exist for each clock frequency system, and the group of bus timing setting values are read out collectively.
また、本発明に係るバスタイミング制御回路において、前記バスタイミング設定値テーブルに前記バスタイミング設定値を読み込んだ後に、該バスタイミング設定値を変更する場合、ソフトウェアにて変更することを特徴とする。 In the bus timing control circuit according to the present invention, when the bus timing setting value is changed after reading the bus timing setting value into the bus timing setting value table, the bus timing setting value is changed by software.
ここで、CPUがバスを介してアクセスする周辺装置とは、CPUが集積された半導体装置内部の回路またはメモリであっても、前記半導体装置外部のLSIまたはメモリであっても構わない。 Here, the peripheral device accessed by the CPU via the bus may be a circuit or memory inside the semiconductor device in which the CPU is integrated, or an LSI or memory outside the semiconductor device.
また、バスタイミング設定値とはCPUがバスを介してアクセスする際に必要となる信号のタイミングを規定する値である。その一例として、リードアクセス時のウエイト数、ライトアクセス時のウエイト数、チップセレクト信号が有効になるタイミング、チップセレクト信号が無効になるタイミング、リードイネーブル信号が有効になるタイミング、リードイネーブル信号が無効になるタイミング、ライトイネーブル信号が有効になるタイミング、ライトイネーブル信号が無効になるタイミング、有効なライトデータが出力されるタイミング、ライトデータが無効になるタイミング、アドレス信号が有効になるタイミング、アドレス信号が無効になるタイミングが挙げられる。 The bus timing set value is a value that defines the timing of signals required when the CPU accesses via the bus. As an example, the number of waits during read access, the number of waits during write access, the timing when the chip select signal becomes valid, the timing when the chip select signal becomes invalid, the timing when the read enable signal becomes valid, and the read enable signal become invalid , Timing when the write enable signal becomes valid, timing when the write enable signal becomes invalid, timing when valid write data is output, timing when the write data becomes invalid, timing when the address signal becomes valid, address signal The timing when becomes invalid.
上記構成によれば、CPUが集積された半導体装置の動作クロック周波数が切り替わった際に、決定された動作クロック周波数に対応するバスタイミング設定値がソフトウェアを介することなく、一括してバスタイミング設定値テーブルから読み出されることにより決定される。そのようにして設定されたバスタイミング設定値に基づき、CPUは各周辺装置に最適なバスタイミングのアクセスを行うことが可能である。 According to the above configuration, when the operation clock frequency of the semiconductor device in which the CPU is integrated is switched, the bus timing setting value corresponding to the determined operation clock frequency does not pass through the software, and the bus timing setting value is batched. It is determined by reading from the table. Based on the bus timing setting value set in this way, the CPU can access each peripheral device at the optimum bus timing.
以上説明したように、本発明のバスタイミング制御回路によれば、CPUがバスを介して周辺装置にアクセスする際に必要なバスタイミング設定値を、システムの動作クロック周波数別に対応する最適なバスタイミング設定値テーブルとして保持しておくことにより、動作クロック周波数切り替え時におけるソフトウェアによるバスタイミング設定値変更の手間を削減することができる。 As described above, according to the bus timing control circuit of the present invention, the optimal bus timing corresponding to the system operating clock frequency is set to the bus timing setting value required when the CPU accesses the peripheral device via the bus. By holding the setting value table, it is possible to reduce the trouble of changing the bus timing setting value by software when switching the operation clock frequency.
また、動作クロック周波数の系統数、周辺装置数およびバスタイミング設定値の変更項目が多ければ多いほど、ソフトウェアの手間の削減効果は大きくなる。 In addition, the more the number of items to be changed in the number of operating clock frequency systems, the number of peripheral devices, and the bus timing set value, the greater the effect of reducing software effort.
以下、本発明に係わるバスタイミング制御回路の実施形態について、添付した図面に基づき詳細に説明する。 DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments of a bus timing control circuit according to the present invention will be described in detail with reference to the accompanying drawings.
図1は、本発明に係るバスタイミング制御回路、CPUおよび周辺装置等を含むシステム構成の一例を示すシステムブロック図である。 FIG. 1 is a system block diagram showing an example of a system configuration including a bus timing control circuit, a CPU, and peripheral devices according to the present invention.
上記システムは、CPU9、バスタイミング制御回路7、クロック制御回路11、ROM1、RAM2、IP(内部周辺LSI)3を内蔵した半導体装置15と該半導体装置15の外部にあり前記CPU9がバス16を介してアクセスするFLASHメモリ4、SRAM5、周辺LSI6から構成される。
The system includes a CPU 9, a bus
クロック制御回路11は、PLL回路を備えており、前記半導体装置15の外部に存在する水晶発振子又は外部クロック発生器(図示していない)からクロック信号の供給を受けて、PLLにより該クロック信号に同期したシステムに必要な動作クロック信号10を生成する。
The
さらに、生成された動作クロック信号10からシステムに必要な動作クロック信号10を選択し、供給すると共に、選択された動作クロック信号10に対応するバスタイミング設定値選択信号13をバスタイミング制御回路7に伝える機能を備える。
Further, an
本実施形態に係るバスタイミング制御回路7は、バスタイミング設定値テーブル14、バスタイミング設定レジスタ群12およびバスインタフェース8から構成される。
The bus
図2は、バスタイミング制御回路7におけるバスタイミング設定値テーブル14とバスタイミング設定レジスタ群12とを含む詳細構成図である。
FIG. 2 is a detailed configuration diagram including a bus timing setting value table 14 and a bus timing
ここでは、動作クロック周波数を3系統としている。23はバスタイミング設定値テーブル1であり、動作クロック周波数1でシステムが動作するときのバスタイミング制御に関する各種設定値が格納されているが、図2ではその中でリードウエイト数、チップセレクト信号が有効になるタイミング、リードイネーブル信号が有効になるタイミングのみ図示してある。 Here, three operating clock frequencies are used. 23 is a bus timing setting value table 1 which stores various setting values related to bus timing control when the system operates at an operating clock frequency of 1. In FIG. 2, the number of read waits and the chip select signal are included therein. Only the timing when the read enable signal becomes valid is shown.
また、実際にはこのような構成が周辺装置ごとに存在しているが、図2では省略してある。以下同様に24,25はそれぞれバスタイミング設定値テーブル2,3である。20,21,22はセレクタ列でクロック制御回路から供給される動作クロック周波数に対応するバスタイミング設定値選択信号26に従って、バスタイミング設定値テーブル中の設定値を選択する。17,18,19は、バスタイミング設定レジスタ群であり、複数のバスタイミング設定値テーブルの中から選択され、一括して読み込まれたバスタイミング設定値を保持する。
In fact, such a configuration exists for each peripheral device, but is omitted in FIG. Similarly, 24 and 25 are bus timing set value tables 2 and 3, respectively.
ここで、前記バスタイミング設定レジスタ群をソフトウェアにて変更可能にしておくことにより、必要に応じて、設定されたバスタイミング設定値を個別に変えることができる。バスインタフェース8は、バスタイミング設定レジスタに格納された設定値を参照し、その値に基づいて各種信号を制御し、バスを介してデータの送受を行う。 Here, by setting the bus timing setting register group to be changeable by software, the set bus timing setting values can be individually changed as necessary. The bus interface 8 refers to the set value stored in the bus timing setting register, controls various signals based on the value, and transmits / receives data via the bus.
本実施形態において前記バスタイミング設定値テーブルはレジスタまたはROM、あるいは周辺装置に応じたレジスタおよびROMの組み合わせによる構成をとる。バスタイミング設定値テーブルをレジスタにて構成した場合は、図1に記載の半導体装置15の電源投入後に1度だけ、周辺装置ごとの各動作クロック周波数に最適なバスタイミング設定値をバスタイミング設定値テーブルに書き込んでおく。上記構成であれば、半導体装置15の製造後に該半導体装置15の外部周辺装置に変更が生じても対応可能である。
In the present embodiment, the bus timing setting value table has a register or ROM, or a combination of a register and a ROM according to a peripheral device. When the bus timing setting value table is configured by a register, the bus timing setting value that is optimum for each operation clock frequency for each peripheral device is only once after the
また、バスタイミング設定値をROMで構成した場合は半導体装置15の電源投入後すぐにバスタイミング設定値テーブルから値を読み出すことが可能になる。
Further, when the bus timing set value is constituted by a ROM, the value can be read from the bus timing set value table immediately after the
更に、半導体装置15の製造時に各動作周波数でのアクセスタイミングが確定する、半導体装置15の内部周辺装置に対応するバスタイミング設定値テーブルは、ROMで構成し、半導体装置15の外部周辺装置に対応するバスタイミング設定値テーブルは、レジスタによって構成することで、より柔軟なシステム設計を行うことが可能である。
Further, the bus timing setting value table corresponding to the internal peripheral device of the
図3は、動作クロック周波数とそれに対応するバスタイミング設定値テーブルの関係を示すタイミングチャートである。 FIG. 3 is a timing chart showing the relationship between the operation clock frequency and the corresponding bus timing setting value table.
図3に示すように、各動作クロック周波数に対応したテーブルが参照されることになる。動作クロック周波数1でシステムが動作しているときは、バスタイミング設定値テーブル1の設定値が選択されて、その選択された設定値が用いられる。同様に動作クロック周波数2,3のときには、それぞれバスタイミング設定値テーブル2,3がバスタイミング設定値テーブルから読み込まれる。 As shown in FIG. 3, a table corresponding to each operation clock frequency is referred to. When the system is operating at the operating clock frequency 1, the setting value of the bus timing setting value table 1 is selected and the selected setting value is used. Similarly, at the operation clock frequencies 2 and 3, the bus timing setting value tables 2 and 3 are read from the bus timing setting value table, respectively.
更に、周辺装置へのリードアクセス時の動作を図4に示すタイミングチャートを用いて詳細に説明する。 Further, the operation at the time of read access to the peripheral device will be described in detail with reference to the timing chart shown in FIG.
図4は、周辺装置へのリードアクセス時の一例のタイミングを示すタイミングチャートを示す図である。 FIG. 4 is a timing chart showing an example of timing at the time of read access to the peripheral device.
なお、リードアクセス時のアクセス動作を説明するにあたり、図5に示すリードアクセス時の基本アクセスのタイミングチャートを説明した上で、図4に示すリードアクセス時のアクセス動作を説明する。 In describing the access operation at the time of read access, the basic access timing chart at the time of read access shown in FIG. 5 is explained, and then the access operation at the time of read access shown in FIG. 4 is explained.
また、図4に示すアクセスにおいて各動作クロック周波数で設定されているバスタイミング設定値テーブルの一例を図6に示す。 FIG. 6 shows an example of a bus timing setting value table set at each operation clock frequency in the access shown in FIG.
図5に示すように、リードアクセス時の基本サイクルは、2クロックサイクルからなり、有効アドレス出力、チップセレクト信号が有効になるタイミングが略同時で、その1クロックサイクル後にリードイネーブル信号が有効になり、さらに、その1クロックサイクル後にアドレス、チップセレクト信号、リードイネーブル信号が無効になる。 As shown in FIG. 5, the basic cycle at the time of read access consists of two clock cycles, and the timing at which the effective address output and the chip select signal become valid is almost simultaneous, and the read enable signal becomes valid after one clock cycle. Further, the address, chip select signal, and read enable signal become invalid after one clock cycle.
図4に示すように、システムが動作クロック周波数1で動作しているときは、図6に示す周波数1の設定値が読み込まれ、リード時のウエイト数は3となり、アドレス、チップセレクト信号、リードイネーブル信号に関するタイミングはデフォルトとなる。 As shown in FIG. 4, when the system is operating at the operating clock frequency 1, the set value of frequency 1 shown in FIG. 6 is read, the number of waits at the time of reading is 3, and the address, chip select signal, read The timing for the enable signal is the default.
ここで、デフォルトとは、図5に示される基本サイクルのタイミングと同じであることを意味する。 Here, the default means the same timing as the basic cycle shown in FIG.
次に、動作クロック周波数が周波数2に切り替わると、図6の周波数2の設定値が読み込まれ、リード時のウエイト数は8となり、更にリードイネーブル信号の有効タイミングがデフォルトに対して1クロックサイクル遅延して有効になる。 Next, when the operating clock frequency is switched to frequency 2, the set value of frequency 2 in FIG. 6 is read, the number of waits at the time of reading is 8, and the valid timing of the read enable signal is delayed by one clock cycle from the default. And become effective.
つまり、デフォルトでアドレス、チップセレクト信号が有効になってから、1クロックサイクル後に有効になっていたリードイネーブル信号が、2クロックサイクル後に有効になるようにタイミングが変更される。 That is, the timing is changed so that the read enable signal that has become valid after one clock cycle becomes valid after two clock cycles after the address and chip select signal become valid by default.
以上説明したように、周波数1から周波数2にシステムの動作クロック周波数が切り替わる際に、リードウエイト数の設定変更、およびリードイネーブル信号有効タイミングの設定変更をソフトウェアによるプログラムを変更することなく行うことができる。 As described above, when the system operating clock frequency is switched from frequency 1 to frequency 2, the setting of the number of read waits and the setting of the read enable signal valid timing can be changed without changing the software program. it can.
1 ROM
2 RAM
3 IP
4 FLASHメモリ
5 SRAM
6 周辺LSI
7 バスタイミング制御回路
8 バスインタフェース
9 CPU
10 動作クロック信号
11 クロック制御回路
12 バスタイミング設定レジスタ群
13,26 バスタイミング設定値選択信号
14,23,24,25 バスタイミング設定値テーブル
15 半導体装置
16 バス信号
17 リードウエイト数格納レジスタ
18 チップセレクト信号有効タイミング格納レジスタ
19 リードイネーブル信号有効タイミング格納レジスタ
20,21,22 バスタイミング設定値選択用セレクタ
1 ROM
2 RAM
3 IP
4
6 Peripheral LSI
7 Bus timing control circuit 8 Bus interface 9 CPU
DESCRIPTION OF
Claims (5)
前記CPUが前記バスを介して前記周辺装置にアクセスする際の一群のバスタイミング設定値を記憶する複数個のバスタイミング設定値テーブルと、
前記一群のバスタイミング設定値を記憶している前記複数個のバスタイミング設定値テーブルから動作クロック周波数に応じて、最適な一群のバスタイミング設定値を選択、記憶するバスタイミング設定レジスタ群と、
を備えたことを特徴とするバスタイミング制御回路。 A bus timing control circuit for a CPU to access a peripheral device via a bus,
A plurality of bus timing setting value tables for storing a group of bus timing setting values when the CPU accesses the peripheral device via the bus;
A bus timing setting register group for selecting and storing an optimal group of bus timing setting values according to an operation clock frequency from the plurality of bus timing setting value tables storing the group of bus timing setting values;
A bus timing control circuit comprising:
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