JP2006197338A

JP2006197338A - Solid state imaging device

Info

Publication number: JP2006197338A
Application number: JP2005007653A
Authority: JP
Inventors: Shizutoku Matsumoto; 静徳松本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-01-14
Filing date: 2005-01-14
Publication date: 2006-07-27
Anticipated expiration: 2025-01-14
Also published as: JP4613620B2

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem of color mixture or after-image due to the shortage of a settling time without increasing the operating speed of a circuit element. <P>SOLUTION: Respective pixel signals are read out of a pixel array unit 10, and are integrated sequentially by an integration circuit to output them into a sample hold circuit. In the sample hold circuit, the integrated signals are processed through sample hold process and, in this case however, two sets of input selecting switches 24A, 24B, two sets of capacitances 25A, 25B, and two sets of output selecting switches 26A, 26B are installed in the integration circuit to divide the continuous pixel signal into two sets of capacitances 25A, 25B by two sets of input selecting switches 24A, 24B and hold them, then, two hold pixel signals are synthesized in series by the output selecting switches 26A, 26B to output them into a buffer 27 in a poststage. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、複数の画素内に入射光に応じた信号電荷を生成する光電変換部とその信号電荷を読み出す読み出し回路を設けたＣＭＯＳイメージセンサ等の固体撮像装置に関する。 The present invention relates to a solid-state imaging device such as a CMOS image sensor provided with a photoelectric conversion unit that generates a signal charge corresponding to incident light and a readout circuit that reads the signal charge in a plurality of pixels.

従来より、デジタルスチルカメラ等に用いられる固体撮像装置には、いわゆるＭＯＳ(金属酸化膜半導体)型イメージセンサとＣＣＤ（電荷結合素子）型イメージセンサがある。
開発当初は、ＭＯＳ型イメージセンサは、画素と選択スイッチのみで構成されるパッシブ型とよばれる構造であったため、読み出される信号が微弱でノイズに対して弱いという欠点があった。しかし、ＣＭＯＳ集積回路と同様のプロセスで製造できるＣＭＯＳイメージセンサが開発され、ＣＭＯＳプロセスに付随した微細化技術により、画素毎に増幅器を有するアクティブ型の構造が容易に作れるようになり、上述のような欠点を克服することができた。また、ＣＭＯＳイメージセンサは、画素部以外の駆動回路、信号処理回路を同一チップに集積できるという特徴をもっているため、近年ではより多くの研究開発がなされている。
ところで、このようなＣＭＯＳイメージセンサでは、読み出された信号を一度サンプルホールドする際に、その読み出す回路の動作スピード不足のために、混色(カラーフィルタを有する画素において隣接する色の異なる画素に信号が混ざってしまう現象)や残像（前に読み出される同色の画素信号が本来の信号に混ざってしまう現象）が発生するという課題があった。
そこで、以下に従来の読出し方式の具体例を挙げて、その問題点を説明する。 Conventionally, solid-state imaging devices used in digital still cameras and the like include so-called MOS (metal oxide semiconductor) type image sensors and CCD (charge coupled device) type image sensors.
At the beginning of development, the MOS type image sensor had a structure called a passive type composed of only pixels and a selection switch, and thus had a drawback that a read signal was weak and weak against noise. However, a CMOS image sensor that can be manufactured by a process similar to that of a CMOS integrated circuit has been developed, and an active structure having an amplifier for each pixel can be easily formed by a miniaturization technique associated with the CMOS process. I was able to overcome this shortcoming. In addition, since the CMOS image sensor has a feature that a driving circuit and a signal processing circuit other than the pixel portion can be integrated on the same chip, more research and development have been made in recent years.
By the way, in such a CMOS image sensor, when the read signal is once sampled and held, due to insufficient operation speed of the read circuit, color mixture (signals to adjacent pixels of different colors in the pixel having the color filter) are performed. ) And afterimages (a phenomenon in which pixel signals of the same color read out before are mixed with the original signals).
Therefore, the problem will be described below with a specific example of the conventional reading method.

図７は従来例の回路構成を示している。図中、画素アレイ部(pix)１０は、２次元（行列）方向に配置された複数の画素１１より構成されており、各画素１１には光電変換部（フォトダイオード）１２、転送トランジスタ１３、増幅トランジスタ１４、リセットトランジスタ１５等が設けられ、フォトダイオード１２によって生成された信号電荷は、増幅トランジスタ１４と電流源１６とのソースフォロア回路によって列毎に配置された垂直信号線に出力され、各垂直信号線に設けた直流遮断用の容量１７に蓄積された後、スイッチ１８の動作によってメモリ用の容量１９（Ｃ１、Ｃ２、……）に画素信号として記憶される。
そして、この記憶された画素信号は、スイッチ２０（ＳＷ１、ＳＷ２、……）の動作によって画素毎に順次送出され、アンプ２１、帰還容量２２、及びスイッチ２３（ＳＷ３）で構成されるスイッチトキャパシタ型積分回路で読み出され、スイッチ２４（ＳＷ４）を介してサンプルホールド用の容量２５に記憶される。さらに、この容量２５にサンプルホールドされた信号は、スイッチ２６（ＳＷ５）の動作によってバッファ２７を介して後段に出力される。 FIG. 7 shows a circuit configuration of a conventional example. In the figure, a pixel array unit (pix) 10 is composed of a plurality of pixels 11 arranged in a two-dimensional (matrix) direction. Each pixel 11 includes a photoelectric conversion unit (photodiode) 12, a transfer transistor 13, An amplification transistor 14, a reset transistor 15, and the like are provided, and signal charges generated by the photodiode 12 are output to vertical signal lines arranged for each column by a source follower circuit of the amplification transistor 14 and the current source 16. After being stored in the DC blocking capacitor 17 provided on the vertical signal line, it is stored as a pixel signal in the memory capacitor 19 (C1, C2,...) By the operation of the switch 18.
The stored pixel signal is sequentially sent out for each pixel by the operation of the switch 20 (SW1, SW2,...), And is a switched capacitor type composed of an amplifier 21, a feedback capacitor 22, and a switch 23 (SW3). It is read out by the integrating circuit and stored in the sample hold capacitor 25 via the switch 24 (SW4). Further, the signal sampled and held in the capacitor 25 is output to the subsequent stage via the buffer 27 by the operation of the switch 26 (SW5).

次に、図８はこの回路の駆動のタイミングを示している。
まず、期間（１）では、スイッチ２３がオンし、帰還容量２２が初期化される。次に期間（２）では、１つのスイッチ２０（ＳＷ１）がオンすると、同時にスイッチ２３がオフし、スイッチ２０（ＳＷ１）に対応する容量１９（Ｃ１）に蓄積された電荷が帰還容量２２に読み出される。その読み出された信号は、スイッチ２４を介して容量２５に記憶され、スイッチ２６を介してバッファ２７に入力される。
次に期間（３）において、スイッチ２３がオンし、帰還容量２２が初期化される。このときスイッチ２４はオフしているため、容量２５は読み出された信号を保持したままであり、その信号はバッファを介して出力され続ける（図中のＶ２）。
次の期間（４）において今度は次のスイッチ２０（ＳＷ２）がオンすると同時にスイッチ２３がオフし、スイッチ２０（ＳＷ２）に対応する容量１９（Ｃ２）に蓄積された電荷が帰還容量２２に読み出される。その読み出された信号は、スイッチ２４を介して容量２５に記憶され、スイッチ２６を介してバッファ２７に入力される。
この後も同様の動作が順次行われ、１行分の画素信号が読み出されていく。
（非特許文献１参照）。
米本和也著ＣＱ出版社「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」第９２頁〜第９４頁 Next, FIG. 8 shows the drive timing of this circuit.
First, in the period (1), the switch 23 is turned on and the feedback capacitor 22 is initialized. Next, in the period (2), when one switch 20 (SW1) is turned on, the switch 23 is turned off at the same time, and the charge accumulated in the capacitor 19 (C1) corresponding to the switch 20 (SW1) is read to the feedback capacitor 22. It is. The read signal is stored in the capacitor 25 via the switch 24 and input to the buffer 27 via the switch 26.
Next, in period (3), the switch 23 is turned on and the feedback capacitor 22 is initialized. At this time, since the switch 24 is off, the capacitor 25 keeps the read signal, and the signal continues to be output via the buffer (V2 in the figure).
In the next period (4), the next switch 20 (SW2) is turned on at the same time as the switch 23 is turned off, and the charge accumulated in the capacitor 19 (C2) corresponding to the switch 20 (SW2) is read out to the feedback capacitor 22. It is. The read signal is stored in the capacitor 25 via the switch 24 and input to the buffer 27 via the switch 26.
Thereafter, similar operations are sequentially performed, and pixel signals for one row are read out.
(Refer nonpatent literature 1).
Kazuya Yonemoto, CQ Publisher, “Basics and Applications of CCD / CMOS Image Sensors” pages 92-94

次に、上述した従来例の問題点１について、図９及び図１０を用いて説明する。
まず、図９は画素の色配列と読み出し時の行データの例を示している。図示のように、画素アレイ１０にはカラーフィルタを通して画素１１毎に色が分離されて信号が蓄積される。図９は一般的によく用いられるベイヤー配列の例であり、Ｒ（赤）、Ｂ（青）、Ｇｒ、Ｇｂ（緑）の４つの組み合わせを最小単位として、行、列に連続的に配置されたものである。
このような画素から１行分の信号が読み出され、列毎に配列された容量１９に記憶される。記憶された信号は、スイッチ２０のＳＷ１、ＳＷ２、……と順次選択されて読み出されていく。
ここで、Ｒ、Ｇｒが連続的に配置された行が読み出された場合を考える。図１０はそのタイミングチャートを示す。まず、図１０の期間（１）において、アンプ２１の帰還容量２２が初期化され、期間（２）においてスイッチ２０のＳＷ１がオンし、Ｒ(赤)の信号が読み出される。このとき赤は出力上限（全白）までの信号量を有している。 Next, problem 1 of the above-described conventional example will be described with reference to FIGS.
First, FIG. 9 shows an example of pixel color arrangement and row data at the time of reading. As shown in the drawing, the pixel array 10 separates colors for each pixel 11 through a color filter and accumulates signals. FIG. 9 shows an example of a commonly used Bayer array, in which four combinations of R (red), B (blue), Gr, and Gb (green) are continuously arranged in rows and columns with a minimum unit. It is a thing.
A signal for one row is read from such a pixel and stored in a capacitor 19 arranged for each column. The stored signals are sequentially selected and read as SW1, SW2,.
Here, consider a case where a row in which R and Gr are continuously arranged is read. FIG. 10 shows the timing chart. First, in the period (1) of FIG. 10, the feedback capacitor 22 of the amplifier 21 is initialized. In the period (2), SW1 of the switch 20 is turned on, and an R (red) signal is read. At this time, red has a signal amount up to the output upper limit (whole white).

次に期間（３）において、帰還容量２２が初期化され、期間（４）において、スイッチ２０のＳＷ２がオンし、Ｇｒ（緑）の信号が読み出される。このとき、Ｇｒの信号量はほとんどゼロに近い場合（全黒）を考える。そして、スイッチ２０のＳＷ２がオンした瞬間、容量２５には前の全白の信号が蓄積されているため、アンプ２１の出力はスイッチ２４をオンした瞬間、一気に出力上限までつられる。ここから、本来の出力まで収束させていくが、アンプ２１のスルーレート不足や収束性が悪いと、読み出し期間中に収束しきれず、スイッチ２４がオフして本来の信号とは異なる信号が容量２５に記憶されることになる。このとき、Ｇｒの信号はＲの信号に引きずられていることになり、これが混色の問題となる。
また、これとは逆に前の信号が全黒であり、次に全白の信号が来た場合も同様に全黒の状態にひきずられてしまい、混色の問題となる。 Next, in the period (3), the feedback capacitor 22 is initialized. In the period (4), SW2 of the switch 20 is turned on, and a Gr (green) signal is read. At this time, a case where the signal amount of Gr is almost zero (all black) is considered. Since the previous white signal is accumulated in the capacitor 25 at the moment when the switch SW2 of the switch 20 is turned on, the output of the amplifier 21 is turned up to the output upper limit at a time when the switch 24 is turned on. From this point, the output is converged to the original output. However, if the slew rate of the amplifier 21 is insufficient or the convergence is poor, the amplifier 21 cannot converge during the readout period, and the switch 24 is turned off and a signal different from the original signal is generated. Will be remembered. At this time, the Gr signal is dragged by the R signal, which is a problem of color mixing.
On the other hand, if the previous signal is all black and the next all white signal is received, it is similarly shifted to the all black state, which causes a problem of color mixing.

特に近年のイメージセンサでは、多画素化が進んでおり、それにしたがって読み出し速度も上がってきていることから、今後ますますこのような問題が引き起こされることが予想される。さらに、アンプ２１のスピードを上げて回避するには、消費電流を増加させる必要があり、ここにはスピードと消費電力のトレードオフが存在し、簡単にスピード上げることができないという問題もある。
なお、以下の説明において、上述のような読み出し回路への入力（画素信号）の変化に対し、読み出し回路の出力信号が変化するまでの動作を広義にセトリングといい、出力信号が許容可能な状態に至るまでに要する時間をセトリング時間として説明する。 In particular, in recent image sensors, the number of pixels is increasing, and the reading speed is increasing accordingly. Therefore, it is expected that such problems will be caused more and more in the future. Furthermore, in order to avoid the amplifier 21 by increasing the speed, it is necessary to increase the current consumption. There is a trade-off between speed and power consumption, and there is a problem that the speed cannot be easily increased.
In the following description, the operation until the output signal of the readout circuit changes in response to the change in the input (pixel signal) to the readout circuit as described above is referred to as settling in a broad sense, and the output signal is acceptable. The time required to reach will be described as settling time.

次に、上述した従来例の問題点２について、図１１及び図１２を用いて説明する。
図１１に示す回路は、図７に示したスイッチ２０及びアンプ２１以降の読み出し回路を複数並列に設けることにより、１行同時に読み出された画素信号を色毎に読み出す構成としたものである。なお、図１１では、２つの読み出し回路で共通する各回路要素の符号にＡとＢを付加して表している。
このような構成により、１つの読出し回路には同色の画素信号だけが読み出されることになり、混色の問題を回避することができる。
しかし、このような回路構成においても、残像という問題を生じてしまう。これを図１２のタイミングチャートを用いて説明する。 Next, problem 2 of the above-described conventional example will be described with reference to FIGS.
The circuit shown in FIG. 11 has a configuration in which pixel signals read out simultaneously in one row are read out for each color by providing a plurality of readout circuits after the switch 20 and the amplifier 21 shown in FIG. 7 in parallel. In FIG. 11, A and B are added to the reference numerals of the circuit elements common to the two readout circuits.
With such a configuration, only one pixel signal of the same color is read out by one readout circuit, and the problem of color mixing can be avoided.
However, even in such a circuit configuration, a problem of afterimage occurs. This will be described with reference to the timing chart of FIG.

今、画素から黒信号→白信号→白信号が読み出されてきた場合を考える。まず、期間（１）の状態で、既に容量２５には黒信号が蓄積されており、容量２２ａはリセット期間によりスイッチ２３ａがオンしており、初期化される。したがって、アンプ２１ａとバッファ２７ａの出力Ｖ１、Ｖ２はともに基準電圧Ｖrefの信号を出力している。
次に期間（２）のとき、スイッチ２０ａのＳＷ１がオンして白信号が読み出される。このとき問題点１と同じように、セトリング時間不足があると、本来の白信号まで出力が上がりきらない。
次に期間（３）の状態では、その上がり切っていない信号を容量２５ａにサンプルホールドして出力されることになる（Ｖ２）。
次に期間（４）においては、先ほど容量２５ａに白信号付近まで信号が押し上げられているので、アンプ２１ａの出力Ｖ１も白信号付近まで瞬時につられ、ここから目標値の白信号まで収束させることになるため、先ほど出力した信号より、目標値に近い信号を出力することができる。例えばセトリングされたときのアンプ２１ａの収束値が９０％であると、全黒から全白を読み出したときには１０％誤差が生じる。
次に連続して全白の信号を読み出したとき、その１０％誤差をさらに１０％誤差をもって収束させるため、９９％まで目標の全白値に収束することになり、同じ全白を読み出しているのに出力された信号は異なってしまう。
このようにセトリング時間が十分でないと、黒信号から白信号に変化するときは、前の状態の信号が残った状態で出力されることから、出力画像に残像が生じてしまう。
なお、この問題点２も問題点１と同様に回路の動作スピードに起因したものであるので、スピードと消費電力のトレードオフの関係から簡単にスピード上げることができない。 Consider a case where a black signal → white signal → white signal is read from a pixel. First, in the state of period (1), a black signal is already accumulated in the capacitor 25, and the capacitor 22a is initialized because the switch 23a is turned on by the reset period. Accordingly, the outputs V1 and V2 of the amplifier 21a and the buffer 27a both output a signal of the reference voltage Vref.
Next, during the period (2), SW1 of the switch 20a is turned on and a white signal is read out. At this time, as in Problem 1, if the settling time is insufficient, the output cannot reach the original white signal.
Next, in the state of period (3), the signal that has not risen is sampled and held in the capacitor 25a (V2).
Next, in the period (4), since the signal is pushed up to the vicinity of the white signal in the capacitor 25a, the output V1 of the amplifier 21a is instantaneously brought to the vicinity of the white signal and converges from here to the target white signal. Therefore, it is possible to output a signal closer to the target value than the signal output earlier. For example, if the convergence value of the amplifier 21a when settling is 90%, a 10% error occurs when reading all white from all black.
Next, when all white signals are continuously read out, the 10% error is further converged with a 10% error, so that the target white value is converged to 99%, and the same all white is read out. However, the output signal is different.
If the settling time is not sufficient in this way, when the black signal changes to the white signal, the signal in the previous state is output with the signal remaining, and thus an afterimage occurs in the output image.
Since Problem 2 is caused by the operation speed of the circuit as in Problem 1, the speed cannot be easily increased because of the trade-off relationship between speed and power consumption.

そこで本発明は、上述のようなセトリング時間不足に起因する混色や残像の問題を回路要素の動作スピードを上げることなく解決できる固体撮像装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a solid-state imaging device capable of solving the problems of color mixture and afterimages caused by the shortage of settling time as described above without increasing the operation speed of circuit elements.

上述の目的を達成するため、本発明の固体撮像装置は、複数の画素で構成される画素アレイ部と、前記画素アレイ部から並列に読み出した複数の画素信号を一時記憶する複数の一時記憶手段と、前記複数の一時記憶手段を順次選択し、前記複数の画素信号を共通の伝送線に直列に出力する画素選択スイッチ手段と、前記画素選択スイッチ手段によって直列に出力された画素信号を順次積分して出力する積分回路と、前記積分回路の積分信号を所定の周期で順次サンプルホールドし、後段の回路に出力するサンプルホールド回路とを有し、前記サンプルホールド回路は、前記積分回路に対して並列に設けられた複数のサンプルホールド手段と、前記積分回路の出力信号を画素信号毎に順次選択して前記複数のサンプルホールド手段に入力する入力選択スイッチ手段と、前記複数のサンプルホールド手段の出力信号を順次選択して直列信号に合成し、後段の回路に出力する出力選択スイッチ手段とを有することを特徴とする。 In order to achieve the above-described object, a solid-state imaging device according to the present invention includes a pixel array unit including a plurality of pixels, and a plurality of temporary storage units that temporarily store a plurality of pixel signals read in parallel from the pixel array unit. And sequentially selecting the plurality of temporary storage means, sequentially outputting the plurality of pixel signals to a common transmission line, and sequentially integrating the pixel signals output in series by the pixel selection switch means And an integration circuit that outputs the integrated signal, and a sample and hold circuit that sequentially samples and holds the integration signal of the integration circuit at a predetermined cycle, and outputs the sampled signal to a subsequent circuit. A plurality of sample-and-hold means provided in parallel and an input signal for sequentially selecting the output signal of the integrating circuit for each pixel signal and inputting to the plurality of sample-and-hold means A selection switch means, and synthesized into a serial signal sequentially selects an output signal of said plurality of sample and hold means, and having an output selection switch means for outputting to the subsequent circuit.

本発明の固体撮像装置によれば、画素信号を積分した信号をサンプルホールドする回路に複数のサンプルホールド手段を並列に設け、入力選択スイッチと出力選択スイッチの動作によって連続する画素信号を複数のサンプルホールド手段に振り分けて並行して処理を行うようにしたことから、各画素信号のサンプルホールド処理に時間的な余裕が生じることになり、個々の回路要素の動作スピードを上げることなく、セトリング時間不足に起因する混色や残像の問題を解決できる効果がある。 According to the solid-state imaging device of the present invention, a plurality of sample-and-hold means are provided in parallel in a circuit that samples and holds a signal obtained by integrating pixel signals, and a continuous pixel signal is sampled by operating the input selection switch and the output selection switch Since the processing is distributed in parallel to the holding means, there is a time margin in the sample and hold processing of each pixel signal, and the settling time is insufficient without increasing the operation speed of each circuit element. This has the effect of solving the problems of color mixture and afterimage caused by.

本発明の実施の形態では、複数の画素が行列状に配置された画素アレイ部から各画素の信号を列毎に読み出し、１画素行分の画素信号を一時記憶手段（容量）に格納した状態で、スイッチ回路による行方向の走査（水平走査）を行い、各画素信号を直列に積分回路に送出する。積分回路では、送られてきた画素信号を順次積分してサンプルホールド回路に出力し、サンプルホールド回路では、この積分信号をスイッチと容量を用いてサンプルホールド処理するが、この際、積分回路に対して並列に２つの入力選択スイッチ、２つの容量（サンプルホールド手段）、及び２つの出力選択スイッチを設け、連続する画素信号を２つの入力選択スイッチによって交互にサンプリングし、２つの容量に振り分けてホールドし、出力選択スイッチによって交互に容量を選択して２つのホールド画素信号を直列に合成し、後段のバッファに出力する。すなわち、サンプルホールド回路では、ある画素信号を一方の容量に入力する期間に、他方の容量に既にホールドしていた先行する画素信号を出力した後、この他方の容量にホールドした画素信号を初期化し、次の画素信号の入力に備える。そして、この他方の容量に後続の画素信号を入力する期間に、一方の容量にホールドした画素信号の出力と初期化を行う。このようにして、サンプルホールド回路の動作に時間的な余裕をつくり、各画素信号のサンプルホールド動作の度に初期化動作を設けることが可能となるので、結果的にセトリング時間不足に起因する混色や残像の問題を解決することができる。 In the embodiment of the present invention, a signal of each pixel is read for each column from a pixel array section in which a plurality of pixels are arranged in a matrix, and a pixel signal for one pixel row is stored in a temporary storage means (capacitance) Then, scanning in the row direction (horizontal scanning) is performed by the switch circuit, and each pixel signal is sent in series to the integrating circuit. The integration circuit sequentially integrates the received pixel signals and outputs them to the sample and hold circuit. In the sample and hold circuit, the integration signal is sampled and held using a switch and a capacitor. In parallel, two input selection switches, two capacitors (sample-and-hold means), and two output selection switches are provided, and consecutive pixel signals are sampled alternately by the two input selection switches, distributed to the two capacitors, and held. Then, the capacitors are alternately selected by the output selection switch, and the two hold pixel signals are combined in series and output to the subsequent buffer. That is, in the sample and hold circuit, during the period in which a certain pixel signal is input to one capacitor, the preceding pixel signal already held in the other capacitor is output, and then the pixel signal held in the other capacitor is initialized. Prepare for the input of the next pixel signal. Then, during the period in which the subsequent pixel signal is input to the other capacitor, the pixel signal held in one capacitor is output and initialized. In this way, time is provided for the operation of the sample and hold circuit, and an initialization operation can be provided for each sample and hold operation of each pixel signal. And afterimage problems can be solved.

ここで、積分回路には、例えば演算増幅器、及び帰還容量を含むスイッチトキャパシタ型積分回路を用いることにより、従来の積分回路を変更することなく実現できる。
また、複数の画素を２次元（行列）状に配置した画素アレイ部を有する構成においては、各画素信号が行単位で一時記憶手段（容量）に読み出すことにより、従来の一般的な行（水平ライン）単位の読み出し方式に容易に適用可能である。
また、画素アレイ部上にカラーフィルタを配置することにより、複数の色成分に対応して画素を設けた構成において、各画素信号を各色成分毎にサンプルホールド手段に振り分けてホールドすることで、より有効に混色を防止することが可能となる。具体的には、１行分の画素信号を一時記憶手段（容量）に記憶して画素選択スイッチ回路によって積分回路で積分し、この積分回路から出力される画素信号の積分値を入力選択スイッチにより色成分に合わせてサンプルホールド手段に振り分けてホールドし、出力選択スイッチによって合成して出力することにより、混色と残像を防止したカラー画像を出力することが可能である。 Here, the integration circuit can be realized without changing the conventional integration circuit, for example, by using a switched capacitor type integration circuit including an operational amplifier and a feedback capacitor.
Further, in a configuration having a pixel array unit in which a plurality of pixels are arranged in a two-dimensional (matrix) form, each pixel signal is read out to a temporary storage means (capacity) in units of rows, so that a conventional general row (horizontal) It can be easily applied to a readout method in units of lines.
In addition, by arranging a color filter on the pixel array unit, in a configuration in which pixels are provided corresponding to a plurality of color components, each pixel signal is distributed to and held by the sample hold unit for each color component, It is possible to effectively prevent color mixing. Specifically, pixel signals for one row are stored in a temporary storage means (capacitance), integrated by an integration circuit by a pixel selection switch circuit, and an integration value of the pixel signal output from the integration circuit is input by an input selection switch. It is possible to output a color image in which mixed colors and afterimages are prevented by distributing and holding the sample-holding means in accordance with the color components, and combining and outputting them with an output selection switch.

図１は本発明の実施例による固体撮像装置の回路構成を示すブロック図である。なお、図７に示す従来例と共通の構成については同一の符号を付して説明する。
図１に示すように、本実施例においても、画素アレイ部(pix)１０は、２次元（行列）方向に配置された複数の画素１１より構成され、各画素１１には光電変換部（フォトダイオード）１２、転送トランジスタ１３、増幅トランジスタ１４、リセットトランジスタ１５等が設けられ、フォトダイオード１２によって生成された信号電荷は、増幅トランジスタ１４と電流源１６とのソースフォロア回路によって列毎に配置された垂直信号線に出力される。 FIG. 1 is a block diagram showing a circuit configuration of a solid-state imaging device according to an embodiment of the present invention. In addition, the same code | symbol is attached | subjected and demonstrated about the same structure as the prior art example shown in FIG.
As shown in FIG. 1, also in this embodiment, the pixel array unit (pix) 10 is composed of a plurality of pixels 11 arranged in a two-dimensional (matrix) direction, and each pixel 11 has a photoelectric conversion unit (photograph). Diode) 12, transfer transistor 13, amplification transistor 14, reset transistor 15, etc., and the signal charge generated by the photodiode 12 is arranged for each column by the source follower circuit of the amplification transistor 14 and the current source 16. It is output to the vertical signal line.

そして、各垂直信号線に設けた直流遮断用の容量１７に蓄積された後、スイッチ１８の動作によってメモリ用の容量（一時記憶手段）１９（Ｃ１、Ｃ２、……）に画素信号として記憶され、画素選択用のスイッチ２０（ＳＷ１、ＳＷ２、……）の動作によって画素毎に順次出力され、アンプ（演算増幅器）２１、帰還容量２２、及びスイッチ２３で構成されるスイッチトキャパシタ型積分回路で読み出される。ここまでは、図７に示す構成と共通である。
次に、この積分回路のアンプ２１の出力は、それぞれ並列に設けられた複数の入力選択スイッチ（ＳＷ１１、ＳＷ１３、……）２４Ａ、２４Ｂ、容量（Ｃｓｈ１、Ｃｓｈ２、……）２５Ａ、２５Ｂ、及び出力選択スイッチ（ＳＷ１２、ＳＷ１４、……）２６Ａ、２６Ｂによって構成されるサンプルホールド回路に入力される。このサンプルホールド回路が本実施例の特徴となる部分である。 Then, after being accumulated in the DC blocking capacitors 17 provided in the respective vertical signal lines, it is stored as pixel signals in the memory capacitors (temporary storage means) 19 (C1, C2,...) By the operation of the switch 18. The pixel selection switch 20 (SW1, SW2,...) Sequentially outputs each pixel, and is read out by a switched capacitor type integrating circuit including an amplifier (operational amplifier) 21, a feedback capacitor 22, and a switch 23. It is. Up to this point, the configuration is the same as that shown in FIG.
Next, the output of the amplifier 21 of this integrating circuit is a plurality of input selection switches (SW11, SW13,...) 24A, 24B, capacitors (Csh1, Csh2,...) 25A, 25B provided in parallel. The signal is input to a sample and hold circuit constituted by output selection switches (SW12, SW14,...) 26A and 26B. This sample and hold circuit is a feature of this embodiment.

まず、入力選択スイッチ２４Ａ、２４Ｂでは、アンプ２１から順次出力される画素信号の積分値を１画素毎に交互に容量２５Ａ、２５Ｂに振り分けて入力する。容量２５Ａ、２５Ｂでは、この入力選択スイッチ２４Ａ、２４Ｂによってサンプリングされた画素信号の積分値をホールドする。
そして、出力選択スイッチ２６Ａ、２６Ｂでは、これら２つの容量２５Ａ、２５Ｂを１画素毎に交互に選択し、後段のバッファ２７に出力し、このバッファ２７で直列に合成された画素信号のサンプルホールド信号が後段の回路に出力される。
なお、図１ではサンプルホールド回路を２つの並列回路で構成した場合を示しているが、さらに３つ以上の並列回路で構成することも可能である。 First, in the input selection switches 24A and 24B, the integration values of the pixel signals sequentially output from the amplifier 21 are alternately distributed and input to the capacitors 25A and 25B for each pixel. The capacitors 25A and 25B hold the integrated values of the pixel signals sampled by the input selection switches 24A and 24B.
In the output selection switches 26A and 26B, these two capacitors 25A and 25B are alternately selected for each pixel, output to the subsequent buffer 27, and a sample and hold signal of the pixel signal synthesized in series by this buffer 27. Is output to the subsequent circuit.
Although FIG. 1 shows the case where the sample and hold circuit is configured by two parallel circuits, it is also possible to configure the sample and hold circuit by three or more parallel circuits.

また、入力選択スイッチ２４Ａ、２４Ｂ及び容量２５Ａ、２５Ｂによってサンプルホールドを行う画素の振り分け方法としては、各画素の色とは無関係に１行分の画素信号を順次交互に振り分けるような方法も可能であるが、本実施例では、より好ましい形態として、各色成分毎に別々の容量２５Ａ、２５Ｂに振り分けてサンプルホールドを行う方法を採用する。
図１に示す例では、一般的に用いられるベイヤー配列のカラーフィルタを採用した例であり、１行に異なる色は２種存在することから、サンプルホールド容量は２つ用意すればよいことになる。これとは別の配列をもつ場合でも、１行にもつ異なる色の数だけ、サンプルホールド容量を用意するだけで、本実施例と同様の効果を得ることができる。 In addition, as a method of distributing the pixels to be sampled and held by the input selection switches 24A and 24B and the capacitors 25A and 25B, it is possible to sequentially distribute the pixel signals for one row regardless of the color of each pixel. However, in the present embodiment, as a more preferable form, a method of performing sample hold by distributing to each of the capacitors 25A and 25B for each color component is adopted.
The example shown in FIG. 1 is an example in which a commonly used Bayer color filter is employed. Since there are two different colors in one row, two sample hold capacitors may be prepared. . Even in the case of having a different arrangement, it is possible to obtain the same effect as in the present embodiment only by preparing sample and hold capacitors corresponding to the number of different colors in one row.

次に図２のタイミングチャートを用いて本実施例の回路の動作を説明する。
まず期間（１）はアンプ２１のリセット期間であり、スイッチ２３がオンして帰還容量２２を初期化する。次に期間（２）では、Ｒの信号の読出し期間となり、スイッチ２４Ａがオンして、容量２５ＡにＲ画素信号が記憶され、期間（３）において、スイッチ２４Ａがオフすることで、Ｒ画素信号がサンプルホールドされる。したがって、バッファ２７の出力Ｖ４にはＲの画素信号が出力されている。
次の期間（４）において、今度はＧｒの信号が読み出され、容量２５ＢにＧｒ画素信号が記憶される。同時にスイッチ２６Ｂがオンすることで、バッファ２７の出力Ｖ４にはＧｒの信号が出力される。
このようにサンプルホールド容量が色毎に用意されているため、従来例の問題点１のように隣の異なる色信号をもつ画素信号に引きずられることがなく、混色は起きない。 Next, the operation of the circuit of this embodiment will be described with reference to the timing chart of FIG.
First, period (1) is a reset period of the amplifier 21, and the switch 23 is turned on to initialize the feedback capacitor 22. Next, in the period (2), the R signal readout period is started, the switch 24A is turned on, and the R pixel signal is stored in the capacitor 25A. In the period (3), the switch 24A is turned off, thereby the R pixel signal. Is sampled and held. Therefore, an R pixel signal is output to the output V4 of the buffer 27.
In the next period (4), the Gr signal is read out and the Gr pixel signal is stored in the capacitor 25B. At the same time, when the switch 26B is turned on, the Gr signal is output to the output V4 of the buffer 27.
Since the sample and hold capacitors are prepared for the respective colors as described above, they are not dragged by adjacent pixel signals having different color signals as in Problem 1 of the conventional example, and color mixing does not occur.

次に期間（５）において、スイッチ２４Ｂがオフし、Ｇｒの信号がサンプルホールドされる。このとき、同時にスイッチ２４Ａがオンし、サンプルホールド容量２５Ａを初期化する。この初期化を行うことにより、連続した同色の残像をなくすことができる。
次に、この原理を図３及び図４を用いて説明する。
図３は図１と同じ回路構成をしているが、図３に示す読出し回路には同色の連続した画素信号が選択されて入力される。
図４はタイミングチャートを示しており、まず、期間（１）において容量２５Ｂには黒信号がサンプルホールドされており、スイッチ２６Ｂがオンしていることにより、バッファ２７の出力Ｖ４には黒信号が出力されている。さらに、スイッチ２３がオンして帰還容量２２を初期化すると同時にスイッチ２４Ａがオンし、容量２５Ａを基準電圧Ｖｒｅｆに初期化する。 Next, in period (5), the switch 24B is turned off, and the Gr signal is sampled and held. At this time, the switch 24A is simultaneously turned on to initialize the sample hold capacitor 25A. By performing this initialization, a continuous afterimage of the same color can be eliminated.
Next, this principle will be described with reference to FIGS.
3 has the same circuit configuration as that of FIG. 1, but continuous pixel signals of the same color are selected and inputted to the readout circuit shown in FIG.
FIG. 4 shows a timing chart. First, in the period (1), the black signal is sampled and held in the capacitor 25B, and the black signal is output to the output V4 of the buffer 27 because the switch 26B is turned on. It is output. Further, the switch 23 is turned on to initialize the feedback capacitor 22, and at the same time, the switch 24A is turned on to initialize the capacitor 25A to the reference voltage Vref.

次に、期間（２）において、スイッチ２３がオフし、アンプ２１によって出力Ｖ１には白信号が出力される。さらに、期間（３）において、スイッチ２４Ａがオフし、その読み出された白信号が容量２５Ａにサンプルホールドされる。このとき、読出し回路のスピード不足のため、セトリング時間が足りないと、本来の収束値よりΔＶ１ほど低い信号量が容量２５Ａにサンプルホールドされる。また、このとき、スイッチ２４Ｂがオンしているため、容量２５ＡはＶｒｅｆに初期化される。
次の期間（４）において、アンプ２１には前の信号と同レベルの白信号が入力される。このときスイッチ２４Ａはオフし、スイッチ２４Ｂはオンしているため、アンプ２１は白信号を容量２５Ｂに出力する。
さらに、期間（５）において、容量２５Ｂには白信号がサンプルホールドされるが、セトリング時間の不足があると、本来の収束値よりΔＶ２ほど低い信号量が容量２５Ｂにサンプルホールドされる。
しかし、このΔＶ２とΔＶ１は等しくなる。なぜなら、どちらの白信号もサンプルホールド容量を一度Ｖｒｅｆに初期化して信号をサンプルホールドしているから、例えばセトリングが入力信号の９０％の精度であると、ΔＶ１とΔＶ２、いずれも白レベルの１０％の信号量を有することになり、バッファ２７のＶ４に出力される信号量は同じとなる。 Next, in period (2), the switch 23 is turned off, and the amplifier 21 outputs a white signal to the output V1. Further, in the period (3), the switch 24A is turned off, and the read white signal is sampled and held in the capacitor 25A. At this time, if the settling time is insufficient due to insufficient speed of the readout circuit, a signal amount lower by ΔV1 than the original convergence value is sampled and held in the capacitor 25A. At this time, since the switch 24B is on, the capacitor 25A is initialized to Vref.
In the next period (4), the amplifier 21 receives a white signal at the same level as the previous signal. At this time, since the switch 24A is turned off and the switch 24B is turned on, the amplifier 21 outputs a white signal to the capacitor 25B.
Further, in the period (5), the white signal is sampled and held in the capacitor 25B, but if the settling time is insufficient, the signal amount lower by ΔV2 than the original convergence value is sampled and held in the capacitor 25B.
However, ΔV2 and ΔV1 are equal. This is because both the white signals are sampled and held once with the sample hold capacitance initialized to Vref. For example, if the settling is 90% of the accuracy of the input signal, both ΔV1 and ΔV2 are 10% of the white level. %, And the signal amount output to V4 of the buffer 27 is the same.

このようにサンプルホールド容量を２つ用意して交互に画素信号を記憶させることで、片方の容量に記憶された信号を出力している間にもう片方の容量を初期化する期間を設けることができるようになり、前の信号量にひきずられることなく、画素信号を出力することができる。
このとき、セトリング精度の不足はあったとしても、例えばアンプ２１の出力が入力の９０％でセトリングされるということは、アンプ２１が０．９倍のゲインを有していると考えられることから、リニアリティさえ確保できていれば、ゲインが１倍である必要がないので、ゲインは問題にはならない。例えば読出し回路が本例で示してきたスイッチトキャパシタ型積分回路で構成されている場合には、入力容量と帰還容量の比によってゲインが決まるため、セトリング不足によって生じるゲインをこの比によって補償してやることも可能である。
このようにして本実施例１では、読出し回路の動作スピードを上げることなく従来例に示した混色、残像の問題を解決することができる。 Thus, by preparing two sample-and-hold capacitors and alternately storing the pixel signals, it is possible to provide a period for initializing the other capacitor while outputting the signal stored in one capacitor. As a result, the pixel signal can be output without being affected by the previous signal amount.
At this time, even if the settling accuracy is insufficient, for example, the fact that the output of the amplifier 21 is settled at 90% of the input is considered that the amplifier 21 has a gain of 0.9 times. If the linearity can be ensured, the gain does not need to be 1 time, so the gain is not a problem. For example, when the readout circuit is composed of the switched capacitor type integration circuit shown in this example, the gain is determined by the ratio of the input capacitance and the feedback capacitance, so that the gain caused by insufficient settling may be compensated by this ratio. Is possible.
In this way, the first embodiment can solve the problems of color mixing and afterimages shown in the conventional example without increasing the operation speed of the readout circuit.

次に本発明の実施例２について図５及び図６を用いて説明する。
図６は本実施例の回路構成を示しており、図１と共通の構成については同一符号を付している。
本実施例２は図１に示す構成に、サンプルホールド回路の各容量２５Ａ、２５Ｂの出力段に、出力下限値と出力上限値の中間電位Ｖｉｎｉｔを印加するスイッチ２９Ａ、２９Ｂ（ＳＷ２１、ＳＷ２２）及びバッファ２８を設けたものである。 Next, a second embodiment of the present invention will be described with reference to FIGS.
FIG. 6 shows a circuit configuration of the present embodiment, and the same reference numerals are given to configurations common to FIG.
In the second embodiment, switches 29A and 29B (SW21 and SW22) for applying an intermediate potential Vinit between the output lower limit value and the output upper limit value to the output stages of the capacitors 25A and 25B of the sample and hold circuit in the configuration shown in FIG. A buffer 28 is provided.

図６はタイミングチャートを示しており、まず期間（１）において、容量２５Ｂには黒信号がサンプルホールドされ、バッファ２７の出力Ｖ４に出力されている。このとき、容量２５Ａはスイッチ２９Ａを介してＶｉｎｉｔに初期化されている。なお、このＶｉｎｉｔは読み出し回路の出力振幅の中間値付近に設定しておくことが望ましい。
次に期間（２）において、アンプ２１に白信号が入力され、スイッチ２４Ａを通して容量２５Ａに出力される。このとき、容量２５ＡにはＶｉｎｉｔに初期化された状態から電荷が蓄積されていくことから、黒信号の状態から電荷を蓄積するよりも目標値への収束が早く、アンプのスルーレートを下げることも可能となるため、回路全体の消費電力も抑えることができる。また、期間（２）では、同時にスイッチ２９Ｂがオンし、先ほど黒信号を記憶していた容量２５ＢがＶｉｎｉｔに初期化される。
次に、期間（３）では白信号が容量２５Ａにサンプルホールドされ、期間（４）ではアンプ２１に白信号が入力され、容量２５ＢにはＶｉｎｉｔに初期化された状態から電荷が蓄積されていく。同時にスイッチ２９Ａがオンし、容量２５Ａを白信号からＶｉｎｉｔに初期化する。
次の期間（５）では白信号が容量２５Ｂにサンプルホールドされる。さらに次の期間（６）で黒信号が容量２５Ａに入力されるが、容量２５Ａは既に白信号の状態からＶｉｎｉｔまで電位が初期化されていることから、アンプ２１が容量２５Ａの電荷を黒レベルまで下げるために必要な時間がここでも短縮されることになる。
このようにして、サンプルホールド容量をアンプ出力の上限、下限の中間電位Ｖｉｎｉｔに一度初期化することで、アンプ２１のスルーレートを下げることが可能となり、実施例１と同様に、残像や混色の問題を解決しつつ、低消費電力化も図ることができる。 FIG. 6 shows a timing chart. First, in the period (1), a black signal is sampled and held in the capacitor 25B and output to the output V4 of the buffer 27. At this time, the capacitor 25A is initialized to Vinit via the switch 29A. This Vinit is preferably set near the intermediate value of the output amplitude of the readout circuit.
Next, in the period (2), a white signal is input to the amplifier 21 and output to the capacitor 25A through the switch 24A. At this time, since the charge is accumulated in the capacitor 25A from the state initialized to Vinit, the convergence to the target value is faster than the accumulation of the charge from the black signal state, and the slew rate of the amplifier is lowered. Therefore, the power consumption of the entire circuit can be suppressed. In the period (2), the switch 29B is turned on at the same time, and the capacitor 25B that previously stored the black signal is initialized to Vinit.
Next, the white signal is sampled and held in the capacitor 25A in the period (3), the white signal is input to the amplifier 21 in the period (4), and the charge is accumulated in the capacitor 25B from the state initialized to Vinit. . At the same time, the switch 29A is turned on to initialize the capacitor 25A from the white signal to Vinit.
In the next period (5), the white signal is sampled and held in the capacitor 25B. In the next period (6), a black signal is input to the capacitor 25A. Since the capacitor 25A has already been initialized from the white signal state to Vinit, the amplifier 21 transfers the charge of the capacitor 25A to the black level. Again, the time required to reduce the time is reduced.
In this way, by initializing the sample hold capacitor once to the upper limit and lower limit intermediate potential Vinit of the amplifier output, the slew rate of the amplifier 21 can be lowered. The power consumption can be reduced while solving the problem.

以上説明したように、本発明の実施例１、２によれば、読出し回路のセトリング時間不足に起因する混色や残像の問題を回路の動作スピードを上げることなく解決することができるため、今後のイメージセンサの多画素化においても消費電力を増やすことなく対応することができる。
また、実施例２によれば、画素信号のサンプルホールを行う度に、サンプルホールド容量を読出し回路の出力上限と下限の中間電位に初期化することにより、読み出し回路のスルーレートを遅くすることができ、低消費電力化が実現できる。 As described above, according to the first and second embodiments of the present invention, the problem of color mixture and afterimage due to insufficient settling time of the readout circuit can be solved without increasing the operation speed of the circuit. It is possible to cope with the increase in the number of pixels of the image sensor without increasing the power consumption.
According to the second embodiment, the slew rate of the readout circuit can be slowed by initializing the sample hold capacitor to an intermediate potential between the upper limit and the lower limit of the output of the readout circuit every time the pixel signal is sampled. And low power consumption can be realized.

本発明の実施例１による固体撮像装置の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the solid-state imaging device by Example 1 of this invention. 図１に示す回路の動作を示すタイミングチャートである。2 is a timing chart showing the operation of the circuit shown in FIG. 図１に示す回路の読み出し動作を説明するためのブロック図である。FIG. 2 is a block diagram for explaining a read operation of the circuit shown in FIG. 1. 図３に示す読み出し動作を説明するためのタイミングチャートである。FIG. 4 is a timing chart for explaining a read operation shown in FIG. 3. FIG. 本発明の実施例２による固体撮像装置の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the solid-state imaging device by Example 2 of this invention. 図５に示す回路の動作を示すタイミングチャートである。6 is a timing chart showing the operation of the circuit shown in FIG. 従来例１による固体撮像装置の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the solid-state imaging device by the prior art example 1. 図７に示す回路の動作を示すタイミングチャートである。8 is a timing chart showing the operation of the circuit shown in FIG. 図７に示す回路の読み出し動作を説明するためのブロック図である。FIG. 8 is a block diagram for explaining a read operation of the circuit shown in FIG. 7. 図９に示す読み出し動作を説明するためのタイミングチャートである。10 is a timing chart for explaining the read operation shown in FIG. 9. 従来例２による固体撮像装置の読み出し動作を説明するためのブロック図である。It is a block diagram for demonstrating the read-out operation | movement of the solid-state imaging device by the prior art example 2. 図９に示す読み出し動作を説明するためのタイミングチャートである。10 is a timing chart for explaining the read operation shown in FIG. 9.

符号の説明Explanation of symbols

１０……画素アレイ部、１１……画素、１２……フォトダイオード、１３……転送トランジスタ、１４……増幅トランジスタ、１５……リセットトランジスタ、１６……電流源、１７、１９、２２、２５Ａ、２５Ｂ……容量、２０、２３、２４Ａ、２４Ｂ、２６Ａ、２６Ｂ……スイッチ、２１……アンプ、２７……バッファ。 DESCRIPTION OF SYMBOLS 10 ... Pixel array part, 11 ... Pixel, 12 ... Photodiode, 13 ... Transfer transistor, 14 ... Amplification transistor, 15 ... Reset transistor, 16 ... Current source, 17, 19, 22, 25A, 25B: Capacity, 20, 23, 24A, 24B, 26A, 26B ... Switch, 21 ... Amplifier, 27 ... Buffer.

Claims

複数の画素で構成される画素アレイ部と、
前記画素アレイ部から並列に読み出した複数の画素信号を一時記憶する複数の一時記憶手段と、
前記複数の一時記憶手段を順次選択し、前記複数の画素信号を共通の伝送線に直列に出力する画素選択スイッチ手段と、
前記画素選択スイッチ手段によって直列に出力された画素信号を順次積分して出力する積分回路と、
前記積分回路の積分信号を所定の周期で順次サンプルホールドし、後段の回路に出力するサンプルホールド回路とを有し、
前記サンプルホールド回路は、前記積分回路に対して並列に設けられた複数のサンプルホールド手段と、前記積分回路の出力信号を画素信号毎に順次選択して前記複数のサンプルホールド手段に入力する入力選択スイッチ手段と、前記複数のサンプルホールド手段の出力信号を順次選択して直列信号に合成し、後段の回路に出力する出力選択スイッチ手段とを有する、
ことを特徴とする固体撮像装置。 A pixel array section composed of a plurality of pixels;
A plurality of temporary storage means for temporarily storing a plurality of pixel signals read in parallel from the pixel array unit;
Pixel selection switch means for sequentially selecting the plurality of temporary storage means and outputting the plurality of pixel signals in series to a common transmission line;
An integration circuit that sequentially integrates and outputs the pixel signals output in series by the pixel selection switch means;
A sample-and-hold circuit that sequentially samples and holds the integration signal of the integration circuit in a predetermined cycle, and outputs it to a subsequent circuit;
The sample and hold circuit includes a plurality of sample and hold means provided in parallel to the integration circuit, and an input selection for sequentially selecting an output signal of the integration circuit for each pixel signal and inputting it to the plurality of sample and hold means Switch means, and output selection switch means for sequentially selecting the output signals of the plurality of sample and hold means and synthesizing them into a serial signal and outputting them to a circuit in the subsequent stage,
A solid-state imaging device.

前記積分回路は、前記画素選択スイッチ手段によって出力された画素信号を増幅する演算増幅器と、前記演算増幅器の出力信号を蓄電する帰還容量と、前記帰還容量を放電するスイッチとを有するスイッチトキャパシタ型積分回路であることを特徴とする請求項１記載の固体撮像装置。 The integrating circuit includes a switched capacitor type integration having an operational amplifier that amplifies a pixel signal output by the pixel selection switch means, a feedback capacitor that stores an output signal of the operational amplifier, and a switch that discharges the feedback capacitor. The solid-state imaging device according to claim 1, wherein the solid-state imaging device is a circuit.

前記サンプルホールド回路は、ある画素信号を一方のサンプルホールド手段に入力する期間に、他方のサンプルホールド手段に既にホールドしていた先行する画素信号を出力し、次に他方のサンプルホールド手段に後続の画素信号を入力する期間に一方のサンプルホールド手段にホールドした画素信号を出力することを特徴とする請求項１記載の固体撮像装置。 The sample hold circuit outputs a preceding pixel signal already held in the other sample hold means during a period in which a certain pixel signal is input to one sample hold means, and then follows the other sample hold means. 2. The solid-state imaging device according to claim 1, wherein the pixel signal held by one of the sample and hold means is output during a period in which the pixel signal is input.

前記サンプルホールド回路は、前記サンプルホールド手段にホールドした画素信号を出力した後、そのサンプルホールド手段を初期化することを特徴とする請求項１記載の固体撮像装置。 2. The solid-state imaging device according to claim 1, wherein the sample hold circuit initializes the sample hold means after outputting the pixel signal held by the sample hold means.

前記画素アレイ部は複数の画素が行列状に配置され、各画素信号が行単位で前記一時記憶手段に読み出されることを特徴とする請求項１記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the pixel array unit includes a plurality of pixels arranged in a matrix and each pixel signal is read to the temporary storage unit in units of rows.

前記画素アレイ部は複数の色成分に対応して設けられ、前記サンプルホールド手段は各色成分に対応して複数並列に設けられていることを特徴とする請求項１記載の固体撮像装置。 2. The solid-state imaging device according to claim 1, wherein the pixel array section is provided corresponding to a plurality of color components, and a plurality of the sample hold means are provided in parallel corresponding to each color component.

前記入力選択スイッチは画素信号の色成分に応じて前記サンプルホールド手段を選択することを特徴とする請求項６記載の固体撮像装置。 7. The solid-state imaging device according to claim 6, wherein the input selection switch selects the sample hold means according to a color component of a pixel signal.