JP2006197008A - Radio receiving device - Google Patents
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Abstract
Description
本発明は、無線受信装置に係り、特に受信側の時刻基準を送信側から送信される時刻基準に合わせる必要がある無線受信装置に関する。 The present invention relates to a wireless reception device, and more particularly to a wireless reception device that needs to match a time reference on a reception side with a time reference transmitted from a transmission side.
一般的に、カラー動画像を圧縮・伸長する国際的に標準化された情報源符号化方式の1つとしてMoving Picture Experts Group/Moving Picture Image coding Experts Group(MPEG)が知られている。MPEGには、デジタル衛星放送やDVD-Video等の高画質の動画に適用されるMPEG2や、移動通信や携帯電話やPHS、アナログ電話回線などのネットワークでの利用を対象とした低ビットレートでの符号化を可能にする動画圧縮方式であるMPEG4などが知られている。MPEG2のストリーム・フォーマットの1つとして、BSデジタル放送、CSデジタル放送、地上波デジタル放送などのデジタル放送、デジタル通信等に適したストリーム・フォーマットであるTransport Stream(TS)に対応したMPEG-2 TSシステムが知られている。MPEG-2 TSシステムの一般的な構成は、例えば特許文献1に開示されている。MPEG-2 TSシステムでは、圧縮された映像・音声などのデータを所定数のバイトの固定長のTSパケット単位に分割した伝送フォーマットが使用される。
In general, the Moving Picture Experts Group / Moving Picture Image coding Experts Group (MPEG) is known as one of internationally standardized information source coding methods for compressing and expanding color moving images. MPEG includes MPEG2, which is applied to high-definition video such as digital satellite broadcasting and DVD-Video, and low bit rate for use in networks such as mobile communications, mobile phones, PHS, and analog telephone lines. MPEG4, which is a moving image compression method that enables encoding, is known. One of the MPEG2 stream formats is MPEG-2 TS that supports Transport Stream (TS), a stream format suitable for digital broadcasting such as BS digital broadcasting, CS digital broadcasting, terrestrial digital broadcasting, and digital communications. The system is known. A general configuration of the MPEG-2 TS system is disclosed in
デジタルテレビ放送受信に用いられている従来のMPEG-2 TSシステムでは電圧制御型の水晶発振器(VCXO)が用いられる。このVCXOは27MHzの基準クロック信号を生成する。VCXOから出力される基準クロック信号は、NTSCエンコーダ及びオーディオクロック用位相同期ループ回路に供給される。従来のオーディオクロック用位相同期ループ回路では、供給される27MHzの基準クロック信号を、オーディオ信号を再生する際にオーディオ・デジタルアナログコンバータで使用されるマスタークロック信号に変換するために、アナログ回路が用いられる。 In a conventional MPEG-2 TS system used for digital television broadcast reception, a voltage controlled crystal oscillator (VCXO) is used. This VCXO generates a 27 MHz reference clock signal. The reference clock signal output from the VCXO is supplied to the NTSC encoder and the audio clock phase locked loop circuit. In a conventional phase locked loop circuit for audio clock, an analog circuit is used to convert the supplied 27 MHz reference clock signal into a master clock signal used by an audio / digital / analog converter when reproducing the audio signal. It is done.
オーディオ・デジタルアナログコンバータで使用されるマスタークロック信号は、仕様によって異なるが、サンプリング周波数の256倍、あるいは384倍の周波数を持つ。例えば、サンプリング周波数が一般的な48kHzの場合、マスタークロック信号がサンプリング周波数の256倍の周波数を持つとすると、マスタークロック信号の周波数は12.288MHzである。オーディオ・デジタルアナログコンバータで使用されるマスタークロック信号の周波数精度は、一般的には±5%程度である。また、NTSCエンコーダで使用される27MHzの基準クロック信号の周波数精度は、NTSCエンコーダの仕様によって異なるが、約±5%程度である。このように、従来のMPEG-2 TSシステムで用いられるクロック信号には高い周波数精度が要求される。 The master clock signal used in audio / digital / analog converters has a frequency that is 256 or 384 times the sampling frequency, depending on the specifications. For example, when the sampling frequency is a general 48 kHz, if the master clock signal has a frequency 256 times the sampling frequency, the frequency of the master clock signal is 12.288 MHz. The frequency accuracy of the master clock signal used in the audio / digital analog converter is generally about ± 5%. The frequency accuracy of the 27 MHz reference clock signal used in the NTSC encoder is about ± 5%, although it depends on the NTSC encoder specifications. Thus, the clock signal used in the conventional MPEG-2 TS system is required to have high frequency accuracy.
ところで、近年、モバイル機器向けにデジタルテレビ放送が計画されている。このデジタルテレビ放送を受信するモバイル端末では、再生されたビデオ信号がNTSC規格に変換されることなく、そのまま表示装置に供給され、画像表示させることができる。従って、NTSCエンコーダは不要となり、NTSCエンコーダに供給する精度の高い27MHzの基準クロック信号も不要となる。一方、オーディオ・デジタルアナログコンバータに供給されるマスタークロック信号には、依然として高い周波数精度が要求される。しかし、オーディオマスタークロック信号と27MHzの基準クロック信号との同期がとれていないと、オーディオ・デジタルアナログコンバータでデータの取りこぼしが発生する。 By the way, in recent years, digital television broadcasting for mobile devices is planned. In a mobile terminal that receives this digital television broadcast, the reproduced video signal is supplied to the display device as it is without being converted to the NTSC standard, and an image can be displayed. Therefore, an NTSC encoder is not required, and a highly accurate 27 MHz reference clock signal supplied to the NTSC encoder is also unnecessary. On the other hand, the master clock signal supplied to the audio / digital analog converter still requires high frequency accuracy. However, if the audio master clock signal and the 27 MHz reference clock signal are not synchronized, data loss occurs in the audio / digital analog converter.
上述したようにモバイル向けデジタルテレビ放送受信端末は、周波数精度の高い27MHzの基準クロック信号生成用のVCXOを省略してコストダウンできる。しかし、VCXOを省略すると、オーディオマスタークロック信号の周波数精度が落ちて音の乱れなどの音質低下が発生し、かつオーディオマスタークロック信号と27MHzの基準クロック信号との同期が取れずにオーディオ・デジタルアナログコンバータでデータの取りこぼしが発生する。
本発明は、基準クロック信号生成用の電圧制御型水晶発振器を不要にして製造コストを低下させることができるとともに、時刻基準を送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号が生成できる無線受信装置を提供する。 The present invention eliminates the need for a voltage-controlled crystal oscillator for generating a reference clock signal, thereby reducing the manufacturing cost, and provides a clock signal with high frequency accuracy that matches the time reference transmitted from the transmission side. Provided is a wireless reception device that can be generated.
本発明の無線受信装置は、オーディオ/ビデオデータ及び時刻データを含むビットストリーム信号を受信すると共に基準クロック信号が供給され、受信信号を解析してビットストリーム中のオーディオ/ビデオデータ及び時刻データを検出して出力するとともに時刻データに基づいて基準クロック制御データを出力するビットストリーム解析回路と、システムクロック信号及び前記ビットストリーム解析回路から出力される基準クロック制御データを受け、前記基準クロック信号を生成して前記ビットストリーム解析回路に供給する第1のデジタル位相同期ループ回路を具備している。 The wireless receiver of the present invention receives a bit stream signal including audio / video data and time data and is supplied with a reference clock signal, and analyzes the received signal to detect audio / video data and time data in the bit stream. A bit stream analysis circuit that outputs reference clock control data based on time data and a system clock signal and reference clock control data output from the bit stream analysis circuit, and generates the reference clock signal. And a first digital phase-locked loop circuit that supplies the bitstream analyzing circuit.
本発明の無線受信装置によれば、基準クロック信号生成用の電圧制御型水晶発振器を不要にして製造コストを下げることができるとともに、送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号を生成し、映像及び音声を適切に復元することができる。 According to the wireless receiver of the present invention, a voltage-controlled crystal oscillator for generating a reference clock signal can be eliminated, the manufacturing cost can be reduced, and a clock with high frequency accuracy matched to a time reference transmitted from the transmission side. Signals can be generated and video and audio can be properly restored.
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this description, common parts are denoted by common reference numerals throughout the drawings.
<第1の実施形態>
図1は、本発明の無線受信装置の第1の実施形態に係るモバイル端末用のデジタル放送受信装置を概略的に示すブロック図である。
<First Embodiment>
FIG. 1 is a block diagram schematically showing a digital broadcast receiver for a mobile terminal according to a first embodiment of a wireless receiver of the present invention.
図1に示すデジタル放送受信装置は、ビットストリーム解析回路(Bitstream解析回路)10、基準クロックデジタル位相同期ループ回路(基準クロックDPLL)20、基準時刻生成回路30、オーディオ信号再生時に基準クロック信号として使用されるオーディオマスタークロック信号を生成するオーディオクロックデジタル位相同期ループ回路(オーディオCLK DPLL)40、ビデオ信号再生時に基準クロック信号として使用されるビデオマスタークロック信号を生成するビデオクロックデジタル位相同期ループ回路(ビデオCLK DPLL)50、オーディオ/ビデオデコーダ回路(A/Vデコーダ回路)60、表示装置70、及び音声出力装置80を含む。
The digital broadcast receiver shown in FIG. 1 uses a bitstream analysis circuit (Bitstream analysis circuit) 10, a reference clock digital phase-locked loop circuit (reference clock DPLL) 20, a reference
ビットストリーム解析回路10は、デジタル放送信号に含まれるMPEG2 TS Bitstreamを受信し、MPEG2 TS Bitstreamを解析してBitstream中のオーディオ/ビデオ(A/V)データ及びPCR(時刻)データを検出して出力するとともに検出されたPCRデータに基づいて基準クロックDPLL20の動作を制御する。
The
基準クロックDPLL20は、システムクロック信号SCLKを受けて、例えば27MHzの基準クロック信号RCLKを生成する。なお、基準クロック信号RCLKの周波数は必ずしも27MHzでなくてもよい。
The
基準時刻生成回路30は、基準クロックDPLL20で生成される基準クロック信号RCLKをカウントし、基準クロック信号に同期した基準時刻信号RTSを一定間隔毎に、例えば1ms毎に生成する。
The reference
システムクロック信号SCLK及び基準時刻生成回路30で生成された基準時刻信号RTSはオーディオCLK DPLL40に供給される。オーディオCLK DPLL40は、基準時刻信号RTSに同期して、オーディオDACでオーディオ信号を再生する時に基準クロック信号として使用されるオーディオマスタークロック信号A-CLKを生成する。
The system clock signal SCLK and the reference time signal RTS generated by the reference
システムクロック信号SCLK及び基準時刻生成回路30で生成される基準時刻信号RTSはビデオCLK DPLL50にも供給される。ビデオCLK DPLL50は、基準時刻信号RTSに同期して、ビデオ信号を再生する時に基準クロック信号として使用されるビデオマスタークロック信号V-CLKを生成する。ビデオマスタークロック信号V-CLKは、オーディオマスタークロック信号A-CLKとともにA/Vデコーダ回路60に供給される。A/Vデコーダ回路60には、ビットストリーム解析回路10から出力されるA/Vデータが供給される。A/Vデコーダ回路60は、A/Vデータをデコードし、オーディオマスタークロック信号A-CLK及びビデオマスタークロック信号V-CLKに同期してオーディオ信号及びビデオ信号を再生し、出力する。ビデオ信号は、NTSC規格に変換されることなく、そのまま表示装置70に供給され、映像表示がなされる。オーディオ信号は、オーディオ信号再生用のオーディオ・デジタルアナログコンバータ(オーディオDAC)、増幅回路、スピーカーなどを含む音声出力装置80に供給され、音声出力に変換される。なお、A/Vデコーダ回路60は、MPEG2に対応するものだけでなく、MPEG4に対応するものなどを用いることもできる。
The system clock signal SCLK and the reference time signal RTS generated by the reference
音声出力装置80内のオーディオDACで使用されるオーディオマスタークロック信号A-CLKは、仕様によって異なるが、サンプリング周波数の256倍、あるいは384倍などの周波数を持つ。例えばサンプリング周波数が48kHzであり、オーディオマスタークロック信号A-CLKの周波数がサンプリング周波数の256倍である場合、オーディオマスタークロック信号A-CLKの周波数は12.288MHzである。オーディオDACで必要とするオーディオマスタークロック信号A-CLKは高い周波数精度が要求され、一般的には±5%程度である。
The audio master clock signal A-CLK used by the audio DAC in the
図2は、図1中のビットストリーム解析回路10の一構成例を示すブロック図である。
FIG. 2 is a block diagram illustrating a configuration example of the bit
ビットストリーム解析回路10は、PCRカウンタ11、ビットストリーム解析部(Bitstream解析部)12、PCR比較部13、及びDPLL調整部14を含む。
The bit
PCRカウンタ11は、図1中の基準クロックDPLL20から供給される27MHzの基準クロック信号RCLKをカウントする。ビットストリーム解析部12は、MPEG-2 TS Bitstreamを解析し、Bitstream 中のA/Vデータ及びPCRデータの値を検出する。PCR比較部13は、Bitstream中のPCRデータの値(PCR値)とPCRカウンタ11の値(PCRカウンタ値)とを比較する。DPLL調整部14は、PCR比較部13の比較出力に基づいて、PCRカウンタ11の値がBitstream中のPCRデータの値からずれないように図1中の基準クロックDPLL20で生成される基準クロック信号RCLKの周波数を制御するための制御データを出力する。Bitstream中のPCR値がPCRカウンタ値よりも大きければ、基準クロックDPLL20で生成される27MHzの周波数を上げるように基準クロックDPLL20に供給される制御データを制御する。これに対して、Bitstream中のPCR値がPCRカウンタ値よりも小さければ、基準クロックDPLL20で生成される27MHzの周波数を下げるように基準クロックDPLL20に供給される制御データを制御する。
The
図3は、図1中の基準クロックDPLL20の一構成例を示すブロック図である。基準クロックDPLL20は、n分周回路21、(n+1)分周回路22、分周比設定レジスタ23、混合比率設定レジスタ24、及び混合回路25を含む。
FIG. 3 is a block diagram showing a configuration example of the
n分周回路21は、システムクロック信号SCLKをn(nは正の任意の整数)分周する。(n+1)分周回路22は、システムクロック信号SCLKを(n+1)分周する。分周比設定レジスタ23は、チップの内部もしくはチップ外部から供給される分周比を設定するためのデータを格納する。分周比設定レジスタ23のデータに応じて、n分周回路21及び(n+1)分周回路22の分周比がそれぞれ設定される。混合比率設定レジスタ24は、図1中のビットストリーム解析回路10からの制御データを、n分周回路22の出力クロック信号と(n+1)分周回路22の出力クロック信号との混合比率を設定するためのデータとして格納する。混合回路25は、混合比率設定レジスタ24のデータに応じた混合比率でn分周回路21の出力クロック信号と(n+1)分周回路22の出力クロック信号とを混合して出力する。
The
図4は、図3の基準クロックDPLL20の動作例を示すタイミング図である。ここでは、一例として、150MHzのシステムクロック信号SCLKから27MHzの基準クロック信号RCLKを生成する動作例を示す。この場合には、150MHzのシステムクロック信号SCLKを5.555…分周する必要があり、150MHzのシステムクロック信号SCLKを5分周した信号と、6分周した信号とを混合回路25で適切に混合することによって、27MHzに近い周波数の基準クロック信号RCLKが生成できる。例えば、150MHzのシステムクロック信号SCLKを5分周した信号を15回、150MHzのシステムクロック信号SCLKを6分周した信号を12回の割合で混合すれば、混合回路25で27MHzの基準クロック信号RCLKが生成できる。但し、このように5分周と6分周の2つの分周出力を混合するので、混合回路25の出力クロック信号は、VCXOを用いた場合の基準クロック信号に比較するとジッターが大きくなる。しかし、本デジタル放送受信装置では、混合回路25の出力クロック信号がそのままオーディオ/ビデオマスタークロック信号として使用されないので問題とはならない。
FIG. 4 is a timing chart showing an operation example of the
図5は、図1中の基準時刻生成回路30の一構成例を示すブロック図である。基準時刻生成回路30は、設定値保持レジスタ31、同期化回路32、カウンタ33、及び一致検出回路34を含む。
FIG. 5 is a block diagram illustrating a configuration example of the reference
設定値保持レジスタ31は、図1中の基準クロックDPLL20から供給される基準クロック信号RCLKの周波数データを格納する。同期化回路32は、基準クロックDPLL20で生成された基準クロック信号RCLKをシステムクロック信号SCLKで同期化する。カウンタ33は、同期化回路32で同期化された基準クロック信号RCLKをアップカウントする。一致検出回路34は、カウンタ33のカウント値が設定値保持レジスタ31のデータと一致した時にパルス信号を発生して基準時刻信号RTSを生成する。
The set
図6は、図5の基準時刻生成回路30の基準時刻生成動作の一例を示すタイミング図である。図1中の基準クロックDPLL20で生成される27MHzの基準クロック信号RCLKがシステムクロック信号SCLKで同期化され、同期化されたクロック信号の立ち上がりエッジが27000回カウントされる毎にパルス状の基準時刻信号RTSが生成される。このようにして、27MHzの基準クロック信号RCLKに同期した基準時刻信号RTSが1ms毎に生成される。さらに、この1ms毎に生成された基準時刻信号RTSが1000回カウントされて、1s毎に基準時刻信号RTSを生成される。
FIG. 6 is a timing chart showing an example of the reference time generation operation of the reference
図7は、図1中のオーディオCLK DPLL40の一構成例を示すブロック図である。オーディオCLK DPLL40は、図3に示した基準クロックDPLL20と類似した構成を有し、m分周回路41、(m+1)分周回路42、分周比設定レジスタ43、混合比率設定レジスタ44、混合回路45、カウンタ46、ターゲット周波数レジスタ47、及び混合比率制御回路48を含む。
FIG. 7 is a block diagram showing a configuration example of the
m分周回路41は、システムクロック信号SCLKをm(mは任意の正の整数)分周する。(m+1)分周回路42は、システムクロック信号SCLKを(m+1)分周する。分周比設定レジスタ43は、チップの内部もしくはチップ外部から供給される分周比を設定するためのデータを格納する。分周比設定レジスタ43のデータに応じて、m分周回路31及び(m+1)分周回路42の分周比がそれぞれ設定される。混合比率設定レジスタ44は、チップの内部もしくはチップ外部から供給され、m分周回路41の出力クロック信号と(m+1)分周回路42の出力クロック信号の混合比率を設定するための初期データを格納する。混合回路45は、分周比率設定レジスタ54のデータに応じた混合比率で、m分周回路41の出力クロック信号と(m+1)分周回路42の出力クロック信号とを混合してオーディオマスタークロック信号A-CLKを生成する。カウンタ46は、混合回路45で生成されたオーディオマスタークロック信号A-CLKをカウントする。ターゲット周波数レジスタ47は、チップの内部もしくはチップ外部から供給され、所望のターゲット周波数を指定する制御データを格納する。混合比率制御回路48は、図1中の基準時刻生成回路30で生成された基準時刻信号RTSの一定の間隔内におけるカウンタ46のカウント値をターゲット周波数レジスタ47のデータと比較して、混合回路45の出力クロック信号が正確な周波数となっているか否かを検出し、この検出結果に応じて混合比率設定レジスタ44のデータを更新する。
The
即ち、基準時刻、例えば1msあるいは1s毎に、カウンタ46のカウント値が混合比率制御回路48で、ターゲット周波数レジスタ47のデータと比較されることによって、混合回路45の出力クロック信号が正確な周波数となっているか否かが検出される。そして、この検出結果に応じて混合比率設定レジスタ44のデータが更新され、この更新された新たなデータに応じて混合回路45における混合比率が制御される。
That is, the count value of the
図7のオーディオCLK DPLL40で、システムクロック信号SCLKを受けて例えば12.288MHzのオーディオマスタークロック信号A-CLKを生成させる場合、基準時刻信号RTSの周期が1sであれば、ターゲット周波数レジスタ47には「12288000」の値のデータが格納される。そして、基準時刻信号RTSの1周期(本例では1s)の期間内にカウンタ46のカウント値が「12288000」よりも少なければ、混合比率設定レジスタ44のデータが変更され、出力クロック信号すなわちオーディオマスタークロック信号A-CLKの周波数が上昇するように混合回路45が制御される。これに対して、カウンタ46のカウント値が「12288000」を越えていれば、出力クロック信号の周波数が下がるように混合回路45が制御される。
When the
なお、図1中のビデオCLK DPLL50も、上記したオーディオCLK DPLL40と同様の構成を有する。即ち、ビデオCLK DPLL50において、システムクロック信号SCLKを受けて27MHzのビデオマスタークロック信号V-CLKを生成させる場合、基準時刻信号RTSの周期が1sであれば、ターゲット周波数レジスタには「27000000」の値のデータが格納される。そして、基準時刻信号RTSの1周期(本例では1s)の期間内に混合回路の出力クロック信号がカウンタでカウントされ、カウント値が「27000000」よりも少なければ、混合比率設定レジスタのデータが変更され、出力クロック信号すなわちビデオマスタークロック信号V-CLKの周波数が上昇するように混合回路が制御される。これに対して、カウント値が「27000000」を越えていれば、出力クロック信号の周波数が下がるように混合回路45が制御される。
Note that the
上述したように、Bitstream中のPCR値に同期した基準クロック信号が生成され、この基準クロック信号に同期した基準時刻信号RTSが生成され、さらに、この基準時刻信号RTSに同期したオーディオマスタークロック信号A-CLK及びビデオマスタークロック信号V-CLKが生成されるので、システムの全体を同期させることができる。 As described above, a reference clock signal synchronized with the PCR value in Bitstream is generated, a reference time signal RTS synchronized with this reference clock signal is generated, and an audio master clock signal A synchronized with this reference time signal RTS. Since -CLK and video master clock signal V-CLK are generated, the entire system can be synchronized.
従って、従来で必要とされた周波数精度の高いVCXOが省略でき、コストダウンが図れる。また、オーディオマスタークロック信号A-CLKと27MHzの基準クロック信号RCLKとの同期がとれているので、オーディオDACでデータの取りこぼしが発生することがなく、音の乱れなどの音質の低下が発生することもない。 Therefore, the VCXO with high frequency accuracy required in the past can be omitted, and the cost can be reduced. In addition, since the audio master clock signal A-CLK and the 27 MHz reference clock signal RCLK are synchronized, there is no loss of data in the audio DAC, and sound quality deterioration such as sound disturbance occurs. Nor.
なお、上述した第1の実施形態のデジタル放送受信装置は、ハードウェアを用いて実現されるのみだけでなく、ソフトウェアを用いて実現してもよい。ソフトウェアを用いる場合には、プロセッサ及び制御プログラムを格納したメモリを搭載する1個の半導体チップ上に主要な回路を構成することができる。特に、図1中のビットストリーム解析回路10の機能は、主にプロセッサにより構成される。
Note that the digital broadcast receiving apparatus according to the first embodiment described above may be realized not only using hardware but also using software. When software is used, a main circuit can be configured on one semiconductor chip on which a processor and a memory storing a control program are mounted. In particular, the function of the
<第2の実施形態>
前述した第1の実施形態のデジタル放送受信装置では、基準クロック信号RCLKに対してオーディオ信号の同期が外れた場合には音飛びやノイズとなって現れる。この音飛びやノイズは人間に分かり易い。そのためにオーディオCLK DPLL40を基準時刻信号RTSに同期させている。これに対して、毎秒30フレームあるいは60フレームで出力されるビデオ信号の場合には、1フレーム分がスキップされても、使用者が殆んど気付かないので問題とならない場合が多い。そこで、第2の実施形態のデジタル放送受信装置では、基準時刻信号RTSに同期させないでビデオマスタークロック信号V-CLKを生成させるようにしている。
<Second Embodiment>
In the above-described digital broadcast receiving apparatus according to the first embodiment, when the audio signal is out of synchronization with the reference clock signal RCLK, it appears as skipping sound or noise. This sound skip and noise are easy for humans to understand. For this purpose, the
図8は、本発明の第2の実施形態に係るデジタル放送受信装置の一例を概略的に示すブロック図である。上述したように、図8に示すデジタル放送受信装置は、図1に示したものと比べて、ビデオCLK DPLL90にクロック信号としてシステムクロック信号SCLKのみが供給される点が相違しており、その他は同じであるので図1中と同一部分には同一符号を付している。
FIG. 8 is a block diagram schematically showing an example of a digital broadcast receiving apparatus according to the second embodiment of the present invention. As described above, the digital broadcast receiving apparatus shown in FIG. 8 is different from that shown in FIG. 1 in that only the system clock signal SCLK is supplied to the
図9は、図8中のビデオCLK DPLL90の一構成例を示すブロック図である。このビデオCLK DPLL90は、m分周回路91、(m+1)分周回路92、分周比設定レジスタ93、混合比率設定レジスタ94、及び混合回路95を含む。
FIG. 9 is a block diagram showing a configuration example of the
m分周回路91は、システムクロック信号SCLKをm(mは任意の正の整数)分周する。(m+1)分周回路92は、システムクロック信号SCLKを(m+1)分周する。分周比設定レジスタ93は、チップの内部もしくはチップ外部から供給される分周比を設定するためのデータを格納する。分周比設定レジスタ93のデータに応じて、m分周回路91及び(m+1)分周回路92の分周比がそれぞれ設定される。混合比率設定レジスタ94は、チップの内部もしくはチップ外部から供給され、m分周回路91の出力クロック信号と(m+1)分周回路92の出力クロック信号の混合比率を設定するための初期データを格納する。混合回路95は、混合比率設定レジスタ94のデータに応じた混合比率で、m分周回路91の出力クロック信号と(m+1)分周回路92の出力クロック信号とを混合してビデオマスタークロック信号V-CLKを生成する。
The
即ち、図9に示すビデオCLK DPLL90は図3に示す基準クロックDPLL20と同様の構成を有し、ビデオCLK DPLL90の動作は基準クロックDPLL20の動作と同様に行われる。
That is, the
このような構成によれば、図7に示されるオーディオCLK DPLL40に設けられているカウンタ46、ターゲット周波数レジスタ47及び分周比率制御回路48からなるフィードバック制御系を省略することができる。この結果、回路構成が簡略化され、さらなるコストの削減が実現でき、モバイル端末などの移動用電子機器に使用される半導体チップ上に形成するのに適している。
According to such a configuration, the feedback control system including the
なお、上記各実施形態において、基準クロック信号の周波数は27MHzに限定されるものではない。システムとして基準クロック信号の周波数精度をどの程度求めるかによって、基準クロック信号の周波数が異なるシステムが構築できる。例えば27MHzの300分の1の90kMHzの周波数を持つ信号を基準クロック信号として用いてもよい。この場合、ビットストリーム解析回路内のPCRカウンタは90kHzの信号をカウントし、それに合わせてシステム全体が変更される。また、基準時刻生成回路においても、90kHzの基準クロック信号から1msあるいは1sの周期を持つ基準時刻信号RTSを生成するために必要な回路変更がなされる。同様に、基準時刻信号RTSの周期も1msあるいは1sに限定されるものではなく、任意の周期を持つように設定できる。この場合も、基準時刻信号の周期に応じてシステムを構築すればよい。 In each of the above embodiments, the frequency of the reference clock signal is not limited to 27 MHz. It is possible to construct a system in which the frequency of the reference clock signal differs depending on how much the frequency accuracy of the reference clock signal is obtained as a system. For example, a signal having a frequency of 90 kHz that is 1/300 of 27 MHz may be used as the reference clock signal. In this case, the PCR counter in the bitstream analysis circuit counts a 90 kHz signal, and the entire system is changed accordingly. In the reference time generation circuit, a circuit change necessary for generating a reference time signal RTS having a period of 1 ms or 1 s from a 90 kHz reference clock signal is made. Similarly, the cycle of the reference time signal RTS is not limited to 1 ms or 1 s but can be set to have an arbitrary cycle. In this case as well, a system may be constructed according to the period of the reference time signal.
本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形できる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。 The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention when it is practiced. Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be obtained as an invention.
10…ビットストリーム解析回路、20…基準クロックデジタル位相同期ループ回路、30…基準時刻生成回路、40…オーディオクロックデジタル位相同期ループ回路、50,90…ビデオクロックデジタル位相同期ループ回路、60…オーディオ/ビデオデコーダ回路、70…表示装置、80…音声出力装置。
DESCRIPTION OF
Claims (6)
システムクロック信号及び前記ビットストリーム解析回路から出力される基準クロック制御データを受け、前記基準クロック信号を生成して前記ビットストリーム解析回路に供給する第1のデジタル位相同期ループ回路
を具備することを特徴とする無線受信装置。 A bitstream signal including audio / video data and time data is received and a reference clock signal is supplied, and the received signal is analyzed to detect and output audio / video data and time data in the bitstream and to time data A bitstream analysis circuit that outputs reference clock control data based on the
A first digital phase-locked loop circuit that receives a system clock signal and reference clock control data output from the bitstream analysis circuit, generates the reference clock signal, and supplies the reference clock signal to the bitstream analysis circuit; A wireless receiver.
前記システムクロック信号をn(nは任意の正の整数)分周する第1の分周回路と、
前記システムクロック信号を(n+1)分周する第2の分周回路と、
前記第1、第2の分周回路の分周比を設定するデータを格納する第1のレジスタと、
前記第1、第2の分周回路の出力クロック信号の混合比率を設定するデータを格納する第2のレジスタと、
前記第2のレジスタのデータに応じた混合比率で前記第1、第2の分周回路の出力クロック信号を混合して出力する混合回路
を具備することを特徴とする請求項1記載の無線受信装置。 The first digital phase-locked loop circuit is
A first frequency divider that divides the system clock signal by n (n is an arbitrary positive integer);
A second frequency divider that divides the system clock signal by (n + 1);
A first register for storing data for setting a frequency dividing ratio of the first and second frequency dividing circuits;
A second register for storing data for setting a mixing ratio of output clock signals of the first and second frequency dividers;
2. The radio reception according to claim 1, further comprising: a mixing circuit that mixes and outputs the output clock signals of the first and second frequency dividing circuits at a mixing ratio according to data of the second register. apparatus.
前記システムクロック信号及び前記基準時刻生成回路から出力される基準時刻信号が入力され、前記基準時刻信号に同期して、オーディオ信号再生時に使用されるオーディオマスタークロック信号を生成する第2のデジタル位相同期ループ回路と、
前記システムクロック信号が入力され、ビデオ信号再生時に使用されるビデオマスタークロック信号を生成する第3のデジタル位相同期ループ回路と、
前記ビットストリーム解析回路から出力されるオーディオ/ビデオデータをデコードし、前記オーディオマスタークロック信号及びビデオマスタークロック信号に同期してオーディオ信号及びビデオ信号を再生し出力するオーディオ/ビデオデコーダ
をさらに具備することを特徴とする請求項1記載の無線受信装置。 A reference time generation circuit that receives and counts the reference clock signal generated by the first digital phase-locked loop circuit, and generates a reference time signal synchronized with the reference clock signal at regular intervals;
Second digital phase synchronization that receives the system clock signal and the reference time signal output from the reference time generation circuit, and generates an audio master clock signal that is used when reproducing an audio signal in synchronization with the reference time signal A loop circuit;
A third digital phase-locked loop circuit that receives the system clock signal and generates a video master clock signal that is used when reproducing the video signal;
An audio / video decoder that decodes the audio / video data output from the bitstream analysis circuit, reproduces and outputs the audio signal and the video signal in synchronization with the audio master clock signal and the video master clock signal, and The wireless receiver according to claim 1.
前記システムクロック信号をm(mは任意の正の整数)分周する第1の分周回路と、
前記システムクロック信号を(m+1)分周する第2の分周回路と、
前記第1、第2の分周回路の分周値を設定するデータを格納する第1のレジスタと、
前記第1、第2の分周回路の出力クロック信号の混合比率を設定するデータを格納する第2のレジスタと、
前記第2のレジスタのデータに応じた混合比率で前記第1、第2の分周回路の出力クロック信号を混合して出力する混合回路と、
前記混合回路の出力クロック信号をカウントするカウンタと、
ターゲット周波数を指定する制御データを格納する第3のレジスタと、
前記基準時刻生成回路から出力される基準時刻信号の一定の間隔内における前記カウンタのカウント値を前記第3のレジスタのデータと比較して、前記混合回路の出力クロック信号が正確な周波数となっているか否かを検出し、この検出結果に応じて前記第2のレジスタのデータを更新する混合比率制御回路
を具備することを特徴とする請求項3記載の無線受信装置。 One or both of the second and third digital phase locked loop circuits are
A first frequency divider that divides the system clock signal by m (m is an arbitrary positive integer);
A second frequency divider that divides the system clock signal by (m + 1);
A first register for storing data for setting a frequency dividing value of the first and second frequency dividing circuits;
A second register for storing data for setting a mixing ratio of output clock signals of the first and second frequency dividers;
A mixing circuit for mixing and outputting the output clock signals of the first and second frequency dividing circuits at a mixing ratio according to the data of the second register;
A counter that counts the output clock signal of the mixing circuit;
A third register for storing control data for specifying a target frequency;
The count value of the counter is compared with the data of the third register within a certain interval of the reference time signal output from the reference time generation circuit, and the output clock signal of the mixing circuit has an accurate frequency. The wireless receiver according to claim 3, further comprising: a mixing ratio control circuit that detects whether or not the data is present and updates data in the second register according to the detection result.
前記システムクロック信号をn(nは任意の正の整数)する第1の分周回路と、
前記システムクロック信号を(n+1)分周する第2の分周回路と、
前記第1、第2の分周回路の分周比を設定するデータを格納する第1のレジスタと、
前記第1、第2の分周回路の出力クロック信号の混合比率を設定するデータを格納する第2のレジスタと、
前記第2のレジスタのデータに応じた混合比率で前記第1、第2の分周回路の出力クロック信号を混合して出力する混合回路
を具備することを特徴とする請求項3記載の無線受信装置。 The third digital phase-locked loop circuit is
A first frequency dividing circuit for n (n is an arbitrary positive integer) the system clock signal;
A second frequency divider that divides the system clock signal by (n + 1);
A first register for storing data for setting a frequency dividing ratio of the first and second frequency dividing circuits;
A second register for storing data for setting a mixing ratio of output clock signals of the first and second frequency dividers;
4. The wireless reception according to claim 3, further comprising: a mixing circuit that mixes and outputs the output clock signals of the first and second frequency dividing circuits at a mixing ratio according to the data of the second register. apparatus.
前記第1のデジタル位相同期ループ回路で生成された基準クロック信号の周波数データを格納するレジスタと、
前記第1のデジタル位相同期ループ回路で生成された基準クロック信号をシステムクロック信号で同期化する同期化回路と、
前記同期化回路で同期化された基準クロック信号をカウントアップするカウンタと、
前記カウンタのカウント値が前記レジスタのデータと一致した時にパルス信号を発生する一致検出回路
を具備することを特徴とする請求項3記載の無線受信装置。 The reference time generation circuit
A register for storing frequency data of a reference clock signal generated by the first digital phase-locked loop circuit;
A synchronization circuit for synchronizing a reference clock signal generated by the first digital phase-locked loop circuit with a system clock signal;
A counter that counts up the reference clock signal synchronized by the synchronization circuit;
The wireless receiver according to claim 3, further comprising: a coincidence detection circuit that generates a pulse signal when a count value of the counter coincides with data in the register.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008177678A (en) * | 2007-01-16 | 2008-07-31 | Toshiba Corp | Clock generator and method thereof |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009130506A (en) * | 2007-11-21 | 2009-06-11 | Panasonic Corp | Audio synchronizer for digital television broadcast |
US8503596B2 (en) * | 2008-10-02 | 2013-08-06 | Aliphcom | Wireless clock regeneration and synchronization |
JP2010271091A (en) | 2009-05-20 | 2010-12-02 | Seiko Epson Corp | Frequency measuring device |
JP5440999B2 (en) | 2009-05-22 | 2014-03-12 | セイコーエプソン株式会社 | Frequency measuring device |
JP5517033B2 (en) | 2009-05-22 | 2014-06-11 | セイコーエプソン株式会社 | Frequency measuring device |
JP5582447B2 (en) | 2009-08-27 | 2014-09-03 | セイコーエプソン株式会社 | Electric circuit, sensor system including the electric circuit, and sensor device including the electric circuit |
JP5815918B2 (en) | 2009-10-06 | 2015-11-17 | セイコーエプソン株式会社 | Frequency measuring method, frequency measuring apparatus, and apparatus provided with frequency measuring apparatus |
JP5876975B2 (en) * | 2009-10-08 | 2016-03-02 | セイコーエプソン株式会社 | Frequency measuring device and method of generating shift frequency division signal in frequency measuring device |
US8483856B2 (en) * | 2010-05-19 | 2013-07-09 | Texas Instruments Incorporated | System and method for correcting phase noise in digital-to-analog converter or analog-to-digital converter |
JP5883558B2 (en) | 2010-08-31 | 2016-03-15 | セイコーエプソン株式会社 | Frequency measuring device and electronic device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07250051A (en) * | 1994-03-10 | 1995-09-26 | Fujitsu Ltd | Digital pll circuit for extraction of average frequency |
JP2002009747A (en) * | 2000-06-21 | 2002-01-11 | Matsushita Electric Ind Co Ltd | Reference clock control apparatus |
JP2003249922A (en) * | 2002-02-26 | 2003-09-05 | Sony Corp | Data receiver, method for processing received data and computer program |
JP2004128870A (en) * | 2002-10-02 | 2004-04-22 | Canon Inc | Image decoding and outputting device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10206570A (en) | 1997-01-24 | 1998-08-07 | Central Res Inst Of Electric Power Ind | Time synchronizing system |
JP3803843B2 (en) * | 1997-09-09 | 2006-08-02 | 株式会社日立製作所 | Digital signal recording apparatus, recording / reproducing apparatus, and receiving / recording / reproducing apparatus |
DE60038533T2 (en) * | 1999-09-21 | 2009-07-02 | Nxp B.V. | STROKE RECOVERY |
EP1300956A1 (en) * | 2001-10-02 | 2003-04-09 | Matsushita Electric Industrial Co., Ltd. | Receiving apparatus |
JP3773873B2 (en) * | 2002-05-24 | 2006-05-10 | 三洋電機株式会社 | Broadcast receiver |
JP4062504B2 (en) * | 2002-09-09 | 2008-03-19 | ソニー株式会社 | Synchronization method, communication system, and data receiving apparatus |
US8189730B2 (en) * | 2002-09-30 | 2012-05-29 | Ati Technologies Ulc | Method and apparatus for system time clock recovery |
KR100619034B1 (en) * | 2004-06-19 | 2006-08-31 | 삼성전자주식회사 | Data synchronization method in digital multimedia data receiver and apparatus therefor |
-
2005
- 2005-01-11 JP JP2005004239A patent/JP4643276B2/en not_active Expired - Fee Related
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-
2007
- 2007-07-10 US US11/775,252 patent/US8295365B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07250051A (en) * | 1994-03-10 | 1995-09-26 | Fujitsu Ltd | Digital pll circuit for extraction of average frequency |
JP2002009747A (en) * | 2000-06-21 | 2002-01-11 | Matsushita Electric Ind Co Ltd | Reference clock control apparatus |
JP2003249922A (en) * | 2002-02-26 | 2003-09-05 | Sony Corp | Data receiver, method for processing received data and computer program |
JP2004128870A (en) * | 2002-10-02 | 2004-04-22 | Canon Inc | Image decoding and outputting device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008177678A (en) * | 2007-01-16 | 2008-07-31 | Toshiba Corp | Clock generator and method thereof |
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Publication number | Publication date |
---|---|
WO2006075418A1 (en) | 2006-07-20 |
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