JP2006196789A - Junction field effect transistor, manufacturing method thereof, and solid-state imaging element - Google Patents

Junction field effect transistor, manufacturing method thereof, and solid-state imaging element Download PDF

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忠男 磯貝
Tei Narui
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a junction field effect transistor whose gate breakdown strength is high, with less variation in element characteristics. <P>SOLUTION: An n<SP>++</SP>source region 3 and drain region 4 are provided with a p<SP>+</SP>gate region 2 in-between. An n-type channel region 5 is provided under the gate region 2. A p-type back gate region is provided under the channel region 5 and is electrically connected to the gate region 2. The channel region 5 comprises an n-type first channel region 5a on the side of the source region 3, a third channel region 5c on the side of the drain region 4, and a second channel region 5b between the first and third channel regions 5a and 5c. The impurity concentration n1 of the first channel region 5a is substantially identical with impurity concentration n3 of the start channel region 5c, and is higher than the impurity concentration n2 of the second channel region 5b. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、接合型電界効果トランジスタ及びその製造方法、並びに、この接合型電界効果トランジスタを用いた固体撮像素子に関するものである。   The present invention relates to a junction field effect transistor, a method for manufacturing the same, and a solid-state imaging device using the junction field effect transistor.

接合型電界効果トランジスタは、バイポーラトランジスタと比べてゲートの入力インピーダンスが高く、また、ＭＯＳ型ＦＥＴと比べて表面準位に起因する１／ｆノイズが少ないという特徴を有しているため、アナログ回路のアンプあるいは固体撮像素子を構成する各画素のアンプ等に用いられている。例えば、下記特許文献１には、感度を高めるために各画素の信号増幅用アンプに接合型電界効果トランジスタを用いた固体撮像素子が、開示されている。   A junction field effect transistor has a feature that an input impedance of a gate is higher than that of a bipolar transistor and that 1 / f noise caused by a surface level is lower than that of a MOS type FET. Or an amplifier of each pixel constituting the solid-state imaging device. For example, Patent Document 1 below discloses a solid-state imaging device using a junction field effect transistor as a signal amplification amplifier for each pixel in order to increase sensitivity.

この接合型電界効果トランジスタをアンプ等に用いた場合の動作電圧範囲（ダイナミックレンジ）を決める重要な指標の一つにゲート耐圧がある。このゲート耐圧は、接合型電界効果トランジスタのゲート・ドレイン間のＰＮ接合に印加された逆バイアス電圧により生ずる高電界領域においてインパクトイオン化現象が起こり、発生した電荷の一部がゲートに流れ込んでリーク電流となることに起因して、低下してしまう。   One of the important indicators for determining the operating voltage range (dynamic range) when this junction field effect transistor is used in an amplifier or the like is the gate breakdown voltage. This gate breakdown voltage is caused by the impact ionization phenomenon occurring in the high electric field region caused by the reverse bias voltage applied to the PN junction between the gate and drain of the junction field effect transistor, and a part of the generated charge flows into the gate and leak current. It will decrease due to the fact that

このゲート耐圧を改善するため、下記特許文献２の図４に開示された接合型電界効果トランジスタでは、チャネル領域が、ソース領域側の相対的に不純物濃度の低い低不純物濃度領域、及び、ドレイン領域側の相対的に不純物濃度の高い高不純物濃度領域の、２つの領域で構成されている。   In order to improve the gate breakdown voltage, in the junction field effect transistor disclosed in FIG. 4 of Patent Document 2 below, the channel region includes a low impurity concentration region having a relatively low impurity concentration on the source region side, and a drain region. It is composed of two regions, a high impurity concentration region having a relatively high impurity concentration on the side.

そのため、この従来の接合型電界効果トランジスタでは、チャネル領域の不純物濃度が一様である場合と比べて、ドレイン側と比べてソース側の空乏層が伸びやすくなって、ピンチオフ点がソース側へ移動し、ピンチオフ点からドレイン領域にかけての距離が長くなり、この部分の電界が緩和される。換言すれば、この従来の接合型電界効果トランジスタでは、ゲート・ドレイン間に印加された逆バイアス電圧によって生ずる電界が緩和される。したがって、この従来の接合型電界効果トランジスタによれば、インパクトイオン化によるゲートリーク電流が抑制され、ひいてはゲート耐圧が高まる。
特開平８−２９３５９１号公報 特開平１０−２０９１７４号公報 Therefore, in this conventional junction field effect transistor, the depletion layer on the source side is more easily extended than on the drain side and the pinch-off point moves to the source side as compared with the case where the impurity concentration in the channel region is uniform. However, the distance from the pinch-off point to the drain region becomes longer, and the electric field in this portion is relaxed. In other words, in this conventional junction field effect transistor, the electric field generated by the reverse bias voltage applied between the gate and the drain is alleviated. Therefore, according to this conventional junction field effect transistor, gate leakage current due to impact ionization is suppressed, and gate breakdown voltage is increased.
JP-A-8-295991 JP-A-10-209174

前記従来の接合型電界効果トランジスタは、前述したようにゲート耐圧が高まるため非常に好ましいものであったが、素子特性のばらつきが比較的大きいという不都合が生じていた。このようなばらつきは、一つのウエハ内で製造される素子間においても、また、製造ロット間においても、生じていた。したがって、前記従来の接合型電界効果トランジスタを含む画素を備えた従来の固体撮像素子では、当該画素の接合型電界効果トランジスタのゲート耐圧が高くなることから当該画素の出力信号のダイナミックレンジが広くなるものの、画素毎のばらつきが大きいという不都合が生じていた。   Although the conventional junction field effect transistor is very preferable because the gate breakdown voltage is increased as described above, there is a disadvantage that the variation in device characteristics is relatively large. Such variation has occurred between elements manufactured in one wafer and also between manufacturing lots. Therefore, in the conventional solid-state imaging device including the pixel including the conventional junction field effect transistor, the gate breakdown voltage of the junction field effect transistor of the pixel is increased, so that the dynamic range of the output signal of the pixel is widened. However, there is a disadvantage that the variation from pixel to pixel is large.

本発明は、このような事情に鑑みてなされたもので、ゲート耐圧が高くしかも素子特性のばらつきの小さい接合型電界効果トランジスタ及びその製造方法、並びに、出力信号のダイナミックレンジが広くしかも画素毎のばらつきが小さい固体撮像素子を提供することを目的とする。   The present invention has been made in view of such circumstances, and a junction field effect transistor having a high gate breakdown voltage and a small variation in device characteristics, a manufacturing method thereof, a wide dynamic range of an output signal, and a pixel-by-pixel wide range. An object of the present invention is to provide a solid-state imaging device with little variation.

本発明者の研究の結果、前記従来の接合型電界効果トランジスタにおいて素子特性のばらつきが大きい理由は、製造プロセスにおいて生ずるイオン注入用マスクのアライメントズレに従ってチャネル領域の前記高不純物濃度領域と前記低不純物濃度領域との間の境界の位置がずれてしまうことで、前記低不純物濃度領域のチャネルに沿った方向の長さが変動してしまい、この変動によって素子特性が大きく変動してしまうためであることが、判明した。   As a result of the study by the present inventors, the reason why the device characteristic variation is large in the conventional junction field effect transistor is that the high impurity concentration region and the low impurity in the channel region according to the alignment deviation of the ion implantation mask generated in the manufacturing process. This is because the length of the low impurity concentration region in the direction along the channel fluctuates because the position of the boundary with the concentration region shifts, and the device characteristics greatly fluctuate due to this variation. It has been found.

そして、本発明者の更なる研究の結果、チャネル領域において前記低不純物濃度領域に対するソース領域側に更に高不純物濃度領域を設けると（すなわち、チャネル領域を、ソース領域側の高不純物濃度領域と、ドレイン領域側の高不純物濃度領域と、これらの間の低不純物濃度領域とから構成すると）、製造プロセスにおいてイオン注入用マスクのアライメントズレが生じても前記低不純物濃度領域の前記長さを一定にすることができ、しかも、イオン注入用マスクのアライメントズレに起因してドレイン領域側の高不純物濃度領域やソース領域側の高不純物濃度領域のチャネルに沿った方向の長さが変動しても、それらの変動によっては素子特性はさほど変動しないことが、判明した。すなわち、チャネル領域において前記低不純物濃度領域に対するソース領域側に更に高不純物濃度領域を設けると、製造プロセスにおけるイオン注入用マスクのアライメントズレの、素子特性に対する影響を抑制することができることが、判明した。これにより、素子特性のばらつきを低減することができる。また、チャネル領域において前記低不純物濃度領域に対するソース領域側に更に高不純物濃度領域を設けても、チャネル領域においてドレイン領域側には前記従来の接合型電界効果トランジスタと同様に高不純物濃度領域が存在するので、前記従来の接合型電界効果トランジスタと同様の理由で、ゲート耐圧が高くなる。   As a result of further research by the present inventors, when a high impurity concentration region is further provided on the source region side with respect to the low impurity concentration region in the channel region (that is, the channel region is divided into a high impurity concentration region on the source region side, Even if the ion implantation mask is misaligned in the manufacturing process, the length of the low impurity concentration region is kept constant. In addition, even if the length in the direction along the channel of the high impurity concentration region on the drain region side or the high impurity concentration region on the source region side varies due to the alignment shift of the ion implantation mask, It has been found that the device characteristics do not vary so much due to these variations. That is, it has been found that if a higher impurity concentration region is provided on the source region side of the low impurity concentration region in the channel region, it is possible to suppress the influence of the alignment deviation of the ion implantation mask in the manufacturing process on the element characteristics. . Thereby, variation in element characteristics can be reduced. Further, even if a higher impurity concentration region is provided on the source region side with respect to the low impurity concentration region in the channel region, a high impurity concentration region exists on the drain region side in the channel region as in the conventional junction field effect transistor. Therefore, the gate breakdown voltage is increased for the same reason as in the conventional junction field effect transistor.

本発明は、このような本発明者による新たな知見に基づいてなされたものであり、本発明の第１の態様による接合型電界効果トランジスタは、第１導電型のゲート領域と、該ゲート領域を挟んで設けられた第２導電型のソース領域及び第２導電型のドレイン領域と、前記ゲート領域の下部に設けられた第２導電型のチャネル領域と、該チャネル領域の下部に設けられると共に前記ゲート領域と電気的に接続された第１導電型のバックゲート領域と、を備えた接合型電界効果トランジスタにおいて、前記チャネル領域は、前記ソース領域側の第１の領域と、前記ドレイン領域側の第３の領域と、前記第１及び第３の領域間の第２の領域とを有し、前記第１の領域の不純物濃度及び前記第３の領域の不純物濃度は、互いに実質的に同じでかつ前記第２の領域の不純物濃度より高いものである。   The present invention has been made on the basis of such a new finding by the present inventor, and a junction field effect transistor according to the first aspect of the present invention includes a first conductivity type gate region, the gate region, and the gate region. A second conductivity type source region and a second conductivity type drain region provided across the gate region, a second conductivity type channel region provided under the gate region, and a lower region of the channel region. In the junction field effect transistor comprising a first conductivity type back gate region electrically connected to the gate region, the channel region includes a first region on the source region side and a drain region side The third region and the second region between the first and third regions, and the impurity concentration of the first region and the impurity concentration of the third region are substantially the same. And said It is higher than the impurity concentration of the second region things.

本発明の第２の態様による接合型電界効果トランジスタは、前記第１の態様において、前記第３の領域のチャネルに沿う方向の長さが、前記第１の領域のチャネルに沿う方向の長さと比べて長いものである。   The junction field effect transistor according to the second aspect of the present invention is the junction field effect transistor according to the first aspect, wherein the length in the direction along the channel of the third region is equal to the length in the direction along the channel of the first region. It is long compared to.

本発明の第３の態様による接合型電界効果トランジスタは、前記第１又は第２の態様において、第２導電型の半導体基板の一主面側に形成され、前記ドレイン領域は前記半導体基板と電気的に接続されているものである。   The junction field effect transistor according to the third aspect of the present invention is formed on one main surface side of the semiconductor substrate of the second conductivity type in the first or second aspect, and the drain region is electrically connected to the semiconductor substrate. Connected.

本発明の第４の態様による接合型電界効果トランジスタの製造方法は、前記第１乃至第３のいずれかの態様による接合型電界効果トランジスタを製造する方法であって、前記第１乃至第３の領域に相当する領域の全体にイオン注入を行う第１の工程と、前記第１の工程の前又は後に、前記第２の領域に相当する領域をマスクした状態で、前記第１及び第３の領域に相当する領域に一括してイオン注入を行う第２の工程と、を備えたものである。   A method for manufacturing a junction field effect transistor according to a fourth aspect of the present invention is a method for manufacturing a junction field effect transistor according to any one of the first to third aspects. A first step in which ion implantation is performed on the entire region corresponding to the region, and the first and third regions in a state where the region corresponding to the second region is masked before or after the first step. And a second step of performing ion implantation collectively in a region corresponding to the region.

本発明の第５の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様による接合型電界効果トランジスタを含む画素を備えたものである。   A solid-state imaging device according to a fifth aspect of the present invention includes a pixel including the junction field effect transistor according to any one of the first to third aspects.

本発明によれば、前述した知見に従い、ゲート耐圧が高くしかも素子特性のばらつきの小さい接合型電界効果トランジスタを提供することができる。また、本発明によれば、出力信号のダイナミックレンジが広くしかも画素毎のばらつきが小さい固体撮像素子を提供することができる。   According to the present invention, it is possible to provide a junction field effect transistor having a high gate breakdown voltage and a small variation in device characteristics in accordance with the above-described knowledge. In addition, according to the present invention, it is possible to provide a solid-state imaging device having a wide dynamic range of output signals and small variations among pixels.

以下、本発明による接合型電界効果トランジスタ及びその製造方法、並びに固体撮像素子について、図面を参照して説明する。   Hereinafter, a junction field effect transistor, a manufacturing method thereof, and a solid-state imaging device according to the present invention will be described with reference to the drawings.

［第１の実施の形態］   [First Embodiment]

図１は、本発明の第１の実施の形態による接合型電界効果トランジスタ（以下、「ＪＦＥＴ」と呼ぶ。）を模式的に示す概略平面図である。図２は、図１中のチャネルに沿った方向のＡ−Ａ’線に沿った概略断面図である。ただし、図１では、図２に示すシリコン酸化膜１１、層間絶縁膜１２及び電極１３〜１５の図示は省略している。   FIG. 1 is a schematic plan view schematically showing a junction field effect transistor (hereinafter referred to as “JFET”) according to a first embodiment of the present invention. FIG. 2 is a schematic cross-sectional view along the line A-A ′ in the direction along the channel in FIG. 1. However, in FIG. 1, illustration of the silicon oxide film 11, the interlayer insulating film 12, and the electrodes 13 to 15 shown in FIG. 2 is omitted.

本実施の形態によるＪＦＥＴでは、図１及び図２に示すように、ｎ型のシリコン基板１の表面に、ｐ型の不純物（ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等）が拡散されたｐ＋型のゲート領域２が形成されている。このゲート領域２を挟むように、高濃度のｎ型の不純物（ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）等）が拡散されたｎ＋＋型のソース領域３及びドレイン領域４が形成されている。また、図２に示すように、ゲート領域２の下部にソース領域４及びドレイン領域３を接続するようにｎ型のチャネル領域５が形成され、このチャネル領域５の下部を囲むとともに、ソース領域４及びドレイン領域３を囲むように、ｐ型のバックゲート領域６が形成されている。このバックゲート領域６は、図２中の紙面に垂直な方向のある部分で、表面のゲート領域２と電気的に接続されている。 In the JFET according to the present embodiment, as shown in FIGS. 1 and 2, p-type impurities (boron (B), gallium (Ga), indium (In), etc.) are present on the surface of the n-type silicon substrate 1. A diffused p + -type gate region 2 is formed. An n ++ type source region 3 and a drain region 4 in which high concentration n type impurities (arsenic (As), phosphorus (P), antimony (Sb), etc.) are diffused are formed so as to sandwich the gate region 2. Has been. As shown in FIG. 2, an n-type channel region 5 is formed below the gate region 2 so as to connect the source region 4 and the drain region 3, and surrounds the lower portion of the channel region 5. A p-type back gate region 6 is formed so as to surround the drain region 3. The back gate region 6 is electrically connected to the gate region 2 on the surface at a portion in a direction perpendicular to the paper surface in FIG.

さらに、シリコン基板１の表面にはシリコン酸化膜１１及び層間絶縁膜１２が形成され、これらの膜１１，１２に形成されたコンタクトホールを通して、ソース領域３、ドレイン領域４及びバックゲート領域６にそれぞれ電極１３〜１５が接続されている。層間絶縁膜１２及び電極１３〜１５上には、保護膜（図示せず）が設けられている。実際には、バックゲート領域６用の電極１５は、図１に示すように、バックゲート領域６の表面に形成された高濃度のＰ＋＋型拡散領域７に接続されているが、理解を容易にするため、図２中に表記している。また、図面には示していないがシリコン基板１にも電極が接続され、各電極間には配線（図示せず）が設けられている。 Further, a silicon oxide film 11 and an interlayer insulating film 12 are formed on the surface of the silicon substrate 1, and the source region 3, the drain region 4, and the back gate region 6 are respectively connected through contact holes formed in these films 11 and 12. Electrodes 13 to 15 are connected. A protective film (not shown) is provided on the interlayer insulating film 12 and the electrodes 13 to 15. Actually, the electrode 15 for the back gate region 6 is connected to a high-concentration P ++ type diffusion region 7 formed on the surface of the back gate region 6 as shown in FIG. For this reason, it is shown in FIG. Although not shown in the drawings, electrodes are also connected to the silicon substrate 1, and wiring (not shown) is provided between the electrodes.

そして、本実施の形態では、チャネル領域５は、図２に示すように、ソース領域３側のｎ型の第１チャネル領域５ａと、ドレイン領域４側のｎ型の第３チャネル領域５ｃと、第１チャネル領域５ａ及び第３チャネル領域５ｃ間のｎ型の第２チャネル領域５ｂとから構成されている。第１チャネル領域５ａの不純物濃度ｎ１及び第３チャネル領域５ｃの不純物濃度ｎ３は、互いに実質的に同じでかつ第２チャネル領域５ｂの不純物濃度ｎ２より高い。   In the present embodiment, as shown in FIG. 2, the channel region 5 includes an n-type first channel region 5a on the source region 3 side, an n-type third channel region 5c on the drain region 4 side, The n-type second channel region 5b is formed between the first channel region 5a and the third channel region 5c. The impurity concentration n1 of the first channel region 5a and the impurity concentration n3 of the third channel region 5c are substantially the same and higher than the impurity concentration n2 of the second channel region 5b.

次に、本実施の形態によるＪＦＥＴの製造方法の一例について、図３及び図４を参照して説明する。図３及び図４は、この製造方法における各工程の状態を模式的に示す概略断面図であり、図２に対応している。   Next, an example of a method for manufacturing a JFET according to the present embodiment will be described with reference to FIGS. 3 and 4 are schematic cross-sectional views schematically showing the state of each step in this manufacturing method, and correspond to FIG.

まず、ｎ型のシリコン基板１の表面に熱酸化によりシリコン酸化膜１１を形成する。次いで、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、バックゲート領域６に対応する領域に開口７１ａを持つレジストパターン７１を形成する。引き続いて、レジストパターン７１をイオン注入用マスクとして、ｐ型の不純物イオンを注入して、バックゲート領域６を含む領域６’をｐ型領域とする（図３（ａ））。   First, a silicon oxide film 11 is formed on the surface of the n-type silicon substrate 1 by thermal oxidation. Next, a resist pattern 71 having an opening 71 a in a region corresponding to the back gate region 6 is formed on the silicon oxide film 11 by using a photolithography technique. Subsequently, using the resist pattern 71 as an ion implantation mask, p-type impurity ions are implanted to form a region 6 'including the back gate region 6 as a p-type region (FIG. 3A).

次に、レジストパターン７１を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、チャネル領域５に相当する領域５’（すなわち、第１チャネル領域５ａ、第２チャネル領域５ｂ及び第３チャネル領域５ｃの全体に相当する領域）に対応する領域に開口７２ａを持つレジストパターン７２を、形成する。次いで、レジストパターン７２をイオン注入用マスクとして、ｎ型の不純物イオンを注入して、領域６’中の領域５’を、不純物濃度ｎ２を持つｎ型領域とする（図３（ｂ））。   Next, after removing the resist pattern 71, a region 5 ′ corresponding to the channel region 5 (that is, the first channel region 5a, the second channel region 5b, and the second channel region) is formed on the silicon oxide film 11 by using a photolithography technique. A resist pattern 72 having an opening 72a is formed in a region corresponding to a region corresponding to the entire three-channel region 5c. Next, using the resist pattern 72 as an ion implantation mask, n-type impurity ions are implanted to make the region 5 'in the region 6' an n-type region having an impurity concentration n2 (FIG. 3B).

引き続いて、レジストパターン７２を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、第１チャネル領域５ａに対応する領域及び第３チャネル領域５ｃに対応する領域にそれぞれ開口７３ａ，７３ｂを持つレジストパターン７３を、形成する。次いで、レジストパターン７３をイオン注入用マスクとして、ｎ型の不純物イオンを注入して、不純物濃度ｎ１，ｎ３（ｎ１＝ｎ３＞ｎ２）を持つ第１チャネル領域５ａ及び第３チャネル領域５ｃを一括して形成する（図３（ｃ））。このとき、前記領域５’のうちの第２チャネル領域５ｂに相当する領域にはイオン注入が行われないため、第２チャネル領域５ｂが、不純物濃度ｎ２を持ったまま、第１チャネル領域５ａ及び第３チャネル領域５ｃにより画成されることで形成されることになる。   Subsequently, after removing the resist pattern 72, openings 73a and 73b are respectively formed in the region corresponding to the first channel region 5a and the region corresponding to the third channel region 5c on the silicon oxide film 11 by using a photolithography technique. A resist pattern 73 having is formed. Next, n-type impurity ions are implanted using the resist pattern 73 as an ion implantation mask, and the first channel region 5a and the third channel region 5c having impurity concentrations n1 and n3 (n1 = n3> n2) are collectively obtained. (FIG. 3C). At this time, since the ion implantation is not performed in the region corresponding to the second channel region 5b in the region 5 ′, the second channel region 5b remains in the first channel region 5a and the impurity concentration n2. It is formed by being defined by the third channel region 5c.

その後、レジストパターン７３を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、ゲート領域２に対応する領域に開口７４ａを持つレジストパターン７４を、形成する。次いで、レジストパターン７４をイオン注入用マスクとして、ｐ型の不純物イオンを注入して、領域６’中にｐ＋型のゲート領域２を形成する（図４（ａ））。 Thereafter, after removing the resist pattern 73, a resist pattern 74 having an opening 74a in a region corresponding to the gate region 2 is formed on the silicon oxide film 11 by using a photolithography technique. Next, using the resist pattern 74 as an ion implantation mask, p-type impurity ions are implanted to form a p + -type gate region 2 in the region 6 ′ (FIG. 4A).

次に、レジストパターン７４を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、ソース領域３及びドレイン領域４に対応する領域にそれぞれ開口７５ａ，７５ｂを持つレジストパターン７５を、形成する。次いで、レジストパターン７５をイオン注入用マスクとして、ｎ型の不純物イオンを注入して、領域６’中にｎ＋＋型のソース領域３及びドレイン領域４を形成する（図４（ｂ））。これにより残った領域６’がバックゲート領域６となる。 Next, after removing the resist pattern 74, a resist pattern 75 having openings 75a and 75b in regions corresponding to the source region 3 and the drain region 4 is formed on the silicon oxide film 11 by using a photolithography technique. To do. Next, using the resist pattern 75 as an ion implantation mask, n type impurity ions are implanted to form an n ++ type source region 3 and drain region 4 in the region 6 '(FIG. 4B). As a result, the remaining region 6 ′ becomes the back gate region 6.

更に、層間絶縁膜１２及び電極１３〜１５等を形成することによって、図１及び図２に示す本実施の形態によるＪＦＥＴが完成する。   Further, by forming the interlayer insulating film 12, the electrodes 13 to 15 and the like, the JFET according to this embodiment shown in FIGS. 1 and 2 is completed.

なお、図３（ｂ）を参照して説明した工程と、図３（ｃ）を参照して説明した工程とは、順序を逆にして行ってもよい。   Note that the steps described with reference to FIG. 3B and the steps described with reference to FIG. 3C may be performed in the reverse order.

ここで、本実施の形態によるＪＦＥＴと比較される比較例によるＪＦＥＴを、図５に示す。この比較例は、前述した特許文献２の図４に開示されたＪＦＥＴに準じて構成されたものである。図５は、この比較例によるＪＦＥＴを模式的に示す概略断面図であり、図２に対応している。図５において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。なお、図５では、シリコン酸化膜１１、層間絶縁膜１２及び電極１３〜１５の図示は省略している。   Here, FIG. 5 shows a JFET according to a comparative example compared with the JFET according to the present embodiment. This comparative example is configured according to the JFET disclosed in FIG. 4 of Patent Document 2 described above. FIG. 5 is a schematic sectional view schematically showing a JFET according to this comparative example, and corresponds to FIG. 5, elements that are the same as or correspond to those in FIG. 2 are given the same reference numerals, and redundant descriptions thereof are omitted. In FIG. 5, illustration of the silicon oxide film 11, the interlayer insulating film 12, and the electrodes 13 to 15 is omitted.

この比較例によるＪＦＥＴが本実施の形態によるＪＦＥＴと異なる所は、本実施の形態では、図２に示すように、チャネル領域５が第１乃至第３チャネル領域５ａ〜５ｃで構成されているのに対し、この比較例では、第１のチャネル領域５ａが除去されて第２及び第３チャネル領域５ｂ，５ｃで構成されている点である。これに伴い、この比較例では、不純物濃度ｎ２を持つ第２チャネル領域５ｂがソース領域３側の領域となっている。この比較例の場合も本実施の形態と同じく、ドレイン領域４側の第３チャネル領域５ｃの不純物濃度ｎ３は、第２チャネル領域５ｂの不純物濃度ｎ２より高い。   The difference between the JFET according to this comparative example and the JFET according to the present embodiment is that in this embodiment, the channel region 5 is composed of first to third channel regions 5a to 5c as shown in FIG. On the other hand, in this comparative example, the first channel region 5a is removed and the second and third channel regions 5b and 5c are configured. Accordingly, in this comparative example, the second channel region 5b having the impurity concentration n2 is a region on the source region 3 side. In the case of this comparative example, as in the present embodiment, the impurity concentration n3 of the third channel region 5c on the drain region 4 side is higher than the impurity concentration n2 of the second channel region 5b.

この比較例によるＪＦＥＴの製造方法の一例について、図６を参照して説明する。図６は、この製造方法における一工程の状態を模式的に示す概略断面図であり、図５に対応している。   An example of a method for manufacturing a JFET according to this comparative example will be described with reference to FIG. FIG. 6 is a schematic cross-sectional view schematically showing the state of one step in this manufacturing method, and corresponds to FIG.

この比較例によるＪＦＥＴを製造する場合も、本実施の形態によるＪＦＥＴを製造する場合と同じく、前述した図３（ｂ）までの工程を行う。   Also in the case of manufacturing the JFET according to this comparative example, the steps up to the above-described FIG. 3B are performed as in the case of manufacturing the JFET according to the present embodiment.

この比較例によるＪＦＥＴを製造する場合には、次に、レジストパターン７２を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、第３チャネル領域５ｃに対応する領域に対応する領域に開口７３ｂ’を持つレジストパターン７３’を、形成する。次いで、レジストパターン７３’をイオン注入用マスクとして、ｎ型の不純物イオンを注入して、不純物濃度ｎ３（ｎ３＞ｎ２）を持つ第３チャネル領域５ｃを形成する（図６）。このとき、前記領域５’のうちの第２チャネル領域５ｂに相当する領域にはイオン注入が行われないため、第２チャネル領域５ｂが、不純物濃度ｎ２を持ったまま、第３チャネル領域５ｃにより画成されることで形成されることになる。   In the case of manufacturing a JFET according to this comparative example, next, after removing the resist pattern 72, a region corresponding to the region corresponding to the third channel region 5c is formed on the silicon oxide film 11 by using a photolithography technique. A resist pattern 73 ′ having an opening 73b ′ is formed. Next, using the resist pattern 73 'as an ion implantation mask, n-type impurity ions are implanted to form a third channel region 5c having an impurity concentration n3 (n3> n2) (FIG. 6). At this time, since the ion implantation is not performed in the region corresponding to the second channel region 5b in the region 5 ′, the second channel region 5b is kept in the impurity concentration n2 by the third channel region 5c. It is formed by being defined.

その後、レジストパターン７３’を除去した後、本実施の形態によるＪＦＥＴを製造する場合と同じく、前述した図４（ａ）以降の工程を行うことで、この比較例によるＪＦＥＴが完成する。   Thereafter, after removing the resist pattern 73 ′, the JFET according to this comparative example is completed by performing the steps after FIG. 4A described above, as in the case of manufacturing the JFET according to the present embodiment.

図５に示す比較例によるＪＦＥＴでは、前述した従来のＪＦＥＴと同じく、チャネル領域５が、ソース領域３側の相対的に低い不純物濃度ｎ２を持つ第２チャネル領域５ｂ、及び、ドレイン領域４側の相対的に高い不純物濃度ｎ３を持つ第３チャネル領域５ｃの、２つの領域で構成されている。したがって、ドレイン領域４側の高い不純物濃度ｎ３を持つ第３チャネル領域５ｃによって、ゲート・ドレイン間に印加された逆バイアス電圧によって生ずる電界が緩和される。よって、この比較例によれば、インパクトイオン化によるゲートリーク電流が抑制され、ひいてはゲート耐圧が高まる。   In the JFET according to the comparative example shown in FIG. 5, the channel region 5 includes the second channel region 5b having a relatively low impurity concentration n2 on the source region 3 side and the drain region 4 side as in the conventional JFET described above. The third channel region 5c having a relatively high impurity concentration n3 is composed of two regions. Therefore, the electric field generated by the reverse bias voltage applied between the gate and the drain is relaxed by the third channel region 5c having the high impurity concentration n3 on the drain region 4 side. Therefore, according to this comparative example, the gate leakage current due to impact ionization is suppressed, and consequently the gate breakdown voltage is increased.

本実施の形態によるＪＦＥＴにおいても、チャネル領域５がドレイン領域４側に高い不純物濃度ｎ３を持つ第３チャネル領域５ｃを有しているので、前述した従来のＪＦＥＴ及び前記比較例によるＪＦＥＴと同じ理由で、インパクトイオン化によるゲートリーク電流が抑制され、ひいてはゲート耐圧が高まる。   Also in the JFET according to the present embodiment, since the channel region 5 has the third channel region 5c having a high impurity concentration n3 on the drain region 4 side, the same reason as the conventional JFET and the JFET according to the comparative example described above is used. Thus, gate leakage current due to impact ionization is suppressed, and as a result, gate breakdown voltage is increased.

そして、図５に示す比較例では、チャネル領域５が第２及び第３チャネル領域５ｂ，５ｃの２つの領域で構成されているので、図６を参照して説明した製造方法で製造されることになる。よって、図６に示すレジストパターン７３’のアライメントズレ（すなわち、開口７３ｂ’のズレ）に従って、第２チャネル領域５ｂと第３チャネル領域５ｃとの間の境界の位置がずれてしまうことで、第２チャネル領域５ｂのチャネルに沿った方向の長さＬ２が変動してしまう。   In the comparative example shown in FIG. 5, the channel region 5 is composed of the two regions of the second and third channel regions 5b and 5c, so that the channel region 5 is manufactured by the manufacturing method described with reference to FIG. become. Therefore, the position of the boundary between the second channel region 5b and the third channel region 5c is shifted in accordance with the alignment shift of the resist pattern 73 ′ shown in FIG. 6 (that is, the shift of the opening 73b ′). The length L2 in the direction along the channel of the two-channel region 5b varies.

一方、図２及び図３に示す本実施の形態では、チャネル領域５が第１乃至第３チャネル領域５ａ〜５ｃの３つの領域で構成されているので、図３及び図４（特に、図３（ｃ））を参照して説明した製造方法によって製造することができる。よって、図３（ｃ）に示すレジストパターン７３のアライメントズレが生じても、レジストパターン７３の開口７３ａ，７３ｂ間の距離（この距離は、レジスト露光に用いられるマスクによって定まる。）は一定のままでそれらの開口７３ａ，７３ｂの位置が一緒にずれるだけであるので、第２チャネル領域５ｂのチャネルに沿った方向の長さＬ２は変動せずに一定となる。ただし、この場合には、レジストパターン７３のアライメントズレに従って、第１チャネル領域５ａのチャネルに沿った方向の長さＬ１及び第３チャネル領域５ｃのチャネルに沿った方向の長さＬ３は、変動する。   On the other hand, in the present embodiment shown in FIGS. 2 and 3, since the channel region 5 is composed of three regions of the first to third channel regions 5a to 5c, FIG. 3 and FIG. 4 (particularly FIG. 3). It can be manufactured by the manufacturing method described with reference to (c)). Therefore, even if the alignment deviation of the resist pattern 73 shown in FIG. 3C occurs, the distance between the openings 73a and 73b of the resist pattern 73 (this distance is determined by the mask used for resist exposure) remains constant. Therefore, since the positions of the openings 73a and 73b are only shifted together, the length L2 in the direction along the channel of the second channel region 5b remains constant without fluctuation. However, in this case, the length L1 in the direction along the channel of the first channel region 5a and the length L3 in the direction along the channel of the third channel region 5c vary according to the alignment shift of the resist pattern 73. .

そして、本発明者の研究の結果、前記比較例のような第２チャネル領域５ｂの長さＬ２の変動の当該ＪＦＥＴの素子特性に対する影響と比べて、本実施の形態のような第２チャネル領域５ｂの長さＬ２が一定に保たれた状態における第１及び第３チャネル領域５ａ，５ｃの長さＬ１，Ｌ３の変動の、当該ＪＦＥＴの素子特性に対する影響は、かなり小さくなることが判明した。   As a result of the inventors' research, the second channel region as in the present embodiment is compared with the influence of the variation in the length L2 of the second channel region 5b on the device characteristics of the JFET as in the comparative example. It has been found that the influence of variations in the lengths L1 and L3 of the first and third channel regions 5a and 5c on the device characteristics of the JFET in a state where the length L2 of 5b is kept constant is considerably reduced.

よって、本実施の形態によれば、前記比較例と比べて（したがって、前記従来のＪＦＥＴと比べて）、製造プロセスにおけるイオン注入用マスクのアライメントズレの、素子特性に対する影響を抑制することができ、その結果、素子特性のばらつきを低減することができる。   Therefore, according to the present embodiment, compared to the comparative example (and thus compared to the conventional JFET), the influence of the alignment deviation of the ion implantation mask in the manufacturing process on the element characteristics can be suppressed. As a result, variation in element characteristics can be reduced.

このことを裏付けるシミュレーション結果を図７に示す。図７はアライメントズレに対するＪＦＥＴの特性変動を示し、図７中のＤは図１及び図２に示す本実施の形態の特性変動を示し、図７中のＥは図５に示す比較例の特性変動を示す。   A simulation result supporting this is shown in FIG. FIG. 7 shows the characteristic variation of the JFET with respect to the alignment shift, D in FIG. 7 shows the characteristic variation of the present embodiment shown in FIGS. 1 and 2, and E in FIG. 7 is the characteristic of the comparative example shown in FIG. Indicates fluctuations.

図７の横軸は、レジストパターン７３，７３’のアライメントズレ量を示している。本実施の形態に関する各測定素子では、Ｌ１＋Ｌ２＋Ｌ３は一定値２．６μｍであり、Ｌ２は一定値１．４μｍであり、Ｌ１及びＬ３はアライメントズレ量Δに従って変動し、Ｌ１＝０．３μｍ＋Δであり、Ｌ３＝０．９μｍ−Δである。また、前記比較例に関する各測定素子では、Ｌ２＋Ｌ３は一定値２．６μｍであり、Ｌ２及びＬ３はアライメントズレ量Δに従って変動し、Ｌ２＝１．７μｍ＋Δであり、Ｌ３＝０．９μｍ−Δである。なお、本実施の形態による各測定素子も前記比較例による各測定素子も、他の条件については同一とした。   The horizontal axis in FIG. 7 indicates the amount of misalignment between the resist patterns 73 and 73 '. In each measurement element according to the present embodiment, L1 + L2 + L3 is a constant value 2.6 μm, L2 is a constant value 1.4 μm, L1 and L3 vary according to the alignment deviation amount Δ, and L1 = 0.3 μm + Δ, L3 = 0.9 μm−Δ. Further, in each measurement element related to the comparative example, L2 + L3 is a constant value of 2.6 μm, L2 and L3 vary according to the alignment shift amount Δ, L2 = 1.7 μm + Δ, and L3 = 0.9 μm−Δ. . The measurement elements according to the present embodiment and the measurement elements according to the comparative example were the same with respect to other conditions.

図７の縦軸は、ＪＦＥＴの重要な特性指標の一つである閾値電圧Ｖｔｈ（ＪＦＥＴがＯＮからＯＦＦに変わる電圧）を示している。   The vertical axis in FIG. 7 shows the threshold voltage Vth (voltage at which JFET changes from ON to OFF), which is one of the important characteristic indexes of JFET.

図７中のＤで示された本実施の形態によるＪＦＥＴでは、図７中のＥで示された前記比較例によるＪＦＥＴと比べて、閾値電圧Ｖｔｈの変動幅ΔＶｔｈが約１／５に抑制されており、従ってアライメントズレに対する素子特性のばらつきがかなり減少していることがわかる。   In the JFET according to the present embodiment indicated by D in FIG. 7, the fluctuation range ΔVth of the threshold voltage Vth is suppressed to about 1/5 compared with the JFET according to the comparative example indicated by E in FIG. 7. Therefore, it can be seen that the variation in the element characteristics with respect to the alignment deviation is considerably reduced.

これは、本実施の形態によるＪＦＦＴの比較的低い不純物濃度ｎ２の第２チャネル領域５ｂが、その両側の比較的高い不純物濃度ｎ１，ｎ３（ｎ１＝ｎ３）の第１及び第３チャネル領域５ａ，５ｃに挟まれているため、たとえイオン注入時にレジストパターン７３のアライメントズレが生じても、第２チャネル領域５のチャネルに沿った長さＬ２は、レジストパターン７３の露光用マスクの寸法のみで決まり、レジストパターン７３のアライメントズレの影響を受けないことに依っている。   This is because the second channel region 5b having a relatively low impurity concentration n2 of the JFFT according to the present embodiment has the first and third channel regions 5a, n1 and n3 (n1 = n3) on both sides thereof. 5c, the length L2 along the channel of the second channel region 5 is determined only by the dimension of the exposure mask of the resist pattern 73, even if the alignment of the resist pattern 73 occurs during ion implantation. This is because the resist pattern 73 is not affected by the misalignment.

ところで、図７に示すシミュレーション結果から、第１乃至第３チャネル領域５ａ〜５ｃのうち、比較的低い不純物濃度ｎ２の第２チャネル領域５ｂが、第１チャネル領域５ａ，５ｃと比べて、ＪＦＥＴの素子特性に対して大きな影響を与えていることがわかる。よって、第１乃至第３チャネル領域５ａ〜５ｃのうち第２チャネル領域５ｂが、実効的なチャネル領域を構成している。ソース領域３側の第１のチャネル領域５ａは、実効的なチャネル領域である第２チャネル領域５ｂとソース領域３との間の寄生抵抗となるので、第１チャネル領域５ａの長さＬ１が長いと、前記寄生抵抗が増大して当該ＪＦＥＴの素子特性に悪影響を与えるおそれがある。一方、ソース領域３側の第１チャネル領域５ａは、インパクトイオン化によるゲートリーク電流を抑制する作用を担うものではなく、レジストパターン７３のアライメントズレによる第２チャネル領域５ｂの長さＬ２の変動を防止する作用を担うだけである。よって、第１チャネル領域５ａが消失してしまわない限り、第１チャネル領域５ａの長さＬ１は極力短い方が好ましい。このため、第１チャネル領域５ａの長さＬ１の設計値（すなわち、目標値）としては、アライメントズレによって第１チャネル領域５ａが消失することが無いように余裕を持ちつつ、なるべく小さな値に設定するのが好ましい。   By the way, from the simulation result shown in FIG. 7, the second channel region 5b having a relatively low impurity concentration n2 among the first to third channel regions 5a to 5c is compared with the first channel regions 5a and 5c. It can be seen that the device characteristics are greatly affected. Therefore, the second channel region 5b among the first to third channel regions 5a to 5c constitutes an effective channel region. Since the first channel region 5a on the source region 3 side becomes a parasitic resistance between the second channel region 5b, which is an effective channel region, and the source region 3, the length L1 of the first channel region 5a is long. Then, the parasitic resistance may increase and adversely affect the device characteristics of the JFET. On the other hand, the first channel region 5a on the source region 3 side does not play a role of suppressing gate leakage current due to impact ionization, and prevents variation in the length L2 of the second channel region 5b due to misalignment of the resist pattern 73. It is only responsible for the action. Therefore, the length L1 of the first channel region 5a is preferably as short as possible unless the first channel region 5a disappears. Therefore, the design value (that is, the target value) of the length L1 of the first channel region 5a is set as small as possible while having a margin so that the first channel region 5a does not disappear due to the alignment shift. It is preferable to do this.

図８は、本実施の形態によるＪＦＥＴのゲート耐圧の、ドレイン領域４側の第３のチャネル領域５ｃの長さＬ３に対する依存性を示している。この依存性は、シミュレーションにより得たものである。   FIG. 8 shows the dependence of the gate breakdown voltage of the JFET according to this embodiment on the length L3 of the third channel region 5c on the drain region 4 side. This dependency is obtained by simulation.

図８の横軸は、第３チャネル領域５ｃの長さＬ３を示している。本実施の形態による各測定素子では、Ｌ１は一定値０．３μｍであり、Ｌ１＋Ｌ２＋Ｌ３は一定値２．６μｍであり、Ｌ２＝２．３μｍ−Ｌ３である。Ｌ３，Ｌ２の他に、第３のチャネル領域５ｃの不純物濃度ｎ３（＝ｎ１）に相当するイオン注入量をパラメータとしたが、それ以外の条件は、各測定素子について同一とした。なお、図８中の３．０Ｅ＋１２などは、３．０×１０＋１２などを意味する。 The horizontal axis in FIG. 8 indicates the length L3 of the third channel region 5c. In each measuring element according to the present embodiment, L1 is a constant value of 0.3 μm, L1 + L2 + L3 is a constant value of 2.6 μm, and L2 = 2.3 μm−L3. In addition to L3 and L2, the ion implantation amount corresponding to the impurity concentration n3 (= n1) of the third channel region 5c was used as a parameter, but other conditions were the same for each measurement element. Note that 3.0E + 12 or the like in FIG. 8 means 3.0 × 10 +12 or the like.

図８の縦軸は、ゲート耐圧を示す。ここでは、ソース電流が一定値（約５ｕＡ）となる条件のもとで、ドレイン電圧を徐々に増加し、ドレイン端部の高電界領域でインパクトイオン化によって発生したゲートリーク電流が一定値（約１ｆＡ）になる時のゲート・ドレイン間の電圧を、ゲート耐圧とした。   The vertical axis in FIG. 8 indicates the gate breakdown voltage. Here, the drain voltage is gradually increased under the condition that the source current becomes a constant value (about 5 uA), and the gate leakage current generated by impact ionization in the high electric field region at the drain end is a constant value (about 1 fA). The voltage between the gate and the drain at the time of

図８から、インパクトイオン化によるゲートリーク電流を抑制してゲート耐圧を高めるためには、第３のチャネル領域５ｃの長さＬ３に最適値があることがわかる。よって、第３のチャネル領域５ｃの長さＬ３は、実際には、インパクトイオン化によるゲートリーク電流を抑制してゲート耐圧を高めるのに最適な最適値又はこれに近い値にすることが好ましい。図８に示す例では、Ｌ３は、０．５ｕｍから１．５ｕｍの範囲内であることが好ましく、０．７ｕｍから１．２ｕｍの範囲内であることがより好ましく、０．８ｕｍから１．０ｕｍの範囲内であることがより一層好ましい。   FIG. 8 shows that there is an optimum value for the length L3 of the third channel region 5c in order to suppress the gate leakage current due to impact ionization and increase the gate breakdown voltage. Therefore, in practice, the length L3 of the third channel region 5c is preferably set to an optimum value or a value close to the optimum value for suppressing the gate leakage current due to impact ionization and increasing the gate breakdown voltage. In the example shown in FIG. 8, L3 is preferably in the range of 0.5 μm to 1.5 μm, more preferably in the range of 0.7 μm to 1.2 μm, and 0.8 μm to 1.0 μm. It is still more preferable that it is in the range.

前述したように、第１チャネル領域５ａの長さＬ１の設計値（すなわち、目標値）を、アライメントズレによって第１チャネル領域５ａが消失することが無いように余裕を持ちつつ、なるべく小さな値に設定すると、実際の長さＬ１は、アライメントズレを考慮しても、第３のチャネル領域５ｃの長さＬ３の前述したような最適値より小さくなる。よって、Ｌ３＞Ｌ１であることが好ましい。   As described above, the design value (that is, the target value) of the length L1 of the first channel region 5a is made as small as possible while having a margin so that the first channel region 5a is not lost due to the alignment shift. When set, the actual length L1 is smaller than the above-described optimum value of the length L3 of the third channel region 5c even when the alignment shift is taken into consideration. Therefore, it is preferable that L3> L1.

以上のように、本実施の形態によるＪＦＥＴでは、前記従来のＪＦＥＴと同様にゲート耐圧が高く、しかも、前記従来のＪＦＥＴと比べて素子特性のばらつきが小さくなる。   As described above, in the JFET according to the present embodiment, the gate breakdown voltage is high as in the conventional JFET, and the variation in device characteristics is smaller than that in the conventional JFET.

［第２の実施の形態］   [Second Embodiment]

図９は、本発明の第２の実施の形態によるＪＦＥＴを模式的に示す概略断面図であり、図２に対応している。図９において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。なお、図９では、シリコン酸化膜１１、層間絶縁膜１２及び電極１３〜１５の図示は省略している。   FIG. 9 is a schematic cross-sectional view schematically showing a JFET according to the second embodiment of the present invention, and corresponds to FIG. 9, elements that are the same as or correspond to elements in FIG. 2 are given the same reference numerals, and redundant descriptions thereof are omitted. In FIG. 9, illustration of the silicon oxide film 11, the interlayer insulating film 12, and the electrodes 13 to 15 is omitted.

本実施の形態が前記第１の実施の形態と異なる所は、前記第１の実施の形態では、ソース領域３及びドレイン領域４がそれぞれ一様に高い不純物濃度の領域のみで構成されていたのに対し、本実施の形態では、ソース領域３及びドレイン領域４がそれぞれ、電極１３，１４（図９では図示せず。図２参照）とのコンタクトを形成するための高不純物濃度領域３ａ，４ａと、これより不純物濃度の低い低不純物濃度領域３ｂ，４ｂとにより構成されている点のみである。   The difference between the present embodiment and the first embodiment is that in the first embodiment, the source region 3 and the drain region 4 are each composed of only regions having a high impurity concentration. On the other hand, in the present embodiment, the source region 3 and the drain region 4 are high impurity concentration regions 3a and 4a for forming contacts with the electrodes 13 and 14 (not shown in FIG. 9, see FIG. 2), respectively. And the low impurity concentration regions 3b and 4b having a lower impurity concentration.

本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。また、本実施の形態によれば、ｐ＋型のゲート領域２と接するドレイン領域４ｂの濃度が低くなるため、ゲート・ドレイン端部における電界が緩和される。よって、ゲート耐圧がより向上する。 Also in this embodiment, the same advantages as those in the first embodiment can be obtained. In addition, according to the present embodiment, the concentration of the drain region 4b in contact with the p + -type gate region 2 is lowered, so that the electric field at the gate / drain end is relaxed. Therefore, the gate breakdown voltage is further improved.

［第３の実施の形態］   [Third Embodiment]

図１０は、本発明の第３の実施の形態によるＪＦＥＴを模式的に示す概略断面図であり、図２及び図９に対応している。図１０において、図２及び図９中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。なお、図１０では、図９と同様に、シリコン酸化膜１１、層間絶縁膜１２及び電極１３，１５の図示は省略している。   FIG. 10 is a schematic sectional view schematically showing a JFET according to the third embodiment of the present invention, and corresponds to FIG. 2 and FIG. 10, elements that are the same as or correspond to those in FIGS. 2 and 9 are given the same reference numerals, and redundant descriptions thereof are omitted. 10, the illustration of the silicon oxide film 11, the interlayer insulating film 12, and the electrodes 13 and 15 is omitted as in FIG.

本実施の形態が前記第２の実施の形態と異なる所は、以下に説明する点のみである。前記第２の実施の形態では、比較的低い不純物濃度のｎ型半導体基板１に、ゲート領域２、ソース領域３、ドレイン領域４、チャネル領域５及びバックゲート領域６が形成されている。これに対し、本実施の形態では、高不純物濃度のｎ型半導体基板１０１上に、エピタキシャル層等の比較的低い不純物濃度のｎ型半導体層１０２が形成され、ｎ型半導体層１０２に、ゲート領域２、ソース領域３、ドレイン領域４、チャネル領域５及びバックゲート領域６が形成されている。   The present embodiment differs from the second embodiment only in the points described below. In the second embodiment, a gate region 2, a source region 3, a drain region 4, a channel region 5 and a back gate region 6 are formed on an n-type semiconductor substrate 1 having a relatively low impurity concentration. In contrast, in this embodiment, an n-type semiconductor layer 102 having a relatively low impurity concentration such as an epitaxial layer is formed on an n-type semiconductor substrate 101 having a high impurity concentration, and a gate region is formed in the n-type semiconductor layer 102. 2, a source region 3, a drain region 4, a channel region 5 and a back gate region 6 are formed.

また、前記第２の実施の形態では、バックゲート領域６がドレイン領域４の下部及び側部も囲んでいるのに対し、本実施の形態では、バックゲート領域６はドレイン領域４の下部及び側部は囲んでおらず、ドレイン領域４の下部及び側部はｎ型半導体層１０２に接している。   In the second embodiment, the back gate region 6 also surrounds the lower and side portions of the drain region 4, whereas in the present embodiment, the back gate region 6 is located below and on the side of the drain region 4. The portion is not enclosed, and the lower and side portions of the drain region 4 are in contact with the n-type semiconductor layer 102.

本実施の形態では、以上の構造によって、高不純物濃度のｎ型半導体基板１０１が、ｎ型半導体層１０２を介して、ドレイン領域４と電気的に接続されており、これにより、半導体基板１０１からドレイン電圧を供給できるようになっている。これに伴い、図面には示していないが、前記第２の実施の形態と異なりドレイン領域４用の電極１４は設けられていない。また、ドレイン領域４から高不純物濃度領域４ａが取り除かれ、ドレイン領域４が低不純物濃度領域４ｂのみで構成されている。   In the present embodiment, the n-type semiconductor substrate 101 with a high impurity concentration is electrically connected to the drain region 4 through the n-type semiconductor layer 102 by the above structure. A drain voltage can be supplied. Accordingly, although not shown in the drawing, unlike the second embodiment, the electrode 14 for the drain region 4 is not provided. Further, the high impurity concentration region 4a is removed from the drain region 4, and the drain region 4 is composed of only the low impurity concentration region 4b.

本実施の形態によれば、前記第２の実施の形態と同様の利点が得られる。   According to the present embodiment, advantages similar to those of the second embodiment can be obtained.

また、本実施の形態によれば、ドレイン領域４と高不純物濃度の半導体基板１０１とが電気的に接続されているため、この高不純物濃度（すなわち、低抵抗）の半導体基板１０１からドレイン電圧を供給することができる。したがって、本実施の形態によるＪＦＥＴは、同一半導体基板１０１上に複数のＪＦＥＴを形成し、高不純物濃度で低抵抗の半導体基板１０１より各ＪＦＥＴのドレイン領域４を共通に接続して使用するデバイス、例えば、固体撮像素子等のデバイスに好適である。   Further, according to the present embodiment, since the drain region 4 and the semiconductor substrate 101 having a high impurity concentration are electrically connected, a drain voltage is applied from the semiconductor substrate 101 having a high impurity concentration (that is, low resistance). Can be supplied. Therefore, the JFET according to the present embodiment is a device in which a plurality of JFETs are formed on the same semiconductor substrate 101, and the drain region 4 of each JFET is commonly connected from the semiconductor substrate 101 having a high impurity concentration and a low resistance. For example, it is suitable for a device such as a solid-state imaging device.

［第４の実施の形態］   [Fourth Embodiment]

図１１は、本発明の第４の実施の形態による固体撮像素子の全体の回路構成を示す回路図である。   FIG. 11 is a circuit diagram showing an overall circuit configuration of a solid-state imaging device according to the fourth embodiment of the present invention.

本実施の形態による固体撮像素子の回路構成は、特許文献１に開示された固体撮像素子の回路構成と同一である。   The circuit configuration of the solid-state imaging device according to the present embodiment is the same as the circuit configuration of the solid-state imaging device disclosed in Patent Document 1.

本実施の形態による固体撮像素子は、感度を高めるために画素部に信号増幅用のトランジスタを設けた増幅型固体撮像素子と呼ばれる素子の一つである。この固体撮像素子は、受光部における入射光に応じて生成された電荷を蓄積する電荷蓄積部と、受け取った電荷に応じた信号を出力する増幅トランジスタが分離して形成され、それらの間に設けられた転送ゲート電極（トランスファーゲート、ＴＧ）によって電荷蓄積部から増幅トランジスタへの電荷の転送を制御するものである。   The solid-state imaging device according to the present embodiment is one of elements called an amplification type solid-state imaging device in which a signal amplification transistor is provided in a pixel portion in order to increase sensitivity. In this solid-state imaging device, a charge accumulation unit that accumulates charges generated according to incident light in the light receiving unit and an amplification transistor that outputs a signal according to the received charges are formed separately and provided between them. The transfer gate electrode (transfer gate, TG) thus controlled controls the transfer of charges from the charge storage section to the amplification transistor.

本実施の形態による固体撮像素子の単位画素３１は、図１１に示すように、受光部としての埋込みフォトダイオードＰＤと、光電変換された電荷を増幅する増幅トランジスタとしての接合型電界効果トランジスタＪＦＥＴと、ＰＤからＪＦＥＴへの電荷の転送を制御するＴＧと、ＪＦＥＴのゲートにリセット電位を与えるリセットドレインＲＤと、ＪＦＥＴのリセット動作を制御するリセットゲートＲＧなどから構成されている。なお、図１１において、３１ａはＴＧ等により構成される転送制御素子（ｎチャネル型ＭＯＳＦＥＴ）、３１ｂはＲＧ等により構成されるリセット素子（Ｐチャネル型ＭＯＳＦＥＴ）である。   As shown in FIG. 11, the unit pixel 31 of the solid-state imaging device according to the present embodiment includes an embedded photodiode PD as a light receiving unit, and a junction field effect transistor JFET as an amplification transistor that amplifies photoelectrically converted charges. TG is configured to control transfer of charge from PD to JFET, reset drain RD for applying reset potential to the gate of JFET, reset gate RG for controlling reset operation of JFET, and the like. In FIG. 11, reference numeral 31a denotes a transfer control element (n-channel MOSFET) composed of TG or the like, and 31b denotes a reset element (P-channel MOSFET) composed of RG or the like.

本実施の形態による固体撮像素子は、図１１に示すように、単位画素３１の他に、垂直ソースライン３２ａ，３２ｂ，３２ｃ、クロックライン３３ａ，３３ｂ，３３ｃ，５０ａ，５０ｂ，５０ｃ、垂直走査回路３４、駆動パルス発生回路３７、行ライン３７ａ、信号出力線３８、暗出力線３９、水平走査回路４０、駆動パルス発生回路４１，４２、光信号用クロックライン４１ａ、暗出力用クロックライン４２ａ、水平読出し選択用ＭＯＳトランジスタＴＨＳ１，ＴＨＳ２，ＴＨＳ３，ＴＨＤ１，ＴＨＤ２，ＴＨＤ３、暗光信号転送用ＭＯＳトランジスタＴＳ１，ＴＳ２，ＴＳ３、暗出力転送用ＭＯＳトランジスタＴＤ１，ＴＤ２，ＴＤ３、光信号出力蓄積用コンデンサＣＳ１，ＣＳ２，ＣＳ３、暗出力蓄積用コンデンサＣＤ１，ＣＤ２，ＣＤ３、リセット用トランジスタＴＲＶ１，ＴＲＶ２，ＴＲＶ３、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃなどを有している。 As shown in FIG. 11, the solid-state imaging device according to the present embodiment includes vertical source lines 32a, 32b, 32c, clock lines 33a, 33b, 33c, 50a, 50b, 50c, a vertical scanning circuit, in addition to the unit pixel 31. 34, drive pulse generation circuit 37, row line 37a, signal output line 38, dark output line 39, horizontal scanning circuit 40, drive pulse generation circuits 41 and 42, optical signal clock line 41a, dark output clock line 42a, horizontal Read selection MOS transistors T HS1 , T HS2 , T HS3 , T HD1 , T HD2 , T HD3 , dark light signal transfer MOS transistors T S1 , T S2 , T S3 , dark output transfer MOS transistors T D1 , T D2 , T D3, the optical signal output storage capacitor C S1, C S2, C S3 , dark output storage capacitor C D1, C D2, C D3 , reset transistor T RV1, T RV2, T RV3 , has a source follower read constant current sources 44a, 44b, 44c and the like.

そして、本実施の形態による固体撮像素子では、各画素のＪＦＥＴとして、前記第１乃至第３のいずれかの実施の形態によるＪＦＥＴが用いられている。   In the solid-state imaging device according to the present embodiment, the JFET according to any one of the first to third embodiments is used as the JFET of each pixel.

したがって、本実施の形態によれば、各画素のＪＦＥＴのゲート耐圧が高くなることから各画素の出力信号のダイナミックレンジが広くなり、しかも、画素毎のばらつきが小さくなる。また、各画素のＪＦＥＴのゲート・ドレイン間に大きな逆バイアス電圧が印加できるため、ゲート容量の変動が小さく、リニアリティー（出力信号の直線性）が改善されるという効果も得られる。   Therefore, according to the present embodiment, since the gate breakdown voltage of the JFET of each pixel is increased, the dynamic range of the output signal of each pixel is widened, and the variation from pixel to pixel is reduced. In addition, since a large reverse bias voltage can be applied between the gate and drain of the JFET of each pixel, the gate capacitance variation is small, and the linearity (linearity of the output signal) is improved.

以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。例えば、前述したｎ型とｐ型とを入れ換えてよいことは、言うまでもない。また、本発明によるＪＦＥＴは、固体撮像素子以外の種々の用途にも用いることができる。   Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments. For example, it goes without saying that the above-described n-type and p-type may be interchanged. Further, the JFET according to the present invention can be used for various applications other than the solid-state imaging device.

本発明の第１の実施の形態の接合型電界効果トランジスタを模式的に示す概略平面図である。1 is a schematic plan view schematically showing a junction field effect transistor according to a first embodiment of the present invention. 図１中のチャネルに沿った方向のＡ−Ａ’線に沿った概略断面図である。It is a schematic sectional drawing along the A-A 'line of the direction along the channel in FIG. 図１及び図２に示す接合型電界効果トランジスタを製造する方法における各工程を模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically each process in the method of manufacturing the junction type field effect transistor shown in FIG.1 and FIG.2. 図３に引き続く工程を模式的に示す概略断面図である。FIG. 4 is a schematic cross-sectional view schematically showing a process subsequent to FIG. 3. 比較例による接合型電界効果トランジスタを模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically the junction type field effect transistor by a comparative example. 図５に示す接合型電界効果トランジスタを製造する方法における一工程を模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically 1 process in the method of manufacturing the junction type field effect transistor shown in FIG. 図１及び図２に示す接合型電界効果トランジスタ及び図５に示す接合型電界効果トランジスタの、アライメントズレに対する特性変動を示す図である。FIG. 6 is a diagram illustrating a variation in characteristics with respect to alignment deviation of the junction field effect transistor illustrated in FIGS. 1 and 2 and the junction field effect transistor illustrated in FIG. 5. 図１及び図２に示す接合型電界効果トランジスタのゲート耐圧の、ドレイン領域の第３チャネル領域の長さに対する依存性を示す図である。FIG. 3 is a diagram showing the dependence of the gate breakdown voltage of the junction field effect transistor shown in FIGS. 1 and 2 on the length of the third channel region of the drain region. 本発明の第２の実施の形態による接合型電界効果トランジスタを模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically the junction field effect transistor by the 2nd Embodiment of this invention. 本発明の第３の実施の形態による接合型電界効果トランジスタを模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically the junction type field effect transistor by the 3rd Embodiment of this invention. 本発明の第４の実施の形態による固体撮像素子の全体の回路構成を示す回路図である。It is a circuit diagram which shows the whole circuit structure of the solid-state image sensor by the 4th Embodiment of this invention.

符号の説明Explanation of symbols

１ ｎ型半導体基板
２ ｐ＋型のゲート領域
３ ソース領域
４ ドレイン領域
５ チャネル領域
６ ｐ型のバックゲート領域
５ａ 高不純物濃度のｎ型の第１チャネル領域
５ｂ 低不純物濃度のｎ型の第２チャネル領域
５ｃ 高不純物濃度のｎ型の第３チャネル領域
１０１ 高不純物濃度のｎ型の半導体基板
１０２ ｎ型の半導体層 1 n-type semiconductor substrate 2 p + -type gate region 3 source region 4 drain region 5 channel region 6 p-type back gate region 5a high impurity concentration n-type first channel region 5b low impurity concentration n-type second Channel region 5c High impurity concentration n-type third channel region 101 High impurity concentration n-type semiconductor substrate 102 n-type semiconductor layer

Claims (5)

第１導電型のゲート領域と、該ゲート領域を挟んで設けられた第２導電型のソース領域及び第２導電型のドレイン領域と、前記ゲート領域の下部に設けられた第２導電型のチャネル領域と、該チャネル領域の下部に設けられると共に前記ゲート領域と電気的に接続された第１導電型のバックゲート領域と、を備えた接合型電界効果トランジスタにおいて、
前記チャネル領域は、前記ソース領域側の第１の領域と、前記ドレイン領域側の第３の領域と、前記第１及び第３の領域間の第２の領域とを有し、
前記第１の領域の不純物濃度及び前記第３の領域の不純物濃度は、互いに実質的に同じでかつ前記第２の領域の不純物濃度より高いことを特徴とする接合型電界効果トランジスタ。 A first conductivity type gate region; a second conductivity type source region and a second conductivity type drain region provided across the gate region; and a second conductivity type channel provided below the gate region. A junction field effect transistor comprising: a region; and a first conductivity type back gate region provided under the channel region and electrically connected to the gate region;
The channel region includes a first region on the source region side, a third region on the drain region side, and a second region between the first and third regions,
The junction field effect transistor, wherein the impurity concentration of the first region and the impurity concentration of the third region are substantially the same as each other and higher than the impurity concentration of the second region. 前記第３の領域のチャネルに沿う方向の長さが、前記第１の領域のチャネルに沿う方向の長さと比べて長いことを特徴とする請求項１記載の接合型電界効果トランジスタ。   2. The junction field effect transistor according to claim 1, wherein a length of the third region in the direction along the channel is longer than a length of the third region in the direction along the channel. 第２導電型の半導体基板の一主面側に形成され、
前記ドレイン領域は前記半導体基板と電気的に接続されていることを特徴とする請求項１又は２記載の接合型電界効果トランジスタ。 Formed on one main surface side of the second conductivity type semiconductor substrate;
3. The junction field effect transistor according to claim 1, wherein the drain region is electrically connected to the semiconductor substrate. 請求項１乃至３のいずれかに記載の接合型電界効果トランジスタを製造する方法であって、
前記第１乃至第３の領域に相当する領域の全体にイオン注入を行う第１の工程と、
前記第１の工程の前又は後に、前記第２の領域に相当する領域をマスクした状態で、前記第１及び第３の領域に相当する領域に一括してイオン注入を行う第２の工程と、
を備えたことを特徴とする接合型電界効果トランジスタの製造方法。 A method for manufacturing the junction field effect transistor according to claim 1,
A first step of implanting ions into the entire region corresponding to the first to third regions;
A second step in which ion implantation is performed collectively in regions corresponding to the first and third regions in a state where the region corresponding to the second region is masked before or after the first step; ,
A method of manufacturing a junction field effect transistor comprising: 請求項１乃至３のいずれかに記載の接合型電界効果トランジスタを含む画素を備えたことを特徴とする固体撮像素子。   A solid-state imaging device comprising a pixel including the junction field effect transistor according to claim 1.
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