JP2006196768A - Method of manufacturing wiring board - Google Patents

Method of manufacturing wiring board Download PDF

Info

Publication number
JP2006196768A
JP2006196768A JP2005008003A JP2005008003A JP2006196768A JP 2006196768 A JP2006196768 A JP 2006196768A JP 2005008003 A JP2005008003 A JP 2005008003A JP 2005008003 A JP2005008003 A JP 2005008003A JP 2006196768 A JP2006196768 A JP 2006196768A
Authority
JP
Japan
Prior art keywords
pattern
insulating layer
wiring
wiring board
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005008003A
Other languages
Japanese (ja)
Inventor
Shuichi Tanaka
秀一 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2005008003A priority Critical patent/JP2006196768A/en
Publication of JP2006196768A publication Critical patent/JP2006196768A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a wiring board with a fine pattern shape. <P>SOLUTION: The method comprises an insulation layer, a pattern wiring formed on the insulation layer, and via plugs connected to the pattern wiring. The method includes a first step of forming a metal thin film on a pattern forming board on which the pattern shape of the pattern wiring is formed; a second step of pressing the pattern forming board onto the insulation layer to transfer the pattern shape onto the insulation layer, and adhering the metal thin film to the insulation layer; a third step of forming via holes corresponding to the pattern shape; a fourth step of forming a plating seed layer to the via holes; and a fifth step of forming the pattern wiring and the via plugs by metallic plating, in a way of filling recesses of the via holes and the pattern shape. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、配線基板の製造方法に係り、特に絶縁層中にはメッキ法にて配線パターンを形成する工程を含む配線基板の製造方法に関する。   The present invention relates to a method for manufacturing a wiring board, and more particularly to a method for manufacturing a wiring board including a step of forming a wiring pattern by plating in an insulating layer.

近年、電子装置や半導体装置などの回路の微細化・高性能化が進んでおり、これに伴い、電子装置や半導体装置の接続に用いられる配線基板の微細化が求められている。   In recent years, miniaturization and high performance of circuits such as electronic devices and semiconductor devices have progressed, and accordingly, miniaturization of wiring boards used for connecting electronic devices and semiconductor devices is required.

従来、配線基板のパターン配線の形成には、例えばいわゆるセミアディティブ法などのパターンメッキ方法が用いられてきたが、微細化に限界があり、微細パターニング形状の形成方法の開発が急務であった。   Conventionally, pattern plating methods such as a so-called semi-additive method have been used to form pattern wiring on a wiring board. However, there is a limit to miniaturization, and development of a method for forming a fine patterning shape has been an urgent task.

例えば、樹脂材料よりなる絶縁層上にパターン配線を形成する場合には、当該絶縁層の平面度の問題があり、そのために焦点深度の問題からフォトリソグラフィ法を適用することが困難である。そのため、微細化を実現するためには、例えば、配線基板とは別途、例えばフォトリソグラフィ法を用いて形成したパターニング形状を、配線基板に転写する方法が様々に提案されていた（例えば、特許文献１、特許文献２参照）。   For example, when pattern wiring is formed on an insulating layer made of a resin material, there is a problem of flatness of the insulating layer, which makes it difficult to apply a photolithography method due to a problem of depth of focus. Therefore, in order to realize miniaturization, for example, various methods have been proposed in which a patterning shape formed by using, for example, a photolithography method is transferred to the wiring substrate separately from the wiring substrate (for example, Patent Documents). 1, see Patent Document 2).

例えば、図１Ａ〜図１Ｆに、従来の、パターン転写を用いた、配線基板の製造方法の一例を、手順を追って示す。   For example, FIGS. 1A to 1F show an example of a conventional method of manufacturing a wiring board using pattern transfer, following the procedure.

まず、図１Ａに示す工程では、例えば金属などよりなる、配線基板上に形成されるパターン配線のパターン形状Ｐが形成された、パターン形成板２０１を用意する。前記パターン形成板２０１は、例えば金属板に、リソグラフィ法などのパターニング方法を用いて形成する。   First, in the step shown in FIG. 1A, a pattern forming plate 201 is prepared in which a pattern shape P of a pattern wiring formed on a wiring board, for example, made of metal or the like is formed. The pattern forming plate 201 is formed on a metal plate using a patterning method such as a lithography method.

次に、当該パターン形成板２０１を、コア基板１０１上に形成された絶縁層１０２に押し付ける。ここで、前記パターン形成板２０１を、前記絶縁層１０２に押し付けて充分に加圧することで、前記パターン形状Ｐを、前記絶縁層１０２に転写する。   Next, the pattern forming plate 201 is pressed against the insulating layer 102 formed on the core substrate 101. Here, the pattern shape P is transferred to the insulating layer 102 by pressing the pattern forming plate 201 against the insulating layer 102 and applying sufficient pressure thereto.

また、この場合、前記コア基板１０１の、前記絶縁層１０２が形成された側の反対側に、絶縁層１０３が形成されていてもよい。   In this case, an insulating layer 103 may be formed on the side of the core substrate 101 opposite to the side on which the insulating layer 102 is formed.

次に、図１Ｂに示す工程において、前記パターン形成板２０１を前記絶縁層１０２より脱離する。この場合、本図に示すように、前記絶縁層１０２には、前記パターン形成板２０１のパターンが転写され、例えば、複数の、溝状のパターン形状１０４が形成される。   Next, in the step shown in FIG. 1B, the pattern forming plate 201 is detached from the insulating layer 102. In this case, as shown in the figure, the pattern of the pattern forming plate 201 is transferred to the insulating layer 102, and, for example, a plurality of groove-like pattern shapes 104 are formed.

次に、図１Ｃに示す工程において、前記パターン形状１０４に対応するように、例えばレーザによりビアホール１０５を形成する。   Next, in the step shown in FIG. 1C, via holes 105 are formed by a laser, for example, so as to correspond to the pattern shape 104.

次に、図１Ｄに示す工程において、前記ビアホール１０５の内壁面と前記パターン形状１０４の内壁面を含む前記絶縁層１０２上に、無電解メッキによりＣｕ薄膜よりなるシード層１０６を形成する。当該シード層１０６は、次の工程で行われる電解メッキのシード層として用いられる。   Next, in a step shown in FIG. 1D, a seed layer 106 made of a Cu thin film is formed by electroless plating on the insulating layer 102 including the inner wall surface of the via hole 105 and the inner wall surface of the pattern shape 104. The seed layer 106 is used as a seed layer for electrolytic plating performed in the next step.

次に、図１Ｅに示す工程において、前記ビアホール１０５およびパターン形状１０５を埋設するように、Ｃｕの電解メッキにより、それぞれビアプラグ１０８およびパターン配線１０７を形成し、必要に応じて図１Ｆに示す工程でバフ研磨またはＣＭＰなどにより、余剰なＣｕメッキの部分を研削する。   Next, in the step shown in FIG. 1E, via plugs 108 and pattern wirings 107 are formed by electrolytic plating of Cu so as to bury the via hole 105 and the pattern shape 105, respectively, and in the step shown in FIG. 1F if necessary. Excess Cu plating is ground by buffing or CMP.

また、この後で必要に応じて同様な工程を繰り返して多層配線構造とすることも可能である。
特開平７−３０２２９号公報 特開平１０−８４１８６号公報 Further, after that, if necessary, the same process can be repeated to form a multilayer wiring structure.
Japanese Patent Application Laid-Open No. 7-30229 JP-A-10-84186

しかし、上記図１Ａ〜図１Ｆに示した配線基板の製造方法においては、特に配線の微細化を行う場合に困難となる場合があった。   However, in the method of manufacturing a wiring board shown in FIGS. 1A to 1F, it may be difficult particularly when the wiring is miniaturized.

例えば、図１Ｃ〜図１Ｄに示す工程において、Ｃｕの無電解メッキを行うためには、予め絶縁層に対して、いわゆるデスミア処理と呼ばれる表面の粗化処理を行う必要がある。デスミア処理とは、薬液によりビア底面の樹脂残渣を除去すると共に絶縁層の表面の粗化を行ってＣｕの無電解メッキ膜が形成可能な程度に表面を荒らす工程のことをいう。   For example, in the steps shown in FIGS. 1C to 1D, in order to perform electroless plating of Cu, it is necessary to perform a surface roughening process called a so-called desmear process on the insulating layer in advance. The desmear treatment is a step of removing the resin residue on the bottom surface of the via with a chemical solution and roughening the surface of the insulating layer to roughen the surface to such an extent that a Cu electroless plating film can be formed.

例えば、図１Ａ〜図１Ｂに示した工程において、パターン形成板が押し付けられて加圧された後の絶縁層表面や、図１Ｃに示した工程でレーザによりビアホールが形成された直後の絶縁層の表面は、表面が滑らかになるために、そのままではＣｕの無電解メッキを形成することが困難な状態となっている。   For example, in the process shown in FIGS. 1A to 1B, the surface of the insulating layer after the pattern forming plate is pressed and pressed, or the insulating layer immediately after the via hole is formed by the laser in the process shown in FIG. 1C. Since the surface becomes smooth, it is difficult to form an electroless plating of Cu as it is.

そのため、デスミアとよばれる薬液処理によって絶縁層の表面の粗化処理を行った後、Ｃｕの無電解メッキを行うことが一般的となっている。しかし、デスミア処理などの表面粗化処理は、絶縁層表面のエッチングを伴うため、絶縁層に形成されたパターン形状がエッチングされて変形してしまい、パターン配線を精度良く形成することが困難となる問題があり、特に微細なパターン配線の形成が困難となる問題が生じていた。   For this reason, it is common to perform electroless plating of Cu after performing a roughening treatment on the surface of the insulating layer by a chemical treatment called desmear. However, since the surface roughening treatment such as desmear treatment involves etching of the surface of the insulating layer, the pattern shape formed on the insulating layer is etched and deformed, making it difficult to form the pattern wiring with high accuracy. There has been a problem, and in particular, there has been a problem that it is difficult to form fine pattern wiring.

また、パターン形成板を絶縁層から脱離する場合に、絶縁層に残渣が形成されてしまう問題や、またパターン形成板に脱離剤などの薬剤を用いた場合には、これらの残留物が問題となる場合も生じていた。   In addition, when the pattern forming plate is detached from the insulating layer, there is a problem that residues are formed in the insulating layer, and when a chemical such as a desorbing agent is used for the pattern forming plate, these residues There was also a case that became a problem.

そこで、本発明は、上記の問題を解決した、新規で有用な配線基板の製造方法を提供することを目的としている。   Accordingly, an object of the present invention is to provide a novel and useful method of manufacturing a wiring board that solves the above problems.

本発明の具体的な課題は、微細なパターン形状を有する配線基板を製造することである。   A specific problem of the present invention is to manufacture a wiring board having a fine pattern shape.

本発明は、上記の課題を、絶縁層と、前記絶縁層に形成されるパターン配線と、前記パターン配線に接続されるビアプラグと、を有する配線基板の製造方法であって、前記パターン配線のパターン形状が形成されたパターン形成板上に、金属薄膜を形成する第１の工程と、当該パターン形成板を、前記絶縁層に押し付けて前記パターン形状を前記絶縁層に転写すると共に、前記金属薄膜を前記絶縁層に貼り付ける第２の工程と、前記第２の工程の後に、前記絶縁層に、前記パターン形状に対応してビアホールを形成する第３の工程と、前記ピアホールにメッキのシード層を形成する第４の工程と、前記ビアホールと前記パターン形状の凹部を埋設するように、金属メッキにより前記パターン配線と前記ビアプラグを形成する第５の工程と、を有することを特徴とする配線基板の製造方法により、解決する。   The present invention provides a method for manufacturing a wiring board, comprising: an insulating layer; a pattern wiring formed in the insulating layer; and a via plug connected to the pattern wiring. A first step of forming a metal thin film on the pattern forming plate on which the shape is formed; and pressing the pattern forming plate against the insulating layer to transfer the pattern shape to the insulating layer; and A second step of attaching to the insulating layer; a third step of forming a via hole corresponding to the pattern shape in the insulating layer after the second step; and a plating seed layer in the peer hole. A fourth step of forming, and a fifth step of forming the pattern wiring and the via plug by metal plating so as to bury the via hole and the pattern-shaped recess. The method of manufacturing a wiring board, which comprises, resolve.

当該配線基板の製造方法によれば、微細なパターン形状を有する配線基板を製造することが可能となる。   According to the method for manufacturing a wiring board, a wiring board having a fine pattern shape can be manufactured.

また、前記金属薄膜はＣｕ薄膜であると、金属薄膜の抵抗値が低くなり好適である。   The metal thin film is preferably a Cu thin film because the metal thin film has a low resistance value.

また、前記パターン形成板と、前記Ｃｕ薄膜の間には、Ｍｏ層が形成されると、当該Ｃｕ薄膜を当該パターン形成板より剥離することが容易となり、好適である。   Further, when a Mo layer is formed between the pattern forming plate and the Cu thin film, it is easy to peel the Cu thin film from the pattern forming plate, which is preferable.

また、前記金属メッキは、Ｃｕの電解メッキであると、前記パターン配線と前記ビアプラグを容易に形成することが可能であり、好適である。   Further, it is preferable that the metal plating is Cu electrolytic plating because the pattern wiring and the via plug can be easily formed.

また、前記シード層は、Ｃｕの無電解メッキにより形成されると、当該シード層を容易に形成することができる。   Further, when the seed layer is formed by electroless plating of Cu, the seed layer can be easily formed.

また、前記第３の工程は、当該ビアホールを形成した後に当該ビアホールを粗化処理する工程を含むと、当該粗化処理によりビアホールにビアプラグを形成することが容易になる。   Further, when the third step includes a step of roughening the via hole after the via hole is formed, it is easy to form a via plug in the via hole by the roughening treatment.

また、前記絶縁層は、熱硬化性樹脂よりなると、パターン形成板から当該絶縁層にパターン転写をすることが容易になる。   Further, when the insulating layer is made of a thermosetting resin, it becomes easy to transfer the pattern from the pattern forming plate to the insulating layer.

また、前記第２の工程では、前記絶縁層を加熱して熱硬化させると、前記絶縁層と前記金属薄膜の密着性が良好となる。   In the second step, when the insulating layer is heated and thermally cured, the adhesion between the insulating layer and the metal thin film is improved.

また、前記ビアホールは、レーザにより形成されると、当該ビアホールの形成が容易である。   Further, when the via hole is formed by a laser, the via hole can be easily formed.

また、前記ビアホールは、前記金属薄膜を貫通して形成されると好適である。   The via hole is preferably formed through the metal thin film.

本発明によれば、微細なパターン形状を有する配線基板を製造することが可能となる。   According to the present invention, it is possible to manufacture a wiring board having a fine pattern shape.

次に、本発明の実施の形態に関して図面に基づき、以下に説明する。   Next, embodiments of the present invention will be described below with reference to the drawings.

図２Ａ〜図２Ｈは、本発明の実施例１による配線基板の製造方法を手順を追って示した図である。   2A to 2H are views showing the procedure of the method for manufacturing a wiring board according to the first embodiment of the present invention.

図２Ａを参照するに、まず図２Ａに示す工程では、後の工程において絶縁層に形成されるパターン配線のパターン形状Ｐ１が形成された、パターン形成板１を形成する。例えばパターン形成板１は、Ｎｉなどの金属材料よりなるが、他の様々な材料を用いて形成してもよい。また、当該パターン形状１は、リソグラフィ法とエッチングなどの定法により、形成することができる。   Referring to FIG. 2A, first, in the step shown in FIG. 2A, the pattern forming plate 1 in which the pattern shape P1 of the pattern wiring formed in the insulating layer in the subsequent step is formed. For example, the pattern forming plate 1 is made of a metal material such as Ni, but may be formed using other various materials. The pattern shape 1 can be formed by a regular method such as lithography and etching.

次に、図２Ｂに示す工程において、前記パターン形成板１の、前記パターン形状Ｐ１を覆うように、当該パターン形成板１の当該パターン形状Ｐ１が形成された側の面上に、例えばＭｏなどの金属材料よりなる、剥離層２を、例えばＭｏのスパッタリング法などにより、形成する。当該剥離層２は、後の工程において形成されるＣｕなどの金属薄膜層が、当該パターン形成板１より容易に剥離するようにするための層である。   Next, in the step shown in FIG. 2B, on the surface of the pattern forming plate 1 on the side where the pattern shape P1 is formed so as to cover the pattern shape P1, for example, Mo or the like. The release layer 2 made of a metal material is formed by, for example, a Mo sputtering method. The release layer 2 is a layer that allows a metal thin film layer such as Cu formed in a later step to be easily peeled off from the pattern forming plate 1.

次に、図２Ｃに示す工程において、当該剥離層２が形成された前記パターン形成板１に、当該剥離層２を覆うように、例えばＣｕ薄膜よりなる金属薄膜層３を、例えば電解メッキ法、無電解メッキ法、またはスパッタリング法、などにより形成する。この場合、当該金属薄膜層３は、例えば厚さが、０．２μｍ〜２．０μｍ程度となるように形成することが好ましい。   Next, in the step shown in FIG. 2C, a metal thin film layer 3 made of, for example, a Cu thin film is applied to the pattern forming plate 1 on which the release layer 2 is formed so as to cover the release layer 2. It is formed by an electroless plating method or a sputtering method. In this case, the metal thin film layer 3 is preferably formed to have a thickness of about 0.2 μm to 2.0 μm, for example.

次に、前記金属薄膜層３が形成された前記パターン形成板１を、配線基板を構成するための絶縁層に押し付けて加熱・加圧する。この場合、前記パターン形成板１は、例えば導電層よりなるコア１１上に形成された、例えば熱硬化性のエポキシ樹脂よりなる絶縁層１２に押し付けられ、加圧・加熱されて、前記パターン形状Ｐ１が当該絶縁層１２に転写され、例えばパターン形状溝よりなるパターン形状が形成されると共に、前記金属薄膜３が当該絶縁層１２に貼り付けられる。   Next, the said pattern formation board 1 in which the said metal thin film layer 3 was formed is pressed and heated and pressurized against the insulating layer for comprising a wiring board. In this case, the pattern forming plate 1 is pressed against the insulating layer 12 made of, for example, a thermosetting epoxy resin, which is formed on the core 11 made of, for example, a conductive layer, and is pressed and heated to form the pattern shape P1. Is transferred to the insulating layer 12 to form, for example, a pattern shape including a pattern-shaped groove, and the metal thin film 3 is attached to the insulating layer 12.

この場合、前記金属薄膜層３は、加圧されて絶縁層に貼り付けが行われるため、当該金属薄膜層３と前記絶縁層１２の密着力が良好となり、そのために後の工程において形成されるパターン配線と絶縁層の密着性を良好とすることができる。また、本工程においては、パターン形状板１により、絶縁層が加圧されると共に、絶縁層が加熱されると好適であり、例えば熱硬化性の樹脂よりなる絶縁層１２の熱硬化と金属薄膜層の貼り付けが同時に行われるため、当該金属薄膜層と絶縁層の密着力がさらに良好となる。   In this case, since the metal thin film layer 3 is pressed and attached to the insulating layer, the adhesion between the metal thin film layer 3 and the insulating layer 12 is improved, and therefore, the metal thin film layer 3 is formed in a later step. The adhesion between the pattern wiring and the insulating layer can be improved. Further, in this step, it is preferable that the insulating layer is pressed by the pattern-shaped plate 1 and the insulating layer is heated. For example, the thermosetting of the insulating layer 12 made of a thermosetting resin and the metal thin film. Since the layers are attached at the same time, the adhesion between the metal thin film layer and the insulating layer is further improved.

また、前記コア１１の、前記絶縁層１２が形成される側の反対側にも、絶縁層１３が形成されていてもよい。以降実施例中、前記絶縁層１２にパターン配線やビアプラグを形成する方法の例を示すが、当該絶縁層１３に対しても同様にパターン配線やビアプラグを形成することが可能である。また、前記絶縁層１２、１３は、例えばラミネートにより、または塗布法により、形成することができる。   An insulating layer 13 may be formed on the opposite side of the core 11 from the side on which the insulating layer 12 is formed. In the following embodiments, an example of a method of forming a pattern wiring and a via plug in the insulating layer 12 will be described. However, a pattern wiring and a via plug can be formed in the insulating layer 13 in the same manner. The insulating layers 12 and 13 can be formed, for example, by lamination or by a coating method.

次に、図２Ｄに示す工程において、前記パターン形成板１を、前記絶縁層１２より離脱する。この場合、前記パターン形成板１と、前記金属薄膜層３の間には、例えばＭｏよりなる剥離層２が形成されているため、Ｃｕよりなる金属薄膜層３をパターン形成板１より剥離することが容易になっている。例えば、ＭｏとＣｕは密着力が小さいため、剥離することが容易となるが、当該剥離層はＭｏに限定されず、Ｃｕと密着力が小さい、例えばＴａ等の高融点材料やＴｉなどを用いてもよい。   Next, in the step shown in FIG. 2D, the pattern forming plate 1 is separated from the insulating layer 12. In this case, since the peeling layer 2 made of, for example, Mo is formed between the pattern forming plate 1 and the metal thin film layer 3, the metal thin film layer 3 made of Cu is peeled from the pattern forming plate 1. Has become easier. For example, since Mo and Cu have a low adhesion force, they can be easily peeled off. However, the release layer is not limited to Mo, and a high melting point material such as Ta or Ti or the like having a low adhesion force with Cu is used. May be.

前記パターン形成板１が離脱された後の前記絶縁層１２には、前記パターン形状Ｐ１が当該絶縁層１２に転写され、例えばパターン形状溝よりなるパターン形状Ｌ１が形成されると共に、前記金属薄膜３が当該絶縁層１２に貼り付けられている。   In the insulating layer 12 after the pattern forming plate 1 is detached, the pattern shape P1 is transferred to the insulating layer 12 to form a pattern shape L1 including, for example, a pattern shape groove, and the metal thin film 3 is formed. Is attached to the insulating layer 12.

次に、図２Ｅに示す工程において、例えばＹＡＧレーザなどのレーザにより、当該パターン形状Ｌ１に対応して、例えば当該パターン形状Ｌ１の底面から、前記金属薄膜層３を貫通し、さらに前記絶縁層１２にかけて、前記コア基板１１に到達するビアホールＢＨ１を形成する。当該ビアホールＢＨ１を形成した後、残留物を洗浄すると共に、当該ビアホールＢＨ１の内壁面を粗化するために、薬液によるデスミア処理を行う。この場合、粗化処理が行われる当該ビアホールＢＨ１の内壁面以外の、前記絶縁層１２の表面は、前記導電層３で覆われているために、薬液による影響を最小限とすることができる。   Next, in the step shown in FIG. 2E, the metal thin film layer 3 is penetrated from the bottom surface of the pattern shape L1, for example, from the bottom of the pattern shape L1 by a laser such as a YAG laser, and further, the insulating layer 12 Then, a via hole BH1 reaching the core substrate 11 is formed. After the via hole BH1 is formed, the residue is washed and a desmear treatment with a chemical is performed to roughen the inner wall surface of the via hole BH1. In this case, since the surface of the insulating layer 12 other than the inner wall surface of the via hole BH1 to be roughened is covered with the conductive layer 3, the influence of the chemical solution can be minimized.

例えば、従来のように、パターン形状が剥き出しのままデスミア処理を行う場合には、パターン形状がエッチングされてしまい、特に微細なパターン形状の形成が困難になる問題が生じていた。本実施例ではこのようなデスミア処理の影響を排除して、微細な形状のパターン配線を、良好な精度で形成することが可能となっている。   For example, when the desmear process is performed with the pattern shape being exposed as in the prior art, the pattern shape is etched, and there is a problem that it becomes difficult to form a particularly fine pattern shape. In this embodiment, it is possible to eliminate the influence of the desmear process and form a fine pattern wiring with good accuracy.

次に、図２Ｆに示す工程において、前記ビアホールＢＨ１の内壁面に、例えばＣｕの無電解メッキにより、シード層Ｃ１を形成する。また、この場合、無電解メッキ層は前記金属薄膜層３上にも形成されるが、図示を省略している。また、当該シード層Ｃ１は、例えばスパッタリング法や、ＣＶＤ法などでも形成することが可能である。   Next, in the step shown in FIG. 2F, a seed layer C1 is formed on the inner wall surface of the via hole BH1 by, for example, electroless plating of Cu. In this case, the electroless plating layer is also formed on the metal thin film layer 3 but is not shown. The seed layer C1 can also be formed by, for example, a sputtering method or a CVD method.

次に、図２Ｇに示す工程において、前記ビアホールＢＨ１および前記パターン形状Ｌ１の凹部を埋設するように、例えばＣｕの電解メッキなどの金属メッキにより、それぞれパターン配線１４およびビアプラグ１５を形成する。この場合、電解メッキのシード層として、前記シード層Ｃ１と、前記金属薄膜層３が機能する。また、本図では前記シード層Ｃ１や金属薄膜層３の図示を省略している。   Next, in the step shown in FIG. 2G, the pattern wiring 14 and the via plug 15 are formed by metal plating such as electrolytic plating of Cu, for example, so as to fill the via hole BH1 and the concave portion of the pattern shape L1. In this case, the seed layer C1 and the metal thin film layer 3 function as a seed layer for electrolytic plating. In the drawing, the seed layer C1 and the metal thin film layer 3 are not shown.

次に、必要に応じて、図２Ｇの工程で形成した電解メッキ層を、例えばバフ研磨やＣＭＰ（化学機械研磨）などにより研磨し、パターン配線１４を分離し、配線基板の配線構造を形成する。   Next, if necessary, the electrolytic plating layer formed in the step of FIG. 2G is polished by, for example, buffing or CMP (Chemical Mechanical Polishing) to separate the pattern wiring 14 and form the wiring structure of the wiring board. .

さらに、本図に示す工程の後で、本実施例で上記に示した場合と同様の工程を繰り返して、前記パターン配線１４上にさらに別のパターン配線やビアプラグなどを形成して、多層配線構造を形成してもよい。また、前記絶縁層１３の側に配線構造を形成してもよい。   Further, after the process shown in this figure, the same process as described above in the present embodiment is repeated to form another pattern wiring, via plug, etc. on the pattern wiring 14 to obtain a multilayer wiring structure. May be formed. Further, a wiring structure may be formed on the insulating layer 13 side.

図３は、上記に示した配線基板の製造方法を用いて形成した、配線基板の一例である、配線基板１０の断面を模式的に示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。   FIG. 3 is a diagram schematically showing a cross section of the wiring board 10 which is an example of the wiring board formed by using the wiring board manufacturing method described above. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.

本図に示す配線基板１０は、図２Ｈに示す工程の後で、前記絶縁層１２上に絶縁層２２を形成し、当該絶縁層２２に、前記パターン配線１４に接続されるビアプラグ２５を形成し、さらに当該ビアプラグ２５に接続されるパターン配線２４を形成した例である。また、必要に応じて、前記パターン配線２４の周囲には、ソルダーレジスト層３１を形成してもよく、また当該パターン配線２４上には、電気的な接続を良好とするための、例えばＮｉ／Ａｕよりなるメッキ層３２を形成してもよい。   In the wiring substrate 10 shown in this figure, after the step shown in FIG. 2H, an insulating layer 22 is formed on the insulating layer 12, and a via plug 25 connected to the pattern wiring 14 is formed on the insulating layer 22. Further, in this example, the pattern wiring 24 connected to the via plug 25 is formed. In addition, if necessary, a solder resist layer 31 may be formed around the pattern wiring 24. On the pattern wiring 24, for example, Ni / A plated layer 32 made of Au may be formed.

このようにして形成される配線基板は、例えば半導体チップが接続されて用いられる。   The wiring board formed in this way is used with, for example, a semiconductor chip connected thereto.

また、本実施例による方法を用いて形成された配線基板は、加圧、加熱されて金属導電層が絶縁層に貼り付けられるため、パターン配線と絶縁層の密着性が良好となる特徴を有しており、例えば、従来の無電解メッキと電解メッキを組み合わせて形成されるパターン配線と比べて、絶縁層との密着力が、１．４倍〜３倍程度となる高い値を示している。このため、配線の信頼性が良好となる効果を奏する。   In addition, the wiring board formed using the method according to this example is characterized in that the adhesion between the pattern wiring and the insulating layer is good because the metal conductive layer is applied to the insulating layer by being pressurized and heated. For example, compared with a pattern wiring formed by combining conventional electroless plating and electrolytic plating, the adhesive force with the insulating layer shows a high value that is about 1.4 to 3 times. . For this reason, there exists an effect which the reliability of wiring becomes favorable.

また、デスミア処理による絶縁層のパターン形状浸食の影響が抑制されるため、微細なパターン配線を形成することが可能となり、例えばライン／スペース（配線幅／配線間隔）で、８μｍ／８μｍから、１０μｍ／１０μｍ程度、またはこれ以上に微細なパターン配線を形成することが可能となる。   In addition, since the influence of the pattern shape erosion of the insulating layer due to the desmear process is suppressed, it is possible to form fine pattern wiring. For example, the line / space (wiring width / wiring interval) is 8 μm / 8 μm to 10 μm. It becomes possible to form a fine pattern wiring of about / 10 μm or more.

また、金属薄膜やパターン配線、ビアプラグなどに用いる材料は、例えばＣｕの場合を例にとって示したが、例えばＡｕやＡｇなどを用いることも可能であり、また様々な金属の合金などを用いることも可能である。   The material used for the metal thin film, the pattern wiring, the via plug, etc. has been shown by taking Cu as an example. However, for example, Au or Ag can be used, and various metal alloys can also be used. Is possible.

以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。   Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to the specific embodiments described above, and various modifications and changes can be made within the scope described in the claims.

本発明によれば、微細なパターン形状を有する配線基板を製造することが可能となる。   According to the present invention, it is possible to manufacture a wiring board having a fine pattern shape.

従来の配線基板の製造方法を示す図（その１）である。It is FIG. (1) which shows the manufacturing method of the conventional wiring board. 従来の配線基板の製造方法を示す図（その２）である。It is FIG. (2) which shows the manufacturing method of the conventional wiring board. 従来の配線基板の製造方法を示す図（その３）である。It is FIG. (3) which shows the manufacturing method of the conventional wiring board. 従来の配線基板の製造方法を示す図（その４）である。It is FIG. (4) which shows the manufacturing method of the conventional wiring board. 従来の配線基板の製造方法を示す図（その５）である。It is FIG. (5) which shows the manufacturing method of the conventional wiring board. 従来の配線基板の製造方法を示す図（その６）である。It is FIG. (6) which shows the manufacturing method of the conventional wiring board. 実施例１による配線基板の製造方法を示す図（その１）である。FIG. 6 is a view (No. 1) illustrating the method for manufacturing the wiring board according to the first embodiment. 実施例１による配線基板の製造方法を示す図（その２）である。FIG. 6 is a diagram (No. 2) illustrating the method for manufacturing the wiring board according to the first embodiment; 実施例１による配線基板の製造方法を示す図（その３）である。FIG. 6 is a diagram (No. 3) illustrating the method for manufacturing the wiring board according to the first embodiment; 実施例１による配線基板の製造方法を示す図（その４）である。FIG. 6 is a diagram (No. 4) illustrating the method for manufacturing the wiring board according to the first embodiment; 実施例１による配線基板の製造方法を示す図（その５）である。FIG. 6 is a diagram (No. 5) for illustrating a method of manufacturing a wiring board according to Example 1; 実施例１による配線基板の製造方法を示す図（その６）である。FIG. 6 is a view (No. 6) illustrating the method for manufacturing the wiring board according to the first embodiment; 実施例１による配線基板の製造方法を示す図（その７）である。FIG. 7 is a view (No. 7) illustrating the method for manufacturing the wiring board according to the first embodiment; 実施例１による配線基板の製造方法を示す図（その８）である。FIG. 8 is a view (No. 8) illustrating the method for manufacturing the wiring board according to the first embodiment; 実施例１による配線基板の構成の一例を示す図である。5 is a diagram illustrating an example of a configuration of a wiring board according to Embodiment 1. FIG.

符号の説明Explanation of symbols

１０ 配線基板
１，２０１ パターン形成基板
２ 剥離層
３ 金属薄膜
１１，１０１ コア基板
１２，１３，２２，１０２，１０３ 絶縁層
１０４，Ｌ１ 配線パターン
１０５，ＢＨ１ ビアホール
１０６，Ｃ１ シード層
１４，２４，１０７ パターン配線
１５，２５，１０８ ビアプラグ
３１ ソルダーレジスト層
３２ メッキ層 DESCRIPTION OF SYMBOLS 10 Wiring board 1,201 Pattern formation board 2 Peeling layer 3 Metal thin film 11, 101 Core board 12, 13, 22, 102, 103 Insulating layer 104, L1 Wiring pattern 105, BH1 Via hole 106, C1 Seed layer 14, 24, 107 Pattern wiring 15, 25, 108 Via plug 31 Solder resist layer 32 Plating layer

Claims (10)

絶縁層と、前記絶縁層に形成されるパターン配線と、前記パターン配線に接続されるビアプラグと、を有する配線基板の製造方法であって、
前記パターン配線のパターン形状が形成されたパターン形成板上に、金属薄膜を形成する第１の工程と、
当該パターン形成板を、前記絶縁層に押し付けて前記パターン形状を前記絶縁層に転写すると共に、前記金属薄膜を前記絶縁層に貼り付ける第２の工程と、
前記第２の工程の後に、前記絶縁層に、前記パターン形状に対応してビアホールを形成する第３の工程と、
前記ピアホールにメッキのシード層を形成する第４の工程と、
前記ビアホールと前記パターン形状の凹部を埋設するように、金属メッキにより前記パターン配線と前記ビアプラグを形成する第５の工程と、を有することを特徴とする配線基板の製造方法。 A method of manufacturing a wiring board having an insulating layer, a pattern wiring formed in the insulating layer, and a via plug connected to the pattern wiring,
A first step of forming a metal thin film on the pattern forming plate on which the pattern shape of the pattern wiring is formed;
A second step of pressing the pattern forming plate against the insulating layer to transfer the pattern shape to the insulating layer and attaching the metal thin film to the insulating layer;
A third step of forming a via hole in the insulating layer corresponding to the pattern shape after the second step;
A fourth step of forming a plating seed layer in the peer hole;
And a fifth step of forming the pattern wiring and the via plug by metal plating so as to bury the via hole and the recess having the pattern shape. 前記金属薄膜はＣｕ薄膜であることを特徴とする請求項１記載の配線基板の製造方法。   2. The method of manufacturing a wiring board according to claim 1, wherein the metal thin film is a Cu thin film. 前記パターン形成板と、前記Ｃｕ薄膜の間には、Ｍｏ層が形成されることを特徴とする請求項２記載の配線基板の製造方法。   The method for manufacturing a wiring board according to claim 2, wherein a Mo layer is formed between the pattern forming plate and the Cu thin film. 前記金属メッキは、Ｃｕの電解メッキであることを特徴とする請求項１乃至３のうち、いずれか１項記載の配線基板の製造方法。   4. The method of manufacturing a wiring board according to claim 1, wherein the metal plating is electrolytic plating of Cu. 前記シード層は、Ｃｕの無電解メッキにより形成されることを特徴とする請求項１乃至４のうち、いずれか１項記載の配線基板の製造方法。   5. The method for manufacturing a wiring board according to claim 1, wherein the seed layer is formed by electroless plating of Cu. 前記第３の工程は、当該ビアホールを形成した後に当該ビアホールを粗化処理する工程を含むことを特徴とする請求項１乃至５のうち、いずれか１項記載の配線基板の製造方法。   6. The method of manufacturing a wiring board according to claim 1, wherein the third step includes a step of roughening the via hole after the via hole is formed. 前記絶縁層は、熱硬化性樹脂よりなることを特徴とする請求項１乃至６のうち、いずれか１項記載の配線基板の製造方法。   The method for manufacturing a wiring board according to claim 1, wherein the insulating layer is made of a thermosetting resin. 前記第２の工程では、前記絶縁層を加熱して熱硬化させることを特徴とする請求項７記載の配線基板の製造方法。   The method of manufacturing a wiring board according to claim 7, wherein in the second step, the insulating layer is heated and cured. 前記ビアホールは、レーザにより形成されることを特徴とする請求項１乃至８のうち、いずれか１項記載の配線基板の製造方法。   9. The method of manufacturing a wiring board according to claim 1, wherein the via hole is formed by a laser. 前記ビアホールは、前記金属薄膜を貫通して形成されることを特徴とする請求項１乃至９のうち、いずれか１項記載の配線基板の製造方法。
10. The method of manufacturing a wiring board according to claim 1, wherein the via hole is formed through the metal thin film.
JP2005008003A 2005-01-14 2005-01-14 Method of manufacturing wiring board Pending JP2006196768A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005008003A JP2006196768A (en) 2005-01-14 2005-01-14 Method of manufacturing wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005008003A JP2006196768A (en) 2005-01-14 2005-01-14 Method of manufacturing wiring board

Publications (1)

Publication Number Publication Date
JP2006196768A true JP2006196768A (en) 2006-07-27

Family

ID=36802582

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005008003A Pending JP2006196768A (en) 2005-01-14 2005-01-14 Method of manufacturing wiring board

Country Status (1)

Country Link
JP (1) JP2006196768A (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066685A (en) * 2005-10-17 2008-03-21 Seiko Instruments Inc Semiconductor device, and its manufacturing method
KR100859008B1 (en) * 2007-08-21 2008-09-18 삼성전기주식회사 Fabricating method for circuit board
KR100882607B1 (en) * 2007-08-10 2009-02-12 삼성전기주식회사 Manufacturing method of multilayered printed circuit board
JP2012505553A (en) * 2008-11-25 2012-03-01 インテル コーポレイション Method for enabling selective substrate area plating
JP2012227302A (en) * 2011-04-19 2012-11-15 Fujikura Ltd Manufacturing method of wiring board
US8707554B2 (en) 2009-12-28 2014-04-29 Ngk Spark Plug Co., Ltd. Method of manufacturing multilayer wiring substrate
JP5569927B2 (en) * 2008-02-08 2014-08-13 学校法人東京理科大学 Manufacturing method of structure having metal film and structure manufactured thereby
US9967975B2 (en) * 2016-04-29 2018-05-08 Kinsus Interconnect Technology Corp. Multi-layer circuit board

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066685A (en) * 2005-10-17 2008-03-21 Seiko Instruments Inc Semiconductor device, and its manufacturing method
KR100882607B1 (en) * 2007-08-10 2009-02-12 삼성전기주식회사 Manufacturing method of multilayered printed circuit board
KR100859008B1 (en) * 2007-08-21 2008-09-18 삼성전기주식회사 Fabricating method for circuit board
JP5569927B2 (en) * 2008-02-08 2014-08-13 学校法人東京理科大学 Manufacturing method of structure having metal film and structure manufactured thereby
US9332651B2 (en) 2008-02-08 2016-05-03 Tokyo University Of Science Foundation Process for producing structure with metal film, mother die for use in the process, and structure produced by the process
JP2012505553A (en) * 2008-11-25 2012-03-01 インテル コーポレイション Method for enabling selective substrate area plating
US8707554B2 (en) 2009-12-28 2014-04-29 Ngk Spark Plug Co., Ltd. Method of manufacturing multilayer wiring substrate
JP2012227302A (en) * 2011-04-19 2012-11-15 Fujikura Ltd Manufacturing method of wiring board
US9967975B2 (en) * 2016-04-29 2018-05-08 Kinsus Interconnect Technology Corp. Multi-layer circuit board

Similar Documents

Publication Publication Date Title
JP5101169B2 (en) Wiring board and manufacturing method thereof
JP2006196768A (en) Method of manufacturing wiring board
KR101077380B1 (en) A printed circuit board and a fabricating method the same
JP2008131036A (en) Printed circuit board and method of manufacturing the same
JP2009283739A (en) Wiring substrate and production method thereof
JP2008016817A (en) Buried pattern substrate and its manufacturing method
US8187479B2 (en) Manufacturing method of printed circuit board
JP2006245213A (en) Manufacturing method of wiring circuit board
JP2006041029A (en) Wiring substrate, manufacturing method thereof, and electronic device
JP5640667B2 (en) Circuit board manufacturing method
JP5188947B2 (en) Manufacturing method of multilayer wiring board
KR100908986B1 (en) Coreless Package Substrate and Manufacturing Method
KR100934107B1 (en) Printed circuit board manufacturing method providing fine pitch metal bumps
JP2019212692A (en) Wiring board and manufacturing method thereof
JP5419583B2 (en) Wiring board manufacturing method
KR101044117B1 (en) Method of Fabricating Printed Circuit Board
JP2003133725A (en) Method for manufacturing wiring board
JP2006128291A (en) Multilayered printed wiring board, manufacturing method thereof and electronic device
JP4415985B2 (en) Manufacturing method of metal transfer plate
KR101063620B1 (en) Multilayer printed circuit board and its manufacturing method
KR20080100111A (en) Method of manufacturing high-density package substrate
JP2010087222A (en) Method of manufacturing printed wiring board, and the printed wiring board
JP2005203509A (en) Multilayer wiring board manufacturing method
JP2005142454A (en) Method for manufacturing multilayer printed wiring board
JP2007067276A (en) Printed wiring board and method of manufacturing the same