JP2006196710A

JP2006196710A - Manufacturing method of semiconductor element

Info

Publication number: JP2006196710A
Application number: JP2005006868A
Authority: JP
Inventors: Hiroshi Tamenori; 啓爲則
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-01-13
Filing date: 2005-01-13
Publication date: 2006-07-27

Abstract

<P>PROBLEM TO BE SOLVED: To create a thin semiconductor element while preventing a wafer from crashing, by so sticking on the surface of the wafer a surface protecting tape having a thick adhesive layer as to relax the irregular shape of the surface of the wafer which is caused by a polyimide protective film. <P>SOLUTION: On the surface of a semiconductor wafer 31 which has an irregularity caused by a polyimide protective film 32, a thick surface protecting tape 24 is stuck with a base-material layer 26, a softening-material layer 20, and an adhesive-agent layer 25. The surface protecting tape 24 is cut along the outer periphery of the wafer by using a cutting cutter whose blade end is so heated as to keep its temperature in about 50-80 °C. Thereafter, the surface protecting tape 24 is so heated as to deform the softening-material layer 20 and as to flatten nearly the surface of the base-material layer 26. While keeping the surface protecting tape 24 stuck on the wafer, the rear surface of the wafer is so subjected to a cutting work as to thin the wafer. Further, miscellaneous processings are performed until a time elapsing just before dicing the wafer, while keeping the surface protecting tape 24 stuck on the semiconductor wafer 31. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、ウェハ裏面の処理が必要な半導体素子の製造方法に関し、特に表面デバイス側にポリイミド保護膜のような１０μｍ以上の高さの凹凸形状を有する絶縁ゲート型バイポーラトランジスタ等の電力用半導体素子の製造方法に関する。 BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor element that requires processing of the back surface of a wafer, and in particular, a power semiconductor element such as an insulated gate bipolar transistor having an uneven shape with a height of 10 μm or more such as a polyimide protective film on the surface device side. It relates to the manufacturing method.

従来より、コンピュータや通信機器の主要部分には、多数のトランジスタや抵抗等を、電気回路を構成するようにむすびつけて、１チップ上に集積した集積回路（ＩＣ）が多用されている。このようなＩＣの中で、電力用半導体素子を含むものは、パワーＩＣと呼ばれている。電力用半導体素子の一つに、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）がある。 2. Description of the Related Art Conventionally, an integrated circuit (IC) in which a large number of transistors, resistors, and the like are connected to form an electric circuit and integrated on a single chip has been frequently used as a main part of computers and communication devices. Among such ICs, those including power semiconductor elements are called power ICs. One of power semiconductor elements is an insulated gate bipolar transistor (hereinafter referred to as IGBT).

ＩＧＢＴは、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を有するワンチップのパワー素子である。その応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。また、新しいチップ構造を用いた、より低オン電圧のＩＧＢＴが開発されており、ＩＧＢＴを用いた応用装置の低損失化や高効率化が図られてきている。 The IGBT is a one-chip power device having high-speed switching characteristics and voltage drive characteristics of a MOSFET (insulated gate field effect transistor) and low on-voltage characteristics of a bipolar transistor. The range of applications has expanded from industrial fields such as general-purpose inverters, AC servos, uninterruptible power supplies (UPS), or switching power supplies to consumer equipment fields such as microwave ovens, rice cookers, and strobes. Further, IGBTs having a lower on-voltage using a new chip structure have been developed, and reductions in the loss and efficiency of application devices using the IGBT have been achieved.

ＩＧＢＴには、パンチスルー（以下、ＰＴとする）型、ノンパンチスルー（以下、ＮＰＴとする）型、フィールドストップ（以下、ＦＳとする）型の構造があり、ｎチャネル型の縦型二重拡散構造のものが主流である。従って、本明細書では、ｎチャネル型ＩＧＢＴを例にして説明するが、ｐチャネル型ＩＧＢＴでも同様である。 The IGBT has a punch-through (hereinafter referred to as PT) type, non-punch-through (hereinafter referred to as NPT) type, and field stop (hereinafter referred to as FS) type, and an n-channel vertical double type. A diffusion structure is the mainstream. Therefore, in this specification, an n-channel IGBT is described as an example, but the same applies to a p-channel IGBT.

ＰＴ型ＩＧＢＴは、ｐ⁺半導体基板上にｎ⁺バッファ層とｎ^-活性層をエピタキシャル成長させたエピタキシャルウェハを用いて形成される。そのため、例えば耐圧６００Ｖ系の素子では、活性層の厚さは７０μｍ程度であるが、基板を含む総厚さは２００〜３００μｍ程度になる。ＰＴ型ＩＧＢＴでは、ｎ^-活性層中の空乏層がｎ⁺バッファ層に到達する。 The PT-type IGBT is formed using an epitaxial wafer obtained by epitaxially growing an n ⁺ buffer layer and an n ⁻ active layer on a p ⁺ semiconductor substrate. Therefore, for example, in a device having a withstand voltage of 600 V, the thickness of the active layer is about 70 μm, but the total thickness including the substrate is about 200 to 300 μm. In the PT type IGBT, the depletion layer in the n ⁻ active layer reaches the n ⁺ buffer layer.

図１６は、低ドーズ量の浅いｐ⁺コレクタ層（低注入ｐ⁺コレクタ）を有するＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。一般に、ＮＰＴ型ＩＧＢＴの作製には、ＦＺウェハが用いられる。ＦＺウェハとは、フローティングゾーン法により作製された半導体のインゴットから切り出されたウェハのことである。図１６に示すように、例えばＦＺウェハよりなるｎ^-半導体基板を活性層１とし、その表面側に、ｐ⁺ベース領域２が選択的に形成されている。 FIG. 16 is a cross-sectional view showing the structure of a half cell of an NPT type IGBT having a shallow p ⁺ collector layer (low implantation p ⁺ collector) with a low dose. In general, an FZ wafer is used for manufacturing an NPT type IGBT. An FZ wafer is a wafer cut out from a semiconductor ingot produced by a floating zone method. As shown in FIG. 16, an n ⁻ semiconductor substrate made of, for example, an FZ wafer is used as an active layer 1 and ap ⁺ base region 2 is selectively formed on the surface side thereof.

ベース領域２の表面層には、ｎ⁺エミッタ領域３が選択的に形成されている。また、基板表面上には、ゲート酸化膜４を介してゲート電極５が形成されている。エミッタ電極６は、エミッタ領域３およびベース領域２に接触しているとともに、層間絶縁膜７によりゲート電極５から絶縁されている。基板裏面には、ｐ⁺コレクタ層８およびコレクタ電極９が形成されている。 An n ⁺ emitter region 3 is selectively formed on the surface layer of the base region 2. A gate electrode 5 is formed on the substrate surface via a gate oxide film 4. The emitter electrode 6 is in contact with the emitter region 3 and the base region 2 and is insulated from the gate electrode 5 by the interlayer insulating film 7. A p ⁺ collector layer 8 and a collector electrode 9 are formed on the back surface of the substrate.

ＮＰＴ型の場合には、活性層１の厚さがＰＴ型よりも厚くなるが、素子全体としては、ＰＴ型の素子に比べて、大幅に薄くなる（１００μｍ程度）。そして、正孔の注入率を制御することができるので、ライフタイム制御を行わなくても、高速スイッチングが可能である。また、エピタキシャルウェハを用いずに、ＦＺウェハを用いているため、安価である。 In the case of the NPT type, the thickness of the active layer 1 is thicker than that of the PT type, but the entire device is significantly thinner than the PT type device (about 100 μm). Since the hole injection rate can be controlled, high-speed switching is possible without performing lifetime control. Further, since an FZ wafer is used instead of an epitaxial wafer, the cost is low.

図１７は、ＦＳ型ＩＧＢＴの１／２セル分の構成を示す断面図である。ＦＳ型ＩＧＢＴの作製には、通常、ＦＺウェハが用いられるが、ｐ⁺エピタキシャルウェハが用いられることもある。図１７に示すように、基板表面側の素子構造は、図１６に示すＮＰＴ型の素子と同じである。基板裏面側には、ｎ^-活性層１とｐ⁺コレクタ層８との間に、ｎ⁺バッファ層１０が設けられている。ＦＳ型の場合、素子全体の厚さは７０μｍ程度である。そして、ノンパンチスルー型と同様に、ライフタイム制御が不要である。 FIG. 17 is a cross-sectional view showing the configuration of 1/2 cell of FS type IGBT. For manufacturing the FS type IGBT, an FZ wafer is usually used, but a p ⁺ epitaxial wafer may be used. As shown in FIG. 17, the element structure on the substrate surface side is the same as the NPT type element shown in FIG. On the back side of the substrate, an n ⁺ buffer layer 10 is provided between the n ⁻ active layer 1 and the p ⁺ collector layer 8. In the case of the FS type, the thickness of the entire element is about 70 μm. And lifetime control is unnecessary like a non punch-through type.

また、オン電圧をより一層、低減するため、チップ表面に狭く深い溝を形成し、この溝の側面にＭＯＳＦＥＴを形成したトレンチ構造と、ＦＳ型構造を組み合わせた構造のＩＧＢＴも提案されている。このように薄いＦＳ型ＩＧＢＴまたはそれに類似したデバイスの製造方法として、以下に説明するように、ＦＺウェハを研磨する方法と、エピタキシャルウェハを研磨する方法が知られている。 In order to further reduce the ON voltage, an IGBT having a structure in which a trench structure in which a narrow and deep groove is formed on the chip surface and a MOSFET is formed on the side surface of the groove and an FS type structure is proposed. As described below, as a method for manufacturing such a thin FS type IGBT or a similar device, a method for polishing an FZ wafer and a method for polishing an epitaxial wafer are known.

図１８〜図２２は、従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。まず、活性層１となるｎ^-ＦＺウェハの表面側に、ベース領域、エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜、エミッタ電極および絶縁保護膜（図１７では、省略）よりなる表面側素子構造部１１を形成する（図１８）。 18 to 22 are cross-sectional views for explaining a method of manufacturing an FS type IGBT using a conventional FZ wafer. First, on the surface side of the n ⁻ FZ wafer to be the active layer 1, the surface side consisting of a base region, an emitter region, a gate oxide film, a gate electrode, an interlayer insulating film, an emitter electrode, and an insulating protective film (omitted in FIG. 17). The element structure 11 is formed (FIG. 18).

ゲート酸化膜は、例えばＳｉＯ₂でできている。ゲート電極は、例えばポリシリコンでできている。層間絶縁膜は、例えばＢＰＳＧでできている。エミッタ電極は、例えばアルミ・シリコン膜でできている。アルミ・シリコン膜は、安定した接合性を有する低抵抗配線を実現するために、４００〜５００℃程度の低温で熱処理される。絶縁保護膜は、例えばポリイミド膜でできている。 The gate oxide film is made of, for example, SiO ₂ . The gate electrode is made of polysilicon, for example. The interlayer insulating film is made of, for example, BPSG. The emitter electrode is made of, for example, an aluminum / silicon film. The aluminum / silicon film is heat-treated at a low temperature of about 400 to 500 ° C. in order to realize a low-resistance wiring having a stable bonding property. The insulating protective film is made of, for example, a polyimide film.

ついで、ウェハ表面に表面側素子構造部１１を保護するための表面保護テープを貼り付けてから、ウェハの裏面を、バックグラインド、ポリシュあるいはエッチング等（以下、これらをまとめてバックグラインド等とする）の加工方法を単独または組み合わせて研削し、ウェハを所望の厚さ、例えば７０μｍの厚さとする（図１９）。なお、エッチングの場合、厳密には研削ではないが、本明細書では、ウェハを薄くする手段については問わないので、エッチングを含めて研削とする。 Next, after a surface protection tape for protecting the front surface element structure portion 11 is attached to the wafer surface, the back surface of the wafer is back-grinded, polished, etched, or the like (hereinafter, these are collectively referred to as back-grind). These processing methods are ground individually or in combination to obtain a desired thickness, for example, 70 μm (FIG. 19). In the case of etching, it is not strictly grinding, but in this specification, there is no limitation on the means for thinning the wafer.

ついで、ウェハの裏面から、例えばｎ型不純物であるリンと、ｐ型不純物であるボロンをイオン注入し、電気炉またはレーザアニール法により３５０〜５００℃の熱処理（アニール）を行い、ウェハ裏面側にバッファ層１０およびコレクタ層８を形成する（図２０）。ついで、ウェハ表面にポリイミド保護膜を形成する。その後、ウェハの裏面、すなわちコレクタ層８の表面に、アルミニウム、チタン、ニッケルおよび金などの複数の金属を蒸着し、コレクタ電極９を形成する（図２１）。 Next, for example, phosphorus, which is an n-type impurity, and boron, which is a p-type impurity, are ion-implanted from the back surface of the wafer, and heat treatment (annealing) is performed at 350 to 500 ° C. by an electric furnace or laser annealing method. The buffer layer 10 and the collector layer 8 are formed (FIG. 20). Next, a polyimide protective film is formed on the wafer surface. Thereafter, a plurality of metals such as aluminum, titanium, nickel and gold are vapor-deposited on the back surface of the wafer, that is, on the surface of the collector layer 8 to form a collector electrode 9 (FIG. 21).

最後に、コレクタ電極９側にダイシングテープ１２を貼り付けてダイシングを行い、ウェハを複数のチップ１３に切断する（図２２）。各チップ１３は、そのコレクタ電極９が装置の固定部材に半田付けされ、かつエミッタ電極等の表面電極にアルミワイヤ電極が超音波ワイヤボンディング装置により固着されることにより、種々の装置に実装される。 Finally, the dicing tape 12 is attached to the collector electrode 9 side to perform dicing, and the wafer is cut into a plurality of chips 13 (FIG. 22). Each chip 13 is mounted on various devices by having its collector electrode 9 soldered to a fixing member of the device and an aluminum wire electrode fixed to a surface electrode such as an emitter electrode by an ultrasonic wire bonding device. .

図２３〜図２７は、従来のエピタキシャルウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。まず、バッファ層１０となるｎ⁺半導体基板上に、活性層１となるエピタキシャル層を成長させたエピタキシャルウェハを用意する。そして、そのエピタキシャルウェハのエピタキシャル層側の表面に、ベース領域、エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜、エミッタ電極および絶縁保護膜よりなる表面側素子構造部１１を形成する（図２３）。 23 to 27 are cross-sectional views for explaining a method of manufacturing an FS type IGBT using a conventional epitaxial wafer. First, an epitaxial wafer is prepared by growing an epitaxial layer to be the active layer 1 on an n ⁺ semiconductor substrate to be the buffer layer 10. Then, on the surface of the epitaxial wafer on the side of the epitaxial layer, a surface side element structure portion 11 including a base region, an emitter region, a gate oxide film, a gate electrode, an interlayer insulating film, an emitter electrode, and an insulating protective film is formed (FIG. 23). ).

ゲート酸化膜は、例えばＳｉＯ₂でできている。ゲート電極は、例えばポリシリコンでできている。層間絶縁膜は、例えばＢＰＳＧでできている。エミッタ電極は、例えばアルミ・シリコン膜でできている。アルミ・シリコン膜は、安定した接合性を有する低抵抗配線を実現するために、４００〜５００℃程度の低温で熱処理される。絶縁保護膜は、例えばポリイミド膜でできている。エピタキシャルウェハを用いた場合には、表面側素子構造部１１を形成する際の拡散工程においてｎ層が拡散していく。 The gate oxide film is made of, for example, SiO ₂ . The gate electrode is made of polysilicon, for example. The interlayer insulating film is made of, for example, BPSG. The emitter electrode is made of, for example, an aluminum / silicon film. The aluminum / silicon film is heat-treated at a low temperature of about 400 to 500 ° C. in order to realize a low-resistance wiring having a stable bonding property. The insulating protective film is made of, for example, a polyimide film. When an epitaxial wafer is used, the n layer is diffused in the diffusion process when forming the surface-side element structure portion 11.

ついで、ウェハ表面に表面側素子構造部１１を保護するための表面保護テープを貼り付けてから、バックグラインド等により、ウェハを例えば７０μｍの厚さにし、ｎ⁺半導体基板が例えば１０μｍの厚さで残るようにする（図２４）。ついで、ウェハの裏面から、例えばｐ型不純物であるボロンをイオン注入し、電気炉で３５０〜５００℃のアニールを行い、コレクタ層８を形成する（図２５）。ついで、ウェハ表面にポリイミド保護膜を形成する。その後、ウェハの裏面、すなわちコレクタ層８の表面に、アルミニウム、チタン、ニッケルおよび金などの複数の金属を蒸着し、コレクタ電極９を形成する（図２６）。 Next, after a surface protection tape for protecting the surface side element structure portion 11 is attached to the wafer surface, the wafer is made to a thickness of 70 μm by back grinding or the like, and the n ⁺ semiconductor substrate is made to a thickness of 10 μm, for example. It is made to remain (FIG. 24). Next, boron, which is a p-type impurity, is ion-implanted from the back surface of the wafer and annealed at 350 to 500 ° C. in an electric furnace to form the collector layer 8 (FIG. 25). Next, a polyimide protective film is formed on the wafer surface. Thereafter, a plurality of metals such as aluminum, titanium, nickel and gold are vapor-deposited on the back surface of the wafer, that is, the surface of the collector layer 8 to form a collector electrode 9 (FIG. 26).

最後に、コレクタ電極９側にダイシングテープ１２を貼り付けてダイシングを行い、ウェハを複数のチップ１３に切断する（図２７）。各チップ１３は、そのコレクタ電極９が装置の固定部材に半田付けされ、かつエミッタ電極等の表面電極にアルミワイヤ電極が超音波ワイヤボンディング装置により固着されることにより、種々の装置に実装される。 Finally, the dicing tape 12 is attached to the collector electrode 9 side to perform dicing, and the wafer is cut into a plurality of chips 13 (FIG. 27). Each chip 13 is mounted on various devices by having its collector electrode 9 soldered to a fixing member of the device and an aluminum wire electrode fixed to a surface electrode such as an emitter electrode by an ultrasonic wire bonding device. .

一般に、従来より用いられている表面保護テープは、例えば、１３５μｍの厚さの基材と１５μｍの厚さの粘着剤とを組み合わせた構成のものである。また、表面保護テープとして、融点１０５℃以下のホットメルト層を少なくとも有し、半導体ウェハ表面に加熱して貼り付けられるホットメルトシートが公知である（例えば、特許文献１参照。）。 In general, conventionally used surface protection tapes have a structure in which, for example, a substrate having a thickness of 135 μm and an adhesive having a thickness of 15 μm are combined. Further, as a surface protective tape, a hot melt sheet having at least a hot melt layer having a melting point of 105 ° C. or lower and heated and attached to the surface of a semiconductor wafer is known (for example, see Patent Document 1).

特開２０００−３８５５６号公報JP 2000-38556 A

しかしながら、図１８〜図２２または図２３〜図２７に示す製造プロセスに従って７０μｍ程度の厚さの薄型デバイスを作製しようとすると、ウェハ裏面のバックグラインドやウェハ裏面からのイオン注入やウェハ裏面に対する熱処理等を行う際に、ウェハが反ってしまい、それが原因でウェハが割れるという問題が発生するなど、製造プロセスの技術的課題が多い。すなわち、従来の製造プロセスでは、表面側素子構造部１１を形成した後、ウェハ裏面の研削から最終工程となる裏面電極の成膜に至るまで、ウェハ単体で処理を行う。 However, when an attempt is made to produce a thin device having a thickness of about 70 μm in accordance with the manufacturing process shown in FIGS. 18 to 22 or FIGS. 23 to 27, back grinding of the wafer back surface, ion implantation from the back surface of the wafer, heat treatment to the back surface of the wafer, etc. There are many technical problems in the manufacturing process, such as a problem that the wafer is warped and the wafer breaks due to this. That is, in the conventional manufacturing process, after the front surface element structure portion 11 is formed, the wafer alone is processed from the grinding of the back surface of the wafer to the formation of the back surface electrode as the final process.

その場合、デバイスの総厚さが１００μｍよりも薄くなるように加工すると、ウェハが薄いため、ウェハが割れやすくなってしまい、ウェハ割れの不良率の増加を招く。また、ウェハが薄いと、ポリイミド保護膜の応力によってウェハが大きく反りやすい。そのため、薄いウェハに対してポリイミド保護膜を形成するのは困難である。 In that case, if the total thickness of the device is processed to be thinner than 100 μm, the wafer is thin and the wafer is easily cracked, resulting in an increase in the defect rate of wafer cracking. If the wafer is thin, the wafer is likely to warp greatly due to the stress of the polyimide protective film. Therefore, it is difficult to form a polyimide protective film on a thin wafer.

従って、バックグラインド等によってウェハ裏面を研削する前に、ウェハ表面にポリイミド保護膜を形成しておく必要がある。しかし、この場合には、次のような種々の不具合が生じる。例えば、表面側素子構造部１１を保護するポリイミド保護膜は、ウェハに作製された複数のチップの素子形成領域を囲むように各チップの外周に沿って形成される。 Accordingly, it is necessary to form a polyimide protective film on the wafer surface before grinding the back surface of the wafer by back grinding or the like. However, in this case, the following various problems occur. For example, the polyimide protective film that protects the surface-side element structure 11 is formed along the outer periphery of each chip so as to surround the element formation regions of a plurality of chips fabricated on the wafer.

つまり、図２８に示すように、ウェハ１４の表面には、ポリイミド保護膜１６よりなる格子状の凸条部がダイシングラインに沿って設けられており、この凸条部と、この凸条部に囲まれる複数の凹部とからなる凹凸が形成されている。この凹凸による段差の高さは、１０〜２０μｍ程度であり、凹部の大きさは、数〜十数ｍｍ角程度である。一方、従来の表面保護テープ１７は、数μｍ程度の高さの段差に対する緩和性能しか有していない。 That is, as shown in FIG. 28, the surface of the wafer 14 is provided with grid-like ridges made of the polyimide protective film 16 along the dicing line, and the ridges and the ridges are formed on the ridges. Concavities and convexities formed by a plurality of recessed portions surrounded are formed. The height of the step due to the unevenness is about 10 to 20 μm, and the size of the recess is about several to several tens of mm square. On the other hand, the conventional surface protection tape 17 has only a relaxation performance against a step having a height of about several μm.

従って、ウェハ１４の表面に従来の表面保護テープ１７を貼り付けても、ポリイミド保護膜１６によりウェハ表面に生じた段差の約９０％程度の高さの段差が残ってしまい、バックグラインド等によるウェハ裏面の研削加工を行っただけでも割れるウェハが多発してしまう。そのため、図１５に比較例として示すように、例えば直径６インチのウェハに対して、ウェハ表面にポリイミド保護膜１６による凹凸を形成してから、ウェハ裏面を研削し、コレクタ電極９となる金属を蒸着した後のウェハの割れ率は、ウェハが薄いと極めて高い。従って、従来の製造プロセスにおいて、ポリイミド保護膜を形成してからウェハ裏面の研削を行うことは、事実上、不可能である。 Therefore, even if the conventional surface protective tape 17 is attached to the surface of the wafer 14, a step having a height of about 90% of the step generated on the wafer surface by the polyimide protective film 16 remains, and the wafer is caused by back grinding or the like. Many wafers can be broken even by grinding the back surface. Therefore, as shown in FIG. 15 as a comparative example, for example, for a wafer having a diameter of 6 inches, after forming irregularities due to the polyimide protective film 16 on the wafer surface, the back surface of the wafer is ground and the metal that becomes the collector electrode 9 is removed. The cracking rate of the wafer after vapor deposition is extremely high when the wafer is thin. Therefore, it is practically impossible to grind the back surface of the wafer after forming the polyimide protective film in the conventional manufacturing process.

また、たとえウェハ表面の凹凸が小さくても、従来の表面保護テープを用いてウェハを１００μｍ程度の厚さまで研削すると、研削面のシリコンの加工応力（圧縮応力）と、表面保護テープのテンションによる応力（逆面の引っ張り応力）により、例えば直径６インチのウェハでは、その反り量は７〜１０ｍｍ程度になる。その結果、この反りによって、ウェハが割れてしまう。 Even if the wafer surface has small irregularities, if the wafer is ground to a thickness of about 100 μm using a conventional surface protection tape, the silicon processing stress (compression stress) on the ground surface and the stress due to the tension of the surface protection tape For example, in a wafer having a diameter of 6 inches, the amount of warpage is about 7 to 10 mm due to (reverse tensile stress). As a result, the wafer breaks due to this warpage.

上記特許文献１に開示されたホットメルトシートは、ウェハ表面の凹凸によく追従して、ウェハと保護保持用シートとが隙間なく接着され、ウェハ裏面の研削加工時における、ウェハパターン面への研削水や異物の浸入、加工ミス、ディンプルの発生、ウェハ割れなどを防ぐためのものである。上記特許文献１には、バンプが点在するウェハに対してホットメルトシートを貼り付けた実施例が開示されているが、数〜十数ｍｍ角程度の凹部とダイシングラインに沿う格子状の凸条部とからなる凹凸による段差を緩和することについては、何ら記載されていない。従って、このような大きな凹部と高い凸部を有するウェハ表面に特許文献１のホットメルトシートを貼り付けても、平坦なシート表面が得られるか否かは不明である。 The hot melt sheet disclosed in Patent Document 1 follows the unevenness of the wafer surface well, and the wafer and the protective holding sheet are bonded without gaps, and grinding to the wafer pattern surface during grinding of the back surface of the wafer. This is to prevent water and foreign matter from entering, processing errors, occurrence of dimples, and wafer cracking. The above-mentioned Patent Document 1 discloses an example in which a hot melt sheet is attached to a wafer interspersed with bumps. However, a concave portion of about several to several tens of mm square and a grid-like convex shape along a dicing line are disclosed. There is no description about alleviating the level difference due to the unevenness formed by the strips. Therefore, it is unclear whether a flat sheet surface can be obtained even if the hot melt sheet of Patent Document 1 is attached to the wafer surface having such large concave portions and high convex portions.

この発明は、上述した従来技術による問題点を解消するため、表面デバイス側にポリイミド保護膜等による凹凸形状を有するウェハの裏面をバックグラインド等により研削してデバイス厚の薄いＩＧＢＴ等の半導体素子を製造するにあたって、ウェハ表面に厚い粘着層を有する表面保護テープを貼り付けてウェハ表面の凹凸形状を緩和することによって、ウェハが割れるのを防ぎながら半導体素子を作製することができる半導体素子の製造方法を提供することを目的とする。 In order to eliminate the above-mentioned problems caused by the prior art, the present invention provides a semiconductor device such as an IGBT having a thin device thickness by grinding the back surface of a wafer having a concavo-convex shape such as a polyimide protective film on the surface device side by back grinding or the like. In manufacturing, a semiconductor element manufacturing method capable of manufacturing a semiconductor element while preventing the wafer from cracking by affixing a surface protection tape having a thick adhesive layer on the wafer surface to relax the uneven shape of the wafer surface The purpose is to provide.

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体素子の製造方法は、半導体ウェハの凹凸を有する表面に、基材層と前記凹凸による段差よりも厚い粘着層を備えたテープを、該粘着層がウェハ表面に接するように貼り付けた後、常温よりも高く、かつ前記粘着層の構成材が付着する温度よりも低い温度に加熱された切断カッターを用いて、前記半導体ウェハの外周に沿って前記テープを切断することを特徴とする。 In order to solve the above-described problems and achieve the object, a method for manufacturing a semiconductor element according to the invention of claim 1 is provided with a base layer and an adhesive layer thicker than a step due to the unevenness on a surface having unevenness of a semiconductor wafer. Using a cutting cutter heated to a temperature higher than room temperature and lower than the temperature to which the constituent material of the adhesive layer adheres after the tape provided with the adhesive layer is in contact with the wafer surface, The tape is cut along an outer periphery of the semiconductor wafer.

この請求項１の発明によれば、適当な温度に加熱された切断カッターを用いてテープを切断することによって、テープの粘着層が厚くても、テープの切断中に粘着層の構成材が切断カッターに付着するのが抑制される。一般に、テープの粘着層が厚いと、テープ切断面に粘着層の構成材が大量に存在することになり、その構成材が切断カッターの動きに引きずられて塊となり、切断カッターに付着しやすい。 According to the invention of claim 1, by cutting the tape using a cutting cutter heated to an appropriate temperature, even if the adhesive layer of the tape is thick, the constituent material of the adhesive layer is cut during the cutting of the tape. Adhering to the cutter is suppressed. In general, when the adhesive layer of the tape is thick, a large amount of constituent material of the adhesive layer exists on the cut surface of the tape, and the constituent material is dragged by the movement of the cutting cutter to form a lump and easily adhere to the cutting cutter.

そのため、図２９に示すように、テープ切断時に、その塊がウェハ１４の外周近傍部分のテープ表面に異物１８として付着する可能性が高くなる。テープ表面に異物が付着していると、バックグラインド工程中にウェハが割れてしまい、良品率の低下を招くという不具合が発生する。それに対して、本発明では、上述したように、粘着層の構成材よりなる異物の付着を抑制することができるので、バックグラインド工程中にウェハが割れるのを防ぐことができる。 Therefore, as shown in FIG. 29, when the tape is cut, there is a high possibility that the lump adheres to the tape surface in the vicinity of the outer periphery of the wafer 14 as the foreign matter 18. If foreign matter adheres to the tape surface, the wafer breaks during the back grinding process, causing a problem that the yield rate is reduced. On the other hand, in the present invention, as described above, the adhesion of foreign substances made of the constituent material of the adhesive layer can be suppressed, so that the wafer can be prevented from cracking during the back grinding process.

また、請求項２の発明にかかる半導体素子の製造方法は、請求項１に記載の発明において、テープ切断時に前記切断カッターを５０℃以上８０℃以下の温度にすることを特徴とする。この請求項２の発明によれば、切断カッターを５０℃以上の温度にすることによって、切断カッターの鋭い切れ味が得られるので、テープの基材（例えば、ＰＥＴ基材）が微小な削りカスとなってウェハに付着するのを防ぐことができる。また、切断カッターの寿命が短くなるのを防ぐことができる。 According to a second aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the first aspect, wherein the cutting cutter is set to a temperature of 50 ° C. or higher and 80 ° C. or lower when cutting the tape. According to the second aspect of the present invention, since the sharpness of the cutting cutter can be obtained by setting the cutting cutter to a temperature of 50 ° C. or higher, the tape base material (for example, PET base material) Thus, it can be prevented from adhering to the wafer. Moreover, it can prevent that the lifetime of a cutting cutter becomes short.

一方、切断カッターを８０℃以下の温度にすることによって、粘着層の構成材よりなる大きな異物が発生するのを抑制することができる。従来のように切断カッターの温度を９０〜１００℃程度の高温にすると、粘着層の構成材が切断カッターに付着して堆積しやすいため、６００μｍ以上の大きさの異物を生じることがある。それに対して、本発明では、切断カッターの温度が低いので、粘着層の構成材が切断カッターに付着して堆積しても、大きくならずに分散される。 On the other hand, it can suppress that the big foreign material which consists of a constituent material of an adhesion layer generate | occur | produces by setting a cutting cutter to the temperature of 80 degrees C or less. When the temperature of the cutting cutter is set to a high temperature of about 90 to 100 ° C. as in the prior art, the constituent material of the adhesive layer easily adheres to and accumulates on the cutting cutter, so that foreign matter having a size of 600 μm or more may be generated. On the other hand, in this invention, since the temperature of a cutting cutter is low, even if the constituent material of the adhesion layer adheres to the cutting cutter and accumulates, it is dispersed without increasing.

また、請求項３の発明にかかる半導体素子の製造方法は、請求項１または２に記載の発明において、前記粘着層は、粘着剤よりなる粘着剤層と、前記基材層の構成材よりも軟質で、かつ加熱により粘度が低下する樹脂材料よりなる軟化材層を有し、該軟化材層は、前記粘着剤層と前記基材層の間に設けられていることを特徴とする。 Moreover, the manufacturing method of the semiconductor element concerning invention of Claim 3 is set to the invention of Claim 1 or 2, The said adhesive layer is more than the adhesive layer which consists of an adhesive, and the structural material of the said base material layer. It has a softening material layer made of a resin material that is soft and whose viscosity is reduced by heating, and the softening material layer is provided between the pressure-sensitive adhesive layer and the base material layer.

また、請求項４の発明にかかる半導体素子の製造方法は、請求項３に記載の発明において、テープ切断後、該テープを加熱して前記軟化材層を変形させることにより前記基材層の表面をほぼ平坦にすることを特徴とする。 According to a fourth aspect of the present invention, there is provided a method for manufacturing a semiconductor element according to the third aspect of the invention, wherein the surface of the base material layer is deformed by heating the tape and deforming the softening material layer after cutting the tape. Is substantially flat.

また、請求項５の発明にかかる半導体素子の製造方法は、請求項４に記載の発明において、さらに、前記テープの基材層の表面をほぼ平坦にした後、該テープを貼り付けた状態のまま、前記半導体ウェハの裏面を研削加工して薄ウェハにすることを特徴とする。 According to a fifth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the fourth aspect of the present invention, wherein the surface of the base material layer of the tape is further flattened and then the tape is attached. The back surface of the semiconductor wafer is ground to make a thin wafer.

請求項３〜５の発明によれば、テープを加熱することによって、テープの軟化材層が低粘度化して変形するので、テープ表面の凹凸の高さがウェハ表面の凹凸の高さの１０％程度になる。つまり、テープによりウェハ表面の凹凸が緩和されるので、テープ表面がほぼ平坦になる。従って、ウェハの裏面を研削する際にウェハが割れるのを防ぐことができる。 According to the inventions of claims 3 to 5, since the softening material layer of the tape is deformed by lowering the viscosity by heating the tape, the height of the irregularities on the tape surface is 10% of the height of the irregularities on the wafer surface. It will be about. That is, since the unevenness of the wafer surface is relaxed by the tape, the tape surface becomes substantially flat. Therefore, the wafer can be prevented from cracking when the back surface of the wafer is ground.

本発明にかかる半導体素子の製造方法によれば、ポリイミド保護膜の形成によりできた凹凸形状を有するウェハ表面にバックグラインド用のテープを貼り付け、このテープを適当な温度、例えば５０〜８０℃に加熱した切断カッターを用いて切断することによって、切断中のテープの構成材が異物となってテープ表面に付着するのを防ぐことができる。その後、加熱してテープの表面を平坦化することによって、ウェハ割れを防ぎながら、バックグラインド等を行ってデバイス厚の薄いＩＧＢＴ等の半導体素子を製造することができる。従って、バックグラインド等を行う際の割れ不良率が極めて低くなるという効果を奏する。また、ウェハ裏面の研削後、蒸着による裏面電極の形成工程までを、反り量の小さいプロセスで進めることができるという効果を奏する。 According to the method for manufacturing a semiconductor device according to the present invention, a tape for back grinding is applied to the surface of a wafer having an uneven shape formed by forming a polyimide protective film, and this tape is set to an appropriate temperature, for example, 50 to 80 ° C. By cutting using a heated cutting cutter, it is possible to prevent the constituent material of the tape being cut from becoming a foreign substance and adhering to the tape surface. Then, by heating and flattening the surface of the tape, it is possible to manufacture a semiconductor element such as an IGBT having a thin device thickness by performing back grinding while preventing wafer cracking. Therefore, the crack defect rate when performing back grinding or the like is extremely low. In addition, there is an effect that the process from the grinding of the back surface of the wafer to the process of forming the back electrode by vapor deposition can be performed by a process with a small amount of warpage.

以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。特に限定しないが、ここでは、ｎドープのエピタキシャルウェハを用いてＦＳ型ＩＧＢＴを作製する場合を例にして説明する。また、ウェハの、表面側素子構造部が形成される側の面をウェハ表面とし、その反対側の面をウェハ裏面とする。 Exemplary embodiments of a method for manufacturing a semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings. Although not particularly limited, here, a case where an FS type IGBT is manufactured using an n-doped epitaxial wafer will be described as an example. In addition, the surface of the wafer on the side where the front surface element structure is formed is the wafer surface, and the opposite surface is the wafer back surface.

図２〜図８は、本発明の実施の形態にかかる半導体素子の製造方法を説明するための図である。なお、図２〜図８においては、表面側素子構造部の詳細な構成の図示を省略する。まず、ｎ⁺半導体基板２１の上に、エピタキシャル層２２を成長させたエピタキシャルウェハの表面側、すなわちエピタキシャル層２２の表面に、ＳｉＯ₂等のゲート酸化膜とポリシリコン等からなるゲート電極を堆積し、これらを加工する。 2-8 is a figure for demonstrating the manufacturing method of the semiconductor element concerning embodiment of this invention. In FIG. 2 to FIG. 8, the detailed configuration of the surface side element structure is not shown. First, a gate oxide film such as SiO ₂ and a gate electrode made of polysilicon or the like are deposited on the surface of the epitaxial wafer on which the epitaxial layer 22 is grown, that is, on the surface of the epitaxial layer 22 on the n ⁺ semiconductor substrate 21. Process these.

そして、その表面にＢＰＳＧ等の層間絶縁膜を堆積し、これを加工することによって、絶縁ゲート構造を作製する。つづいて、ｐ⁺ベース層を形成し、その中にｎ⁺エミッタ層を形成する。そして、アルミ・シリコン膜等からなる表面電極、すなわちエミッタ電極を形成し、４００〜５００℃程度で熱処理を行って、アルミ・シリコン膜等を安定した接合性を有する低抵抗配線とする。その上全面に、ポリイミド等の絶縁保護膜を積層する。 Then, an interlayer insulating film such as BPSG is deposited on the surface and processed to produce an insulated gate structure. Subsequently, a p ⁺ base layer is formed, and an n ⁺ emitter layer is formed therein. Then, a surface electrode made of an aluminum / silicon film or the like, that is, an emitter electrode is formed, and heat treatment is performed at about 400 to 500 ° C. to make the aluminum / silicon film or the like a low resistance wiring having stable bonding. An insulating protective film such as polyimide is laminated on the entire surface.

さらに、ウェハ表面に、個々のチップ外周に沿う格子状のポリイミド保護膜を形成する。ここまでで、ウェハ表面に表面側素子構造部２３ができあがる（図２）。この表面側素子構造部２３を作製する際の拡散工程において、エピタキシャル層２２にｎ型不純物が拡散し、エピタキシャル層２２が活性層となる。 Further, a lattice-shaped polyimide protective film is formed on the wafer surface along the outer periphery of each chip. Thus far, the surface-side element structure 23 is completed on the wafer surface (FIG. 2). In the diffusion process when manufacturing the surface-side element structure 23, n-type impurities are diffused into the epitaxial layer 22, and the epitaxial layer 22 becomes an active layer.

ここで、ウェハ表面にポリイミド保護膜が形成された様子を図９に模式的に示す。図９において、半導体ウェハ３１内の格子状の太い実線がポリイミド保護膜３２であり、縦横に伸びるポリイミド保護膜３２により囲まれる複数の矩形領域は、個々のチップの素子形成領域３３である。 Here, the appearance of the polyimide protective film formed on the wafer surface is schematically shown in FIG. In FIG. 9, a thick grid-like solid line in the semiconductor wafer 31 is a polyimide protective film 32, and a plurality of rectangular regions surrounded by the polyimide protective film 32 extending vertically and horizontally are element forming regions 33 of individual chips.

図１０は、図９の切断線Ａ−Ａにおける模式的な断面構成を示す図であるが、同図に示すように、各素子形成領域３３の大きさは、例えば数〜十数ｍｍ角程度である。また、ポリイミド保護膜３２は、ウェハ表面のアルミ・シリコン膜３４から例えば１０〜２０μｍ程度の高さで突出している。 FIG. 10 is a diagram showing a schematic cross-sectional configuration along the cutting line AA in FIG. 9. As shown in FIG. 10, the size of each element formation region 33 is, for example, about several to several tens of mm square. It is. The polyimide protective film 32 protrudes from the aluminum / silicon film 34 on the wafer surface at a height of about 10 to 20 μm, for example.

表面側素子構造部２３の完成後、図３に示すように、表面側素子構造部２３の表面に、バックグラインド時に表面側素子構造部２３を保護するための表面保護テープ２４を貼り付ける。表面保護テープ２４としては、特に限定しないが、例えば三井化学株式会社製の２６５ＨＲＣ−ＢＨ２０または２９５ＨＲＣ−ＣＣＨという型番のテープを用いることができる。 After the completion of the surface-side element structure 23, as shown in FIG. 3, a surface protection tape 24 for protecting the surface-side element structure 23 is attached to the surface of the surface-side element structure 23 during back grinding. Although it does not specifically limit as the surface protection tape 24, For example, the tape of the model number made from Mitsui Chemicals, Inc. 265HRC-BH20 or 295HRC-CCH can be used.

２６５ＨＲＣ−ＢＨ２０は、５０μｍの厚さのポリエチレンテレフタレート（ＰＥＴ）製基材と１９５μｍの厚さの軟化材と２０μｍの厚さの粘着剤とで構成されている。一方、２９５ＨＲＣ−ＣＣＨは、５０μｍの厚さのポリエチレンテレフタレート（ＰＥＴ）製基材と１９５μｍの厚さの軟化材と５０μｍの厚さの粘着剤とで構成されている。 265HRC-BH20 is composed of a base material made of polyethylene terephthalate (PET) having a thickness of 50 μm, a softening material having a thickness of 195 μm, and an adhesive having a thickness of 20 μm. On the other hand, 295HRC-CCH is composed of a polyethylene terephthalate (PET) base material having a thickness of 50 μm, a softening material having a thickness of 195 μm, and an adhesive having a thickness of 50 μm.

いずれの表面保護テープにおいても、軟化材は、ポリエチレンテレフタレート（ＰＥＴ）製基材よりも軟質の樹脂材料でできており、１００℃以下の温度で容易に粘度が低下するという特性を有する。ここでは、２６５ＨＲＣ−ＢＨ２０を用いた場合を例にして説明するが、２９５ＨＲＣ−ＣＣＨを用いた場合も同様である。また、具体例として挙げた上記２種類のテープに限らず、同等の機能を有する他のテープを用いることもできる。 In any of the surface protection tapes, the softening material is made of a softer resin material than a polyethylene terephthalate (PET) base material and has a characteristic that the viscosity is easily lowered at a temperature of 100 ° C. or lower. Here, a case where 265HRC-BH20 is used will be described as an example, but the same applies when 295HRC-CCH is used. Further, the tape is not limited to the above-described two types of tapes, and other tapes having equivalent functions can be used.

テープ貼り付け装置としては、特に限定しないが、例えば従来同様、日東精機株式会社製のＤＲ８５００−IIという装置や、株式会社タカトリ製のＡＴＭ−１１００Ｅという装置を用いることができる。表面保護テープ２４の切断は、低温で行うのが望ましく、常温で表面保護テープ２４を切断するのが適している。その理由は、従来のようにカッター温度が９０〜１００℃程度の高温で表面保護テープの切断を行うと、テープの粘着剤が切断カッターに付着し、それが集まって塊となるため、異物の発生原因となるからである。 Although it does not specifically limit as a tape sticking apparatus, For example, the apparatus called DR8500-II by Nitto Seiki Co., Ltd. and the apparatus called ATM-1100E by Takatori Co., Ltd. can be used like the past. It is desirable to cut the surface protection tape 24 at a low temperature, and it is suitable to cut the surface protection tape 24 at room temperature. The reason is that when the surface protection tape is cut at a high temperature of about 90 to 100 ° C. as in the past, the adhesive of the tape adheres to the cutting cutter and gathers together to form a lump. It is because it becomes the cause of occurrence.

この異物には、粘着剤だけでなく、前記軟化材も含まれている。粘着剤等の異物のサイズは６００μｍ以上にもなることがあり、このような大きさの異物が表面保護テープの表面に付着した場合、ウェハ裏面の研削加工時にウェハが割れることがある。それに対して、常温で表面保護テープを切断することにより、粘着剤等の異物が分散されるので、大きな異物の発生には至らない。 This foreign material contains not only the pressure-sensitive adhesive but also the softening material. The size of a foreign substance such as an adhesive may be 600 μm or more. When a foreign substance having such a size adheres to the surface of the surface protection tape, the wafer may be cracked during grinding of the back surface of the wafer. On the other hand, by cutting the surface protection tape at room temperature, foreign substances such as an adhesive are dispersed, so that no large foreign substances are generated.

しかし、切断カッターの刃先を常温にして表面保護テープ２４を切断しようとすると、切れ味が鈍くなるという新たな問題が発生する。切断カッターの切れ味が悪いと、切断カッターの寿命が短くなってしまう。また、特に、上記２種類のテープでは、その基材にポリエチレンテレフタレート（ＰＥＴ）が用いられているため、ポリエチレンテレフタレート（ＰＥＴ）の微小な削りカスが発生し、それがウェハに付着してしまうことがある。 However, if the cutting edge of the cutting cutter is brought to room temperature and an attempt is made to cut the surface protection tape 24, there arises a new problem that the sharpness becomes dull. If the cutting cutter has poor sharpness, the life of the cutting cutter is shortened. In particular, in the above two types of tape, since polyethylene terephthalate (PET) is used as the base material, minute scraps of polyethylene terephthalate (PET) are generated and adhere to the wafer. There is.

そこで、切断カッターの鋭い切れ味を保ちつつ、粘着剤等の異物の発生を抑制するには、表面保護テープ２４を切断する際に切断カッターを適当な温度に保つ必要がある。上述した２種類のテープに対して適当なカッター温度は、刃先の実測値で５０〜８０℃程度である。その理由は、本発明者らが、２５枚のウェハに対して、カッター温度を２０〜１００℃の範囲で１０℃おきに変化させて上述した２種類のテープの切断実験を行い、発生した異物のサイズと数を調べた結果、刃先の実測値が５０〜８０℃程度であれば、異物の発生数が極めて少ないことがわかったからである。その実験結果を、図１１に示す。 Therefore, in order to suppress the generation of foreign substances such as an adhesive while maintaining the sharpness of the cutting cutter, it is necessary to keep the cutting cutter at an appropriate temperature when cutting the surface protection tape 24. An appropriate cutter temperature for the two types of tapes described above is about 50 to 80 ° C. as a measured value of the cutting edge. The reason for this is that the present inventors performed the above two types of tape cutting experiments on 25 wafers by changing the cutter temperature in the range of 20 to 100 ° C. every 10 ° C., and generated foreign matter. As a result of investigating the size and number, it was found that if the measured value of the cutting edge is about 50 to 80 ° C., the number of foreign matters generated is extremely small. The experimental results are shown in FIG.

なお、切断カッターを適当な温度に保つためには、カッターのテープ切断の障害とならない箇所にヒータを当接させればよい。また、所望の温度範囲への制御は、温度センサ等の手段により検出した検出値に基づいて、前記ヒータのパワーを加減させればよく、かかる方法に限るものでもない。 In order to keep the cutting cutter at an appropriate temperature, the heater may be brought into contact with a portion that does not obstruct the cutting of the tape of the cutter. The control to the desired temperature range is not limited to such a method as long as the power of the heater is adjusted based on the detection value detected by means such as a temperature sensor.

図１２は、表面保護テープ２４を貼り付けた状態を示す断面図である。図１２に示すように、表面保護テープ２４を貼り付けただけでは、表面保護テープ２４は、ポリイミド保護膜３２による凹凸に沿って波板状になり、その凹凸を十分に吸収しているとはいえない。例えば、ウェハ表面の凹凸の高さが１２〜１３μｍ程度の場合、表面保護テープ２４の表面には７〜８μｍ程度の高さの凹凸が残ってしまう。なお、図１２において、符号２５、符号２６および符号２０は、それぞれ表面保護テープ２４の粘着剤層、基材層および軟化材層である。 FIG. 12 is a cross-sectional view showing a state where the surface protection tape 24 is attached. As shown in FIG. 12, the surface protective tape 24 has a corrugated shape along the irregularities formed by the polyimide protective film 32 just by attaching the surface protective tape 24 and sufficiently absorbs the irregularities. I can't say that. For example, when the height of the irregularities on the wafer surface is about 12 to 13 μm, irregularities with a height of about 7 to 8 μm remain on the surface of the surface protection tape 24. In addition, in FIG. 12, the code | symbol 25, the code | symbol 26, and the code | symbol 20 are the adhesive layer of the surface protection tape 24, a base material layer, and a softening material layer, respectively.

そこで、ホットプレートやオーブン炉を用いて表面保護テープ２４を加熱する。ホットプレートを用いる場合には、加熱温度は５０〜１２０℃程度の範囲の温度であるのが適当である。その理由は、本発明者らが、ウェハ表面にポリイミド保護膜３２による１２μｍの高さの凹凸が形成されたウェハを、２０〜１３０℃の種々の温度で３分間、加熱した後に、ウェハ厚さが７０μｍとなるようにバックグラインドを行った結果、５０〜１２０℃程度の範囲の温度であれば、凹凸の緩和率が約７０％以上であり、バックグラインドの良品率が９０％以上であったからである。 Therefore, the surface protection tape 24 is heated using a hot plate or an oven furnace. When using a hot plate, the heating temperature is suitably in the range of about 50 to 120 ° C. The reason for this is that after the inventors heated a wafer having irregularities of 12 μm height formed by the polyimide protective film 32 on the wafer surface at various temperatures of 20 to 130 ° C. for 3 minutes, the wafer thickness As a result of performing back grinding so as to be 70 μm, if the temperature is in the range of about 50 to 120 ° C., the unevenness relaxation rate is about 70% or more, and the non-defective rate of the back grind is 90% or more. It is.

ただし、本発明者らの実験によれば、あまり急速に加熱すると、ウェハ表面のポリイミド保護膜３２による凹凸の緩和性能が低下することが判明している。実験の結果、７０℃で１〜５分程度、加熱すれば、十分にポリイミド保護膜３２による凹凸を緩和することができることがわかった。この加熱条件であれば、凹凸の緩和率が約９０％以上であり、バックグラインドの良品率は９８％以上であった。 However, according to experiments by the present inventors, it has been found that if the heating is performed too rapidly, the unevenness-relieving performance of the polyimide protective film 32 on the wafer surface decreases. As a result of the experiment, it was found that the unevenness due to the polyimide protective film 32 can be sufficiently relaxed by heating at 70 ° C. for about 1 to 5 minutes. Under these heating conditions, the unevenness relaxation rate was about 90% or more, and the non-defective rate of the back grind was 98% or more.

加熱によって、加熱前の表面保護テープ２４の粘着剤層２５とウェハ表面の凹凸との間に存在していた気泡は、徐々に消滅する。この気泡の消滅に伴って、表面保護テープ２４の基材層２６の表面の凹凸は、徐々に小さくなり、最終的には、図１に示すように、ウェハ表面の凹凸の高さの１０％程度の高さになる。 Due to the heating, the bubbles existing between the pressure-sensitive adhesive layer 25 of the surface protection tape 24 before heating and the irregularities on the wafer surface gradually disappear. As the bubbles disappear, the unevenness on the surface of the base material layer 26 of the surface protection tape 24 gradually decreases, and finally, as shown in FIG. 1, 10% of the height of the unevenness on the wafer surface. It becomes about the height.

ここで、図１３に、図９の切断線Ｂ−Ｂにおける断面構成を拡大して模式的に示すように、ポリイミド保護膜３２の中央部には、約８０μｍ幅のダイシングラインとなる凹部が存在するが、その幅が極めて狭いので、表面保護テープ２４の基材層２６の表面が平坦になることに対しては、ほとんど影響がない。なお、気泡が消滅するメカニズムについては、空気が粘着剤層２５へ取り込まれることが原因であるのか、気圧が低かったことが原因であるのかは、明確になっていない。 Here, as shown schematically in FIG. 13 in which the cross-sectional configuration along the cutting line BB in FIG. 9 is enlarged and shown schematically, a concave portion serving as a dicing line having a width of about 80 μm exists in the central portion of the polyimide protective film 32. However, since the width is extremely narrow, there is almost no influence on the flatness of the surface of the base material layer 26 of the surface protection tape 24. Note that it is not clear whether the bubbles disappear due to the fact that air is taken into the pressure-sensitive adhesive layer 25 or that the pressure is low.

表面保護テープ２４として２６５ＨＲＣ−ＢＨ２０を用いた実施例では、図１４に示すように、加熱前の段差緩和率が十数％であったのに対して、７０℃で１〜５分程度の加熱を行った後には９０％以上であった。比較として、従来の表面保護テープでは、粘着剤層が厚いほど段差緩和率も大きくなるが、粘着剤層の厚さを１５０μｍにしても段差緩和率は６０％を超える程度であった。 In the example using 265HRC-BH20 as the surface protection tape 24, as shown in FIG. 14, the step relaxation rate before heating was 10%, whereas heating at 70 ° C. for about 1 to 5 minutes. It was 90% or more after performing. As a comparison, in the conventional surface protection tape, the step relaxation rate increases as the pressure-sensitive adhesive layer becomes thicker. However, the step relaxation rate exceeds 60% even when the thickness of the pressure-sensitive adhesive layer is 150 μm.

以上のようにして表面保護テープ２４の表面を平坦化した後、図４に示すように、バックグラインド装置によりｎ⁺半導体基板２１の研削加工を行い、表面側素子構造部２３を含むウェハ全体の厚さが所望の厚さ、例えば７０μｍであり、かつｎ⁺半導体基板２１が例えば１０μｍの厚さで残るようにする。 After flattening the surface of the surface protection tape 24 as described above, as shown in FIG. 4, the n ⁺ semiconductor substrate 21 is ground by a back grinding apparatus, and the entire wafer including the surface side element structure portion 23 is ground. The desired thickness is 70 μm, for example, and the n ⁺ semiconductor substrate 21 is left with a thickness of 10 μm, for example.

その研削加工において、表面保護テープ２４の基材層２６が高い剛性を有していることと、上述した加熱処理により表面保護テープ２４の軟化材層２０が低粘度化してテープ貼り付け時のテープテンションが緩和されていることにより、ウェハの厚さが１００μｍになるまで研削加工を行った場合のウェハの反り量は、２ｍｍ程度まで軽減される。また、ウェハの反り量は、加熱時間の長短によって異なるが、７０℃で５分間、加熱した場合のウェハの反り量は、１ｍｍ以下となる。従って、ウェハの薄板加工における良品率が高くなる。 In the grinding process, the base material layer 26 of the surface protection tape 24 has high rigidity, and the softening material layer 20 of the surface protection tape 24 is reduced in viscosity by the heat treatment described above, so that the tape when the tape is applied Since the tension is relaxed, the amount of warpage of the wafer when grinding is performed until the thickness of the wafer reaches 100 μm is reduced to about 2 mm. The amount of warpage of the wafer varies depending on the length of the heating time, but the amount of warpage of the wafer when heated at 70 ° C. for 5 minutes is 1 mm or less. Therefore, the yield rate in wafer thin plate processing is increased.

ｎ⁺半導体基板２１を研削加工した後、その研削面に対してスピンエッチャーやディップ方式のエッチングを行い、研削面に生じた破砕層を除去する。ここで、表面保護テープ２４の粘着剤、軟化材および基材は、ともに高い耐酸性を有している。従って、研削面をエッチングする際に、表面保護テープ２４の基材や軟化材や粘着剤が大量に溶け出すことはない。 After the n ⁺ semiconductor substrate 21 is ground, a spin etcher or dip etching is performed on the ground surface to remove a crushed layer generated on the ground surface. Here, the pressure-sensitive adhesive, the softening material, and the base material of the surface protective tape 24 have high acid resistance. Therefore, when the ground surface is etched, a large amount of the base material, softening material, and adhesive of the surface protection tape 24 does not melt.

ついで、ウェハの裏面から、例えばｐ型不純物であるボロン等を、ドーズ量が例えば１×１０¹³〜１×１０¹⁵ｃｍ^-2で、加速電圧が例えば２０ｋ〜１００ｋｅＶでイオン注入する。イオン注入時の高真空において、表面保護テープ２４の粘着剤層２５、軟化材層２０および基材層２６からのカーボンなどの不純物の発生は微量であり、全く問題ない。 Next, boron, which is a p-type impurity, is ion-implanted from the back surface of the wafer, for example, at a dose of 1 × 10 ¹³ to 1 × 10 ¹⁵ cm ⁻² and an acceleration voltage of 20 k to 100 keV, for example. In a high vacuum at the time of ion implantation, the generation of impurities such as carbon from the pressure-sensitive adhesive layer 25, the softening material layer 20 and the base material layer 26 of the surface protection tape 24 is very small and causes no problem.

その後、ウェハ裏面にレーザを照射してアニールを行い、コレクタ層となるｐ⁺層２７を形成する（図５）。特に限定しないが、ここでは、レーザとして、ＸｅＣｌパルスレーザ（波長：３０８ｎｍ、半値幅：４９ｎｓ、周波数：１００Ｈｚ）を用いる。そして、例えば一回の照射エリアを約１ｍｍ角とし、５０％〜９０％オーバーラップさせて照射する。 Thereafter, the back surface of the wafer is irradiated with laser and annealed to form a p ⁺ layer 27 serving as a collector layer (FIG. 5). Although not particularly limited, a XeCl pulse laser (wavelength: 308 nm, half-value width: 49 ns, frequency: 100 Hz) is used as the laser here. For example, a single irradiation area is about 1 mm square, and irradiation is performed with 50% to 90% overlap.

このレーザアニールによって、ウェハ裏面のｐ⁺層２７のみを活性化させることができるので、表面保護テープ２４に用いられている有機系材料が分解または炭化してしまうのを防ぎながら熱処理を行うことができる。なお、ＸｅＣｌに代えて、ＹＡＧ２ω、ＹＡＧ３ω、ＸｅＦやＫｒＦを用いてもよい。 Since only the p ⁺ layer 27 on the back surface of the wafer can be activated by this laser annealing, the heat treatment can be performed while preventing the organic material used for the surface protection tape 24 from being decomposed or carbonized. it can. In place of XeCl, YAG2ω, YAG3ω, XeF or KrF may be used.

ついで、ウェハ裏面に、例えばアルミニウム、チタン、ニッケルおよび金などの複数の金属を蒸着し、コレクタ電極となる裏面電極２８を形成する（図６）。その際、表面保護テープ２４に用いられている有機系材料の分解または炭化を防ぐため、低温スパッタ法により金属膜の蒸着を行うのが適当である。また、スパッタ時の高真空において、表面保護テープ２４の粘着剤層２５、軟化材層２０および基材層２６からのカーボンなどの不純物の発生は微量であり、全く問題ない。 Next, a plurality of metals such as aluminum, titanium, nickel, and gold are vapor-deposited on the back surface of the wafer to form a back electrode 28 that serves as a collector electrode (FIG. 6). At this time, in order to prevent decomposition or carbonization of the organic material used for the surface protection tape 24, it is appropriate to deposit a metal film by a low temperature sputtering method. Further, in the high vacuum at the time of sputtering, the generation of impurities such as carbon from the pressure-sensitive adhesive layer 25, the softening material layer 20 and the base material layer 26 of the surface protection tape 24 is very small and causes no problem.

ついで、ウェハ裏面に一般的なダイシングテープ２９を貼り付ける。そして、表面側素子構造部２３の表面から表面保護テープ２４を剥離させて、表面保護テープ２４を取り除く（図７）。テープ剥離装置としては、従来同様の装置を用いることができる。なお、表面保護テープ２４の剥離後にダイシングテープ２９を貼り付けるようにしてもよいが、ウェハ単体では割れやすいことに鑑みれば、ダイシングテープ２９を貼り付けた後に表面保護テープ２４を剥離させるのが望ましい。 Next, a general dicing tape 29 is attached to the back surface of the wafer. And the surface protection tape 24 is peeled from the surface of the surface side element structure part 23, and the surface protection tape 24 is removed (FIG. 7). As the tape peeling device, a device similar to the conventional one can be used. Although the dicing tape 29 may be attached after the surface protective tape 24 is peeled off, it is desirable that the surface protective tape 24 be peeled after the dicing tape 29 is attached in view of the fact that the wafer alone is easily broken. .

その後、ウェハを複数のチップ３０に切断する（図８）。図示省略するが、各チップ３０は、裏面電極２８を介して配線基板等の固定部材に半田付けされる。そして、各チップ３０のウェハ表面側の電極には、アルミワイヤ電極が超音波ワイヤボンディング装置により固着される。 Thereafter, the wafer is cut into a plurality of chips 30 (FIG. 8). Although not shown, each chip 30 is soldered to a fixing member such as a wiring board via the back electrode 28. An aluminum wire electrode is fixed to the electrode on the wafer surface side of each chip 30 by an ultrasonic wire bonding apparatus.

図１５は、本発明者らが例えば直径６インチのウェハに対して、ウェハ表面にポリイミド保護膜３２による凹凸を形成し、表面保護テープ２４の貼り付けおよび加熱を行ってから、ウェハ裏面を研削し、裏面電極２８となる金属を蒸着した後のウェハ（実施例）の割れ率と、ウェハ裏面の研削後のウェハ厚さとの関係を調べた結果を示している。図１５より、実施例では、ウェハの厚さが６０μｍ程度であっても、ウェハの割れ率は、１〜２％程度である。 FIG. 15 shows that, for example, for the wafer having a diameter of 6 inches, the present inventors formed irregularities by the polyimide protective film 32 on the wafer surface, applied the surface protective tape 24 and heated, and then ground the wafer back surface. And the result of having investigated the relationship between the crack rate of the wafer (Example) after vapor-depositing the metal used as the back surface electrode 28, and the wafer thickness after grinding of the wafer back surface is shown. From FIG. 15, in the example, even if the thickness of the wafer is about 60 μm, the cracking rate of the wafer is about 1 to 2%.

以上説明したように、実施の形態によれば、ウェハ表面に貼り付けられた表面保護テープ２４を、適当な温度、例えば５０〜８０℃に加熱した切断カッターを用いて切断することによって、切断中のテープの粘着剤や軟化材が異物となってテープ表面に付着するのを防ぐことができる。また、ウェハ表面に貼り付けられた表面保護テープ２４を加熱することによって、表面保護テープ２４の軟化材層２０が低粘度化して変形し、表面保護テープ２４の表面がほぼ平坦化されるので、ウェハ表面のポリイミド保護膜３２による凹凸を緩和することができる。従って、ウェハが割れるのを防ぎながら、バックグラインド等を行ってデバイス厚の薄いＩＧＢＴ等の半導体素子を製造することができ、バックグラインド等を行う際の割れ不良率を極めて低くすることができる。 As described above, according to the embodiment, cutting is performed by cutting the surface protection tape 24 attached to the wafer surface using a cutting cutter heated to an appropriate temperature, for example, 50 to 80 ° C. It is possible to prevent the adhesive and softening material of the tape from becoming a foreign substance and adhering to the tape surface. Further, by heating the surface protection tape 24 attached to the wafer surface, the softening material layer 20 of the surface protection tape 24 is deformed with a reduced viscosity, and the surface of the surface protection tape 24 is almost flattened. Unevenness due to the polyimide protective film 32 on the wafer surface can be reduced. Therefore, it is possible to manufacture a semiconductor element such as an IGBT having a thin device thickness by performing back grinding while preventing the wafer from cracking, and it is possible to extremely reduce the crack defect rate when performing back grinding.

また、表面保護テープ２４が、ダイシングを行う直前まで、ウェハに貼り付けられているので、種々の処理を行う際に各種処理装置へウェハを搬送し、処理を行う際に、衝撃等によってウェハが割れるのを防ぐことができる。さらに、ウェハ裏面の研削後、金属の蒸着による裏面電極の形成工程までを、反り量の小さいプロセスで進めることができるので、裏面研削後に用いられる各種装置に何ら変更を加えなくても、厚いウェハと同様に処理することができる。従って、処理装置の改造費用が不要になる。 Further, since the surface protection tape 24 is attached to the wafer until just before dicing, the wafer is transferred to various processing apparatuses when performing various processes, and the wafer is subjected to an impact or the like when performing the processes. It can be prevented from cracking. Furthermore, after grinding the backside of the wafer, the process of forming the backside electrode by metal deposition can be carried out with a process with a small amount of warpage, so that a thick wafer can be obtained without any changes to the various equipment used after backside grinding. Can be processed similarly. Therefore, the cost for remodeling the processing apparatus becomes unnecessary.

以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、表面保護テープ２４は、高い耐酸性と高い耐熱性を有していれば、上述した２つのテープに限らない。また、表面保護テープ２４を加熱する際に、オーブン炉や近赤外線ランプを用いることができる。さらに、同様の製造プロセスにより、ＦＺウェハを用いたＮＰＴ型のＩＧＢＴやＦＳ型のＩＧＢＴを作製することもできる。また、半導体素子の表面構成は問わないので、半導体素子の表面側素子構造部２３はプレーナ型でもトレンチ型でもよい。 As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, the surface protection tape 24 is not limited to the two tapes described above as long as it has high acid resistance and high heat resistance. Moreover, when heating the surface protection tape 24, an oven furnace or a near-infrared lamp can be used. Further, an NPT type IGBT or an FS type IGBT using an FZ wafer can be manufactured by a similar manufacturing process. Further, since the surface configuration of the semiconductor element is not limited, the surface-side element structure portion 23 of the semiconductor element may be a planar type or a trench type.

また、本発明は、バックグラインド後のウェハの厚さが７０μｍであるＩＧＢＴに限らず、ウェハ裏面をバックグラインドしてウェハ厚さを２００μｍ以下にする工程を有する例えば電力用の半導体素子の製造方法にも適用できる。さらに、本発明は、電力用の高耐圧半導体素子に限らず、一般的な低耐圧の制御用半導体素子の製造にも適用することができる。近時、ＩＣチップを内蔵したＩＣカードや、携帯電話等の小型携帯機器の薄型化などに伴い、ＩＣ部品に薄さが要求されていることに鑑みれば、本発明を低耐圧の制御用半導体素子の製造に適用することは極めて有効である。さらにまた、本発明は、高価な設備投資をせずに薄型のシリコンウェハを容易に作製することにも応用可能である。 In addition, the present invention is not limited to an IGBT having a thickness of 70 μm after back grinding, but includes a step of back grinding the back surface of the wafer to reduce the wafer thickness to 200 μm or less. It can also be applied to. Furthermore, the present invention can be applied not only to the high-voltage semiconductor element for electric power but also to the manufacture of a general low-voltage control semiconductor element. In view of the recent demand for thinness in IC components as IC cards incorporating IC chips and thin portable devices such as mobile phones become thinner, the present invention is a control semiconductor with a low withstand voltage. It is extremely effective to apply to the manufacture of elements. Furthermore, the present invention can be applied to easily manufacture a thin silicon wafer without expensive capital investment.

以上のように、本発明にかかる半導体素子の製造方法は、デバイス厚の薄い半導体素子を製造するのに有用であり、特に、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野や、電子レンジ、炊飯器またはストロボなどの民生機器分野に用いられるＩＧＢＴ等の電力用半導体素子の製造に適している。 As described above, the method for manufacturing a semiconductor device according to the present invention is useful for manufacturing a semiconductor device having a thin device thickness, and in particular, a general-purpose inverter, AC servo, uninterruptible power supply (UPS), switching power supply, etc. It is suitable for the production of power semiconductor elements such as IGBTs used in the industrial field and consumer equipment fields such as microwave ovens, rice cookers or strobes.

ウェハ表面に貼り付けた表面保護テープの加熱後の様子を模式的に示す断面図である。It is sectional drawing which shows typically the mode after the heating of the surface protection tape affixed on the wafer surface. 本発明の実施の形態にかかる半導体素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor element concerning embodiment of this invention. 本発明の実施の形態にかかる半導体素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor element concerning embodiment of this invention. 本発明の実施の形態にかかる半導体素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor element concerning embodiment of this invention. 本発明の実施の形態にかかる半導体素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor element concerning embodiment of this invention. 本発明の実施の形態にかかる半導体素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor element concerning embodiment of this invention. 本発明の実施の形態にかかる半導体素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor element concerning embodiment of this invention. 本発明の実施の形態にかかる半導体素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor element concerning embodiment of this invention. ウェハ表面にポリイミド保護膜が形成された様子を模式的に示す平面図である。It is a top view which shows typically a mode that the polyimide protective film was formed in the wafer surface. 図９の切断線Ａ−Ａにおける構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure in the cutting line AA of FIG. 異物のサイズおよび数と切断カッターの温度との関係を示す特性図である。It is a characteristic view which shows the relationship between the size and number of a foreign material, and the temperature of a cutting cutter. ウェハ表面に表面保護テープを貼り付けた状態を模式的に示す断面図である。It is sectional drawing which shows typically the state which affixed the surface protection tape on the wafer surface. 図９の切断線Ｂ−Ｂにおける構成を模式的に示す断面図である。FIG. 10 is a cross-sectional view schematically showing a configuration at a cutting line BB in FIG. 9. ウェハ表面の段差緩和率と表面保護テープの粘着剤層の厚さとの関係を示す特性図である。It is a characteristic view which shows the relationship between the level | step difference relaxation rate of a wafer surface, and the thickness of the adhesive layer of a surface protection tape. 裏面電極蒸着後のウェハ割れ率と裏面研削後のウェハ厚さとの関係を示す特性図である。It is a characteristic view which shows the relationship between the wafer crack rate after back surface electrode vapor deposition, and the wafer thickness after back surface grinding. ＮＰＴ型ＩＧＢＴの構成を示す断面図である。It is sectional drawing which shows the structure of NPT type IGBT. ＦＳ型ＩＧＢＴの構成を示す断面図である。It is sectional drawing which shows the structure of FS type IGBT. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional FZ wafer. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional FZ wafer. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional FZ wafer. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional FZ wafer. 従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional FZ wafer. 従来のエピタキシャルウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional epitaxial wafer. 従来のエピタキシャルウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional epitaxial wafer. 従来のエピタキシャルウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional epitaxial wafer. 従来のエピタキシャルウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional epitaxial wafer. 従来のエピタキシャルウェハを用いたＦＳ型ＩＧＢＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of FS type IGBT using the conventional epitaxial wafer. 従来の表面保護テープをウェハ表面に貼り付けた状態を模式的に示す断面図である。It is sectional drawing which shows typically the state which affixed the conventional surface protection tape on the wafer surface. 表面保護テープの切断時に生じる異物の付着部位を示す平面図である。It is a top view which shows the adhesion part of the foreign material produced at the time of the cutting | disconnection of a surface protection tape.

符号の説明Explanation of symbols

２０軟化材層
２４表面保護テープ
２５粘着剤層
２６基材層
２８裏面電極
３０チップ
３１半導体ウェハ
３２ポリイミド保護膜
３３素子形成領域

DESCRIPTION OF SYMBOLS 20 Softening material layer 24 Surface protection tape 25 Adhesive layer 26 Base material layer 28 Back surface electrode 30 Chip 31 Semiconductor wafer 32 Polyimide protective film 33 Element formation area

Claims

半導体ウェハの凹凸を有する表面に、基材層と前記凹凸による段差よりも厚い粘着層を備えたテープを、該粘着層がウェハ表面に接するように貼り付けた後、常温よりも高く、かつ前記粘着層の構成材が付着する温度よりも低い温度に加熱された切断カッターを用いて、前記半導体ウェハの外周に沿って前記テープを切断することを特徴とする半導体素子の製造方法。 A tape having an adhesive layer thicker than the level difference due to the substrate layer and the unevenness on the surface having the unevenness of the semiconductor wafer is pasted so that the adhesive layer is in contact with the wafer surface. A method of manufacturing a semiconductor element, comprising: cutting the tape along the outer periphery of the semiconductor wafer using a cutting cutter heated to a temperature lower than the temperature at which the constituent material of the adhesive layer adheres.

テープ切断時に前記切断カッターを５０℃以上８０℃以下の温度にすることを特徴とする請求項１に記載の半導体素子の製造方法。 The method of manufacturing a semiconductor element according to claim 1, wherein the cutting cutter is set to a temperature of 50 ° C. or higher and 80 ° C. or lower during tape cutting.

前記粘着層は、粘着剤よりなる粘着剤層と、前記基材層の構成材よりも軟質で、かつ加熱により粘度が低下する樹脂材料よりなる軟化材層を有し、該軟化材層は、前記粘着剤層と前記基材層の間に設けられていることを特徴とする請求項１または２に記載の半導体素子の製造方法。 The pressure-sensitive adhesive layer has a pressure-sensitive adhesive layer made of a pressure-sensitive adhesive, and a softening material layer made of a resin material that is softer than the constituent material of the base material layer and has a viscosity that is lowered by heating. The method for manufacturing a semiconductor element according to claim 1, wherein the semiconductor element is provided between the pressure-sensitive adhesive layer and the base material layer.

テープ切断後、該テープを加熱して前記軟化材層を変形させることにより前記基材層の表面をほぼ平坦にすることを特徴とする請求項３に記載の半導体素子の製造方法。 4. The method of manufacturing a semiconductor element according to claim 3, wherein after the tape is cut, the surface of the base material layer is made substantially flat by heating the tape to deform the softening material layer.

さらに、前記テープの基材層の表面をほぼ平坦にした後、該テープを貼り付けた状態のまま、前記半導体ウェハの裏面を研削加工して薄ウェハにすることを特徴とする請求項４に記載の半導体素子の製造方法。

Furthermore, after making the surface of the base material layer of the said tape substantially flat, the back surface of the said semiconductor wafer is ground and processed into a thin wafer with the tape affixed. The manufacturing method of the semiconductor element of description.