JP2006196566A - Variable resistance thin-film element and nonvolatile memory element using the same - Google Patents

Variable resistance thin-film element and nonvolatile memory element using the same Download PDF

Info

Publication number
JP2006196566A
JP2006196566A JP2005004776A JP2005004776A JP2006196566A JP 2006196566 A JP2006196566 A JP 2006196566A JP 2005004776 A JP2005004776 A JP 2005004776A JP 2005004776 A JP2005004776 A JP 2005004776A JP 2006196566 A JP2006196566 A JP 2006196566A
Authority
JP
Japan
Prior art keywords
variable resistance
film
electrode film
thin film
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005004776A
Other languages
Japanese (ja)
Inventor
Satoru Fujii
覚 藤井
Yoshio Kawashima
良男 川島
Takeshi Takagi
剛 高木
Koichi Osano
浩一 小佐野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005004776A priority Critical patent/JP2006196566A/en
Publication of JP2006196566A publication Critical patent/JP2006196566A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a variable resistance element wherein a change in resistance is generated by a power pulse, as well as a nonvolatile memory element using the same wherein a memory information is hard to be eliminated even if the power supply of the element is turned off, which reduces a variation of characteristic in the variable resistance element, and which improves reliability by orienting a perovskite oxide as a variable resistance material on (001) plane of rhombohedral and hexagonal system in priority. <P>SOLUTION: A variable resistance layer 15 is formed on a first electrode film 14, and a second electrode 16 is formed on the variable resistance layer 15. The variable resistance layer 15 is made of a rhombohedral perovskite oxide, and it is oriented in priority in the direction of (001) plane of the hexagonal system. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電源パルスにより抵抗変化が発生する可変抵抗素子、およびこれを用いた素子電源を切っても記憶情報が消えない不揮発性の記憶素子に関し、より効果的な可変抵抗材料に関する。   The present invention relates to a variable resistance element in which a resistance change is generated by a power pulse, a nonvolatile memory element in which stored information does not disappear even when an element power source using the same is turned off, and a more effective variable resistance material.

近年、携帯電話、ＩＣカード、デジタルカメラ等の携帯用電子機器の発展に伴い、不揮発性記憶素子が幅広く使用されている。特に、画像データの保存のために、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、長寿命化の要求が非常に高まっている。現在、これらの電子機器に最も広く用いられている不揮発性記憶素子は、半導体トランジスタのゲート部分に浮遊ゲートを設け、その浮遊ゲート内に電子を注入するメカニズムを用いたフラッシュメモリである。しかし、このフラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造のため、セル構造が複雑で高集積化の点で課題がある。さらに、フラッシュメモリは書き込み電力が大きい、書き込み時間が長い、書き換え寿命が短いといった課題も存在している。   In recent years, with the development of portable electronic devices such as mobile phones, IC cards, and digital cameras, nonvolatile memory elements have been widely used. In particular, in order to store image data, demands for increasing the capacity of non-volatile memory elements, reducing the write power, increasing the write / read time, and extending the service life are increasing. At present, the nonvolatile memory element most widely used in these electronic devices is a flash memory using a mechanism in which a floating gate is provided in a gate portion of a semiconductor transistor and electrons are injected into the floating gate. However, since this flash memory has a structure in which charges are stored in a floating gate with a high electric field, the cell structure is complicated and there is a problem in terms of high integration. Further, the flash memory has problems such as high writing power, long writing time, and short rewriting life.

これらの課題を解決するために、強誘電体を用いた半導体メモリ（ＦｅＲＡＭ）、ＴＭＲ（トンネルＭＲ）材料を用いた半導体メモリ（ＭＲＡＭ）、相変化材料を用いた半導体メモリ（ＯＵＭ：Ovonic Unified Memory）等の新規な不揮発性記憶素子の開発が盛んに行われている（例えば特許文献１参照）。しかし、ＦｅＲＡＭに関しては素子の微細化が困難であり、ＭＲＡＭに関しては書き込み電力が高い、ＯＵＭでは書き換え寿命が短い等の課題が報告されている。   In order to solve these problems, a semiconductor memory (FeRAM) using a ferroelectric material, a semiconductor memory (MRAM) using a TMR (tunnel MR) material, and a semiconductor memory (OUM: Ovonic Unified Memory) using a phase change material ) And the like have been actively developed (see, for example, Patent Document 1). However, it has been reported that FeRAM is difficult to miniaturize, MRAM has a high writing power, and OUM has a short rewrite life.

さらに、ペロブスカイト構造を持つ、巨大磁性抵抗（ＣＭＲ：colossal magnetoresistance）材料や高温超伝導(ＨＴＳＣ： high temperature superconductivity)材料に電気パルスを印加することによって、抵抗値を変化させる手法が提案されている（例えば特許文献２および非特許文献１参照）。例えば、ＣＭＲ材料であるＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）薄膜でｘ＝０．３（ＰＣＭＯ（Ｘ＝０．３）；Ｐｒ０．７Ｃａ０．３ＭｎＯ３）に電気パルス（振幅３２Ｖ、パルス幅７１ｎｓ）を印加すると、パルス数とともにＣＭＲ薄膜の抵抗値が増加している。なお、ＰＣＭＯ（ｘ＝０．３）材料の抵抗値変化に関しては、電流および電場誘起による反強磁性絶縁体と強磁性金属との相互間の相転移によって抵抗値が変化することが特許文献２以前に報告されている（例えば特許文献３参照）。 Furthermore, a technique for changing the resistance value by applying an electric pulse to a giant magnetoresistance (CMR) material or a high temperature superconductivity (HTSC) material having a perovskite structure has been proposed ( For example, see Patent Document 2 and Non-Patent Document 1). For example, in a PCMO (Pr 1-x Ca x MnO 3 ) thin film which is a CMR material, an electric pulse (amplitude) is applied to x = 0.3 (PCMO (X = 0.3); Pr 0.7 Ca 0.3 MnO 3 ). When 32V and a pulse width of 71 ns) are applied, the resistance value of the CMR thin film increases with the number of pulses. Note that regarding the resistance value change of the PCMO (x = 0.3) material, it is known that the resistance value changes due to the phase transition between the antiferromagnetic insulator and the ferromagnetic metal induced by current and electric field. It has been reported before (for example, see Patent Document 3).

このように、（マンガンを含有するペロブスカイト構造の酸化物をはじめとする）可変抵抗素子を用いた不揮発性メモリはＲＲＡＭ素子（Resistance control nonvolatile Random Access Memory）が新たに提案されている。   Thus, as a nonvolatile memory using a variable resistance element (including an oxide having a perovskite structure containing manganese), a RRAM element (Resistance control nonvolatile Random Access Memory) has been newly proposed.

上記の特許文献２および３に示された可変抵抗薄膜材料で実施例では、ペロブスカイト型酸化物材料であるＰｒ１−ｘＣａｘＭｎＯ３の中でｘ＝０．３の組成が例示されている。このＰＣＭＯ薄膜材料を作製する一手法としてスパッタリング法がある。しかし、スパッタリング法による成膜では、形成した薄膜の組成がターゲットの組成とずれていることがよく見られる。例えば、強誘電性不揮発性メモリの材料の１種であるＰＺＴ（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）のスパッタリング法による成膜に関して、形成したＰＺＴ膜のＰｂ不足を解消するためにターゲットに過剰量のＰｂＯを添加することが提案されている（例えば特許文献４参照）。
特開平５−２１７４０号公報 米国特許第６２０４１３９号明細書 特許第３０３０３３３号公報 特公平７−６２２３５号公報 “アプライド・フィジックス・レターズ” （Applied Physics Letters）”，（米国），アメリカ物理学会， ２０００年５月０８日，第７６巻，第１９号，p.2749-2751 In the examples of the variable resistance thin film materials disclosed in Patent Documents 2 and 3 above, the composition of x = 0.3 is exemplified in Pr 1-x Ca x MnO 3 which is a perovskite type oxide material. . One technique for producing this PCMO thin film material is a sputtering method. However, in film formation by sputtering, it is often seen that the composition of the formed thin film is different from the composition of the target. For example, with respect to film formation by sputtering of PZT (Pb (Zr 1-x Ti x ) O 3 ), which is one type of ferroelectric nonvolatile memory material, a target is used to eliminate the Pb shortage of the formed PZT film. It has been proposed to add an excessive amount of PbO to (see, for example, Patent Document 4).
JP-A-5-21740 US Pat. No. 6,204,139 Japanese Patent No. 3030333 Japanese Patent Publication No. 7-62235 “Applied Physics Letters”, (USA), American Physical Society, May 08, 2000, Vol. 76, No. 19, p.2749-2751

実際に、ＰＣＭＯ（ｘ＝０．３）焼結体をターゲットとしてＰＣＭＯ薄膜をスパッタリング法により作製すると、形成したＰＣＭＯ薄膜に組成ずれが生じた。特に形成した薄膜の組成分析を行った結果、Ｍｎの含有量が少ないことが明らかになった。希望する組成のＰＣＭＯ膜を形成するためには、成膜方法に工夫が必要である。   Actually, when a PCMO thin film was produced by a sputtering method using a PCMO (x = 0.3) sintered body as a target, a composition shift occurred in the formed PCMO thin film. As a result of the compositional analysis of the formed thin film in particular, it was revealed that the Mn content is low. In order to form a PCMO film having a desired composition, it is necessary to devise a film forming method.

また、ペロブスカイト酸化物材料の中には、その材料特性が、結晶配向性に影響を受けることが知られている。例えば特許文献４では、ＰＺＴの結晶配向性と特性（焦電係数）の関係が例示されている。強誘電体の自発分極Ｐｓが一方向に揃っている時最も大きい出力が得られることが記されている。さらに、磁性材料においても、磁気抵抗が結晶方位によって異方性があることが報告されている。   Further, it is known that the material properties of perovskite oxide materials are affected by the crystal orientation. For example, Patent Document 4 exemplifies the relationship between the crystal orientation of PZT and the characteristics (pyroelectric coefficient). It is described that the largest output can be obtained when the spontaneous polarization Ps of the ferroelectric material is aligned in one direction. Further, it has been reported that the magnetic resistance of the magnetic material is anisotropic depending on the crystal orientation.

しかし、特許文献２および３ではＰＣＭＯ薄膜の結晶配向性と抵抗変化特性の関係、およびＰＣＭＯ薄膜の組成と抵抗変化特性が全く示されていない。しかも形成されたＰＣＭＯ膜の結晶配向性に関する記述がなされていない。   However, Patent Documents 2 and 3 do not show the relationship between the crystal orientation of the PCMO thin film and the resistance change characteristic, and the composition of the PCMO thin film and the resistance change characteristic. Moreover, there is no description regarding the crystal orientation of the formed PCMO film.

本発明の目的は、電気パルスによる抵抗変化特性が非常に優れた可変抵抗変化材料およびその製造方法と、この可変抵抗素子を用いた不揮発性記憶素子を提供することである。   An object of the present invention is to provide a variable resistance change material having very excellent resistance change characteristics due to electric pulses, a method for manufacturing the same, and a nonvolatile memory element using the variable resistance element.

本発明の可変抵抗薄膜素子は、電圧パルスの印加に応じてその電気抵抗値が変化する薄膜材料（可変抵抗材料）を用いた可変抵抗薄膜素子であって、成膜基板上に第１電極膜が形成され、前記第１電極膜上に可変抵抗層が形成されており、前記可変抵抗層上に第２電極が形成された可変抵抗薄膜素子において、前記可変抵抗素子は菱面体晶であるペロブスカイト構造酸化物である。   The variable resistance thin film element of the present invention is a variable resistance thin film element using a thin film material (variable resistance material) whose electric resistance value changes in response to application of a voltage pulse, and the first electrode film is formed on the film formation substrate. In the variable resistance thin film element in which the variable resistance layer is formed on the first electrode film and the second electrode is formed on the variable resistance layer, the variable resistance element is a rhombohedral perovskite. It is a structural oxide.

可変抵抗層が菱面体晶であるために、結晶構造のひずみが小さい。したがって、Ｂサイトの原子と酸素が構成するＢＯ６の８面体構造が比較的曲がらずにつながっており、Ｂ−Ｏ−Ｂのボンド角が１８０°に近い。Ｂサイト原子の３ｄ電子と酸素の２ｐ電子の混成が大きくなり電子の伝達が大きくなる。以上の結果、金属−絶縁体相転移が生じやすくなると考えられ、抵抗変化が比較的容易に発生すると考えられる。その結果、抵抗変化のばらつきが小さく再現性に優れる特徴がある。 Since the variable resistance layer is rhombohedral, the distortion of the crystal structure is small. Therefore, the octahedral structure of BO 6 composed of atoms and oxygen at the B site is connected without being relatively bent, and the bond angle of B—O—B is close to 180 °. Hybridization of 3d electrons of B site atoms and 2p electrons of oxygen increases, and electron transfer increases. As a result, a metal-insulator phase transition is likely to occur, and a resistance change is considered to occur relatively easily. As a result, the variation in resistance change is small and the reproducibility is excellent.

また、本発明の可変抵抗薄膜素子は、六方晶表記で（００１）面方向に優先配向している。   The variable resistance thin film element of the present invention is preferentially oriented in the (001) plane direction in hexagonal notation.

本発明では可変抵抗層が結晶配向しているために、無配向の膜と比較して抵抗値の変化量が大きい。特に、六方晶表記で（００１）面に優先配向しているために、抵抗変化が大きい。これは、ｃ軸方向では、Ｂサイト原子の３ｄ電子と酸素の２ｐ電子の混成が他軸と比較するとやや生じにくいために高抵抗状態の値が高くなる。この結果、一度Ｂサイト原子の３ｄ電子と酸素の２ｐ電子の伝達が起きると抵抗値変化量が大きくなるためと考えられる。   In the present invention, since the variable resistance layer is crystal-oriented, the amount of change in the resistance value is larger than that of the non-oriented film. In particular, since the preferential orientation is in the (001) plane in hexagonal notation, the resistance change is large. This is because, in the c-axis direction, the 3d electrons of the B site atoms and the 2p electrons of oxygen are somewhat less likely to be produced than the other axes, and thus the value of the high resistance state is high. As a result, it is considered that once the 3d electron of the B site atom and the 2p electron of oxygen occur, the amount of change in resistance value increases.

本発明の可変抵抗薄膜素子の第１電極膜は、Ｐｔ，Ｉｒ，Ｒｈ，Ｐｄのうち少なくとも１種から構成されおり、かつ（１１１）面に優先配向している。   The first electrode film of the variable resistance thin film element of the present invention is composed of at least one of Pt, Ir, Rh, and Pd, and is preferentially oriented in the (111) plane.

第１電極膜が（１１１）面に配向しているために、可変抵抗層を（００１）面（六方晶表記で）に優先配向させることが可能である。   Since the first electrode film is oriented in the (111) plane, the variable resistance layer can be preferentially oriented in the (001) plane (in hexagonal notation).

さらに本発明の可変抵抗薄膜素子を構成する可変抵抗層の膜厚が、１０ｎｍ以上５μｍ以下である。この膜厚の範囲では、リーク電流は観測されず電子部品としての特性に優れている。   Furthermore, the film thickness of the variable resistance layer constituting the variable resistance thin film element of the present invention is 10 nm or more and 5 μm or less. In this film thickness range, no leakage current is observed and the characteristics as an electronic component are excellent.

さらにまた、本発明の可変抵抗薄膜素子を構成する可変抵抗層が、Ａ１−ｘＣａｘＭｎＯ３（０.１≦Ｘ≦０.６）の組成であり、元素ＡがＰｒ，Ｌａ、Ｇｄ、Ｓｍ、Ｎｄの群から選択される少なくともいずれか１種である。可変抵抗層がこの組成で表される材料で構成されるために、再現性にすぐれた抵抗変化特性を示すことができる。 Furthermore, the variable resistance layer constituting the variable resistance thin film element of the present invention has a composition of A 1-x Ca x MnO 3 (0.1 ≦ X ≦ 0.6), and the element A is Pr, La, Gd. , Sm, and Nd. Since the variable resistance layer is made of a material represented by this composition, the resistance change characteristic with excellent reproducibility can be exhibited.

また本発明の可変抵抗薄膜素子の作製方法は、基板上に第１電極膜を形成する工程、前記第１電極膜上に可変抵抗層を形成する工程、前記可変抵抗層上に第２電極膜を形成する工程から構成されており、前記可変抵抗層をスパッタリング法で形成する。スパッタリング法で形成することにより結晶性および配向性の優れた可変抵抗層が形成可能である。   The variable resistance thin film element manufacturing method of the present invention includes a step of forming a first electrode film on a substrate, a step of forming a variable resistance layer on the first electrode film, and a second electrode film on the variable resistance layer. The variable resistance layer is formed by a sputtering method. By forming by a sputtering method, a variable resistance layer having excellent crystallinity and orientation can be formed.

さらに本発明の可変抵抗薄膜素子の作製方法は、前記可変抵抗層がペロブスカイト構造Ｍｎ酸化物の場合、化学量論量に対して１モル%以上３０モル％以下の範囲でＭｎ元素が過剰になるようにＭｎ酸化物が添加されたターゲットを用いてスパッタリングにより前記可変抵抗層を形成する。Ｍｎ元素を化学量論量よりも過剰に添加することにより、形成した薄膜の組成ズレを防止できる。この結果、可変抵抗素子の特性の再現性の向上が図れる。   Furthermore, in the method for producing a variable resistance thin film element of the present invention, when the variable resistance layer is a perovskite structure Mn oxide, Mn element is excessive in the range of 1 mol% to 30 mol% with respect to the stoichiometric amount. Thus, the variable resistance layer is formed by sputtering using a target to which Mn oxide is added. By adding Mn element in excess of the stoichiometric amount, composition deviation of the formed thin film can be prevented. As a result, the reproducibility of the characteristics of the variable resistance element can be improved.

本発明の不揮発性記憶素子は、電圧パルスの印加に応じてその電気抵抗値が変化する材料（可変抵抗材料）を用いた可変抵抗素子を備えた不揮発性の記憶素子を少なくとも１つ以上備えた記憶素子アレイであって、半導体基板上に形成されたソース、ドレイン、およびゲートを有するトランジスタと、前記トランジスタの上部に形成される保護絶縁膜と、前記保護絶縁膜の上部に形成される第１電極膜と、前記第1電極膜の上部に形成されかつ前記可変抵抗材料によって構成される可変抵抗層と、前記可変抵抗層の上部に形成される第２電極膜と、前記トランジスタのドレインおよびソースのうちいずれか一方と前記第１電極膜とを電気的に接続するコンタクトプラグとを備え、前記可変抵抗部は菱面体晶の結晶構造を持つペロブスカイト型酸化物である。また、可変抵抗部は（００１）面方向（六方晶表記）に優先配向している。   The nonvolatile memory element of the present invention includes at least one nonvolatile memory element including a variable resistance element using a material (variable resistance material) whose electric resistance value changes in response to application of a voltage pulse. A memory element array, a transistor having a source, a drain, and a gate formed on a semiconductor substrate, a protective insulating film formed on the transistor, and a first formed on the protective insulating film. An electrode film; a variable resistance layer formed on the first electrode film and made of the variable resistance material; a second electrode film formed on the variable resistance layer; and a drain and a source of the transistor A perovskite acid having a rhombohedral crystal structure, the contact plug electrically connecting the first electrode film to the first electrode film. It is a monster. The variable resistance portion is preferentially oriented in the (001) plane direction (hexagonal notation).

この構成により、低電力、高速書き込み・消去、大容量化が可能となる。また特性のばらつきが減少する。   With this configuration, low power, high-speed writing / erasing, and large capacity are possible. Also, variation in characteristics is reduced.

さらに本発明の不揮発性記憶素子は、電圧パルスの印加に応じてその電気抵抗値が変化する材料（可変抵抗材料）を用いた可変抵抗薄膜素子を備えた不揮発性の記憶素子を少なくとも１つ以上備えた記憶素子アレイであって、半導体基板上に形成されたソース、ドレイン、およびゲートを有するトランジスタと、前記トランジスタの上部に形成される保護絶縁膜と、前記保護絶縁膜の上部に形成される第1電極膜と、前記第１電極膜の上部に前記可変抵抗材料によって構成される可変抵抗部と、前記可変抵抗部の上部に形成される第２電極膜と、前記トランジスタのドレインおよびソースのうちいずれか一方と前記第１電極膜とを電気的に接続するコンタクトプラグとを備え、隣り合う前記可変抵抗部が前記第１電極膜上に形成された素子分離絶縁膜によって分離されており、前記可変抵抗素子は菱面体晶の結晶構造を持つペロブスカイト型酸化物である。また、前記可変抵抗層は六方晶表記で（００１）面方向に優先配向している。   Furthermore, the nonvolatile memory element of the present invention includes at least one nonvolatile memory element including a variable resistance thin film element using a material (variable resistance material) whose electric resistance value changes in response to application of a voltage pulse. A storage element array including a transistor having a source, a drain, and a gate formed on a semiconductor substrate, a protective insulating film formed on the transistor, and formed on the protective insulating film A first electrode film; a variable resistance portion formed of the variable resistance material on the first electrode film; a second electrode film formed on the variable resistance portion; and a drain and a source of the transistor An element isolation comprising a contact plug electrically connecting any one of the first electrode film and the adjacent variable resistance portion formed on the first electrode film The variable resistance element is a perovskite oxide having a rhombohedral crystal structure separated by an insulating film. The variable resistance layer is preferentially oriented in the (001) plane direction in hexagonal notation.

この構成により、低電力、高速書き込み・消去、大容量化が可能となる。また特性のばらつきが減少する。   With this configuration, low power, high-speed writing / erasing, and large capacity are possible. Also, variation in characteristics is reduced.

また本発明の不揮発性記憶素子の第１電極膜は、Ｐｔ，Ｉｒ，Ｒｈ，Ｐｄのうち少なくとも１種から構成されおり、かつ（１１１）面に優先配向している。第１電極膜が（１１１）面に配向しているために、可変抵抗層を（００１）面（六方晶表記で）に優先配向させることが可能である。   The first electrode film of the nonvolatile memory element of the present invention is composed of at least one of Pt, Ir, Rh, and Pd and is preferentially oriented in the (111) plane. Since the first electrode film is oriented in the (111) plane, the variable resistance layer can be preferentially oriented in the (001) plane (in hexagonal notation).

さらに本発明の不揮発性記憶素子は、前記可変抵抗層の膜厚が、１０ｎｍ以上５００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下である。この膜厚範囲において、リーク電流などの課題が発生せずに安定した動作が確認されている。   Furthermore, in the nonvolatile memory element of the present invention, the variable resistance layer has a thickness of 10 nm to 500 nm, more preferably 10 nm to 300 nm. In this film thickness range, stable operation has been confirmed without causing problems such as leakage current.

さらにまた本発明の不揮発性記憶素子は、前記可変抵抗層が、Ａ１−ｘＣａｘＭｎＯ３（０.１≦Ｘ≦０.６）の組成であり、元素ＡがＰｒ，Ｌａ，Ｇｄ，Ｓｍ，Ｎｄの群から選択される少なくともいずれか１種である。可変抵抗層がこの組成で表される材料で構成されるために、再現性にすぐれた抵抗変化特性を示すことができる。 Furthermore, in the nonvolatile memory element of the present invention, the variable resistance layer has a composition of A 1-x Ca x MnO 3 (0.1 ≦ X ≦ 0.6), and the element A is Pr, La, Gd, At least one selected from the group of Sm and Nd. Since the variable resistance layer is made of a material represented by this composition, the resistance change characteristic with excellent reproducibility can be exhibited.

また本発明の不揮発性記憶素子の作製方法は、半導体基板上にソース、ドレイン、およびゲートを有するトランジスタを形成する工程と、前記トランジスタの上部に保護絶縁膜を形成する工程と、前記トランジスタのドレインおよびソースのうちいずれか一方と第1電極膜とを電気的に接続するコンタクトプラグを形成する工程と、前記保護絶縁膜の上部に第1電極膜を形成する工程と、前記第1電極膜の上部に、前記可変抵抗材料によって構成される可変抵抗層と、前記可変抵抗層の上部に形成される第２電極膜とを形成する工程から構成されており、前記可変抵抗層をスパッタリング法で形成する。この製造方法により、歩留まり良く特性のバラツキを低減することができる。   In addition, a method for manufacturing a nonvolatile memory element according to the present invention includes a step of forming a transistor having a source, a drain, and a gate over a semiconductor substrate, a step of forming a protective insulating film over the transistor, and a drain of the transistor And a step of forming a contact plug that electrically connects one of the source and the first electrode film; a step of forming a first electrode film on the protective insulating film; and a step of forming the first electrode film The variable resistance layer is formed of a step of forming a variable resistance layer made of the variable resistance material and a second electrode film formed on the variable resistance layer, and the variable resistance layer is formed by a sputtering method. To do. By this manufacturing method, variation in characteristics can be reduced with high yield.

さらに本発明の不揮発性記憶素子の作製方法は、前記可変抵抗層を、化学量論量に対してマンガン元素が１モル％以上３０モル％以下過剰になるようにマンガン酸化物が添加された化学組成のターゲットを用いてスパッタリング法により前記可変抵抗層を形成する。Ｍｎを化学量論量よりも過剰に添加することにより、形成した薄膜の組成ズレを防止できる。この結果、可変抵抗素子の特性の再現性の向上が図れる。   Furthermore, in the method for manufacturing a nonvolatile memory element according to the present invention, the variable resistance layer is a chemical in which manganese oxide is added so that manganese element is 1 mol% or more and 30 mol% or less in excess of the stoichiometric amount. The variable resistance layer is formed by a sputtering method using a composition target. By adding Mn in excess of the stoichiometric amount, composition deviation of the formed thin film can be prevented. As a result, the reproducibility of the characteristics of the variable resistance element can be improved.

以上説明したように、本発明の可変抵抗薄膜素子は結晶構造、結晶配向性および組成を最適化することにより、抵抗変化特性および再現性が向上する。この結果、本発明の可変抵抗薄膜素子を用いて不揮発性記憶素子を作製した場合、記憶素子のサイズを小さくしても十分な抵抗変化特性が得られる。さらに、単一の可変抵抗材料のみで多値化を図れる。以上の結果、記憶素子の高集積化が図れる点で有効である。   As described above, the variable resistance thin film element of the present invention is improved in resistance change characteristics and reproducibility by optimizing the crystal structure, crystal orientation and composition. As a result, when a nonvolatile memory element is manufactured using the variable resistance thin film element of the present invention, sufficient resistance change characteristics can be obtained even if the size of the memory element is reduced. Furthermore, multi-value can be achieved only with a single variable resistance material. As a result, it is effective in that the storage element can be highly integrated.

以下、本発明の実施形態を図面に基づいて詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施形態１）
図１は、本発明の実施形態に係る可変抵抗薄膜素子を示し、同図において１１は、厚みが０．６３ｍｍの６インチシリコン（Ｓｉ）ウエハからなる基板であり、この基板１１上には、厚みが０．４μｍの熱酸化膜１２が形成されている。尚、上記基板１１は、Ｓｉに限るものではなく、ガラス基板や、金属基板、セラミックス基板等であってもよい。また、上記基板１１がＳｉと異なる場合、前記熱酸化膜１２は必ずしも必要ではない。 (Embodiment 1)
FIG. 1 shows a variable resistance thin film element according to an embodiment of the present invention. In FIG. 1, reference numeral 11 denotes a substrate made of a 6 inch silicon (Si) wafer having a thickness of 0.63 mm. A thermal oxide film 12 having a thickness of 0.4 μm is formed. The substrate 11 is not limited to Si, and may be a glass substrate, a metal substrate, a ceramic substrate, or the like. When the substrate 11 is different from Si, the thermal oxide film 12 is not always necessary.

上記熱酸化膜上には、密着層１３として厚みが０．０８μｍのＴｉ薄膜を形成した。密着層１３上に、厚みが０．２２μｍである白金（Ｐｔ）からなる第１電極膜１４が形成されている。この第１電極膜１４は（１１１）面配向となっている。なお、密着層となる成分（例えばＴｉを２．１モル％）を添加した白金（Ｐｔ）を使用することにより、密着層１３を省略することが可能である。   A Ti thin film having a thickness of 0.08 μm was formed as the adhesion layer 13 on the thermal oxide film. A first electrode film 14 made of platinum (Pt) having a thickness of 0.22 μm is formed on the adhesion layer 13. The first electrode film 14 has a (111) plane orientation. In addition, the adhesion layer 13 can be omitted by using platinum (Pt) to which a component (for example, 2.1 mol% of Ti) to be the adhesion layer is added.

上記第１電極膜１４上には、化学式がＡ１−ｘＣａｘＭｎＯ３（０．１＜ｘ＜０．６）で表されるペロブスカイト化合物からなる可変抵抗層１５が形成されている（ＡはＰｒ，Ｌａ，Ｇｄ，Ｓｍ，Ｎｄ）。この可変抵抗層１５は、菱面体晶系であり、かつ六方晶表記で（００１）面に優先配向した結晶構造を有している。さらに、可変抵抗層の膜厚は、０．０１〜５．０μｍの範囲であればよい。 On the first electrode film 14, a variable resistance layer 15 made of a perovskite compound having a chemical formula represented by A 1-x Ca x MnO 3 (0.1 <x <0.6) is formed (A Is Pr, La, Gd, Sm, Nd). This variable resistance layer 15 is rhombohedral and has a crystal structure preferentially oriented in the (001) plane in hexagonal notation. Furthermore, the thickness of the variable resistance layer may be in the range of 0.01 to 5.0 μm.

上記可変抵抗層１４上には、厚みが０．２μｍであってＰｔからなる第２電極膜１６が形成されている。尚、第２電極膜１５の材料はＰｔに限らず、導電性材料であればよく、膜厚は０．０５〜０．４μｍの範囲であればよい。   A second electrode film 16 having a thickness of 0.2 μm and made of Pt is formed on the variable resistance layer 14. The material of the second electrode film 15 is not limited to Pt, but may be any conductive material, and the film thickness may be in the range of 0.05 to 0.4 μm.

そして、この可変抵抗薄膜素子は、上記基板１１上に、密着層１３、第１電極膜１４、可変抵抗層１５、第２電極膜１６をスパッタ法により順次成膜して積層したものである。尚、成膜法はスパッタ法に限らず、ＣＶＤ法、ゾル・ゲル法であってもよい。また、密着層１２及び第２電極膜１６の成膜法は、ゾル・ゲル法等であってもよい。   In this variable resistance thin film element, the adhesion layer 13, the first electrode film 14, the variable resistance layer 15, and the second electrode film 16 are sequentially formed and laminated on the substrate 11 by a sputtering method. The film forming method is not limited to the sputtering method, and may be a CVD method or a sol-gel method. Further, the deposition method of the adhesion layer 12 and the second electrode film 16 may be a sol-gel method or the like.

上記密着層１３は、上記基板１１と第１電極層１４、あるいは上記熱酸化膜１２と第１電極層１４の密着性を高めるためのものであって、Ｔｉに限らず、タンタル、鉄、コバルト、ニッケル若しくはクロム又はそれら（Ｔｉを含む）の化合物で構成してもよい。また、膜厚は０．００５〜１μｍの範囲であればよい。この密着層１２は必ずしも必要なものではなく、第１電極膜１４に密着層を構成する元素を含有させることにより、基板１１上に第１電極膜１４を直接に形成するようにしても、基板１１と第１電極膜１４との密着性はかなり良好となる。また上記密着層となる金属元素の代わりにこれら金属の酸化物を添加してもよい。この密着層用金属元素または酸化物の添加量は、０を越え３０モル％以下であることが好ましい。   The adhesion layer 13 is for enhancing adhesion between the substrate 11 and the first electrode layer 14 or between the thermal oxide film 12 and the first electrode layer 14 and is not limited to Ti, but tantalum, iron, cobalt. , Nickel or chromium, or a compound thereof (including Ti). The film thickness may be in the range of 0.005 to 1 μm. The adhesion layer 12 is not always necessary. Even if the first electrode film 14 is directly formed on the substrate 11 by containing the element constituting the adhesion layer in the first electrode film 14, the substrate 11 and the first electrode film 14 have considerably good adhesion. Further, an oxide of these metals may be added instead of the metal element that becomes the adhesion layer. The addition amount of the metal element or oxide for the adhesion layer is preferably more than 0 and 30 mol% or less.

さらに、第１電極膜１４の材料は、Ｐｔ、Ｉｒ、Ｐｄ及びＲｈの群から選ばれた少なくとも１種の貴金属であればよく、膜厚は０．０５〜２μｍの範囲であればよい。   Furthermore, the material of the first electrode film 14 may be at least one noble metal selected from the group of Pt, Ir, Pd, and Rh, and the film thickness may be in the range of 0.05 to 2 μm.

次に、上記可変抵抗薄膜素子の製造方法を説明する。   Next, a method for manufacturing the variable resistance thin film element will be described.

Ｓｉ基板１１上に、密着層１３、第１電極膜１４、可変抵抗層１５、第２電極膜１６をスパッタ法により順次成膜する。なお、熱酸化層１２はＳｉウエハを湿式の熱酸化により酸化物層を厚み４００ｎｍで形成した。   On the Si substrate 11, an adhesion layer 13, a first electrode film 14, a variable resistance layer 15, and a second electrode film 16 are sequentially formed by sputtering. The thermal oxidation layer 12 was formed by forming a 400 nm thick oxide layer by wet thermal oxidation of a Si wafer.

上記密着層１３は、Ｔｉターゲットを用いて、基板１１を４００℃に加熱しながら１００Ｗの高周波電力を印加し、１Ｐａのアルゴンガス中で、１分間形成することにより得られる。   The adhesion layer 13 is obtained by applying a high frequency power of 100 W while heating the substrate 11 to 400 ° C. using a Ti target and forming it in 1 Pa of argon gas for 1 minute.

上記第１電極膜１４は、多元スパッタ装置を使用して、Ｔｉターゲット及びＰｔターゲットを用い、基板１１を４００℃に加熱しながら１Ｐａのアルゴンガス中において８５Ｗ及び２００Ｗの高周波電力で１２分間形成することにより得られる。   The first electrode film 14 is formed using a multi-source sputtering apparatus with a Ti target and a Pt target for 12 minutes at 85 W and 200 W high frequency power in 1 Pa argon gas while heating the substrate 11 to 400 ° C. Can be obtained.

尚、上記第１電極膜１４をスパッタ法により形成する際に使用するガスは、上記のようにアルゴンガスのみであってもよく、アルゴンと酸素との混合ガスであってもよい。   The gas used when forming the first electrode film 14 by sputtering may be only argon gas as described above, or may be a mixed gas of argon and oxygen.

上記可変抵抗層１５は、ＰＣＭＯ（ｘ＝０．４）に酸化マンガン（ＭｎＯ２）を２０モル％過剰に加えて調合した焼結ターゲットを用い、基板１１の温度６００℃で、アルゴンと酸素との混合雰囲気中（ガス体積比Ａｒ：Ｏ２＝１９：１）において、真空度０．５Ｐａ、高周波電力４００Ｗの条件で３０分間形成することにより膜厚０．４μｍの可変抵抗層が得られる。 The variable resistance layer 15 is a sintered target prepared by adding 20 mol% of manganese oxide (MnO 2 ) to PCMO (x = 0.4), and at a temperature of the substrate 11 of 600 ° C., argon, oxygen and In a mixed atmosphere (gas volume ratio Ar: O 2 = 19: 1), a variable resistance layer having a film thickness of 0.4 μm is obtained by forming for 30 minutes under conditions of a degree of vacuum of 0.5 Pa and a high frequency power of 400 W.

尚、上記可変抵抗層１５をスパッタ法により形成する際に使用するアルゴンと酸素との混合ガスにおける酸素分圧は、０％を越え３０％以下であることが好ましい。これは、酸素が全く存在しない状態では、配向制御層１５の結晶性が低下する一方、酸素分圧が３０％を越えると、（００１）面（六方晶表記）の配向性が低下するからである。また、真空度は、０．０５Ｐａ以上５Ｐａ以下であることが好ましい。これは、真空度が０．０５Ｐａよりも小さいと、可変抵抗層１５の結晶性がばらつく一方、５Ｐａを越えると、（００１）面（六方晶表記）の配向性が低下するからである。   The oxygen partial pressure in the mixed gas of argon and oxygen used when the variable resistance layer 15 is formed by sputtering is preferably more than 0% and not more than 30%. This is because in the state where no oxygen is present, the crystallinity of the orientation control layer 15 is lowered. On the other hand, when the oxygen partial pressure exceeds 30%, the orientation of the (001) plane (hexagonal notation) is lowered. is there. The degree of vacuum is preferably 0.05 Pa or more and 5 Pa or less. This is because if the degree of vacuum is less than 0.05 Pa, the crystallinity of the variable resistance layer 15 varies, whereas if it exceeds 5 Pa, the orientation of the (001) plane (hexagonal crystal notation) decreases.

また、上記可変抵抗層１５をスパッタ法により形成する際の基板１１の温度は、概ね３３０℃以上８５０℃以下であることが望ましい。これは、基板１１の温度が３３０℃よりも低いと、可変抵抗層１５の結晶性の低下や他の結晶相が混入し、８５０℃よりも高いと、成膜時に膜中に含まれるＣａが蒸発することによる結晶性の低下や、他の結晶相が混入するからである。   Further, it is desirable that the temperature of the substrate 11 when the variable resistance layer 15 is formed by sputtering is approximately 330 ° C. or higher and 850 ° C. or lower. This is because if the temperature of the substrate 11 is lower than 330 ° C., the crystallinity of the variable resistance layer 15 and other crystal phases are mixed, and if it is higher than 850 ° C., the Ca contained in the film during film formation is reduced. This is because the crystallinity is reduced by evaporation and other crystal phases are mixed.

より好ましいのは、上記酸素分圧を０．５％以上１０％以下とし、かつ真空度を０．１Ｐａ以上２Ｐａ以下とするとともに、基板１１の温度を５００℃以上７５０℃以下にすることである。   More preferably, the oxygen partial pressure is 0.5% to 10%, the degree of vacuum is 0.1 Pa to 2 Pa, and the temperature of the substrate 11 is 500 ° C. to 750 ° C. .

上記のように可変抵抗層１５を形成すれば、この可変抵抗層１５は、上記のとおり（００１）面（六方晶表記）に優先配向し、その（００１）面配向率は５０％以上となる（尚、（００１）面配向率が５０％であっても、（００１）面以外の配向率が（００１）面配向率よりも極めて小さければ、（００１）面に優先配向していると言える）。   When the variable resistance layer 15 is formed as described above, the variable resistance layer 15 is preferentially oriented in the (001) plane (hexagonal crystal notation) as described above, and the (001) plane orientation ratio is 50% or more. (In addition, even if the (001) plane orientation rate is 50%, if the orientation rate other than the (001) plane is extremely smaller than the (001) plane orientation rate, it can be said that the (001) plane is preferentially oriented. ).

ここで（００１）ピークの配向率α（％）は、下記の（式１）で定義する。ピーク強度はX線回折装置により測定した。   Here, the orientation ratio α (%) of the (001) peak is defined by the following (Formula 1). The peak intensity was measured with an X-ray diffractometer.

α（％）＝Σ（００ｎ）ピークの強度／Σ｛観測されたピーク強度｝ （式１）
（ｎ・・・整数）
次に、具体的に実施した実施例について説明する。尚、以下の各実施例１〜５においては、基板上に、密着層、第１電極膜、可変抵抗層及び第２電極膜を順に形成した構成は、上記実施形態と同じである。 α (%) = Σ (00n) peak intensity / Σ {observed peak intensity} (Equation 1)
(N ... integer)
Next, specific examples will be described. In each of the following Examples 1 to 5, the configuration in which the adhesion layer, the first electrode film, the variable resistance layer, and the second electrode film are sequentially formed on the substrate is the same as that of the above embodiment.

（実施例１）
この実施例１のものは、各膜の材料、膜厚、製造方法等が上記実施形態１で説明したものと同じものとした。 Example 1
In Example 1, the material, film thickness, manufacturing method, and the like of each film were the same as those described in the first embodiment.

まず、可変抵抗層を形成する前の第１電極膜の結晶配向性を調べた。すなわち、Ｘ線回折法により解析を行った結果、Ｐｔ膜は（１１１）面配向を示し、その配向率はほぼ１００％であった。   First, the crystal orientation of the first electrode film before forming the variable resistance layer was examined. That is, as a result of analysis by the X-ray diffraction method, the Pt film showed (111) plane orientation, and the orientation rate was almost 100%.

続いて、第２電極膜を形成する前の可変抵抗層の結晶配向性や膜組成を調べた。   Subsequently, the crystal orientation and film composition of the variable resistance layer before forming the second electrode film were examined.

ｉｎ−ｐｌａｎｅでのＸ線回折法による解析から、可変抵抗層は六方晶表記で（００１）面に優先配向した菱面体晶系ペロブスカイト型結晶構造であった。（００１）面配向率はα＝９６％であった。   According to the in-plane X-ray diffraction analysis, the variable resistance layer had a rhombohedral perovskite crystal structure preferentially oriented in the (001) plane in hexagonal notation. The (001) plane orientation ratio was α = 96%.

ところで、焼結体ＰＣＭＯの構造解析については、中性子回折法による分析が報告されている（ジャーナル・オブ・マグネティズム・アンド・マグネティック・マテリアルズ ５３巻 １５３−１６６項 （１９８５））。この参考文献によれば、ＰＣＭＯの結晶構造は、斜方晶あるいは正方晶をとる。しかし本発明の可変抵抗層は菱面体晶である。これは成膜基板からの熱応力が原因で焼結体と異なる結晶構造をとると考えられる。斜方晶および正方晶と比較して、菱面体晶は結晶構造のひずみが小さい。したがって、ペロブスカイト構造に特徴的なＢサイト原子と酸素が構成するＢＯ６の８面体構造が、本実施例では比較的曲がらずにつながっており、Ｂ−Ｏ−Ｂのボンド角が１８０°に近い。菱面体晶では、Ｂサイト原子の３ｄ電子と酸素の２ｐ電子の混成がより大きくなり電子の伝達が大きくなる。以上の結果、金属−絶縁体相転移が生じやすくなると考えられ、抵抗変化が比較的容易に発生すると推測される。さらに、抵抗変化のばらつきが小さく再現性に優れる特徴がある。 By the way, as for the structural analysis of the sintered body PCMO, analysis by neutron diffraction method has been reported (Journal of Magnetics and Magnetic Materials, Vol. 53, paragraphs 153-166 (1985)). According to this reference, the crystal structure of PCMO is orthorhombic or tetragonal. However, the variable resistance layer of the present invention is rhombohedral. This is considered to have a crystal structure different from that of the sintered body due to thermal stress from the film formation substrate. Compared to orthorhombic crystals and tetragonal crystals, rhombohedral crystals have less crystal structure distortion. Therefore, the octahedral structure of BO 6 composed of the B site atom and oxygen, which is characteristic of the perovskite structure, is connected without being bent in this embodiment, and the bond angle of B—O—B is close to 180 °. . In the rhombohedral crystal, the hybrid of 3d electrons of B site atoms and 2p electrons of oxygen becomes larger, and the transmission of electrons increases. As a result, it is considered that the metal-insulator phase transition is likely to occur, and it is assumed that the resistance change occurs relatively easily. Further, there is a feature that resistance variation is small and reproducibility is excellent.

格子定数は六方晶表記で５．４４×１３．１７Åである。第１電極膜を構成するＰｔは面心立方格子であり、その格子定数は３．９２３１Åである。従って、Ｐｔ（１１１）面の原子間距離は、Ｐｔ格子定数の√２倍の５．５４８Åである。この値は、ＰＣＭＯのａ軸格子定数測定値と比較的よく一致している。ＰＣＭＯ膜と第１電極膜の格子のミスフィット（Ｍ％）を（式２）のように定義すると、Ｐｔの場合のミスフィット：Ｍ（％）は２．０％である。以上の結果、ＰＣＭＯ薄膜は基板面に対して優先的に（００１）配向すると考えられる。   The lattice constant is 5.44 × 13.17Å in hexagonal notation. Pt constituting the first electrode film is a face-centered cubic lattice, and its lattice constant is 3.9231 Å. Therefore, the interatomic distance on the Pt (111) plane is 5.548 mm, which is √2 times the Pt lattice constant. This value is in good agreement with the PCMO a-axis lattice constant measurement. When the misfit (M%) of the lattice of the PCMO film and the first electrode film is defined as (Equation 2), the misfit in the case of Pt: M (%) is 2.0%. As a result, it is considered that the PCMO thin film is preferentially (001) oriented with respect to the substrate surface.

Ｍ（％）＝｛（１１１）面間原子距離−ＰＣＭＯ格子定数｝／（ＰＣＭＯ格子定数） （式２）
（表１）にＩｒ，Ｒｈ，Ｐｄの格子定数、（１１１）面の原子間距離および格子のミスフィットを示す。格子のミスフィットは３．４％以下と小さくＰｔ電極膜の場合と同様にして、ＰＣＭＯ薄膜を基板面に対して優先的に（００１）配向させると考えられる。 M (%) = {(111) interplanar atomic distance−PCMO lattice constant} / (PCMO lattice constant) (Formula 2)
Table 1 shows the lattice constants of Ir, Rh, and Pd, the interatomic distance of the (111) plane, and the lattice misfit. The lattice misfit is as small as 3.4% or less, and it is considered that the PCMO thin film is preferentially (001) oriented with respect to the substrate surface in the same manner as in the case of the Pt electrode film.

Figure 2006196566
Figure 2006196566

次に、菱面体晶の（００１）面（六方晶表示）と各結晶面のなす角度Ψの実測値Ψobsと計算値Ψcalcを（表２）に示す。ΨobsとΨcalcとはよく一致しており、可変抵抗層が菱面体晶（００１）面（六方晶表記）配向であることを示唆している。   Next, the measured value Ψobs and the calculated value Ψcalc of the angle Ψ formed by the rhombohedral (001) plane (hexagonal crystal display) and each crystal plane are shown in Table 2. Ψobs and Ψcalc are in good agreement, suggesting that the variable resistance layer has rhombohedral (001) plane (hexagonal crystal) orientation.

Figure 2006196566
Figure 2006196566

また、可変抵抗層の組成は、Ｘ線マイクロアナライザーによる組成分析を行った結果、Ｐｒ／Ｃａ／Ｍｎ比は３０／２１／４９であった。一方、ＰＣＭＯ（ｘ＝０．４）の化学量論組成の焼結体ターゲットを用いた場合には、Ｐｒ／Ｃａ／Ｍｎ比は３３／２３／４４でありマンガンの不足が確認された。   The composition of the variable resistance layer was analyzed by X-ray microanalyzer. As a result, the Pr / Ca / Mn ratio was 30/21/49. On the other hand, when a sintered body target having a stoichiometric composition of PCMO (x = 0.4) was used, the Pr / Ca / Mn ratio was 33/23/44, confirming the lack of manganese.

続いて、上記可変抵抗薄膜素子の第２電極膜を、Φ１０μｍで０．２μｍ厚のＰｔ膜としてスパッタ法により形成した。それぞれの第２電極膜と第１電極膜との間に電気パルスを印加して抵抗変化特性を測定した。測定に印加した電気パルスの電圧幅は±５Ｖ、パルス幅は１０ｎｓである。なお、電圧の極性は、第２の電極側に＋を第１の電極側に−を印加した場合を＋とした。抵抗値の変化は、上記電気パルスを可変抵抗薄膜素子に印加後、抵抗値が変化しない範囲のＤＣにより測定を行った。具体的には、０．３μＡの定電流を印加するか、あるいは０．２Ｖの定電圧を印加して抵抗値を測定した。初期抵抗値は１．８ＭΩであった。しかし、電圧値が＋５Ｖ、パルス幅１０ｎｓの電気パルスを可変抵抗薄膜素子に印加することにより、抵抗値は２．３ｋΩまで抵抗値が低下した。そして、電圧値が−５Ｖ、パルス幅１０ｎｓの電気パルスを可変抵抗薄膜素子に印加することにより、抵抗値は２．３ｋΩから再び１．８ＭΩに増加した。最大抵抗値は最小抵抗値の７８２倍である。この電気パルスを継続的に印加すると、高抵抗状態と低抵抗状態を繰り返した。その測定結果の一部として、電気パルス印加回数が０から１００回までの結果を図２に示す。   Subsequently, the second electrode film of the variable resistance thin film element was formed by sputtering as a Pt film having a thickness of 10 μm and a thickness of 0.2 μm. Resistance change characteristics were measured by applying an electric pulse between each of the second electrode film and the first electrode film. The voltage width of the electric pulse applied to the measurement is ± 5 V, and the pulse width is 10 ns. Note that the polarity of the voltage is + when + is applied to the second electrode side and − is applied to the first electrode side. The change in resistance value was measured by DC in a range where the resistance value did not change after the electric pulse was applied to the variable resistance thin film element. Specifically, the resistance value was measured by applying a constant current of 0.3 μA or applying a constant voltage of 0.2V. The initial resistance value was 1.8 MΩ. However, when an electric pulse having a voltage value of +5 V and a pulse width of 10 ns was applied to the variable resistance thin film element, the resistance value decreased to 2.3 kΩ. Then, by applying an electric pulse having a voltage value of −5 V and a pulse width of 10 ns to the variable resistance thin film element, the resistance value was increased again from 2.3 kΩ to 1.8 MΩ. The maximum resistance value is 782 times the minimum resistance value. When this electric pulse was continuously applied, a high resistance state and a low resistance state were repeated. As a part of the measurement results, the results when the number of applied electrical pulses is from 0 to 100 are shown in FIG.

非特許文献１において、ＰＣＭＯ（Ｘ＝０．３）の抵抗変化特性が図１に示されている。膜厚６００ｎｍのＰＣＭＯ（Ｘ＝０．３）に±１８Ｖ、１００ｎｓ幅のパルスを印加することにより、抵抗値が２００Ωから３４００Ωの範囲で変化している。最大抵抗値は最小抵抗値の約１７倍の値である。本発明のように、抵抗変化材料の配向性を制御することにより、抵抗値の変化率（最大抵抗値と最小抵抗値の比）を大幅に拡大することが可能である。さらに、本発明の可変抵抗薄膜素子は、非特許文献と比較して低い電界強度で、より速く（短いパルス幅）抵抗値を制御することが可能である。特許文献２においても、図４に抵抗変化特性の図が示されている。特許文献２においても、最大抵抗値は最小抵抗値の２．４倍程度しか変化していない。これは、本願の実施例の１／１００以下である。さらに、７５０ｎｍの膜厚のＰＣＭＯ薄膜（Ｘ＝０．３）に必要な印加電圧が±５１Ｖと非常に高電圧が必要である。また、±５１Ｖの高電圧を必要としながら、最小抵抗値から最大抵抗値に変化させるために、８回もパルスを印加する必要であり、抵抗変化状態の制御を高速で行うことに課題が見られる。   In Non-Patent Document 1, the resistance change characteristic of PCMO (X = 0.3) is shown in FIG. By applying a pulse of ± 18 V and a width of 100 ns to PCMO (X = 0.3) having a thickness of 600 nm, the resistance value changes in the range of 200Ω to 3400Ω. The maximum resistance value is about 17 times the minimum resistance value. As in the present invention, by controlling the orientation of the variable resistance material, it is possible to greatly increase the rate of change in resistance value (ratio between the maximum resistance value and the minimum resistance value). Furthermore, the variable resistance thin film element of the present invention can control the resistance value faster (short pulse width) at a lower electric field strength than that of non-patent literature. Also in Patent Document 2, FIG. 4 shows a diagram of resistance change characteristics. Also in Patent Document 2, the maximum resistance value changes only about 2.4 times the minimum resistance value. This is 1/100 or less of the embodiment of the present application. Furthermore, the applied voltage required for the PCMO thin film (X = 0.3) having a thickness of 750 nm requires a very high voltage of ± 51 V. In addition, in order to change the minimum resistance value to the maximum resistance value while requiring a high voltage of ± 51 V, it is necessary to apply a pulse as many as 8 times, and there is a problem in controlling the resistance change state at high speed. It is done.

最終的に本実施例では電気パルスを１００００００回印加したが、高抵抗状態と低抵抗状態を規則的に繰り返した。抵抗値のばらつきはσ＝５．０％であり、抵抗変化特性は極めて良好であった。   Finally, in this example, the electric pulse was applied 1000000 times, but the high resistance state and the low resistance state were regularly repeated. The variation in resistance value was σ = 5.0%, and the resistance change characteristic was very good.

一方、同一組成で焼結体ＰＣＭＯ（ｘ＝０．４）の結晶構造は斜方晶である。この焼結体ＰＣＭＯの抵抗変化は菱面体晶ＰＣＭＯと比較して７５％程度であった。また、抵抗値のばらつきはσ＝１０．８％であった。従って、可変抵抗層の結晶構造が菱面体晶であることは、特性バラツキの観点から有効である。   On the other hand, the crystal structure of the sintered body PCMO (x = 0.4) having the same composition is orthorhombic. The resistance change of the sintered body PCMO was about 75% as compared with the rhombohedral PCMO. The variation in resistance value was σ = 10.8%. Therefore, the fact that the crystal structure of the variable resistance layer is rhombohedral is effective from the viewpoint of variation in characteristics.

さらに、非特許文献１の図２に、印加したパルス数と最大抵抗値と最小抵抗値の比の関係が示されている。この結果によれば、パルス印加回数５０００回程度までで、最大抵抗値と最小抵抗値の比は初期の４５％程度まで減少を続けている。以上のように、特性の信頼性の観点からも本願の発明が有効である。   Further, FIG. 2 of Non-Patent Document 1 shows the relationship between the number of applied pulses, the ratio of the maximum resistance value, and the minimum resistance value. According to this result, the ratio of the maximum resistance value to the minimum resistance value continues to decrease to about 45% of the initial value up to about 5000 pulse applications. As described above, the invention of the present application is also effective from the viewpoint of reliability of characteristics.

（実施例２）
本実施例では、実施例１と同様の材料および工程により可変抵抗薄膜素子を作製した。相違点は、可変抵抗層１５の（００１）配向率：α（％）が異なる複数の素子を用意して、配向率αと抵抗変化特性の関係を調べた。配向率αは、成膜時の真空度およびガス組成により制御可能であった。真空度が低いほど、あるいはガス組成で酸素含有比率が高いほど配向率αは低下した。図３に配向率αと高抵抗状態での薄膜可変抵抗素子の抵抗値：Ｒhighおよび高抵抗状態での薄膜可変抵抗素子の抵抗値：Ｒlowの関係を示す。 (Example 2)
In this example, a variable resistance thin film element was manufactured by the same material and process as in Example 1. The difference is that a plurality of elements having different (001) orientation ratio: α (%) of the variable resistance layer 15 were prepared, and the relationship between the orientation ratio α and the resistance change characteristic was examined. The orientation rate α could be controlled by the degree of vacuum and the gas composition during film formation. The lower the degree of vacuum or the higher the oxygen content ratio in the gas composition, the lower the orientation ratio α. FIG. 3 shows the relationship between the orientation ratio α and the resistance value of the thin film variable resistance element in the high resistance state: R high and the resistance value of the thin film variable resistance element in the high resistance state: R low .

（００１）面の配向率が５０％以上の場合には、Ｒhigh／Ｒlowの値は１００を超えており、抵抗値の変化を非常に検知しやすい。しかし、配向率αが３０％以下になると抵抗変化は１桁程度に減少した。このために、スイッチング素子とした場合に、特性ばらつきを考慮した十分なマージンをとることが困難となる。 When the orientation ratio of the (001) plane is 50% or more, the value of R high / R low exceeds 100, and it is very easy to detect a change in resistance value. However, when the orientation ratio α was 30% or less, the resistance change decreased to about one digit. For this reason, when a switching element is used, it is difficult to obtain a sufficient margin in consideration of characteristic variations.

六方晶表記で（００１）面に優先配向している可変抵抗層は、抵抗変化が大きかった。これは、ｃ軸方向では、Ｂサイト原子の３ｄ電子と酸素の２ｐ電子の混成が他軸と比較するとやや生じにくいために高抵抗状態の値が高くなる。従って、一度３ｄ電子と２ｐ電子の伝達が起きると抵抗値変化量（Ｒhigh／Ｒlow）の値が大きくなるためと推測される。従って、可変抵抗材料の配向方向を制御することが特性向上の観点から非常に有効である。 The variable resistance layer preferentially oriented in the (001) plane in the hexagonal notation has a large resistance change. This is because, in the c-axis direction, the 3d electrons of the B site atoms and the 2p electrons of oxygen are somewhat less likely to be produced than the other axes, and thus the value of the high resistance state is high. Therefore, it is presumed that the resistance value change amount (R high / R low ) increases once 3d electrons and 2p electrons are transmitted. Therefore, controlling the orientation direction of the variable resistance material is very effective from the viewpoint of improving the characteristics.

（実施例３）
本実施例では、実施例１と同様の材料および工程により可変抵抗薄膜素子を作製した。相違点は、それぞれの第２電極膜と第１電極膜との間に印加する電気パルスの電圧幅および印加回数である。測定に印加した電気パルスの電圧幅は±４Ｖ、パルス幅は１０ｎｓである。 (Example 3)
In this example, a variable resistance thin film element was manufactured by the same material and process as in Example 1. The difference is the voltage width and the number of application times of the electric pulse applied between each second electrode film and the first electrode film. The voltage width of the electric pulse applied to the measurement is ± 4 V, and the pulse width is 10 ns.

初期抵抗値は０．９５ＭΩであった。しかし、電圧値が＋４Ｖ、パルス幅１０ｎｓの電気パルスを可変抵抗薄膜素子に印加すると、パルスの印加回数とともに抵抗値は減少した。前記の電気パルスを連続８回して印加することにより、可変抵抗薄膜素子の抵抗値は２．４ｋΩまで抵抗値が低下した。この値まで抵抗値が低下した後は、電圧値が＋４Ｖ、パルス幅１０ｎｓの電気パルスを印加しても抵抗値は低下しなかった。続いて、電圧値が−４Ｖ、パルス幅１０ｎｓの電気パルスを可変抵抗薄膜素子に印加すると、パルスの印加回数とともに抵抗値は増加した。前記の電気パルスを連続８回して印加することにより、可変抵抗薄膜素子の抵抗値は２．４ｋΩから０．９５ＭΩまで抵抗値が増加した。電圧値が＋４Ｖでパルス幅１０ｎｓの電気パルスを連続８回と、電圧値が−４Ｖでパルス幅１０ｎｓの電気パルスを連続８回組み合わせたパルスを連続して印加した。その測定結果の一部として、パルス印加回数と抵抗値の関係を図４に示す。   The initial resistance value was 0.95 MΩ. However, when an electric pulse having a voltage value of +4 V and a pulse width of 10 ns was applied to the variable resistance thin film element, the resistance value decreased with the number of pulse applications. By applying the electric pulse eight times in succession, the resistance value of the variable resistance thin film element decreased to 2.4 kΩ. After the resistance value decreased to this value, the resistance value did not decrease even when an electric pulse having a voltage value of +4 V and a pulse width of 10 ns was applied. Subsequently, when an electric pulse having a voltage value of −4 V and a pulse width of 10 ns was applied to the variable resistance thin film element, the resistance value increased with the number of pulse applications. By applying the electric pulse eight times in succession, the resistance value of the variable resistance thin film element increased from 2.4 kΩ to 0.95 MΩ. A pulse in which an electric pulse having a voltage value of + 4V and a pulse width of 10 ns was continuously applied 8 times and a pulse in which an electric pulse having a voltage value of −4V and a pulse width of 10 ns was continuously applied 8 times was continuously applied. As a part of the measurement results, the relationship between the number of pulse applications and the resistance value is shown in FIG.

パルスの印加回数とともに抵抗値が規則的に変化しており、各抵抗値における出力電圧の値を記憶の一状態とすることにより、多値の記憶が可能である。   The resistance value regularly changes with the number of times of application of the pulse. By setting the output voltage value at each resistance value to one state of storage, multi-value storage is possible.

最終的に電気パルスを１００００回印加したが、抵抗値は規則に増加／減少した。抵抗値のばらつきはσ＝４．７％であり、抵抗変化特性および再現性は極めて良好であった。   Finally, 10,000 electric pulses were applied, but the resistance value increased / decreased regularly. The variation in resistance value was σ = 4.7%, and the resistance change characteristics and reproducibility were extremely good.

（実施例４）
本実施例では、実施例１と同様の材料および工程により可変抵抗薄膜素子を作製した。相違点は、それぞれの第２電極膜と第１電極膜との間に印加する電気パルスのパルス幅を変化させる点である。測定に印加した電気パルスは、電圧幅５Ｖパルス幅１０ｎｓのパルスと電圧幅２．５Ｖパルス幅１０μｓのパルスの組み合わせである。 Example 4
In this example, a variable resistance thin film element was manufactured by the same material and process as in Example 1. The difference is that the pulse width of the electric pulse applied between each second electrode film and the first electrode film is changed. The electric pulse applied to the measurement is a combination of a pulse having a voltage width of 5 V and a pulse width of 10 ns and a pulse having a voltage width of 2.5 V and a pulse width of 10 μs.

可変抵抗薄膜素子の初期抵抗値は１．５ＭΩであった。しかし、電圧値が＋２．５Ｖ、パルス幅１０μｓの電気パルスを可変抵抗薄膜素子に1回印加すると、抵抗値は２．４ｋΩに低下した。この値まで抵抗値が低下した後は、電圧値が＋２．５Ｖ、パルス幅１０μｓの電気パルスを印加しても抵抗値は低下しなかった。続いて、電圧値が＋５Ｖ、パルス幅１０ｎｓの電気パルスを可変抵抗薄膜素子に印加すると、可変抵抗薄膜素子の抵抗値は２．４ｋΩから１．５ＭΩまで抵抗値が増加した。その後、電圧値が＋２．５Ｖでパルス幅１０μｓの電気パルスと、電圧値が＋５Ｖでパルス幅１０ｎｓの電気パルスを交互に連続して印加した。その測定結果の一部として、パルス印加回数と抵抗値の関係を図５に示す。   The initial resistance value of the variable resistance thin film element was 1.5 MΩ. However, when an electric pulse having a voltage value of +2.5 V and a pulse width of 10 μs was applied to the variable resistance thin film element once, the resistance value decreased to 2.4 kΩ. After the resistance value decreased to this value, the resistance value did not decrease even when an electric pulse having a voltage value of +2.5 V and a pulse width of 10 μs was applied. Subsequently, when an electric pulse having a voltage value of +5 V and a pulse width of 10 ns was applied to the variable resistance thin film element, the resistance value of the variable resistance thin film element increased from 2.4 kΩ to 1.5 MΩ. Thereafter, an electric pulse having a voltage value of +2.5 V and a pulse width of 10 μs and an electric pulse having a voltage value of +5 V and a pulse width of 10 ns were alternately and continuously applied. FIG. 5 shows the relationship between the number of pulse applications and the resistance value as a part of the measurement result.

最終的に電気パルスを１０００００回印加したが、高抵抗状態と低抵抗状態を規則的に繰り返した。抵抗値のばらつきはσ＝４．８％であり、抵抗変化特性および再現性は極めて良好であった。   Finally, an electric pulse was applied 100,000 times, and the high resistance state and the low resistance state were regularly repeated. The variation in resistance value was σ = 4.8%, and the resistance change characteristics and reproducibility were extremely good.

（実施例５）
本実施例では、基板を０．２５ｍｍ厚のφ６インチステンレス鋼（ＳＵＳ３０４）とし、密着層には膜厚０．０１μｍのタンタル（Ｔａ）膜を、第１電極膜には膜厚が０．２５μｍであるＩｒ膜を、可変抵抗層には膜厚が０．１２μｍであるＰＣＭＯ（Ｘ＝０．２５）膜を、第２電極膜には、膜厚が０．１μｍのＰｔ膜をそれぞれ用いた。 (Example 5)
In this example, the substrate is 0.25 mm-thick φ6 inch stainless steel (SUS304), the adhesion layer is a tantalum (Ta) film having a thickness of 0.01 μm, and the first electrode film is having a thickness of 0.25 μm. As the Ir film, a PCMO (X = 0.25) film having a thickness of 0.12 μm was used as the variable resistance layer, and a Pt film having a thickness of 0.1 μm was used as the second electrode film. .

上記密着層は、Ｔａターゲットを用いて、基板を５００℃に加熱しながら１００Ｗの高周波電力を印加し、１Ｐａのアルゴンガス中で、１分間形成することにより得た。   The adhesion layer was obtained by applying a 100 W high-frequency power while heating the substrate to 500 ° C. using a Ta target and forming it in 1 Pa of argon gas for 1 minute.

上記第１電極膜は、スパッタ装置を使用して、Ｉｒターゲットを用い、基板を４００℃に加熱しながら１Ｐａのアルゴンと酸素との混合雰囲気中（ガス体積比Ａｒ：Ｏ２＝１５：１）において２００Ｗの高周波電力で１５分間形成することにより得た。 The first electrode film is a sputtering apparatus, using an Ir target, and in a mixed atmosphere of argon and oxygen of 1 Pa while heating the substrate to 400 ° C. (gas volume ratio Ar: O 2 = 15: 1) And formed at a high frequency power of 200 W for 15 minutes.

上記可変抵抗層１５は、ＰＣＭＯ（ｘ＝０．２５）に酸化マンガンを２４モル％過剰に加えて調合した焼結ターゲットを用い、基板１１の温度６２０℃で、アルゴンと酸素との混合雰囲気中（ガス体積比Ａｒ：Ｏ２＝１９：１）において、真空度０．５Ｐａ、高周波電力４００Ｗの条件で１０分間形成することにより膜厚０．１２μｍの可変抵抗層が得られる。（００１）面配向率は９３％以上であり、Ｒhigh／Ｒlowの値は２００以上で良好である。 The variable resistance layer 15 is a sintered target prepared by adding 24 mol% of manganese oxide to PCMO (x = 0.25) and using a sintered target at a temperature of 620 ° C. in a mixed atmosphere of argon and oxygen. A variable resistance layer having a film thickness of 0.12 μm is obtained by forming for 10 minutes under the conditions of a gas volume ratio Ar: O 2 = 19: 1 and a degree of vacuum of 0.5 Pa and a high frequency power of 400 W. The (001) plane orientation ratio is 93% or higher, and the value of R high / R low is 200 or higher.

最終的に電気パルスを１００００００回印加したが、高抵抗状態と低抵抗状態を規則的に繰り返した。抵抗値のばらつきはσ＝４．８％であり、抵抗変化特性は極めて良好であった。   Finally, an electric pulse was applied 1000000 times, and the high resistance state and the low resistance state were regularly repeated. The variation in resistance value was σ = 4.8%, and the resistance change characteristic was very good.

可変抵抗層の作製に使用した焼結体ターゲット：｛Ｐｒ０．７５Ｃａｘ０．２５ＭｎＯ３＋ＺＭｎＯ２｝に添加した酸化マンガンの比率Ｚと抵抗変化特性：Ｒhigh／Ｒlowの値の関係を図６に示す。酸化マンガンを全く添加しない場合、Ｒhigh／Ｒlowの値は、２５であった。しかし、Ｚ＝０．０１で１００以上に急激に増加した。これは、可変抵抗層のＭｎ不足による欠陥が減少したためと考えられる。そして、Ｚの値が０．０５以上０．２７の範囲でＲhigh／Ｒlowの値は２００以上の高い値が測定された。さらに、Ｚが０．３０以上の場合には１００以下の値に減少した。 Ratio of manganese oxide added to sintered body target: {Pr 0.75 Ca x 0.25 MnO 3 + ZMnO 2 } and resistance change characteristic: R high / R low As shown in FIG. When no manganese oxide was added, the value of R high / R low was 25. However, it increased rapidly to 100 or more at Z = 0.01. This is presumably because defects due to Mn deficiency in the variable resistance layer were reduced. A high value of 200 or more was measured as the value of R high / R low in the range of Z value of 0.05 or more and 0.27. Furthermore, when Z was 0.30 or more, it decreased to a value of 100 or less.

以上の結果から、過剰に添加したＭｎ元素の割合は、０．０１以上０．３０以下、より好ましくは０．０５以上０．２７以下である。   From the above results, the proportion of the excessively added Mn element is 0.01 or more and 0.30 or less, more preferably 0.05 or more and 0.27 or less.

（実施例６）
本実施例では、基板を０．６３ｍｍ厚のφ６インチ（１００）Ｓｉウエハとし、密着層には膜厚０．０１μｍのタンタル（Ｔａ）膜を、第１電極膜には膜厚が０．２５μｍであるＰｔ膜を、可変抵抗層には膜厚が０．１２μｍであるＰＣＭＯ膜を、第２電極膜には、膜厚が０．１μｍのＰｔ膜をそれぞれ用いた。 (Example 6)
In this example, the substrate is a 0.63 mm thick φ6 inch (100) Si wafer, the adhesion layer is a 0.01 μm thick tantalum (Ta) film, and the first electrode film is 0.25 μm thick. A Pt film having a thickness of 0.12 μm was used as the variable resistance layer, and a Pt film having a thickness of 0.1 μm was used as the second electrode film.

成膜条件等は、実施例５と同様である。実施例６では、ＰＣＭＯ中のＣａの比率を変化させて可変抵抗層を形成し、組成と抵抗変化特性の関係を検討した。可変抵抗層：ＰＣＭＯ膜中のＣａの比率Ｘと抵抗変化特性：Ｒhigh／Ｒlow値の関係を図７に示す。 The film forming conditions are the same as in Example 5. In Example 6, the variable resistance layer was formed by changing the ratio of Ca in PCMO, and the relationship between the composition and resistance change characteristics was examined. FIG. 7 shows the relationship between the variable resistance layer: Ca ratio X in the PCMO film and the resistance change characteristic: R high / R low value.

Ｃａが全く含まれていないＸ＝０の試料では、Ｒhigh／Ｒlowの値は、２５であった。しかし、Ｘ＝０．１で１５０以上に急激に増加した。これは、Ａサイト中へのＣａ比率の増加とともに、Ｍｎ４＋イオンが増加することが一因と考えられる。Ｘの値が０．１５以上０．５５の範囲でＲhigh／Ｒlowの値は２００以上の高い値が測定された。さらに、Ｘ＝０．６０以上の場合には１５０以下の値に減少した。 In the sample of X = 0 containing no Ca, the value of R high / R low was 25. However, it increased rapidly to 150 or more at X = 0.1. This is thought to be due to an increase in Mn 4+ ions with an increase in the Ca ratio in the A site. When the value of X is in the range of 0.15 or more and 0.55, the value of R high / R low is 200 or more. Furthermore, when X = 0.60 or more, the value decreased to 150 or less.

以上の結果から、Ｃａ元素の割合は、０．１０以上０．６０以下、より好ましくは０．１５以上０．５５以下である。   From the above results, the ratio of Ca element is 0.10 or more and 0.60 or less, more preferably 0.15 or more and 0.55 or less.

（実施例７）
この実施例７では、基板を、０．５ｍｍ厚のバリウム硼珪酸ガラス（１００ｍｍ角サイズ）とし、密着層には、膜厚０．００５μｍのニッケル（Ｎｉ）膜を、第１電極膜には、膜厚が０．１５μｍであるイリジウム（Ｉｒ）膜を用いた。可変抵抗層には、膜厚が０．３５μｍであるＰＣＭＯ以外のペロブスカイト酸化物を形成した。（表３）に本実施例で作製したペロブスカイト材料の配向率および、実施例１で示したパルスの組み合わせを印加した場合のＲhigh／Ｒlowを示す。 (Example 7)
In this Example 7, the substrate is made of 0.5 mm-thick barium borosilicate glass (100 mm square size), the adhesion layer is a 0.005 μm thick nickel (Ni) film, and the first electrode film is An iridium (Ir) film having a thickness of 0.15 μm was used. In the variable resistance layer, a perovskite oxide other than PCMO having a thickness of 0.35 μm was formed. Table 3 shows the orientation rate of the perovskite material produced in this example and R high / R low when the combination of pulses shown in Example 1 is applied.

Figure 2006196566
Figure 2006196566

成膜条件は、いずれの材料の可変抵抗層の場合においても、基板加熱温度：７００℃、真空度：０．５Ｐａ、ｒｆパワー４００Ｗであった。また、いずれの場合も、ターゲットには、化学量論量に対して１５モル％過剰のマンガン酸化物を添加した。これにより、形成した可変抵抗層の組成ズレを防止できた。   The film formation conditions were substrate heating temperature: 700 ° C., vacuum degree: 0.5 Pa, and rf power of 400 W in the case of the variable resistance layer of any material. In any case, an excess of 15 mol% manganese oxide relative to the stoichiometric amount was added to the target. Thereby, composition deviation of the formed variable resistance layer could be prevented.

実施例１と同様に電気パルスを１００００００回印加したが、高抵抗状態と低抵抗状態を規則的に繰り返した。La0.7Ca0.3MnO3,Gd0.65Car0.35MnO3, Sm0.67Ca0.33MnO3,Nd0.75Ca0.25MnO3、の抵抗値のばらつきはそれぞれσ＝４．７、５．１、４．８、４．９％であり、抵抗変化特性は極めて良好であった。 Although the electric pulse was applied 1000000 times similarly to Example 1, the high resistance state and the low resistance state were regularly repeated. Variations in resistance values of La 0.7 Ca 0.3 MnO 3 , Gd 0.65 Car 0.35 MnO 3 , Sm 0.67 Ca 0.33 MnO 3 , Nd 0.75 Ca 0.25 MnO 3 are σ = 4.7, 5.1, 4.8, 4 respectively. The resistance change characteristic was extremely good.

なお、上記実施例１から７で説明した可変抵抗薄膜素子は、可変抵抗層の厚さを３〜５μｍにすることにより１００Ｖ以上の耐電圧特性を確保できる。従って、実装可能な部品の形態にすることにより、電子装置に設けられた各種電気回路に可変抵抗部品として搭載できる。これを利用して、モーターの回転速度制御のためのスイッチング回路に適用することが一例として考えられる。   Note that the variable resistance thin film element described in Examples 1 to 7 can ensure a withstand voltage characteristic of 100 V or more by setting the thickness of the variable resistance layer to 3 to 5 μm. Therefore, by adopting the form of a mountable component, it can be mounted as a variable resistance component in various electric circuits provided in the electronic device. It can be considered as an example to apply this to a switching circuit for controlling the rotational speed of a motor.

（実施形態２）
図８は、本発明の実施形態に係る不揮発性記憶素子の構成の断面図である。この記憶素子Ａでは、半導体基板２０１上にドレイン２０２ａおよびソース２０２ｂを形成したゲート酸化膜２０３を介してゲート２０４を形成することによってトランジスタＴ１が形成され、そのトランジスタＴ１を保護絶縁膜２０５で覆い、その保護絶縁膜２０５上に密着層２０７を介して第１電極膜２０８を形成し、その第１電極膜２０８上にスパッタリング法によって可変抵抗層２０９を形成し、第１電極膜２０８とソース２０２ｂがコンタクトプラグ２０６によって接続され、可変抵抗層２０９上に第２電極膜２１０が形成されて一つの記憶素子を構成する構造となっている。第１電極膜２０８と第２電極膜２１０との間に所定のパルス電圧が印加されると、可変抵抗層２０９のうち第２電極膜２１０の直下に存在する領域（可変抵抗部２１１）の抵抗値が増加／減少する。この記憶素子Ａは、可変抵抗部２１１を１つのメモリセルＭ１として利用し、可変抵抗部２１１の抵抗変化を用いて１ビットあるいは多ビットの情報を記憶する。 (Embodiment 2)
FIG. 8 is a cross-sectional view of the configuration of the nonvolatile memory element according to the embodiment of the present invention. In this memory element A, a transistor T1 is formed by forming a gate 204 through a gate oxide film 203 in which a drain 202a and a source 202b are formed on a semiconductor substrate 201, and the transistor T1 is covered with a protective insulating film 205. A first electrode film 208 is formed over the protective insulating film 205 via an adhesion layer 207, a variable resistance layer 209 is formed on the first electrode film 208 by sputtering, and the first electrode film 208 and the source 202b are formed. The second electrode film 210 is formed on the variable resistance layer 209 and is connected by the contact plug 206 to form one memory element. When a predetermined pulse voltage is applied between the first electrode film 208 and the second electrode film 210, the resistance of the region (variable resistance portion 211) in the variable resistance layer 209 that exists immediately below the second electrode film 210. The value increases / decreases. The storage element A uses the variable resistance unit 211 as one memory cell M1, and stores 1-bit or multi-bit information using the resistance change of the variable resistance unit 211.

保護絶縁膜２０５の膜厚は、ゲート２０４と第1電極膜２０８とが電気的に接続しない程度の厚さであればよい。第1電極膜２０８の幅は、少なくともコンタクトプラグ２０６と可変抵抗部２１１とを電気的に接続することができる程度の幅であればよい。第２電極膜２１０は、第１電極膜２０８の幅に収まる区域に形成すればよい。こうすれば、第1電極膜２０８と第２電極膜２１０との間に電界を生じさせることができる。   The thickness of the protective insulating film 205 may be such that the gate 204 and the first electrode film 208 are not electrically connected. The width of the first electrode film 208 may be a width that allows at least the contact plug 206 and the variable resistance portion 211 to be electrically connected. The second electrode film 210 may be formed in an area that fits within the width of the first electrode film 208. Thus, an electric field can be generated between the first electrode film 208 and the second electrode film 210.

なお、本実施形態では、図８に示した記憶素子Ａは、一記憶素子あたりの幅を０．２８μｍとし、可変抵抗層２０９の膜厚を０．０９μｍとし、保護絶縁膜２０５の膜厚を０．４μｍとし、第２の電極２１０の幅を０．０８μｍとして構成されている。また、第１電極膜２０８の幅を記憶素子の幅と同様に０．２８μｍとした。   In the present embodiment, the memory element A shown in FIG. 8 has a width per memory element of 0.28 μm, the film thickness of the variable resistance layer 209 is 0.09 μm, and the film thickness of the protective insulating film 205. The width of the second electrode 210 is set to 0.4 μm and the width of the second electrode 210 is set to 0.08 μm. Further, the width of the first electrode film 208 was set to 0.28 μm similarly to the width of the memory element.

本実施形態では、可変抵抗層２０９としてＰＣＭＯ（Ｘ＝０．２８）を用い、第１電極膜２０８および第２の電極２１０にはＰｔを用いた。また、基板２０１にはＳｉを用い、ゲート酸化膜２０３にはＳｉＯ２、ゲート２０４にはポリＳｉ、保護絶縁膜には熱ＣＶＤ法により形成したＳｉＯ２膜を、コンタクトプラグにはタングステンを用いた。 In this embodiment, PCMO (X = 0.28) is used as the variable resistance layer 209, and Pt is used for the first electrode film 208 and the second electrode 210. Further, Si is used for the substrate 201, SiO 2 is used for the gate oxide film 203, poly-Si is used for the gate 204, a SiO 2 film formed by a thermal CVD method is used for the protective insulating film, and tungsten is used for the contact plug. .

次に、図９に記憶素子の等価回路を図示した。図９に示されたメモリセルＭ１に情報を記憶する記憶方法について説明する。なお、図９では１個の記憶素子Ｍ１の等価回路を示しているが、不揮発性記憶素子は、複数の記憶素子がアレイ上に形成されている。   Next, an equivalent circuit of the memory element is shown in FIG. A storage method for storing information in the memory cell M1 shown in FIG. 9 will be described. Although FIG. 9 shows an equivalent circuit of one memory element M1, the nonvolatile memory element includes a plurality of memory elements formed on the array.

まず、プレート線Ｐ１に対して電圧−２．５Ｖの−極性パルスを印加する。   First, a -polarity pulse having a voltage of -2.5 V is applied to the plate line P1.

次に、ワード線Ｗ１に所定の電圧を印加することによってトランジスタＴ１を導通させる。その後、ビット線Ｂ１に対して電圧＋２．５Ｖの＋極性パルスが印加されると、そのパルス電圧はトランジスタＴ１を介して可変抵抗部２１１に印加される。可変抵抗部２１１の抵抗値Ｒは印加されたパルス電圧に応じて１．８ＭΩから２．３ｋΩに減少する（図２と同様の抵抗変化特性を示す）。このように、ビット線Ｂ１に印加されるパルス電圧に応じて可変抵抗部２１１の抵抗値Ｒが可逆的に増加／減少することにより、メモリセルＭ１に情報が書き込まれる。つまり、可変抵抗層２１１の抵抗値Ｒによって記憶状態を設定することができる。例えば、可変抵抗部２１１の抵抗値Ｒが２．３ｋΩであるときを「０」とし可変抵抗部２１１の抵抗値が１．８ＭΩであるときを「１」とすると２値の情報を記憶することができる。   Next, the transistor T1 is turned on by applying a predetermined voltage to the word line W1. Thereafter, when a + polarity pulse with a voltage of +2.5 V is applied to the bit line B1, the pulse voltage is applied to the variable resistance section 211 via the transistor T1. The resistance value R of the variable resistance section 211 decreases from 1.8 MΩ to 2.3 kΩ in accordance with the applied pulse voltage (shows the resistance change characteristic similar to FIG. 2). As described above, information is written into the memory cell M1 by reversibly increasing / decreasing the resistance value R of the variable resistance unit 211 in accordance with the pulse voltage applied to the bit line B1. That is, the memory state can be set by the resistance value R of the variable resistance layer 211. For example, when the resistance value R of the variable resistance unit 211 is 2.3 kΩ, “0” is set, and when the resistance value of the variable resistance unit 211 is 1.8 MΩ, “1” is stored, binary information is stored. Can do.

次に、図８に示したメモリセルＭ１に書き込まれた情報を消去するリセットモードについて説明する。なお、上述の記憶モードによって、可変抵抗部２１１の抵抗値は２．３ｋΩになっているものとする。   Next, a reset mode for erasing information written in the memory cell M1 shown in FIG. 8 will be described. It is assumed that the resistance value of the variable resistance unit 211 is 2.3 kΩ by the above-described storage mode.

まず、プレート線Ｐ１に対して一組の電圧＋２．５Ｖの＋極性パルスを印加する。   First, a set of voltage + 2.5V + polarity pulse is applied to the plate line P1.

次に、ワード線Ｗ１に所定の電圧を印加することによってトランジスタＴ１を導通させる。   Next, the transistor T1 is turned on by applying a predetermined voltage to the word line W1.

次に、ビット線Ｂ１に対して電圧−２．５Ｖの−極性パルスからなるパルス電圧が印加されると、そのパルス電圧はトランジスタＴ１を介して可変抵抗部２１１に印加される。可変抵抗部２１１の抵抗値Ｒは印加されたパルス電圧に応じて２．３ｋΩから１．８ＭΩに増加する。   Next, when a pulse voltage composed of a -polarity pulse having a voltage of -2.5 V is applied to the bit line B1, the pulse voltage is applied to the variable resistance unit 211 via the transistor T1. The resistance value R of the variable resistance unit 211 increases from 2.3 kΩ to 1.8 MΩ according to the applied pulse voltage.

このように、可変抵抗部２１１に対して記憶モードのときに印加されたパルス電圧に対して逆の極性を有するパルス電圧を印加すれば、メモリセルＭ１に書き込まれた情報をリセットすることができる。つまり、可変抵抗部２１１の記憶状態を初期状態に戻すことができる。   As described above, when a pulse voltage having a polarity opposite to the pulse voltage applied in the memory mode is applied to the variable resistance unit 211, the information written in the memory cell M1 can be reset. . That is, the storage state of the variable resistance unit 211 can be returned to the initial state.

次に、図８に示したメモリセルＭ１に書き込まれた情報を読み出す再生モードについて説明する。   Next, a reproduction mode for reading information written in the memory cell M1 shown in FIG. 8 will be described.

まず、ワード線Ｗ１に所定の電圧を印加することによってトランジスタＴ１を導通する。   First, the transistor T1 is turned on by applying a predetermined voltage to the word line W1.

次に、プレート線Ｐ１に再生電圧Ｖ０を印加する。なお、可変抵抗部２１１の抵抗値の状態（記憶状態）を保持する必要があるため、印加する再生電圧Ｖ０の絶対値（振幅）は、記憶モードおよびリセットモードのときにビット線Ｂ１に印加されるパルス電圧（＋極性パルスおよび−極性パルス）の絶対値（振幅）よりも小さいものとする。 Next, to apply the reproducing voltage V 0 to the plate line P1. Incidentally, it is necessary to hold the state of the resistance value of the variable resistor 211 (storage state), the absolute value of the reproduction voltage V 0 to be applied (amplitude), applied to the bit line B1 when the memory mode and reset mode It is assumed that the absolute value (amplitude) of the applied pulse voltage (+ polarity pulse and -polarity pulse) is smaller.

次に、プレート線Ｐ１に印加された再生電圧Ｖ０が可変抵抗部２１１に印加されるので、ビット線Ｂ１には出力電圧Ｖoutが出力される。 Then, since the reproducing voltage V 0 applied to the plate line P1 is applied to the variable resistor 211, to the bit line B1 output voltage V out is output.

このように、異なる記録状態を分解能よく再生できる。例えば、可変抵抗部２１１の抵抗値Ｒが２．３ｋΩのときの出力電圧Voutを「０」とし可変抵抗部２１１の抵抗値Ｒが１．８ＭΩのときの出力電圧Voutを「１」とすることにより、１ビットの情報を読み出すことができる。   In this way, different recording states can be reproduced with high resolution. For example, the output voltage Vout when the resistance value R of the variable resistance unit 211 is 2.3 kΩ is “0”, and the output voltage Vout when the resistance value R of the variable resistance unit 211 is 1.8 MΩ is “1”. Thus, 1-bit information can be read.

（実施形態３）
本実施形態は、保存データの多値化を可能にするための方法について記述する。前記実施形態２との相違は電気パルスの印加方法が異なる点である。 (Embodiment 3)
This embodiment describes a method for enabling multi-value storage data. The difference from the second embodiment is that an electric pulse application method is different.

まず、プレート線Ｐ１に対して電圧−２．０Ｖの−極性パルスを印加する。   First, a -polarity pulse having a voltage of -2.0 V is applied to the plate line P1.

次に、ワード線Ｗ１に所定の電圧を印加することによってトランジスタＴ１を導通させる。その後、ビット線Ｂ１に対して電圧＋２．０Ｖの＋極性パルスが印加されると、そのパルス電圧はトランジスタＴ１を介して可変抵抗部２１１に印加される。可変抵抗部２１１の抵抗値Ｒは印加されたパルス電圧に応じて１．８ＭΩから減少する。このパルスを連続８回印加することにより、抵抗値は最終的に２．３ｋΩにまで低下した。抵抗変化の様子は、図４と同様であった。このように、ビット線Ｂ１に印加されるパルス回数に応じて可変抵抗部２１１の抵抗値Ｒが段階的に増加／減少することにより、メモリセルＭ１に情報が書き込まれる。つまり、可変抵抗層２１１の抵抗値Ｒによって記憶状態を設定することができる。例えば、可変抵抗部２１１の抵抗値Ｒが２．３ｋΩであるときを「０」とし可変抵抗部２１１の抵抗値が０．６，１．２，１．８ＭΩそれぞれを「１」「２」「３」とすると４値の情報を記憶することができる。   Next, the transistor T1 is turned on by applying a predetermined voltage to the word line W1. Thereafter, when a + polarity pulse having a voltage of +2.0 V is applied to the bit line B1, the pulse voltage is applied to the variable resistance section 211 via the transistor T1. The resistance value R of the variable resistor 211 decreases from 1.8 MΩ according to the applied pulse voltage. By applying this pulse continuously 8 times, the resistance value finally decreased to 2.3 kΩ. The state of resistance change was the same as in FIG. As described above, information is written in the memory cell M1 by increasing / decreasing the resistance value R of the variable resistance unit 211 stepwise in accordance with the number of pulses applied to the bit line B1. That is, the memory state can be set by the resistance value R of the variable resistance layer 211. For example, when the resistance value R of the variable resistance section 211 is 2.3 kΩ, “0” is set, and the resistance values of the variable resistance section 211 are 0.6, 1.2, and 1.8 MΩ, respectively “1”, “2”, “ When “3” is set, 4-value information can be stored.

次に、図８に示したメモリセルＭ１に書き込まれた情報を消去するリセットモードについて説明する。なお、上述の記憶モードによって、可変抵抗部２１１の抵抗値は２．３ｋΩになっているものとする。   Next, a reset mode for erasing information written in the memory cell M1 shown in FIG. 8 will be described. It is assumed that the resistance value of the variable resistance unit 211 is 2.3 kΩ by the above-described storage mode.

まず、プレート線Ｐ１に対して一組の電圧＋２．０Ｖの＋極性パルスを印加する。次に、ワード線Ｗ１に所定の電圧を印加することによってトランジスタＴ１を導通させる。そして、ビット線Ｂ１に対して電圧−２．０Ｖの−極性パルスからなるパルス電圧が印加されると、そのパルス電圧はトランジスタＴ１を介して可変抵抗部２１１に印加される。可変抵抗部２１１の抵抗値Ｒは印加されたパルス電圧に応じて増加する。このパルスを連続８回印加することにより、２．３ｋΩから１．８ＭΩに増加する。即ち、記憶モードのときにパルス電圧を印加した回数と同じ回数だけ印加すれば、メモリセルＭ１に書き込まれた情報をリセットすることができる。つまり、可変抵抗部２１１の記憶状態を初期状態に戻すことができる。以上のような記憶モードおよびリセットモードを交互に８パルスずつ行うと、可変抵抗部２１１の抵抗値Ｒは図４と同様に規則正しく変化する。   First, a set of voltage +2.0 V + polarity pulse is applied to the plate line P1. Next, the transistor T1 is turned on by applying a predetermined voltage to the word line W1. When a pulse voltage composed of a negative polarity pulse having a voltage of −2.0 V is applied to the bit line B1, the pulse voltage is applied to the variable resistance unit 211 via the transistor T1. The resistance value R of the variable resistance unit 211 increases according to the applied pulse voltage. By applying this pulse continuously 8 times, the pulse voltage increases from 2.3 kΩ to 1.8 MΩ. That is, the information written in the memory cell M1 can be reset by applying the same number of times as the pulse voltage is applied in the memory mode. That is, the storage state of the variable resistance unit 211 can be returned to the initial state. When the memory mode and the reset mode as described above are alternately performed for every 8 pulses, the resistance value R of the variable resistance section 211 changes regularly as in FIG.

このように、可変抵抗部２１１に対して記憶モードのときに印加されたパルス電圧に対して逆の極性を有するパルス電圧を印加すれば、メモリセルＭ１に書き込まれた情報をリセットすることができる。つまり、可変抵抗部２１１の記憶状態を初期状態に戻すことができる。   As described above, when a pulse voltage having a polarity opposite to the pulse voltage applied in the memory mode is applied to the variable resistance unit 211, the information written in the memory cell M1 can be reset. . That is, the storage state of the variable resistance unit 211 can be returned to the initial state.

次に、図８に示したメモリセルＭ１に書き込まれた情報を読み出す再生モードについて説明する。   Next, a reproduction mode for reading information written in the memory cell M1 shown in FIG. 8 will be described.

まず、ワード線Ｗ１に所定の電圧を印加することによってトランジスタＴ１を導通する。   First, the transistor T1 is turned on by applying a predetermined voltage to the word line W1.

次に、プレート線Ｐ１に再生電圧Ｖ０を印加する。なお、可変抵抗部２１１の抵抗値の状態（記憶状態）を保持する必要があるため、印加する再生電圧Ｖ０の絶対値（振幅）は、記憶モードおよびリセットモードのときにビット線Ｂ１に印加されるパルス電圧（＋極性パルスおよび−極性パルス）の絶対値（振幅）よりも小さいものとする。 Next, to apply the reproducing voltage V 0 to the plate line P1. Incidentally, it is necessary to hold the state of the resistance value of the variable resistor 211 (storage state), the absolute value of the reproduction voltage V 0 to be applied (amplitude), applied to the bit line B1 when the memory mode and reset mode It is assumed that the absolute value (amplitude) of the applied pulse voltage (+ polarity pulse and -polarity pulse) is smaller.

プレート線Ｐ１に印加された再生電圧Ｖ０が可変抵抗部２１１に印加されるので、ビット線Ｂ１には出力電圧Ｖoutが出力される。 Since reproduction voltage V 0 applied to the plate line P1 is applied to the variable resistor 211, to the bit line B1 output voltage V out is output.

パルス電圧が１回印加されるたびに、再生モードを行いビット線Ｂ１に出力される出力電圧Ｖoutを測定すると、可変抵抗部２１１の抵抗値Ｒに応じてビット線Ｂ１に出力される出力電圧Ｖoutが異なる。 When the output voltage Vout output to the bit line B1 is measured every time the pulse voltage is applied, the output voltage output to the bit line B1 according to the resistance value R of the variable resistance unit 211 is measured. V out is different.

以上のように、異なる記録状態を分解能よく再生できる。例えば、可変抵抗部２１１の抵抗値Ｒが２．３ｋΩであるときを「０」とし可変抵抗部２１１の抵抗値が０．６，１．２，１．８ＭΩそれぞれを「１」「２」「３」とすると４値の情報（２ビットの情報）を記憶することができる。   As described above, different recording states can be reproduced with high resolution. For example, when the resistance value R of the variable resistance section 211 is 2.3 kΩ, “0” is set, and the resistance values of the variable resistance section 211 are 0.6, 1.2, and 1.8 MΩ, respectively “1”, “2”, “ When “3” is set, 4-value information (2-bit information) can be stored.

（実施形態４）
図１０は、本発明の実施形態に係る不揮発性記憶素子の構成の断面図である。この記憶素子Ｂでは、半導体基板３０１上にドレイン３０２ａおよびソース３０２ｂを形成したゲート酸化膜３０３を介してゲート３０４を形成することによってトランジスタＴ２が形成され、そのトランジスタＴ２を保護絶縁膜３０５で覆い、その保護絶縁膜３０５上に密着層３０７を介して第１電極膜３０８が形成され、その第１電極膜３０８上に素子分離絶縁膜３１１とスパッタリング法によって可変抵抗部３１０が形成され、第１電極膜３０８とソース３０２ｂがコンタクトプラグ３０６によって接続され、可変抵抗部３１０上に第２電極膜３０９が形成されて一つの記憶素子を構成する構造となっている。第１電極膜３０８と第２電極膜３０９との間に所定のパルス電圧が印加されると、可変抵抗部３１０の抵抗値が増加／減少する。この記憶素子Ｂは、可変抵抗部３１０を１つのメモリセルＭ２として利用し、可変抵抗部３１０の抵抗変化を用いて１ビットあるいは多ビットの情報を記憶する。なお、図１０では２個の記憶素子Ｍ２の構造を示しているが、不揮発性記憶素子は、複数の記憶素子がアレイ上に形成されている。 (Embodiment 4)
FIG. 10 is a cross-sectional view of the configuration of the nonvolatile memory element according to the embodiment of the present invention. In this memory element B, a transistor 304 is formed by forming a gate 304 through a gate oxide film 303 having a drain 302a and a source 302b formed on a semiconductor substrate 301, and the transistor T2 is covered with a protective insulating film 305. A first electrode film 308 is formed on the protective insulating film 305 with an adhesion layer 307 interposed therebetween, and an element isolation insulating film 311 and a variable resistance portion 310 are formed on the first electrode film 308 by a sputtering method. The film 308 and the source 302 b are connected by a contact plug 306, and the second electrode film 309 is formed on the variable resistance portion 310 to form one memory element. When a predetermined pulse voltage is applied between the first electrode film 308 and the second electrode film 309, the resistance value of the variable resistance unit 310 increases / decreases. The storage element B uses the variable resistance unit 310 as one memory cell M2, and stores 1-bit or multi-bit information using the resistance change of the variable resistance unit 310. Although FIG. 10 shows the structure of the two memory elements M2, the nonvolatile memory element has a plurality of memory elements formed on the array.

保護絶縁膜３０５の膜厚は、ゲート３０４と第1電極膜３０８とが電気的に接続しない程度の厚さであればよい。第1電極膜３０８の幅は、少なくともコンタクトプラグ３０６と可変抵抗部３１０とを電気的に接続することができる程度の幅であればよい。第２電極膜３０９は、第１電極膜３０８の幅に収まる区域に形成すればよい。こうすれば、第1電極膜３０８と第２電極膜３０９との間に電界を生じさせることができる。   The thickness of the protective insulating film 305 may be as long as the gate 304 and the first electrode film 308 are not electrically connected. The width of the first electrode film 308 may be a width that allows at least the contact plug 306 and the variable resistance portion 310 to be electrically connected. The second electrode film 309 may be formed in an area that fits within the width of the first electrode film 308. In this way, an electric field can be generated between the first electrode film 308 and the second electrode film 309.

なお、本実施形態では、図１０に示した記憶素子Ｂは、一記憶素子あたりの幅を０．１５μｍとし、素子分離絶縁膜３１１および可変抵抗部３１０の膜厚を０．０６μｍとし、保護絶縁膜３０５の膜厚を０．４μｍとし、第２の電極３０９の幅を０．０８μｍとして構成されている。また、第１電極膜３０８の幅を記憶素子の幅と同様に０．２８μｍとした。   In this embodiment, the memory element B shown in FIG. 10 has a width per memory element of 0.15 μm, the element isolation insulating film 311 and the variable resistance portion 310 have a film thickness of 0.06 μm, and protective insulation. The thickness of the film 305 is 0.4 μm, and the width of the second electrode 309 is 0.08 μm. Further, the width of the first electrode film 308 was set to 0.28 μm similarly to the width of the memory element.

本実施形態では、可変抵抗部３１０としてＧｄ０．６５Ｃａ０．３５ＭｎＯ３を用い、第１電極膜３０８には（１１１）面に優先配向したＩｒを、第２の電極３０９にはＰｔを用いた。また、基板３０１にはＳｉを用い、ゲート酸化膜３０３にはＳｉＯ２、ゲート３０４にはポリＳｉ、コンタクトプラグにはタングステンを用いた。さらに、保護絶縁膜３０５および素子分離絶縁膜３１１には、熱ＣＶＤ法により形成したＳｉＯ２膜を用いた。 In this embodiment, Gd 0.65 Ca 0.35 MnO 3 is used as the variable resistance portion 310, Ir preferentially oriented in the (111) plane is used for the first electrode film 308, and Pt is used for the second electrode 309. Using. Further, Si was used for the substrate 301, SiO 2 was used for the gate oxide film 303, poly-Si was used for the gate 304, and tungsten was used for the contact plug. Further, as the protective insulating film 305 and the element isolation insulating film 311, a SiO 2 film formed by a thermal CVD method was used.

本実施形態の不揮発性記憶素子の等価回路および記憶動作は実施形態２と同様であるので図面を省略する。また、第１電極膜である(１１１)配向Ｉｒ薄膜の作製方法は、実施形態１に記述した（１１１）Ｐｔ薄膜の作製条件と全く同様であるので省略する。   Since the equivalent circuit and the storage operation of the nonvolatile memory element of this embodiment are the same as those of Embodiment 2, the drawings are omitted. The method for producing the (111) oriented Ir thin film, which is the first electrode film, is the same as the method for producing the (111) Pt thin film described in the first embodiment, and is therefore omitted.

本実施形態の不揮発性記憶素子の作製方法と実施形態２との相違は、素子分離層が設けられており、可変抵抗層３０８が連続していない点にある。本構造により、可変抵抗層の高集積化を高められる点で本実施形態は有効である。この工程について以下に説明する。   The difference between the method for manufacturing a nonvolatile memory element of this embodiment and Embodiment 2 is that an element isolation layer is provided and the variable resistance layer 308 is not continuous. This embodiment is effective in that the high integration of the variable resistance layer can be enhanced by this structure. This process will be described below.

第１電極膜３０７形成後、熱ＣＶＤ法によりＳｉＯ２膜を厚さ０．０８μｍ形成する。原料にはＴＥＯＳ（テトラエトキシシラン；Ｓｉ（ＯＣ２Ｈ５）４）を用い、基板温度３５０℃で成膜を実施した。次に、（表３）の成膜条件により抵抗変化層：Ｇｄ０．６５Ｃａ０．３５ＭｎＯ３を形成した。最後に化学機械的研磨法により平坦化を行った。 After the formation of the first electrode film 307, a SiO 2 film having a thickness of 0.08 μm is formed by thermal CVD. TEOS (tetraethoxysilane; Si (OC 2 H 5 ) 4 ) was used as a raw material, and film formation was performed at a substrate temperature of 350 ° C. Next, a resistance change layer: Gd 0.65 Ca 0.35 MnO 3 was formed according to the film formation conditions of (Table 3). Finally, planarization was performed by a chemical mechanical polishing method.

図１０に示した不揮発性記憶素子の動作方法について以下に説明する。なお、本実施形態の不揮発性記憶素子の等価回路は、図９と同様であるので図９を用いて説明する。   A method for operating the nonvolatile memory element illustrated in FIG. 10 will be described below. The equivalent circuit of the nonvolatile memory element of this embodiment is the same as that shown in FIG. 9, and will be described with reference to FIG.

まず、プレート線Ｐ１に対して電圧−２．５Ｖの−極性パルスを印加する。   First, a -polarity pulse having a voltage of -2.5 V is applied to the plate line P1.

次に、ワード線Ｗ１に所定の電圧を印加することによってトランジスタＴ１を導通させる。その後、ビット線Ｂ１に対して電圧＋２．５Ｖパルス幅１０ｎｓの＋極性パルスが印加されると、そのパルス電圧はトランジスタＴ１を介して可変抵抗部２１１に印加される。可変抵抗部２１１の抵抗値Ｒは印加されたパルス電圧に応じて１．８ＭΩから２．３ｋΩに減少する。このように、ビット線Ｂ１に印加されるパルス電圧に応じて可変抵抗部２１１の抵抗値Ｒが可逆的に増加／減少することにより、メモリセルＭ１に情報が書き込まれる。つまり、可変抵抗層２１１の抵抗値Ｒによって記憶状態を設定することができる。例えば、可変抵抗部２１１の抵抗値Ｒが２．３ｋΩであるときを「０」とし可変抵抗部２１１の抵抗値が１．８ＭΩであるときを「１」とすると２値の情報を記憶することができる。   Next, the transistor T1 is turned on by applying a predetermined voltage to the word line W1. Thereafter, when a + polarity pulse having a voltage of +2.5 V and a pulse width of 10 ns is applied to the bit line B1, the pulse voltage is applied to the variable resistance unit 211 via the transistor T1. The resistance value R of the variable resistor 211 decreases from 1.8 MΩ to 2.3 kΩ according to the applied pulse voltage. As described above, information is written into the memory cell M1 by reversibly increasing / decreasing the resistance value R of the variable resistance unit 211 in accordance with the pulse voltage applied to the bit line B1. That is, the memory state can be set by the resistance value R of the variable resistance layer 211. For example, when the resistance value R of the variable resistance unit 211 is 2.3 kΩ, “0” is set, and when the resistance value of the variable resistance unit 211 is 1.8 MΩ, “1” is stored, binary information is stored. Can do.

次に、図８に示したメモリセルＭ１に書き込まれた情報を消去するリセットモードについて説明する。なお、上述の記憶モードによって、可変抵抗部２１１の抵抗値は２．３ｋΩになっているものとする。   Next, a reset mode for erasing information written in the memory cell M1 shown in FIG. 8 will be described. It is assumed that the resistance value of the variable resistance unit 211 is 2.3 kΩ by the above-described storage mode.

続いて、プレート線Ｐ１に対して電圧―１．２５Ｖの極性パルスを印加する。   Subsequently, a polarity pulse having a voltage of −1.25 V is applied to the plate line P1.

次に、ワード線Ｗ１に所定の電圧を印加することによってトランジスタＴ１を導通させる。   Next, the transistor T1 is turned on by applying a predetermined voltage to the word line W1.

次に、ビット線Ｂ１に対して電圧１．２５Ｖの＋極性パルスからなりパルス幅が１０μｓのパルス電圧が印加されると、そのパルス電圧はトランジスタＴ１を介して可変抵抗部２１１に印加される。可変抵抗部２１１の抵抗値Ｒは印加されたパルス電圧に応じて２．３ｋΩから１．８ＭΩに増加する。   Next, when a pulse voltage composed of a positive polarity pulse having a voltage of 1.25 V and having a pulse width of 10 μs is applied to the bit line B1, the pulse voltage is applied to the variable resistance unit 211 via the transistor T1. The resistance value R of the variable resistance unit 211 increases from 2.3 kΩ to 1.8 MΩ according to the applied pulse voltage.

このように、可変抵抗部２１１に対して記憶モードのときに印加されたパルス電圧に対して低電圧幅であるがパルス幅が長い電気パルスを印加すれば、メモリセルＭ１に書き込まれた情報をリセットすることができる。つまり、可変抵抗部２１１の記憶状態を初期状態に戻すことができる。   As described above, when an electric pulse having a low voltage width but a long pulse width is applied to the variable resistance portion 211 in the memory mode, the information written in the memory cell M1 is changed. Can be reset. That is, the storage state of the variable resistance unit 211 can be returned to the initial state.

次に、メモリセルＭ１に書き込まれた情報を読み出す再生モードについて説明する。   Next, a reproduction mode for reading information written in the memory cell M1 will be described.

まず、ワード線Ｗ１に所定の電圧を印加することによってトランジスタＴ１を導通する。   First, the transistor T1 is turned on by applying a predetermined voltage to the word line W1.

次に、プレート線Ｐ１に再生電圧Ｖ０を印加する。なお、可変抵抗部２１１の抵抗値の状態（記憶状態）を保持する必要があるため、印加する再生電圧Ｖ０の絶対値（振幅）は、記憶モードおよびリセットモードのときにビット線Ｂ１に印加されるパルス電圧（＋極性パルスおよび−極性パルス）の絶対値（振幅）よりも小さいものとする。 Next, to apply the reproducing voltage V 0 to the plate line P1. Incidentally, it is necessary to hold the state of the resistance value of the variable resistor 211 (storage state), the absolute value of the reproduction voltage V 0 to be applied (amplitude), applied to the bit line B1 when the memory mode and reset mode It is assumed that the absolute value (amplitude) of the applied pulse voltage (+ polarity pulse and -polarity pulse) is smaller.

次に、プレート線Ｐ１に印加された再生電圧Ｖ０が可変抵抗部２１１に印加されるので、ビット線Ｂ１には出力電圧Ｖoutが出力される。 Then, since the reproducing voltage V 0 applied to the plate line P1 is applied to the variable resistor 211, to the bit line B1 output voltage V out is output.

このように、異なる記録状態を分解能よく再生できる。例えば、可変抵抗部２１１の抵抗値Ｒが２．３ｋΩのときの出力電圧Voutを「０」とし可変抵抗部２１１の抵抗値Ｒが１．８ＭΩのときの出力電圧Voutを「１」とすることにより、１ビットの情報を読み出すことができる。   In this way, different recording states can be reproduced with high resolution. For example, the output voltage Vout when the resistance value R of the variable resistance unit 211 is 2.3 kΩ is “0”, and the output voltage Vout when the resistance value R of the variable resistance unit 211 is 1.8 MΩ is “1”. Thus, 1-bit information can be read.

なお、本実施形態では電気パルスの極性による制御方法で多値データを保存する方法について説明した。しかし、電気パルスのパルス幅を変化させる制御方法でも多値データを保存することも可能である。   In the present embodiment, the method of storing multi-value data by the control method based on the polarity of the electric pulse has been described. However, it is also possible to store multi-value data by a control method that changes the pulse width of an electric pulse.

本発明にかかる可変抵抗薄膜素子およびそれを用いた不揮発性記憶素子は、携帯電話、ＩＣカード、デジタルカメラ等の携帯用電子機器の不揮発性記憶素子等として有用である。   The variable resistance thin film element and the nonvolatile memory element using the same according to the present invention are useful as a nonvolatile memory element for portable electronic devices such as a mobile phone, an IC card, and a digital camera.

本発明の実施形態に係る可変抵抗薄膜素子を示す断面図Sectional drawing which shows the variable resistance thin film element concerning embodiment of this invention 実施形態１の実施例１における電気パルスの印加回数と可変抵抗薄膜素子の抵抗値の関係を示すグラフThe graph which shows the relationship between the application frequency of the electrical pulse in Example 1 of Embodiment 1, and the resistance value of a variable resistance thin film element. 実施形態１の実施例２における可変抵抗層の（００１）面配向率と抵抗値の関係を示すグラフThe graph which shows the relationship between the (001) plane orientation rate and resistance value of the variable resistance layer in Example 2 of Embodiment 1. 実施形態１の実施例３における電気パルスの印加回数と可変抵抗薄膜素子の抵抗値の関係を示すグラフThe graph which shows the relationship between the application frequency of the electrical pulse in Example 3 of Embodiment 1, and the resistance value of a variable resistance thin film element. 実施形態１の実施例４における電気パルスの印加回数と可変抵抗薄膜素子の抵抗値の関係を示すグラフThe graph which shows the relationship between the application frequency of the electrical pulse in Example 4 of Embodiment 1, and the resistance value of a variable resistance thin film element. 実施形態１の実施例５におけるターゲットへのＭｎ添加比率と抵抗変化特性：Ｒhigh／Ｒlowの値の関係を示すグラフGraph showing the relationship between the ratio of Mn addition to the target and resistance change characteristics: Rhigh / Rlow in Example 5 of Embodiment 1 実施形態１の実施例６における可変抵抗層の組成と抵抗変化特性：Ｒhigh／Ｒlowの値の関係を示すグラフThe graph which shows the relationship between the composition of a variable resistance layer in Example 6 of Embodiment 1, and a resistance change characteristic: Rhigh / Rlow value 実施形態２における不揮発性記憶素子を示す断面図Sectional drawing which shows the non-volatile memory element in Embodiment 2. 実施形態２における不揮発性記憶素子の等価回路を示す図FIG. 6 shows an equivalent circuit of a nonvolatile memory element according to Embodiment 2. 実施形態４における不揮発性記憶素子を示す断面図Sectional drawing which shows the non-volatile memory element in Embodiment 4.

符号の説明Explanation of symbols

１１ 基板
１２ 熱酸化膜
１３ 密着層
１４ 第１電極層
１５ 可変抵抗層
１６ 第２電極層
２０１ 半導体基板
２０２ａ ドレイン
２０２ｂ ソース
２０３ ゲート酸化膜
２０４ ゲート
２０５ 保護絶縁膜
２０６ コンタクトプラグ
２０７ 密着層
２０８ 第１電極膜
２０９ 可変抵抗層
２１０ 第２電極層
２１１ 可変抵抗部
３０１ 半導体基板
３０２ａ ドレイン
３０２ｂ ソース
３０３ ゲート酸化膜
３０４ ゲート
３０５ 保護絶縁膜
３０６ コンタクトプラグ
３０７ 密着層
３０８ 第１電極膜
３０９ 第２電極層
３１０ 可変抵抗部
３１１ 素子分離絶縁膜 DESCRIPTION OF SYMBOLS 11 Substrate 12 Thermal oxide film 13 Adhesion layer 14 First electrode layer 15 Variable resistance layer 16 Second electrode layer 201 Semiconductor substrate 202a Drain 202b Source 203 Gate oxide film 204 Gate 205 Protective insulating film 206 Contact plug 207 Adhesion layer 208 First electrode Film 209 Variable resistance layer 210 Second electrode layer 211 Variable resistance section 301 Semiconductor substrate 302a Drain 302b Source 303 Gate oxide film 304 Gate 305 Protective insulating film 306 Contact plug 307 Adhesion layer 308 First electrode film 309 Second electrode layer 310 Variable resistance 311 Element isolation insulating film

Claims (15)

電圧パルスの印加に応じてその電気抵抗値が変化する薄膜材料（可変抵抗材料）を用いた可変抵抗薄膜素子であって、成膜基板上に第１電極膜が形成され、前記第１電極膜上に可変抵抗層が形成されており、前記可変抵抗層上に第２電極が形成された可変抵抗薄膜素子において、前記可変抵抗層は菱面体晶の結晶構造を持つペロブスカイト型酸化物であることを特徴とする可変抵抗薄膜素子。 A variable resistance thin film element using a thin film material (variable resistance material) whose electrical resistance value changes in response to application of a voltage pulse, wherein a first electrode film is formed on a film formation substrate, and the first electrode film A variable resistance thin film element having a variable resistance layer formed thereon and a second electrode formed on the variable resistance layer, wherein the variable resistance layer is a perovskite oxide having a rhombohedral crystal structure. A variable resistance thin film element. 請求項１において、前記可変抵抗層が六方晶表記で（００１）面方向に優先配向していることを特徴とする可変抵抗薄膜素子。 2. The variable resistance thin film element according to claim 1, wherein the variable resistance layer is preferentially oriented in a (001) plane direction in hexagonal notation. 請求項１において、前記第１電極膜は、Ｐｔ，Ｉｒ，Ｒｈ，Ｐｄのうち少なくとも１種から構成されおり、かつ（１１１）面に優先配向していることを特徴とする可変抵抗薄膜素子。 2. The variable resistance thin film element according to claim 1, wherein the first electrode film is composed of at least one of Pt, Ir, Rh, and Pd and is preferentially oriented in the (111) plane. 請求項１において、前記可変抵抗層の膜厚が、１０ｎｍ以上５μｍ以下であることを特徴とする可変抵抗薄膜素子。 The variable resistance thin film element according to claim 1, wherein the variable resistance layer has a thickness of 10 nm to 5 μm. 請求項１において、前記可変抵抗層が、Ａ１−ｘＣａｘＭｎＯ３（０.１≦Ｘ≦０.６）の組成であり、ＡがＰｒ，Ｌａ，Ｇｄ、Ｓｍ，Ｎｄの群から選択される少なくともいずれか１種の元素であることを特徴とする可変抵抗薄膜素子。 2. The variable resistance layer according to claim 1, wherein the variable resistance layer has a composition of A 1-x Ca x MnO 3 (0.1 ≦ X ≦ 0.6), and A is selected from the group of Pr, La, Gd, Sm, and Nd. A variable resistance thin film element, characterized in that the variable resistance thin film element is at least one element selected from the above. 基板上に第１電極膜を形成する工程、前記第１電極膜上に可変抵抗層を形成する工程、前記可変抵抗層上に第２電極膜を形成する工程から構成されており、前記可変抵抗層をスパッタリング法で形成することを特徴とする可変抵抗薄膜素子の作製方法。 The variable resistance layer includes a step of forming a first electrode film on a substrate, a step of forming a variable resistance layer on the first electrode film, and a step of forming a second electrode film on the variable resistance layer. A method of manufacturing a variable resistance thin film element, wherein the layer is formed by a sputtering method. 前記可変抵抗層がＡ１−ｘＣａｘＭｎＯ３（０.１≦Ｘ≦０.６，ＡがＰｒ，Ｌａ，Ｇｄ，Ｓｍ，Ｎｄの群から選択される少なくともいずれか１種の元素）であり、化学量論量に対してマンガン元素が１モル％以上３０モル％以下過剰になるようにマンガン酸化物が添加された化学組成のターゲットを用いて、スパッタリング法により形成することを特徴とする請求項６に記載の可変抵抗薄膜素子の作製方法。 The variable resistance layer is A 1-x Ca x MnO 3 (0.1 ≦ X ≦ 0.6, A is at least one element selected from the group consisting of Pr, La, Gd, Sm, and Nd). And having a chemical composition target to which manganese oxide is added so that the amount of manganese element is 1 mol% or more and 30 mol% or less in excess of the stoichiometric amount. A method for producing a variable resistance thin film element according to claim 6. 電圧パルスの印加に応じてその電気抵抗値が変化する材料（可変抵抗材料）を用いた可変抵抗薄膜素子を備えた不揮発性の記憶素子を少なくとも１つ以上備えた記憶素子アレイであって、半導体基板上に形成されたソース、ドレイン、およびゲートを有するトランジスタと、前記トランジスタの上部に形成される保護絶縁膜と、前記保護絶縁膜の上部に形成される第1電極膜と、前記第1電極膜の上部に形成された前記可変抵抗材料によって構成される可変抵抗部と、前記可変抵抗層の上部に形成される第２電極膜と、前記トランジスタのドレインおよびソースのうちいずれか一方と前記第１電極膜とを電気的に接続するコンタクトプラグとを備え、前記可変抵抗部は菱面体晶の結晶構造を持つペロブスカイト型酸化物であることを特徴とする不揮発性記憶素子。 A storage element array including at least one nonvolatile storage element including a variable resistance thin film element using a material (variable resistance material) whose electric resistance value changes in response to application of a voltage pulse. A transistor having a source, a drain, and a gate formed on a substrate; a protective insulating film formed on the transistor; a first electrode film formed on the protective insulating film; and the first electrode A variable resistance portion formed of the variable resistance material formed on the film; a second electrode film formed on the variable resistance layer; one of a drain and a source of the transistor; And a contact plug for electrically connecting one electrode film, wherein the variable resistance portion is a perovskite oxide having a rhombohedral crystal structure. Volatile memory element. 電圧パルスの印加に応じてその電気抵抗値が変化する材料（可変抵抗材料）を用いた可変抵抗薄膜素子を備えた不揮発性の記憶素子を少なくとも１つ以上備えた記憶素子アレイであって、半導体基板上に形成されたソース、ドレイン、およびゲートを有するトランジスタと、前記トランジスタの上部に形成される保護絶縁膜と、前記保護絶縁膜の上部に形成される第1電極膜と、前記第１電極膜の上部に前記可変抵抗材料によって構成される可変抵抗部と、前記可変抵抗部の上部に形成される第２電極膜と、前記トランジスタのドレインおよびソースのうちいずれか一方と前記第１電極膜とを電気的に接続するコンタクトプラグとを備え、隣り合う前記可変抵抗部が前記第１電極膜上に形成された素子分離絶縁膜によって分離されており、前記可変抵抗部は菱面体晶の結晶構造を持つペロブスカイト型酸化物であることを特徴とする不揮発性記憶素子。 A storage element array including at least one nonvolatile storage element including a variable resistance thin film element using a material (variable resistance material) whose electric resistance value changes in response to application of a voltage pulse. A transistor having a source, a drain, and a gate formed on a substrate, a protective insulating film formed on the transistor, a first electrode film formed on the protective insulating film, and the first electrode A variable resistance portion made of the variable resistance material on the top of the film, a second electrode film formed on the top of the variable resistance portion, one of the drain and source of the transistor, and the first electrode film And the adjacent variable resistance portions are separated by an element isolation insulating film formed on the first electrode film, and The variable resistance portion is a perovskite oxide having a rhombohedral crystal structure. 請求項８および９において、前記可変抵抗部が六方晶表記で（００１）面方向に優先配向していることを特徴とする不揮発性記憶素子。 10. The nonvolatile memory element according to claim 8, wherein the variable resistance portion is preferentially oriented in the (001) plane direction in a hexagonal crystal notation. 請求項８および９において、前記第１電極膜は、Ｐｔ，Ｉｒ，Ｒｈ，Ｐｄのうち少なくとも１種から構成されおり、かつ（１１１）面に優先配向していることを特徴とする不揮発性記憶素子。 10. The nonvolatile memory according to claim 8, wherein the first electrode film is composed of at least one of Pt, Ir, Rh, and Pd and is preferentially oriented in the (111) plane. element. 請求項８および９において、前記可変抵抗部の膜厚が、１０ｎｍ以上５００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下であることを特徴とする不揮発性記憶素子。 10. The nonvolatile memory element according to claim 8, wherein the variable resistance portion has a thickness of 10 nm to 500 nm, more preferably 10 nm to 300 nm. 請求項８および９において、前記可変抵抗部が、Ａ１−ｘＣａｘＭｎＯ３（０.１≦Ｘ≦０.６）の組成であり、元素ＡがＰｒ，Ｌａ，Ｇｄ，Ｓｍ，Ｎｄの群から選択される少なくともいずれか１種であることを特徴とする不揮発性記憶素子。 In claims 8 and 9, the variable resistor portion is a composition of A 1-x Ca x MnO 3 (0.1 ≦ X ≦ 0.6), the element A is Pr, La, Gd, Sm, and Nd A non-volatile memory element, which is at least one selected from the group. 半導体基板上にソース、ドレイン、およびゲートを有するトランジスタを形成する工程と、前記トランジスタの上部に保護絶縁膜を形成する工程と、前記トランジスタのドレインおよびソースのうちいずれか一方と第1電極膜とを電気的に接続するコンタクトプラグを形成する工程と、前記保護絶縁膜の上部に第1電極膜を形成する工程と、前記第1電極膜の上部に、前記可変抵抗材料によって構成される可変抵抗層と、前記可変抵抗層の上部に形成される第２電極膜とを形成する工程から構成されており、前記可変抵抗層をスパッタリング法で形成することを特徴とする不揮発性記憶素子の作製方法。 A step of forming a transistor having a source, a drain, and a gate over a semiconductor substrate; a step of forming a protective insulating film over the transistor; and one of the drain and the source of the transistor and a first electrode film; A step of forming a contact plug for electrically connecting, a step of forming a first electrode film on the protective insulating film, and a variable resistor formed of the variable resistance material on the first electrode film And a second electrode film formed on the variable resistance layer, wherein the variable resistance layer is formed by a sputtering method. . 請求項１４において、前記可変抵抗層がＡ１−ｘＣａｘＭｎＯ３（０.１≦Ｘ≦０.６，ＡがＰｒ，Ｌａ，Ｇｄ，Ｓｍ，Ｎｄの群から選択される少なくともいずれか１種の元素）であり、化学量論量に対してマンガン元素が１モル％以上３０モル％以下過剰になるようにマンガン酸化物が添加された化学組成のターゲットを用いて、スパッタリング法により形成することを特徴とする不揮発性記憶素子の作製方法。 15. The variable resistance layer according to claim 14, wherein the variable resistance layer is A 1-x Ca x MnO 3 (0.1 ≦ X ≦ 0.6, A is selected from the group consisting of Pr, La, Gd, Sm, and Nd. It is formed by a sputtering method using a target having a chemical composition to which manganese oxide is added so that manganese element is 1 mol% to 30 mol% in excess of the stoichiometric amount. A method for manufacturing a nonvolatile memory element.
JP2005004776A 2005-01-12 2005-01-12 Variable resistance thin-film element and nonvolatile memory element using the same Pending JP2006196566A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005004776A JP2006196566A (en) 2005-01-12 2005-01-12 Variable resistance thin-film element and nonvolatile memory element using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005004776A JP2006196566A (en) 2005-01-12 2005-01-12 Variable resistance thin-film element and nonvolatile memory element using the same

Publications (1)

Publication Number Publication Date
JP2006196566A true JP2006196566A (en) 2006-07-27

Family

ID=36802417

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005004776A Pending JP2006196566A (en) 2005-01-12 2005-01-12 Variable resistance thin-film element and nonvolatile memory element using the same

Country Status (1)

Country Link
JP (1) JP2006196566A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007026509A1 (en) * 2005-08-29 2007-03-08 Sharp Kabushiki Kaisha Variable resistance element and method for producing same
JP2008310859A (en) * 2007-06-12 2008-12-25 Toshiba Corp Information recording and reproducing device
KR100912252B1 (en) 2007-10-24 2009-08-17 한국과학기술연구원 Thin film structure for resistive random access memory having high device yield

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007026509A1 (en) * 2005-08-29 2007-03-08 Sharp Kabushiki Kaisha Variable resistance element and method for producing same
JPWO2007026509A1 (en) * 2005-08-29 2009-03-05 シャープ株式会社 Variable resistance element and manufacturing method thereof
US7978047B2 (en) 2005-08-29 2011-07-12 Sharp Kabushiki Kaisha Variable resistor element and its manufacturing method
JP2008310859A (en) * 2007-06-12 2008-12-25 Toshiba Corp Information recording and reproducing device
US7995382B2 (en) 2007-06-12 2011-08-09 Kabushiki Kaisha Toshiba Information recording and reproducing apparatus
KR100912252B1 (en) 2007-10-24 2009-08-17 한국과학기술연구원 Thin film structure for resistive random access memory having high device yield

Similar Documents

Publication Publication Date Title
US7045840B2 (en) Nonvolatile semiconductor memory device comprising a variable resistive element containing a perovskite-type crystal structure
KR100682926B1 (en) Nonvolatile memory device using resistance material and fabrication method of the same
US7259387B2 (en) Nonvolatile semiconductor memory device
JP3889023B2 (en) Variable resistance element, method for manufacturing the same, and memory device including the same
US7027322B2 (en) EPIR device and semiconductor devices utilizing the same
WO2006075574A1 (en) Resistance change element and manufacturing method thereof
EP1751767B1 (en) Thin film memory device having a variable resistance
EP1555700A2 (en) Method for manufacturing a nonvolatile memory device with a variable resistor
JP2006019444A (en) Method for driving variable resistor element and storage device
JP3903323B2 (en) Resistance change element and nonvolatile memory using the same
WO2011091709A1 (en) Ferro-resistive random access memory (ferro-rram), operation method and manufacturing mehtod thereof
JP4230374B2 (en) Perovskite manganese oxide thin film, switching element comprising the thin film, and method for producing the thin film
JP4939414B2 (en) Variable resistance element
JP4238248B2 (en) Manufacturing method of nonvolatile semiconductor memory device provided with variable resistance element
WO2006132045A1 (en) Nonvolatile storage element and fabrication method thereof
JP2006196566A (en) Variable resistance thin-film element and nonvolatile memory element using the same
US11538817B2 (en) Bonded memory devices and methods of making the same
US11903218B2 (en) Bonded memory devices and methods of making the same
RU2790040C2 (en) Non-volatile memory cell
US11411171B2 (en) Non-volatile memory cell
JP2023084675A (en) Semiconductor device and manufacturing method thereof