JP2006196023A - Semiconductor storage apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor storage apparatus capable of enhancing confidentiality of secret data such as a cryptographic key or personal information. <P>SOLUTION: A second data keeping area m1002 with invalid random data arranged therein is formed around a first data keeping area m1001, for keeping valid data to be kept secret, surrounded by data bits d1001-d1002 and memory addresses a1001-a1002 out of a storage part m1000, for storing secret data, surrounded by data bits d1000-d1003 and memory addresses a1000-a1003. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、有効データを記憶した半導体記憶装置に関するものである。   The present invention relates to a semiconductor memory device storing valid data.

これまで半導体集積回路は、様々な装置やシステムの部品としてその役割を担ってきた。しかしながら、近年の半導体技術の進歩により、幾つもの部品で構成されていた機能を１つの半導体集積回路で実現することが可能となり、半導体集積回路は、装置やシステムの部品としてだけではなく、それ自身がシステムとしての機能を有するようになっている。   Until now, semiconductor integrated circuits have played a role as components of various devices and systems. However, due to recent advances in semiconductor technology, it has become possible to realize functions composed of several components with a single semiconductor integrated circuit, and the semiconductor integrated circuit is not only a component of a device or system, but also itself. Has a function as a system.

一方、インターネットの普及により、これまでの電話等によるネットワークに次ぐ巨大な通信インフラとして、パソコンを中心としたネットワークが拡大してきている。そして、上述のパソコンを中心とした、インターネットによるネットワークにおいては、これまでの電話等によるネットワークのように、安全性を保証してくれるのが誰なのかが明快であったシステムと異なり、ネットワークの安全性は、利用者個人による自衛が求められる。従って、電子商取引に代表されるような、インターネットのシステムにおいては、第三者によるデータの改ざんや盗聴などの不正行為を防ぐための暗号・認証技術を使ったシステムが必要となっている。   On the other hand, with the spread of the Internet, a network centering on personal computers has been expanded as a huge communication infrastructure after the network using telephones and the like so far. And, in the network based on the Internet centering on the above-mentioned personal computer, unlike the system using the telephone etc. so far, it is clear that the person who guarantees safety is clear. For safety, self-defense by individual users is required. Therefore, in an Internet system represented by electronic commerce, a system using encryption / authentication technology is required to prevent illegal acts such as data tampering and wiretapping by a third party.

このように、インターネットのネットワーク上において、システムが機能する上で必要とされる情報としての暗号・認証用の鍵や個人情報など、第三者に公開したくない秘匿データが使用される機会が増加するにつれて、これらの秘匿データを半導体集積回路内部に保持する機会が多くなっている。そして、このようなネットワークにおいては、情報の所有者やシステムの所有者などの、限定された（許可を与えられた）者だけが、半導体集積回路内部に保持された秘匿データを使用してシステムを動作させたり、秘匿データそのものを読み出せるようにすることが求められているため、これらの秘匿データが第三者に漏洩しないよう、強固に保護することが重要となる。   In this way, on the Internet network, there is an opportunity to use confidential data that you do not want to disclose to third parties, such as encryption / authentication keys and personal information as information required for the system to function. As the number of such data increases, there are increasing opportunities to hold such secret data inside the semiconductor integrated circuit. In such a network, only limited (permitted) persons such as information owners and system owners use confidential data held in the semiconductor integrated circuit. Therefore, it is important to protect the secret data so that it is not leaked to a third party.

前述のように、秘匿データは、第三者に漏洩しないよう強固に保護する必要があるが、一方、前記秘匿データを内部に保持する半導体集積回路の出荷フローなどにおいては、該秘匿データを容易に読み出せることが必要となる。そのため、従来においては、前記半導体集積回路にテスト回路等を設けて、前記秘匿データを該テスト回路等により直接読み出せるようにしていた。   As described above, confidential data must be strongly protected from leaking to a third party. On the other hand, in the shipment flow of a semiconductor integrated circuit that holds the confidential data inside, the confidential data can be easily It is necessary to be readable. Therefore, conventionally, a test circuit or the like is provided in the semiconductor integrated circuit so that the secret data can be directly read by the test circuit or the like.

例えば、図１８に示す従来の半導体集積回路のテスト回路は、外部のテスト端子３３により、情報処理装置３４の任意の部分の出力データ４３（秘匿データ）を、外部端子６３にありのまま直接出力し、その状態を観測するものであり、ＲＯＭダンプ方式などがこれらの範ちゅうに入る。この従来のテスト回路は、機能が比較的単純で、観測性に優れているという長所を持つ。しかし、観測性が良い反面、第三者に容易に情報処理装置３４の処理結果を利用されるという弱点を合わせ持っていた。   For example, the test circuit of the conventional semiconductor integrated circuit shown in FIG. 18 directly outputs the output data 43 (secret data) of an arbitrary part of the information processing apparatus 34 as it is from the external terminal 63 through the external test terminal 33. The state is observed, and the ROM dump method falls within these categories. This conventional test circuit has the advantages of relatively simple functions and excellent observability. However, while the observability is good, it has a weak point that a third party can easily use the processing result of the information processing apparatus 34.

このように従来では、半導体集積回路において秘匿データを強固に保護しても、その半導体集積回路のテスト回路の仕様が第三者に漏れた場合は、容易にその処理結果を利用されるため、半導体集積回路における秘匿データの保護そのものが意味をなさなくなる、という課題を有していた。   In this way, conventionally, even if the confidential data is strongly protected in the semiconductor integrated circuit, if the specification of the test circuit of the semiconductor integrated circuit leaks to a third party, the processing result is easily used. There has been a problem that the protection of confidential data in a semiconductor integrated circuit itself does not make sense.

そして、従来においては、この課題を解決するものとして、ＬＳＩの守秘性をさらに高めたテスト回路が開示されている（特許文献１参照）。   Conventionally, a test circuit that further enhances the confidentiality of an LSI has been disclosed as means for solving this problem (see Patent Document 1).

以下、図１９を用いて、従来のＬＳＩの守秘性をさらに高めたテスト回路について説明する。図１９は、従来のテスト回路の構成を示す図である。
図１９において、従来のテスト回路は、半導体集積回路７１内部に、制御回路７２、アドレス発生器７３、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）７５、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）７６、スクランブル回路７７を設け、その外部には、ＥＥＰＲＯＭ７８が出力端子８８を介して接続されている。 Hereinafter, a test circuit that further enhances the confidentiality of a conventional LSI will be described with reference to FIG. FIG. 19 is a diagram showing a configuration of a conventional test circuit.
In FIG. 19, the conventional test circuit includes a control circuit 72, an address generator 73, an EEPROM (Electrically Erasable Programmable Read Only Memory) 75, a ROM (Read Only Memory) 76, and a scramble circuit 77 in a semiconductor integrated circuit 71. The EEPROM 78 is connected to the outside via an output terminal 88.

そして、前記構成を有する半導体集積回路７１は、内部のＲＯＭ７６に含まれている各種の命令やデータ等により、制御回路７２を通して制御・演算し、半導体集積回路７１全体の動きを制御している。   The semiconductor integrated circuit 71 having the above-described configuration controls and operates through the control circuit 72 according to various commands and data included in the internal ROM 76, thereby controlling the movement of the entire semiconductor integrated circuit 71.

また、端子としては、テスト端子７４，コントロール信号入力端子８６，データ・アドレス入力端子８７が設けられ、制御回路７２には、テスト回路本体９０が設けられている。そして、スクランブル回路７７は、内部ＥＥＰＲＯＭ７５の出力８３、ＲＯＭ７６の出力８２、及び外部ＥＥＰＲＯＭ（ＲＯＭ）７８の出力８９を受け、その回路７７の内部で処理した後、各種制御回路への出力８１、及び外部出力８０を出力するものである。   As terminals, a test terminal 74, a control signal input terminal 86, and a data / address input terminal 87 are provided, and a test circuit main body 90 is provided in the control circuit 72. The scramble circuit 77 receives the output 83 of the internal EEPROM 75, the output 82 of the ROM 76, and the output 89 of the external EEPROM (ROM) 78, and after processing the output inside the circuit 77, outputs 81 to various control circuits, and An external output 80 is output.

一般に、半導体集積回路７１の生産側とそれを委託するユーザ側はお互いに共通のデータを有し、該共通のデータに基づいて検証等の判断が行われる。つまり、ここでは、半導体集積回路７１の内部に設けられたＥＥＰＲＯＭ７５と、外部に設けられたＥＥＰＲＯＭ７８とに含まれる内容が同一であれば、検証等の判断が正しく行われる。そして、前記ＲＯＭ７６の内容（秘匿データ）は、内部ＥＥＰＲＯＭ７５によりスクランブルがかけられ、前記スクランブル回路７７を通過したあと、正常なデータとなる。従って、このスクランブルが正しく行われないと、各種制御回路へ正しく制御信号が供給されない。一方、テストモード時には、ＲＯＭ７６の内容は、外部ＥＥＰＲＯＭ７８によりスクランブルがかけられ、外部端子（図示せず）を通して出力され、観測される。従って、外部ＥＥＰＲＯＭ７８に対して正しくデータを入力し、スクランブルが正しく行われないと、正しく命令コード等が観測できない。   In general, the production side of the semiconductor integrated circuit 71 and the user side entrusting it have common data, and judgments such as verification are made based on the common data. That is, here, if the contents included in the EEPROM 75 provided inside the semiconductor integrated circuit 71 and the EEPROM 78 provided outside are the same, the determination such as verification is correctly performed. Then, the contents (secret data) of the ROM 76 are scrambled by the internal EEPROM 75 and after passing through the scramble circuit 77, become normal data. Therefore, if this scrambling is not performed correctly, control signals are not correctly supplied to various control circuits. On the other hand, in the test mode, the contents of the ROM 76 are scrambled by the external EEPROM 78, output through an external terminal (not shown), and observed. Therefore, unless data is correctly input to the external EEPROM 78 and scramble is not performed correctly, the instruction code or the like cannot be observed correctly.

前記構成を有する従来の半導体集積回路７１の動作について述べる。
制御回路７２は、半導体集積回路７１の動作、演算を制御し、コントロール信号入力端子８６から入力される複数のコントロール信号によって制御される。同時に、データ・アドレス信号入力端子８７を介して外部から入力されるアドレス，データ等は、内部ＥＥＰＲＯＭ７５への書き込み、及び制御回路７２での制御，演算に用いられる。そして、制御回路の一種であるアドレス発生器７３は、内部ＥＥＰＲＯＭ７５、ＲＯＭ７６、及び出力端子８８を介して外部ＥＥＰＲＯＭ７８に、アドレス信号８４を出力する。そして、前記ＲＯＭ７６からの出力８２、及び内部ＥＥＰＲＯＭ７５からの出力８３は、スクランブル回路７７に入力され、制御回路７２からの制御信号７９により、スクランブル回路７７の制御を、内部ＥＥＰＲＯＭ７５からの出力８３により行うか、外部ＥＥＰＲＯＭ７８からの出力８９により行うか、を決定する。 The operation of the conventional semiconductor integrated circuit 71 having the above configuration will be described.
The control circuit 72 controls the operation and calculation of the semiconductor integrated circuit 71 and is controlled by a plurality of control signals input from the control signal input terminal 86. At the same time, addresses, data, and the like input from the outside via the data / address signal input terminal 87 are used for writing to the internal EEPROM 75 and for control and calculation in the control circuit 72. The address generator 73, which is a kind of control circuit, outputs an address signal 84 to the external EEPROM 78 via the internal EEPROM 75, the ROM 76, and the output terminal 88. The output 82 from the ROM 76 and the output 83 from the internal EEPROM 75 are input to the scramble circuit 77, and the scramble circuit 77 is controlled by the output 83 from the internal EEPROM 75 by the control signal 79 from the control circuit 72. Or the output 89 from the external EEPROM 78 is determined.

そして、テストモード時には、制御信号７９により、スクランブル回路７７の制御を、外部ＥＥＰＲＯＭ７８からの出力８９により行うよう決定し、それにより、ＲＯＭ７６の内容は、前記外部ＥＥＰＲＯＭ７８によりスクランブルをかけられ、該スクランブルをかけられた外部出力８０は、外部端子（図示せず）を通して観測される。   In the test mode, the control signal 79 determines that the control of the scramble circuit 77 is performed by the output 89 from the external EEPROM 78, whereby the contents of the ROM 76 are scrambled by the external EEPROM 78, and the scramble is performed. The applied external output 80 is observed through an external terminal (not shown).

すなわち、上述した従来技術においては、半導体集積回路７１の内部に、スクランブル回路７７、及び外部にスクランブルをかける命令を発するＥＥＰＲＯＭ７８を設けて、ＲＯＭ７６内の秘匿データを外部から読みにくくしている。
特開平６−１２４２４１号公報 That is, in the above-described conventional technology, the semiconductor integrated circuit 71 is provided with a scramble circuit 77 and an EEPROM 78 that issues a command to scramble the outside, thereby making it difficult to read confidential data in the ROM 76 from the outside.
JP-A-6-124241

しかしながら、前記半導体集積回路７１の内部ＥＥＰＲＯＭ７５と同じ内容のＥＥＰＲＯＭ７８を外部に持つことは、外部ＥＥＰＲＯＭ７８の内容が漏洩してしまえば、テストモード時のみならず、通常使用時でも内部の秘匿データが漏洩する問題があった。   However, if the EEPROM 78 having the same content as the internal EEPROM 75 of the semiconductor integrated circuit 71 is provided outside, if the content of the external EEPROM 78 leaks, not only the test mode but also the internal secret data leaks during normal use. There was a problem to do.

また、テストのため、半導体集積回路の外部にＥＥＰＲＯＭ７８を設けることは、製造コストやテストの容易さの面においても問題があった。   In addition, providing the EEPROM 78 outside the semiconductor integrated circuit for the test has problems in terms of manufacturing cost and ease of testing.

本発明は、以上のような問題を解決するためになされたもので、半導体集積回路に格納されている秘匿データの守秘性能を高めることが可能な半導体記憶装置を提供することを目的とする。   The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor memory device capable of enhancing the confidentiality performance of confidential data stored in a semiconductor integrated circuit.

前記課題を解決するために、本発明の半導体記憶装置は、有効データの容量よりも大きな容量を持つ記憶部を備え、前記記憶部のデータ保持領域の一部の第１のデータ保持領域に、前記有効データを配置し、該第１のデータ保持領域以外の第２のデータ保持領域に、無効なデータを配置してなるものである。   In order to solve the above problems, a semiconductor storage device of the present invention includes a storage unit having a capacity larger than the capacity of effective data, and a first data holding area of a part of the data holding area of the storage unit includes: The valid data is arranged, and invalid data is arranged in a second data holding area other than the first data holding area.

これにより、当該半導体記憶装置に記憶された有効データのみを切り出して活用することを困難にすることができるため、該半導体記憶装置に記憶された有効データの守秘性を高めることができる。   As a result, it is possible to make it difficult to cut out and use only valid data stored in the semiconductor memory device, and thus it is possible to improve confidentiality of valid data stored in the semiconductor memory device.

また、本発明の半導体記憶装置は、データを保持する記憶部を複数個備え、前記複数個の記憶部の少なくとも１個に有効データを保持し、前記有効データを保持する記憶部以外の他の記憶部に、無効なデータを格納してなるものである。   In addition, the semiconductor memory device of the present invention includes a plurality of storage units that hold data, holds valid data in at least one of the plurality of storage units, and other than the storage unit that holds the valid data. The storage unit stores invalid data.

これにより、当該半導体記憶装置に記憶されたどのデータが有効であるかを判断して活用することを困難にできるため、該半導体記憶装置に記憶された有効データの守秘性を高めることができる。   This makes it difficult to determine and use which data stored in the semiconductor storage device is valid, so that confidentiality of the effective data stored in the semiconductor storage device can be improved.

さらに、本発明の半導体記憶装置は、前記有効データを保持する記憶部が、前記無効なデータを保持する前記他の記憶部によって囲まれるように、前記複数個の記憶部を配置してなるものである。   Furthermore, the semiconductor memory device of the present invention is configured by arranging the plurality of storage units such that the storage unit holding the valid data is surrounded by the other storage unit holding the invalid data. It is.

これにより、当該半導体記憶装置のどの領域に有効データが記憶されているかを容易に判断することを更に困難にできる。   As a result, it can be made more difficult to easily determine in which area of the semiconductor memory device valid data is stored.

また、本発明の半導体記憶装置は、前記記憶部のデータ保持領域に、前記有効データと前記無効なデータとを交互に配置してなるものである。   In the semiconductor memory device of the present invention, the valid data and the invalid data are alternately arranged in the data holding area of the storage unit.

これにより、当該半導体記憶装置に記憶された有効データのみを切り出して活用することをさらに困難にすることできるため、該半導体記憶装置に記憶された有効データの守秘性を高めることができる。   This makes it more difficult to cut out and use only valid data stored in the semiconductor memory device, and thus can improve the confidentiality of valid data stored in the semiconductor memory device.

さらに、本発明の半導体記憶装置は、前記記憶部の無効なデータを保持している部分を外部から読み出し可能にし、かつ、前記有効データを保持している部分を外部から読み出し不可にしたものである。   Furthermore, the semiconductor memory device of the present invention is such that the portion holding invalid data in the storage section can be read from outside, and the portion holding the valid data cannot be read from outside. is there.

これにより、検査を実施する者も、当該半導体記憶装置に記憶された有効データの内容を知ることが出来ないため、該半導体記憶装置に記憶された有効データの守秘性を極めて高いものにすることができる。   As a result, the person who conducts the inspection cannot know the contents of the effective data stored in the semiconductor memory device, so that the confidentiality of the effective data stored in the semiconductor memory device is made extremely high. Can do.

さらに、本発明の半導体記憶装置は、前記記憶部としてＥＰ−ＲＯＭを使用し、該ＥＰ−ＲＯＭを紫外線に対し不透明なパッケージに封入してなるものである。   Furthermore, the semiconductor storage device of the present invention uses an EP-ROM as the storage section and encloses the EP-ROM in a package opaque to ultraviolet rays.

これにより、当該半導体記憶装置に記憶されたデータの守秘性を極めて高いものにできる。   Thereby, the confidentiality of the data stored in the semiconductor memory device can be made extremely high.

以上のように、本発明の半導体記憶装置によれば、有効データの保持領域と、無効なデータの保持領域との両方を、もしくは、有効データを保持する記憶部と、無効なデータを保持する記憶部との両方を、当該半導体記憶装置に備えることによって、記憶部内、あるいは複数ある記憶部の、どのデータが有効であるかを解析することが極端に困難となるため、前記記憶部に格納された有効データである秘匿データの守秘性を大きく上げることができるという効果がある。   As described above, according to the semiconductor memory device of the present invention, both the valid data holding area and the invalid data holding area, or the storage unit holding the valid data and the invalid data are held. By providing both the storage unit and the semiconductor storage device, it becomes extremely difficult to analyze which data is valid in the storage unit or in a plurality of storage units. There is an effect that the confidentiality of the confidential data that is the effective data can be greatly increased.

また、前記無効なデータの保持領域が、前記有効データの保持領域を囲むように、または相互に配置するようにしたので、前記無効なデータの検査結果を、有効データの検査に代用できるという効果もあり、この結果、検査する者さえも、前記記憶部に記憶された有効データである秘匿データを得ることなく、半導体記憶装置の検査を実施することができる効果がある。   Further, since the invalid data holding area surrounds the valid data holding area or is arranged mutually, an effect that the invalid data inspection result can be used for valid data inspection. As a result, there is an effect that even the person who inspects can inspect the semiconductor memory device without obtaining the confidential data which is the effective data stored in the storage unit.

また、本発明の半導体記憶装置によれば、前記記憶部の無効なデータを保持している部分を外部から読み出し可能にし、かつ、前記有効データを保持している部分を外部から読み出し不可にしたので、前記有効データである秘匿データが外部に読み出される可能性がなくなり、前記秘匿データの守秘性が一層向上した状態で、前記無効なデータの検査が容易にでき、かつ無効なデータ保持領域の検査結果を、有効データ保持領域の不具合発見に代用でき、有効データを外部に読み出すことなく、半導体記憶装置の検査を実施できるという効果がある。   Further, according to the semiconductor memory device of the present invention, the portion holding the invalid data in the storage unit can be read from the outside, and the portion holding the valid data is not read from the outside. Therefore, there is no possibility that the confidential data that is the valid data is read out to the outside, and in a state where the confidentiality of the confidential data is further improved, the invalid data can be easily inspected, and the invalid data holding area The inspection result can be substituted for finding a defect in the effective data holding area, and the semiconductor memory device can be inspected without reading out the effective data.

また、本発明の半導体記憶装置によれば、前記記憶部としてＥＰ−ＲＯＭを使用し、該ＥＰ−ＲＯＭを紫外線に対し不透明なパッケージに封入してなるようにしたので、前記秘匿データを含んだ半導体記憶装置を外部から直接に制御・観測することなく、かつ、前記記憶部そのものを開封しようとすると、照明光に含まれる紫外線等により秘匿データが消滅することになるので、前記秘匿データの守秘性が極端に高い半導体記憶装置を提供することができるという効果がある。   Further, according to the semiconductor memory device of the present invention, since the EP-ROM is used as the storage unit and the EP-ROM is sealed in a package opaque to ultraviolet rays, the secret data is included. If the storage unit itself is opened without directly controlling and observing the semiconductor storage device from the outside, the confidential data is lost due to ultraviolet rays contained in the illumination light. There is an effect that a semiconductor memory device having extremely high performance can be provided.

（実施の形態１）
以下、実施の形態１について説明する。
図１は、本発明の実施の形態１による半導体集積回路の構成図である。
図１において、半導体集積回路１は、通常使用時に使用するアドレス信号（第１のアドレス信号）Ａ１〜Ａｎを生成するアドレス生成回路２と、回路検査時に使用する、外部から入力されるアドレス信号（第２のアドレス信号）Ｂ１〜Ｂｎの入力端子であるアドレス入力端子３と、切替制御信号（選択信号）Ｃ１に応じて前記アドレス信号Ａ１〜Ａｎもしくはアドレス信号Ｂ１〜Ｂｎのいずれかを選択するアドレス信号選択回路（アドレス信号選択部）４と、該アドレス信号選択回路４における前記アドレス信号Ａ，Ｂの選択を制御する切替制御信号Ｃ１の入力端子である切替制御信号入力端子７と、第三者に公開したくない秘匿データを格納し、アドレス信号選択回路４から出力されるアドレス信号によって、格納されている任意の秘匿データを読み出すことができる記憶部５と、選択された秘匿データＤ１〜Ｄｍに対して或る一定の秘密法則に従って演算処理を行う演算回路（演算部）６と、前記演算回路６の演算結果Ｅ１〜Ｅｋを半導体集積回路１の外部へ出力する出力端子である検査用出力端子８と、前記記憶部５に秘匿データとともに記憶している鍵情報により、秘匿データに対しデコード等の処理を行うＤＳＰ(Digital Signal Processor)１００１と、このＤＳＰ１００１の処理結果を半導体集積回路１の外部へ出力する本来の出力端子である出力端子１００２と、から構成されている。 (Embodiment 1)
The first embodiment will be described below.
FIG. 1 is a configuration diagram of a semiconductor integrated circuit according to the first embodiment of the present invention.
In FIG. 1, a semiconductor integrated circuit 1 includes an address generation circuit 2 that generates address signals (first address signals) A1 to An used during normal use, and an address signal (external input) that is used during circuit inspection. Second address signal) Address input terminal 3 which is an input terminal for B1 to Bn, and an address for selecting one of address signals A1 to An or address signals B1 to Bn according to switching control signal (selection signal) C1. A signal selection circuit (address signal selection unit) 4; a switching control signal input terminal 7 which is an input terminal of a switching control signal C1 for controlling selection of the address signals A and B in the address signal selection circuit 4; Secret data that is not desired to be disclosed is stored, and any stored secret data is stored by the address signal output from the address signal selection circuit 4. A storage unit 5 that can read data, an arithmetic circuit (arithmetic unit) 6 that performs arithmetic processing on the selected secret data D1 to Dm according to a certain secret law, and an arithmetic result E1 of the arithmetic circuit 6 ... Ek is output to the outside of the semiconductor integrated circuit 1. The inspection output terminal 8 is a DSP that performs processing such as decoding on secret data using the key information stored together with the secret data in the storage unit 5. (Digital Signal Processor) 1001 and an output terminal 1002 which is an original output terminal for outputting the processing result of the DSP 1001 to the outside of the semiconductor integrated circuit 1.

次に、前記のように構成された半導体集積回路１の動作を、通常使用時と回路検査時とに分けて説明する。
まず、通常使用時の場合、アドレス信号選択回路４は、半導体集積回路１内部にあるアドレス生成回路２から生成されたアドレス信号Ａ１〜Ａｎを、自動的に選択する。そして、記憶部５にアドレス信号選択回路４からアドレス信号Ａ１〜Ａｎが入力されると、記憶部５は、該アドレス信号Ａ１〜Ａｎにより、格納されている秘匿データＨ１〜Ｈｑを出力する。この秘匿データＨ１〜Ｈｑは、例えば鍵情報を用いて暗号化されてデータ格納領域に格納されている音楽データ等である。そして、ＤＳＰ１００１等のマイコン（情報処理装置）は、前記秘匿データを、鍵情報を用いてデコードなどの加工を施して所望の形態に変化させた後、出力端子１００２より半導体集積回路１の外部に出力させる。なお、通常使用時には、秘匿データＨ１〜Ｈｑそれ自体を、そのほかに設けられた端子３，７，８から半導体集積回路１の外部へ読み出すことは不可能となっている。 Next, the operation of the semiconductor integrated circuit 1 configured as described above will be described separately for normal use and circuit inspection.
First, in normal use, the address signal selection circuit 4 automatically selects the address signals A1 to An generated from the address generation circuit 2 in the semiconductor integrated circuit 1. When the address signals A1 to An are input from the address signal selection circuit 4 to the storage unit 5, the storage unit 5 outputs the stored confidential data H1 to Hq by the address signals A1 to An. The secret data H1 to Hq are, for example, music data encrypted using key information and stored in the data storage area. Then, the microcomputer (information processing apparatus) such as the DSP 1001 changes the secret data into a desired form by performing processing such as decoding using the key information, and then, outside the semiconductor integrated circuit 1 from the output terminal 1002. Output. During normal use, it is impossible to read out the secret data H1 to Hq itself from the terminals 3, 7, and 8 provided to the outside of the semiconductor integrated circuit 1.

次に、回路検査時の場合、切替制御信号入力端子７より、アドレス入力端子３から入力されるアドレス信号Ｂ１〜Ｂｎを選択する切替制御信号Ｃ１を入力する。そして、前記切替制御信号Ｃ１を受け取ったアドレス信号選択回路４は、該切替制御信号Ｃ１に従って、アドレス信号Ｂ１〜Ｂｎを選択し、記憶部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ１〜Ｄｍを出力する。前記記憶部５から読み出された秘匿データＤ１〜Ｄｍは、演算回路６において、通常使用時にＤＳＰ１００１で行われた処理とは異なる一定の秘密法則に従った演算が行われ、その演算結果であるデータＥ１〜Ｅｋが検査用出力端子８に出力される。そして、該検査用出力端子８から出力されたデータＥ１〜Ｅｋを、半導体集積回路１の外部にあるテスタ（図示せず）で観測して、該データＥ１〜Ｅｋが予め決められている正しいデータか否かを判定することで、半導体集積回路１が正しく作成されているかを判断する。なお、前記検査用出力端子８から出力される演算結果Ｅ１〜Ｅｋは、前記演算回路６において秘密法則に従って演算されているため、第三者が不正に検査用回路を使って半導体集積回路１から秘匿データを読み出したとても、前記演算回路６の演算法則を知らなければ解読不可能である。例えば、前述したように、記憶部５に格納されている秘匿データが暗号化された音楽データ及びその暗号を解くための鍵データであり、前記演算回路６による演算の秘密法則が、データを反転させるものであるとする場合、検査用出力端子８から出力されるデータは、記憶部５に格納されたデータの反転データとなる。しかし、演算回路６における秘密法則（ここでは、反転データを出力させること）を予め知っておかなければ、検査用出力端子８から出力されるデータは、意味を持たない単なる０，１のデータに過ぎない。   Next, in the case of circuit inspection, a switching control signal C1 for selecting the address signals B1 to Bn input from the address input terminal 3 is input from the switching control signal input terminal 7. The address signal selection circuit 4 that has received the switching control signal C1 selects the address signals B1 to Bn according to the switching control signal C1. When the address signals B1 to Bn are input to the storage unit 5, the storage unit 5 outputs the stored secret data D1 to Dm by the address signals B1 to Bn. The secret data D1 to Dm read from the storage unit 5 is a calculation result obtained by the calculation circuit 6 according to a certain secret law that is different from the process performed by the DSP 1001 during normal use. Data E1 to Ek are output to the inspection output terminal 8. Then, the data E1 to Ek output from the inspection output terminal 8 are observed by a tester (not shown) outside the semiconductor integrated circuit 1, and the data E1 to Ek are predetermined correct data. Whether or not the semiconductor integrated circuit 1 is correctly created is determined. Note that the calculation results E1 to Ek output from the inspection output terminal 8 are calculated in accordance with a secret law in the arithmetic circuit 6, so that a third party illegally uses the inspection circuit from the semiconductor integrated circuit 1. If the secret data is read out, it cannot be deciphered without knowing the calculation rule of the calculation circuit 6. For example, as described above, the secret data stored in the storage unit 5 is the encrypted music data and the key data for decrypting the encrypted data, and the secret law of the calculation by the calculation circuit 6 inverts the data. When it is assumed that the data is to be output, the data output from the inspection output terminal 8 is inverted data of the data stored in the storage unit 5. However, if the secret law in the arithmetic circuit 6 (here, outputting the inverted data) is not known in advance, the data output from the test output terminal 8 is simply 0, 1 data that has no meaning. Not too much.

以上のように、本実施の形態１の半導体集積回路によれば、アドレス生成回路２において生成される通常使用時に使用するアドレス信号Ａ１〜Ａｎと、外部から入力される回路検査時に使用するアドレス信号Ｂ１〜Ｂｎとを、切替制御信号Ｃ１に従って選択するアドレス信号選択回路４を設け、記憶部５にアドレス信号Ｂ１〜Ｂｎが与えられるように切替制御信号Ｃ１が入力されたときだけ、前記記憶部５から出力される秘匿データに対して一定の秘密法則に従った演算を行う演算回路６を設けるようにしたので、不正に検査用の回路を使って秘匿データを読み出そうとしても、その半導体集積回路１の外部に読み出されるデータは、前記演算回路６において秘密法則に従った演算処理後の演算結果Ｅ１〜Ｅｋとなり、半導体集積回路１内の記憶部５に格納された第三者に公開したくない秘匿データを強固に保護すると共に、半導体集積回路１の回路検査する際には、前記秘匿データを容易かつ安全に、半導体集積回路１の外部に読み出して、回路検査を容易に行うことができる効果がある。   As described above, according to the semiconductor integrated circuit of the first embodiment, the address signals A1 to An used in the normal use generated in the address generation circuit 2 and the address signals used in the circuit inspection input from the outside. An address signal selection circuit 4 for selecting B1 to Bn according to the switching control signal C1 is provided, and only when the switching control signal C1 is input so that the address signals B1 to Bn are given to the storage unit 5, the storage unit 5 Since the arithmetic circuit 6 that performs the calculation according to a certain secret law is provided for the confidential data output from the semiconductor integrated circuit, even if the confidential data is illegally read using the inspection circuit, the semiconductor integrated circuit The data read out of the circuit 1 becomes the calculation results E1 to Ek after the calculation processing in accordance with the secret law in the calculation circuit 6, and is stored in the semiconductor integrated circuit 1. The secret data stored in the storage unit 5 and not to be disclosed to a third party is strongly protected, and when the semiconductor integrated circuit 1 is inspected, the secret data is easily and safely stored in the semiconductor integrated circuit 1. There is an effect that the circuit inspection can be easily performed by reading out to the outside.

なお、本実施の形態１において、前記ＤＳＰ１００１はデコード処理を行うものとして説明したが、秘匿データに対して、デコード以外の処理、例えば、エンコード等の処理を行うようにしてもよい。   In the first embodiment, the DSP 1001 has been described as performing the decoding process. However, the confidential data may be subjected to a process other than the decoding, such as an encoding process.

また、記憶部５には、秘匿データと鍵情報とを記憶するようにしたが、鍵情報のみを記憶し、秘匿データは別の記憶部を設けて、その記憶部に記憶するようにしてもよい。   Further, although the secret data and the key information are stored in the storage unit 5, only the key information is stored, and the secret data is provided in another storage unit and stored in the storage unit. Good.

また、前記記憶部５に格納する秘匿データは、暗号用の鍵情報や音楽データ等の著作権データ以外であってもよく、例えば個人情報など、秘匿性を要するものであれば、どのようなデータであってもよい。   The secret data stored in the storage unit 5 may be other than copyright data such as encryption key information or music data. For example, any secret information such as personal information may be used. It may be data.

（実施の形態２）
以下、実施の形態２について図面を参照しながら説明する。
前記実施の形態１では、記憶部５から回路検査時にアドレス信号Ｂ１〜Ｂｎによって読み出される秘匿データを、秘密法則に従って演算して演算結果Ｅ１〜Ｅｋを出力する演算回路６を設けるようにしたが、本実施の形態２においては、前記演算回路６の代わりに、記憶部５から出力される秘匿データを外部に出力するか否かを、外部から入力される複数のデータ信号の組み合わせにより判断する演算回路２１を設ける。 (Embodiment 2)
The second embodiment will be described below with reference to the drawings.
In the first embodiment, although the secret data read from the storage unit 5 by the address signals B1 to Bn at the time of circuit inspection is calculated according to the secret law, the calculation circuit 6 that outputs the calculation results E1 to Ek is provided. In the second embodiment, instead of the arithmetic circuit 6, an operation for determining whether or not to output the confidential data output from the storage unit 5 to the outside based on a combination of a plurality of data signals input from the outside. A circuit 21 is provided.

図２は、本発明の実施の形態２による半導体集積回路の構成を示す図である。
図２において、９及び１０は、それぞれデータ信号Ｆ１〜ＦｊとＧ１〜Ｇｐとを半導体集積回路１ａの内部へ入力する入力端子であり、２１は外部から入力された前記データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐを演算し、その入力の組み合わせに応じてアドレス信号Ｂ１〜Ｂｎにより読み出された秘匿データを半導体集積回路１ａの外部へ出力するか否かを制御する演算回路（演算部）である。 FIG. 2 is a diagram showing a configuration of a semiconductor integrated circuit according to the second embodiment of the present invention.
In FIG. 2, 9 and 10 are input terminals for inputting data signals F1 to Fj and G1 to Gp, respectively, inside the semiconductor integrated circuit 1a, and 21 is the data signals F1 to Fj, G1 inputted from the outside. Is an arithmetic circuit (arithmetic unit) that calculates .about.Gp and controls whether or not the secret data read by the address signals B1 to Bn is output to the outside of the semiconductor integrated circuit 1a according to the combination of the inputs.

なお、本実施の形態２による半導体集積回路１ａは、前記実施の形態１における半導体集積回路１の演算回路６の代わりに演算回路２１を設け、該演算回路２１は、入力端子９，１０から入力されるデータ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの組み合わせの演算結果に基づいて、半導体集積回路１ａの外部に秘匿データを出力するか否かを決める点においてのみ、前述した実施の形態１による半導体集積回路と異なる。   The semiconductor integrated circuit 1a according to the second embodiment is provided with an arithmetic circuit 21 instead of the arithmetic circuit 6 of the semiconductor integrated circuit 1 in the first embodiment, and the arithmetic circuit 21 is input from the input terminals 9 and 10. The semiconductor integrated circuit according to the first embodiment described above only in determining whether or not to output confidential data to the outside of the semiconductor integrated circuit 1a based on the calculation result of the combination of the data signals F1 to Fj and G1 to Gp. Different from the circuit.

このため、前述した実施の形態１による半導体集積回路と同じ構成要素については同じ符号を付し説明を省略する。   For this reason, the same components as those of the semiconductor integrated circuit according to the first embodiment described above are denoted by the same reference numerals and description thereof is omitted.

次に、本実施の形態２による半導体集積回路１ａの動作について説明する。
まず、通常使用時の動作は、前記実施の形態１での動作と同一であるため、説明を省略する。 Next, the operation of the semiconductor integrated circuit 1a according to the second embodiment will be described.
First, the operation during normal use is the same as that in the first embodiment, and a description thereof will be omitted.

次に、回路検査時の場合、切替制御信号入力端子７より、アドレス入力端子３から入力されるアドレス信号Ｂ１〜Ｂｎを選択する切替制御信号Ｃ１を入力する。そして、前記切替制御信号Ｃ１を受け取ったアドレス信号選択回路４は、該切替制御信号Ｃ１に従って、アドレス信号Ｂ１〜Ｂｎを選択する。そして、記憶部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ１〜Ｄｍを出力する。ここまでは、前記実施の形態１の動作と同様である。   Next, in the case of circuit inspection, a switching control signal C1 for selecting the address signals B1 to Bn input from the address input terminal 3 is input from the switching control signal input terminal 7. The address signal selection circuit 4 that has received the switching control signal C1 selects the address signals B1 to Bn according to the switching control signal C1. When the address signals B1 to Bn are input to the storage unit 5, the storage unit 5 outputs the stored secret data D1 to Dm by the address signals B1 to Bn. Up to this point, the operation is the same as that of the first embodiment.

そして、複数の入力端子９，１０から、複数のデータ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐを演算回路２１に入力し、該演算回路２１は、入力されたデータ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐを演算し、その入力されたデータ信号の組み合わせが正しい場合のみ、前記秘匿データＤ１〜Ｄｍを、検査用出力端子８を介して外部へ出力するように制御する。   A plurality of data signals F1 to Fj and G1 to Gp are input to the arithmetic circuit 21 from the plurality of input terminals 9 and 10, and the arithmetic circuit 21 calculates the input data signals F1 to Fj and G1 to Gp. Only when the combination of the input data signals is correct, the secret data D1 to Dm are controlled to be output to the outside via the inspection output terminal 8.

以上のように、本実施の形態２の半導体集積回路によれば、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐを入力する複数の入力端子９，１０と、前記入力端子９，１０からの入力の組み合わせをチェックする演算回路２１とを設け、前記複数の入力端子９，１０に、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを入力しなければ、秘匿データが外部に出力されないようにしたので、半導体集積回路１ａ内の記憶部５に格納された第三者に公開したくない秘匿データを強固に保護することができ、一方、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを知り得る者（秘匿データを参照すること、あるいは秘匿データを使用して半導体集積回路１ａを動作させることを許可された者）が回路検査する際には、前記秘匿データを容易に外部に読み出すことができ、回路検査を容易に行うことができる。   As described above, according to the semiconductor integrated circuit of the second embodiment, the combination of the plurality of input terminals 9 and 10 for inputting the data signals F1 to Fj and G1 to Gp and the input from the input terminals 9 and 10 is performed. Since the operation circuit 21 for checking is provided and the correct combination of the data signals F1 to Fj and G1 to Gp is not input to the plurality of input terminals 9 and 10, the confidential data is not output to the outside. A person who can firmly protect confidential data stored in the storage unit 5 in the semiconductor integrated circuit 1a and does not want to be disclosed to a third party, while knowing the correct combination of the data signals F1 to Fj and G1 to Gp. When the circuit inspection is performed by a person who is permitted to refer to the secret data or to operate the semiconductor integrated circuit 1a using the secret data, the secret data is easily removed. Can be read in, it is possible to perform circuit inspection easily.

なお、本実施の形態２による半導体集積回路１ａに対し、前述した実施の形態１の演算回路６をさらに設け、秘匿データＤ１〜Ｄｍに対して秘密演算を行ってから外部に出力するようにしてもよく、このようにすれば、秘匿データを二重に保護する効果があり、秘匿データをより一層外部に漏れにくくすることができる。   Note that the semiconductor integrated circuit 1a according to the second embodiment is further provided with the arithmetic circuit 6 according to the first embodiment described above, which performs a secret operation on the secret data D1 to Dm and then outputs it to the outside. In this case, there is an effect of protecting the secret data in a double manner, and the secret data can be further prevented from leaking to the outside.

（実施の形態３）
以下、実施の形態３について図面を参照しながら説明する。
前記実施の形態１では、切替制御信号Ｃ１を、制御信号入力端子７を介して外部より入力するようにしていたが、本実施の形態３においては、外部から入力される複数のデータ信号の組み合わせを演算することで切替制御信号Ｃ１を生成する演算回路１１を設ける。 (Embodiment 3)
The third embodiment will be described below with reference to the drawings.
In the first embodiment, the switching control signal C1 is input from the outside via the control signal input terminal 7, but in the third embodiment, a combination of a plurality of data signals input from the outside is provided. Is provided with an arithmetic circuit 11 for generating the switching control signal C1.

図３は、本発明の実施の形態３による半導体集積回路の構成を示す図である。
図３において、本実施の形態３における半導体集積回路１ｂは、通常使用時に使用するアドレス信号Ａ１〜Ａｎを生成するアドレス生成回路２と、回路検査時に使用する、外部から入力されるアドレス信号Ｂ１〜Ｂｎの入力端子であるアドレス入力端子３と、切替制御信号Ｃ１に応じて前記アドレス信号Ａ１〜Ａｎもしくはアドレス信号Ｂ１〜Ｂｎのいずれかを選択するアドレス信号選択回路４と、第三者から保護したい秘匿データを格納し、アドレス信号選択回路４から出力されるアドレス信号により、格納されている任意の秘匿データを読み出すことができる記憶部５と、それぞれのデータ信号（複数のデータ）Ｆ１〜ＦｊとＧ１〜Ｇｐとを半導体集積回路１ｂ内部へ入力する入力端子９，１０と、前記データ信号Ｆ１〜ＦｊとＧ１〜Ｇｐとを演算し、その組み合わせに応じて切替制御信号Ｃ１を生成する演算回路（演算部）１１と、秘匿データを外部へ出力する検査用出力端子８と、から構成される。 FIG. 3 is a diagram showing a configuration of a semiconductor integrated circuit according to the third embodiment of the present invention.
In FIG. 3, a semiconductor integrated circuit 1b according to the third embodiment includes an address generation circuit 2 that generates address signals A1 to An used during normal use, and an address signal B1 that is input from outside and used during circuit inspection. I want to protect from an address input terminal 3 that is an input terminal of Bn, an address signal selection circuit 4 that selects any one of the address signals A1 to An or the address signals B1 to Bn according to the switching control signal C1, and a third party. A storage unit 5 that stores confidential data and can read out arbitrary stored confidential data by an address signal output from the address signal selection circuit 4, and each data signal (plural data) F1 to Fj Input terminals 9 and 10 for inputting G1 to Gp into the semiconductor integrated circuit 1b, and the data signals F1 to Fj and G1 to G Calculates the door, an arithmetic circuit (arithmetic unit) 11 for generating a switching control signal C1 in response to the combination consists of a test output terminal 8 for outputting the confidential data to the outside.

次に、本実施の形態３による半導体集積回路１ｂの動作について説明する。
まず、通常使用時の動作は、前記実施の形態１での動作と同一であるため、説明を省略する。 Next, the operation of the semiconductor integrated circuit 1b according to the third embodiment will be described.
First, the operation during normal use is the same as that in the first embodiment, and a description thereof will be omitted.

次に、回路検査時の場合、複数の入力端子９，１０から複数のデータ信号Ｆ１〜Ｆｊ、Ｇ１〜Ｇｐを演算回路１１に入力し、該演算回路１１は、その入力されたデータ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐを演算して、その組み合わせが正しいときのみ、秘匿データを外部から直接読み出すことができる切替制御信号Ｃ１を生成して、アドレス信号選択回路４へ出力する。   Next, in the case of circuit inspection, a plurality of data signals F1 to Fj and G1 to Gp are input to the arithmetic circuit 11 from the plurality of input terminals 9 and 10, and the arithmetic circuit 11 receives the input data signals F1 to F1. Fj, G1 to Gp are calculated, and only when the combination is correct, the switching control signal C1 that can directly read the secret data from the outside is generated and output to the address signal selection circuit 4.

そして、前記切替制御信号Ｃ１を受け取ったアドレス信号選択回路４は、該切替制御信号Ｃ１に従って、アドレス信号Ｂ１〜Ｂｎを選択する。そして、記憶部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ１〜Ｄｍを出力する。   The address signal selection circuit 4 that has received the switching control signal C1 selects the address signals B1 to Bn according to the switching control signal C1. When the address signals B1 to Bn are input to the storage unit 5, the storage unit 5 outputs the stored secret data D1 to Dm by the address signals B1 to Bn.

そして、記憶部５から読み出された秘匿データＤ１〜Ｄｍは、検査用出力端子８から外部へ出力される。   The secret data D1 to Dm read from the storage unit 5 are output to the outside from the inspection output terminal 8.

以上のように、本実施の形態３の半導体集積回路によれば、複数の入力端子９，１０と、前記入力端子９，１０から入力される複数のデータ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐが正しい組み合わせである時のみ、秘匿データを外部から直接読み出すことができる切替制御信号Ｃ１を生成する演算回路１１と、を設け、前記入力端子９，１０に、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを入力しなければ、前記演算回路１１において、秘匿データを外部から直接読み出せる切替制御信号Ｃ１を生成しないようにしたので、半導体集積回路１ｂ内の記憶部５に格納された第三者に公開したくない秘匿データを強固に保護することができ、一方、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを知り得る者（秘匿データを参照すること、あるいは該秘匿データを使用して半導体集積回路１ｂを動作させることを許可された者）が回路検査する際には、前記秘匿データを容易に読み出すことができ、回路検査を容易に行うことができる。   As described above, according to the semiconductor integrated circuit of the third embodiment, the plurality of input terminals 9 and 10 and the plurality of data signals F1 to Fj and G1 to Gp input from the input terminals 9 and 10 are correct. And an arithmetic circuit 11 that generates a switching control signal C1 that can directly read out secret data from the outside only when it is a combination, and the input terminals 9 and 10 have the correct data signals F1 to Fj and G1 to Gp. If the combination is not input, the arithmetic circuit 11 does not generate the switching control signal C1 from which the secret data can be directly read from the outside, so that the third party stored in the storage unit 5 in the semiconductor integrated circuit 1b The secret data that is not desired to be disclosed can be strongly protected, while the person who knows the correct combination of the data signals F1 to Fj and G1 to Gp (refers to the secret data). Or a person who is permitted to operate the semiconductor integrated circuit 1b using the confidential data), the confidential data can be easily read and the circuit inspection can be easily performed. Can do.

なお、本実施の形態３による半導体集積回路１ｂにおいて、記憶部５と検査用出力端子８との間に、前述した実施の形態１の演算回路６を設け、記憶部５から出力される秘匿データＤ１〜Ｄｍが演算回路６を通過してから外部に出力されるようにすれば、秘匿データを二重に保護する効果があり、該秘匿データをより一層外部に漏れにくくすることができる。   In the semiconductor integrated circuit 1b according to the third embodiment, the arithmetic circuit 6 according to the first embodiment described above is provided between the storage unit 5 and the test output terminal 8, and the secret data output from the storage unit 5 is provided. If D1 to Dm are output to the outside after passing through the arithmetic circuit 6, there is an effect of protecting the confidential data double, and the confidential data can be further prevented from leaking to the outside.

（実施の形態４）
以下、実施の形態４について図面を参照しながら説明する。
前記実施の形態３では、外部から演算回路１１に入力される複数のデータ信号Ｆ，Ｇの組み合わせを演算することで切替制御信号Ｃ１を生成するようにしたが、本実施の形態４においては、ある一定期間のみ切替制御信号Ｃ１を生成するタイミング検出回路１２を設ける。 (Embodiment 4)
Hereinafter, the fourth embodiment will be described with reference to the drawings.
In the third embodiment, the switching control signal C1 is generated by calculating a combination of a plurality of data signals F and G input from the outside to the arithmetic circuit 11, but in the fourth embodiment, A timing detection circuit 12 that generates the switching control signal C1 only for a certain period is provided.

図４は、本発明の実施の形態４による半導体集積回路の構成を示す図である。
図４において、１２はある一定の期間だけアドレス入力端子３からのアドレス信号Ｂ１〜Ｂｎを有効化し、秘匿データを外部から直接読み出すことができる切替制御信号Ｃ１を生成して、アドレス信号選択回路４へ出力するタイミング検出回路（タイミング検出部）である。 FIG. 4 is a diagram showing a configuration of a semiconductor integrated circuit according to the fourth embodiment of the present invention.
In FIG. 4, 12 activates the address signals B1 to Bn from the address input terminal 3 only for a certain period, generates a switching control signal C1 that can directly read out secret data from the outside, and generates an address signal selection circuit 4 Is a timing detection circuit (timing detection unit) that outputs to.

本実施の形態４における半導体集積回路１ｃは、前記実施の形態３における入力端子９，１０、及び演算回路１１の代わりに、タイミング検出回路１２を備える点においてのみ、前記実施の形態３と異なる。そのため、前述した実施の形態３よる半導体集積回路１ｂと同じ構成要素については同じ符号を付し説明を省略する。   The semiconductor integrated circuit 1c according to the fourth embodiment is different from the third embodiment only in that a timing detection circuit 12 is provided instead of the input terminals 9 and 10 and the arithmetic circuit 11 according to the third embodiment. Therefore, the same components as those of the semiconductor integrated circuit 1b according to the third embodiment described above are denoted by the same reference numerals, and the description thereof is omitted.

以下、本実施の形態４による半導体集積回路１ｃの動作について説明する。
まず、通常使用時の動作は、前記実施の形態１での動作と同一であるため、説明を省略する。 The operation of the semiconductor integrated circuit 1c according to the fourth embodiment will be described below.
First, the operation during normal use is the same as that in the first embodiment, and a description thereof will be omitted.

次に、回路検査時の場合、例えば、前記タイミング検出回路１２が、電源投入直後からクロックの立ち上がりをカウントするカウンタであるとし、該タイミング検出回路１２でのカウント回数が所定の範囲内にあるとき、アドレス信号選択回路４がアドレス入力端子３からのアドレス信号Ｂ１〜Ｂｎを選択するように、切替制御信号Ｃ１を生成する。   Next, in the case of circuit inspection, for example, when the timing detection circuit 12 is a counter that counts the rising edge of the clock immediately after the power is turned on, and the number of counts in the timing detection circuit 12 is within a predetermined range. The switching control signal C1 is generated so that the address signal selection circuit 4 selects the address signals B1 to Bn from the address input terminal 3.

具体的に述べると、秘匿データを外部へ読み出すことができる期間を、たとえば、カウント回数が１００回から１１０回までの間であると設定した場合、前記タイミング検出回路１２は、そのカウント数が１００回から１１０回までの間のみ、記憶部５に格納されている秘匿データを外部から直接読み出すことができる切替制御信号Ｃ１を生成して、アドレス信号選択回路４へ出力する。そして、記憶部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ１〜Ｄｍを出力する。   More specifically, when the period during which the confidential data can be read out is set to be, for example, a count number between 100 and 110 times, the timing detection circuit 12 has the count number of 100. The switch control signal C <b> 1 that can directly read the secret data stored in the storage unit 5 from the outside is generated and output to the address signal selection circuit 4 only during the period from 110 to 110 times. When the address signals B1 to Bn are input to the storage unit 5, the storage unit 5 outputs the stored secret data D1 to Dm by the address signals B1 to Bn.

そして、記憶部５から読み出された秘匿データＤ１〜Ｄｍは、検査用出力端子８から外部へ出力される。   The secret data D1 to Dm read from the storage unit 5 are output to the outside from the inspection output terminal 8.

なお、前記タイミング検出回路１２において、カウント数が９９回以下、または１１１回以上である時は、タイミング検出回路１２は、秘匿データを外部から直接読み出せない制御信号Ｃ１を生成する。したがって、前記タイミング検出回路１２が、秘匿データを外部から直接読み出すことができる切替制御信号Ｃ１を生成する期間を知る者だけが、秘匿データを直接読み出し、回路検査を実施することが可能となる。   In the timing detection circuit 12, when the count number is 99 times or less, or 111 times or more, the timing detection circuit 12 generates a control signal C1 that cannot directly read confidential data from the outside. Therefore, only the person who knows the period during which the timing detection circuit 12 generates the switching control signal C1 that can directly read the secret data from the outside can directly read the secret data and perform the circuit inspection.

以上のように、本実施の形態４の半導体集積回路によれば、外部より直接秘匿データを読み出すことができる切替制御信号Ｃ１をある一定の期間のみ生成するタイミング回路１２を設け、該切替制御信号Ｃ１により選択される、秘匿データを読み出すアドレス信号Ｂ１〜Ｂｎを所定の期間のみ有効とし、秘匿データを外部へ読み出すことができる期間を制限するようにしたので、半導体集積回路１ｃ内の記憶部５に格納された第三者に公開したくない秘匿データを強固に保護することができ、一方、その切替制御信号Ｃ１が生成される所定期間を知り得る者（秘匿データを参照すること、あるいは該秘匿データを使用して半導体集積回路１ｃを動作させることを許可された者）が回路検査する際には、前記秘匿データを容易に読み出すことができ、回路検査を容易に行うことができる。   As described above, according to the semiconductor integrated circuit of the fourth embodiment, the timing circuit 12 that generates the switching control signal C1 that can directly read the secret data from the outside only for a certain period is provided, and the switching control signal Since the address signals B1 to Bn for reading the secret data selected by C1 are valid only for a predetermined period and the period during which the secret data can be read out is limited, the storage unit 5 in the semiconductor integrated circuit 1c It is possible to strongly protect the confidential data that is stored in the third party and that is not desired to be disclosed to the third party, while being able to know the predetermined period during which the switching control signal C1 is generated (refer to the confidential data, or When the circuit inspection is performed by a person who is permitted to operate the semiconductor integrated circuit 1c using the confidential data, the confidential data can be easily read out. Come, it is possible to perform circuit inspection easily.

さらに、本実施の形態４による半導体集積回路１ｃにおいて、記憶部５と検査用出力端子８との間に、前述した実施の形態１の演算回路６を設け、記憶部５から出力される秘匿データＤ１〜Ｄｍが演算回路６を通過してから外部に出力されるようにすれば、秘匿データを二重に保護する効果があり、該秘匿データをより一層外部に漏れにくくすることができる。   Furthermore, in the semiconductor integrated circuit 1c according to the fourth embodiment, the arithmetic circuit 6 according to the first embodiment described above is provided between the storage unit 5 and the test output terminal 8, and the secret data output from the storage unit 5 is provided. If D1 to Dm are output to the outside after passing through the arithmetic circuit 6, there is an effect of protecting the confidential data double, and the confidential data can be further prevented from leaking to the outside.

また、図５に示すように、前述した実施の形態１の半導体集積回路１において、記憶部５から出力される秘匿データに対して一定の秘密法則に従った演算を行う演算回路６の代わりに、本実施の形態４によるタイミング検出回路１２、及び選択回路２２を設け、前記タイミング検出回路１２において予め設定された期間のみ、前記選択回路２２が秘匿データＤ１〜Ｄｍを検査用出力端子８より出力するようにしても、同様の効果を上げることが可能である。   Further, as shown in FIG. 5, in the semiconductor integrated circuit 1 of the first embodiment described above, instead of the arithmetic circuit 6 that performs an operation according to a certain secret law for the secret data output from the storage unit 5. The timing detection circuit 12 and the selection circuit 22 according to the fourth embodiment are provided, and the selection circuit 22 outputs the secret data D1 to Dm from the inspection output terminal 8 only for a period preset in the timing detection circuit 12. Even if it does, it is possible to raise the same effect.

（実施の形態５）
以下、実施の形態５について図面を参照しながら説明する。
本実施の形態５においては、回路検査時に用いられる端子と、半導体集積回路の構成要素とを接続する配線を切断するヒューズを設け、回路検査が終了後は、記憶部５に格納された秘匿データを外部より直接読み出せないようにする。 (Embodiment 5)
The fifth embodiment will be described below with reference to the drawings.
In the fifth embodiment, a fuse for cutting a wiring for connecting a terminal used for circuit inspection and a component of the semiconductor integrated circuit is provided, and after the circuit inspection is completed, the confidential data stored in the storage unit 5 is provided. Can not be read directly from the outside.

図６は、本発明の実施の形態５による半導体集積回路の構成を示す図である。
図６において、半導体集積回路１ｄは、通常使用時に使用するアドレス信号Ａ１〜Ａｎを生成するアドレス生成回路２と、回路検査時に使用する外部から入力されるアドレス信号Ｂ１〜Ｂｎの入力端子であるアドレス入力端子３と、切替制御信号Ｃ１に応じて前記アドレス信号Ａ１〜Ａｎもしくはアドレス信号Ｂ１〜Ｂｎのいずれかを選択するアドレス信号選択回路４と、前記切替制御信号Ｃ１の入力端子である制御信号入力端子７と、第三者に公開したくない秘匿データを格納し、アドレス信号選択回路４から出力されるアドレス信号により、格納されている任意の秘匿データを読み出すことができる記憶部５と、特定の電圧や電流の印加などを行うことによって導通している経路を切断可能なヒューズ１３、１６と、アドレス入力端子３から入力されるアドレス信号Ｂ１〜Ｂｎをヒューズ１３に伝播させる配線１４と、ヒューズ１３とアドレス信号選択回路４とを接続する配線１５と、前記記憶部５から出力されるデータＤ１〜Ｄｍをヒューズ１６に伝播させる配線１７と、該ヒューズ１６と検査用出力端子８とを接続する配線１８とから構成される。 FIG. 6 is a diagram showing a configuration of a semiconductor integrated circuit according to the fifth embodiment of the present invention.
In FIG. 6, a semiconductor integrated circuit 1d includes an address generation circuit 2 that generates address signals A1 to An used during normal use, and an address that is an input terminal for externally input address signals B1 to Bn used during circuit inspection. An input terminal 3, an address signal selection circuit 4 for selecting one of the address signals A1 to An or address signals B1 to Bn according to a switching control signal C1, and a control signal input that is an input terminal for the switching control signal C1 A terminal 7 and a storage unit 5 that stores confidential data that is not desired to be disclosed to a third party, and that can read out any stored confidential data by an address signal output from the address signal selection circuit 4, and a specific Fuses 13 and 16 capable of cutting a conductive path by applying a voltage or a current, and an address input terminal 3 The wiring 14 for propagating the address signals B1 to Bn input from the fuse 13 to the fuse 13, the wiring 15 for connecting the fuse 13 and the address signal selection circuit 4, and the data D1 to Dm output from the storage unit 5 to the fuse 16 And a wiring 18 for connecting the fuse 16 and the output terminal 8 for inspection.

次に、本実施の形態５による半導体集積回路１ｄの動作について説明する。
半導体集積回路の検査では、ウエハ状態での検査を行い、その検査で良品となったチップをパッケージに組立てて、組立てた状態で検査を行うなど、出荷までに複数回の検査を行うのが通常である。 Next, the operation of the semiconductor integrated circuit 1d according to the fifth embodiment will be described.
In the inspection of semiconductor integrated circuits, it is usual to inspect multiple times before shipment, such as inspecting in the wafer state, assembling non-defective chips into a package, and inspecting in the assembled state. It is.

従って、本実施の形態５においては、ウエハ状態の検査では、ヒューズ１３、１６を切断せずに、アドレス入力端子３からアドレス信号Ｂ１〜Ｂｎを入力して配線１４、ヒューズ１３、配線１５を介して記憶部５にアドレス信号Ｂ１〜Ｂｎを伝えることにより、該記憶部５から秘匿データであるＤ１〜Ｄｍを読み出し、該秘匿データＤ１〜Ｄｍを、配線１７、ヒューズ１６、配線１８を介して検査用出力端子８より外部に出力するようにし、またウエハ状態での検査終了後は、特定の電圧や電流の印加などを行うことによってヒューズ１３，１６を切断して、アドレス入力端子３、及び検査用出力端子８を使用して秘匿データを外部に読み出すことができないようにする。   Therefore, in the fifth embodiment, in the inspection of the wafer state, the address signals B1 to Bn are input from the address input terminal 3 without cutting the fuses 13 and 16, and the wiring 14, the fuse 13, and the wiring 15 are input. By transmitting the address signals B1 to Bn to the storage unit 5, the secret data D1 to Dm are read from the storage unit 5, and the secret data D1 to Dm are inspected via the wiring 17, the fuse 16, and the wiring 18. Output from the output terminal 8 for external use, and after the inspection in the wafer state, the fuses 13 and 16 are cut by applying a specific voltage or current, and the address input terminal 3 and the inspection. The confidential data cannot be read out to the outside using the output terminal 8.

以上のように、本実施の形態５の半導体集積回路によれば、回路検査のためのアドレス入力端子３、及び検査用出力端子８と、半導体集積回路内の構成部との間に、それぞれのヒューズ１３，１６を設けて、回路検査終了後に、特定の電圧や電流の印加などを行うことによって前記ヒューズ１３，１６を切断することによって、回路検査終了後は、回路検査のための端子３，８を介して秘匿データを外部へ読み出すことを不可能にしたので、記憶部５に格納されている秘匿データの秘匿性を落とすことなく、また、回路検査時には該秘匿データを容易に読み出して、回路検査を簡単に実施することができる。   As described above, according to the semiconductor integrated circuit of the fifth embodiment, the address input terminal 3 for circuit inspection, the output terminal 8 for inspection, and the components in the semiconductor integrated circuit are The fuses 13 and 16 are provided, and after the circuit inspection is completed, the fuses 13 and 16 are disconnected by applying a specific voltage or current, and the terminal 3 for the circuit inspection is completed after the circuit inspection is completed. Since it is impossible to read out the secret data to the outside via 8, the secret data stored in the storage unit 5 is not compromised, and the secret data is easily read out at the time of circuit inspection. Circuit inspection can be easily performed.

なお、本実施の形態５においては、２つのヒューズを、アドレス入力端子3とアドレス信号選択回路４との間と、記憶部５と検査用出力端子８との間に設ける場合を例に挙げて説明したが、ヒューズを、記憶部５と検査用出力端子８との間にのみ設ける構成にしても、同様の効果が得られる。   In the fifth embodiment, a case where two fuses are provided between the address input terminal 3 and the address signal selection circuit 4 and between the storage unit 5 and the inspection output terminal 8 is taken as an example. As described above, the same effect can be obtained even if the fuse is provided only between the storage unit 5 and the inspection output terminal 8.

（実施の形態６）
以下、実施の形態６について図面を参照しながら説明する。
本実施の形態６においては、半導体集積回路をパッケージに組み立てる前に、ウエハ状態で回路検査を行い、検査終了後にパッケージに組み立てる際に、回路検査用の入力端子及び出力端子は、前記パッケージの端子に接続しないようにすることにより、記憶部５に格納された秘匿データを外部より直接読み出せないようにするものである。 (Embodiment 6)
The sixth embodiment will be described below with reference to the drawings.
In the sixth embodiment, before a semiconductor integrated circuit is assembled into a package, a circuit inspection is performed in a wafer state. When the semiconductor integrated circuit is assembled into a package after the inspection is completed, the circuit inspection input terminal and output terminal are the terminals of the package. By not connecting to the secret data, the secret data stored in the storage unit 5 is prevented from being directly read from the outside.

図７は、本発明の実施の形態６による半導体集積回路の構成を示す図である。
図７において、半導体集積回路１ｅは、通常使用時に使用するアドレス信号Ａ１〜Ａｎを生成するアドレス生成回路２と、回路検査時に使用する外部から入力されるアドレス信号Ｂ１〜Ｂｎのウエハ上での入力端子であるアドレス入力端子３と、切替制御信号Ｃ１に応じて前記アドレス信号Ａ１〜Ａｎもしくはアドレス信号Ｂ１〜Ｂｎを選択するアドレス信号選択回路４と、前記切替制御信号Ｃ１のウエハ上での入力端子である切替制御信号入力端子７と、第三者から保護したい秘匿データを格納し、アドレス信号選択回路４から出力されるアドレス信号により、格納されている任意の秘匿データを読み出すことができる記憶部５と、選択された秘匿データＤ１〜Ｄｍを半導体集積回路１ｅの外部へ出力するウエハ上での出力端子である検査用出力端子８と、から構成される。なお、ここでいうウエハ上とは、半導体集積回路１ｅをパッケージに組み立てる際にボンディングされないことを意味する。 FIG. 7 is a diagram showing a configuration of a semiconductor integrated circuit according to the sixth embodiment of the present invention.
In FIG. 7, a semiconductor integrated circuit 1e includes an address generation circuit 2 for generating address signals A1 to An used during normal use and an input of address signals B1 to Bn input from the outside for use during circuit inspection on the wafer. An address input terminal 3 which is a terminal, an address signal selection circuit 4 which selects the address signals A1 to An or the address signals B1 to Bn according to the switching control signal C1, and an input terminal on the wafer of the switching control signal C1 The switching control signal input terminal 7 and a storage unit that stores confidential data that is to be protected from a third party and can read out any stored confidential data by an address signal output from the address signal selection circuit 4 5 and inspection which is an output terminal on the wafer for outputting the selected secret data D1 to Dm to the outside of the semiconductor integrated circuit 1e. And the output terminal 8, consists of. The term “on the wafer” as used herein means that bonding is not performed when the semiconductor integrated circuit 1e is assembled into a package.

次に、本実施の形態６による半導体集積回路１ｅの動作について説明する。
本実施の形態６における半導体集積回路１ｅは、ウエハ状態で回路検査される。
回路検査時の場合、切替制御信号入力端子７より、アドレス入力端子３から入力されるアドレス信号Ｂ１〜Ｂｎを選択する切替制御信号Ｃ１を入力する。そして、前記切替制御信号Ｃ１を受け取ったアドレス信号選択回路４は、該切替制御信号Ｃ１に従って、アドレス信号Ｂ１〜Ｂｎを選択する。そして、記憶部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ１〜Ｄｍを読み出す。そして、前記記憶部５から読み出された秘匿データＤ１〜Ｄｍは、検査用出力端子８を介して外部に出力される。 Next, the operation of the semiconductor integrated circuit 1e according to the sixth embodiment will be described.
Semiconductor integrated circuit 1e in the sixth embodiment is inspected in the wafer state.
In the case of circuit inspection, the switching control signal C1 for selecting the address signals B1 to Bn input from the address input terminal 3 is input from the switching control signal input terminal 7. The address signal selection circuit 4 that has received the switching control signal C1 selects the address signals B1 to Bn according to the switching control signal C1. When the address signals B1 to Bn are input to the storage unit 5, the storage unit 5 reads the stored confidential data D1 to Dm by the address signals B1 to Bn. The secret data D1 to Dm read from the storage unit 5 are output to the outside via the inspection output terminal 8.

そして、回路検査終了後、本半導体集積回路１ｅをパッケージに組立てる際に、ウエハ上での回路検査のための端子３，７，８を、パッケージの外部端子に電気的に接続しないこととする。   Then, when the semiconductor integrated circuit 1e is assembled into a package after the circuit inspection is completed, the terminals 3, 7, and 8 for circuit inspection on the wafer are not electrically connected to the external terminals of the package.

以上のように、本実施の形態６の半導体集積回路によれば、回路検査のためにウエハ上に設けた端子３，７，８を、回路検査終了後、パッケージに電気的に接続しない、例えばボンディングしないことにより、回路検査終了後、回路検査のための端子３，７，８を介して、記憶部５に格納された秘匿データを外部に読み出すことを不可能にしたので、半導体集積回路１ｅの出荷後、第三者に秘匿データが漏洩することを防ぐことが可能となり、また、回路検査時には、記憶部５に格納されている秘匿データの秘匿性を落とすことなく、秘匿データを容易に読み出して、回路検査を簡単に行なうことができる。   As described above, according to the semiconductor integrated circuit of the sixth embodiment, the terminals 3, 7, and 8 provided on the wafer for circuit inspection are not electrically connected to the package after the circuit inspection is completed. By not bonding, it is impossible to read out the secret data stored in the storage unit 5 via the terminals 3, 7 and 8 for circuit inspection after the circuit inspection is completed. Therefore, the semiconductor integrated circuit 1e It is possible to prevent the confidential data from leaking to a third party after the shipment of the data, and at the time of circuit inspection, the confidential data can be easily stored without reducing the confidentiality of the confidential data stored in the storage unit 5. The circuit inspection can be easily performed by reading.

（実施の形態７）
以下、実施の形態７について図面を参照しながら説明する。
本実施の形態７においては、検査用の入力，出力端子として、静電破壊保護が施されていない端子を用い、回路検査終了後の通常使用時には、半導体集積回路の置かれる環境や、それ自身が帯電した静電気により、該検査用の入力，出力端子が破壊され、記憶部５に格納された秘匿データを外部より直接読み出せないようにする。 (Embodiment 7)
The seventh embodiment will be described below with reference to the drawings.
In the seventh embodiment, terminals that are not subjected to electrostatic breakdown protection are used as inspection input and output terminals. During normal use after circuit inspection is completed, the environment in which the semiconductor integrated circuit is placed or the terminal itself is used. Due to the static electricity charged, the inspection input and output terminals are destroyed, so that the confidential data stored in the storage unit 5 cannot be directly read from the outside.

図７は、本発明の実施の形態７による半導体集積回路の構成を示す図である。
本実施の形態７は、上述の実施の形態６による半導体集積回路と同じ構成であるため、説明を省略する。ただし、本実施の形態７による半導体集積回路１ｅにおいては、アドレス入力端子３、切替制御信号入力端子７、及び検査用出力端子８として、静電破壊保護が施されていない端子を用いる。 FIG. 7 is a diagram showing a configuration of a semiconductor integrated circuit according to the seventh embodiment of the present invention.
Since the seventh embodiment has the same configuration as that of the semiconductor integrated circuit according to the sixth embodiment, the description thereof is omitted. However, in the semiconductor integrated circuit 1e according to the seventh embodiment, as the address input terminal 3, the switching control signal input terminal 7, and the inspection output terminal 8, terminals that are not subjected to electrostatic breakdown protection are used.

半導体集積回路が故障する原因の１つに、半導体集積回路の置かれた環境や半導体集積回路自身に帯電した静電気の放電による破壊が挙げられる。   One of the causes of the failure of the semiconductor integrated circuit is the destruction of the environment where the semiconductor integrated circuit is placed or the discharge of static electricity charged in the semiconductor integrated circuit itself.

しかし、半導体集積回路の検査工程においては、静電破壊対策が十分になされた環境下で検査が行われるため、端子が静電破壊保護を施されなかったことが原因で半導体集積回路が故障することは、ほとんど有り得ない。   However, in the inspection process of the semiconductor integrated circuit, since the inspection is performed in an environment in which countermeasures against electrostatic breakdown are sufficiently taken, the semiconductor integrated circuit fails because the terminals are not protected against electrostatic breakdown. That is almost impossible.

そこで、本実施の形態７による半導体集積回路１ｅでは、回路検査時に使用する端子、つまり、アドレス入力端子３、切替制御信号入力端子７、及び検査用出力端子８として、静電破壊保護が施されていない端子を用いる。   Therefore, in the semiconductor integrated circuit 1e according to the seventh embodiment, electrostatic breakdown protection is provided as terminals used at the time of circuit inspection, that is, the address input terminal 3, the switching control signal input terminal 7, and the inspection output terminal 8. Use the terminals that are not.

次に、本実施の形態７による半導体集積回路の動作について説明する。
本実施の形態７における半導体集積回路１ｅの回路検査は、静電破壊対策が十分になされた環境下で行われる。 Next, the operation of the semiconductor integrated circuit according to the seventh embodiment will be described.
The circuit inspection of the semiconductor integrated circuit 1e according to the seventh embodiment is performed in an environment where sufficient measures against electrostatic breakdown are taken.

まず、回路検査時の場合、切替制御信号入力端子７より、アドレス入力端子３から入力されるアドレス信号Ｂ１〜Ｂｎを選択する切替制御信号Ｃ１を入力する。そして、前記切替制御信号Ｃ１を受け取ったアドレス信号選択回路４は、該切替制御信号Ｃ１に従って、アドレス信号Ｂ１〜Ｂｎを選択する。そして、記憶部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ１〜Ｄｍを読み出す。そして、前記記憶部５から読み出された秘匿データＤ１〜Ｄｍは、検査用出力端子８を介して外部に出力される。   First, in the case of circuit inspection, the switching control signal C1 for selecting the address signals B1 to Bn input from the address input terminal 3 is input from the switching control signal input terminal 7. The address signal selection circuit 4 that has received the switching control signal C1 selects the address signals B1 to Bn according to the switching control signal C1. When the address signals B1 to Bn are input to the storage unit 5, the storage unit 5 reads the stored confidential data D1 to Dm by the address signals B1 to Bn. The secret data D1 to Dm read from the storage unit 5 are output to the outside via the inspection output terminal 8.

そして、検査終了後、良品と判定された半導体集積回路１ｅに対して、故意に電圧印加や電流印加を行い、アドレス入力端子３、切替制御信号入力端子７、及び検査用出力端子８を破壊する。   Then, after the inspection is completed, voltage or current is intentionally applied to the semiconductor integrated circuit 1e determined to be non-defective, thereby destroying the address input terminal 3, the switching control signal input terminal 7, and the inspection output terminal 8. .

以上のように、本実施の形態７の半導体集積回路によれば、回路検査用の端子である、アドレス入力端子３、切替制御信号入力端子７、及び検査用出力端子８に、静電破壊保護が施されていない端子を用いるようにして、静電破壊対策が十分になされた環境下で行われる回路検査時においては、前記回路検査用の端子３，７，８により、記憶部５から秘匿データＤ１〜Ｄｍを読み出し可能とし、回路検査終了後には、前記端子３，７，８対して、電流あるいは電圧を印加することによって該端子を破壊し、出荷後に記憶部５の秘匿データＤ１〜Ｄｍを外部から直接読み出すことを不可能としたので、回路検査時には、記憶部５に格納されている秘匿データの秘匿性を落とすことなく、秘匿データを容易に読み出して、回路検査を簡単に行なうことができ、また、出荷後には検査用端子が破壊されているので、第三者に秘匿データが漏洩することを防ぐことができる。   As described above, according to the semiconductor integrated circuit of the seventh embodiment, the address input terminal 3, the switching control signal input terminal 7, and the test output terminal 8, which are circuit test terminals, are protected against electrostatic breakdown. When a circuit inspection is performed in an environment in which countermeasures against electrostatic breakdown are sufficiently performed by using terminals that are not subjected to electrostatic discharge, the terminals 3, 7 and 8 for circuit inspection are concealed from the storage unit 5. The data D1 to Dm can be read out, and after the circuit test is completed, the terminals 3, 7, and 8 are applied with current or voltage to destroy the terminals, and the secret data D1 to Dm in the storage unit 5 are shipped after shipment. Since it is impossible to read the data directly from the outside, the secret data stored in the storage unit 5 can be easily read and the circuit test can be easily performed without degrading the confidentiality of the secret data stored in the storage unit 5. Bets can be, also, since the terminals for inspection are destroyed after shipment, it is possible to prevent the leakage of secret data to a third party.

なお、前述した実施の形態１ないし７では、通常使用時に使用するアドレス信号Ａ１〜Ａｎを、半導体集積回路１内部のアドレス生成回路２により与えるようにしたが、回路検査時に使用するアドレス信号Ｂ１〜Ｂｎと同様、半導体集積回路１の外部から直接入力するようにしてもよい。   In the first to seventh embodiments described above, the address signals A1 to An used during normal use are given by the address generation circuit 2 inside the semiconductor integrated circuit 1, but the address signals B1 to B1 used during circuit inspection are used. As with Bn, it may be directly input from the outside of the semiconductor integrated circuit 1.

（実施の形態８）
以下、実施の形態８について図面を参照しながら説明する。
本実施の形態８は、半導体集積回路内に同一内容の秘匿データを格納した記憶部を２つ設け、前記各記憶部に格納された秘匿データをアドレス毎に比較することにより、外部から直接制御・観測することなく、該記憶部に格納されたデータの正当性のチェックを行う。 (Embodiment 8)
Hereinafter, an eighth embodiment will be described with reference to the drawings.
In the eighth embodiment, two storage units storing confidential data having the same contents are provided in a semiconductor integrated circuit, and the confidential data stored in each storage unit is compared for each address, thereby directly controlling from the outside. -The validity of the data stored in the storage unit is checked without observing.

図８は、本実施の形態８における半導体集積回路のブロック図を示すものである。
図８において、本実施の形態８における半導体集積回路１００は、第三者に公開したくない秘匿データが格納された第１のＲＯＭ（第１の記憶部）１０２と、前記第１のＲＯＭ１０２と全く同一内容のデータが格納された第２のＲＯＭ（第２の記憶部）１０３と、前記第１のＲＯＭ１０２に対して第１のアドレス信号Ｓ１０１を、また前記第２のＲＯＭ１０３に対し第２のアドレス信号Ｓ１０２を発生してアクセスするアドレス発生器１０１と、第１のＲＯＭ１０２からの第１の秘匿データＳ１０３と第２のＲＯＭ１０３からの第２の秘匿データＳ１０４とを比較し、一致・不一致信号Ｓ１０５を第１の外部端子１０５に出力する比較回路（比較部）１０４と、から構成されている。 FIG. 8 is a block diagram of the semiconductor integrated circuit according to the eighth embodiment.
In FIG. 8, the semiconductor integrated circuit 100 according to the eighth embodiment includes a first ROM (first storage unit) 102 in which secret data that is not desired to be disclosed to a third party is stored, and the first ROM 102. A second ROM (second storage unit) 103 in which exactly the same content data is stored, a first address signal S101 for the first ROM 102, and a second address for the second ROM 103. The address generator 101 that generates and accesses the address signal S102, the first secret data S103 from the first ROM 102 and the second secret data S104 from the second ROM 103 are compared, and a match / mismatch signal S105 is compared. And a comparison circuit (comparison unit) 104 that outputs the signal to the first external terminal 105.

以下、以上のように構成された本実施の形態８における半導体集積回路１００の動作について説明する。
まず、第１のＲＯＭ１０２に対して、アドレス発生器１０１が発生した第１のアドレス信号Ｓ１０１でアクセスする。また、第２のＲＯＭ１０３に対しても同様に、アドレス発生器１０１が発生した第２のアドレス信号Ｓ１０２でアクセスする。この時、アドレス発生器１０１が第１のＲＯＭ１０２及び第２のＲＯＭ１０３に対して発生する第１及び第２のアドレス信号Ｓ１０１，Ｓ１０２は、同一である。 Hereinafter, the operation of the semiconductor integrated circuit 100 according to the eighth embodiment configured as described above will be described.
First, the first ROM 102 is accessed by the first address signal S101 generated by the address generator 101. Similarly, the second ROM 103 is accessed by the second address signal S102 generated by the address generator 101. At this time, the first and second address signals S101 and S102 generated by the address generator 101 for the first ROM 102 and the second ROM 103 are the same.

そして、第１のアドレス信号Ｓ１０１でアクセスされた第１のＲＯＭ１０２は、比較回路１０４に対して第１の秘匿データＳ１０３を出力し、同時に、第２のアドレス信号Ｓ１０２でアクセスされた第２のＲＯＭ１０３は、比較回路１０４に対し、第２の秘匿データＳ１０４を出力する。   Then, the first ROM 102 accessed by the first address signal S101 outputs the first secret data S103 to the comparison circuit 104, and at the same time, the second ROM 103 accessed by the second address signal S102. Outputs the second secret data S104 to the comparison circuit 104.

そして、比較回路１０４は、前記第１のＲＯＭ１０２からの第１の秘匿データＳ１０３と、第２のＲＯＭ１０３からの第２の秘匿データＳ１０４とを、アドレス毎に１ビットづつ比較し、一致・不一致信号Ｓ１０５を出力する。一致・不一致信号Ｓ１０５は、第１の外部端子１０５を介して出力され、外部のＬＳＩテスタ（図示せず）にて観測する。そして、外部のＬＳＩテスタでは、その観測された一致・不一致信号Ｓ１０５のすべてが一致した場合は良品と判定し、一方、一致・不一致信号Ｓ１０５のうちの１つでも不一致である場合は不良品と判定する。   Then, the comparison circuit 104 compares the first secret data S103 from the first ROM 102 with the second secret data S104 from the second ROM 103 bit by bit for each address, and a match / mismatch signal S105 is output. The coincidence / non-coincidence signal S105 is output via the first external terminal 105 and is observed by an external LSI tester (not shown). In the external LSI tester, if all of the observed match / mismatch signals S105 match, it is determined as a non-defective product. On the other hand, if any of the match / mismatch signals S105 does not match, it is determined as a defective product. judge.

そして、上述したような処理を、順次アドレスをインクリメントして、第１及び第２のＲＯＭ１０２，１０３の最終アドレスまで繰り返し行うことによって、半導体集積回路１００の外部から直接制御・観測することなしに、前記第１及び第２のＲＯＭ１０２，１０３の全領域テストを可能にする。   Then, the above-described processing is sequentially incremented and repeated until the final addresses of the first and second ROMs 102 and 103, without directly controlling and observing from the outside of the semiconductor integrated circuit 100. The entire area test of the first and second ROMs 102 and 103 is made possible.

以上のように、本実施の形態８の半導体集積回路によれば、アドレス発生器１０１と、同一の秘匿データを保持する第１の記憶部１０２及び第２の記憶部１０３と、前記第１及び第２の記憶部１０２，１０３からの出力が同一か否かを比較する比較回路１０４と、を備えるようにしたので、第三者に公開することができない秘匿データを保持する記憶部のデータの正当性のチェックを、半導体集積回路１００の外部から直接制御・観測することなく、半導体集積回路１００の内部において行ことができるため、秘匿データの守秘性を守りながら、テストを実施することができる。   As described above, according to the semiconductor integrated circuit of the eighth embodiment, the address generator 101, the first storage unit 102 and the second storage unit 103 that hold the same secret data, And a comparison circuit 104 that compares whether or not the outputs from the second storage units 102 and 103 are the same, so that the data in the storage unit that holds confidential data that cannot be disclosed to a third party Since the validity check can be performed inside the semiconductor integrated circuit 100 without directly controlling and observing from the outside of the semiconductor integrated circuit 100, the test can be performed while protecting the confidentiality of the confidential data. .

なお、アドレス発生器１０１と比較回路１０４とをマイクロコンピュータ（以下、マイコンと称す）より構成し、プログラムにより、第１の記憶部１０２及び第２の記憶部１０３に記憶されている各秘匿データを読み出し、第１の記憶部１０２及び第２の記憶部１０３より読み出された各秘匿データが等しいか否かを調べ、その比較結果を半導体集積回路１００の外部に出力するようにしてもよく、上述と同様の効果が得られる。   The address generator 101 and the comparison circuit 104 are composed of a microcomputer (hereinafter referred to as a microcomputer), and each secret data stored in the first storage unit 102 and the second storage unit 103 is stored by a program. Read, check whether each secret data read from the first storage unit 102 and the second storage unit 103 are equal, and output the comparison result to the outside of the semiconductor integrated circuit 100, The same effect as described above can be obtained.

（実施の形態９）
以下、実施の形態９について図面を参照しながら説明する。
前記実施の形態８において説明したように、第１のＲＯＭ１０２と第２のＲＯＭ１０３とに同一の内容を保持させて、比較回路１０４で判定を行った場合、正しい判定結果が得られない場合がある。例えば、製造工程上において何らかの要因で、前記第１のＲＯＭ１０２と第２のＲＯＭ１０３との両方に対して、秘匿データの記憶が正しく行われず、２つのＲＯＭの全領域が全て“０”、または２つのＲＯＭの全領域が全て“１”のデータを持つ場合は、不良品であるにも拘わらず良品と判定され、正しい判定結果が得られない。また、前記２つのＲＯＭが、同一アドレス、同一ビットに故障を持った場合も、前記と同様、不良品であると正しく判定できない。そこで、本実施の形態９においては、前記実施の形態８と同様、半導体集積回路内に秘匿データを格納する記憶部を２つ設けるが、各記憶部に、互いに反転した秘匿データを記憶する。 (Embodiment 9)
The ninth embodiment will be described below with reference to the drawings.
As described in the eighth embodiment, when the same contents are held in the first ROM 102 and the second ROM 103 and determination is performed by the comparison circuit 104, a correct determination result may not be obtained. . For example, the secret data is not correctly stored in both the first ROM 102 and the second ROM 103 for some reason in the manufacturing process, and all the areas of the two ROMs are all “0”, or 2 When all the areas of one ROM have data “1”, it is determined as a non-defective product although it is a defective product, and a correct determination result cannot be obtained. Also, even if the two ROMs have a failure at the same address and the same bit, it cannot be correctly determined as a defective product as described above. Therefore, in the ninth embodiment, as in the eighth embodiment, two storage units for storing the secret data are provided in the semiconductor integrated circuit, but the secret data inverted with respect to each other is stored in each storage unit.

図８は、本発明の実施の形態９による半導体集積回路の構成を示す図である。
本実施の形態９における半導体集積回路１００は、上述の実施の形態８による半導体集積回路と同じ構成であるため、同じ符号を付しここでは説明を省略する。ただし、本実施の形態９においては、第１のＲＯＭ１０２と第２のＲＯＭ１０３には、互いに反転した秘匿データが記憶されているものとする。 FIG. 8 is a diagram showing a configuration of a semiconductor integrated circuit according to the ninth embodiment of the present invention.
Since the semiconductor integrated circuit 100 according to the ninth embodiment has the same configuration as the semiconductor integrated circuit according to the eighth embodiment, the same reference numerals are given and description thereof is omitted here. However, in the ninth embodiment, it is assumed that the first ROM 102 and the second ROM 103 store secret data that is reversed with respect to each other.

以下、本実施の形態９による半導体集積回路１００の動作について説明する。   The operation of the semiconductor integrated circuit 100 according to the ninth embodiment will be described below.

まず、第１のＲＯＭ１０２に対して、アドレス発生器１０１が発生した第１のアドレス信号Ｓ１０１でアクセスする。また、第２のＲＯＭ１０３に対しても同様に、アドレス発生器１０１が発生した第２のアドレス信号Ｓ１０２でアクセスする。この時、アドレス発生器１０１が第１のＲＯＭ１０２及び第２のＲＯＭ１０３に対して発生する第１及び第２のアドレス信号Ｓ１０１，Ｓ１０２は、同一である。   First, the first ROM 102 is accessed by the first address signal S101 generated by the address generator 101. Similarly, the second ROM 103 is accessed by the second address signal S102 generated by the address generator 101. At this time, the first and second address signals S101 and S102 generated by the address generator 101 for the first ROM 102 and the second ROM 103 are the same.

そして、第１のアドレス信号Ｓ１０１でアクセスされた第１のＲＯＭ１０２は、比較回路１０４に対して第１の秘匿データＳ１０３を出力し、また、第２のアドレス信号Ｓ１０２でアクセスされた第２のＲＯＭ１０３は、比較回路１０４に対し、第２の秘匿データＳ１０４を出力する。   The first ROM 102 accessed by the first address signal S101 outputs the first secret data S103 to the comparison circuit 104, and the second ROM 103 accessed by the second address signal S102. Outputs the second secret data S104 to the comparison circuit 104.

そして、比較回路１０４は、前記第１のＲＯＭ１０２からの第１の秘匿データＳ１０３と、第２のＲＯＭ１０３からの第２の秘匿データＳ１０４とを、アドレス毎に１ビットづつ比較し、一致・不一致信号Ｓ１０５を出力する。一致・不一致信号Ｓ１０５は、第１の外部端子１０５に接続されており、該第１の外部端子１０５を介して、外部のＬＳＩテスタ（図示せず）にて観測する。そして、外部のＬＳＩテスタでは、その観測された一致・不一致信号Ｓ１０５のすべてが不一致である場合は良品と判定し、一方、一致・不一致信号Ｓ１０５のうちの１つでも一致した場合は不良品と判定する。   Then, the comparison circuit 104 compares the first secret data S103 from the first ROM 102 with the second secret data S104 from the second ROM 103 bit by bit for each address, and a match / mismatch signal S105 is output. The match / mismatch signal S105 is connected to the first external terminal 105, and is observed by an external LSI tester (not shown) via the first external terminal 105. In the external LSI tester, if all of the observed match / mismatch signals S105 do not match, it is determined as a non-defective product. On the other hand, if any one of the match / mismatch signals S105 matches, it is determined as a defective product. judge.

そして、上述したような処理を、順次アドレスをインクリメントして、第１及び第２のＲＯＭ１０２，１０３の最終アドレスまで繰り返し行うことによって、半導体集積回路１００の外部から直接制御・観測することなしに、前記第１及び第２のＲＯＭ１０２，１０３の全領域テストを可能にする。   Then, the above-described processing is sequentially incremented and repeated until the final addresses of the first and second ROMs 102 and 103, without directly controlling and observing from the outside of the semiconductor integrated circuit 100. The entire area test of the first and second ROMs 102 and 103 is made possible.

以上のように、本実施の形態９の半導体集積回路によれば、２つの記憶部１０２，１０３に互いに反転したデータを格納し、外部のＬＳＩテスタにおいて観測された一致・不一致信号Ｓ１０５を観測し、該一致・不一致信号Ｓ１０５が全て不一致の場合は良品と判定するようにしたので、製造工程上において、何らかの要因で前記２つの記憶部１０２，１０３の両方に対して、データの記憶が正しく行われず、記憶部の全領域が２つ共全て“０”、または記憶部の全領域が２つ共全て“１”のデータを持つ場合、あるいは、２つの記憶部が、同一アドレス、同一ビットに故障を持った場合でも、これを不良品と正しく判定することができ、前述実施の形態８の効果に加え、一層正しく不良品を判定することができる。   As described above, according to the semiconductor integrated circuit of the ninth embodiment, the inverted data is stored in the two storage units 102 and 103, and the coincidence / mismatch signal S105 observed in the external LSI tester is observed. Since all the coincidence / non-coincidence signals S105 do not coincide with each other, the product is determined to be a non-defective product. Therefore, in the manufacturing process, data is correctly stored in both the two storage units 102 and 103 for some reason. If all the storage areas have data “0” for all two areas, or all the storage areas all have data “1”, or if both storage areas have the same address and the same bit Even if there is a failure, it can be correctly determined as a defective product, and in addition to the effects of the eighth embodiment, a defective product can be determined more correctly.

なお、本実施の形態９においても、アドレス発生器１０１と比較回路１０４とをマイコンにより構成し、そのプログラムにより、第１の記憶部１０２及び第２の記憶部１０３に記憶されている秘匿データを読み出し、第１の記憶部１０２及び第２の記憶部１０３より読み出された秘匿データが等しいか否かを比較し、その比較結果を半導体集積回路１００の外部に出力するようにしてもよく、上述と同様の効果が得られる。   Also in the ninth embodiment, the address generator 101 and the comparison circuit 104 are configured by a microcomputer, and the secret data stored in the first storage unit 102 and the second storage unit 103 is stored by the program. Read, compare whether the confidential data read from the first storage unit 102 and the second storage unit 103 are equal, and output the comparison result to the outside of the semiconductor integrated circuit 100, The same effect as described above can be obtained.

（実施の形態１０）
以下、実施の形態１０について図面を参照しながら説明する。
本実施の形態１０においては、半導体集積回路内に同一内容の秘匿データを格納した記憶部を２つ設け、該各記憶部に格納された秘匿データをアドレス毎に比較する判定に加え、前記各記憶部の秘匿データを演算する演算回路をさらに設けるようにし、該演算結果によってもデータの正当性のチェックを行う。 (Embodiment 10)
The tenth embodiment will be described below with reference to the drawings.
In the tenth embodiment, two storage units storing confidential data having the same contents are provided in the semiconductor integrated circuit, and in addition to the determination of comparing the confidential data stored in each storage unit for each address, An arithmetic circuit for calculating secret data in the storage unit is further provided, and the validity of the data is also checked based on the calculation result.

図９は、本発明の実施の形態１０による半導体集積回路の構成を示す図である。
図９において、本実施の形態１０による半導体集積回路１００ａは、第三者に公開したくない秘匿データが格納された第１のＲＯＭ１０２と、前記第１のＲＯＭ１０２と全く同一内容のデータが格納された第２のＲＯＭ１０３と、前記第１のＲＯＭに対し第１のアドレス信号Ｓ１０１を、また前記第２のＲＯＭ１０３に対し第２のアドレス信号Ｓ１０２を発生させてアクセスするアドレス発生器１０１と、前記第１のＲＯＭ１０２からの第１の秘匿データＳ１０３と、前記第２のＲＯＭ１０３からの第２の秘匿データＳ１０４とを比較し、一致・不一致信号Ｓ１０５を第１の外部端子１０５に出力する比較回路１０４と、前記第１のＲＯＭ１０２からの第１の秘匿データＳ１０３を入力してチェックサムを実施し、その演算結果Ｓ２０６を第２の外部端子２０８に出力する第１の演算回路２０６（第１の演算部）と、前記第２のＲＯＭ１０３からの第２の秘匿データＳ１０４を入力してチェックサムを実施し、その演算結果Ｓ２０７を第３の外部端子に出力する第２の演算回路（第２の演算部）２０７と、から構成されている。 FIG. 9 is a diagram showing a configuration of a semiconductor integrated circuit according to the tenth embodiment of the present invention.
Referring to FIG. 9, the semiconductor integrated circuit 100a according to the tenth embodiment stores a first ROM 102 that stores secret data that is not desired to be disclosed to a third party, and data that has exactly the same contents as the first ROM 102. The second ROM 103, the address generator 101 for accessing the first ROM by generating the first address signal S101 and the second ROM 103 by generating the second address signal S102, and the first ROM A comparison circuit 104 that compares the first secret data S103 from the first ROM 102 with the second secret data S104 from the second ROM 103 and outputs a match / mismatch signal S105 to the first external terminal 105; The first secret data S103 from the first ROM 102 is input to perform a checksum, and the calculation result S206 is input to the first secret data S103. The first arithmetic circuit 206 (first arithmetic unit) that outputs to the external terminal 208 and the second secret data S104 from the second ROM 103 are input to perform a checksum, and the arithmetic result S207 is obtained. And a second arithmetic circuit (second arithmetic unit) 207 that outputs to a third external terminal.

以下、以上のように構成された本実施の形態１０による半導体集積回路１００ａの動作について説明する。
まず、第１のＲＯＭ１０２に対して、アドレス発生器１０１が発生した第１のアドレス信号Ｓ１０１でアクセスする。また、第２のＲＯＭ１０３に対しても同様に、アドレス発生器１０１が発生した第２のアドレス信号Ｓ１０２でアクセスする。この時、アドレス発生器１０１が、第１のＲＯＭ１０２及び第２のＲＯＭ１０３に対して発生する第１及び第２のアドレス信号Ｓ１０１，Ｓ１０２は、同一である。 Hereinafter, the operation of the semiconductor integrated circuit 100a according to the tenth embodiment configured as described above will be described.
First, the first ROM 102 is accessed by the first address signal S101 generated by the address generator 101. Similarly, the second ROM 103 is accessed by the second address signal S102 generated by the address generator 101. At this time, the first and second address signals S101 and S102 generated by the address generator 101 for the first ROM 102 and the second ROM 103 are the same.

そして、第１のアドレス信号Ｓ１０１によりアクセスされた第１のＲＯＭ１０２は、比較回路１０４に対して第１の秘匿データＳ１０３を出力し、また、第２のアドレス信号Ｓ１０２によりアクセスされた第２のＲＯＭ１０３は、比較回路１０４に対し、第２の秘匿データＳ１０４を出力する。   The first ROM 102 accessed by the first address signal S101 outputs the first secret data S103 to the comparison circuit 104, and the second ROM 103 accessed by the second address signal S102. Outputs the second secret data S104 to the comparison circuit 104.

そして、比較回路１０４は、第１のＲＯＭ１０２からの第１の秘匿データＳ１０３と、第２のＲＯＭ１０３からの第２の秘匿データＳ１０４とを、アドレス毎に１ビットづつ比較し、一致・不一致信号Ｓ１０５を出力する。そして、その一致・不一致信号Ｓ１０５は、第１の外部端子１０５を介して出力され、外部のＬＳＩテスタ（図示せず）にて観測する。そして、外部のＬＳＩテスタでは、その観測された一致・不一致信号Ｓ１０５のすべてが一致した場合は良品と判定し、一方、一致・不一致信号Ｓ１０５のうちの１つでも不一致である場合は不良品と判定する。   Then, the comparison circuit 104 compares the first secret data S103 from the first ROM 102 and the second secret data S104 from the second ROM 103 bit by bit for each address, and a match / mismatch signal S105. Is output. The coincidence / mismatch signal S105 is output via the first external terminal 105 and is observed by an external LSI tester (not shown). In the external LSI tester, if all of the observed match / mismatch signals S105 match, it is determined as a non-defective product. On the other hand, if any of the match / mismatch signals S105 does not match, it is determined as a defective product. judge.

そして、上述したような処理を、順次アドレスをインクリメントして、第１及び第２のＲＯＭ１０２，１０３の最終アドレスまで繰り返し行うことによって、半導体集積回路１００ａの外部から直接制御・観測することなしに、前記第１及び第２のＲＯＭ１０２，１０３の全領域テストを可能にする。   Then, the processing as described above is sequentially incremented and repeated until the final addresses of the first and second ROMs 102 and 103, without directly controlling and observing from the outside of the semiconductor integrated circuit 100a. The entire area test of the first and second ROMs 102 and 103 is made possible.

さらに、本実施の形態１０においては、前記比較回路１０４による判定に加え、前記第１及び第２のＲＯＭ１０２，１０３からの秘匿データＳ１０３、Ｓ１０４を演算回路２０６，２０７に入力し、該各演算回路２０６，２０７においてチェックサムによりデータの正当性の判定を行う。   Further, in the tenth embodiment, in addition to the determination by the comparison circuit 104, the secret data S103 and S104 from the first and second ROMs 102 and 103 are input to the arithmetic circuits 206 and 207, and the respective arithmetic circuits In 206 and 207, the validity of the data is determined by the checksum.

つまり、第１のＲＯＭ１０２からの第１の秘匿データＳ１０３を、第１の演算回路２０６に入力し、該第１の演算回路２０６において、入力された第１の秘匿データＳ１０３に対してチェックサムを実施し、演算結果Ｓ２０６を出力する。そして、該演算結果Ｓ２０６は第２の外部端子２０８を介して出力され、外部のＬＳＩテスタ（図示せず）で良否判定を行う。   That is, the first secret data S103 from the first ROM 102 is input to the first arithmetic circuit 206, and the first arithmetic circuit 206 performs a checksum on the input first secret data S103. The calculation result S206 is output. The calculation result S206 is output via the second external terminal 208, and a pass / fail judgment is made by an external LSI tester (not shown).

同様に、第２のＲＯＭ１０３からの第２の秘匿データＳ１０４を、第２の演算回路２０７に入力し、該第２の演算回路２０７で、入力された第２の秘匿データＳ１０４に対してチェックサムを実施し、演算結果Ｓ２０７を出力する。そして、その演算結果Ｓ２０７は第３の外部端子２０９を介して出力され、外部のＬＳＩテスタ（図示せず）で良否判定を行う。   Similarly, the second secret data S104 from the second ROM 103 is input to the second arithmetic circuit 207, and the second arithmetic circuit 207 checks the input second secret data S104 with respect to the second secret data S104. And the calculation result S207 is output. The calculation result S207 is output via the third external terminal 209, and a pass / fail judgment is made by an external LSI tester (not shown).

そして、外部のＬＳＩテスタ（図示せず）では、前述したように一致・不一致信号Ｓ１０５を観測することにより行う良否判定に加え、あらかじめ用意しておいた正しいＲＯＭデータを数値とみなし、その合計値を第１及び第２の演算結果Ｓ２０６，Ｓ２０７の期待値とし、前記第１及び第２のＲＯＭ１０２，１０３に格納されたデータの良否判定を行う。   Then, in the external LSI tester (not shown), in addition to the pass / fail judgment performed by observing the match / mismatch signal S105 as described above, the correct ROM data prepared in advance is regarded as a numerical value, and the total value thereof Is the expected value of the first and second calculation results S206 and S207, and the quality of the data stored in the first and second ROMs 102 and 103 is determined.

以上のように、本実施の形態１０の半導体集積回路によれば、アドレス発生器１０１と、同一の秘匿データが格納された第１及び第２の記憶部１０２，１０３と、前記第１及び第２の記憶部１０２，１０３からの出力を比較する比較回路１０４と、各記憶部１０２，１０３に格納されている秘匿データの正当性についてのチェックサムを行う第１及び第２の演算回路２０６，２０７と、を備えるようにしたので、秘匿データが格納された記憶部１０２，１０３を、半導体集積回路１００ａ外部から直接制御・観測することなく、秘匿データの守秘性を守りながら、回路検査を実施することができる。また、前記２つの記憶部１０２，１０３が、同一アドレス、同一ビットに故障を持った場合でも、演算回路２０６，２０７による演算結果Ｓ２０６，Ｓ２０７も合わせて出力することにより、その演算結果が予め用意しておいた正しいデータによる演算結果と不一致である場合は不良品と判定できるため、記憶部内のデータを、より一層正しく良否判定を行うことが可能となる。   As described above, according to the semiconductor integrated circuit of the tenth embodiment, the address generator 101, the first and second storage units 102 and 103 storing the same secret data, and the first and second A comparison circuit 104 that compares the outputs from the two storage units 102 and 103, and first and second arithmetic circuits 206 that perform a checksum on the validity of the confidential data stored in each of the storage units 102 and 103, 207, so that the storage units 102 and 103 in which the confidential data is stored are directly controlled and observed from outside the semiconductor integrated circuit 100a, and the circuit inspection is performed while protecting the confidentiality of the confidential data. can do. Further, even when the two storage units 102 and 103 have a failure at the same address and the same bit, the calculation results S206 and S207 by the calculation circuits 206 and 207 are also output together so that the calculation results are prepared in advance. If the result of the calculation based on the correct data does not match, it can be determined as a defective product, and therefore the data in the storage unit can be determined more correctly.

また、本実施の形態１０によれば、演算回路２０６，２０７によるチェックサム演算結果により、どちらか一方の記憶部が正しいとき、その正しい記憶部を選択することもできる。すなわち、第１のＲＯＭ１０２が不良品でも、第２のＲＯＭ１０３が良品であれば、正しいＲＯＭの良品判定が可能なため、テスト時の歩留りを向上することができる。   Further, according to the tenth embodiment, when one of the storage units is correct based on the checksum calculation result by the arithmetic circuits 206 and 207, the correct storage unit can be selected. In other words, even if the first ROM 102 is defective, if the second ROM 103 is non-defective, it is possible to determine the correct non-defective ROM, and the yield during testing can be improved.

なお、本実施の形態１０では、２つのＲＯＭ１０２，１０３が同一の内容を持つものとしたが、２つのＲＯＭが互いに反転したデータを持つものとしてもよく、この場合は、各演算回路２０６，２０７におけるチェックサムとして、一方のＲＯＭでは“０”の合計を、他方のＲＯＭでは“１”の合計をカウントする等、データの正当性を確認できる演算方法を用いることで、同様な効果が得られる。   In the tenth embodiment, the two ROMs 102 and 103 have the same contents. However, the two ROMs may have inverted data. In this case, the arithmetic circuits 206 and 207 are used. The same effect can be obtained by using an arithmetic method that can confirm the validity of data, such as counting the sum of “0” in one ROM and the sum of “1” in the other ROM. .

また、本実施の形態１０においても、アドレス発生器１０１と比較回路１０４と演算回路２０６，２０７とをマイコンにより構成し、そのプログラムにより、第１の記憶部１０２及び第２の記憶部１０３に記憶されている秘匿データを読み出し、第１の記憶部１０２及び第２の記憶部１０３より読み出された秘匿データが等しいか否かを比較して、その比較結果を半導体集積回路１００ａの外部に出力し、また、第１の記憶部１０２及び第２の記憶部１０３に記憶されているデータの正当性を確認するための演算を行い、その演算結果を半導体集積回路１００ａの外部に出力するようにしてもよく、上述と同様の効果が得られる。   Also in the tenth embodiment, the address generator 101, the comparison circuit 104, and the arithmetic circuits 206 and 207 are configured by a microcomputer and stored in the first storage unit 102 and the second storage unit 103 by the program. The confidential data read out is read, whether the confidential data read from the first storage unit 102 and the second storage unit 103 are equal, and the comparison result is output to the outside of the semiconductor integrated circuit 100a. In addition, an operation for confirming the validity of the data stored in the first storage unit 102 and the second storage unit 103 is performed, and the calculation result is output to the outside of the semiconductor integrated circuit 100a. The same effect as described above may be obtained.

また、本実施の形態１０においては、演算回路２０６，２０７にてチェックサムを行うとしたが、これはチェックサムだけに限定するものではなく、たとえば、ＣＲＣチェックのようなものでもよい。   In the tenth embodiment, the checksum is performed by the arithmetic circuits 206 and 207. However, this is not limited to the checksum. For example, a CRC check may be used.

（実施の形態１１）
以下、実施の形態１１について説明する。
本実施の形態１１においては、半導体集積回路内に演算結果によりデータの正当性を判定する自己判定回路と、その判定結果により正しく記憶されている記憶部を選択する選択部とを設け、外部から直接制御・観測することなく、記憶部に格納された秘匿データの正当性のチェックを行う。 (Embodiment 11)
Hereinafter, the eleventh embodiment will be described.
In the eleventh embodiment, a self-determination circuit that determines the validity of data based on a calculation result and a selection unit that selects a storage unit that is correctly stored based on the determination result are provided in the semiconductor integrated circuit. The validity of the confidential data stored in the storage unit is checked without direct control / observation.

図１０は、本発明の実施の形態１１による半導体集積回路の構成を示す図である。
図１０において、本実施の形態１１における半導体集積回路１００ｂは、アドレス発生器１０１と、同一の秘匿データを格納した第１のＲＯＭ１０２及び第２のＲＯＭ１０３と、各ＲＯＭの秘匿データの正当性をチェックする第１の演算回路２０６及び第２の演算回路２０７と、前記２つの演算回路の結果を入力とする自己判定回路（自己判定部）３００と、自己判定回路３００の結果から使用するＲＯＭを選択するＲＯＭ選択信号Ｓ３０１を出力するＲＯＭ選択回路（選択部）３０１と、から構成される。 FIG. 10 is a diagram showing a configuration of a semiconductor integrated circuit according to the eleventh embodiment of the present invention.
In FIG. 10, the semiconductor integrated circuit 100b according to the eleventh embodiment checks the validity of the address generator 101, the first ROM 102 and the second ROM 103 storing the same confidential data, and the confidential data of each ROM. The first arithmetic circuit 206 and the second arithmetic circuit 207, the self-determination circuit (self-determination unit) 300 that receives the results of the two arithmetic circuits, and the ROM to be used are selected from the results of the self-determination circuit 300 And a ROM selection circuit (selection unit) 301 that outputs a ROM selection signal S301.

ここで、前記自己判定回路３００の判定規則は、第１の演算回路２０６及び第２の演算回路２０７の両方の演算結果が正しい場合、どちらのＲＯＭを使用してもよいとし、片方だけ演算回路の結果が正しい場合、正しい結果を出したＲＯＭを選択するとし、両方の演算結果がともに正しくない場合、テスト時に不良品として落とすものとする。   Here, the determination rule of the self-determination circuit 300 is that either ROM may be used when the calculation results of both the first calculation circuit 206 and the second calculation circuit 207 are correct. If the result is correct, it is assumed that the ROM that gave the correct result is selected. If both the calculation results are not correct, they are dropped as defective products during the test.

以下、以上のように構成された本実施の形態１１による半導体集積回路１００ｂの動作について説明する。
まず、第１のＲＯＭ１０２に対して、アドレス発生器１０１が発生した第１のアドレス信号Ｓ１０１でアクセスする。そして、前記第１のアドレス信号Ｓ１０１により、第１のＲＯＭ１０２からの第１の秘匿データＳ１０３が出力され、該第１の秘匿データＳ１０３は、第１の演算回路２０６に入力される。そして、第１の演算回路２０６において、第１の秘匿データＳ１０３に対して所定の演算を行った後、その演算結果Ｓ２０６を自己判定回路３００に入力する。 The operation of the semiconductor integrated circuit 100b according to the eleventh embodiment configured as described above will be described below.
First, the first ROM 102 is accessed by the first address signal S101 generated by the address generator 101. Then, in accordance with the first address signal S101, the first secret data S103 from the first ROM 102 is output, and the first secret data S103 is input to the first arithmetic circuit 206. Then, the first arithmetic circuit 206 performs a predetermined operation on the first secret data S103, and then inputs the operation result S206 to the self-determination circuit 300.

同様に、第２のＲＯＭ１０３に対して、アドレス発生器１０１が発生した第２のアドレス信号Ｓ１０２でアクセスする。第２のＲＯＭ１０３からの第２の秘匿データＳ１０４が第２の演算回路２０７に入力され、所定の演算を行った後、その演算結果Ｓ２０７を自己判定回路３００に入力する。   Similarly, the second ROM 103 is accessed by the second address signal S102 generated by the address generator 101. The second secret data S104 from the second ROM 103 is input to the second arithmetic circuit 207, performs a predetermined calculation, and then inputs the calculation result S207 to the self-determination circuit 300.

上述したような処理を、順次アドレスをインクリメントして、各ＲＯＭの最終アドレスまで繰り返し行うことによって、半導体集積回路１００ｂの外部から直接制御・観測することなしに、前記第１及び第２のＲＯＭ１０２，１０３の全領域テストを可能にする。   The above-described processes are sequentially incremented and repeated until the final address of each ROM, so that the first and second ROMs 102, 102 are directly controlled and observed from outside the semiconductor integrated circuit 100b. 103 full area testing is possible.

そして、自己判定回路３００では、チェックサム等により２つのＲＯＭの演算結果Ｓ２０６、Ｓ２０７を判定し、両方の演算結果が正しい場合、どちらのＲＯＭを使用してもよいとし、片方だけ演算回路の結果が正しい場合、正しい結果を出したＲＯＭを選択するとし、両方の演算結果がともに正しくない場合、不良品であると判定し、該判定結果Ｓ３００をＲＯＭ選択回路３０１に出力する。   Then, the self-determination circuit 300 determines the operation results S206 and S207 of the two ROMs using a checksum or the like, and if both the operation results are correct, it is assumed that either ROM may be used, and only one of the operation results is obtained. If the calculation result is correct, it is determined that the ROM having the correct result is selected. If both the calculation results are not correct, the ROM is determined to be defective, and the determination result S300 is output to the ROM selection circuit 301.

そして、ＲＯＭ選択回路３０１においては、前記自己判定回路３００からの判定結果Ｓ３００に基づき、ＲＯＭ選択信号Ｓ３０１を前記第１及び第２のＲＯＭに出力する。   The ROM selection circuit 301 outputs a ROM selection signal S301 to the first and second ROMs based on the determination result S300 from the self-determination circuit 300.

すなわち、第１のＲＯＭ１０２が不良品でも、第２のＲＯＭ１０３が良品であれば、半導体集積回路のテストとしては、良品判定とすることができ、テスト時の歩留りが向上する。   That is, even if the first ROM 102 is defective and the second ROM 103 is non-defective, the semiconductor integrated circuit test can be determined as non-defective, and the yield during the test is improved.

以上のように、本実施の形態１１の半導体集積回路によれば、アドレス発生器１０１と、同一の秘匿データを保持する第１の記憶部１０２及び第２の記憶部１０３と、各記憶部１０２，１０３からの出力を演算する第１演算回路２０６及び第２の演算回路２０７と、前記演算回路２０６，２０７の演算結果を判定する自己判定回路３００と、該自己判定回路３００からの判定結果に基づいて使用する記憶部を選択するＲＯＭ選択回路と、を備えるようにしたので、第三者に公開したくない秘匿データを持った記憶部のデータの正当性のチェックを、半導体集積回路１００ｂ外部から直接制御・観測することなく、秘匿データの守秘性を守りながら回路検査を実施することができ、さらに、どちらか一方の演算回路２０６，２０７における演算結果が正しければ、半導体集積回路１００ｂを良品判定とすることができるので、テスト時の歩留りを向上することもできる。   As described above, according to the semiconductor integrated circuit of the eleventh embodiment, the address generator 101, the first storage unit 102 and the second storage unit 103 that hold the same secret data, and each storage unit 102 , 103, the first arithmetic circuit 206 and the second arithmetic circuit 207, the self-determination circuit 300 that determines the operation results of the arithmetic circuits 206 and 207, and the determination results from the self-determination circuit 300 And a ROM selection circuit that selects a storage unit to be used based on the data, the validity of the data in the storage unit having confidential data that is not desired to be disclosed to a third party is checked outside the semiconductor integrated circuit 100b. The circuit inspection can be performed while maintaining the confidentiality of the confidential data without directly controlling and observing the data, and the calculation in either one of the arithmetic circuits 206 and 207 can be performed. If it is correct result, it is possible to good judge semiconductor integrated circuit 100b, it is also possible to improve the yield at the time of testing.

（実施の形態１２）
以下、実施の形態１２について説明する。
本実施の形態１２においては、秘匿データが格納された記憶部を備える半導体集積回路上に、前記記憶部に格納されているデータと同一内容のデータが記憶されたＲＯＭを含むＤＳＰを設け、外部から直接制御・観測することなく、前記記憶部に格納された秘匿データの良否判定を行う。 (Embodiment 12)
Hereinafter, the twelfth embodiment will be described.
In the twelfth embodiment, a DSP including a ROM in which data having the same contents as the data stored in the storage unit is provided on a semiconductor integrated circuit including a storage unit in which secret data is stored is provided. The quality of the confidential data stored in the storage unit is judged without direct control / observation.

図１１は、本実施の形態１２による半導体集積回路の構成を示す図である。
図１１において、本実施の形態１２における半導体集積回路１００ｃは、第三者に公開したくない秘匿データを格納した内蔵ＲＯＭ（記憶部）４０１と、前記内蔵ＲＯＭ４０１と同等のデータを、その内部のＲＯＭ（図示せず）等にもつＤＳＰ（情報処理装置）４０２と、外部端子４０３と、からなる。 FIG. 11 is a diagram showing a configuration of a semiconductor integrated circuit according to the twelfth embodiment.
In FIG. 11, the semiconductor integrated circuit 100c according to the twelfth embodiment includes a built-in ROM (storage unit) 401 that stores confidential data that is not desired to be disclosed to a third party, and data equivalent to the built-in ROM 401. It comprises a DSP (information processing device) 402 in a ROM (not shown) or the like, and an external terminal 403.

以下、以上のように構成された本実施の形態１２による半導体集積回路１００ｃの動作について説明する。
回路検査時、まずＤＳＰ４０２は、内蔵ＲＯＭ４０１に対して、アドレス信号Ｓ４００でアクセスする。そして、内蔵ＲＯＭ４０１に格納された秘匿データＳ４０１を取り込む。ＤＳＰ４０２は、その内部に内蔵ＲＯＭ４０１に格納された秘匿データＳ４０１と同等のデータを持ち、前記ＤＳＰ４０２内部のデータと、内蔵ＲＯＭ４０１の秘匿データＳ４０１とを比較して、良否判定を行い、判定結果Ｓ４０２を外部端子４０３へ出力する。 The operation of semiconductor integrated circuit 100c according to the twelfth embodiment configured as described above will be described below.
At the time of circuit inspection, the DSP 402 first accesses the built-in ROM 401 with the address signal S400. Then, the confidential data S401 stored in the built-in ROM 401 is captured. The DSP 402 has data equivalent to the confidential data S401 stored in the built-in ROM 401 therein, compares the data inside the DSP 402 with the confidential data S401 in the built-in ROM 401, determines pass / fail, and determines the determination result S402. Output to the external terminal 403.

以上のように、本実施の形態１２の半導体集積回路によれば、内蔵ＲＯＭ４０１の内容と同一のデータをその内部にもつＤＳＰ４０２を備えるようにしたので、第三者に公開したくない秘匿データが格納された内蔵ＲＯＭ４０１を、半導体集積回路１００ｃ外部から直接制御・観測することなく、その秘匿データの守秘性を守りながら、回路検査を実施することができる。   As described above, according to the semiconductor integrated circuit of the twelfth embodiment, since the DSP 402 having the same data as the contents of the built-in ROM 401 is provided therein, there is confidential data that is not desired to be disclosed to a third party. Circuit inspection can be performed while protecting the confidentiality of the confidential data without directly controlling and observing the stored internal ROM 401 from the outside of the semiconductor integrated circuit 100c.

（実施の形態１３）
以下、実施の形態１３について図面を参照しながら説明する。
前記実施の形態１２では、秘匿データと同一のデータをＤＳＰ内のＲＯＭに記憶するようにしたが、本実施の形態１３では、前記秘匿データと同一内容のデータを、ＤＳＰ内に、ソフトウエアで保持する。 (Embodiment 13)
The thirteenth embodiment will be described below with reference to the drawings.
In the twelfth embodiment, the same data as the secret data is stored in the ROM in the DSP. However, in the thirteenth embodiment, the same data as the secret data is stored in the DSP by software. Hold.

図１２は、本発明の実施の形態１３による半導体集積回路の構成を示す図である。
本実施の形態１３における半導体集積回路１００ｄは、ＤＳＰ４０２（情報処理装置）内に、ソフトウェア５００により、内蔵ＲＯＭ４０１内に格納されている秘匿データと同一のデータを保持する点においてのみ異なり、そのほかの構成は、前記実施の形態１２による半導体集積回路１００ｃと同じ構成である。よって、ここでは説明を省略する。 FIG. 12 is a diagram showing a configuration of a semiconductor integrated circuit according to the thirteenth embodiment of the present invention.
The semiconductor integrated circuit 100d according to the thirteenth embodiment is different only in that the same data as the confidential data stored in the built-in ROM 401 is held by the software 500 in the DSP 402 (information processing apparatus). The configuration is the same as that of the semiconductor integrated circuit 100c according to the twelfth embodiment. Therefore, the description is omitted here.

以下、以上のように構成された本実施の形態１３による半導体集積回路１００ｄの動作について説明する。
回路検査時、まずＤＳＰ４０２は、内蔵ＲＯＭ４０１に対して、アドレス信号Ｓ４００でアクセスし、内蔵ＲＯＭ４０１からの秘匿データＳ４０１を取り込む。そして、ＤＳＰ４０２は、ソフトウェア５００のデータ領域内に、内蔵ＲＯＭ４０１の秘匿データと同一内容のデータを保持しておき、該ＤＳＰ４０２のソフトウェア５００内のデータと、内蔵ＲＯＭ４０１の秘匿データＳ４０１とを比較することで良否判定を行い、その判定結果Ｓ４０２を外部端子４０３へ出力する。 Hereinafter, the operation of the semiconductor integrated circuit 100d according to the thirteenth embodiment configured as described above will be described.
At the time of circuit inspection, first, the DSP 402 accesses the built-in ROM 401 with the address signal S <b> 400 and takes in the secret data S <b> 401 from the built-in ROM 401. The DSP 402 keeps the same data as the confidential data in the internal ROM 401 in the data area of the software 500, and compares the data in the software 500 of the DSP 402 with the confidential data S401 in the internal ROM 401. Then, the pass / fail judgment is performed, and the judgment result S402 is output to the external terminal 403.

このように、本実施の形態１３による半導体集積回路によれば、内蔵ＲＯＭ４０１の内容と同一のデータを、ＤＳＰ４０２のソフトウェア５００に保持するようにしたので、第三者に公開したくない秘匿データが格納された内蔵ＲＯＭ４０１を、半導体集積回路１００ｄの外部から直接制御・観測することなく、その守秘データの守秘性を守りながら、より速く回路検査を実施することができる。   As described above, according to the semiconductor integrated circuit according to the thirteenth embodiment, the same data as the contents of the built-in ROM 401 is held in the software 500 of the DSP 402. Without directly controlling and observing the stored built-in ROM 401 from the outside of the semiconductor integrated circuit 100d, it is possible to perform circuit inspection faster while protecting the confidentiality of the confidential data.

なお、実施の形態１２または１３では、半導体集積回路内に、記憶部に格納された秘匿データと同一のデータを持つＤＳＰ４０２を備えるようにしたが、ＤＳＰの代わりに、通常のマイコンを用いてもよい。   In the twelfth or thirteenth embodiment, the DSP 402 having the same data as the confidential data stored in the storage unit is provided in the semiconductor integrated circuit. However, a normal microcomputer may be used instead of the DSP. Good.

（実施の形態１４）
以下、実施の形態１４について説明する。
従来、記憶部ｍ１０００のメモリマップは、図１３に示すように、記憶部ｍ１０００の、メモリアドレスａ１０００〜ａ１００３、及びデータビットｄ１０００〜ｄ１００３で表されるすべての空間をデータ保持領域として使用しており、この際、例えば、記憶部ｍ１０００が、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）であって、コンタクトマスクを使用して“０”と“１”との区別をつけるような一般的なメモリである場合、前述のようなデータ配置では、第三者がチップを開封して記憶部ｍ１０００内の秘匿データの内容を解析しようとすれば、コンタクトマスクの有り無しを見ることで、その内部に保持しているデータの“０”及び“１”の判別が可能であるため、容易に解析できてしまう。そこで、本実施の形態１４においては、記憶部ｍ１０００内に、守秘すべき秘匿データである有効なデータを保持する第１のデータ保持領域以外に、無効なランダムデータを保持する第２のデータ保持領域を設ける。 (Embodiment 14)
The fourteenth embodiment will be described below.
Conventionally, as shown in FIG. 13, the memory map of the storage unit m1000 uses all the spaces represented by the memory addresses a1000 to a1003 and data bits d1000 to d1003 of the storage unit m1000 as the data holding area. In this case, for example, when the storage unit m1000 is a mask ROM (Read Only Memory) and is a general memory that distinguishes between “0” and “1” using a contact mask, In the data arrangement as described above, if a third party opens the chip and analyzes the content of the confidential data in the storage unit m1000, the presence or absence of the contact mask is seen and held in the inside. Since it is possible to discriminate between “0” and “1” of the data, the data can be easily analyzed. Therefore, in the fourteenth embodiment, in the storage unit m1000, the second data holding that holds invalid random data in addition to the first data holding area that holds valid data that is confidential data to be kept secret. Provide an area.

図１４は、本発明の実施の形態１４における半導体記憶装置の記憶部のデータ配置を示したメモリマップの概念図である。
図１４において、ｍ１０００は、秘匿データを記憶する記憶部を表し、ａ１０００〜ａ１００３は、それぞれメモリアドレスを表し、ｄ１０００〜ｄ１００３は、データビットをあらわしている。また、データ保持領域は、アドレスａ１０００〜ａ１００３と、データビットｄ１０００〜ｄ１００３とであらわされている空間であり、この空間のうち、斜線を施したアドレスａ１００１〜ａ１００２及びデータビットｄ１００１〜ｄ１００２で囲まれた第１のデータ保持領域ｍ１００１には、守秘すべき秘匿データ等の有効データが配置されており、この第１のデータ保持領域ｍ１００１以外のメモリ空間である第２のデータ保持領域ｍ１００２には、無効なランダムデータが配置されている。 FIG. 14 is a conceptual diagram of a memory map showing the data arrangement of the storage unit of the semiconductor memory device in the fourteenth embodiment of the present invention.
In FIG. 14, m1000 represents a storage unit that stores secret data, a1000 to a1003 each represents a memory address, and d1000 to d1003 represent data bits. The data holding area is a space represented by addresses a1000 to a1003 and data bits d1000 to d1003, and is surrounded by hatched addresses a1001 to a1002 and data bits d1001 to d1002. In the first data holding area m1001, valid data such as confidential data to be kept confidential is arranged. In the second data holding area m1002, which is a memory space other than the first data holding area m1001, Invalid random data is placed.

この一連のデータの保持機構には、たとえばマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を使用し、コンタクトマスクを使用して“０”と“１”の区別をつけるような一般的な記憶手段を使用するものとする。   For this series of data holding mechanism, for example, a mask ROM (Read Only Memory) is used, and a general storage means that distinguishes “0” from “1” using a contact mask is used. And

前述したように、本記憶部ｍ１０００がマスクＲＯＭであり、コンタクトマスクを使用して“０”と“１”の区別をつけるような一般的な記憶手段である場合には、第三者がデータ内容を解析せんがために、このチップを開封し解析しようとすれば、コンタクトマスクの有り無しを見ることで、容易に保持しているデータの解析が可能である。   As described above, when the storage unit m1000 is a mask ROM and is a general storage unit that distinguishes between “0” and “1” using a contact mask, a third party can store data. If you want to open and analyze this chip to analyze the contents, you can easily analyze the data you have by looking at the presence or absence of the contact mask.

しかし、例えば、第三者がアドレスａ１００１に格納されているデータ列を知りえたとしても、このうちどの部分のデータが有効であるかは分からない。そして、このデータの有効部分を判別して、秘匿データを解析するためには、この記憶部ｍ１０００の後段に接続される、秘匿データを利用する回路を解析しなければならない。しかし、この後段の部分は一般的に大規模なゲート回路で構成されているため、前記記憶部ｍ１０００の解析にくらべて格段に困難である。   However, for example, even if a third party knows the data string stored at the address a1001, it is not known which part of the data is valid. In order to determine the effective part of the data and analyze the secret data, a circuit that uses the secret data connected to the subsequent stage of the storage unit m1000 must be analyzed. However, since the latter part is generally composed of a large-scale gate circuit, it is much more difficult than the analysis of the storage unit m1000.

このように、本実施の形態１４の半導体記憶装置によれば、秘匿データを記憶する記憶部として、格納すべきデータ容量よりも大きな容量を持つ記憶部ｍ１０００を用い、その記憶部ｍ１０００のデータ保持領域の中心部分に守秘すべき秘匿データ等の有効データを保持する第１のデータ保持領域ｍ１００１を配置し、該有効データを配置した第１のデータ保持領域ｍ１００１以外の部分には、ランダムな無効データを保持する第２のデータ保持領域ｍ１００２を配置するようにしたので、たとえ前記記憶部ｍ１０００が開封され、その保持している秘匿データの“０”、“１”情報が解析されたとしても、その有効データ部分を切り出して活用することは大変困難なこととなるため、本半導体記憶装置に保持されたデータの守秘性を大きく上げることができる。   As described above, according to the semiconductor storage device of the fourteenth embodiment, the storage unit m1000 having a capacity larger than the data capacity to be stored is used as the storage unit for storing the confidential data, and data storage in the storage unit m1000 is performed. A first data holding area m1001 that holds valid data such as confidential data that should be kept secret is arranged in the central part of the area, and a random invalidity is provided in a part other than the first data holding area m1001 in which the valid data is arranged. Since the second data holding area m1002 for holding data is arranged, even if the storage unit m1000 is opened and the “0” and “1” information of the secret data held therein is analyzed. Therefore, it is very difficult to cut out and use the effective data part, so the confidentiality of the data held in this semiconductor memory device is greatly increased. It can gel.

なお、本実施の形態１４では、有効データ部分の各周辺部に無効データを配置する構成を例に説明したが、これは、必ずしも必要なことではなく、少なくとも１つの辺に隣接する部分に無効データが存在すれば、同等な効果が得られる。   In the fourteenth embodiment, the configuration in which invalid data is arranged in each peripheral portion of the valid data portion has been described as an example. However, this is not always necessary, and the invalid data is invalid in a portion adjacent to at least one side. If data exists, the same effect can be obtained.

（実施の形態１５）
以下、実施の形態１５について説明する。
本実施の形態１５においては、記憶部として、同じ形状的特徴をもつ第１の記憶部と第２の記憶部とを設け、第１の記憶部には秘匿データ等の有効データを保持し、第２の記憶部には無効データを保持するものである。 (Embodiment 15)
The fifteenth embodiment will be described below.
In the fifteenth embodiment, as the storage unit, a first storage unit and a second storage unit having the same shape characteristics are provided, and the first storage unit holds effective data such as confidential data, The second storage unit holds invalid data.

図１５は、本発明の実施の形態１５における半導体記憶装置の記憶部のデータ配置を示したメモリマップの概念図である。
図１５において、ｍ２０００，ｍ２１００は、第１、第２の記憶部であり、該第１の記憶部ｍ２０００は秘匿データ等の有効データを保持し、第２の記憶部ｍ２１００は、無効データを保持するものである。また、ａ２０００〜ａ２００３は、それぞれメモリアドレスを表し、ｄ２０００〜ｄ２００３は、データビットをあらわしている。 FIG. 15 is a conceptual diagram of a memory map showing the data arrangement of the storage unit of the semiconductor memory device in the fifteenth embodiment of the present invention.
In FIG. 15, m2000 and m2100 are first and second storage units, the first storage unit m2000 holds valid data such as confidential data, and the second storage unit m2100 holds invalid data. To do. Further, a2000 to a2003 represent memory addresses, respectively, and d2000 to d2003 represent data bits.

前記第１の記憶部ｍ２０００は、図中斜線を施したアドレスａ２０００〜ａ２００１と、データビットｄ２０００〜ｄ２００１とであらわされる空間であって、守秘すべき秘匿データ等の有効データが配置されている。また、この秘匿データを保持する第１の記憶部ｍ２０００と、容量やデータ配置形状などの特徴が同じである第２の記憶部ｍ２１００（アドレスａ２００２〜ａ２００３と、データビットｄ２００２〜ｄ２００３とであらわされる空間）に、無効なランダムデータを配置する。   The first storage unit m2000 is a space represented by hatched addresses a2000 to a2001 and data bits d2000 to d2001 in which valid data such as confidential data to be kept confidential is arranged. Also, the first storage unit m2000 that holds the secret data and the second storage unit m2100 (address a2002 to a2003 and data bits d2002 to d2003) having the same characteristics such as capacity and data arrangement shape are represented. Place invalid random data in (space).

この一連のデータの保持機構には、たとえばマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を使用し、コンタクトマスクにより“０”と“１”の区別をつけるような一般的な記憶手段を使用するものとする。   For this series of data holding mechanisms, for example, a mask ROM (Read Only Memory) is used, and a general storage means for distinguishing “0” from “1” by a contact mask is used.

前述したように、本記憶部ｍ２０００、ｍ２１００がマスクＲＯＭであって、コンタクトマスクにより“０”と“１”の区別をつけるような一般的な記憶手段である場合には、第三者がデータ内容を解析せんがために、このチップを開封し解析しようとすれば、コンタクトマスクの有り無しを見ることで、容易に保持しているデータの解析が可能である。   As described above, when the storage units m2000 and m2100 are mask ROMs and are general storage means that can distinguish between “0” and “1” by a contact mask, a third party can store data. If you want to open and analyze this chip to analyze the contents, you can easily analyze the data you have by looking at the presence or absence of the contact mask.

しかし、例えば、第三者がアドレスａ２０００に格納されているデータ列を知りえたとしても、この記憶部のデータが有効であるか無効であるかは、この記憶部ｍ２０００，ｍ２１００の後段に接続される、秘匿データを利用する回路を解析しなければ知ることができない。しかしながら、この後段の部分は一般的に大規模なゲート回路で構成されており、それを解析することは、前記記憶部ｍ２０００，ｍ２１００の解析にくらべて格段に困難である。   However, for example, even if a third party knows the data string stored at the address a2000, whether the data in the storage unit is valid or invalid is connected to the subsequent stage of the storage units m2000 and m2100. It is impossible to know without analyzing a circuit that uses confidential data. However, the latter part is generally composed of a large-scale gate circuit, and it is much more difficult to analyze it than the analysis of the storage units m2000 and m2100.

このように、本実施の形態１５の半導体記憶装置によれば、記憶部として、秘匿データ等の有効データを保持する第１の記憶部ｍ２０００と、同じ形状的特徴をもつ無効データを保持する第２の記憶部ｍ２１００を備えるようにしたので、どの記憶部が秘匿データ等の有効データを持っているかは簡単には分からず、たとえ全部の記憶部が開封されてその保持しているデータの“０”、“１”情報が解析されたとしても、どのデータが有効であるかを判断して活用することは大変困難なこととなるため、本半導体記憶装置に保持されたデータの守秘性を大きく上げることができる。   As described above, according to the semiconductor memory device of the fifteenth embodiment, the first storage unit m2000 that holds valid data such as confidential data as the storage unit and the first storage unit that holds invalid data having the same shape characteristics. It is not easy to know which storage unit has valid data such as confidential data, and even if all the storage units are opened and stored, “2” is provided. Even if 0 ”and“ 1 ”information is analyzed, it is very difficult to determine and use which data is valid. Therefore, the confidentiality of the data held in the semiconductor memory device is increased. Can be greatly increased.

なお、本実施の形態１５では、記憶部が２つの場合を示したが、これは、多ければ多いほど、秘匿データを解析しようとする第三者に対しては困難さを増大させることになり、より守秘性能を高めることができることは言うまでもない。   In the fifteenth embodiment, the case where the number of storage units is two has been described. However, as the number of storage units increases, the difficulty increases for a third party who tries to analyze confidential data. Needless to say, the confidentiality can be improved.

（実施の形態１６）
以下、実施の形態１６について説明する。
本実施の形態１６においては、記憶部として、同じ形状的特徴をもつ第1から第９の記憶部を設け、秘匿データ等の有効データを第１の記憶部に保持し、該第１の記憶部を囲むように配置された第２〜第９の記憶部に、無効データを保持するものである。 (Embodiment 16)
The sixteenth embodiment will be described below.
In the sixteenth embodiment, first to ninth storage units having the same geometric characteristics are provided as storage units, and effective data such as confidential data is held in the first storage unit, and the first storage unit The invalid data is held in the second to ninth storage units arranged so as to surround the unit.

図１６は、本発明の実施の形態１６における半導体記憶装置のデータ配置を示したメモリマップの概念図である。
図１６において、ｍ３０００は、有効データを保持する第１の記憶部であり、ｍ３００１〜ｍ３００８は、無効データを保持する第２〜第９の記憶部をあらわしている。また、ａ３０００〜ａ３００５は、それぞれメモリアドレスを表し、ｄ３０００〜ｄ３００５は、データビットをあらわしている。 FIG. 16 is a conceptual diagram of a memory map showing the data arrangement of the semiconductor memory device in the sixteenth embodiment of the present invention.
In FIG. 16, m3000 is a first storage unit that holds valid data, and m3001 to m3008 represent second to ninth storage units that hold invalid data. Further, a3000 to a3005 represent memory addresses, respectively, and d3000 to d3005 represent data bits.

前記第１の記憶部ｍ３０００は、図中斜線を施したアドレスａ３００２〜ａ３００３と、データビットｄ３００２〜ｄ３００３とであらわされる空間であって、守秘すべき秘匿データ等の有効データが配置されている。   The first storage unit m3000 is a space represented by hatched addresses a3002 to a3003 and data bits d3002 to d3003 in the figure, in which valid data such as confidential data to be kept confidential is arranged.

また、この秘匿データを保持する第１の記憶部ｍ３０００と、容量やデータ配置形状などの特徴が同じである８個の記憶部、つまり、第２の記憶部ｍ３００１（アドレスａ３０００〜ａ３００１と、データビットｄ３０００〜ｄ３００１とであらわされる空間）と、第３の記憶部ｍ３００２（アドレスａ３００２〜ａ３００３と、データビットｄ３０００〜ｄ３００１とであらわされる空間）と、第４の記憶部ｍ３００３（アドレスａ３００４〜ａ３００５と、データビットｄ３０００〜ｄ３００１とであらわされる空間）と、第５の記憶部ｍ３００４（アドレスａ３０００〜ａ３００１と、データビットｄ３００２〜ｄ３００３とであらわされる空間）と、第６の記憶部ｍ３００５（アドレスａ３００４〜ａ３００５と、データビットｄ３００２〜ｄ３００３とであらわされる空間）と、第７の記憶部ｍ３００６（アドレスａ３０００〜ａ３００１と、データビットｄ３００４〜ｄ３００５とであらわされる空間）と、第８の記憶部ｍ３００７（アドレスａ３００２〜ａ３００３と、データビットｄ３００４〜ｄ３００５とであらわされる空間）と、第９の記憶部ｍ３００８（アドレスａ３００４〜ａ３００５と、データビットｄ３００４〜ｄ３００５とであらわされる空間）に、それぞれ無効なランダムデータを配置する。   In addition, the first storage unit m3000 that holds the confidential data and the eight storage units having the same characteristics such as capacity and data arrangement shape, that is, the second storage unit m3001 (addresses a3000 to a3001, and data A space represented by bits d3000 to d3001, a third storage unit m3002 (a space represented by addresses a3002 to a3003 and data bits d3000 to d3001), and a fourth storage unit m3003 (addresses a3004 to a3005). , A space represented by data bits d3000 to d3001, a fifth storage unit m3004 (a space represented by addresses a3000 to a3001, and data bits d3002 to d3003), and a sixth storage unit m3005 (addresses a3004 to a3004). a3005 and data bit d3 Space represented by 02 to d3003), a seventh storage unit m3006 (space represented by addresses a3000 to a3001 and data bits d3004 to d3005), an eighth storage unit m3007 (addresses a3002 to a3003, Invalid random data is arranged in a space represented by data bits d3004 to d3005) and a ninth storage unit m3008 (a space represented by addresses a3004 to a3005 and data bits d3004 to d3005).

この一連のデータの保持機構には、たとえばマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を使用し、コンタクトマスクを使用して“０”と“１”の区別をつけるような一般的な記憶手段を使用するものとする。   For this series of data holding mechanism, for example, a mask ROM (Read Only Memory) is used, and a general storage means that distinguishes “0” from “1” using a contact mask is used. And

そして、これらの第１〜第９の記憶部の物理的な配置は、図１６に示したメモリマップの概念図のように、秘匿データ等の有効データを保持する第１の記憶部ｍ３０００の周囲を、無効データを保持する第２〜第９の記憶部ｍ３００１〜ｍ３００８が取り囲むように配置をする。   The physical arrangement of these first to ninth storage units is the periphery of the first storage unit m3000 that holds valid data such as confidential data, as shown in the conceptual diagram of the memory map shown in FIG. Are arranged so as to be surrounded by second to ninth storage units m3001 to m3008 holding invalid data.

そして、前記第２〜第９の記憶部ｍ３００１〜ｍ３００８は、テスト回路によって外部から読み出し可能となるようにし、中心に配置した有効データを保持する第１の記憶部ｍ３０００は、テスト回路による読み出しは不可能となるようにする。   The second to ninth storage units m3001 to m3008 can be read from the outside by a test circuit, and the first storage unit m3000 that holds valid data arranged at the center is not read by the test circuit. Make it impossible.

前述したように、本記憶装置の９個の記憶部ｍ３０００〜ｍ３００８がマスクＲＯＭであって、コンタクトマスクにより“０”と“１”の区別をつけるような一般的な記憶手段である場合には、第三者がデータ内容を解析せんがために、このチップを開封し解析しようとすれば、コンタクトマスクの有り無しを見ることで、容易に保持しているデータの解析が可能である。   As described above, in the case where the nine storage units m3000 to m3008 of this storage device are mask ROMs and are general storage means that can distinguish between “0” and “1” by a contact mask. If a third party tries to open and analyze the chip because the data contents are not analyzed, it is possible to easily analyze the stored data by looking at the presence or absence of the contact mask.

しかし、この９個の記憶部ｍ３０００〜ｍ３００８に格納されたデータのうち、どこに格納されているデータ列が有効であるかは、この記憶部の後段に接続される、秘匿データを利用する回路を解析しなければ知ることができない。しかしながら、この後段の部分は一般的に大規模なゲート回路で構成されており、それを解析することは、前記記憶部ｍ３０００〜ｍ３００８の解析にくらべて格段に困難である。   However, out of the data stored in the nine storage units m3000 to m3008, where the stored data string is valid is determined by a circuit that uses secret data connected to the subsequent stage of the storage unit. It cannot be known without analysis. However, the latter part is generally composed of a large-scale gate circuit, and it is much more difficult to analyze it than the analysis of the storage units m3000 to m3008.

さらに、通常、半導体記憶装置の不良は、工程における「ごみ」の付着などのために起こることはよく知られており、ある一部分が「ごみ」によって不具合を持つ場合は、その隣接部分にも不具合が及ぶことがよくあることも知られている。   Furthermore, it is well known that defects in semiconductor memory devices usually occur due to adhesion of “garbage” in the process. If a part of the semiconductor memory device is defective due to “garbage”, the adjacent part is also defective. It is also known that this often occurs.

従って、周辺部分に１つでも不具合があれば、中心部分が良品である確率は格段に下がり、周辺部分が不良であればそれをもって中心部分も不良であるとしても大きくは違わない。   Therefore, if there is even one defect in the peripheral part, the probability that the central part is a non-defective product is markedly reduced. If the peripheral part is defective, it is not significantly different even if the central part is defective.

ここで、本実施の形態１６では、図１６に示すように、秘匿データ等の有効データを保持する第１の記憶部ｍ３０００は、無効データを保持する第２〜第９の記憶部ｍ３００１〜ｍ３００８が取り囲むように配置され、さらに該第２〜第９の記憶部ｍ３００１〜ｍ３００８は、外部から読み出しできるように構成されている。   Here, in the sixteenth embodiment, as shown in FIG. 16, the first storage unit m3000 that holds valid data such as confidential data is the second to ninth storage units m3001 to m3008 that hold invalid data. The second to ninth storage units m3001 to m3008 are configured to be readable from the outside.

以上に示す構成により、第１の記憶部ｍ３０００は外部から読み出しできないため、外部から検査することは困難である。しかし、第２〜第９の記憶部ｍ３００１〜ｍ３００８を外部から検査することは容易であるため、これら８個の記憶部ｍ３００１〜ｍ３００８の検査を行い、その結果が１つでも不良と判定されれば、上述した理由により、これを以て中心部分の第１の記憶部ｍ３０００も不良であると判定しても差し支えない。従って、本実施の形態１６に示す記憶部の配置方法を採用すれば、検査を実施する者にも秘匿データの内容を知り得ないという効果がある。   With the configuration described above, the first storage unit m3000 cannot be read from the outside, so that it is difficult to inspect from the outside. However, since it is easy to inspect the second to ninth storage units m3001 to m3008 from the outside, these eight storage units m3001 to m3008 are inspected, and even one of the results is determined to be defective. For example, for the reason described above, it may be determined that the first storage unit m3000 in the central portion is also defective. Therefore, if the storage unit arrangement method shown in the sixteenth embodiment is adopted, there is an effect that the person who performs the inspection cannot know the contents of the confidential data.

このように、本実施の形態１６の半導体記憶装置によれば、記憶部として、秘匿データ等の有効データを保持する第１の記憶部ｍ３０００と、同じ形状的な特徴をもつ無効データを保持する８個の記憶部ｍ３００１〜ｍ３００８とを備えるようにしたので、どの記憶部が秘匿データ等の有効データを持っているかは簡単には分からず、また、たとえ全部の記憶部が開封されてその保持しているデータの“０”、“１”情報が解析されたとしても、どのデータが有効であるかを判断して活用することは大変困難なことであり、半導体記憶装置に保持されたデータの守秘性を大きく上げることができる。   As described above, according to the semiconductor memory device of the sixteenth embodiment, as the storage unit, the first storage unit m3000 that stores the effective data such as the confidential data and the invalid data having the same shape characteristics are stored. Since eight storage units m3001 to m3008 are provided, it is not easy to know which storage unit has valid data such as confidential data, and all storage units are opened and retained. Even if the “0” and “1” information of the data being analyzed is analyzed, it is very difficult to determine which data is valid and to use it. Data held in the semiconductor memory device Can greatly increase the confidentiality.

さらに、本実施の形態１６では、９個の記憶部ｍ３０００〜ｍ３００８のうち無効データを格納するべき８個の記憶部ｍ３００１〜ｍ３００８が外部から読み出しできるように構成されているために、これらの記憶部ｍ３００１〜ｍ３００８を外部から検査することは容易である。従って、これら８個の記憶部ｍ３００１〜ｍ３００８の検査を行い、その結果が１つでも不良と判定されれば、これを以て中心部分の有効データの記憶部も不良であると判定するようにし、良品テストを実施する者も第１の記憶部ｍ３０００に保持された秘匿データの内容を知り得ないようにして回路検査することができ、この結果、本半導体記憶装置のデータ守秘性をさらにアップすることができる。   Further, in the sixteenth embodiment, since the eight storage units m3001 to m3008 that should store invalid data among the nine storage units m3000 to m3008 are configured to be readable from the outside, these storage units are stored. It is easy to inspect the parts m3001 to m3008 from the outside. Accordingly, these eight storage units m3001 to m3008 are inspected, and if even one of the results is determined to be defective, the effective data storage unit in the central portion is also determined to be defective. The person who performs the test can inspect the circuit without knowing the contents of the confidential data held in the first storage unit m3000, and as a result, the data confidentiality of the semiconductor memory device is further improved. Can do.

（実施の形態１７）
以下、実施の形態１７について説明する。
図１７は、本発明の実施の形態１７における半導体記憶装置の記憶部のデータ配置を示したメモリマップの概念図である。 (Embodiment 17)
The seventeenth embodiment will be described below.
FIG. 17 is a conceptual diagram of a memory map showing the data arrangement of the storage unit of the semiconductor memory device in the seventeenth embodiment of the present invention.

図１７において、ｍ４０００〜ｍ４０１５は、１つの記憶部において、データを保持する第１〜第１６のデータ保持領域をあらわしており、ａ４０００〜ａ４００４は、それぞれメモリアドレスを表し、ｄ４０００〜ｄ４００４は、データビットをあらわしている。そして、本実施の形態１７においては、図中斜線のハッチングを施した空間が、秘匿データ等の有効データを保持する有効データ保持領域を示しており、第２のデータ保持領域ｍ４００１（アドレスａ４００２〜ａ４００３と、データビットｄ４０００〜ｄ４００１とであらわされる空間）、第４のデータ保持領域ｍ４００３（アドレスａ４０００〜ａ４００１と、データビットｄ４０００〜ｄ４００１とであらわされる空間）、第１０のデータ保持領域ｍ４００９（アドレスａ４００２〜ａ４００３と、データビットｄ４００２〜ｄ４００３とであらわされる空間）、及び第１２のデータ保持領域ｍ４０１１（アドレスａ４０００〜ａ４００１と、データビットｄ４００２〜ｄ４００３とであらわされる空間）、秘匿データ等の有効データが配置される。これ以外の記憶部の空間には、無効データが配置される。   In FIG. 17, m4000 to m4015 represent first to sixteenth data holding areas for holding data in one storage unit, a4000 to a4004 represent memory addresses, and d4000 to d4004 represent data It represents a bit. In the seventeenth embodiment, the hatched space in the figure indicates an effective data holding area for holding effective data such as secret data, and the second data holding area m4001 (address a4002). a4003 and a space represented by data bits d4000 to d4001), a fourth data holding area m4003 (a space represented by addresses a4000 to a4001 and data bits d4000 to d4001), and a tenth data holding area m4009 (address). a4002 to a4003 and space represented by data bits d4002 to d4003), a twelfth data holding area m4011 (space represented by addresses a4000 to a4001 and data bits d4002 to d4003), effective data such as confidential data It is placed. Invalid data is arranged in the space of other storage units.

この一連のデータの保持機構には、たとえばマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を使用し、コンタクトマスクを使用して“０”と“１”の区別をつけるような一般的な記憶手段を使用するものとする。   For this series of data holding mechanism, for example, a mask ROM (Read Only Memory) is used, and a general storage means that distinguishes “0” from “1” using a contact mask is used. And

また、有効データ保持空間は、半導体集積回路の外部からの読み出しはできない様に構成されるが、これ以外の無効データ保持空間は、外部からテスト回路によって読み出し可能になるように設計される。   Further, the valid data holding space is configured so that it cannot be read from the outside of the semiconductor integrated circuit, but the other invalid data holding space is designed to be readable by the test circuit from the outside.

前記のようにデータ配置をした記憶部に対して、前記実施の形態１６と同様に、第三者がデータ内容を解析せんがためにこのチップを開封し解析するとき、たとえばコンタクトマスクの有り無しを見ることで、容易に保持しているデータの“０”および“１”の判別は可能である。   When a third party opens and analyzes the chip for analyzing the contents of the data in the storage unit arranged as described above in the same manner as in the sixteenth embodiment, for example, with or without a contact mask. By looking at, it is possible to easily discriminate between “0” and “1” of the stored data.

しかし、この“０”及び“１”を判別されたデータのうち、どこに格納されているデータ列が有効であるかは、この記憶部の後段に接続された、取得データ利用する回路を解析しなければ知ることができない。しかしながら、この後段の部分は一般的に大規模なゲート回路で構成されており、その解析は記憶部の解析にくらべて格段に困難である。   However, the data stored in the data determined as “0” and “1” is valid by analyzing a circuit that uses the acquired data connected to the subsequent stage of the storage unit. Without it you can't know. However, this latter part is generally composed of a large-scale gate circuit, and its analysis is much more difficult than the analysis of the storage unit.

このように、本実施の形態１７の半導体集積回路によれば、記憶部として、第１〜第１６のデータ保持領域を設け、そのうちの第２、４、１０、１２のデータ保持領域ｍ４００１，ｍ４００３、ｍ４００９，ｍ４０１１に、秘匿データ等の有効データを保持するようにしたので、たとえ、該第２、４、１０、１２のデータ保持領域において、その保持している有効データの“０”、“１”情報が解析されたとしても、それのデータの有効部分を切り出して活用することは大変困難なことであり、本半導体集積回路のデータ守秘性を大きく上げることができる。   As described above, according to the semiconductor integrated circuit of the seventeenth embodiment, the first to sixteenth data holding areas are provided as the storage unit, and the second, fourth, tenth, and twelfth data holding areas m4001 and m4003 are provided. , M4009 and m4011 hold the effective data such as the confidential data. For example, in the second, fourth, tenth and twelfth data holding areas, “0”, “ Even if 1 ″ information is analyzed, it is very difficult to cut out and use the effective portion of the data, and the data confidentiality of the semiconductor integrated circuit can be greatly increased.

さらに、前記実施の形態１６と同じように、記憶部において、有効データ保持領域と無効データ保持領域とが隣接して配置されているため、無効データ保持領域に不具合があれば有効データ保持領域に不具合がある確率が格段に増加する。したがって、有効データ保持領域を直接に検査せず、無効データ保持領域の良否検査のみを行うだけで、その結果を有効データ保持領域の不具合発見の結果の代用とすることができる。つまり、本実施の形態１７による構成では、無効データ保持領域は半導体集積回路の外部から直接読み出しが可能であるように設計されているため、該無効データ保持領域の判定検査は極めて容易にでき、該無効データ保持領域の判定結果に基づいて、有効データ保持領域の良否も簡単に分かることになる。また、この検査方法は、検査を実施する者にも有効データの内容を知り得ないという効果があるので、本半導体集積回路のデータ守秘性をさらにアップすることができる。   Further, as in the sixteenth embodiment, since the valid data holding area and the invalid data holding area are arranged adjacent to each other in the storage unit, if there is a defect in the invalid data holding area, the valid data holding area is set. The probability that there is a defect increases significantly. Therefore, the valid data holding area is not directly inspected, but only the pass / fail inspection of the invalid data holding area is performed, and the result can be used as a substitute for the result of finding the defect in the valid data holding area. In other words, in the configuration according to the seventeenth embodiment, the invalid data holding area is designed to be directly readable from the outside of the semiconductor integrated circuit, and therefore the determination test of the invalid data holding area can be performed very easily. Based on the determination result of the invalid data holding area, the quality of the valid data holding area can be easily known. Further, this inspection method has an effect that even the person who performs the inspection cannot know the contents of the effective data, so that the data confidentiality of the semiconductor integrated circuit can be further improved.

なお、本実施の形態１７では、記憶部内のデータ保持領域の配置を、アドレス及びデータビットを、それぞれ４分割する例で説明したが、これらは、両者ともに分割数を“１”とする以外の、それぞれ独立な任意の分割数を取ることにしても、同様の効果を得ることはいうまでもない。   In the seventeenth embodiment, the arrangement of the data holding area in the storage unit has been described using an example in which the address and the data bit are each divided into four parts. Needless to say, the same effect can be obtained even if the number of independent divisions is taken.

また、前記記憶部内を分割するに際し、その分割量は、それぞれの分割により独立にかつ、アドレス及びデータビットの最小単位以上で任意の量に取れることはいうまでもない。   Needless to say, when the storage section is divided, the amount of division can be set to an arbitrary amount independently of each other and more than the minimum unit of address and data bits.

さらに、実施の形態１５〜１７では、１つの記憶部に１つのデータ保持領域、または複数のデータ保持領域を収容するようにしたが、逆に、１つのデータ保持領域が複数の記憶部にまたがっていてもよい。   Furthermore, in the fifteenth to seventeenth embodiments, one data holding area or a plurality of data holding areas are accommodated in one storage unit. Conversely, one data holding area spans a plurality of storage parts. It may be.

（実施の形態１８）
以下、実施の形態１８について説明する。
前記実施の形態１４ないし実施の形態１７では、データ保持機構にマスクＲＯＭなどの記憶手段を用いる場合について説明した。しかしながら、このマスクＲＯＭ方式は、マスクＲＯＭを収容する半導体集積回路のパッケージを開封して解析すれば、容易に“０”，“１”の判別ができるという欠点を有している。 (Embodiment 18)
The eighteenth embodiment will be described below.
In the fourteenth to seventeenth embodiments, the case where a storage unit such as a mask ROM is used for the data holding mechanism has been described. However, this mask ROM system has a drawback that “0” and “1” can be easily discriminated if the package of the semiconductor integrated circuit that accommodates the mask ROM is opened and analyzed.

前記の欠点を補うために、本実施の形態１８では、この記憶部として、ＥＰ−ＲＯＭ方式を用いる。
ＥＰ−ＲＯＭは、データを保持する機構が、電荷の保持によるもので、紫外線によってその保持された電荷が消失する。ＥＰ−ＲＯＭ方式は、ＥＰ−ＲＯＭチップを紫外線に対し不透明なパッケージに封入したものである。ＥＰ−ＲＯＭ方式の半導体記憶装置では、保持されたデータを知りたいと考える第三者が、記憶部を内蔵する半導体集積回路のパッケージを開封してこれを解析しようとしても、パッケージを開封した後、そのデータ保持機構の上層の保護膜等を除去してデータ保持機構を露出する必要がある。このため、解析作業中に、照明光に含まれる紫外線等により保持されているデータが消去され、データ内容の解析は不可能となる。 In order to compensate for the above-described drawbacks, the eighteenth embodiment uses an EP-ROM system as the storage unit.
In the EP-ROM, the data retention mechanism is based on retention of electric charges, and the retained electric charges are lost by ultraviolet rays. In the EP-ROM system, an EP-ROM chip is enclosed in a package opaque to ultraviolet rays. In an EP-ROM type semiconductor memory device, even if a third party who wants to know retained data opens a package of a semiconductor integrated circuit containing a storage unit and analyzes it, after opening the package Therefore, it is necessary to remove the upper protective film and the like of the data holding mechanism to expose the data holding mechanism. For this reason, during the analysis work, data held by ultraviolet rays or the like included in the illumination light is erased, and analysis of the data contents becomes impossible.

このように、本実施の形態１８の半導体記憶装置によれば、秘匿データを保持する記憶部として、ＥＰ−ＲＯＭ方式の記憶手段を用い、前述した他の実施の形態で説明した発明、すなわち、秘匿データ等の有効データと、ランダムデータを配置した無効データとをあわせ持つようにしたり、有効データと無効データとを相互に配置したりするようにすることによって、どの部分のデータが有効であるかを簡単に判別できないようにし、また、ＥＰ−ＲＯＭ方式の記憶部の開封を試みると、データそのものが消失してしまうようにすることによって、本半導体集積回路のデータ守秘性を極めて高いものとすることを可能にしたものである。また、上述のように構成することによって、ほかの手法で有効データや無効データを分別して切り出し活用することをも特段に困難にすることができる。   As described above, according to the semiconductor storage device of the eighteenth embodiment, the invention described in the other embodiments described above using the EP-ROM type storage means as the storage unit for holding the confidential data, that is, Which part of the data is valid by having both valid data such as confidential data and invalid data in which random data is arranged, or by arranging valid data and invalid data mutually. The data confidentiality of the semiconductor integrated circuit is extremely high by making it impossible to easily determine whether or not the data itself will be lost if an attempt is made to open the EP-ROM storage unit. It is possible to do. In addition, by configuring as described above, it is possible to make it particularly difficult to separate and use valid data and invalid data by other methods.

本発明は、半導体集積回路の記憶部に記憶されたデータの守秘性を向上できるものとして有効である。   The present invention is effective for improving the confidentiality of data stored in a storage unit of a semiconductor integrated circuit.

本発明の実施の形態１による半導体集積回路の構成を示すブロック図である。1 is a block diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. 本発明の実施の形態２による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 2 of this invention. 本発明の実施の形態３による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 3 of this invention. 本発明の実施の形態４による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 4 of this invention. 本発明の実施の形態４による半導体集積回路の別の構成を示すブロック図である。It is a block diagram which shows another structure of the semiconductor integrated circuit by Embodiment 4 of this invention. 本発明の実施の形態５による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 5 of this invention. 本発明の実施の形態６及び実施の形態７による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 6 and Embodiment 7 of this invention. 本発明の実施の形態８及び実施の形態９による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 8 and Embodiment 9 of this invention. 本発明の実施の形態１０による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 10 of this invention. 本発明の実施の形態１１による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 11 of this invention. 本発明の実施の形態１２による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 12 of this invention. 本発明の実施の形態１３による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by Embodiment 13 of this invention. 従来の半導体集積回路内の記憶部のデータ配置を示したメモリマップ図である。It is a memory map figure showing data arrangement of a memory part in a conventional semiconductor integrated circuit. 本発明の実施の形態１４による半導体集積回路内の記憶部のデータ配置を示したメモリマップの概念図である。It is a conceptual diagram of the memory map which showed the data arrangement | positioning of the memory | storage part in the semiconductor integrated circuit by Embodiment 14 of this invention. 本発明の実施の形態１５による半導体集積回路内の記憶部のデータ配置を示したメモリマップの概念図である。It is a conceptual diagram of the memory map which showed data arrangement | positioning of the memory | storage part in the semiconductor integrated circuit by Embodiment 15 of this invention. 本発明の実施の形態１６による半導体集積回路内の記憶部のデータ配置を示したメモリマップの概念図である。It is a conceptual diagram of the memory map which showed the data arrangement | positioning of the memory | storage part in the semiconductor integrated circuit by Embodiment 16 of this invention. 本発明の実施の形態１７による半導体集積回路内の記憶部のデータ配置を示したメモリマップの概念図である。It is a conceptual diagram of the memory map which showed data arrangement | positioning of the memory | storage part in the semiconductor integrated circuit by Embodiment 17 of this invention. 従来における、半導体集積回路のテスト回路の一構成を示す図である。It is a figure which shows one structure of the test circuit of the conventional semiconductor integrated circuit. 従来における、半導体集積回路のテスト回路の一構成を示す図である。It is a figure which shows one structure of the test circuit of the conventional semiconductor integrated circuit.

符号の説明Explanation of symbols

１、７１、１００ 半導体集積回路
２ アドレス生成回路
３ アドレス入力端子
４ アドレス信号選択回路
５ 記憶部
６、１１、２１、２０６、２０７ 演算回路
７ 切替制御信号入力端子
８ 検査用出力端子
９、１０ 入力端子
１２ タイミング検出回路
１３、１６ ヒューズ
１４、１５、１７、１８ 配線
２２ 選択回路
３３、７４ テスト端子
３４ 情報処理装置
４３ 出力データ
６３、８８、１００２ 出力端子
７２ 制御回路
７５、７８ ＥＥＰＲＯＭ
７７ スクランブル回路
７９ 制御信号
８６ コントロール信号入力端子
８０、８１、８２、８３、８９ 出力
８４ アドレス信号
８７ データ・アドレス信号入力端子
９０ テスト回路本体
７３、１０１ アドレス発生器
７６、１０２、１０３、４０１ ＲＯＭ
１０４ 比較回路
１０５、２０８、２０９、４０３ 外部端子
３００ 自己判定回路
３０１ ＲＯＭ選択回路
４０２、１００１ ＤＳＰ
５００ ＤＳＰのソフトウェア
Ｓ１０１、Ｓ１０２、Ｓ４００ アドレス信号
Ｓ１０３、Ｓ１０４、Ｓ４０１ 秘匿データ
Ｓ１０５ 一致・不一致信号
Ｓ２０６、Ｓ２０７ 演算結果
Ｓ３００、Ｓ４０２ 判定結果
Ｓ３０１ ＲＯＭ選択信号
ａ１０００、ａ１００１、ａ１００２、ａ１００３、ａ２０００、ａ２００１、ａ２００２、ａ２００３、ａ３０００、ａ３００１、ａ３００２、ａ３００３、ａ３００４、ａ３００５、ａ４０００、ａ４００１、ａ４００２、ａ４００３、ａ４００４ メモリアドレス
ｄ１０００、ｄ１００１、ｄ１００２、ｄ１００３、ｄ２０００、ｄ２００１、ｄ２００２、ｄ２００３、ｄ３０００、ｄ３００１、ｄ３００２、ｄ３００３、ｄ３００４、ｄ３００５、ｄ４０００、ｄ４００１、ｄ４００２、ｄ４００３、ｄ４００４ データビット
ｍ１０００、ｍ２０００、ｍ２１００ ｍ３０００〜ｍ３００９ 記憶部
ｍ１００１、ｍ１００２、ｍ４０００〜ｍ４０１５ データ保持領域 DESCRIPTION OF SYMBOLS 1, 71, 100 Semiconductor integrated circuit 2 Address generation circuit 3 Address input terminal 4 Address signal selection circuit 5 Memory | storage part 6, 11, 21, 206, 207 Arithmetic circuit 7 Switching control signal input terminal 8 Test output terminal 9, 10 input Terminal 12 Timing detection circuit 13, 16 Fuse 14, 15, 17, 18 Wiring 22 Selection circuit 33, 74 Test terminal 34 Information processing device 43 Output data 63, 88, 1002 Output terminal 72 Control circuit 75, 78 EEPROM
77 scramble circuit 79 control signal 86 control signal input terminal 80, 81, 82, 83, 89 output 84 address signal 87 data address signal input terminal 90 test circuit main body 73, 101 address generator 76, 102, 103, 401 ROM
104 Comparison circuit 105, 208, 209, 403 External terminal 300 Self-determination circuit 301 ROM selection circuit 402, 1001 DSP
500 DSP software S101, S102, S400 Address signal S103, S104, S401 Confidential data S105 Match / mismatch signal S206, S207 Calculation result S300, S402 Determination result S301 ROM selection signal a1000, a1001, a1002, a1003, a2000, a2001, a2002 , A2003, a3000, a3001, a3002, a3003, a3004, a3005, a4000, a4001, a4002, a4003, a4004 Memory address d1000, d1001, d1002, d1003, d2000, d2001, d2002, d2003, d3000, d3001, d3002, d3003 d3004, d3005, d4000, d4001, d4002, d4003 , D4004 Data bits m1000, m2000, m2100 m3000 to m3009 Storage unit m1001, m1002, m4000 to m4015 Data holding area

Claims (6)

有効データの容量よりも大きな容量を持つ記憶部を備え、
前記記憶部のデータ保持領域の一部の第１のデータ保持領域に、前記有効データを配置し、該第１のデータ保持領域以外の第２のデータ保持領域に、無効なデータを配置してなる、
ことを特徴とする半導体記憶装置。 It has a storage unit with a capacity larger than the capacity of valid data,
The valid data is arranged in a first data holding area that is a part of the data holding area of the storage unit, and invalid data is arranged in a second data holding area other than the first data holding area. Become,
A semiconductor memory device. データを保持する記憶部を複数個備え、
前記複数個の記憶部の少なくとも１個に有効データを保持し、前記有効データを保持する記憶部以外の他の記憶部に、無効なデータを格納してなる、
ことを特徴とする半導体記憶装置。 A plurality of storage units for storing data are provided.
The effective data is held in at least one of the plurality of storage units, and invalid data is stored in a storage unit other than the storage unit holding the effective data.
A semiconductor memory device. 請求項２に記載の半導体記憶装置において、
前記有効データを保持する記憶部が、前記無効なデータを保持する前記他の記憶部によって囲まれるように、前記複数個の記憶部を配置してなる、
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 2,
The plurality of storage units are arranged so that the storage unit holding the valid data is surrounded by the other storage unit holding the invalid data.
A semiconductor memory device. 請求項１に記載の半導体記憶装置において、
前記記憶部のデータ保持領域に、前記有効データと前記無効なデータとを交互に配置してなる、
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
In the data holding area of the storage unit, the valid data and the invalid data are alternately arranged.
A semiconductor memory device. 請求項１ないし請求項４のいずれかに記載の半導体記憶装置において、
前記記憶部の無効なデータを保持している部分を外部から読み出し可能にし、かつ、前記有効データを保持している部分を外部から読み出し不可にした、
ことを特徴とする半導体記憶装置。 5. The semiconductor memory device according to claim 1, wherein:
The part holding invalid data of the storage unit can be read from outside, and the part holding the valid data can not be read from outside.
A semiconductor memory device. 請求項１ないし請求項５のいずれかに記載の半導体記憶装置において、
前記記憶部としてＥＰ−ＲＯＭを使用し、
該ＥＰ−ＲＯＭを紫外線に対し不透明なパッケージに封入してなる、
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
EP-ROM is used as the storage unit,
The EP-ROM is enclosed in a package opaque to ultraviolet rays.
A semiconductor memory device.

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