JP2006194857A - Signal transmission confirming system between fpga/lsi - Google Patents
Signal transmission confirming system between fpga/lsi Download PDFInfo
- Publication number
- JP2006194857A JP2006194857A JP2005291405A JP2005291405A JP2006194857A JP 2006194857 A JP2006194857 A JP 2006194857A JP 2005291405 A JP2005291405 A JP 2005291405A JP 2005291405 A JP2005291405 A JP 2005291405A JP 2006194857 A JP2006194857 A JP 2006194857A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test
- lsi
- transmission
- fpga
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Description
本発明は、プリント基板に実装されたFPGA(Field Programable Gate Array）やLSI(Large-Scale Integrated Circuit）間の信号伝送確認システムに関する。 The present invention relates to a signal transmission confirmation system between an FPGA (Field Programmable Gate Array) and an LSI (Large-Scale Integrated Circuit) mounted on a printed circuit board.
多数のゲートのアレイからなるFPGAにハードウェア回路を構築して所望とする装置を構成する技術が知られている。FPGAにハードウェア回路を構築する方法としては、かかるFPGAに所望とする回路を表わす回路データを書き込むものであり、FPGAでは、この書き込まれた回路データに応じて内部のゲートが相互に接続され、この回路データに応じた回路が形成される。このように、FPGAでは、回路データを書き込むことによって回路が形成されるものであるから、既に回路が形成されたFPGAであっても、新たな回路データを書き込むことにより、回路を更新することができる。 A technique for constructing a desired device by constructing a hardware circuit in an FPGA composed of an array of many gates is known. As a method of constructing a hardware circuit in the FPGA, circuit data representing a desired circuit is written in the FPGA. In the FPGA, internal gates are connected to each other in accordance with the written circuit data. A circuit corresponding to the circuit data is formed. In this way, in the FPGA, a circuit is formed by writing circuit data, so even if the FPGA has already been formed, the circuit can be updated by writing new circuit data. it can.
このようなFPGA/LSIをプリント基板上に搭載し、所望の装置を形成することができる（例えば、特許文献１参照）。 Such an FPGA / LSI can be mounted on a printed circuit board to form a desired device (see, for example, Patent Document 1).
ところで、このように、FPGAやLSIをプリント基板上に搭載して所望の装置を形成する場合、所定の回路が形成されているFPGA/LSI間の接続が必要となる。この接続は、プリント基板上に形成されている接続線（伝送線）によって行なわれる。そして、プリント基板上でFPGA/LSI間の接続がなされると、あるいはかかる接続がなされて所望とする装置が構成されると、FPGA/LSI間の接続の良否の確認、即ち、互いに接続されるFPGA/LSI間の信号伝送の確認を行なうことが必要となる。 By the way, when an FPGA or LSI is mounted on a printed circuit board to form a desired device as described above, connection between the FPGA / LSI on which a predetermined circuit is formed is necessary. This connection is made by a connection line (transmission line) formed on the printed circuit board. When the connection between the FPGA / LSI is made on the printed circuit board or when the desired device is configured by making such a connection, the connection between the FPGA / LSI is confirmed, that is, they are connected to each other. It is necessary to confirm the signal transmission between FPGA / LSI.
基板上に搭載されたIC(Integrated Circuit）間の接続状態の確認をするための方法としては、従来、JTAG(Joint Test Action Group）で提案されてIEEEで規格化されたJTAG試験（または、バウンダリスキャンテスト）を用いる方法が提案されている（例えば、特許文献２参照）。 As a method for confirming the connection status between ICs (Integrated Circuits) mounted on a board, the JTAG test (or boundary) proposed by JTAG (Joint Test Action Group) and standardized by IEEE has been proposed. A method using a scan test has been proposed (see, for example, Patent Document 2).
これは、基板に搭載するICの一方（マスタIC）を、その本来の機能を実行するための内部ロジックのほかに、JTAG試験に必要なテストロジックを備えた構成とし、ホストコンピュータからこのマスタICにテストデータ（試験用信号）を入力して他方のIC（スレーブIC）に送りこみ、このスレーブICを通ったテストデータとマスタICに入力したテストデータとを比較することにより、その比較結果からこれらIC間の接続状態を判定するものである。 This is because one of the ICs on the board (master IC) has a test logic required for JTAG testing in addition to the internal logic to execute its original function. The test data (test signal) is input to the other IC (slave IC) and sent to the other IC (slave IC). The test data passed through this slave IC is compared with the test data input to the master IC. The connection state between these ICs is determined.
また、回路の試験に用いる試験用信号として、擬似ランダム信号を用いるようにしたものが知られている（例えば、特許文献３参照）。 Further, a signal using a pseudo-random signal is known as a test signal used for circuit testing (see, for example, Patent Document 3).
プリント基板に搭載されたFPGA/LSI間の信号伝送の確認の方法として、上記の従来技術を適用することもできる。図１４はその一例を示すものである。 As a method for confirming signal transmission between the FPGA / LSI mounted on the printed circuit board, the above-described conventional technique can be applied. FIG. 14 shows an example.
同図において、送信側FPGA/LSI１００と受信側FPGA/LSI２００とが図示しないプリント基板上に搭載され、接続線４００によって互いに接続されている。送信側FPGA/LSI１００は、通常回路１０１とテストデータ設定レジスタ１０２と信号選択出力部１０４と信号切替レジスタ１０３などが形成されているFPGA/LSIであり、受信側FPGA/LSI２００は通常回路２０１とテストデータ受信レジスタ２０２などが形成されているFPGA/LSIである。
In the figure, a transmission side FPGA /
送信側FPGA/LSI１００において、送信側通常回路１０１は受信側FPGA/LSI２００に送信する信号（以下、通常信号という）を出力するものであって、テストデータ設定レジスタ１０２は、コントローラ３００からテストデータが設定され、これを送信側FPGA/LSI１００，受信側FPGA/LSI２００間の信号伝送の確認試験を行なうための試験用信号として出力する。
In the transmission side FPGA /
送信側FPGA/LSI１００は、コントローラ３００からの指示により、その動作モードとして、通常モードあるいは試験モードが設定される。この動作モードの設定のため、コントローラ３００からモード情報が供給され、このモード情報が通常モードを指示する場合には、通常回路１０１が動作し、試験モードを指示する場合には、さらに、コントローラ３００からテストデータ設定レジスタ１０２にテストデータが供給されて蓄積され、このテストデータを出力する動作を行なう。また、コントローラ３００からこのモード情報は信号切替レジスタ１０３に設定され、このモード情報で指示される動作モードに応じて、信号切替レジスタ１０３が信号選択出力部１０４を切替制御する。
The transmission-side FPGA /
即ち、信号選択出力部１０４は、この指示される動作モードが通常モードである場合には、通常回路１０１から出力される所定の伝送レートの通常信号を選択する。この通常信号は接続線４００を介して、所定の伝送レートで受信側FPGA/LSI２００に伝送され、所定の処理がなされる。
That is, the signal
試験モードである場合には、このときの動作を図１５に示すフローチャートで説明すると、コントローラ３００により、上記のように、試験モードが指示されて信号切替レジスタ１０３に試験モードを指示するモード情報が蓄積され、これによって信号選択出力部１０４がテストデータ設定レジスタ１０２を選択するように設定される（Ｓ（ステップ）１）。そして、さらに、コントローラ３００によってテストデータがテストデータ設定レジスタ１０２に設定され（Ｓ２）、このテストデータ設定レジスタ１０２からテストデータが信号選択出力部１０４及び接続線４００を介して受信側FPGA/LSI２００に伝送される（Ｓ３）。
In the case of the test mode, the operation at this time will be described with reference to the flowchart shown in FIG. 15. As described above, the test mode is instructed by the
受信側FPGA/LSI２００では、このテストデータがテストデータ受信レジスタ２０２に供給されて蓄積される。コントローラ３００は、このテストデータ受信レジスタ２０２に蓄積されたテストデータを読取り（Ｓ４）、送信側FPGA/LSI１００のテストデータ設定レジスタ１０２に供給したテストデータと比較する（Ｓ５）。そして、これらが一致しない場合には（Ｓ６）、図示しない表示デバイスにエラーの表示で行なわせて試験モードを終了するが（Ｓ７）、これらが一致した場合（Ｓ６）、以上のＳ２〜Ｓ６の動作を所定回数繰り返す（Ｓ８）。この繰り返しの動作中に上記のテストデータが不一致となった場合には（Ｓ６）、上記の表示デバイスでエラーの表示をさせて試験モードを終了する（Ｓ７）。所定回数かかる動作を繰り返しても、上記のテストデータが常に一致しているときには（Ｓ８）、「データ不一致なし」と判定して上記の表示デバイスに合格（ＯＫ）の表示をさせる（Ｓ１０）。
In the receiving side FPGA /
なお、テストデータ設定レジスタ１０２が出力するテストデータとしては、擬似ランダム信号であってもよい。
ところで、図１４及び図１５に示したシステムでは、これらFPGA/LSI間が良好に接続されているか否かの確認は可能であるが、通常回路１０１からの通常信号が良好に伝送されるか否かの確認をすることはできない。これは、コントローラ（ＣＰＵ）３００がテストデータを設定するため、データ伝送確認レートが直流〜低周波数の領域となり、通常信号の実際に用いられる伝送レートとは大きく異なるためである。
By the way, in the system shown in FIGS. 14 and 15, it is possible to confirm whether or not the FPGA / LSI is connected well, but whether or not the normal signal from the
データ伝送確認レートが実際の伝送レートと異なる場合、かかるデータ伝送確認レートでテストデータを伝送すると、回路基板に形成されているパターンや部品が不良であって、実際の伝送レートでは伝送できないにもかかわらず、テストデータが伝送されてしまい、「合格」という誤ったテスト結果が得られる場合もある。また、回路によっては、その動作周波数に応じて電気的特性が変化し、データ伝送確認レートでテストデータを伝送する場合と実際の伝送レートで通常信号を伝送する場合とで伝送状態が異なることなり、実際の伝送レートでは伝送できないが、データ伝送確認レートでは伝送できるように場合もあり、誤ったテスト結果が得られる場合もある。 When the data transmission confirmation rate is different from the actual transmission rate, if test data is transmitted at such a data transmission confirmation rate, the pattern and parts formed on the circuit board are defective and cannot be transmitted at the actual transmission rate. Regardless, the test data may be transmitted and an erroneous test result of “pass” may be obtained. Also, depending on the circuit, the electrical characteristics change depending on the operating frequency, and the transmission state differs between when the test data is transmitted at the data transmission confirmation rate and when the normal signal is transmitted at the actual transmission rate. In some cases, transmission is not possible at the actual transmission rate, but transmission is possible at the data transmission confirmation rate, and an erroneous test result may be obtained.
このように、従来の信号伝送確認方法では、信号伝送の確認を行なっても、実際の伝送レートで通常信号を伝送する際、伝送エラーが発生する可能性があった。 As described above, in the conventional signal transmission confirmation method, even if the signal transmission is confirmed, there is a possibility that a transmission error occurs when a normal signal is transmitted at an actual transmission rate.
本発明の目的は、かかる問題を解消し、FPGA/LSI間で通常信号を正常に伝送できるか否かの確認を精度良く行なうことを可能としたFPGA/LSI間の信号伝送確認システムを提供することにある。 An object of the present invention is to provide a signal transmission confirmation system between FPGAs / LSIs that can solve such problems and can confirm whether normal signals can be normally transmitted between the FPGAs / LSIs with high accuracy. There is.
上記目的を達成するために、本発明は、通常信号を出力する送信側通常回路が形成された送信側FPGA/LSIと、送信側FPGA/LSIと接続線によって接続され、かつ接続線を介して供給される通常信号を処理する受信側通常回路が形成されている受信側FPGA/LSIとがプリント基板上に設けられてなる通信装置の信号伝送確認システムであって、送信側FPGA/LSIに形成された試験用信号を送信側通常回路からの通常信号と等しい伝送レートで生成する試験信号発生部と受信側FPGA/LSIに形成された試験回路とが接続線を介して接続され、試験信号発生部で生成された試験信号が接続線を介して試験回路に供給される構成をなし、試験回路は、接続線を介して供給される信号を相関演算処理して試験信号の有無に応じた検出データを生成する第１の手段と、検出データを処理し、試験信号が接続線を介して正常に伝送されてきたときに予め決まった所定の値を持つデータを生成する第２の手段と、第２の手段で生成されたデータが所定の値を持つとき、接続線での信号伝送を正常と判定し、第２の手段で生成されたデータが所定の値以外の値を持つとき、接続線での信号伝送を異常と判定する第３の手段とを備えたものである。 In order to achieve the above object, the present invention provides a transmission-side FPGA / LSI in which a transmission-side normal circuit that outputs a normal signal is formed, and is connected to the transmission-side FPGA / LSI by a connection line and through the connection line. A signal transmission confirmation system for a communication device in which a receiving side FPGA / LSI on which a receiving side normal circuit for processing a supplied normal signal is formed is provided on a printed circuit board, which is formed on a sending side FPGA / LSI The test signal generator that generates the generated test signal at the same transmission rate as the normal signal from the transmitter normal circuit and the test circuit formed on the receiver FPGA / LSI are connected via a connection line to generate the test signal The test signal generated by the unit is supplied to the test circuit via the connection line, and the test circuit performs correlation calculation processing on the signal supplied via the connection line and detects according to the presence or absence of the test signal. First means for generating data and detection data And a second means for generating data having a predetermined value determined in advance when the test signal is normally transmitted via the connection line, and the data generated by the second means is a predetermined value. A third value that determines that the signal transmission on the connection line is normal, and that the data generated by the second means has a value other than a predetermined value, and determines that the signal transmission on the connection line is abnormal. This means is provided.
また、本発明は、送信側FPGA/LSIに、試験信号の識別情報を付加する第４の手段を形成し、受信側FPGA/LSIの試験回路に、接続線を介して受信した信号から、この識別情報を基に、試験信号を識別する第５の手段を形成し、第５の手段による識別結果に基づいて、第１，第２，第３による判定処理を行なうことを特徴とするものである。 Further, the present invention forms a fourth means for adding test signal identification information to the transmitting FPGA / LSI, and from the signal received via the connection line to the receiving FPGA / LSI test circuit. Based on the identification information, a fifth means for identifying the test signal is formed, and the first, second, and third determination processes are performed based on the identification result by the fifth means. is there.
本発明によると、送信側FPGA/LSIと受信側FPGA/LSIとの間の信号伝送を確認するための試験信号として、疑似ランダム信号のような相関性の低い信号を用いるものであるから、かかる試験信号の伝送レートを通常信号の伝送レートに等しくすることができ、これにより、通常信号のときの信号伝送を精度良く確認することが可能となる。 According to the present invention, since a test signal for confirming signal transmission between the transmitting-side FPGA / LSI and the receiving-side FPGA / LSI is a signal with low correlation such as a pseudo-random signal, such a signal is used. The transmission rate of the test signal can be made equal to the transmission rate of the normal signal, which makes it possible to confirm the signal transmission at the time of the normal signal with high accuracy.
また、送信側FPGA/LSIで試験信号にこれを識別するための識別情報を付加する手段を設けたので、受信側FPGA/LSIの試験回路では、受信信号の中から試験信号を確実に識別することができ、信号伝送の良否を確実に判定することができる。 In addition, since a means for adding identification information for identifying the test signal to the test signal in the transmission side FPGA / LSI is provided, the test signal in the reception side FPGA / LSI is surely identified from the received signal. Therefore, it is possible to reliably determine whether the signal transmission is good or bad.
以下、本発明の実施形態を図面により説明する。
図１は本発明によるFPGA/LSI間の信号伝送確認システムの第１の実施形態を示すブロック構成図であって、１は送信側FPGA/LSI、２は受信側FPGA/LSI、３はコントローラ、４は接続線（伝送線）、５は送信側通常回路、６は擬似ランダム信号発生部、７は信号切替レジスタ、８は信号選択出力部、９は受信側通常回路、１０は試験回路、１１は相関演算部、１２はシフトレジスタ、１３は符号レジスタ、１４は乗算部、１５は加算部、１６は判定部、１７は判定閾値部、１８は加算部、１９は信号選択出力部、２０は記憶部、２１はカウンタ、２２は入力データ制御部である。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing a first embodiment of a signal transmission confirmation system between FPGAs / LSIs according to the present invention, wherein 1 is a transmission side FPGA / LSI, 2 is a reception side FPGA / LSI, 3 is a controller, 4 is a connection line (transmission line), 5 is a transmission side normal circuit, 6 is a pseudo-random signal generator, 7 is a signal switching register, 8 is a signal selection output unit, 9 is a reception side normal circuit, 10 is a test circuit, 11 Is a correlation calculation unit, 12 is a shift register, 13 is a sign register, 14 is a multiplication unit, 15 is an addition unit, 16 is a determination unit, 17 is a determination threshold unit, 18 is an addition unit, 19 is a signal selection output unit, and 20 is A storage unit, 21 is a counter, and 22 is an input data control unit.
同図において、送信側FPGA/LSI１は、送信側通常回路５や擬似ランダム信号発生部６，信号切替レジスタ７，信号選択出力部８などが形成されているFPGA/LSIであり、受信側FPGA/LSI２は、受信側通常回路９や試験回路１０などが形成されているFPGA/LSIである。これら送信側FPGA/LSI１と受信側FPGA/LSI２は、他の実装部品などとともに、図示しないプリント基板上に設けられており、送信側FPGA/LSI１と受信側FPGA/LSI２とは、送信側FPGA/LSI１から受信側FPGA/LSI２に信号を伝送するために、接続線４で接続されている。
In the figure, a transmission-side FPGA /
なお、ここでは、説明を簡略化するために、受信側FPGA/LSI２では、送信側FPGA/LSI１からの伝送信号を処理する通常回路としては受信側通常回路９の１つのみが設けられているものとし、従って、送信側FPGA/LSI１からの接続線を１つとしている。
Here, in order to simplify the description, the receiving side FPGA /
送信側FPGA/LSI１において、送信側通常回路５は受信側FPGA/LSI２に送信する信号（以下、通常信号という）を出力するものであって、擬似ランダム信号発生部６は、送信側FPGA/LSI１から受信側FPGAへの信号伝送の確認試験を行なうための試験用信号としての擬似ランダム信号を生成出力する。
In the transmission-side FPGA /
送信側FPGA/LSI１は、コントローラ３からの指示により、その動作モードとして、通常モードあるいは試験モードが設定される。この動作モードの設定のため、コントローラ３からモード情報が供給され、このモード情報が通常モードを指示する場合には、送信側通常回路５が動作し、試験モードを指示する場合には、擬似ランダム信号発生部６が動作する。また、コントローラ３からこのモード情報は信号切替レジスタ７に設定され、このモード情報で指示される動作モードに応じて、信号切替レジスタ７が信号選択出力部８を切替制御する。即ち、信号選択出力部８は、この指示される動作モードが通常モードである場合には、送信側通常回路５から出力される所定の伝送レートの通常信号を選択し、試験モードである場合には、擬似ランダム信号発生部６から試験用信号として出力される擬似ランダム信号を選択する。信号選択出力部８で選択された通常信号と擬似ランダム信号は、接続線４を介して、同じ所定の伝送レートで受信側FPGA/LSI２に伝送される。
The transmission side FPGA /
擬似ランダム信号発生部６から出力される擬似ランダム信号としては、これが希望通りの時系列で受信側FPGA/LSI２で受信されたときのみ、伝送が合格となるのが望ましく、このために、規則性の低いビットパターン、つまり相互相関が低いビットパターンであることが望ましい。規則性が高いビットレートの試験用信号を用いると、これに混入するノイズによっては、このノイズのパターンが試験用信号のビットパターンと同等の場合もあり得、かかる試験用信号を受信したときに、ノイズと試験用信号との区別ができない場合もある。このような要望からすると、擬似ランダム信号発生部６としては、具体的には、デジタル伝送システムでランダム信号の生成に用いられるLFSR(Linear Feedback Shift Register）構成のPN（Pseudo Noise）生成器が挙げられる。
The pseudo-random signal output from the
図２はかかる構成の擬似ランダム信号発生部６の一具体例を示す構成図であって、４段のセル６ａ1〜６ａ4からなるシフトレジスタ６ａと排他的論理和回路６ｂとから構成されており、生成多項式Ｇ（ｙ）＝Ｘ4＋Ｘ＋１のものである。
FIG. 2 is a block diagram showing a specific example of the
LSFR構成のPN生成器では、シフトレジスタのセル段数をＮとすると（これをＮ段のシフトレジスタという）、Ｎ段のシフトレジスタに（２N−１）個の異なるビットパターンが順番に生成され、これが繰り返される。これにより、この擬似ランダム信号発生部６（図２に示す構成の場合、シフトレジスタ６の最終段のセル６ａ4）から出力される擬似ランダム信号はビットパターンの規則性、従って、相関性が低く、また、そのデータ系列の生成周期は（２N−１）ビットである。従って、４段（Ｎ＝４）の場合、擬似ランダム信号の生成周期は１５ビットである。受信側FPGA/LSI２側では、この擬似ランダム信号の生成周期に合わせて、試験回路１０の内部構成を構築しておく。
In a PN generator having an LSFR configuration, assuming that the number of shift register cell stages is N (this is referred to as an N-stage shift register), (2 N −1) different bit patterns are sequentially generated in the N-stage shift register. This is repeated. As a result, the pseudo-random signal output from the pseudo-random signal generator 6 (in the case of the configuration shown in FIG. 2, the cell 6a 4 at the last stage of the shift register 6) has a low regularity of the bit pattern, and thus has a low correlation. In addition, the generation cycle of the data series is (2N-1) bits. Therefore, in the case of 4 stages (N = 4), the generation period of the pseudo random signal is 15 bits. On the receiving side FPGA /
なお、以下では、図１における擬似ランダム信号発生部６は、図２に示すLSFR構成のPN生成器であるものとして（従って、Ｎ＝４であって、生成される擬似ランダム信号の生成周期は１５ビットとして）説明するが、本発明はかかる構成のみに限るものではなく、各FPGA/LSIの通常回路内に備える回路と同一構成、あるいは共有としてもよい。他の実施形態についても、同様である。
In the following, it is assumed that the
次に、図１における受信側FPGA/LSI２について説明する。
Next, the receiving side FPGA /
受信側FPGA/LSI２では、受信側通常回路９と試験回路１０とが分岐して形成されており、送信側FPGA/LSI１の動作モードが通常モードにあって、送信側通常回路５から出力される通常信号が信号選択出力部８で選択されて伝送されてきたときには、この通常信号は受信側通常回路９に取り込まれて処理される。また、送信側FPGA/LSI１の動作モードが試験モードにあって、擬似ランダム信号発生部６から出力される擬似ランダム信号が信号選択出力部８で選択されて伝送されてきたときには、この擬似ランダム信号は試験用信号として試験回路１０に取り込まれ、接続線４での信号伝送の確認試験が行なわれる。
In the receiving side FPGA /
試験回路１０は、試験モード時に送信側FPGA/LSI１から供給された信号が送信側FPGA/LSI１の擬似ランダム信号発生部６から出力された擬似ランダム信号と一致するか否かを判定することにより、送信側FPGA/LSI１からの擬似ランダム信号が受信側FPGA/LSI２に正しく伝送されたか否か、従って、送信側FPGA/LSI１，受信側FPGA/LSI２間の信号伝送が正しく行なわれるか否かを試験するものであって、試験合格，試験NG（試験不合格）の判定結果が得られるようにするものである。
The
この試験回路１０では、まず、相関演算部１１において、送信側FPGA/LSI１からの伝送信号から試験用信号としての擬似ランダム信号を検出する演算処理が行なわれる。
In the
このため、相関演算部１１では、符号レジスタ１３に送信側FPGA/LSI１の擬似ランダム信号発生部６で生成される１５ビット（Ｎ＝４）の擬似ランダム信号の１周期分と同じデータ系列（ビットパターン）の基準擬似ランダム信号が予め蓄積されており、また、この擬似ランダム信号の１周期分のデータ系列のビット数に等しい段数のシフトレジスタ１２に送信側FPGA/LSI１からの伝送信号が供給されて１ビットずつ順番に蓄積され、その蓄積されたビットがその伝送レートで１段ずつシフトされる。これにより、シフトレジスタ１２では、その段数のデータ系列（ビットパターン）が形成されるが、伝送信号が供給されて１ビットずつ順番に蓄積される毎にそのデータ系列が更新される。かかるシフトレジスタ１２と符号レジスタ１３とのデータ系列は、それらのビット毎に乗算部１４で乗算される。この乗算は、符号レジスタ１３でのデータ系列のビットとこれに対応するシフトレジスタ１２でのデータ系列のビットとが一致するときのみ、乗算結果して値「１」が出力され、一致しない場合には、値「０」あるいは値「−１」が出力される。従って、シフトレジスタ１２でのデータ系列が符号レジスタ１３でのデータ系列と一致したとき、即ち、シフトレジスタ１２での１５ビットのデータ系列が送信側FPGA/LSI１の擬似ランダム信号発生部６からの擬似ランダム信号（以下、試験用擬似ランダム信号という）のデータ系列となったときのみ、これらデータ系列の全てのビットに対して乗算結果が全て値「１」となり、それ以外では、少なくとも１つのビットに対して値「０」あるいは「−１」となる。
For this reason, the
相関演算部１１では、さらに、乗算部１４での全ての乗算結果を加算する加算部１５が設けられている。ここで、送信側FPGA/LSI１の擬似ランダム信号発生部６からの試験用擬似ランダム信号が１５ビット（＝２4−１）ビット周期のデータ系列であり、この試験用擬似ランダム信号が受信側FPGA/LSI２に全て正常に取り込まれる場合には、この加算部１５からは、その伝送レートでの１５ビットおきに加算値「１５」という決まった値が得られることになり、一部が誤って取り込まれた場合には、値「１５」よりも小さい加算値が得られる（相互相関が低い）ことになる。
The
なお、相関演算部１１の加算部１５からは、そのシフトレジスタ１２に１ビットが入力される毎に１つの加算値が出力される。従って、シフトレジスタ１２からは、送信側FPGA/LSI１から供給される試験用擬似ランダム信号のビット周期に等しい周期で加算値が出力されることになる。そこで、この加算部１５からの加算値の出力タイミングを、試験用擬似ランダム信号のビットタイミングを基準として、上記のように、「ビットタイミング」ということにする。
Note that the
図３（ａ）は、一具体例として、送信側FPGA/LSI１の擬似ランダム信号発生部６が図２に示すような構成をなして擬似ランダム信号が（２4−１）＝１５ビット周期のデータ系列である場合の加算部１５の出力データ（上記の伝送レートでのビットタイミング毎の加算値からなるデータ）の変化を示すものであって、１区切りが擬似ランダム信号での１ビット期間を示しており、図示するように、１５ビットおきに加算値「１５」のデータが出力される。なお、加算値「０」は値「１５」よりも小さい値であることを示している。
FIG. 3A shows, as a specific example, the pseudo
なお、相関演算部１１のかかる構成は、整合フィルタとして、一般に知られている構成である。また、加算部１５から出力される加算値は、この場合（Ｎ＝４）、４ビットのパラレルデータである。
The configuration of the
相関演算部１１の加算部１５から順次出力される加算値は判定部１６に供給される。この判定部１６では、これら加算値と判定閾値部１７に予め格納されている閾値とが比較される。この判定閾値部１７に予め格納されている閾値は、相関演算部１１において、シフトレジスタ１２のデータ系列と符号レジスタ１３のデータ系列とが全てのビットで一致したときの乗算部１４の出力の加算値に等しい値「１５」である。判定部１６からは、判定結果として、加算部１５からの加算値が判定閾値部１７に格納されている閾値「１５」に一致するときのみ、判定値「１」が出力され、それ以外では判定値「０」を出力される。判定値「１」のビットタイミングは１５ビットおきである。
The addition value sequentially output from the
図３（ｂ）は、図３（ａ）に示す加算部１５からの加算値に対する判定部１６の判定結果を示すタイミング図であって、図示するように、加算部１５での加算値が「１５」であるときのみ、判定結果は値「１」となっており、それ以外では、値「０」となっている。
FIG. 3B is a timing chart showing the determination result of the
試験モードにあるときには、信号選択出力部１９はＣ側に閉じている。判定部１６の判定結果は、加算部１８で記憶部２０からの読出値と加算された後、信号選択出力部１９を介し、記憶部２０に供給されて記憶される。この記憶部２０は試験用信号としての擬似ランダム信号の１周期分のビット数に等しい個数のデータ、即ち、１５（＝２4−１）個の順次のアドレスの記憶セルへのデータの書込みが可能であり、判定部１６からこの１５個の判定結果のデータが出力される毎に、記憶部２０の上記記憶セルでの記憶内容が加算部１８の出力データによって更新される。即ち、記憶部２０には、１５個の順次のアドレスの記憶セルへのデータ書込みが行なわれる毎に、１５個の最新のデータ（加算部１８の出力データ）が蓄積されることになる。
When in the test mode, the signal
なお、加算部１８から出力される加算値のデータは、この場合、４ビットのパラレルデータであり、判定部１６からこの加算部１８に供給される判定値は、この４ビットのパラレルデータの最下位ビットとして取り扱われる。
In this case, the added value data output from the adding
この記憶部２０でのデータの書込みや読出しが行なわれる記憶セルのアドレスはカウンタ２１のカウンタによって指定される。このため、カウンタ２１は、判定部１６からの判定結果のデータのレート（従って、試験用信号としての擬似ランダム信号の伝送レート）で、０から１５（＝２4−１）までを繰り返しカウントする。図３（ｂ）に示す判定部１６の出力に対するカウンタ２１のカウント値を図３（ｃ）に示す。この場合には、０から１５までのカウントを繰り返し、そのカウント値が記憶部２０でのデータを読み出し、次いで新たなデータを書き込む記憶セルのアドレスを指定する。
The address of the memory cell to which data is written or read in the storage unit 20 is specified by the
そこで、記憶部２０では、カウンタ２１のカウント値ｎ（但し、ｎ＝０，１，２，……，（２N−１））が供給されると、まず、このカウント値ｎで指定されるアドレス（以下、これをアドレス（ｎ）という）の記憶セルに書き込まれているデータ値が読み出され、加算部１８に供給されて判定部１６からのそのときの判定値（値「１」または「０」）と加算される。そして、この加算部１８から出力される加算値のデータは、信号選択出力部１９を介して記憶部２０に供給され、この記憶部２０での上記読出しが行なわれた上記カウント値ｎで指定されるアドレス（ｎ）の記憶セルに書き込まれる。従って、このアドレス（ｎ）の記憶セルでは、ここで書き込まれているデータ値が加算部１８からの新たな加算値のデータに更新される。
Therefore, when the count value n of the counter 21 (where n = 0, 1, 2,..., (2 N −1)) is supplied, the storage unit 20 first designates the count value n. The data value written in the memory cell of the address (hereinafter referred to as address (n)) is read out and supplied to the
かかる処理がカウンタ２１からのカウント値で順番に指定されるアドレスの記憶セル毎に行なわれ、かつ擬似ランダム信号のデータ系列の１周期に等しい期間毎にこれが繰り返されることにより、記憶部２０でこのデータ系列に対する加算部１８からの加算値のデータが順に更新されることになる。
This process is performed for each storage cell of the address specified in turn by the count value from the
ここで、通常、コントローラ３によって通常モードが指示されており、このとき、受信側FPGA/LSI２では、信号選択出力部１９がＤ側に閉じている。これにより、信号選択出力部１９に擬似ランダム信号の伝送レートで値「０」が順次入力されており、記憶部２０に供給される。記憶部２０では、カウンタ２１から出力されるカウント値ｎで指定される順次のアドレス（ｎ）の記憶セルに値「０」が書き込まれていく。このとき、各アドレス（ｎ）の記憶セルでは、値「０」の書込みが行なわれる前にそこに書き込まれている値が読み出されて加算部１８に供給されるが、信号選択出力部１９がＤ側に閉じているので、この加算部１８の出力は記憶部２０に供給されない。通常モードでは、かかる動作が繰り返し行なわれる。これにより、記憶部２０の全てのアドレスの記憶セルに格納されている値は「０」であり、記憶部２０は値「０」の状態に初期化されていることになる。
Here, the normal mode is normally instructed by the
コントローラ３の指示により、送信側FPGA/LSI１で上記のように試験モードが設定され、信号選択出力部８がＢ側に切り替わり、擬似ランダム信号発生部６から発生される擬似ランダム信号が信号選択出力部８で選択され、上記の通常信号と同じ伝送レートで接続線４を介して受信側FPGA/LSI２に伝送されると、この受信側FPGA/LSI２においても、コントローラ３から入力データ制御部２２に試験モードを指示するモード情報が送られる。これにより、入力データ制御部２２はカウンタ２１のカウント値ｎを監視し、このカウント値ｎが最初の値「０」となると、信号選択出力部１９をＤ側からＣ側に切り替える。これにより、受信側FPGA/LSI２の動作モードは擬似ランダム信号を用いて接続線４での信号伝送の確認試験を行なう試験モードに切り替わる。図３では、時点ｔ0が受信側FPGA/LSI２での試験モードの開始時点となる。以下、受信側FPGA/LSI２の試験モードでの動作を図３をもとに説明する。
In response to an instruction from the
この試験モードが開始すると、初期化されているカウンタ２１のカウント値「０」で指定される記憶部２０のアドレス（０）の記憶セルでデータ値「０」が読み出され、これが加算部１８に供給されて判定部１６のそのときの判定結果、即ち、判定値（値「１」または「０」）と加算される。加算部１８からの加算値は信号選択出力部１９を介して記憶部２０に供給され、カウンタ２１のカウント値「０」で指定されている記憶部２０のアドレス（０）の記憶セルにデータ値として記憶される。次に、カウンタ２１のカウント値「１」となって記憶部２０のアドレス（１）の記憶セルが指定されると、同様にして、このアドレス（１）の記憶セルでデータ値「０」が読み出され、これが加算部１８に供給されて判定部１６のそのときの判定値（値「１」または「０」）と加算される。加算部１８からの加算値は信号選択出力部１９を介して記憶部２０に供給され、カウンタ２１のカウント値「１」で指定されている記憶部２０のアドレス（１）の記憶セルにデータ値として記憶される。以下同様にして、記憶部２０でアドレス（２），（３），……の順でデータ値の読出し／書込みが行なわれる。
When this test mode is started, the data value “0” is read from the storage cell at the address (0) of the storage unit 20 specified by the count value “0” of the
図３での時刻ｔ0〜ｔ1の期間は、受信側FPGA/LSI２の試験モードでの擬似ランダム信号の第１番目の周期であり、カウンタ２１のカウント値ｎによってこの第１番目の周期の開始時点が決まるから、送信側FPGA/LSI１の擬似ランダム信号発生部６で発生する擬似ランダム信号の周期の開始点とは必ずしも一致しない。また、図３（ｄ）はこの第１番目の周期での記憶部２０のアドレス（０）〜（１５）の記憶セルからビットタイミングで順番に読み出されるデータ値を示している。記憶部２０は初期化されていたので、全てのデータ値は「０」である。さらに、図３（ｅ）は加算部１８からビットタイミングで出力される順次の加算値を示すものであって、擬似ランダム信号の第１の周期（時刻ｔ0〜ｔ1）では、判定部１６からの判定結果が値「１」であるときのみ、加算部１８の加算値が「１」となり、他は値「０」となる。この擬似ランダム信号の第１の周期での加算部１８のこの加算結果が記憶部２０のアドレス（０）〜（１５）の記憶セルに順に格納されることになる。
The period from time t 0 to t 1 in FIG. 3 is the first period of the pseudo-random signal in the test mode of the receiving FPGA /
なお、図３では、試験用擬似ランダム信号が正しく伝送されているものとし、かつこの試験用擬似ランダム信号の各周期で３ビット目のビットタイミングでシフトレジスタ１２のデータ系列と符号レジスタ１３のデータ系列とが一致するものとしており、このため、擬似ランダム信号の各周期において、判定部１６の判定値のうちの、３番目の判定値のみが常に「１」となり、他の判定値は全て値「０」となっている。従って、擬似ランダム信号の第１の周期（時刻ｔ0〜ｔ1）では、加算部１８の出力も、３番目の加算値のみが常に「１」、他の加算値は全て「０」となり、かかる加算値からなるデータが記憶部２０に格納されるものである。
In FIG. 3, it is assumed that the test pseudo-random signal is correctly transmitted, and the data sequence of the
擬似ランダム信号の第１の周期の記憶部２０での書込みが終わると、カウンタ２１は再び値「０」からカウントを開始し、擬似ランダム信号の第２の周期（時刻ｔ1〜ｔ2）の動作を開始する。この動作も第１の周期と同様であり、記憶部２０では、カウンタ２１のカウント値ｎで指定されるアドレス（ｎ）の記憶セルからそのデータ値が読み出され、このデータ値とそのとき判定部１６から出力される判定値との加算部１８による加算値が同じアドレス（ｎ）の記憶セルに格納される。このとき、記憶部２０から読み出されるデータは、図３（ｄ）に示すように、擬似ランダム信号の第１の周期での図３（ｅ）に示す加算部１８の出力と同じものであり、これが加算部１８で判定部１６の判定値と加算されるから、擬似ランダム信号の第２の周期での図３（ｅ）に示すように、３番目の加算値が１＋１＝２となり、他の加算値は０＋０＝０となる。これが記憶部２０の各記憶セルに記憶されることになる。
When the writing of the pseudo-random signal in the storage unit 20 of the first cycle is completed, the
そして、試験用擬似ランダム信号の接続線４を介した伝送が正常に行なわれていて、かかる動作が試験用擬似ランダム信号の各周期毎に繰り返されると、これとともに、記憶部２０で記憶されるデータは、その３番目（ｎ＝２）の記憶セルのデータ値（即ち、アドレス（２）に格納されたデータ値）がこの繰り返しとともに２，３，……と増加していくが、他のアドレスの記憶セルでのデータ値は「０」のままに保持される。即ち、記憶部２０のいずれか１つのアドレスの記憶セルでのデータ値は、かかる処理動作の繰り返しの回数を表わすことになる。
When the test pseudo-random signal is normally transmitted through the
これに対し、例えば、送信側FPGA/LSI１，受信側FPGA/LSI２間の接続線４が遮断されたり、この接続線４と送信側FPGA/LSI１，受信側FPGA/LSI２との接続に不備があったりして、試験用信号である擬似ランダム信号の安定した伝送が行なわれなかったりするなどして擬似ランダム信号の伝送が正常でない場合には、相関演算部１１では、シフトレジスタ１２のデータ系列と符号レジスタ１３のデータ系列とが全く一致することがなかったり、擬似ランダム信号の１周期内で複数回一致したりする場合もある。このような場合には、擬似ランダム信号の周期を繰り返しても、記憶部２０に格納されるデータは全てのアドレスの記憶セルでのデータ値が「０」であったり、複数のアドレスの記憶セルでの複数のデータ値が「０」ではない値となったりし、いずれか１つのアドレスの記憶セルのデータ値のみが擬似ランダム信号の周期の繰り返しの回数を表わす、「０」ではない値となることはない。また、通常信号と同じ伝送レートで試験用擬似ランダム信号を伝送中に不定期に雑音が混入して、シフトレジスタ１２のデータ系列と符号レジスタ１３のデータ系列とが全く一致する擬似ランダム信号の周期とシフトレジスタ１２のデータ系列と符号レジスタ１３のデータ系列とが一致しない擬似ランダム信号の周期とがあるような場合もあるが、このような場合には、記憶部２０のいずれか１つのアドレスの記憶セルのデータ値のみが「０」ではないが、擬似ランダム信号の周期の繰り返しの回数（即ち、試験回数）を表わす値ではないこともある。
On the other hand, for example, the
コントローラ３は、受信側FPGA/LSI２の試験モードの設定後、カウンタ２１のカウント値を監視し、擬似ランダム信号の周期単位での上記の処理動作の繰り返しが予め決められた回数行なわれたことを検出すると、最後の周期の処理動作の終了とともに、記憶部２０のデータ、即ち、その各アドレスの記憶セルのデータ値を読み出し、そのデータの傾向を検出して伝送の良否を判定する。即ち、記憶部２０から読み取ったデータ値のいずれか１つのみが「０」ではない値であり、かつこの値が上記試験処理動作の繰り返し回数に等しいとき、接続線４での信号伝送は良好（合格）と判定し、これ以外のときには、伝送は異常（ＮＧ）と判定する。
The
このようにして、この第１の実施形態では、試験用信号としての擬似ランダム信号を通常信号と同じ伝送レートで接続線４を伝送するので、実際の動作時と同様の条件（FPGA/LSIの負荷ドライブ能力（ファンアウトなど））で試験を行なうことができる。
In this way, in the first embodiment, the pseudo random signal as the test signal is transmitted through the
また、この第１の実施形態では、記憶部２０に試験用信号としての相関性が低い擬似ランダム信号の複数周期分の試験を連続して行なうので、スペクトルとしては通常信号の伝送レートに対応する周波数を含んだ極めて広いものとなり、また、接続線４における多重反射のような複数のビットが絡んだ伝送誤りに対して、ほとんど全ての組み合わせを試験するので、高精度の正確な試験結果を得ることができる。
In the first embodiment, since the test for a plurality of periods of the pseudo-random signal having low correlation as the test signal is continuously performed in the storage unit 20, the spectrum corresponds to the transmission rate of the normal signal. Almost all combinations are tested against transmission errors involving multiple bits such as multiple reflections in the
さらに、無線通信用のFPGA/LSIでは、相関演算部１０などの構成のほとんどを通常回路と共通化できるので、設計や検証工数の増大化を抑えることができる。
Further, in the FPGA / LSI for wireless communication, since most of the configuration such as the
なお、この第１の実施形態では、送信側FPGA/LSI１と受信側FPGA/LSI２との間の接続線（伝送路）の本数を１つとしたが、複数の接続線が用いられるものであってもよい。この場合には、送信側FPGA/LSI１に複数の通常回路が設けられ、また、受信側FPGA/LSI２でも複数の通常回路が設けられ、送信側FPGA/LSI１の夫々の通常回路が受信側FPGA/LSI２での別々の通常回路に信号を供給できるように構成されるものであるが、夫々の接続線毎に、その通常回路と分岐して、上記の試験回路１０を設けるようにする。そして、試験モードでは、擬似ランダム試験発生部５から出力される試験用信号を夫々の接続線に供給するようにすればよい。これにより、これら接続線での信号伝送の良否を検出することができる。夫々の接続線の試験を同時に行なう場合、擬似ランダム信号は互いに異ならせた方がよい。
In the first embodiment, the number of connection lines (transmission paths) between the transmission side FPGA /
図４は本発明によるFPGA/LSI間の信号伝送確認システムの第２の実施形態を示すブロック構成図であって、２３は加算部であり、図１に対応する部分には同一符号を付けて重複する説明を省略する。
FIG. 4 is a block diagram showing a second embodiment of a signal transmission confirmation system between FPGA / LSI according to the present invention.
同図において、この第２の実施形態は、送信側FPGA/LSI１において、送信側通常回路５の出力信号と擬似ランダム信号発生部６からの試験用信号とをともに、加算部２３を介して受信側FPGA/LSI２に伝送するようにしたものであり、図１に示す送信側FPGA/LSI１とは、その信号切替レジスタ７と信号選択出力部８との代わりに加算部２３を用いた点で異なるものである。この第２の実施形態での受信側FPGA/LSI２は、図１における受信側FPGA/LSI２と同様である。
In the figure, in the second embodiment, in the transmission side FPGA /
送信側FPGA/LSI１では、コントローラ３から動作モードとして通常モードが指示されると、送信側通常回路５から所望の信号が出力され、擬似ランダム信号発生部６からは全てのデータ値が「０」のデータ系列が、送信側通常回路５の出力信号と同じレートでかつ同期して、出力される。送信側通常回路５の出力信号と擬似ランダム信号発生部６から出力される全てのデータ値が「０」のデータ系列とは加算部２３に供給される。これにより、加算部２３からは送信側通常回路５の出力信号がそのまま出力され、接続線４を介して受信側FPGA/LSI２に伝送され、その受信側通常回路９で処理される。
In the transmission-side FPGA /
また、コントローラ３から動作モードとして試験モードが指示されると、送信側通常回路５から全てのデータ値が「０」のデータ系列が出力され、擬似ランダム信号発生部６からは試験用信号としての擬似ランダム信号が、送信側通常回路５から出力されるデータ系列と同じ伝送レートでかつ同期して、出力される。送信側通常回路５から出力さる全てのデータ値が「０」のデータ系と擬似ランダム信号発生部６から出力される擬似ランダム信号とは加算部２３に供給される。これにより、加算部２３からはこの擬似ランダム信号がそのまま出力されて、接続線４を介し、受信側FPGA/LSI２に伝送され、その試験回路１０で処理されて伝送確認の試験が行なわれる。
When the test mode is instructed as the operation mode from the
このようにして、この第２の実施形態においても、図１に示す第１の実施形態と同様の効果が得られることになるが、さらに、この第１の実施形態に比べて送信側FPGA/LSI１の構成が簡略化される。
In this way, in the second embodiment, the same effect as that of the first embodiment shown in FIG. 1 can be obtained. Furthermore, compared with the first embodiment, the transmission side FPGA / The configuration of
図５は本発明によるFPGA/LSI間の信号伝送確認システムの第３の実施形態を示すブロック構成図であって、８ａは信号選択出力部、１０ａは試験回路、２４はタイミング生成部、２５は累加算型相関部、２６は乗算部、２７は信号選択出力部、２８は加算部、２９，３０はレジスタ、３１は擬似ランダム信号発生部、３２はタイミング生成部であり、図１に対応する部分には同一符号を付けて重複する説明を省略する。 FIG. 5 is a block diagram showing a third embodiment of an FPGA / LSI signal transmission confirmation system according to the present invention. 8a is a signal selection output unit, 10a is a test circuit, 24 is a timing generation unit, 25 is 1 is a cumulative addition type correlation unit, 26 is a multiplication unit, 27 is a signal selection output unit, 28 is an addition unit, 29 and 30 are registers, 31 is a pseudo-random signal generation unit, and 32 is a timing generation unit, which correspond to FIG. The same reference numerals are given to the portions, and overlapping description is omitted.
図１及び図４に示す実施形態では、受信側FPGA/LSI２の試験回路１０ａにおいて、整合フィルタ形式の相関演算部１１を用いたが、この第３の実施形態では、このような整合フィルタ形式の相関演算部１１を用いずに、信号伝送の確認試験を行なうことができるようにしたものである。
In the embodiment shown in FIGS. 1 and 4, the matched filter type
同図において、送信側FPGA/LSI１では、送信側通常回路５と擬似ランダム信号発生部６と信号切替レジスタ７と信号選択出力部８とに加え、タイミング生成部２３と信号選択出力部８ａとが形成されている。これら送信側通常回路５と擬似ランダム信号発生部６と信号切替レジスタ７と信号選択出力部８とは図１における送信側通常回路５と擬似ランダム信号発生部６と信号切替レジスタ７と信号選択出力部８と同様であって、コントローラ３からのモード情報が信号切替レジスタ７に供給されることにより、通常モードが設定されたときには、送信側通常回路５から出力される通常信号が信号選択出力部８で選択され、接続線４を介して受信側FPGA/LSI２に伝送される。また、試験モードが設定されたときには、擬似ランダム信号発生部６から出力される擬似ランダム信号が信号選択出力部８で選択され、通常信号と同じ伝送レートで接続線４を介して受信側FPGA/LSI２に伝送される。
In the figure, in the transmission side FPGA /
タイミング生成部２４は、動作モードが試験モードになると、擬似ランダム信号発生部６から出力される擬似ランダム信号の１周期の期間を識別するためのタイミング信号を発生する。このタイミング信号は擬似ランダム信号発生部６に供給され、そのタイミングで擬似ランダム信号発生部６を初期化する。ここでも、この擬似ランダム信号発生部６が図２示すLFSR構成のPN生成器であるとすると、このタイミング信号のタイミングでそのシフトレジスタ６に初期ビットパターンを設定する。このシフトレジスタ６では、この初期ビットパターンから順次ビットパターンの更新が行なわれ、これにより、擬似ランダム信号発生部６からこの初期ビットパターンに応じた擬似ランダム信号が出力される。
When the operation mode becomes the test mode, the
図６はこのタイミング信号と擬似ランダム信号とのタイミング関係を示す図であって、同図（ａ）はタイミング信号を、同図（ｂ）は擬似ランダム信号を夫々示している。ここで、図６（ｂ）では、擬似ランダム信号の各ビットを先頭から順に＃１，＃２，＃３，……，＃１５（＝２4−１）で示している。 FIG. 6 is a diagram showing the timing relationship between the timing signal and the pseudo-random signal. FIG. 6A shows the timing signal, and FIG. 6B shows the pseudo-random signal. Here, in FIG. 6B, each bit of the pseudo random signal is indicated by # 1, # 2, # 3,..., # 15 (= 2 4 −1) in order from the top.
このタイミング信号は、試験モード時、信号選択出力部８ａに供給されるが、この信号選択出力部８ａは信号切替レジスタ７によって切替制御され、通常モード時、送信側通常回路５から出力される他の通常信号を選択し、試験モード時、タイミング生成部２４からのタイミング信号を選択する。このようにして、信号選択出力部８ａで選択された通常信号あるいはタイミング信号は夫々、接続線４ａを介して受信側FPGA/LSI２に伝送される。
This timing signal is supplied to the signal selection output unit 8a in the test mode. This signal selection output unit 8a is controlled by the
以上のようにして、送信側FPGA/LSI１では、動作モードが通常モードに設定されたときには、信号選択出力部８と信号選択出力部８ａとによって送信側通常回路５からの通常信号が選択され、夫々接続線４，４ａを介して受信側FPGA/LSI２に伝送されて、その受信側通常回路９で処理される。また、動作モードが試験モードに設定されたときには、信号選択出力部８で擬似ランダム信号発生部６からの試験用信号としての擬似ランダム信号（即ち、試験用擬似ランダム信号）が選択され、また、信号選択出力部８ａでタイミング生成部２４からのタイミング信号が選択されて、夫々接続線４，４ａを介して受信側FPGA/LSI２に伝送される。このタイミング信号は、試験用擬似ランダム信号の周期の開始時点と同期している。受信側FPGA/LSI２では、これら試験用擬似ランダム信号とタイミング信号とが試験回路１０ａに供給され、接続線４，４ａを介したFPGA/LSI１，２間の信号伝送の確認試験のための処理が行なわれる。
As described above, in the transmission-side FPGA /
次に、受信側FPGA/LSI２での試験回路１０ａについて説明する。
Next, the
この試験回路１０ａは、累加算型相関器２５と擬似ランダム信号発生部３１とタイミング生成部３２とから構成されている。
The
タイミング生成部３２は送信側FPGA/LSI１から接続線４ａを介して送られてくるタイミング信号が供給され、これに同期した新たなタイミング信号を生成して擬似ランダム発生部３１に供給する。擬似ランダム信号発生部３１は送信側FPGA/LSI１での擬似ランダム発生部６と同一構成をなしており、タイミング生成部３２からタイミング信号が供給されと、これによって初期化され、接続線４を介して供給される送信側FPGA/LSI１からの試験用擬似ランダム信号Ｒｒに等しい伝送レートで、かつ周期も含めて同期した擬似ランダム信号（以下、これを基準擬似ランダム信号Ｒｓという）を生成する。従って、通常モード時でも、擬似ランダム信号発生部３１は動作して基準擬似ランダム信号Ｒｓを出力していてもよく、動作モードが試験モードに切り替わると、タイミング生成部３２からのタイミング信号によって初期化されるから、この基準擬似ランダム信号Ｒｓは試験用擬似ランダム信号Ｒｒに同期したものとなる。
The
なお、タイミング生成部３２は、コントローラ３にもタイミング信号を供給する。これにより、コントローラ３は、試験用擬似ランダム信号Ｒｒの周期の終了、従って、次に説明する累加算型相関器２５でのこの周期毎の相関演算処理の終了を検知することができる。
The
累加算型相関器２５は、乗算２６と信号選択出力部２７と加算部２８とレジスタ２９，３０とで構成されている。この乗算部２６は、試験用擬似ランダム信号Ｒｒと基準擬似ランダム信号Ｒｓとの各ビットの“１”や“０”をビットタイミング毎のデータ値として、これら擬似ランダム信号のビットタイミング毎に順に該当するビット同士でデータ値を乗算する。従って、試験用擬似ランダム信号Ｒｒと基準擬似ランダム信号Ｒｓとのデータ系列が一致するときには、これら擬似ランダム信号の１周期の期間の全てのビットタイミングでデータ値が「１」となるデータ列が順次乗算部２６から出力されるが、一致しないときには、データ値「０」もしくはデータ値「−１」を含むデータ列が乗算部２６から出力される。
The cumulative
このようにして、動作モードが試験モードであって、試験用擬似ランダム信号Ｒｒが正しく接続線４を伝送されるときには、そして、送信側FPGA/LSI１からのタイミング信号が接続線４ａを正しく送られるときには、乗算器２６からはデータ値「１」のみからなるデータ列が出力されるが、それ以外の場合、さらには、通常モードにあって接続線４から乗算部２６に通常信号が供給された場合には（この場合には、送信側FPGA/LSI１からタイミング信号も送られてこない）、乗算器２６からはデータ値「０」もしくは「−１」も含むデータ列が出力される。
In this way, when the operation mode is the test mode and the test pseudo-random signal Rr is correctly transmitted through the
乗算器２６から出力される上記のデータ列は加算部２８に供給され、信号選択出力部２７から出力されるデータ列と加算されてレジスタ２９に供給される。これとともに、レジスタ２９に蓄積されたこの加算値は、信号選択出力部２７のＦ側に供給される。
The data string output from the
試験モードでは、タイミング生成部３２は、接続線４ａを介して供給されるタイミング信号により、試験用擬似ランダム信号に対して、この供給されたタイミング信号に同期したタイミング信号を発生する。従って、このタイミング生成部３２で発生されるタイミング信号は擬似ランダム信号Ｒｒ，Ｒｓの周期の開始時点で発生されるものであり、信号選択出力部２７にも供給される。信号選択出力部２７は、このタイミング信号により、擬似ランダム信号Ｒｒ，Ｒｓの周期の開始時点でＥ側に切り替わり、値「０」のデータを加算部２８に供給する。このときには、乗算部２６からはこの周期の最初のデータ値が出力されず、乗算部２６から加算部２８に供給されるデータ値は「０」である。この結果、加算部２８からは値「０」のデータが出力され、レジスタ２９に格納されてこのレジスタ２９が初期化される。また、このレジスタ２９では、この値「０」が格納されるとともに、この格納された値「０」のデータが出力されて信号選択出力部２７のＦ側に供給される。
In the test mode, the
そして、タイミング信号のパルス期間が終了すると、信号選択出力部２７がＦ側に切り替わり、このＦ側での「０」の値のデータが加算部２８に供給される。これとともに、乗算部２６から最初のデータ値が供給され、信号選択出力部２７からのこの「０」の値と加算されてレジスタ２９に蓄積される。このとき、乗算部２６から最初のデータ値が「１」である場合には、加算部２８から出力されてレジスタ２９に蓄積されるデータ値は「１」となり、このデータ値は、また、信号選択出力部２７がＦ側に供給される。
When the pulse period of the timing signal ends, the signal
なお、加算部２８は加算値を４（即ち、Ｎ＝４）ビットのパラレルデータとして出力し、レジスタ２９は４ビットのパラレルデータを入出力する４段のセルからなるレジスタである。また、乗算部２６からのデータ値は、かかる４ビットパラレルデータの最下位ビットとして扱われる。
The
乗算部２６から次のデータ値が加算部２８に供給されると、このデータ値が信号選択出力部２７のＦ側での「１」の値と加算され、レジスタ２９に蓄積されるデータ値がこの加算値に更新される。このときの乗算部２６からのデータ値が「１」である場合には、レジスタ２９に蓄積されるデータ値は「２」と増加し、このデータ値「２」は信号選択出力部２７のＦ側にも供給される。以下、同様の動作が行なわれ、加算部２８で乗算部２６からのデータ列のデータ値が累積加算されることになる。
When the next data value is supplied from the
そこで、擬似ランダム信号Ｒｒ，Ｒｓが一致し、その１周期の期間加算部２６からデータ値「１」のみが出力されると、この１周期が経過したときには、加算部２６からのこの１周期分の１５（＝２4−１）個のデータ値「１」が累積されることになり、レジスタ２９に値「１５」が蓄積されていることになる。また、擬似ランダム信号Ｒｒ，Ｒｓが一致しない場合には、加算部２６からのデータ列に値「０」または「−１」が含まれるから、その１周期が終わったときには、レジスタ２９には、値「１５」よりも小さい値が蓄積されていることになる。
Therefore, if the pseudo-random signals Rr and Rs coincide and only the data value “1” is output from the
また、タイミング生成部３２で生成されるタイミング信号はレジスタ３０にも供給される。レジスタ３０は、パラレルデータを入出力する４個のセルからなるレジスタであり、このタイミング信号により（即ち、擬似ランダム信号Ｒｓ，Ｒｒの周期が終了する毎に）、レジスタ２９に蓄積されている値を取り込む。しかる後、このタイミング信号により、上記のように、信号選択出力部２７がＥ側に切り替わり、レジスタ２９の値をリセットして「０」にし、擬似ランダム信号Ｒｒ，Ｒｓの次の周期での累積加算演算処理の動作に備える。
The timing signal generated by the
このようにして、擬似ランダム信号Ｒｒ，Ｒｓの１周期毎の累積加算演算処理の動作が終わる毎に、レジスタ２９に蓄積された値をレジスタ３０に転送する。コントローラ３は、上記のように、タイミング生成部３２からのタイミング信号により、擬似ランダム信号Ｒｒ，Ｒｓの１周期の累積加算演算処理動作の終了を検知し、これに伴ってレジスタ３０に蓄積されているデータ値を取得し、接続線４，４ａでの信号伝送の良否の確認を行なう。この取得したデータ値が擬似ランダム信号Ｒｒ，Ｒｓの１周期のビット数に等しい値「１５（＝２4−１）」であるときには、信号伝送は合格（良好）と判定し、この値「１５」以外の値であるときには、不合格（異常）と判定する。
In this way, the value accumulated in the
このようにして、この第３の実施形態では、上記第１の実施形態と同様の効果が得られるとともに、累積加算値、即ち、かかる１つの値でもって信号伝送の良否の確認を行なうことができ、しかも、この１つの値が擬似ランダム信号の１周期のビット数「１５」に等しいか否かによってこの確認を行なうことができるものであるから、先の第１，第２の実施形態のように、擬似ランダム信号の１周期のビット数に等しい個数のデータ列を用いて確認する場合に比べ、確認処理が簡単になる。 In this way, in the third embodiment, the same effects as those of the first embodiment can be obtained, and the quality of signal transmission can be confirmed using the cumulative addition value, that is, such one value. Moreover, since this one value can be confirmed by checking whether or not this one value is equal to the number of bits of one period “15” of the pseudo-random signal, the first and second embodiments can be confirmed. As described above, the confirmation process is simplified as compared with the case where confirmation is performed using the number of data strings equal to the number of bits in one period of the pseudo random signal.
また、試験回路１０に整合フィルタ形式の相関演算部１１を用いた先の第１，第２の実施形態に対し、擬似ランダム信号の１周期分のビット数「１５」（即ち、擬似ランダム信号がＮビットの場合には、「２N−１」）に等しい段数の大型のシフトレジスタ１２や乗算部１４を不要とするものであるから、試験回路１０ａのハードウエア規模を抑えて、かつ同等の効果を得ることができる。
Further, in contrast to the first and second embodiments in which the matched filter type
なお、この第３の実施形態においても、受信側FPGA/LSI２に通常回路が１つ設けられているものとし、信号伝送の確認試験のために、試験用信号としての擬似ランダム信号と通常信号を伝送するための接続線４とタイミング信号と通常信号とを伝送するための接続線４ａとの１組の接続線を設けたものとしたが、複数組の接続線を設ける場合も同様であることは、先の第１，第２の実施形態の場合と同様である。
Also in this third embodiment, it is assumed that one normal circuit is provided in the receiving-side FPGA /
図７は本発明によるFPGA/LSI間の信号伝送確認システムの第４の実施形態を示すブロック構成図であって、２３ａは加算部であり、図５に対応する部分には同一符号を付けて重複する説明を省略する。
FIG. 7 is a block diagram showing a fourth embodiment of the FPGA / LSI signal transmission confirmation system according to the present invention. In FIG. 7,
同図において、この第４の実施形態は、図５に示す第３の実施形態における送信側FPGA/LSI１での信号選択出力部８，８ａの代わりに、加算部２３，２３ａを用いるものである。かかる構成により、図５における信号切替レジスタ７を省くことができて、ハードウェア構成がさらに簡略化される。
In the figure, the fourth embodiment uses
この第４の実施形態での送信側FPGA/LSI１では、図４に示す第２の実施形態と同様、コントローラ３によって通常モードが指定されると、送信側通常回路５から通常信号が出力され、擬似ランダム信号発生部６からデータ値「０」からなるデータ列が出力されるが、これらは加算部２３に供給される。これにより、加算部２３からは送信側通常回路５からの通常信号がそのまま出力され、接続線４を介して受信側FPGA/LSI２に供給される。
In the transmission-side FPGA /
また、送信側通常回路５から他の通常信号も出力され、タイミング生成部２４からデータ値「０」からなるデータ列が出力されるが、これらは加算部２３ａに供給される。これにより、加算部２３ａからは送信側通常回路５からの通常信号がそのまま出力され、接続線４を介して受信側FPGA/LSI２に供給される。
In addition, other normal signals are output from the transmission-side
コントローラ３によって試験モードが指定されると、送信側通常回路５からデータ値「０」からなるデータ列が出力され、擬似ランダム信号発生部６からは試験用信号としての擬似ランダム信号が出力されて、夫々加算部２３に供給される。これにより、加算部２３からはこの擬似ランダム信号がそのまま出力され、接続線４を介して受信側FPGA/LSI２に供給される。
When the test mode is designated by the
また、送信側通常回路５から加算部２３ａにデータ値「０」からなるデータ列が供給されるとともに、タイミング生成部２４から、上記のように、擬似ランダム信号発生部６からの試験用擬似ランダム信号に同期したタイミング信号が出力されて加算部２３ａに供給される。これにより、加算部２３ａからはこのタイミング信号がそのまま出力され、接続線４を介して受信側FPGA/LSI２に供給される。
In addition, the transmission-side
受信側FPGA/LSI２については、図５に示す第３の実施形態での受信側FPGA/LSI２と同様である。
The receiving side FPGA /
このように、この第４の実施形態では、図５に示した第３の実施形態と同様の効果が得られる上、送信側FPGA/LSI１の構成がこの第３の実施形態に比べて簡略化される。
As described above, in the fourth embodiment, the same effect as that of the third embodiment shown in FIG. 5 can be obtained, and the configuration of the transmitting-side FPGA /
図８は本発明によるFPGA/LSI間の信号伝送確認システムの第５の実施形態を示すブロック構成図であって、３３は試験信号生成部、３４は調歩同期変換送信部、３５は調歩同期変換受信部、３６は比較部、３７は記憶部、３８は試験信号生成部であり、図１に対応する部分には同一符号を付けて重複する説明を省略する。 FIG. 8 is a block diagram showing a fifth embodiment of a signal transmission confirmation system between FPGA / LSI according to the present invention, in which 33 is a test signal generation unit, 34 is an asynchronous synchronization conversion transmission unit, and 35 is asynchronous synchronization conversion. The receiving unit, 36 is a comparison unit, 37 is a storage unit, and 38 is a test signal generation unit. The parts corresponding to those in FIG.
同図において、この第５の実施形態は、送信側FPGA/LSI１から試験信号をＲＳ−２３２Ｃ規格に準拠した調歩同期方式で受信側FPGA/LSI２に送信し、受信側では、調歩同期形式の受信信号から試験信号を抽出し、この試験信号を用いて送信側FPGA/LSI１と受信側FPGA/LSI２との間の伝送が正常にできたか否かを確認するものである。
In this figure, in the fifth embodiment, a test signal is transmitted from the transmission side FPGA /
この第５の実施形態では、送信側FPGA/LSI１と受信側FPGA/LSI２とが１本の接続線４で接続されたものであって、先の実施形態と同様、送信側FPGA/LSI１が試験モードに設定される場合には、コントローラ３からの指示により、試験信号生成部３３が動作して試験信号を生成・出力する。この試験信号は調歩同期変換送信部３４に供給されて調歩同期形式の試験信号、即ち、この試験信号の、例えば、１バイト（＝８ビット）の符号の直前に１ビットのスタートビットが付加され、この符号の直後に偶数ビットのパリティビットと、さらにその後に１ビットのストップビットが付加された形式の信号に変換され、さらに、周波数変換などの送信処理がなされて送信側通常回路５から出力される通常信号と同じ送信形式の信号となった後、信号選択出力部７に供給される。また、これとともに、信号切替レジスタ７により、信号選択出力部８が調歩同期変換送信部３４側を選択する。これにより、この調歩同期形式の試験信号は、接続線４を通し、通常信号と同じ所定の伝送レートで受信側FPGA/LSI２に伝送される。
In the fifth embodiment, the transmission side FPGA /
受信側FPGA/LSI２では、この調歩同期形式の試験信号が受信側通常回路９に供給されるとともに、試験回路１０にも供給される。この試験回路１０では、コントローラ３が、試験モードを指示するとともに、試験信号生成部３８を動作させ、送信側FPGA/LSI１の試験信号生成部３３と同じ試験信号を生成させる。
In the reception-side FPGA /
受信された調歩同期形式の試験信号は調歩同期変換受信部３５に供給され、周波数変換などの受信処理がなされた後、スタートビットを基に、例えば、１バイトの符号からなる試験信号が抽出され、パラレルデータに変換されて比較部３６に供給される。この比較部３６では、調歩同期変換受信部からのこの試験信号が試験信号生成部３８からのパラレルの試験信号と比較判定され、これらが一致したときのみ、“１”の判定結果が出力される。調歩同期変換受信部からの試験信号と試験信号生成部３８からの試験信号が一致しないときには、比較部３６から“０”の判定結果が出力される。
The received asynchronous test signal is supplied to the asynchronous
ここで、調歩同期変換受信部３５は、抽出した試験信号をパラレルデータに変換し、これを比較部３６に出力してから比較部３６でこれに対する判定結果が得られるタイミングまでの時間経過を見計らって、書込指令が記憶部３７に供給される。これにより、比較部３６からの判定結果が記憶部３７に書き込まれる。
Here, the start-stop synchronization
以上のようにして、送信側FPGA/LSI１から受信側FPGA/LSI２へ試験信号が送信され、接続線４を介して送信側FPGA/LSI１から受信側FPGA/LSI２へ試験信号が正常に伝送された場合には、比較部３６で“１”の判定結果が得られ、以上である場合には、“０”の判定結果得られて記憶部３７に記憶される。
As described above, the test signal is transmitted from the transmission side FPGA /
試験信号の送信側FPGA/LSI１から受信側FPGA/LSI２へのかかる伝送は、コントローラ３の制御により、予め決められた所定の回数行なわれ、その伝送毎に比較部３６で上記の判定結果が得られて記憶部３７に記憶される。なお、この試験信号を伝送する場合には、それ毎に同じ試験信号が送信側FPGA/LSI１の試験信号生成部３３と受信側FPGA/LSI２の試験信号生成部３８で生成されるように、コントローラ３が制御する。このために、試験信号生成部３３，３８は同一符号の信号を発生するものであるが、コントローラ３からの試験モードの指示があると、試験信号生成部３３はこの符号を１回試験信号として調歩同期変換送信部３４に出力し、試験信号生成部３８はこの符号を１回比較用の試験信号として比較部３６に供給する。
Such transmission of the test signal from the transmission side FPGA /
上記所定の回数の接続線４の伝送試験が行なわれ、それらの判定結果が記憶部３７に得られると、コントローラ３はこれら判定結果を記憶部３７から読み取り、これら判定結果の中で“０”の判定結果の検出を行ない、なければ、接続線は合格と判定し、“０”の判定結果が１つでもあれば、接続線４での伝送は不合格と判定する。
When the transmission test of the predetermined number of
なお、ここでは、上記の所定回数接続線４の伝送試験が行なわれてから、その合格，不合格を判定するものとしたが、記憶部３７に比較部３６からの判定結果が書き込まれる毎にコントローラ３がこれを読み込み、この判定結果が“０”である場合には、接続線４での伝送は不合格として、試験モードを終了するようにしてもよい。この場合には、比較部３６からの判定結果を直接コントローラ３に供給するようにしてもよい。
Here, after the transmission test of the
図９は以上の動作を示すタイミングチャートであり、同図（ａ）は接続線４を介した伝送が正常である場合を、同図（ｂ）は伝送が異常である場合を夫々示している。
FIG. 9 is a timing chart showing the above operation. FIG. 9A shows a case where the transmission through the
図９（ａ）において、ここでは、試験信号の符号Ｃを１６進（Ｈ）で３Ａ（Ｈ）（＝００１１１０１０）としている。試験信号生成部３３は、かかる符号Ｃを最下位ビットから順に（即ち、「０１０１１１００」の順に）、かつ繰り返し生成している（ａ−１）。コントローラ３によって試験モードが指定されると、試験信号生成部３３から１つの符号Ｃが調歩同期変換送信部３４に供給され、この調歩同期変換送信部３４では、供給された符号Ｃの直前に“０”ビットのスタートビットＳＴが付加され、この符号Ｃの後に偶数ビットのパリティビットＰが、その後に送信する試験信号の最後を示す“１”ビットのストップビットＳＰが付加されて、調歩同期形式の試験信号が生成される。この調歩同期形式の試験信号が接続線４を通して受信側FPGA/LSI２に伝送される（ａ−２）。なお、試験信号生成部３３から符号Ｃが供給されない待機状態では、常時“１”ビットが供給されており、調歩同期形式の試験信号では、スタートビットＳＴは“０”ビットであるから、その先頭エッジで立ち下がり、また、ストップビットＳＰの先頭エッジで立ち上がる。
In FIG. 9A, here, the code C of the test signal is 3A (H) (= 00111010) in hexadecimal (H). The
接続線４を介した伝送で異常がない場合には、かかる調歩同期形式の試験信号がそのまま受信側FPGA/LSI２で受信される（ａ−３）。この調歩同期形式の試験信号から調歩同期変換変換受信部で３Ａ（Ｈ）の符号Ｃが抽出され、比較部３６で試験信号生成部３８からの３Ａ（Ｈ）と比較される（ａ−４）。この場合、両者は一致しているから、比較部３６から“１”の判定結果が出力される（ａ−５）。
If there is no abnormality in the transmission via the
次に、図９（ｂ）において、ここでも、試験信号の符号Ｃを３Ａ（Ｈ）（＝００１１１０１０）とする。試験信号生成部３３は、かかる符号Ｃを最下位ビットから順に（即ち、「０１０１１１００」の順に）、かつ繰り返し生成している（ｂ−１）。コントローラ３によって試験モードが指定されると、図９（ａ）の場合と同様、試験信号生成部３３から１つの符号Ｃが調歩同期変換送信部３４に供給されて調歩同期形式の試験信号が生成され、接続線４を通して受信側FPGA/LSI２に伝送される（ｂ−２）。
Next, in FIG. 9B, again, the code C of the test signal is 3A (H) (= 00111010). The test
かかる調歩同期形式の試験信号がそのまま受信側FPGA/LSI２で受信され、調歩同期変換変換受信部で符号Ｃが抽出されて比較部３６で比較されるが、ここで、接続線４を介した伝送に異常があり、受信されたこの調歩同期形式の試験信号の符号が、例えば、３８（Ｈ）に変化していると（ｂ−３）、この３８（Ｈ）の符号Ｃが試験信号生成部３８からの３Ａ（Ｈ）との比較で一致しないので（ｂ−４）、比較部３６から“０”の判定結果が出力される（ｂ−５）。
Such an asynchronous test signal is received by the receiving FPGA /
以上のようにして、この第５の実施形態においては、試験信号の直前にスタートビットＳＴを付加することにより、このスタートビットＳＴから試験信号を識別することができて、受信側FPGA/LSI２の試験信号生成部３３では、確実に試験信号を抽出することができるし、また、このスタートビットＳＴを付加するためにも、試験信号を調歩同期形式の試験信号とすることによって行なわれるものであるから、かかるスタート信号ＳＴを付加するための特別な装置を設ける必要がない。これにより、先の実施形態と同様に、接続線４での伝送の良否を判定することができ、同様の効果が得られるものである。
As described above, in the fifth embodiment, by adding the start bit ST immediately before the test signal, the test signal can be identified from the start bit ST. The test
図１０は本発明によるFPGA/LSI間の信号伝送確認システムの第６の実施形態を示すブロック構成図であって、４ａ，４ｂは接続線（伝送路）、８ａ，８ｂは信号選択出力部、３９は送信信号切り替えレジスタ、４０は信号選択出力部、４１は受信信号切り替えレジスタであり、図８に対応する部分には同一符号を付けて重複する説明を省略する。
FIG. 10 is a block diagram showing a sixth embodiment of an FPGA / LSI signal transmission confirmation system according to the present invention. 4a and 4b are connection lines (transmission paths), 8a and 8b are signal selection output units,
同図において、この第５の実施形態は、送信側FPGA/LSI１と受信側FPGA/LSI２との間が複数の接続線で接続されている場合の夫々の接続線での伝送の良否を判定できるようにしたものである。但し、ここでは、かかる接続線を２本として、夫々を接続線４ａ，４ｂとしている。
In the figure, the fifth embodiment can determine the quality of transmission on each connection line when the transmission side FPGA /
通常回路５から受信側FPGA/LSI２に通常信号を送信する通常モードでは、コントローラ３から通常モードの指定とともに供給されて送信信号切り替えレジスタ３９に保持されている切り替え信号により、信号選択出力部８ａ，８ｂは通常回路５側を選択されており、通常回路５からの通常信号が信号選択出力部８ａ，８ｂで選択され、接続線４ａ，４ｂを介して受信側FPGA/LSI２に送信される。
In the normal mode in which a normal signal is transmitted from the
送信側FPGA/LSI１が試験モードに設定される場合には、図８に示した第５の実施形態と同様、コントローラ３からの指示により、試験信号生成部３３が動作して試験信号（図９で説明したような符号Ｃ）を生成・出力する。この試験信号は調歩同期変換送信部３４に供給されて調歩同期形式の試験信号に変換される。ここで、コントローラ３からの上記の試験モードの指示とともに、コントローラ３から第１の切り替え信号が送信信号切り替えレジスタ３９に供給されて保持され、この第１の切り替え信号により、信号選択出力部８ａが調歩同期変換送信部３４を選択するように切り替えられる。信号選択出力部８ｂは、そのまま通常回路を選択した状態に保持される。これにより、調歩同期変換送信部３４から出力される調歩同期形式の試験信号は、接続線４ａを通し、通常信号と同じ所定の伝送レートで受信側FPGA/LSI２に伝送される。
When the transmission side FPGA /
このようにして、接続線４ａを介した調歩同期形式の試験信号の伝送が終了すると、次に、コントローラ３は再び試験信号３３に試験信号を出力するように指示し、また、送信信号切り替えレジスタ３９に第２の切り替え信号を送る。これにより、試験信号生成部３３から同様の符号が１つ試験信号として出力され、調歩同期変換送信部３４で調歩形式の試験信号が作成される。このとき、送信信号切り替えレジスタ３９の第２の切り替え信号により、信号選択出力部８ａが調歩同期変換送信部３４側から通常回路５側に選択を切り替え、信号選択出力部８ｂが通常回路５側から調歩同期変換送信部３４側に選択を切り替える。これにより、調歩同期変換送信部３４から出力される調歩同期形式の試験信号は、接続線４ｂを通し、通常信号と同じ所定の伝送レートで受信側FPGA/LSI２に伝送される。
When the transmission of the asynchronous test signal through the
受信側FPGA/LSI２では、接続線４ａ，４ｂを通った調歩同期形式の試験信号が受信側通常回路９に供給されるとともに、試験回路１０にも供給される。この試験回路１０では、コントローラ３が、試験モードを指示するとともに、試験信号生成部３８を動作させ、送信側FPGA/LSI１の試験信号生成部３３と同じ試験信号を生成させる。
In the receiving side FPGA /
また、コントローラ３は、送信側FPGA/LSI１の送信信号切り替えレジスタ３９に第１の切り替え信号に供給するとともに、受信側FPGA/LSI２の受信信号切り替えレジスタ４１に第１の切り替え信号を供給して保持させる。この第１の切り替え信号により、信号選択出力部４０が接続線４ａ側を選択する。これにより、接続線４ａから受信された調歩同期形式の試験信号がこの信号選択出力部４０を介して調歩同期変換受信部３５に供給され、図８に示す第５の実施形態と同様の処理が行なわれて、接続線４ａの伝送の良否を示す比較部３６での比較結果が記憶部３７に記憶される。
The
送信側FPGA/LSI１から接続線４ａを介した調歩同期形式の試験信号の送信が終了し、コントローラ３から送信側FPGA/LSI１の試験信号生成部へ動作指示が送られ、送信信号切り替えレジスタ３９に第２の切り替え信号が供給されると、試験回路１０でも、コントローラ３により、試験信号生成部３８が動作の指示がなされて送信側FPGA/LSI１の試験信号生成部３３と同じ試験信号が生成され、また、受信信号切り替えレジスタ４１に第２の切り替え信号が供給されて保持される。この第２の切り替え信号により、信号選択出力部４０が接続線４ｂ側を選択する。これにより、接続線４ｂから受信された調歩同期形式の試験信号がこの信号選択出力部４０を介して調歩同期変換受信部３５に供給され、図８に示す第５の実施形態と同様の処理が行なわれて、接続線４ｂの伝送の良否を示す比較部３６での比較結果が記憶部３７に記憶される。
Asynchronous test signal transmission from the transmission side FPGA /
このようにして、接続線４ａ，４ｂ毎に伝送の良否の判定結果が記憶部３７に記憶されることになり、先の第５の実施形態と同様、かかる接続線４ａ，４ｂの伝送の良否の判定が所定の回数行なわれ、その判定結果をコントローラ３が読み取ってこれら接続線４ａ，４ｂの合否を判定する。
In this way, the determination result of the quality of transmission for each of the
なお、ここでは、上記の所定の回数接続線４ａ，４ｂの伝送試験が行なわれてから、それらの合格，不合格を判定するものとしたが、記憶部３７に比較部３６からの判定結果が書き込まれる毎にコントローラ３がこれを読み込み、接続線４ａまたは４ｂの判定結果が“０”である場合には、接続線４ａまたは４ｂでの伝送は不合格として、試験モードを終了するようにしてもよい。従って、例えば、所定の回数の試験が終了する前に接続線４ａの判定結果が“０”であるとすると、この接続線４ａは不合格として、それ以降の接続線４ａの試験は終了したものとし、他方の接続線４ｂの判定動作を続けることになる。所定回数試験しても、その判定結果が“１”である場合には、この接続線４ｂは合格とする。この場合には、比較部３６からの判定結果を直接コントローラ３に供給するようにしてもよい。
Here, after the transmission test of the above-mentioned predetermined number of
また、３以上の接続線を試験する場合も同様であり、夫々の接続線の試験を所定の回数繰り返すことになる。 The same applies to testing three or more connection lines, and the test of each connection line is repeated a predetermined number of times.
以上のようにして、この第６の実施形態においても、複数の接続線夫々の伝送の合否を判定することができ、先の各実施形態と同様の効果が得られるものである。なお、この第６の実施形態では、複数の接続線の試験を順番に行なってこれを所定回数繰り返すものであるが、接続線毎に所定回数ずつ続けて試験を行なっていくようにしてもよい。いずれにしても、比較部３６から判定結果が得られる毎に、これをコントローラ３が取り込む場合には、試験の判定結果が“０”となったとき、その判定結果が得られた接続線の試験は不合格として中止する。これにより、無駄な試験を排除することができる。
As described above, also in the sixth embodiment, it is possible to determine the success or failure of transmission of each of the plurality of connection lines, and the same effects as those of the previous embodiments can be obtained. In the sixth embodiment, a plurality of connection lines are tested in order and this is repeated a predetermined number of times. However, the test may be continued a predetermined number of times for each connection line. . In any case, each time the determination result is obtained from the
図１１は本発明によるFPGA/LSI間の信号伝送確認システムの第７の実施形態を示すブロック構成図であって、同図（ａ）は送信側FPGA/LSI１、同図（ｂ）は受信側FPGA/LSI２であり、４２は８／１０ビットエンコーダ、４３はＰ／Ｓ（パラレル／シリアル）変換部、４４はイコライザ、４５は差動バッファ、４６は試験制御部、４７は差動バッファ、４８はイコライザ、４９はクロック再生部、５０はＳ／Ｐ（シリアル／パラレル）変換部、５１は８／１０ビットデコーダ、５２はエラー評価部、５３は内部制御バスである。なお、前出図面に対応する部分には同一符号をつけて重複する説明を省略する。
FIG. 11 is a block diagram showing a seventh embodiment of a signal transmission confirmation system between FPGAs / LSIs according to the present invention. FIG. 11 (a) shows a transmitting side FPGA /
同図（ａ）に示す送信側FPGA/LSI１において、試験制御部４６は、コントローラ３（前出図面）との間で信号のやり取りをし、コントローラ３からの指示に応じて擬似ランダム信号発生部６や信号選択出力部８，８／１０ビットエンコーダ４２，Ｐ／Ｓ変換部４３，イコライザ４４などの通常モードと試験モードでの動作制御を行なう。
In the transmitting-side FPGA /
コントローラ３から通常モードの指示があると、試験制御部４６は信号選択出力部８は通常回路５を選択する状態に設定され、通常回路５からのパラレルの通常信号が信号選択出力部８を通り、８／１０ビットエンコーダ４２，Ｐ／Ｓ変換部４３，イコライザ４４で処理されて差動バッファ４５から図示しない接続線４（前出図面）に出力され、シリアルの試験信号として受信側FPGA/LSI２に送信される。
When the normal mode is instructed from the
コントローラ３から試験モードの指示があると、試験制御部４６の制御により、擬似ランダム信号発生部６がリセットされ、新たに動作を再開してパラレルの擬似ランダム信号を最初から試験信号として発生する。また、信号選択出力部８の選択が擬似ランダム信号発生部６側に切り替わり、この擬似ランダム信号発生部６で発生される擬似ランダム信号の試験信号が信号選択出力部８を介して８／１０ビットエンコーダ４２に供給される。この８／１０ビットエンコーダ４２では、試験信号が８ビットの擬似ランダム符号毎に１０ビットの擬似ランダム符号にエンコードされたともに、この最初の擬似ランダム符号の直前にスペシャルコードが付加される。より具体的には、信号選択出力部８が擬似ランダム信号発生部６側に切り替わると同時に、試験制御部４６から８／１０ビットエンコーダ４２にスペシャルコードが供給され、これに擬似ランダム信号発生部６からの試験信号が続くことになる。スペシャルコードが付加された１０ビットの符号からなる試験信号は、Ｐ／Ｓ変換部でシリアルの試験信号に変換され、イコライザ４４でプリエンファシスされた後、差動バッファ４５から図示しない接続線に出力されて送信される。
When the test mode is instructed from the
図１１（ｂ）に示す受信側FPGA/LSI２では、受信された試験信号が差動バッファ４７からイコライザ４８に供給されてデエンファシスされる。イコライザ４８から出力される試験信号はクロック再生部４９に供給されてクロックが再生され、このクロックを用いて、Ｓ／Ｐ変換部５０により、パラレルの試験信号に変換される。このパラレルの試験信号ＴＳは８／１０ビットデコーダ５１で１０ビットの符号毎に８ビットの符号にデコードされ、このとき、この試験信号ＴＳの直前に付加されているスペシャルコードＳＣが抽出される。このスペシャルコードＳＣが抽出されることにより、試験信号ＴＳの先頭が識別でき、これによって試験信号ＴＳが抽出された８／１０ビットデコードされることになる。
In the receiving-side FPGA /
このようにデコードされた試験信号Ｄは、スペシャルコードＳＣとともに、通常回路９に供給されるが、また、Ｓ／Ｐ変換部５０から出力される１０ビット符号からなるシリアルの試験信号ＴＳは、８／１０ビットデコーダ５１からのスペシャルコードＳＣとともに、エラー評価部５２に供給される。このエラー評価部５２では、この試験信号ＴＳのエラーの良否が評価される。この評価結果は内部制御バス５３を介してコントローラ３に供給され、接続線の合否が判定される。
The test signal D decoded in this way is supplied to the
図１２は図１１（ｂ）におけるイコライザ４８の一具体例を示す回路構成図であって、５４ａ，５４ｂ，５４ｃは差動バッファ、５５ａ，５５ｂ，５５ｃは加算係数乗算部、５６は増幅器、５７はＤ／Ａ（デジタル／アナログ）変換器である。
FIG. 12 is a circuit diagram showing a specific example of the
同図において、受信されたシリアルの試験信号は、差動バッファ５４ａ，５４ｂ，５４ｃで順次遅延され、夫々の差動バッファ５４ａ，５４ｂ，５４ｃの出力に加算係数乗算部５５ａ，５５ｂ，５５ｃで加算係数が乗算される。これら加算係数乗算部５５ａ，５５ｂ，５５ｃの出力は加算され、増幅器５６で増幅された後、クロック再生部４９（図１１）に供給される。
In the figure, received serial test signals are sequentially delayed by
このようにして、イコライザ４８では、差動バッファ５４ａ，５４ｂ，５４ｃからの順次遅延された試験信号が所定の係数比で加算され、これにより、デエンファシス処理された試験信号が得られる。
In this way, in the
ここで、加算係数乗算部５５ａ，５５ｂ，５５ｃに設定される加算係数は、コントローラ３から内部制御バス５３を介して供給され、Ｄ／Ａ変換器５７でアナログ値に変換されたものである。また、加算係数乗算部５５ａでは、差動バッファ５４ａから出力される２つの信号が同じ加算係数が乗算されて加算される。加算係数乗算部５５ａ，５５ｂ，５５ｃについても同様である。
Here, the addition coefficients set in the
図１３は図１１（ｂ）におけるエラー評価部５２の一具体例を示す回路構成図であって、５８は擬似ランダム信号発生部、５９は８／１０ビットエンコーダ、６０はＥｘＯＲ（排他的オア）回路、６１はカウンタ６１である。
FIG. 13 is a circuit configuration diagram showing a specific example of the
同図において、Ｓ／Ｐ変換部５０（図１１（ｂ））の出力信号はＥｘＯＲ回路６０に供給される。この出力信号は、１０ビットのパラレル符号からなる信号である。このとき、疑似ランダム信号発生部５８から８ビットのパラレル符号からなる疑似ランダム信号が発生され、これが８／１０ビットエンコーダ５９で各符号が１０ビットのパラレルデータに変換してＥｘＯＲ回路６０に供給される。ここでは、ＥｘＯＲ回路６０は１つのみを示しているが、このパラレル符号のビット毎にＥｘＯＲ回路が設けられ、これらＥｘＯＲ回路の出力がＯＲ回路を介して得られるものである。従って、１０ビットの符号の全てのビットが一致している場合には、ＥｘＯＲ回路６０から符号の一致を示す“０”ビットが出力されるが、１０ビットの符号のうちの１ビットでも一致しない場合には、ＥｘＯＲ回路６０からは符号の不一致を示す“１”ビットが出力されることになる。
In the figure, the output signal of the S / P converter 50 (FIG. 11B) is supplied to the
ここで、８／１０ビットデコーダ５１（図１１）でスペシャルコードＳＣが検出され、これがエラー評価部５２に供給されると、疑似ランダム信号発生部５８や８／１０エンコーダ５９，カウンタ６１がリセットされ、疑似ランダム信号発生部５８は新たに疑似ランダム信号を発生し始める。この疑似ランダム信号は８／１０ビットエンコーダ５９で各符号８ビットが１０ビットにエンコードされ、ＥｘＯＲ回路６０に供給される。これにより、この８／１０エンコーダ５９からの疑似ランダム信号とＳ／Ｐ変換部５０からの試験信号ＴＳとが１０ビットの符号毎に比較され、その比較結果がカウンタ６１に供給される。このとき、これら符号が一致しないと、ＥｘＯＲ回路６０から“１”ビットが出力され、この“１”ビットをカウンタ６１がカウントする。
Here, when the special code SC is detected by the 8 / 10-bit decoder 51 (FIG. 11) and supplied to the
このようにして、供給された受信試験信号ＴＳの符号に誤りがあると、その誤りがある符号の個数に等しい値がカウンタ６１に得られることになり、このカウント値が内部制御バス５３を介してコントローラ３に供給されることにより、このカウント値が１以上のとき、接続線４は不合格と判定される。
In this way, if there is an error in the code of the supplied reception test signal TS, a value equal to the number of codes with the error is obtained in the
このようにして、この第７の実施形態においても、受信側FPGA/LSI２において、試験信号の先頭を確実に判定することができ、先の実施形態と同様、接続線４は合格，不合格を的確に判定することが可能となる。
In this way, in the seventh embodiment as well, the reception-side FPGA /
１ 送信側FPGA/LSI
２ 受信側FPGA/LSI
３ コントローラ
４，４ａ，４ｂ 接続線（伝送線）
５ 送信側通常回路
６ 擬似ランダム信号発生部
７ 信号切替レジスタ
８，８ａ，８ｂ 信号選択出力部
９ 受信側通常回路
１０ 試験回路
１１ 相関演算部
１２ シフトレジスタ
１３ 符号レジスタ
１４ 乗算部
１５ 加算部
１６ 判定部
１７ 判定閾値部
１８ 加算部
１９ 信号選択出力部
２０記憶部
２１ カウンタ部
２２ 入力データ制御部
２３，２３ａ 加算部
２４ タイミング生成部
２５ 累加算型相関器
２６ 乗算部
２７ 信号選択出力部
２８ 加算部
２９，３０ レジスタ
３１ 擬似ランダム信号発生部
３２ タイミング生成部
３３ 試験信号生成部
３４ 調歩同期変換送信部
３５ 調歩同期変換受信部
３６ 比較部
３７ 記憶部
３８ 試験信号生成部
３９ 送信信号切り替えレジスタ
４０ 信号選択出力部
４１ 受信信号切り替えレジスタ
1 Transmitter FPGA / LSI
2 Receiving side FPGA / LSI
3
DESCRIPTION OF
Claims (2)
該送信側FPGA/LSIに形成された試験用信号を該送信側通常回路からの通常信号と等しい伝送レートで生成する試験信号発生部と該受信側FPGA/LSIに形成された試験回路とが該接続線を介して接続され、該試験信号発生部で生成された該試験信号が該接続線を介して該試験回路に供給される構成をなし、
該試験回路は、
該接続線を介して供給される信号を相関演算処理して該試験信号の有無に応じた検出データを生成する第１の手段と、
該検出データを処理し、該試験信号が該接続線を介して正常に伝送されてきたときに予め決まった所定の値を持つデータを生成する第２の手段と、
該第２の手段で生成された該データが該所定の値を持つとき、該接続線での信号伝送を正常と判定し、該第２の手段で生成された該データが該所定の値以外の値を持つとき、該接続線での信号伝送を異常と判定する第３の手段と
を備えたことを特徴とするFPGA/LSI間の信号伝送確認システム。 A transmission side FPGA / LSI in which a transmission side normal circuit that outputs a normal signal is formed, and a reception unit that is connected to the transmission side FPGA / LSI by a connection line and that processes the normal signal supplied through the connection line A signal transmission confirmation system for a communication device in which a receiving side FPGA / LSI on which a side normal circuit is formed is provided on a printed circuit board,
A test signal generator for generating a test signal formed in the transmission side FPGA / LSI at a transmission rate equal to a normal signal from the transmission side normal circuit, and a test circuit formed in the reception side FPGA / LSI Connected via a connection line, and the test signal generated by the test signal generator is configured to be supplied to the test circuit via the connection line,
The test circuit is
A first means for generating a detection data corresponding to the presence or absence of the test signal by performing a correlation calculation process on a signal supplied via the connection line;
A second means for processing the detection data and generating data having a predetermined value determined in advance when the test signal has been normally transmitted via the connection line;
When the data generated by the second means has the predetermined value, it is determined that the signal transmission on the connection line is normal, and the data generated by the second means is other than the predetermined value. And a third means for determining that the signal transmission on the connection line is abnormal when the value is
前記送信側FPGA/LSIに、前記試験信号の識別情報を付加する第４の手段を形成し、
前記受信側FPGA/LSIの前記試験回路に、前記接続線を介して受信した信号から、該識別情報を基に、前記試験信号を識別する第５の手段を形成し、
該第５の手段による識別結果に基づいて、前記第１，第２，第３による判定処理を行なうことを特徴とするFPGA/LSI間の信号伝送確認システム。 In claim 1,
Forming a fourth means for adding identification information of the test signal to the transmission side FPGA / LSI;
Forming a fifth means for identifying the test signal based on the identification information from the signal received via the connection line in the test circuit of the receiving-side FPGA / LSI;
An FPGA / LSI signal transmission confirmation system, wherein the first, second, and third determination processes are performed based on the identification result obtained by the fifth means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005291405A JP2006194857A (en) | 2004-12-17 | 2005-10-04 | Signal transmission confirming system between fpga/lsi |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004366066 | 2004-12-17 | ||
| JP2005291405A JP2006194857A (en) | 2004-12-17 | 2005-10-04 | Signal transmission confirming system between fpga/lsi |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006194857A true JP2006194857A (en) | 2006-07-27 |
Family
ID=36801037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005291405A Pending JP2006194857A (en) | 2004-12-17 | 2005-10-04 | Signal transmission confirming system between fpga/lsi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006194857A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029725A (en) * | 2009-07-21 | 2011-02-10 | Sony Corp | Solid-state imaging device |
-
2005
- 2005-10-04 JP JP2005291405A patent/JP2006194857A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029725A (en) * | 2009-07-21 | 2011-02-10 | Sony Corp | Solid-state imaging device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6977960B2 (en) | Self test circuit for evaluating a high-speed serial interface | |
| US7984369B2 (en) | Concurrent code checker and hardware efficient high-speed I/O having built-in self-test and debug features | |
| JP5160747B2 (en) | Useful test pattern apparatus and method | |
| JP4941868B2 (en) | Semiconductor device, semiconductor device design method, design device, and failure detection method | |
| CN101848073B (en) | Communication system, data transmitter, and data receiver capable of detecting incorrect receipt of data | |
| JP5536298B2 (en) | Offset test pattern apparatus and method | |
| JPH077041B2 (en) | Digital integrated circuit device technology inspection circuit | |
| JP2004260677A (en) | Communication equipment | |
| JPH0795166A (en) | Test equipment for transmission system | |
| EP1814234B1 (en) | Concurrent code checker and hardware efficient high- speed I/O having built- in self- test and debug features | |
| US7895489B2 (en) | Matrix system and method for debugging scan structure | |
| JP4842876B2 (en) | Failure diagnosis apparatus and failure diagnosis method | |
| JP2006194857A (en) | Signal transmission confirming system between fpga/lsi | |
| US8065597B1 (en) | Self test of plesiochronous interconnect | |
| JP2009122009A (en) | Test circuit | |
| KR100872861B1 (en) | Method for testing bit error rates in prbs pattern | |
| JP2017059185A (en) | Scan test circuit and scan test device | |
| US20190178940A1 (en) | System For Using Different Scan Chains To Test Differential Circuit, And Method Thereof | |
| WO2006027740A1 (en) | Testing of a system-on-chip integrated circuit | |
| JP2004153592A (en) | Device and method for pattern synchronization pull-in | |
| JP4575348B2 (en) | Packet error measuring device | |
| Sivaranjani et al. | Design and Analysis of UART Protocol with Sec-Ded and Implementation on FPGA | |
| JP4719867B2 (en) | Bit error insertion circuit for PN pattern generator | |
| JP2899869B2 (en) | Error detection device | |
| US7401106B2 (en) | Maximum change data pattern |