JP2006194787A - センサ、検査装置および検査方法 - Google Patents

Abstract

【課題】 高感度、かつ高精度のセンサ、検査装置および検査方法を提供する。
【解決手段】 導電性の膜であるＩＴＯ膜でセンサ電極２０を形成し、パネル上の画素電極との間の静電結合を介して受信電極として機能させる。また、ゲート電極５１の下にゲート金属２３を形成し、その一端部にコンタクト４３を介してセンサ電極２０を接続することで、ＣＭＯＳ素子４１とセンサ電極２０との連結を確保する。その結果、ゲート電極５１の作り込みのプロセスに依存することなく、センサ電極２０をＣＭＯＳ素子４１のゲート電極５１に対して電気的に接続できる。
【選択図】 図２

Description

本発明は、例えば、液晶パネル、液晶ディスプレイ基板の良否を検査可能なセンサ、検査装置および検査方法に関するものである。

テレビ受像機、パーソナルコンピュータ等のディスプレイの薄型化や大型化の要求に伴ない、高画素数の液晶表示パネルが開発され、それを採用した製品が市場に出回っている。このような薄型かつ大型の表示装置を採用した製品では、製品組立て後の動作試験はもとより、ディスプレイ単体での検査が重要である。

液晶表示パネル等のディスプレイ基板を検査する方法として、従来より知られているものに、各画素に対応して設けられたＴＦＴトランジスタに接続されたゲート配線、ソース配線それぞれにプローブを接触させて、その出力電圧から画素電極の欠陥の有無を判定するものがある。

一方、上記のようなプローブを使用する検査方法では、液晶ディスプレイのフルカラー化、高精細化に伴なう画素ピッチの狭小により、接触不良の多発、プローブの交換費用の増大等の問題が生じていた。このような問題点に鑑み、例えば、特許文献１に開示された液晶パネル検査装置では、基板上に薄型のアレイセンサを配し、そのアレイセンサに隣接してアンプ、スキャナを設け、それらの間に金属膜成膜による引出し電線を配線して、アレイセンサを検査対象である液晶パネルに近接させて、非接触検査における検知レベルとＳ／Ｎ比を向上させている。このアレイセンサは、電界効果トランジスタを応用した電位センサを組み込んでなるものである。その一例を図５に示す。

図５において、液晶パネル１１６は、ガラス基板１１７と画素電極１１８で構成され、ガラス基板１１７と単位トランジスタ層５Ｎ間の間隔ｄは、２０μｍである。また、電位センサ１Ｎは、ＦＥＴ機能を応用したもので、単位トランジスタ層５Ｎには、ドレイン電極Ｄ、ソース電極Ｓ、ゲート電極Ｇが形成されている。画素電極１１８に信号１１１を印加すると、その画素電極１１８に断線がなければ、一定値の画素電圧が生じる。そこで、検査開始の命令信号１１３を印加することで、ゲート電極Ｇにより、電位センサに対向する画素電極と間隔ｄに従う空間において、静電容量Ｃを介して静電的に接続される。その結果、ドレイン電極Ｄとソース電極Ｓ間に電流が生じ、電位センサ信号２Ｎが生じる。

また、特許文献２には、液晶ディスプレイ基板上に配列された画像電極に対向して、検査基板上にソース電極、半導体、ドレイン電極からなるスイッチ素子を配列し、検査基板を画素電極に接近させて、半導体、ソース電極、ドレイン電極、および画素電極で電界効果トランジスタを構成し、その画素電極を電界効果トランジスタのゲート電極として作用させる技術が開示されている。

特許文献３に記載の電位センサでは、液晶ディスプレイの画素電極にセンサを近接させて、非接触でその良否を検査する際、エンハンスメント型ＭＯＳ−ＦＥＴのゲート端子を、エアーギャップを介して検査対象パネル上の画素電極に接続している。

特開平１１−１５３６３７号公報 特開平１０−６２４７４号公報

特開２００１−１３３４８７号公報

しかし、上述した従来の検査方法で使用するセンサ、例えば、特許文献１，２に記載の電位センサは、検査対象の液晶パネルの画素電極を電界効果トランジスタのゲートとして作用させ、その画素電圧より配線の断線や短絡を検出している。そのため、センサ感度等が電界効果トランジスタの作り込みのプロセスに依存して不十分になり、検査結果に信頼性がないという問題がある。

本発明は、上述した課題に鑑みてなされたもので、その目的とするところは、感度が良好で、かつ検査精度の高いセンサ、検査装置および検査方法を提供することである。

かかる目的を達成し、上述した課題を解決する一手段として、例えば、以下の構成を備える。すなわち、本発明は、検査対象に印加された検査信号を検出するセンサであって、基板上に形成されたＭＯＳ型トランジスタと、前記基板上に形成されるとともに前記ＭＯＳ型トランジスタのゲート端子に連結された導体膜と、前記導体膜が検知した前記検査信号を出力する手段とを備え、前記基板は、半導体基板あるいはガラス基板あるいはプラスチック基板であることを特徴とする。

例えば、前記導体膜は、所定の面積を有する高融点金属からなる膜であることを特徴とする。また、例えば、前記高融点金属には、少なくともＩＴＯあるいはＩＺＯあるいはアルミニウムあるいはタングステンが含まれることを特徴とする。

例えば、前記導体膜の成膜面積は、少なくとも前記ゲート端子の成膜面積の１０倍以上であることを特徴とする。また、例えば、前記導体膜は、前記検査対象との容量結合を介した受信電極として機能することを特徴とする。例えば、前記導体膜と前記検査対象間の容量結合を介して非接触で前記検査対象より前記検査信号を検出することを特徴とする。

上記の目的を達成し、上述した課題を解決する他の手段として、例えば、以下の構成を備える。すなわち、本発明に係る検査装置は、上記発明に係るセンサを複数連続して並べてなるラインセンサを備えることを特徴とする。

また、上述した課題を解決する他の手段として、本発明に係る検査方法は、上記発明に係る検査装置を使用して非接触で検査対象の状態を検査することを特徴とする。

本発明によれば、センサ感度が飛躍的に増大し、検査対象の良否判別を高速に行うことができる。

以下、添付図面を参照して、本発明に係る実施の形態例を詳細に説明する。本実施の形態例に係るセンサによる検査対象として、以下の説明では、ガラス製の基板上に複数の画素電極、およびそれらを駆動するための薄膜トランジスタ（ＴＦＴ）がアレイ状（あるいは、マトリックス状）に配列された構造を有する液晶表示パネルやタッチ式パネル等を例とする。しかし、検査対象は、かかる例に限定されるものではない。ここでは、非接触方式で検査を行うため、液晶パネルと所定距離離間した位置にセンサが位置決めされており、そのセンサからの出力に基づいて、液晶パネル上に形成された画素電極の良否を検査する。

図１は、本実施の形態例に係るセンサを複数配列してなるセンサ回路の構成を模式的に示している。図１に示すように、本実施の形態例のセンサ回路３１は、各々がセンサ電極２０を有する複数のＣＭＯＳ素子（ＭＯＳ型電界効果トランジスタ）４１と、ＣＭＯＳ素子４１のゲート端子（Ｇ）に連結され、所定の面積を有するとともに高融点金属（例えば、ＩＴＯ、ＩＺＯ、アルミニウム、タングステン等）からなる導体膜であるセンサ電極２０で構成されている。

各ＣＭＯＳ素子４１のソース端子（Ｓ）は、センサ回路のグランド（ＧＮＤ）に接続され、各素子のドレイン端子（Ｄ）は、例えば、不図示の検査装置の信号処理部に接続されている。なお、センサ回路３１において、並列配置された各センサ電極２０の中心間の距離Ｌは、例えば、７０μｍで、ピッチ幅は５０μｍである。

次に、本実施の形態例に係るセンサの回路パターンについて詳細に説明する。図２は、本実施の形態例に係るセンサの回路パターンの一例を示している。なお、図２では、簡単のため複数あるセンサのうち、２つのセンサの回路パターンのみを示し、他は省略する。また、これらのパターンが形成される基板（例えば、半導体基板、ガラス基板、プラスチック基板、石英基板等）の図示も省略する。

図２に示すセンサにおいて、センサ電極２０は、導電性の膜（酸化膜）として、例えば、ＩＴＯ、ＩＺＯ、アルミニウム、タングステン等で形成されており、センサ回路３１において、検査対象であるパネル上に形成された画素電極との静電結合（容量結合）を介した受信電極（すなわち、アンテナ）として機能する。そこで、ＣＭＯＳ素子４１とセンサ電極２０との連結を確保するため、ゲート電極５１の下に、それより広い面積のゲート金属２３を形成し、そのゲート金属２３の一端部にコンタクト４３を介してセンサ電極２０を接続している。

こうすることで、ＣＭＯＳ素子４１におけるゲート電極５１の作り込みのプロセスに依存することなく、所定の面積を有する自由度の高い形状のセンサ電極２０を、ＣＭＯＳ素子４１のゲート電極５１に対して電気的に接続することができる。なお、センサ電極２０は、ゲート電極５１の面積の少なくとも１０倍以上の面積を有する。

ＣＭＯＳ素子４１のソース電極５３は、コンタクト４５によってセンサ回路３１のグランド線（ＧＮＤ）２１に接続され、ドレイン電極５５は、図１に示す所定の配線を介して、検査装置（不図示）の信号処理部に接続されている。

図３は、本実施の形態例に係るセンサの製造工程を示すフローチャートである。図３のステップＳ１で、ゲート金属、およびグランド金属の成膜を行い、続くステップＳ３において、ゲート電極５１およびグランド２１の配線パターンを形成する。これらのパターン形成には、例えば、半導体技術で一般的なフォトリソグラフィ法を用いる。

ステップＳ５で、例えば、フォトリソグラフィ法を用いてソース電極５３およびドレイン電極５５のパターン形成を行い、ステップＳ９では、上述したセンサ電極２０を形成するために、ＩＴＯ、ＩＺＯ、アルミニウム、タングステン等の高融点金属による成膜を行う。そして、ステップＳ１１において、上述したピッチ幅を有するようにセンサ電極２０のパターン形成を行う。

ステップＳ１３において、センサ電極２０をＣＭＯＳ素子４１のゲート電極５１（ゲート金属２３）に連結するためのコンタクト・パターン（ビアホール）４３と、ソース電極５３をセンサ回路のグランド（ＧＮＤ）２１に接続するためのコンタクト・パターン４５を形成する。

図４は、本実施の形態例に係るセンサからなるラインセンサの構成（各センサの配列状態）の一例を示している。図４に示すラインセンサ１は、例えば、複数のセンサ５を一定のピッチ幅で交互に並べて配するとともに、全体として検査対象である液晶パネル１０とほぼ同じ幅を有するように構成された一次元ラインセンサである。より具体的には、センサ５により非接触方式で、検査対象である液晶パネル上の画素電極の断線の有無等を検査し、判定する一次元ラインセンサである。また、液晶パネル１０には、不図示の信号供給源より、個々の画素電極の検査に必要な検査信号が供給されている。

センサ５は、画素電極に印加された検査信号の電位（画素電圧）を非接触方式で検出するため、画素電極に近接して配する必要がある。そこで、図４に示すラインセンサ１では、センサ５の上面と画素電極間の距離を、例えば、１００μｍ以下にするために、センサ５の一端部分をスペーサ３３に密着させて信号処理基板２４よりも高くなるようにしている。

以上説明したように、所定の面積を有する導体板、例えば、ＩＴＯ、ＩＺＯ、アルミニウム、タングステン等の導体膜からなるセンサ電極をＣＭＯＳ素子（電界効果トランジスタ）のゲート端子（Ｇ）に連結して、そのセンサ電極を、画素電極との静電結合を介した受信電極（アンテナ）として機能させることで、センサ感度を飛躍的に増大させることができる。また、かかるセンサ電極を電界効果トランジスタのゲートとして作用させることによって、簡単な制御で高速な検査を行うことができる。

さらに、ＣＭＯＳ素子自体のゲート端子とは別に、ゲート端子に連結するセンサ電極を新たに設けたことで、検査対象に対する検査精度等が電界効果トランジスタの作り込みのプロセスに依存しなくなる。その結果、センサ形状の自由度が増すとともにセンサの性能のばらつきがなくなり、検査対象の良否を確実に選別でき、しかもその良否の判別を高速かつ容易に行える。

本発明の実施の形態例に係るセンサで構成されたセンサ回路の構成を模式的に示す図である。 実施の形態例に係るセンサの回路パターンを示す図である。 実施の形態例に係るセンサの製造工程を示すフローチャートである。 実施の形態例に係るセンサで構成されたラインセンサの構成例を示す図である。 従来の液晶パネル検査装置における電位センサの構成を示す図である。

符号の説明

１ ラインセンサ
５ センサ
１５ 画素電極
２０ センサ電極
２４ 信号処理基板
３１ センサ回路
３３ スペーサ
４１ ＣＭＯＳ素子
４３ コンタクト
５１ ゲート電極
５３ ソース電極
５５ ドレイン電極

Claims (8)

1. 検査対象に印加された検査信号を検出するセンサであって、
   基板上に形成されたＭＯＳ型トランジスタと、
   前記基板上に形成されるとともに前記ＭＯＳ型トランジスタのゲート端子に連結された導体膜と、
   前記導体膜が検知した前記検査信号を出力する手段とを備え、
   前記基板は、半導体基板あるいはガラス基板あるいはプラスチック基板であることを特徴とするセンサ。
2. 前記導体膜は、所定の面積を有する高融点金属からなる膜であることを特徴とする請求項１記載のセンサ。
3. 前記高融点金属には、少なくともＩＴＯあるいはＩＺＯあるいはアルミニウムあるいはタングステンが含まれることを特徴とする請求項２記載のセンサ。
4. 前記導体膜の成膜面積は、少なくとも前記ゲート端子の成膜面積の１０倍以上であることを特徴とする請求項３記載のセンサ。
5. 前記導体膜は、前記検査対象との容量結合を介した受信電極として機能することを特徴とする請求項４記載のセンサ。
6. 前記導体膜と前記検査対象間の容量結合を介して非接触で前記検査対象より前記検査信号を検出することを特徴とする請求項５記載のセンサ。
7. 請求項１乃至６のいずれかに記載のセンサを複数連続して並べてなるラインセンサを備えることを特徴とする検査装置。
8. 請求項７記載の検査装置を使用して非接触で検査対象の状態を検査することを特徴とする検査方法。

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