JP2006190822A - Method for manufacturing insulated gate field effect transistor and insulated gate field effect transistor - Google Patents
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Abstract
Description
本発明は、ゲート電極を形成する箇所両側の各々にエクステンション部とソース・ドレイン領域を有する絶縁ゲート電界効果トランジスタの製造方法と、当該トランジスタとに関するものである。 The present invention relates to a method for manufacturing an insulated gate field effect transistor having an extension portion and source / drain regions on both sides of a portion where a gate electrode is formed, and the transistor.
ＭＯＳ集積回路において、回路の動作速度を決める主要因は、ＭＯＳＦＥＴのオン電流と、オン電流によって充放電される負荷容量の大きさである。オン電流は、一般的には、ゲート長の短縮にともないチャネル抵抗が下がることによって増加する。したがって、ゲート長を短縮すればオン電流が増加し、集積回路の動作速度を上げることができる。
しかし、ゲート長が１００ｎｍを切るあたりから、ゲート長の短縮に見合うオン電流の増加を得ることが容易ではなくなってきている。その原因の１つを、以下に図１１を用いて説明する。
In a MOS integrated circuit, the main factors that determine the operation speed of a circuit are the on-current of the MOSFET and the size of the load capacitance charged and discharged by the on-current. The on-current generally increases as the channel resistance decreases as the gate length decreases. Therefore, if the gate length is shortened, the on-current increases and the operation speed of the integrated circuit can be increased.
However, since the gate length is shorter than 100 nm, it is not easy to obtain an increase in on-current that corresponds to the shortening of the gate length. One of the causes will be described below with reference to FIG.
図１１（Ａ）は、従来のプレーナー型ＭＯＳＦＥＴの断面構造の模式図である。
図１１（Ａ）の構造において、ソース領域およびドレイン領域は、外部配線との接続孔を設けるための領域であり、基板（ウェルがある場合はウェル）と逆導電型の不純物を高濃度に導入して形成された低抵抗の半導体領域である。この半導体領域と接続孔の電極プラグ（図示しない）との間の接触抵抗を下げるため、通常、ソース領域およびドレイン領域の表面にＣｏやＮｉと基板材料（Ｓｉ）との合金層（シリサイド層）が設けられる。合金層は基板内部に向かって成長するが、これが基板とのＰＮ接合に近づき過ぎると接合耐圧が低下し、基板リーク電流が増加する。そのため、ソース領域およびドレイン領域は、通常、合金層の厚さに対して十分に厚く形成される。たとえば、ＣｏＳｉ２を形成する場合、接合深さは６０ｎｍ以上、好ましくは、１００ｎｍ以上が必要である。
FIG. 11A is a schematic diagram of a cross-sectional structure of a conventional planar type MOSFET.
In the structure of FIG. 11A, a source region and a drain region are regions for providing a connection hole with an external wiring, and impurities having a conductivity type opposite to that of the substrate (well if there is a well) are introduced at a high concentration. A low-resistance semiconductor region. In order to reduce the contact resistance between the semiconductor region and the electrode plug (not shown) of the connection hole, an alloy layer (silicide layer) of Co or Ni and a substrate material (Si) is usually formed on the surface of the source region and the drain region. Is provided. The alloy layer grows toward the inside of the substrate. However, if the alloy layer is too close to the PN junction with the substrate, the junction breakdown voltage is reduced and the substrate leakage current is increased. Therefore, the source region and the drain region are usually formed sufficiently thick with respect to the thickness of the alloy layer. For example, when forming CoSi 2 , the junction depth needs to be 60 nm or more, preferably 100 nm or more.
ソース領域またはドレイン領域とゲートとの間には、エクステンション部が設けられる。エクステンション部の一部はゲート絶縁膜を挟んでゲート電極と重なり、オーバーラップ領域を形成する。チャネルの反転層は、ソース側とドレイン側の２つのエクステンション部間に形成される。 An extension portion is provided between the source or drain region and the gate. A part of the extension portion overlaps with the gate electrode with the gate insulating film interposed therebetween to form an overlap region. The channel inversion layer is formed between two extension portions on the source side and the drain side.
図１１（Ａ）に示す構造において、ゲート長を短縮した場合、いわゆるショートチャネル効果（ＳＣＥ）が顕在化し、ソース領域、ドレイン領域あるいはエクステンション部からチャネルに向かって伸びる空乏層によって、しきい値電圧の低下や、サブスレッショルド傾斜の減少、ＤＩＢＬ(Drain Induced Barrier Lowering)の増加が起こる。 In the structure shown in FIG. 11A, when the gate length is shortened, a so-called short channel effect (SCE) becomes obvious, and the threshold voltage is increased by a depletion layer extending from the source region, the drain region, or the extension portion toward the channel. Decrease, subthreshold slope decrease, and DIBL (Drain Induced Barrier Lowering) increase.
ショートチャネル効果を抑制するには、チャネル長の短縮にともなって、ソース領域およびドレイン領域の接合深さ、およびエクステンション部の接合深さ（図では、Ｘｊ）を十分浅くする必要がある。ところが、このような浅い拡散層において、不純物濃度を固溶限まで高めたとしても、電流断面積が小さいために高抵抗であり、これがオン電流を制限する要因の１つとなる。
この問題に対し、ソース領域およびドレイン領域、または、エクステンション部を、チャネルの反転層と同じ深さか、あるいはそれよりも上方に位置させる構造が提案されている。それらの構造を図１１（Ｂ）および図１１（Ｃ）に模式的に示す。
In order to suppress the short channel effect, it is necessary to sufficiently reduce the junction depth of the source region and the drain region and the junction depth of the extension portion (Xj in the drawing) as the channel length is shortened. However, in such a shallow diffusion layer, even if the impurity concentration is increased to the solid solution limit, the current cross-sectional area is small and the resistance is high, which is one of the factors that limit the on-current.
To solve this problem, a structure has been proposed in which the source region and the drain region or the extension portion are positioned at the same depth as or higher than the inversion layer of the channel. Their structures are schematically shown in FIGS. 11B and 11C.
図１１（Ｂ）は、「グルーブゲート」あるいは「リセスゲート」と呼ばれる構造の模式図である。
基板に形成されたトレンチあるいはリセス（以下、凹部という）の底部にチャネルが形成されるゲート電極構造にすることによって、エクステンション部と反転層との前述した位置関係を実現している（たとえば、特許文献１の第１〜第３および第７実施形態ならびに非特許文献１および２参照）。
FIG. 11B is a schematic diagram of a structure called “groove gate” or “recess gate”.
The above-described positional relationship between the extension portion and the inversion layer is realized by adopting a gate electrode structure in which a channel is formed at the bottom of a trench or recess (hereinafter referred to as a recess) formed in the substrate (for example, a patent 1st-3rd and 7th embodiment of literature 1, and nonpatent literature 1 and 2 reference).
ここで特許文献１においては、ゲートに隣接する凹部の内壁を斜めに形成し、凹部のゲート側部分に第１のソース・ドレイン領域を形成し、それより深い第２のソース・ドレイン領域をゲートから離れた位置に形成している。この第１のソース・ドレイン領域が、いわゆるエクステンション部に該当すると考えられる。
なお、特許文献１の他の実施形態、たとえば第４および第５実施形態において、これら第１および第２のソース・ドレイン領域をエピタキシャル成長層に形成したものが開示されている。
Here, in Patent Document 1, the inner wall of the recess adjacent to the gate is formed obliquely, the first source / drain region is formed in the gate side portion of the recess, and the second source / drain region deeper than that is formed in the gate. It is formed in the position away from. This first source / drain region is considered to correspond to a so-called extension portion.
In another embodiment of Patent Document 1, for example, in the fourth and fifth embodiments, those in which the first and second source / drain regions are formed in an epitaxial growth layer are disclosed.
一方、図１１（Ｃ）は、持ち上げエクステンション(Raised Extension)構造を示す模式図である。
この構造に関し、基板表面にチャネルの反転層が形成され、ゲートの両側に絶縁層を挟んで位置し、基板上のエピタキシャル成長層によりエクステンション部を形成し、このエクステンション部のゲート側端から反ゲート側に離れた部分およびその下の基板表面部に、エクステンション部の上方からイオン注入を行うことによりソース・ドレイン領域を形成する技術が知られている（たとえば、非特許文献３参照）。
In this structure, a channel inversion layer is formed on the surface of the substrate, an insulating layer is positioned on both sides of the gate, an extension portion is formed by an epitaxial growth layer on the substrate, and the gate side end of this extension portion is opposite to the gate side. A technique is known in which source / drain regions are formed by ion implantation from above an extension portion in a portion separated from the substrate and a substrate surface portion below the portion (see, for example, Non-Patent Document 3).
非特許文献３に記載された技術によれば、エクステンション部の基板表面に対する接合深さＸｊは、エピタキシャル成長後の熱履歴により、エピタキシャル層の不純物が基板表面部に拡散する深さであり、この深さは、イオン注入により形成されるエクステンション部の接合深さより低減されている。また、この接合深さを小さくしても、エクステンション部の抵抗は、そのエピタキシャル成長層の厚さや濃度で決まることから、それらを十分大きく設定することによってエクステンション部の高抵抗化は回避できる。これに対し、イオン注入によるエクステンション部の形成では、その接合深さを小さくすると、抵抗値が上昇し必要なオン電流を達成することが難しくなる。 According to the technique described in Non-Patent Document 3, the junction depth Xj of the extension portion with respect to the substrate surface is a depth at which impurities in the epitaxial layer diffuse into the substrate surface portion due to the thermal history after epitaxial growth. This is reduced from the junction depth of the extension formed by ion implantation. Even if the junction depth is reduced, the resistance of the extension portion is determined by the thickness and concentration of the epitaxial growth layer. Therefore, by setting them sufficiently large, it is possible to avoid increasing the resistance of the extension portion. On the other hand, in the formation of the extension portion by ion implantation, if the junction depth is reduced, the resistance value increases and it becomes difficult to achieve the required on-current.
ところが、近年のゲート長の短縮化に伴って要求される接合深さＸｊも益々小さくなってきている。このため、イオン注入を用いない、非特許文献３に記載の方法を用いてもエクステンション部の基板表面に対する接合深さＸｊを浅くすることが十分でなくなってきている。つまり、この非特許文献３に記載された技術のみでは、オン電流が十分でなくなる状況にまでＭＩＳトランジスタの微細化が進むことが予想され、このことが更なるＭＩＳトランジスタの微細化を妨げる要因の１つとなっている。 However, the junction depth Xj required as the gate length is shortened in recent years is becoming increasingly smaller. For this reason, even if the method described in Non-Patent Document 3 without using ion implantation is used, it is not sufficient to reduce the junction depth Xj of the extension portion with respect to the substrate surface. In other words, with the technology described in Non-Patent Document 3 alone, it is expected that the miniaturization of the MIS transistor will progress to a situation where the on-current is not sufficient, which is a factor that hinders further miniaturization of the MIS transistor. It is one.
本発明が解決しようとする課題は、ゲート長の短縮にともなって、最適な接合深さのエクステンション部を形成できなくなってきていることである。 The problem to be solved by the present invention is that an extension portion having an optimum junction depth cannot be formed as the gate length is shortened.
本発明に係る絶縁ゲート電界効果トランジスタは、ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタの製造方法であって、所定の幅のスペーサを半導体基板上に形成するステップと、前記スペーサをマスクとする不純物のイオン注入と活性化アニールにより、前記２つのソース・ドレイン領域を半導体基板に形成するステップと、前記スペーサの幅方向両側を後退させ、前記スペーサのエッジと前記２つのソース・ドレイン領域のエッジとを幅方向両側で離すステップと、後退した前記スペーサの幅方向両側に露出し前記２つのソース・ドレイン領域を含む半導体基板領域に選択的なエピタキシャル成長により半導体材料を成長させ、前記後退したスペーサにより分離する２つのエクステンション部を形成するステップと、を有する。 An insulated gate field effect transistor according to the present invention includes a region of a semiconductor substrate in which a channel is formed facing a gate electrode through a gate insulating film, and two extension portions formed in contact with the region and spaced apart from each other. A method of manufacturing an insulated gate field effect transistor having two source / drain regions formed further away from the opposite ends of the two extension portions in a direction away from each other, wherein a spacer having a predetermined width is formed on a semiconductor Forming on the substrate; forming the two source / drain regions in the semiconductor substrate by ion implantation of impurities using the spacer as a mask and activation annealing; and retreating both sides in the width direction of the spacer; The edge of the spacer and the edges of the two source / drain regions on both sides in the width direction And two extension portions that are exposed on both sides of the receded spacer in the width direction and grow a semiconductor material by selective epitaxial growth on the semiconductor substrate region including the two source / drain regions, and are separated by the receded spacer. Forming a step.
本発明に係る絶縁ゲート電界効果トランジスタは、ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタであって、前記２つのエクステンション部の各々が、前記半導体基板上のエピタキシャル成長層により形成され、前記２つのソース・ドレイン領域の各々が、前記エピタキシャル成長層の下面に接する、前記半導体基板と逆導電型の不純物領域により形成され、前記エピタキシャル成長層を厚さ方向に貫いて前記ソース・ドレイン領域としての前記不純物領域に達する合金層が、前記２つのエクステンション部の各々に形成されている。 The insulated gate field effect transistor according to the present invention includes a region of a semiconductor substrate in which a channel is formed opposite to a gate electrode through a gate insulating film, and two extension portions formed in contact with the region and spaced apart from each other. , An insulated gate field effect transistor having two source / drain regions formed further away from the opposing ends of the two extension portions in directions away from each other, wherein each of the two extension portions is Each of the two source / drain regions is formed by an impurity region having a conductivity type opposite to that of the semiconductor substrate, and is formed by an epitaxially grown layer on the semiconductor substrate. The impurity as the source / drain region Alloy layer to reach the range is formed on each of the two extension portions.
本発明に係る絶縁ゲート電界効果トランジスタおよびその製造方法によれば、ゲート長を極めて短くしても、最適な接合深さのエクステンション部の形成が可能であるという利点がある。 According to the insulated gate field effect transistor and the manufacturing method thereof according to the present invention, there is an advantage that an extension portion having an optimum junction depth can be formed even if the gate length is extremely short.
本発明を実施するための最良の形態を、Ｎ型のＭＩＳトランジスタを例として図面を参照して述べる。なお、Ｐ型のＭＩＳトランジスタについては、適宜導電型を逆にすることによって以下の記述と同様な方法により製造できる。 The best mode for carrying out the present invention will be described with reference to the drawings, taking an N-type MIS transistor as an example. Note that a P-type MIS transistor can be manufactured by a method similar to the following description by appropriately reversing the conductivity type.
［第１の実施の形態］
図１（Ａ）〜図４（Ｄ）は、第１実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図である。
まず、完成したＭＩＳトランジスタの基本構造を、図４（Ｄ）を参照して述べる。
[First Embodiment]
1A to 4D are cross-sectional views in the channel direction of a MIS transistor manufactured by applying the method according to the first embodiment.
First, the basic structure of the completed MIS transistor will be described with reference to FIG.
図解したＭＩＳトランジスタにおいて、たとえばシリコンウェハからなる基板１の表面部に素子分離絶縁層、たとえばＳＴＩ(Shallow Trench Isolation)２が形成されている。このＳＴＩ２が形成されていない領域（活性領域）にチャネルの反転層が形成されるＰ型領域、たとえばＰウェル３が形成されている。
Ｐウェル３上にゲート絶縁膜４とゲート電極５を含む積層体（ゲートスタック）７が形成され、その側面が隔壁絶縁膜１１と側壁絶縁膜１３により覆われている。隔壁絶縁膜１１に形成位置が決められたエピタキシャル成長によりエクステンション部１２がＰウェル３上に形成されている。また、側壁絶縁膜１３により形成位置が決められたサリサイド(Self-aligned silicide)プロセスにより、エクステンション部１２およびゲート電極５のそれぞれに合金層としてのシリサイド層１４Ａおよび１４Ｂが形成されている。エクステンション部１２の下面に接するＰウェル３の表面部にＮ型のソース・ドレイン領域１０が形成されている。トランジスタの全面が層間絶縁膜１５に覆われ、シリサイド層１４Ａに接触する接続層１６が層間絶縁膜１５内に形成されている。
図４（Ｄ）において以上の構成は、ゲートを中心にしてチャネル方向で対称に形成され、バイアス印加条件に応じて、その一方側がソース、他方側がドレインとして機能する。
In the illustrated MIS transistor, an element isolation insulating layer, for example, STI (Shallow Trench Isolation) 2 is formed on the surface portion of a substrate 1 made of, for example, a silicon wafer. A P-type region in which a channel inversion layer is formed, for example, a P well 3 is formed in a region (active region) where the STI 2 is not formed.
A stacked body (gate stack) 7 including the gate insulating film 4 and the gate electrode 5 is formed on the P well 3, and the side surface thereof is covered with the partition insulating film 11 and the sidewall insulating film 13. The extension portion 12 is formed on the P well 3 by epitaxial growth in which the formation position is determined in the partition insulating film 11. Further, silicide layers 14A and 14B as alloy layers are formed on the extension portion 12 and the gate electrode 5 by a salicide (Self-aligned silicide) process in which the formation position is determined by the sidewall insulating film 13, respectively. N-type source / drain regions 10 are formed on the surface portion of the P well 3 in contact with the lower surface of the extension portion 12. The entire surface of the transistor is covered with an interlayer insulating film 15, and a connection layer 16 in contact with the silicide layer 14 </ b> A is formed in the interlayer insulating film 15.
In FIG. 4D, the above structure is formed symmetrically in the channel direction with the gate as the center, and one side functions as a source and the other side functions as a drain depending on bias application conditions.
本実施の形態において、ソース・ドレイン領域１０のゲート側端の水平方向位置を、好ましくは、エクステンション部１２のゲート側端と、その上のシリサイド層１４Ａのゲート側端との間に位置させ、この位置を、ソース抵抗あるいはドレイン抵抗、さらにはソース・ドレイン間のリークを低減するなどの観点から最適化している。また、エクステンション部１２のゲート側端部に傾斜端面を備え、この傾斜端面を側壁絶縁膜１３で覆うことによって、ゲートとソースまたはゲートとドレインとの寄生容量を低減している。 In the present embodiment, the horizontal position of the gate side end of the source / drain region 10 is preferably positioned between the gate side end of the extension portion 12 and the gate side end of the silicide layer 14A thereon, This position is optimized from the standpoint of reducing the source resistance or drain resistance, and further the leakage between the source and drain. Further, an inclined end surface is provided at the gate side end of the extension portion 12, and the inclined end surface is covered with the sidewall insulating film 13, thereby reducing the parasitic capacitance between the gate and the source or between the gate and the drain.
エクステンション部１２は、Ｐウェル３のゲート直下部分（実効チャネル領域）に電流を供給する層である。エクステンション部１２がないと、ソース・ドレイン領域１０を実効チャンネル領域に近接させなければならず、この場合、とくにドレイン側で電界が集中し、短チャネル効果が顕著となりリーク電流が増大する。また、空乏層がチャネル電流経路内に大きく伸びてキャリアが枯渇し、その部分でチャネル抵抗が増大し、また、その部分でチャネル走行キャリアが飽和速度に達すると、これによってオン電流値が制限される。 The extension portion 12 is a layer that supplies current to a portion (effective channel region) immediately below the gate of the P well 3. Without the extension portion 12, the source / drain region 10 must be brought close to the effective channel region. In this case, the electric field is concentrated particularly on the drain side, the short channel effect becomes remarkable, and the leakage current increases. In addition, when the depletion layer extends greatly in the channel current path and carriers are depleted, the channel resistance increases at that part, and when the channel traveling carrier reaches the saturation speed at that part, the on-current value is limited thereby. The
本実施の形態においては、エクステンション部１２が存在することによって、ソース・ドレイン領域１０を実効チャネル領域から離すことができる。エクステンション部１２は、Ｎ型不純物が導入されているエピタキシャル層であり、いわゆる持ち上げエクステンション構造となっている。エクステンション部１２は、ここではソース・ドレイン領域１０より低濃度としているが、抵抗値を下げる意味でソース・ドレイン領域１０と同等以上のＮ型不純物濃度としてもよい。 In the present embodiment, the existence of the extension portion 12 allows the source / drain region 10 to be separated from the effective channel region. The extension portion 12 is an epitaxial layer into which an N-type impurity is introduced, and has a so-called lifting extension structure. The extension portion 12 has a lower concentration than the source / drain region 10 here, but may have an N-type impurity concentration equal to or higher than that of the source / drain region 10 in order to reduce the resistance value.
なお、詳細は後述するが、エクステンション部をイオン注入により形成した場合、深さ方向の濃度分布がすそ引きし、基板との境界では急峻なＰＮ接合が形成されにくい。
これに対し、本実施の形態においては、たとえばエピタキシャル成長途中の不純物導入(In-suit doping)によってエクステンション部１２と基板（Ｐウェル３）との界面で急峻なＰＮ接合が形成され、その結果、エクステンション部１２からの空乏層の延びが抑えられている。
また、エクステンション部１２が基板表面より上方に持ち上げられていることによって、動作バイアス印加時にエクステンション部１２の直列抵抗を上げることなく、そのウェル表面からのＰＮ接合深さを浅くすることができることから、エクステンション部１２から伸びる空乏層の実効チャネル領域に対する影響および電界集中を抑えることができる。
Although details will be described later, when the extension portion is formed by ion implantation, the concentration distribution in the depth direction is narrowed, and it is difficult to form a steep PN junction at the boundary with the substrate.
In contrast, in the present embodiment, a steep PN junction is formed at the interface between the extension portion 12 and the substrate (P well 3), for example, by introducing impurities during the epitaxial growth (In-suit doping). The extension of the depletion layer from the portion 12 is suppressed.
Further, since the extension portion 12 is lifted above the substrate surface, the PN junction depth from the well surface can be reduced without increasing the series resistance of the extension portion 12 when operating bias is applied. The influence of the depletion layer extending from the extension portion 12 on the effective channel region and electric field concentration can be suppressed.
以上の結果、本実施の形態においては短チャネル効果が抑圧され、また、リーク電流の増大およびチャネル抵抗の局部的増大を防止している。 As a result, in this embodiment, the short channel effect is suppressed, and an increase in leakage current and a local increase in channel resistance are prevented.
なお、エピタキシャル成長途中の加熱、および、その後の熱履歴によって、エクステンション部１２内のＮ型不純物がＰウェル３に多少なりとも熱拡散する。
ただし、本実施の形態においては後述する製造方法の適用によって、この熱拡散が必要最小限に抑えられる。これにより、図４（Ｄ）には現れていないが、エクステンション部１２の熱拡散部の深さは数ｎｍ、最大でも１０ｎｍ程度である。また、隔壁絶縁膜１１の幅にもよるが、その幅を、たとえば２ｎｍと薄くし、エクステンション部１２からの横方向の熱拡散によって、その熱拡散部の一部がゲート電極５とオーバーラップすることが望ましい。本実施の形態では、熱拡散量が比較的小さいことから、そのオーバーラップ幅も必要最小限に制御されている。
このオーバーラップ部には、とくにソース側においてゲート電極５による電界によってキャリア蓄積層が形成され、低抵抗化が図られる。このためオーバーラップ部の存在自体は好ましいが、あまりオーバーラップ量が大きいと、ゲート寄生容量の増加を招き、論理ゲートの動作速度が低下する。また、オーバーラップ部から伸びる空乏層の影響（キャリアの枯渇）が大きくなり、また、実効チャネル長の減少にともない短チャネル効果が大きくなる。このためオーバーラップ量にはトレードオフが存在するが、従来構造では、過度にオーバーラップ部の幅が大きく、そのため、特性低下を招くことが多い。
本実施の形態においては、このオーバーラップ量を隔壁絶縁膜１１の膜厚で制御できることから最適化が容易で、特性低下が起きない。
Note that the N-type impurity in the extension portion 12 is diffused into the P well 3 to some extent by heating during the epitaxial growth and subsequent thermal history.
However, in the present embodiment, this thermal diffusion is suppressed to the minimum necessary by applying a manufacturing method described later. Thereby, although not appearing in FIG. 4D, the depth of the thermal diffusion portion of the extension portion 12 is several nm and about 10 nm at the maximum. Further, although depending on the width of the partition insulating film 11, the width is reduced to, for example, 2 nm, and a part of the thermal diffusion portion overlaps the gate electrode 5 due to thermal diffusion in the lateral direction from the extension portion 12. It is desirable. In this embodiment, since the amount of thermal diffusion is relatively small, the overlap width is also controlled to the minimum necessary.
In this overlap portion, a carrier accumulation layer is formed by an electric field generated by the gate electrode 5 particularly on the source side, thereby reducing the resistance. For this reason, the presence of the overlap portion itself is preferable. However, if the overlap amount is too large, the gate parasitic capacitance is increased and the operation speed of the logic gate is lowered. In addition, the influence (depletion of carriers) of the depletion layer extending from the overlap portion increases, and the short channel effect increases as the effective channel length decreases. For this reason, there is a trade-off in the overlap amount. However, in the conventional structure, the width of the overlap portion is excessively large, which often leads to deterioration in characteristics.
In the present embodiment, the amount of overlap can be controlled by the film thickness of the partition insulating film 11, so that optimization is easy and characteristic deterioration does not occur.
本実施の形態においては、後述するようにソース・ドレイン領域１０をエクステンション部１２より先に形成し、その活性化アニールによりエクステンション部１２からの熱拡散が過度に起きないようにしている。
このため、ソース・ドレイン領域１０内の不純物は、エクステンション部１２との境界付近までしか存在せず、成長直後のエクステンション部１２の表面側濃度は、ソース・ドレイン領域１０の濃度と比べると低いことがある。このような低い濃度のエクステンション部１２に直接、接続層１６を接触させると、そのコンタクト抵抗が大きくなる。
したがってシリサイド層１４Ａが設けられているのであるが、本実施形態においては、シリサイド層１４Ａがエピタキシャル成長層を厚さ方向に貫いて高濃度なソース・ドレイン領域１０にまで達し、これによって良好なコンタクトが実現されている。その一方、シリサイド層１４Ａが余り深くまで達すると、ソース・ドレイン領域１０の接合リークが増大する。
このシリサイド層１４Ａの深さ制御は、合金材料、合金時の条件に大きく依存するが、エクステンション部１２の厚さにも依存する。エクステンション部１２の厚さと濃度分布は、この観点と、ソースまたはドレインの直列抵抗低減の観点、さらには、その傾斜端面形状（とくに傾き）なども考慮して決められる。
In the present embodiment, as will be described later, the source / drain region 10 is formed before the extension portion 12, and the thermal annealing from the extension portion 12 does not occur excessively by the activation annealing.
For this reason, impurities in the source / drain region 10 exist only up to the vicinity of the boundary with the extension portion 12, and the concentration on the surface side of the extension portion 12 immediately after growth is lower than the concentration in the source / drain region 10. There is. When the connection layer 16 is brought into direct contact with the extension portion 12 having such a low concentration, the contact resistance increases.
Therefore, although the silicide layer 14A is provided, in this embodiment, the silicide layer 14A penetrates the epitaxial growth layer in the thickness direction and reaches the high-concentration source / drain region 10, thereby providing good contact. It has been realized. On the other hand, when the silicide layer 14A reaches too deep, junction leakage of the source / drain region 10 increases.
The depth control of the silicide layer 14A greatly depends on the alloy material and the conditions at the time of alloying, but also depends on the thickness of the extension portion 12. The thickness and concentration distribution of the extension portion 12 are determined in consideration of this viewpoint, the viewpoint of reducing the series resistance of the source or drain, and the inclined end face shape (particularly inclination).
つぎに、本実施の形態におけるＭＩＳトランジスタの製造方法を、図面を参照して述べる。
なお、ＣＭＯＳプロセスにおいては、基板の図示しない他の部分にＰ型のＭＩＳトランジスタが形成される。以下は、記述の簡潔化のために、Ｎ型のＭＩＳトランジスタの手順を抽出して述べるが、ＣＭＯＳプロセスにおいては、必要な箇所で以下と類似の工程を、その都度繰り返すことによってＮ型のＭＩＳトランジスタとＰ型のＭＩＳトランジスタを同一基板に作製する。
Next, a method for manufacturing the MIS transistor in the present embodiment will be described with reference to the drawings.
In the CMOS process, a P-type MIS transistor is formed in another portion (not shown) of the substrate. In the following, for simplicity of description, the procedure of the N-type MIS transistor is extracted and described. However, in the CMOS process, the same process as described below is repeated each time when necessary, so that the N-type MIS transistor is repeated. A transistor and a P-type MIS transistor are formed on the same substrate.
まず、図１（Ａ）に示すように、基板１に、既知の方法を用いて素子間分離のためのＳＴＩ２を形成する。
つぎに、基板１を熱酸化し、表面に、たとえば８ｎｍの酸化膜（図示せず）を形成する。続いて、トランジスタの活性領域となるＳＴＩ２が形成されていない基板部分を露出するパターンのレジスト（図示せず）を形成する。その後、イオン注入を行い、レジストを除去してから活性化アニールを行うと、図１（Ｂ）に示すように、Ｐウェル３が形成される。Ｐウェル形成のためのイオン注入のイオン種は、たとえばホウ素Ｂである。活性化アニールの条件は、たとえばＲＴＡ(Rapid Thermal Anneal)法において１０１０℃、１０秒である。
なお、Ｐウェル形成と前後してしきい値電圧調整のためのチャネル注入を行ってもよい。また、ＣＭＯＳプロセスの場合は、Ｐウェル形成（および、そのチャネル注入）と前後して、同様の手順でＮウェル（図示せず）を形成してもよい。この場合のＮウェルの不純物は、たとえば燐Ｐである。また、この場合の活性化アニールは、ＰウェルとＮウェルを形成後に一括して行うとよい。
First, as shown in FIG. 1A, an STI 2 for element isolation is formed on a substrate 1 using a known method.
Next, the substrate 1 is thermally oxidized to form, for example, an 8 nm oxide film (not shown) on the surface. Subsequently, a resist (not shown) having a pattern that exposes the substrate portion where the STI 2 serving as the active region of the transistor is not formed is formed. Thereafter, when ion implantation is performed and the activation annealing is performed after removing the resist, a P well 3 is formed as shown in FIG. The ion species for ion implantation for forming the P well is, for example, boron B. The conditions for the activation annealing are, for example, 1010 ° C. and 10 seconds in the RTA (Rapid Thermal Anneal) method.
Note that channel implantation for adjusting the threshold voltage may be performed before or after the formation of the P well. In the case of a CMOS process, an N well (not shown) may be formed in the same procedure before and after the P well formation (and its channel implantation). In this case, the impurity of the N well is, for example, phosphorus P. In this case, the activation annealing may be performed collectively after forming the P well and the N well.
図１（Ｃ）に示すように、基板表面にゲート絶縁膜４とゲート層５ａを順次形成する。ゲート絶縁膜４の形成は熱酸化によって行い、その厚さは、たとえば１〜３ｎｍである。酸化後に窒素プラズマに曝して、ゲート絶縁膜４を酸窒化膜に改質してもよい。
ゲート層５ａは、たとえば熱ＣＶＤ法で堆積したポリシリコン層であり、その厚さは、１００〜１５０ｎｍである。
続いて、図示のようにゲート層５ａにイオン注入法で不純物を導入し、その後、活性化アニールを行い、ゲート層５ａに注入された不純物を活性化する。ゲート層５ａに導入する不純物は、たとえば燐Ｐである。
As shown in FIG. 1C, a gate insulating film 4 and a gate layer 5a are sequentially formed on the substrate surface. The gate insulating film 4 is formed by thermal oxidation, and the thickness thereof is, for example, 1 to 3 nm. The gate insulating film 4 may be modified to an oxynitride film by exposure to nitrogen plasma after oxidation.
The gate layer 5a is a polysilicon layer deposited by, for example, a thermal CVD method, and has a thickness of 100 to 150 nm.
Subsequently, as shown in the figure, impurities are introduced into the gate layer 5a by ion implantation, and then activation annealing is performed to activate the impurities implanted into the gate layer 5a. The impurity introduced into the gate layer 5a is, for example, phosphorus P.
図１（Ｄ）に示すように、ゲート層５ａの上にハードマスク層６ａを積層する。ハードマスク層６ａは、たとえば、３０ｎｍのＳｉＯ２膜と３０ｎｍのＳｉＮ膜を順次堆積した２層膜とし、その成膜は熱ＣＶＤ法によって行う。 As shown in FIG. 1D, a hard mask layer 6a is stacked on the gate layer 5a. The hard mask layer 6a is, for example, a two- layer film in which a 30 nm SiO 2 film and a 30 nm SiN film are sequentially deposited, and the film formation is performed by a thermal CVD method.
ハードマスク層６ａにレジスト（図示せず）を堆積し、光学リソグラフィ、電子線リソグラフィ、または、それらを組み合わせた方法によって、レジストにゲートパターンを形成する。つぎに、パターンニングしたレジストを酸素プラズマで等方的に細らせ目的のパターン寸法を得た後、反応性イオンエッチング（ＲＩＥ）を行い、レジストパターンをハードマスク層６ａに転写し、ハードマスク６を形成する。続いて、ハードマスク６をマスクとして、ゲート層５ａをＲＩＥによりパターンニングする。
レジストを除去すると、図２（Ａ）に示すように、ゲート絶縁膜４と、ゲート層５ａからなるゲート電極５と、ハードマスク６とからなるゲートスタック７が基板上に形成された状態になる。なお、図２（Ａ）においてはゲートスタック７周囲の領域でゲート絶縁膜４がエッチオフされているが、ゲート層５ａのＲＩＥ時に、この領域にゲート絶縁膜４が残るようにエッチング条件を定めることが好ましい。
A resist (not shown) is deposited on the hard mask layer 6a, and a gate pattern is formed on the resist by optical lithography, electron beam lithography, or a combination thereof. Next, the patterned resist is isotropically thinned with oxygen plasma to obtain a desired pattern dimension, and then reactive ion etching (RIE) is performed to transfer the resist pattern to the hard mask layer 6a. 6 is formed. Subsequently, the gate layer 5a is patterned by RIE using the hard mask 6 as a mask.
When the resist is removed, as shown in FIG. 2A, a gate stack 7 including a gate insulating film 4, a gate electrode 5 including a gate layer 5a, and a hard mask 6 is formed on the substrate. . In FIG. 2A, the gate insulating film 4 is etched off in the region around the gate stack 7, but the etching conditions are determined so that the gate insulating film 4 remains in this region during the RIE of the gate layer 5a. It is preferable.
図２（Ｂ）に示すようにカバレッジのよい絶縁膜８を堆積し、ゲートスタック７を完全に絶縁膜８で被覆する。絶縁膜８として、たとえば熱ＣＶＤ法によって形成されるＳｉＮ膜が選択できる。 As shown in FIG. 2B, an insulating film 8 with good coverage is deposited, and the gate stack 7 is completely covered with the insulating film 8. As the insulating film 8, for example, a SiN film formed by a thermal CVD method can be selected.
絶縁膜８をＲＩＥでエッチバックすることにより、図２（Ｃ）に示すように、ゲートスタック７の両側に側壁絶縁膜９を形成する。この図示のように側壁絶縁膜９、ゲート絶縁膜４およびハードマスク６によりゲート電極５の周囲が絶縁膜で覆われた状態となる。
このゲートスタック７と側壁絶縁膜９からなる構造物は、つぎに形成される２つのソース・ドレイン領域１０の間隔Ｄ１（図３（Ｂ）参照）を規定することから、本発明における「スペーサ」の具体例である。本実施の形態は、このスペーサの中に最初からゲート電極５が埋め込まれている点で他の幾つかの実施の形態（後述）と異なる。
側壁絶縁膜９の幅は、ゲート長（ゲートスタック７の幅）と、つぎの工程で形成するソース・ドレイン領域１０の接合深さＸｊ１（図３（Ａ）参照）との関係で最適値が決められる。一例を挙げると、ゲート長を２０ｎｍ、ソース・ドレイン領域１０の接合深さＸｊ１を１５０ｎｍとした場合、側壁絶縁膜９の底面の幅は７０ｎｍ程度が望ましい。
By etching back the insulating film 8 by RIE, side wall insulating films 9 are formed on both sides of the gate stack 7 as shown in FIG. As shown in the figure, the periphery of the gate electrode 5 is covered with the insulating film by the sidewall insulating film 9, the gate insulating film 4 and the hard mask 6.
Since the structure including the gate stack 7 and the side wall insulating film 9 defines the distance D1 (see FIG. 3B) between the two source / drain regions 10 to be formed next, the “spacer” in the present invention. This is a specific example. This embodiment differs from some other embodiments (described later) in that the gate electrode 5 is embedded from the beginning in this spacer.
The width of the sidewall insulating film 9 has an optimum value due to the relationship between the gate length (the width of the gate stack 7) and the junction depth Xj1 (see FIG. 3A) of the source / drain region 10 formed in the next step. It is decided. For example, when the gate length is 20 nm and the junction depth Xj1 of the source / drain region 10 is 150 nm, the width of the bottom surface of the sidewall insulating film 9 is preferably about 70 nm.
Ｐ型のＭＩＳトランジスタ側をレジスト（図示せず）で被覆した後、図２（Ｄ）に示すようにゲートスタック７と側壁絶縁膜９をマスクとしてイオン注入を行い、ソース・ドレイン領域となる不純物の導入領域１０ａをＰウェル３に形成する。不純物は、たとえば燐Ｐであり、その場合に、たとえば、イオン注入のドーズが５×１０１５／ｃｍ２、注入エネルギーが５ｋｅＶの条件を選択できる。 After covering the P-type MIS transistor side with a resist (not shown), ion implantation is performed using the gate stack 7 and the sidewall insulating film 9 as a mask as shown in FIG. The introduction region 10 a is formed in the P well 3. The impurity is, for example, phosphorus P. In this case, for example, a condition in which the ion implantation dose is 5 × 10 15 / cm 2 and the implantation energy is 5 keV can be selected.
レジストを除去した後に活性化アニールを行い、図２（Ｄ）に示す工程でＰウェル３に導入した不純物を活性化させる。活性化アニールは、たとえば、ピーク温度１０５０℃のスパイクアニールによって行う。このとき熱拡散によって分布が多少変化し、図３（Ａ）に示すように、ゲートスタック７と側壁絶縁膜９をスペーサとして、その幅に応じた距離Ｄ１だけ離れ（図３（Ｂ）参照）、それぞれの接合深さがＸｊ１の２つのソース・ドレイン領域１０がＰウェル３に形成される。 After removing the resist, activation annealing is performed to activate the impurities introduced into the P well 3 in the step shown in FIG. The activation annealing is performed by spike annealing with a peak temperature of 1050 ° C., for example. At this time, the distribution slightly changes due to thermal diffusion, and as shown in FIG. 3A, the gate stack 7 and the side wall insulating film 9 are used as spacers and are separated by a distance D1 corresponding to the width (see FIG. 3B). The two source / drain regions 10 having junction depths Xj1 are formed in the P well 3.
基板１を加熱した燐酸に浸漬し、側壁絶縁膜９とハードマスク６を構成するＳｉＮ膜をエッチングし除去する。ハードマスク６は、下層のＳｉＯ２膜と上層のＳｉＮ膜とから構成されていたことから、このエッチング後のゲートスタック７において、図３（Ｂ）に示すようにハードマスク６の下層膜（ＳｉＯ２膜６ｂ）がゲート電極５上に残される。また、エッチング後にゲート電極５の側面が露出する。 The substrate 1 is immersed in heated phosphoric acid, and the sidewall insulating film 9 and the SiN film constituting the hard mask 6 are etched and removed. Since the hard mask 6 is composed of the lower SiO 2 film and the upper SiN film, in the gate stack 7 after this etching, as shown in FIG. Two films 6b) are left on the gate electrode 5. Further, the side surface of the gate electrode 5 is exposed after the etching.
図２（Ｂ）および図２（Ｃ）と同様の手順で絶縁膜の堆積とエッチバックを行い、図３（Ｃ）に示すようにゲートスタック７の両側面に隔壁絶縁膜１１を形成する。隔壁絶縁膜１１は後述するシリサイド形成の前に追加する追加スペーサとなる側壁絶縁膜１３（図４（Ｃ）参照）に比較してエッチング選択比が高い絶縁材料、たとえばＳｉＮからなる。このときのエッチバックで異方性を高くすると、隔壁絶縁膜１１の幅が、堆積直後のＳｉＮ膜厚によりほぼ決定される。このためゲート電極５と、つぎに形成するエクステンション部１２との隔離幅の制御性が高くなり、結果として、前述したエクステンション部１２のゲート電極５とのオーバーラップ幅を最適化しやすい。 The insulating film is deposited and etched back in the same procedure as in FIGS. 2B and 2C, and the partition insulating film 11 is formed on both sides of the gate stack 7 as shown in FIG. 3C. The partition insulating film 11 is made of an insulating material such as SiN having a higher etching selectivity than the side wall insulating film 13 (see FIG. 4C), which is an additional spacer to be added before silicide formation described later. If the anisotropy is increased by the etch back at this time, the width of the partition insulating film 11 is substantially determined by the SiN film thickness immediately after deposition. For this reason, the controllability of the isolation width between the gate electrode 5 and the extension portion 12 to be formed next is improved, and as a result, the overlap width between the extension portion 12 and the gate electrode 5 can be easily optimized.
この図３（Ｃ）に示す工程と、その前の図３（Ｂ）に示す工程が、図３（Ａ）で形成したスペーサのエッジを幅方向に後退させるステップに該当する。
スペーサを後退させる方法は図示の方法に限らないが、上述のようにスペーサの側壁部分を一旦除去して新たな薄い膜を形成すると、後退幅の制御性がよく、また側壁部分の材質を変えることができる意味で好ましい。
The step shown in FIG. 3C and the previous step shown in FIG. 3B correspond to the step of retracting the edge of the spacer formed in FIG. 3A in the width direction.
The method for retracting the spacer is not limited to the illustrated method, but once the sidewall portion of the spacer is removed and a new thin film is formed as described above, the control of the receding width is good and the material of the sidewall portion is changed. It is preferable in the sense that it can be.
基板１に形成されている半導体層や絶縁層の表面を洗浄した後、エクステンション部１２を８００℃以下の温度でエピタキシャル成長させる。エピタキシャル成長層の材料はＳｉ単結晶、または、シリコンＳｉとゲルマニウムＧｅ、炭素Ｃあるいはその両方との混晶である。
エピタキシャル成長層は、図３（Ｄ）に示すように、露出した半導体層、すなわちソース・ドレイン領域１０が形成されているＰウェル３から成長するが、ＳｉＯ２膜６ｂおよび隔壁絶縁膜１１に保護されてゲート電極５からは成長しない。隔壁絶縁膜１１は、このエピタキシャル成長層（エクステンション部１２）とゲート電極５との隔壁として機能する。エピタキシャル成長は、絶縁膜と半導体層との境界部分では片側（半導体層側）でのみ成長することから、半導体層の結晶構造や条件にもよるが通常、その端部が、上方ほど隔壁絶縁膜１１から離れる斜めの傾斜端面状になる。
エクステンション部１２に対する不純物の導入は、エピタキシャル成長時に不純物含有ガスを供給することにより行い、不純物はたとえば、砒素Ａｓあるいは燐Ｐである。
After cleaning the surfaces of the semiconductor layer and insulating layer formed on the substrate 1, the extension portion 12 is epitaxially grown at a temperature of 800 ° C. or lower. The material of the epitaxial growth layer is a single crystal of Si or a mixed crystal of silicon Si and germanium Ge, carbon C, or both.
As shown in FIG. 3D, the epitaxial growth layer grows from the exposed semiconductor layer, that is, the P well 3 in which the source / drain regions 10 are formed, but is protected by the SiO 2 film 6 b and the partition insulating film 11. Thus, no growth occurs from the gate electrode 5. The partition insulating film 11 functions as a partition between the epitaxial growth layer (extension portion 12) and the gate electrode 5. Epitaxial growth grows only on one side (semiconductor layer side) at the boundary portion between the insulating film and the semiconductor layer. Therefore, although depending on the crystal structure and conditions of the semiconductor layer, the end portion of the epitaxial growth usually extends upward. It becomes an inclined inclined end surface away from
Impurities are introduced into the extension portion 12 by supplying an impurity-containing gas during epitaxial growth. The impurities are, for example, arsenic As or phosphorus P.
基板１に、絶縁膜を堆積し、これをＲＩＥでエッチバックすることによって、図４（Ａ）に示すように、ゲートスタック７の両側に追加スペーサとしての側壁絶縁膜１３を形成する。側壁絶縁膜１３は、たとえば、ＴＥＯＳを原料ガスとして用いる熱ＣＶＤ法により形成するＳｉＯ２膜であり、その膜厚は、ゲート側壁容量（ソースとゲート間またはドレインとゲート間の寄生容量）を考慮して、たとえば１０〜６０ｎｍの間で任意に選択される。 By depositing an insulating film on the substrate 1 and etching it back by RIE, sidewall insulating films 13 as additional spacers are formed on both sides of the gate stack 7 as shown in FIG. The sidewall insulating film 13 is, for example, a SiO 2 film formed by a thermal CVD method using TEOS as a source gas, and the film thickness considers gate sidewall capacitance (parasitic capacitance between source and gate or drain and gate). For example, it is arbitrarily selected between 10 and 60 nm.
基板１にレジスト（図示せず）を塗布し、レジストをエッチバックしてゲートスタック７の最上部のみを露出させた後、反応性イオンエッチングを行うことによって、図４（Ｂ）に示すように、ゲートスタック７の最上層に残されていたＳｉＯ２膜６ｂが除去される。 As shown in FIG. 4B, a resist (not shown) is applied to the substrate 1, and the resist is etched back to expose only the uppermost portion of the gate stack 7, and then reactive ion etching is performed. The SiO 2 film 6b left on the uppermost layer of the gate stack 7 is removed.
図４（Ｃ）に示すように、エクステンション部１２にシリサイド層１４Ａを、ゲート電極５にシリサイド層１４Ｂを同時に形成する。シリサイド層１４Ａおよび１４Ｂは、たとえばＣｏＳｉ２あるいはＮｉＳｉ２である。このシリサイド層の形成は、コバルトＣｏまたはニッケルＮｉの金属膜を形成した後に熱処理し、その半導体材料と接触する部分を合金化し、薬液処理により非合金化部分（絶縁材料と接触する部分）を除去することにより行う。このうちシリサイド層１４Ａは、ソース・ドレイン領域１０と直接接触する。 As shown in FIG. 4C, a silicide layer 14A and a silicide layer 14B are simultaneously formed on the extension portion 12 and the gate electrode 5, respectively. Silicide layers 14A and 14B are, for example, CoSi 2 or NiSi 2 . This silicide layer is formed by forming a cobalt Co or nickel Ni metal film and then heat-treating it, alloying the part that contacts the semiconductor material, and removing the non-alloyed part (part contacting the insulating material) by chemical treatment. To do. Of these, the silicide layer 14 </ b> A is in direct contact with the source / drain region 10.
図４（Ｄ）に示すように、接続層１６をシリサイド層１４Ａ上に形成する。より詳細には、層間絶縁膜１５を堆積し、その表面を化学的機械研磨（ＣＭＰ）により平坦化し、リソグラフィによりシリサイド層１４Ａの上方で開口するパターンのレジスト（図示せず）を層間絶縁膜１５上に形成する。このレジストをマスクとするＲＩＥによりシリサイド層１４Ａに達する接続孔を形成し、レジストを除去した後、接続孔に金属を充填して平坦化すると、図示のように接続層１６が形成される。
その後は、とくに図示しないが、接続層１６上に配線を形成する。なお、ゲート電極５上のシリサイド層１４Ｂに対する上層の配線との接続は、図示しない部分で同様に接続層を用いて達成される。
As shown in FIG. 4D, the connection layer 16 is formed on the silicide layer 14A. More specifically, the interlayer insulating film 15 is deposited, the surface thereof is planarized by chemical mechanical polishing (CMP), and a resist (not shown) having a pattern opening above the silicide layer 14A is formed by lithography. Form on top. A connection hole reaching the silicide layer 14A is formed by RIE using this resist as a mask, and after removing the resist, the connection hole is filled with metal and planarized to form the connection layer 16 as shown.
Thereafter, although not particularly shown, wiring is formed on the connection layer 16. In addition, the connection with the upper layer wiring with respect to the silicide layer 14B on the gate electrode 5 is similarly achieved by using the connection layer in a portion not shown.
［第２の実施の形態］
本実施の形態は、エクステンション部の斜めの傾斜端面にゲート電極を部分的に精度よく重ねているＭＩＳトランジスタの構造と、その形成方法とに関する。
図５（Ａ）〜図６（Ｄ）は、第２実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図である。
まず、完成したＭＩＳトランジスタの基本構造を、図６（Ｄ）を参照して述べる。
[Second Embodiment]
The present embodiment relates to a structure of a MIS transistor in which a gate electrode is partially overlapped with an inclined inclined end face of an extension portion with high accuracy, and a method for forming the same.
FIG. 5A to FIG. 6D are cross-sectional views in the channel direction of the MIS transistor manufactured by applying the method in the second embodiment.
First, the basic structure of the completed MIS transistor will be described with reference to FIG.
図解したＭＩＳトランジスタが第１の実施の形態におけるＭＩＳトランジスタ（図４（Ｄ）参照）と異なるのは、ゲート電極１９がエクステンション部１２の斜めの傾斜端面に対しゲート絶縁膜１７を介して部分的にオーバーラップしていること、ゲート電極１９の上部にシリサイド層が形成されていないこと、さらに、ゲート電極１９の両側面に隔壁絶縁膜１１（図４（Ｄ）参照）が形成されていないことである。他の構成は共通することから、ここでの記述を省略する。また、以下の記述において第１の実施の形態と同じ材料および形状の構成は同一符号を付して説明を簡潔にする。 The illustrated MIS transistor is different from the MIS transistor in the first embodiment (see FIG. 4D) in that the gate electrode 19 is partially connected to the obliquely inclined end surface of the extension portion 12 via the gate insulating film 17. , The silicide layer is not formed on the upper portion of the gate electrode 19, and the partition insulating film 11 (see FIG. 4D) is not formed on both side surfaces of the gate electrode 19. It is. Since other configurations are common, description is omitted here. In the following description, the same material and configuration as those in the first embodiment are denoted by the same reference numerals, and the description will be simplified.
このＭＩＳトランジスタの製造において、図４（Ａ）に示す工程までは第１の実施の形態で記述した方法と同様である。
本実施の形態においては図４（Ｂ）に示すゲートスタック７の最上層のＳｉＯ２膜６ｂを除去することなくシリサイド層の形成を行う。これにより、図５（Ａ）に示すように、エクステンション部１２に対してシリサイド層１４Ａが形成され、ゲート電極５に対してシリサイド層が形成されない。
In manufacturing the MIS transistor, the steps up to the step shown in FIG. 4A are the same as those described in the first embodiment.
In this embodiment, a silicide layer is formed without removing the uppermost SiO 2 film 6b of the gate stack 7 shown in FIG. As a result, as shown in FIG. 5A, the silicide layer 14A is formed on the extension portion 12, and the silicide layer is not formed on the gate electrode 5.
層間絶縁膜１５を堆積し、その表面部を、ＣＭＰによりＳｉＯ２膜６ｂが露出するまでエッチングおよび研磨することによって平坦化する。図５（Ｂ）に、この平坦化後の素子断面を示す。層間絶縁膜１５は、プラズマＣＶＤにより形成するＳｉＯ２膜である。 An interlayer insulating film 15 is deposited and the surface thereof is planarized by etching and polishing until the SiO 2 film 6b is exposed by CMP. FIG. 5B shows a cross section of the element after the planarization. The interlayer insulating film 15 is a SiO 2 film formed by plasma CVD.
側壁絶縁膜１３の表面に露出するＳｉＯ２膜６ｂおよび、その下のゲート電極５をエッチングにより除去する。より詳細には、弗酸を含む溶液を用いたエッチングによりゲートスタック７のＳｉＯ２膜６ｂを除去し、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウエットエッチング、あるいは、シランＣＦ４と酸素Ｏ２の混合ガスを用いたケミカルドライエッチングによってゲート電極５を除去する。図５（Ｃ）に、このエッチングにより形成されたゲート開口部７ａを示す。
続いて、ゲート開口部７ａ内のゲート絶縁膜４および隔壁絶縁膜（ＳｉＮ膜）１１を、弗酸を含む溶液などを用いてエッチングにより除去し、ゲート開口部７ａの底面にＰウェル３の表面を露出させる。図５（Ｄ）に、このエッチング後の素子断面を示す。このエッチングによって側壁絶縁膜１３の一部もエッチングされ、ゲート開口部７ａの底部にエクステンション部１２の傾斜端面が露出する。
The SiO 2 film 6b exposed on the surface of the sidewall insulating film 13 and the underlying gate electrode 5 are removed by etching. More specifically, the SiO 2 film 6b of the gate stack 7 is removed by etching using a solution containing hydrofluoric acid, and wet etching with an alkaline solution such as a TMAH (tetramethylammonium hydroxide) aqueous solution, or silane CF 4 and The gate electrode 5 is removed by chemical dry etching using a mixed gas of oxygen O 2 . FIG. 5C shows the gate opening 7a formed by this etching.
Subsequently, the gate insulating film 4 and the partition insulating film (SiN film) 11 in the gate opening 7a are removed by etching using a solution containing hydrofluoric acid, and the surface of the P well 3 is formed on the bottom of the gate opening 7a. To expose. FIG. 5D shows a cross section of the element after this etching. By this etching, part of the sidewall insulating film 13 is also etched, and the inclined end face of the extension portion 12 is exposed at the bottom of the gate opening 7a.
図６（Ａ）に示すように、ゲート開口部７ａ内で露出したＰウェル３およびエクステンション部１２の傾斜端面にゲート絶縁膜１７を形成する。ゲート絶縁膜１７は、熱酸化によるＳｉＯ２膜、これをプラズマ窒化して形成するＳｉＯＮ膜、あるいは、ＡＬＤ(Atomic Layer Deposition)法により形成するＨｆＯ２膜などである。 As shown in FIG. 6A, a gate insulating film 17 is formed on the inclined end faces of the P well 3 and the extension portion 12 exposed in the gate opening 7a. The gate insulating film 17 is a SiO 2 film formed by thermal oxidation, a SiON film formed by plasma nitriding the SiO 2 film, or an HfO 2 film formed by an ALD (Atomic Layer Deposition) method.
図６（Ｂ）に示すように、ゲート金属１８を厚く形成し、ゲート開口部７ａをゲート金属１８により埋め込む。ゲート金属１８の形成は、たとえば、Ｃｕシード層のＰＶＤと、それに続くＣｕの無電解めっきによって行うことができる。 As shown in FIG. 6B, the gate metal 18 is formed thick, and the gate opening 7 a is filled with the gate metal 18. The formation of the gate metal 18 can be performed, for example, by PVD of a Cu seed layer and subsequent electroless plating of Cu.
余分なゲート金属１８をＣＭＰ法により除去し、ゲート開口部７ａ内にのみゲート金属１８を残す。これにより、図６（Ｃ）に示すように層間絶縁膜１５および側壁絶縁膜１３に埋め込まれたゲート電極１９が形成される。 Excess gate metal 18 is removed by CMP, leaving gate metal 18 only in gate opening 7a. As a result, the gate electrode 19 embedded in the interlayer insulating film 15 and the sidewall insulating film 13 is formed as shown in FIG.
図４（Ｄ）に示す工程と同様な方法によって、図６（Ｄ）に示すようにシリサイド層１４Ａ上に接触し層間絶縁膜１５内に埋め込まれた接続層１６を形成する。
その後、必要ならば上層の配線（不図示）などの形成を行って、当該ＭＩＳトランジスタを完成させる。
By a method similar to the step shown in FIG. 4D, a connection layer 16 which is in contact with the silicide layer 14A and embedded in the interlayer insulating film 15 is formed as shown in FIG. 6D.
Thereafter, if necessary, upper layer wiring (not shown) and the like are formed to complete the MIS transistor.
このような構造のＭＩＳトランジスタにおいて、ゲート絶縁膜１７を介してゲート電極１９と重なるエクステンション部１２の傾斜端部に、動作時に蓄積層が形成される。この蓄積層によって、チャネルとソース・ドレイン領域１０とが低抵抗で接続され、さらなるオン電流の増加が実現される。 In the MIS transistor having such a structure, a storage layer is formed during operation at the inclined end portion of the extension portion 12 that overlaps the gate electrode 19 through the gate insulating film 17. By this accumulation layer, the channel and the source / drain region 10 are connected with low resistance, and a further increase in on-current is realized.
以上述べてきた第２の実施の形態に示すＭＩＳトランジスの製造において、ソース・ドレイン領域１０のイオン注入マスクとして機能するスペーサを除去して、新たにゲート絶縁膜１７とゲート電極１９とを埋め込みゲートプロセスにより形成する。
この埋め込みゲートプロセスの採用を前提とすると、第２の実施の形態で記述したごとく上記スペーサをゲートスタック７、すなわち導電性のゲート電極５を含む積層体で形成する必要は必ずしもなく、その代わりに絶縁性スペーサを用いることができる。
In the manufacture of the MIS transistor shown in the second embodiment described above, the spacer functioning as the ion implantation mask of the source / drain region 10 is removed, and a new gate insulating film 17 and gate electrode 19 are embedded. Form by process.
Assuming that this embedded gate process is adopted, it is not always necessary to form the spacer with the gate stack 7, that is, the stacked body including the conductive gate electrode 5 as described in the second embodiment. An insulating spacer can be used.
以下の第３および第４実施の形態は、絶縁性の側壁スペーサを用いる例を示すものである。このうち第３の実施の形態はゲート電極をエクステンション部に重ねない場合、第４の実施の形態は重ねる場合を示す。
なお、以下の実施の形態において、第２の実施の形態と同様、記述を簡潔にするため今までと異なる点のみ述べ、既に述べた構成は同一符号を付して図示のみ行う。
The following third and fourth embodiments show examples using insulating sidewall spacers. Of these, the third embodiment shows the case where the gate electrode is not overlaid on the extension part, and the fourth embodiment shows the case over which the gate electrode is overlaid.
In the following embodiment, as in the second embodiment, only points different from the above will be described for the sake of brevity, and the already-described configuration will be given the same reference numeral and only illustrated.
［第３の実施の形態］
図７（Ａ）〜図９（Ｃ）は、第３実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図である。
このＭＩＳトランジスタの製造において、図１（Ｂ）に示す工程までは第１の実施の形態で記述した方法と同様である。
[Third Embodiment]
7A to 9C are cross-sectional views in the channel direction of the MIS transistor manufactured by applying the method according to the third embodiment.
In manufacturing the MIS transistor, the steps up to the step shown in FIG. 1B are the same as the method described in the first embodiment.
図７（Ａ）に示すように、パッド層としてのＳｉＯ２膜２０を熱酸化などにより活性領域（Ｐウェル３）に形成する。その上にパッド層に比較してエッチング選択比が高い絶縁膜、たとえばＳｉＮ膜をＣＶＤにより堆積し、ＳｉＮ膜上にレジストを形成し、これをリソグラフィによりパターンニングする。つぎに、パターンニングしたレジストをマスクとしてＲＩＥを行い、レジストパターンをＳｉＮ膜に転写する。
レジストを除去すると、図示のように所定幅のスペーサ２１がＳｉＯ２膜２０上に形成される。スペーサ２１の幅は、ゲート長と、つぎの工程で形成するソース・ドレイン領域１０の接合深さＸｊ１（図７（Ｃ）参照）との関係で最適値が決められる。
As shown in FIG. 7A, a SiO 2 film 20 as a pad layer is formed in the active region (P well 3) by thermal oxidation or the like. An insulating film having a higher etching selectivity than the pad layer, for example, a SiN film is deposited thereon by CVD, a resist is formed on the SiN film, and this is patterned by lithography. Next, RIE is performed using the patterned resist as a mask, and the resist pattern is transferred to the SiN film.
When the resist is removed, a spacer 21 having a predetermined width is formed on the SiO 2 film 20 as shown. The optimum width of the spacer 21 is determined by the relationship between the gate length and the junction depth Xj1 (see FIG. 7C) of the source / drain region 10 formed in the next step.
Ｐ型のＭＩＳトランジスタ側をレジスト（図示せず）で被覆した後、図７（Ｂ）に示すようにスペーサ２１をマスクとしてイオン注入を行い、ソース・ドレイン領域となる不純物の導入領域１０ａをＰウェル３に形成する。イオン注入条件は、図２（Ｄ）に示す工程と同じものを選択できる。 After the P-type MIS transistor side is covered with a resist (not shown), ion implantation is performed using the spacer 21 as a mask as shown in FIG. Form in well 3. As the ion implantation conditions, the same process as that shown in FIG. 2D can be selected.
レジストを除去した後に活性化アニールを行い、図７（Ｃ）に示す工程でＰウェル３に導入した不純物を活性化させる。活性化アニールは、たとえば、ピーク温度１０５０℃のスパイクアニールによって行う。このとき熱拡散によって分布が多少変化し、スペーサ２１の幅に応じた距離Ｄ１だけ離れ、それぞれの深さがＸｊ１の２つのソース・ドレイン領域１０がＰウェル３に形成される。 After the resist is removed, activation annealing is performed to activate the impurities introduced into the P well 3 in the step shown in FIG. The activation annealing is performed by spike annealing with a peak temperature of 1050 ° C., for example. At this time, the distribution slightly changes due to thermal diffusion, and two source / drain regions 10 each having a depth Xj1 are formed in the P well 3 with a distance D1 corresponding to the width of the spacer 21.
つぎに、スペーサ２１を、たとえばプラズマドライエッチングにより細らせて、ソース・ドレイン領域１０の形成位置を規定する幅方向両側のエッジを後退させる。続いて、スペーサ２１周囲のＳｉＯ２膜２０を、弗酸を含む溶液などを用いてエッチングにより除去する。これにより、図８（Ａ）に示すように、ＳｉＯ２膜２０とスペーサ２１の積層体がエピタキシャル成長時の分離層として所定幅に調整される。なお、この幅の制御を精度よく行うために、スペーサ２１をエッチング速度が異なる絶縁材料の２重の構造、たとえば中心部と、その両側面に形成される側壁部とからなる構造により予め形成し、ソース・ドレイン領域１０のイオン注入後に側壁部のみ選択的に除去するようにしてもよい。
続いて、図３（Ｄ）と同様な方法により、同様な材料のエピタキシャル成長を行い、２つのエクステンション部１２を形成する。図８（Ａ）に、このエクステンション部を形成した後の素子断面を示す。
Next, the spacer 21 is thinned by, for example, plasma dry etching, and the edges on both sides in the width direction that define the positions where the source / drain regions 10 are formed are retracted. Subsequently, the SiO 2 film 20 around the spacer 21 is removed by etching using a solution containing hydrofluoric acid. As a result, as shown in FIG. 8A, the stacked body of the SiO 2 film 20 and the spacer 21 is adjusted to a predetermined width as a separation layer during epitaxial growth. In order to accurately control the width, the spacer 21 is previously formed with a double structure of insulating materials having different etching rates, for example, a structure including a central portion and side wall portions formed on both side surfaces thereof. The sidewall portions may be selectively removed after the ion implantation of the source / drain regions 10.
Subsequently, the same material is epitaxially grown by the same method as in FIG. 3D to form two extension portions 12. FIG. 8A shows a cross section of the element after the extension portion is formed.
形成したエクステンション部１２およびスペーサ２１を覆う絶縁膜２２を厚く堆積し、その表面を、ＣＭＰなどによりスペーサ２１の上面が露出するまで平坦化する。図８（Ｂ）は、この平坦化後の素子断面を示す。 A thick insulating film 22 covering the formed extension portion 12 and spacer 21 is deposited, and the surface thereof is planarized by CMP or the like until the upper surface of the spacer 21 is exposed. FIG. 8B shows a cross section of the element after the planarization.
基板１を、加熱した燐酸を含む溶液などに浸漬することによって、スペーサ２１をエッチングにより除去し、続いて、弗酸を含む溶液などを用いて基板表面のＳｉＯ２膜２０をエッチングにより除去する。これにより、図８（Ｃ）に示すように、絶縁膜２２にゲート開口部２２ａが形成され、ゲート開口部２２ａ内に基板表面（Ｐウェル３の表面）が露出する。 The spacer 21 is removed by etching by immersing the substrate 1 in a solution containing heated phosphoric acid, and then the SiO 2 film 20 on the surface of the substrate is removed by etching using a solution containing hydrofluoric acid. As a result, as shown in FIG. 8C, a gate opening 22a is formed in the insulating film 22, and the substrate surface (the surface of the P well 3) is exposed in the gate opening 22a.
露出したウェル表面を洗浄した後、図９（Ａ）に示すようにゲート絶縁膜１７を形成する。
続いて、第２の実施の形態における図６（Ｂ）と同様な方法により、ゲート開口部２２ａに埋め込まれたゲート電極１９を形成する。なお、本実施の形態におけるゲート電極１９は、エクステンション部１２とオーバーラップしない。
After the exposed well surface is washed, a gate insulating film 17 is formed as shown in FIG.
Subsequently, the gate electrode 19 embedded in the gate opening 22a is formed by the same method as in FIG. 6B in the second embodiment. Note that the gate electrode 19 in the present embodiment does not overlap the extension portion 12.
このゲート電極１９と、その下のゲート絶縁膜１７は、図８（Ａ）に示すスペーサ２１とＳｉＯ２膜を置き換えたものであり、つぎに、追加スペーサとしての側壁絶縁膜１３を、図４（Ａ）と同様な方法により、ゲート電極１９の両側面に接し、エクステンション部１２の傾斜端面を覆って形成する。図９（Ｃ）に、この側壁絶縁膜１３が形成された後の素子断面を示す。 The gate electrode 19 and the underlying gate insulating film 17 are obtained by replacing the spacer 21 and the SiO 2 film shown in FIG. 8A. Next, the side wall insulating film 13 as an additional spacer is formed as shown in FIG. By the same method as (A), the gate electrode 19 is formed in contact with both side surfaces and covering the inclined end surface of the extension portion 12. FIG. 9C shows an element cross section after the sidewall insulating film 13 is formed.
その後は、とくに図示しないが、第１の実施の形態における図４（Ｃ）と同様な方法によって、エクステンション部１２およびゲート電極１９にシリサイド層を同時に形成する。
また、図４（Ｄ）と同様な方法によって、層間絶縁膜の堆積、接続層の形成を行い、その後、必要な配線の形成などを行って、当該ＭＩＳトランジスタを完成させる。
Thereafter, although not particularly shown, silicide layers are simultaneously formed on the extension portion 12 and the gate electrode 19 by the same method as in FIG. 4C in the first embodiment.
Further, an interlayer insulating film is deposited and a connection layer is formed by a method similar to that shown in FIG. 4D, and then necessary wirings are formed to complete the MIS transistor.
［第４の実施の形態］
図１０（Ａ）〜図１０（Ｃ）は、第４実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図である。
このＭＩＳトランジスタの製造方法は、第３の実施の形態における製造方法を一部変更したものであり、図８（Ｃ）に示す工程までは第３の実施の形態で記述した方法と同様である。
[Fourth Embodiment]
FIG. 10A to FIG. 10C are cross-sectional views in the channel direction of the MIS transistor manufactured by applying the method in the fourth embodiment.
This MIS transistor manufacturing method is a partial modification of the manufacturing method in the third embodiment, and is the same as the method described in the third embodiment up to the step shown in FIG. .
図１０（Ａ）に示すように、絶縁膜２２に形成したゲート開口部２２ａの幅を、ドライエッチングにより広げた後、ゲート開口面２２ａの底面に露出するＰウェル３とエクステンション部１２の傾斜端面上にゲート絶縁膜１７を形成する。 As shown in FIG. 10A, after the width of the gate opening 22a formed in the insulating film 22 is widened by dry etching, the P well 3 exposed on the bottom surface of the gate opening 22a and the inclined end face of the extension 12 A gate insulating film 17 is formed thereon.
その後は、同様な方法によりゲート開口部２２ａ内に埋め込まれたゲート電極１９を形成し（図１０（Ｂ））、側壁絶縁膜１３を形成する（図１０（Ｃ））。
また、同様にして層間絶縁膜の堆積、接続層の形成を行い、その後、必要な配線の形成などを行って、当該ＭＩＳトランジスタを完成させる。
以上で、構造および製造方法に関する記述を終える。
Thereafter, the gate electrode 19 embedded in the gate opening 22a is formed by the same method (FIG. 10B), and the sidewall insulating film 13 is formed (FIG. 10C).
Similarly, an interlayer insulating film is deposited and a connection layer is formed, and then necessary wirings are formed to complete the MIS transistor.
This completes the description of the structure and the manufacturing method.
ところで、前述した非特許文献３においては、エクステンション部の形成を、深いソース・ドレインの形成のためのイオン注入および活性化アニール（ＲＴＡ）より前に、基板上にエピタキシャル成長層（P-doped SiGe）を形成することによって達成している。
しかし、非特許文献３のようにエピタキシャル成長層の形成後に、ソース・ドレイン領域の形成を行う場合、その導入不純物の活性化アニールによってエピタキシャル成長層から不純物の熱拡散が生じる。
By the way, in the above-mentioned Non-Patent Document 3, the extension portion is formed by epitaxial growth layer (P-doped SiGe) on the substrate before ion implantation and activation annealing (RTA) for forming a deep source / drain. Is achieved by forming
However, when the source / drain regions are formed after the formation of the epitaxial growth layer as in Non-Patent Document 3, thermal diffusion of impurities from the epitaxial growth layer occurs due to activation annealing of the introduced impurities.
また、特許文献１のように、エピタキシャル成長層にソース・ドレイン領域（第２のソース・ドレイン領域）およびエクステンション部（第１のソース・ドレイン領域）を形成する場合、イオン注入とそれに続く活性化アニールが必要で、この場合も、不純物の熱拡散が生じる。 Further, as in Patent Document 1, when forming a source / drain region (second source / drain region) and an extension portion (first source / drain region) in an epitaxial growth layer, ion implantation and subsequent activation annealing are performed. In this case also, thermal diffusion of impurities occurs.
ところで、国際半導体技術ロードマップ（ＩＴＲＳ）上において、たとえば技術ノードｈｐ３２では、物理ゲート長が１３ｎｍ（この場合、実効ゲート長が１０ｎｍ前後）になることが予想されている。 Incidentally, on the International Semiconductor Technology Roadmap (ITRS), for example, in the technology node hp32, the physical gate length is expected to be 13 nm (in this case, the effective gate length is around 10 nm).
本発明者は、本発明を考案するに際して、このような極微細ゲートトランジスタを対象としたシミュレーションを行い、その結果、実効ゲート長１０ｎｍ前後で許容されるエクステンション部１２の接合深さは、数ｎｍ〜１０ｎｍ程度であるとの知見を得た。
また、上述したエクステンション部における不純物の熱拡散はゲート長が大きい場合は問題とならないが、実効ゲート長が１０ｎｍ前後まで短くなると大きな問題となることが分かった。つまり、実効ゲート長１０ｎｍ前後のＭＩＳトランジスタにおいては、上記エクステンション部の不純物の熱拡散が原因で、基板とエクステンション部との間に反転層の電子濃度より高い不純物濃度で、かつ急峻なＰＮ接合を形成することが難しく、このことがデバイス特性に決定的な影響を与えるとの結論に至った。
The present inventor conducted a simulation for such an ultrafine gate transistor when devising the present invention. As a result, the allowable junction depth of the extension portion 12 with an effective gate length of about 10 nm is several nm. The knowledge that it is about 10 nm was acquired.
Further, it has been found that the above-described thermal diffusion of impurities in the extension portion does not become a problem when the gate length is large, but becomes a serious problem when the effective gate length is reduced to about 10 nm. That is, in an MIS transistor having an effective gate length of about 10 nm, a sharp PN junction having an impurity concentration higher than the electron concentration of the inversion layer is formed between the substrate and the extension portion due to the thermal diffusion of the impurity in the extension portion. It was difficult to form and it was concluded that this had a decisive influence on device characteristics.
この結論に至った考察を、以下に述べる。
まず、イオン注入による不純物分布は、理想的な場合でもガウス分布であり、通常は、チャネリングによるテールを生じる。したがって、数ｎｍという尺度で急峻なプロファイルを得るのは困難である。
つぎに、その後の活性化アニールで十分な活性化率を得られるように、たとえば１０００℃前後に温度を設定すると、不純物の再分布が起きる。このとき濃度が高いほど、プロファイルの傾斜が拡大してしまう。
The discussion that led to this conclusion is described below.
First, the impurity distribution by ion implantation is a Gaussian distribution even in an ideal case, and usually causes a tail by channeling. Therefore, it is difficult to obtain a steep profile on the scale of several nm.
Next, when the temperature is set, for example, around 1000 ° C. so that a sufficient activation rate can be obtained by the subsequent activation annealing, redistribution of impurities occurs. At this time, the higher the concentration, the larger the inclination of the profile.
急峻なＰＮ接合ができないと、バイアスを印加しない状況で、エクステンション部と基板間のＰＮ接合面の上下が広く空乏化する。空乏化した領域には、ゲートバイアスの印加時に十分に高い濃度の蓄積層が形成されないから、エクステンション部とゲートとのオーバーラップ領域の寄生抵抗を十分下げることができない。よって、実質的にゲート長が増加したことと等価となり、高いオン電流を得ることはできない。 If a steep PN junction cannot be achieved, the top and bottom of the PN junction surface between the extension portion and the substrate are widely depleted in a situation where no bias is applied. In the depleted region, an accumulation layer having a sufficiently high concentration is not formed when a gate bias is applied, so that the parasitic resistance of the overlap region between the extension portion and the gate cannot be sufficiently lowered. Therefore, it is substantially equivalent to an increase in the gate length, and a high on-current cannot be obtained.
さらに、エクステンション部への不純物導入を十分に高い濃度で急峻に行った場合も、その後のソース・ドレイン領域の活性化アニールで不純物の再分布が起き、エクステンション部と基板の不純物が互いに拡散するため、基板との間に高濃度で急峻なＰＮ接合を維持し、高いオン電流を得ることは難しい。
以上の理由から、背景技術によっては、チャネルが形成される基板面からの接合深さが数ｎｍ〜１０ｎｍ程度の極めて浅いエクステンション部１２の形成が困難である。
Furthermore, even when impurities are introduced into the extension portion sharply at a sufficiently high concentration, redistribution of impurities occurs in the subsequent activation annealing of the source / drain regions, and the impurities in the extension portion and the substrate diffuse to each other. It is difficult to maintain a high concentration and steep PN junction with the substrate and obtain a high on-current.
For these reasons, depending on the background art, it is difficult to form an extremely shallow extension portion 12 having a junction depth of about several nanometers to 10 nm from the substrate surface where the channel is formed.
これに対し、本実施の形態におけるＭＩＳトランジスタの製造方法では、スペーサとしてゲートスタック７および側壁絶縁膜９（あるいは絶縁性のスペーサ２１）を形成後に、これをマスクに深いソース・ドレイン領域１０をイオン注入および活性化アニールにより形成し、その後、不純物をドーピングしながら選択的にエピタキシャル成長を行い、これによりエクステンション部１２を形成している。 In contrast, in the MIS transistor manufacturing method according to the present embodiment, after forming gate stack 7 and sidewall insulating film 9 (or insulating spacer 21) as spacers, deep source / drain regions 10 are ionized using these as masks. The extension portion 12 is formed by implantation and activation annealing, and then selectively epitaxially grown while doping impurities.
この製造方法ではエクステンション部１２の形成において、エピタキシャル成長中に不純物をドープすることにより、イオン注入では得られない高濃度で急峻なＰＮ接合を、基板（Ｐウェル３）とエクステンション部１２との間に形成可能となる。
また、深いソース・ドレイン領域１０を形成するための高温の活性化アニールをエクステンション部１２の形成前に行うことにより、エクステンション部１２と基板との境界で不純物の再分布が相互に抑えられ、上記の急峻な不純物プロファイルを維持可能となる。
エクステンション部１２の拡散深さが低減されたことによりショートチャネル効果が抑えられる。それと同時に、基板とエクステンション部１２間のＰＮ接合が高濃度かつ急峻化したことにより、エクステンション部１２の空乏化が抑えられ、空乏化した領域の抵抗によるゲート長の実効的長大化が防がれ、それによるオン電流の減少が低減される。
In this manufacturing method, in the formation of the extension portion 12, by doping impurities during epitaxial growth, a high concentration and steep PN junction that cannot be obtained by ion implantation is formed between the substrate (P well 3) and the extension portion 12. It can be formed.
Further, by performing the high-temperature activation annealing for forming the deep source / drain regions 10 before the extension portion 12 is formed, the redistribution of impurities at the boundary between the extension portion 12 and the substrate can be suppressed mutually. It is possible to maintain a steep impurity profile.
The short channel effect is suppressed by reducing the diffusion depth of the extension portion 12. At the same time, since the PN junction between the substrate and the extension portion 12 is highly concentrated and steep, the depletion of the extension portion 12 is suppressed, and the effective increase in the gate length due to the resistance of the depleted region is prevented. , Thereby reducing the decrease in on-current.
本発明は、ＭＩＳ型電界効果トランジスタを有する半導体製品およびその製造に広く適用できる。 The present invention can be widely applied to semiconductor products having MIS type field effect transistors and their manufacture.
１…基板、３…Ｐウェル、４…ゲート絶縁膜、５…ゲート電極、７…ゲートスタック、１０…ソース・ドレイン領域、１１…隔壁絶縁膜、１２…エクステンション部、１３…側壁絶縁膜、１４Ａ，１４Ｂ…シリサイド層、１７…ゲート絶縁膜、１９…ゲート電極
DESCRIPTION OF SYMBOLS 1 ... Substrate, 3 ... P well, 4 ... Gate insulating film, 5 ... Gate electrode, 7 ... Gate stack, 10 ... Source / drain region, 11 ... Partition insulating film, 12 ... Extension part, 13 ... Side wall insulating film, 14A , 14B ... Silicide layer, 17 ... Gate insulating film, 19 ... Gate electrode
Claims (9)
所定の幅のスペーサを半導体基板上に形成するステップと、
前記スペーサをマスクとする不純物のイオン注入と活性化アニールにより、前記２つのソース・ドレイン領域を半導体基板に形成するステップと、
前記スペーサの幅方向両側を後退させ、前記スペーサのエッジと前記２つのソース・ドレイン領域のエッジとを幅方向両側で離すステップと、
後退した前記スペーサの幅方向両側に露出し前記２つのソース・ドレイン領域を含む半導体基板領域に選択的なエピタキシャル成長により半導体材料を成長させ、前記後退したスペーサにより分離する２つのエクステンション部を形成するステップと、
を有する絶縁ゲート電界効果トランジスタの製造方法。 A region of the semiconductor substrate that is opposed to the gate electrode through the gate insulating film and in which a channel is formed, two extension portions that are in contact with the region and are spaced apart from each other, and an opposite end of the two extension portions from each other A method of manufacturing an insulated gate field effect transistor having two source / drain regions formed further apart in a separating direction,
Forming a spacer having a predetermined width on a semiconductor substrate;
Forming the two source / drain regions in the semiconductor substrate by ion implantation of impurities using the spacer as a mask and activation annealing;
Retreating both sides in the width direction of the spacer, and separating the edge of the spacer and the edges of the two source / drain regions on both sides in the width direction;
A step of growing a semiconductor material by selective epitaxial growth on a semiconductor substrate region including the two source / drain regions exposed on both sides in the width direction of the receded spacer, and forming two extension portions separated by the receded spacer; When,
A method of manufacturing an insulated gate field effect transistor comprising:
金属膜を形成し熱処理することによって、前記追加スペーサを含むスペーサ全体を分離層として前記２つのエクステンション部の各々に、深さ方向において前記ソース・ドレイン領域に接続する２つの合金層を形成するステップと、
をさらに有する請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。 Forming additional spacers on both sides of the retracted spacer in the width direction, and increasing the width of the entire spacer;
Forming two alloy layers connected to the source / drain regions in the depth direction in each of the two extension portions by forming a metal film and heat-treating the entire spacer including the additional spacer as a separation layer. When,
The method for producing an insulated gate field effect transistor according to claim 1, further comprising:
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。 The insulated gate field effect according to claim 1, wherein an impurity having a conductivity type opposite to that of a region of the semiconductor substrate in which the channel is formed is introduced into the growing layer during the epitaxial growth for forming the two extension portions. A method for manufacturing a transistor.
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。 2. The insulated gate according to claim 1, wherein a stacked body of the gate insulating film and the gate electrode is formed, and the periphery of the stacked body is covered with an insulating film and used as the spacer having the predetermined width when the source / drain regions are formed. A method of manufacturing a field effect transistor.
スペーサを除去した箇所に露出する半導体基板の領域に前記ゲート絶縁膜を形成し、当該スペーサを除去した箇所のゲート絶縁膜上の空間に前記ゲート電極を埋め込むステップと、
をさらに有する請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。 Forming an interlayer insulating film covering the extension part on the side surface side of the spacer, and selectively removing the spacer from the surface of the interlayer insulating film;
Forming the gate insulating film in a region of the semiconductor substrate exposed at a location where the spacer is removed, and embedding the gate electrode in a space on the gate insulating film at the location where the spacer is removed;
The method for producing an insulated gate field effect transistor according to claim 1, further comprising:
露出された前記傾斜端面および半導体基板の表面に前記ゲート絶縁膜を形成して、その上の前記空間をゲート電極で埋め込むことによって、ゲート電極の一部を前記エクステンション部の前記傾斜端面に重ねる
請求項５に記載の絶縁ゲート電界効果トランジスタの製造方法。 Expanding the width-removed portion of the spacer in the width direction and further exposing a part of the inclined end surface of the extension portion formed during the epitaxial growth;
The gate insulating film is formed on the exposed inclined end face and the surface of the semiconductor substrate, and the space above the gate insulating film is filled with a gate electrode, whereby a part of the gate electrode is overlapped with the inclined end face of the extension portion. Item 6. A method for manufacturing an insulated gate field effect transistor according to Item 5.
前記２つのエクステンション部の各々が、前記半導体基板上のエピタキシャル成長層により形成され、
前記２つのソース・ドレイン領域の各々が、前記エピタキシャル成長層の下面に接する、前記半導体基板と逆導電型の不純物領域により形成され、
前記エピタキシャル成長層を厚さ方向に貫いて前記ソース・ドレイン領域としての前記不純物領域に達する合金層が、前記２つのエクステンション部の各々に形成されている
絶縁ゲート電界効果トランジスタ。 A region of the semiconductor substrate that is opposed to the gate electrode through the gate insulating film and in which a channel is formed, two extension portions that are in contact with the region and are spaced apart from each other, and an opposite end of the two extension portions from each other An insulated gate field effect transistor having two source / drain regions formed further apart in a separating direction,
Each of the two extension portions is formed by an epitaxial growth layer on the semiconductor substrate,
Each of the two source / drain regions is formed of an impurity region having a conductivity type opposite to that of the semiconductor substrate, which is in contact with the lower surface of the epitaxial growth layer,
An insulated gate field effect transistor, wherein an alloy layer that penetrates the epitaxial growth layer in the thickness direction and reaches the impurity region as the source / drain region is formed in each of the two extension portions.
請求項７に記載の絶縁ゲート電界効果トランジスタ。 The insulated gate according to claim 7, wherein a distance from a gate side end of the epitaxial growth layer to a gate side end of the alloy layer is determined by a width of a side wall spacer in contact with a side surface side of the gate electrode on the epitaxial growth layer. Field effect transistor.
請求項７に記載の絶縁ゲート電界効果トランジスタ。
The gate side end portion of the epitaxial growth layer is provided with an inclined end surface that is farther from the gate electrode toward the upper side, and the gate electrode partially overlaps the inclined end surface via the gate insulating film. 8. The insulated gate field effect transistor according to 7.
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