JP2006190820A - 不揮発性メモリデバイスの電荷注入方法 - Google Patents
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Abstract
【課題】いわゆるＮＡＮＤ型ＭＯＮＯＳメモリデバイスにおいて、１つのメモリトランジスタに対するデータの書き込みと消去をビット単位で任意に行うことを可能にする。
【解決手段】書き込みにおいては、選択されたメモリトランジスタの電荷蓄積膜（ＯＮＯ膜）３０の第１局部と第２局部に独立に、いわゆるＣＨＥ注入により電子を注入する（第１および第２の電荷注入ステップ）。一方、消去においては、第１局部（Ａ部）に対する電子の注入時にドレインとして機能するソース・ドレイン領域２２側で、バンド−バンド間トンネル電流に起因したホールを発生させ、これをＡ部に注入し、注入したホールによって、Ａ部に注入されている電子の少なくとも一部を電気的に相殺する（第３の電荷注入ステップ）。第３の電荷注入ステップにおいて第２局部（Ａ部と反対側の局部）にホールを注入する場合はソースとドレインの機能を入れ替える。
【選択図】図７
【解決手段】書き込みにおいては、選択されたメモリトランジスタの電荷蓄積膜（ＯＮＯ膜）３０の第１局部と第２局部に独立に、いわゆるＣＨＥ注入により電子を注入する（第１および第２の電荷注入ステップ）。一方、消去においては、第１局部（Ａ部）に対する電子の注入時にドレインとして機能するソース・ドレイン領域２２側で、バンド−バンド間トンネル電流に起因したホールを発生させ、これをＡ部に注入し、注入したホールによって、Ａ部に注入されている電子の少なくとも一部を電気的に相殺する（第３の電荷注入ステップ）。第３の電荷注入ステップにおいて第２局部（Ａ部と反対側の局部）にホールを注入する場合はソースとドレインの機能を入れ替える。
【選択図】図７
Description
本発明は、いわゆるＮＡＮＤストリング（トランジスタ列）を有し、選択されたメモリトランジスタに対しデータを電気的に書き込み、消去可能な不揮発性メモリデバイスの電荷注入に関する。
現在、フローティングゲート（ＦＧ）を有する一括消去型の不揮発性メモリデバイス（フラッシュメモリ）では、多くの種類のメモリセル方式が提案されているが、その中でセルサイズが小さく大容量化が可能なセル方式として、ＮＡＮＤ型が知られている。ＮＡＮＤ型フラッシュメモリは、２つのセレクトトランジスタ間に複数のメモリトランジスタを縦続接続させたＮＡＮＤストリングと称されるトランジスタ列を有する。
ＮＡＮＤ型フラッシュメモリにおいては、データの書き込みおよび消去の何れもＦＮ（Fowler Nordheim）トンネル電流により行い、１メモリトランジスタに記憶できるデータは通常１つの２値データ、即ち１ビットのデータである。更なる大容量化のためには、素子の微細化に加え、１つのメモリトランジスタに複数ビットを記憶できる多値化の技術が重要である。
ところが、ＦＧ構造のメモリトランジスタで通常行われている多値化では、電荷を注入する領域が導体（ポリシリコンのＦＧ）であるため局所的な電荷の注入が出来ない。したがって、ＦＧ構造のメモリトランジスタに対しては、記憶状態の閾値電圧を細かく区切って複数ビットを記憶させる多値化が行われている。しかし、この多値化技術では周辺回路の制御が複雑化し、閾値電圧の変動によるエラーが生じやすい。
ところが、ＦＧ構造のメモリトランジスタで通常行われている多値化では、電荷を注入する領域が導体（ポリシリコンのＦＧ）であるため局所的な電荷の注入が出来ない。したがって、ＦＧ構造のメモリトランジスタに対しては、記憶状態の閾値電圧を細かく区切って複数ビットを記憶させる多値化が行われている。しかし、この多値化技術では周辺回路の制御が複雑化し、閾値電圧の変動によるエラーが生じやすい。
ＦＧ型のゲート構造をＭＯＮＯＳ型に変更し、かつ、１つのメモリトランジスタに対し局所的な電荷注入を行うことによって、２ビット記憶が可能な構造の不揮発性メモリデバイスが知られている（たとえば、特許文献１参照）。
この不揮発性メモリデバイスにおいては、書き込みをバンド−バンド間トンネル電流に起因したホットホールの注入によって達成し、消去をＦＮトンネル電流によってブロック単位で行うこととしている。
特開２００３−１６３２９２号公報
この不揮発性メモリデバイスにおいては、書き込みをバンド−バンド間トンネル電流に起因したホットホールの注入によって達成し、消去をＦＮトンネル電流によってブロック単位で行うこととしている。
ところで、たとえばセキュリティ用カードなどに内蔵するＥＥＰＲＯＭに関し、バイト書き換え機能の必要な場合がある。バイト書き換え用途では８ビットごとに消去と書き込みを独立して行う必要がある。
しかし、前記特許文献１に記載の技術では、このバイト書き換えができない。これは、消去をＦＮトンネル電流によってブロック単位で行っているためである。
しかし、前記特許文献１に記載の技術では、このバイト書き換えができない。これは、消去をＦＮトンネル電流によってブロック単位で行っているためである。
本発明が解決しようとする課題は、メモリトランジスタ内で同一な電荷蓄積膜の異なる２つの局部に各々１ビット、合計２ビットの記憶が可能な、いわゆるＮＡＮＤ型不揮発性メモリデバイスにおいて、１つのメモリトランジスタに対するデータの書き込みと消去をビット単位で任意に行うことを可能にすることである。
本発明に係る不揮発性メモリデバイスの電荷注入方法は、独立にオンとオフが制御される第１および第２セレクトトランジスタと、前記第１および第２セレクトトランジスタ間に縦続接続されている複数のメモリトランジスタと、を含むトランジスタ列を有する不揮発性メモリデバイスにおいて前記複数のメモリトランジスタの中から選択されたメモリトランジスタに対し電荷を注入することによって、データの記憶状態を変化させる不揮発性メモリデバイスの電荷注入方法であって、前記選択されたメモリトランジスタのソースとドレイン間にチャネルを形成し、当該チャネルを走行する第１極性電荷を、前記選択されたメモリトランジスタのゲートとチャネルとの間に存在する電荷蓄積膜の前記ドレイン側の第１局部に注入する第１の電荷注入ステップと、前記第１の電荷注入ステップにおける前記ドレインと前記ソースの機能を入れ替え、前記第１極性電荷を前記チャネル内で走行する向きを逆にすることによって前記電荷蓄積膜の前記第１局部とは反対側の第２局部に、前記第１の電荷注入ステップによって注入された前記第１極性電荷と識別可能な他の第１極性電荷を注入する第２の電荷注入ステップと、前記第１局部または前記第２局部に対する前記第１極性電荷の注入時に前記ドレインとして機能するソース・ドレイン領域側で、バンド−バンド間トンネル電流に起因した第２極性電荷を発生させ、前記第２極性電荷を前記第１局部または前記第２局部に独立に注入し、注入した前記第２極性電荷によって、前記第１局部または前記第２局部に注入された前記第１極性電荷の少なくとも一部を電気的に相殺する第３の電荷注入ステップと、を含む。
本発明によれば、メモリトランジスタ内で同一な電荷蓄積膜の異なる２つの局部に各々１ビット、合計２ビットの記憶が可能な、いわゆるＮＡＮＤ型不揮発性メモリデバイスにおいて、１つのメモリトランジスタに対するデータの書き込みと消去をビット単位で任意に行うことができる。
以下、本実施形態に係る不揮発性メモリデバイスの実施の形態を、図面を参照して詳細に記述する。
図１は、ＮＡＮＤ型ＭＯＮＯＳメモリデバイス（以下、単に「不揮発性メモリ」という）のメモリセルアレイの基本構成を示す回路図である。
図１において、メモリセルアレイ１の基本構成としてＮＡＮＤストリングが繰り返し配置されている。図１では４つのＮＡＮＤストリングが示されている。
各ＮＡＮＤストリングは、第１セレクトトランジスタＳ１と、第２セレクトトランジスタＳ２と、その間に列（ＣＯＬＵＭＮ）方向に縦続接続されたｎ（たとえば、ｎ＝８，１６）個のメモリトランジスタＭ１〜Ｍｎとから構成されている。なお、図１では作図の都合上、各ＮＡＮＤストリング内のメモリトランジスタ数を４つにしている。
図１において、メモリセルアレイ１の基本構成としてＮＡＮＤストリングが繰り返し配置されている。図１では４つのＮＡＮＤストリングが示されている。
各ＮＡＮＤストリングは、第１セレクトトランジスタＳ１と、第２セレクトトランジスタＳ２と、その間に列（ＣＯＬＵＭＮ）方向に縦続接続されたｎ（たとえば、ｎ＝８，１６）個のメモリトランジスタＭ１〜Ｍｎとから構成されている。なお、図１では作図の都合上、各ＮＡＮＤストリング内のメモリトランジスタ数を４つにしている。
メモリトランジスタＭ１１，Ｍ１２，Ｍ１３およびＭ１４を含む第１ＮＡＮＤストリングＮＳ１において、その第１セレクトトランジスタＳ１がビット線ＢＬ２に接続し、その第２セレクトトランジスタＳ２がビット線ＢＬ１に接続している。
第１ＮＡＮＤストリングＮＳ１に隣接し、メモリトランジスタＭ２１、Ｍ２２，Ｍ２３およびＭ２４を含む第２ＮＡＮＤストリングＮＳ２において、その第１セレクトトランジスタＳ１がビット線ＢＬ２に接続し、その第２セレクトトランジスタＳ２がビット線ＢＬ３に接続している。
これら第１および第２ＮＡＮＤストリングＮＳ１，ＮＳ２と同じ構成を繰り返すことによって、メモリトランジスタＭ３１，Ｍ３２，Ｍ３３およびＭ３４を含む第３ＮＡＮＤストリングＮＳ３と、メモリトランジスタＭ４１，Ｍ４２，Ｍ４３およびＭ４４を含む第４ＮＡＮＤストリングＮＳ４とが形成されている。
第１ＮＡＮＤストリングＮＳ１に隣接し、メモリトランジスタＭ２１、Ｍ２２，Ｍ２３およびＭ２４を含む第２ＮＡＮＤストリングＮＳ２において、その第１セレクトトランジスタＳ１がビット線ＢＬ２に接続し、その第２セレクトトランジスタＳ２がビット線ＢＬ３に接続している。
これら第１および第２ＮＡＮＤストリングＮＳ１，ＮＳ２と同じ構成を繰り返すことによって、メモリトランジスタＭ３１，Ｍ３２，Ｍ３３およびＭ３４を含む第３ＮＡＮＤストリングＮＳ３と、メモリトランジスタＭ４１，Ｍ４２，Ｍ４３およびＭ４４を含む第４ＮＡＮＤストリングＮＳ４とが形成されている。
行（ＲＯＷ）方向に並ぶ第１〜第４ＮＡＮＤストリングＮＳ１〜ＮＳ４において、第１および第３ＮＡＮＤストリングＮＳ１とＮＳ３の第１セレクトトランジスタＳ１は第１セレクトゲート線ＳＧ１により制御され、第２および第４ＮＡＮＤストリングＮＳ２とＮＳ４の第１セレクトトランジスタＳ１は第２セレクトゲート線ＳＧ２により制御される。第１および第３ＮＡＮＤストリングＮＳ１とＮＳ３の第２セレクトトランジスタＳ２は第３セレクトゲート線ＳＧ３により制御され、第２および第４ＮＡＮＤストリングＮＳ２とＮＳ４の第２セレクトトランジスタＳ２は第４セレクトゲート線ＳＧ４により制御される。
また、第１〜第４ＮＡＮＤストリングＮＳ１〜ＮＳ４において、それぞれの行（ＬＯＷＲＯＷ）に並ぶ４個のメモリトランジスタＭ１ｉ，Ｍ２ｉ，Ｍ３ｉ，Ｍ４ｉ（ｉ＝１〜４）は、それぞれ、行方向に配線されているワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４により制御される。
また、第１〜第４ＮＡＮＤストリングＮＳ１〜ＮＳ４において、それぞれの行（ＬＯＷＲＯＷ）に並ぶ４個のメモリトランジスタＭ１ｉ，Ｍ２ｉ，Ｍ３ｉ，Ｍ４ｉ（ｉ＝１〜４）は、それぞれ、行方向に配線されているワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４により制御される。
このように本例においては、隣接する２つのＮＡＮＤストリングを対としてメモリセルアレイ１が形成されている。本発明は、このようなアレイ構成に限定されるものではないが、隣接する２つのＮＡＮＤストリングにおいてビット線コンタクトＢＣ１〜ＢＣ５を共有し、ビット当たりの実質的セル面積を縮小する意味で図１に示す構成は望ましい。
図２は、第１ＮＡＮＤストリングＮＳ１の列方向の断面図である。
たとえばＮ型の半導体基板２０内の表面側に、たとえばＰ型のウェル（Ｐウェル）２１が形成され、当該Ｐウェル２１の表面側にトランジスタ列が配置させている。
たとえばＮ型の半導体基板２０内の表面側に、たとえばＰ型のウェル（Ｐウェル）２１が形成され、当該Ｐウェル２１の表面側にトランジスタ列が配置させている。
メモリトランジスタＭ１１〜Ｍ１ｎは、Ｐウェル２１上に複数の誘電体膜を積層させてなる電荷蓄積膜３０を有する。また、電荷蓄積膜３０上にワード線ＷＬ１〜ＷＬｎが積層されている。ワード線ＷＬ１〜ＷＬｎは、一般に、Ｐ型またはＮ型の不純物が高濃度に導入されたドープド多結晶シリコン、または、ドープド多結晶シリコンと高融点金属シリサイドとの積層膜からなる。
ワード線間下方のＰウェル２１表面部分に、Ｎ型の不純物が導入されてソース・ドレイン領域２２が形成されている。
なお、ソース・ドレイン領域２２は、逆導電型の不純物を高濃度にＰウェル２１に導入することにより形成された導電率が高い領域であり、種々の形態がある。図では省略されているが、ソース・ドレイン領域２２の列方向両側端部に、エクステンション領域と称する異なる濃度の領域を具備させてもよい。
なお、ソース・ドレイン領域２２は、逆導電型の不純物を高濃度にＰウェル２１に導入することにより形成された導電率が高い領域であり、種々の形態がある。図では省略されているが、ソース・ドレイン領域２２の列方向両側端部に、エクステンション領域と称する異なる濃度の領域を具備させてもよい。
第１および第２のセレクトトランジスタＳ１，Ｓ２は、通常のＭＯＳＦＥＴで構成される。したがって、そのゲート絶縁膜３４は、たとえば二酸化シリコンからなる単層膜で構成されている。第１および第２のセレクトトランジスタＳ１，Ｓ２の各ゲート電極層は、それぞれ第１セレクトゲート線ＳＧ１，第３セレクトゲート線ＳＧ３を構成する。
これらセレクトトランジスタおよびメモリトランジスタ上に、たとえば二酸化シリコンなどからなる層間絶縁膜２３が厚く堆積されている。層間絶縁膜２３は複数の膜からなる。
第１セレクトゲート線ＳＧ１に近接するＰウェル２１の表面部分にＮ型不純物が高濃度に添加され、これにより第１セレクトトランジスタのソース・ドレイン領域２４が形成されている。ソース・ドレイン領域２４は、列方向に隣接する不図示の他のＮＡＮＤストリング（第２ＮＡＮＤストリングＮＳ２：図１参照）と共有し、その上に、図２には現れていない箇所でビットコンタクトＢＣ２（図１参照）が形成されている。
同様に、第２セレクトゲート線ＳＧ２に近接するＰウェル２１の表面部分にＮ型不純物が高濃度に添加され、これにより第２セレクトトランジスタのソース・ドレイン領域２５が形成されている。ソース・ドレイン領域２５の上に、ビットコンタクトＢＣ１が形成されている。
ビットコンタクトＢＣ１は、層間絶縁膜２３に開孔されたコンタクト孔内を、たとえばＴｉ／ＴｉＮ等の密着層を介在させてタングステン（Ｗ）等の金属プラグで埋め込むことにより形成されている。
層間絶縁膜２３上に、ビットコンタクトＢＣ１上に接続するビット線ＢＬ１が形成されている。ビット線ＢＬ１は、たとえば、アルミニウム（Ａｌ）等の主配線層の上下を、反射防止層（又は保護層）とバリアメタルで挟んだ３層構造から構成されている。
第１セレクトゲート線ＳＧ１に近接するＰウェル２１の表面部分にＮ型不純物が高濃度に添加され、これにより第１セレクトトランジスタのソース・ドレイン領域２４が形成されている。ソース・ドレイン領域２４は、列方向に隣接する不図示の他のＮＡＮＤストリング（第２ＮＡＮＤストリングＮＳ２：図１参照）と共有し、その上に、図２には現れていない箇所でビットコンタクトＢＣ２（図１参照）が形成されている。
同様に、第２セレクトゲート線ＳＧ２に近接するＰウェル２１の表面部分にＮ型不純物が高濃度に添加され、これにより第２セレクトトランジスタのソース・ドレイン領域２５が形成されている。ソース・ドレイン領域２５の上に、ビットコンタクトＢＣ１が形成されている。
ビットコンタクトＢＣ１は、層間絶縁膜２３に開孔されたコンタクト孔内を、たとえばＴｉ／ＴｉＮ等の密着層を介在させてタングステン（Ｗ）等の金属プラグで埋め込むことにより形成されている。
層間絶縁膜２３上に、ビットコンタクトＢＣ１上に接続するビット線ＢＬ１が形成されている。ビット線ＢＬ１は、たとえば、アルミニウム（Ａｌ）等の主配線層の上下を、反射防止層（又は保護層）とバリアメタルで挟んだ３層構造から構成されている。
本実施の形態における電荷蓄積手段を有して電気的なデータの記憶が可能な不揮発性メモリトランジスタは、ゲート電極（ワード線ＷＬ１〜ＷＬｎ）とチャネルが形成される半導体領域（Ｐウェル２１）との間の電荷蓄積膜３０がＯＮＯ(Oxide-Nitride-Oxide)膜からなるＭＯＮＯＳ型である。
ここで“電荷蓄積手段”とは、電荷蓄積膜３０内に形成され、その上方のゲート電極への印加電圧に応じて基板側との間で電荷をやり取りし、電荷を保持する電荷保持媒体をいう。ＭＯＮＯＳ型セルにおける電荷蓄積手段とは、ＯＮＯ膜の窒化膜バルクのキャリアトラップ、あるいは、酸化膜と窒化膜界面付近に形成された深いキャリアトラップをいう。
ここで“電荷蓄積手段”とは、電荷蓄積膜３０内に形成され、その上方のゲート電極への印加電圧に応じて基板側との間で電荷をやり取りし、電荷を保持する電荷保持媒体をいう。ＭＯＮＯＳ型セルにおける電荷蓄積手段とは、ＯＮＯ膜の窒化膜バルクのキャリアトラップ、あるいは、酸化膜と窒化膜界面付近に形成された深いキャリアトラップをいう。
本実施の形態における電荷蓄積膜３０は、下層から順に、第１の酸化膜３１，窒化膜３２，第２の酸化膜３３から構成されている。
第１の酸化膜３１は、たとえば熱酸化により形成された二酸化シリコン（ＳｉＯ２）からなる。なお、第１の酸化膜３１の少なくとも表面部に、熱窒化処理により窒化酸化層を薄く形成してもよい。
窒化膜３２は、たとえば窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。窒化膜３２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製される。
第２の酸化膜３３は、窒化膜３２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、たとえば成膜後の窒化膜等を熱酸化して形成される。第２の酸化膜３３が熱酸化により形成された場合は熱処理によりこのトラップが形成される。第２の酸化膜３３は、ゲート電極（ワード線）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために必要な厚さを有している。
第１の酸化膜３１は、たとえば熱酸化により形成された二酸化シリコン（ＳｉＯ２）からなる。なお、第１の酸化膜３１の少なくとも表面部に、熱窒化処理により窒化酸化層を薄く形成してもよい。
窒化膜３２は、たとえば窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。窒化膜３２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製される。
第２の酸化膜３３は、窒化膜３２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、たとえば成膜後の窒化膜等を熱酸化して形成される。第２の酸化膜３３が熱酸化により形成された場合は熱処理によりこのトラップが形成される。第２の酸化膜３３は、ゲート電極（ワード線）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために必要な厚さを有している。
このＮＡＮＤストリングの製造においては、まず、用意した半導体基板２０に対し、不図示の素子分離絶縁層およびＰウェル２１を形成した後に、メモリトランジスタのゲートしきい値電圧調整用のイオン注入等を必要に応じて行う。
つぎに、たとえば以下の手順によって、Ｐウェル２１上に電荷蓄積膜３０を成膜する。
短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、二酸化シリコン膜（第１の酸化膜３１）を形成する。
つぎに、第１の酸化膜３１上にＬＰ−ＣＶＤ法により窒化シリコン膜（窒化膜３２）を、最終膜厚が８ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度６５０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（第２の酸化膜３３）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気にした炉内の温度を９５０℃に保った状態で４０分程度行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化膜３２を構成する窒化シリコン膜が１ｎｍに対し熱酸化シリコン膜（第２の酸化膜３３）が１．６ｎｍ形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化膜３２の最終膜厚が８ｎｍとなる。
短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、二酸化シリコン膜（第１の酸化膜３１）を形成する。
つぎに、第１の酸化膜３１上にＬＰ−ＣＶＤ法により窒化シリコン膜（窒化膜３２）を、最終膜厚が８ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度６５０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（第２の酸化膜３３）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気にした炉内の温度を９５０℃に保った状態で４０分程度行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化膜３２を構成する窒化シリコン膜が１ｎｍに対し熱酸化シリコン膜（第２の酸化膜３３）が１．６ｎｍ形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化膜３２の最終膜厚が８ｎｍとなる。
必要に応じて、メモリトランジスタ列以外の部分で３層構造の電荷蓄積膜３０を除去し、セレクトトランジスタＳ１，Ｓ２のゲート絶縁膜３４となる酸化シリコン膜を数ｎｍほど熱酸化により形成する。この場合、電荷蓄積膜３０を保護するために、後で選択的に除去可能な材料の膜を電荷蓄積膜３０上に形成しておくことが望ましい。なお、第１および第２セレクトトランジスタＳ１，Ｓ２には電荷注入が起こるほど高い電界がかからないので、これらセレクトトランジスタのゲート絶縁膜３４を、電荷蓄積膜３０と同じ構造とすることもできる。この場合、この電荷蓄積膜３０の除去工程は不要である。
ワード線となる導電膜を積層させる。そして、導電膜、および、その下の電荷蓄積膜３０（およびゲート絶縁膜３４）を一括してパターンニングする。これにより、ワード線ＷＬ１，ＷＬ２，ＷＬ３，…ＷＬｎ、第１セレクトゲート線ＳＧ１および第３セレクトゲート線ＳＧ３が同時に形成される。
これら行方向に長い平行ストライプ状の配線を形成した状態で、配線間のウェル表面にＮ型不純物をイオン注入し、アニールを行う。これにより、ワード線間およびワード線とセレクトトランジスタのゲートとの間に、ソース・ドレイン領域２２が形成され、さらに、セレクトトランジスタのゲート間にソース・ドレイン領域２４および２５が形成される。
以上の工程を経て、たとえば８〜１６個のメモリトランジスタを含むＮＡＮＤストリングが行方向に、たとえば１２８〜２５６個並んで形成される。１本のワード線に接続されたセル数と、ＮＡＮＤストリング内のワード線の本数との積の数のセルにより、１つの書き換え単位（ブロック）が構成される。
以上の工程を経て、たとえば８〜１６個のメモリトランジスタを含むＮＡＮＤストリングが行方向に、たとえば１２８〜２５６個並んで形成される。１本のワード線に接続されたセル数と、ＮＡＮＤストリング内のワード線の本数との積の数のセルにより、１つの書き換え単位（ブロック）が構成される。
メモリトランジスタおよびセレクトトランジスタを埋め込んで、たとえば二酸化シリコンからなる層間絶縁膜２３をＣＶＤにより作製し、この層間絶縁膜２３にビットコンタクト用の開口部を形成する。図２において、この開口部はソース・ドレイン領域２５上で開口している。開口部を完全に埋め込むように、プラグ材料、たとえばタングステンを堆積し、これを全面でエッチバックしてプラグ材料を層間絶縁膜２３上で分離する。これにより、ソース・ドレイン領域２５上に接続したプラグからなるビットコンタクトＢＣ１が層間絶縁膜２３内に埋め込まれて形成される。このビットコンタクトＢＣ１上に接続したビット線ＢＬ１を形成する。
その後、必要なら、他の層間絶縁膜や上層配線を形成し、最後にオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
その後、必要なら、他の層間絶縁膜や上層配線を形成し、最後にオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
つぎに、周辺回路を含む不揮発性メモリの全体の構成と、図１を前提とした周辺回路の概略的な動作を述べる。
図３に、不揮発性メモリデバイスの概略構成を示す。
図３に図解した不揮発性メモリデバイスは、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイ１の動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、メインロウデコーダ（ＭＲ．ＤＥＣ）３、サブロウデコーダ（ＳＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、ワード線駆動回路（ＷＤＲ）６、ページラッチ回路７、カラム選択回路（Ｃ．ＳＥＬ）８、センスアンプ（ＳＡ）アレイ９、ワード線に供給する電圧を発生する電圧発生回路１０Ａ、ブロックごとのウェルに供給する電圧を発生する電圧発生回路１０Ｂ、および、これらの動作タイミングを制御信号ＣＳによって制御する制御回路（ＣＯＮＴ）１１を有する。
図３に図解した不揮発性メモリデバイスは、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイ１の動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、メインロウデコーダ（ＭＲ．ＤＥＣ）３、サブロウデコーダ（ＳＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、ワード線駆動回路（ＷＤＲ）６、ページラッチ回路７、カラム選択回路（Ｃ．ＳＥＬ）８、センスアンプ（ＳＡ）アレイ９、ワード線に供給する電圧を発生する電圧発生回路１０Ａ、ブロックごとのウェルに供給する電圧を発生する電圧発生回路１０Ｂ、および、これらの動作タイミングを制御信号ＣＳによって制御する制御回路（ＣＯＮＴ）１１を有する。
メモリ周辺回路の基本動作を簡単に述べれば、たとえば以下の如くである。
まず、図示しないチップイネーブル信号が“ハイ（Ｈ）”の状態で入力されたアドレス信号ＡＤＲ（アドレスビットＡ１〜Ａｍ＋ｎ）がアドレスバッファ（カラムバッファ２ａおよびロウバッファ２ｂ）を介して、メインロウデコーダ３およびカラムデコーダ５に入力される。
入力されたアドレス信号の一部（アドレスビットＡｍ＋１〜Ａｍ＋ｎ）に含まれるブロック選択ビットがメインロウデコーダ３によりデコードされ、これにより動作対象のＮＡＮＤストリングを含むブロックが選択される。アドレスビットＡｍ＋１〜Ａｍ＋ｎの残りのビットがサブロウデコーダ４によりデコードされ、これにより、選択されたブロック内の所定のワード線（メモリセル行）が選択される。選択されたワード線に、電圧発生回路１０Ａにより発生した所定の電圧がワード線駆動回路６からサブロウデコーダ４内の、選択されたワード線に接続され、これに所定の電圧が印加される。
これと同様な制御によって非選択ワード線については、通常、選択されたワード線より低く、メモリトランジスをオンさせる程度の電圧（パス電圧）が印加される。また、選択されたブロック内のセレクトゲート線ＳＧに対しては、通常、電源電圧相当の電圧がサブロウデコーダ４から印加される。
まず、図示しないチップイネーブル信号が“ハイ（Ｈ）”の状態で入力されたアドレス信号ＡＤＲ（アドレスビットＡ１〜Ａｍ＋ｎ）がアドレスバッファ（カラムバッファ２ａおよびロウバッファ２ｂ）を介して、メインロウデコーダ３およびカラムデコーダ５に入力される。
入力されたアドレス信号の一部（アドレスビットＡｍ＋１〜Ａｍ＋ｎ）に含まれるブロック選択ビットがメインロウデコーダ３によりデコードされ、これにより動作対象のＮＡＮＤストリングを含むブロックが選択される。アドレスビットＡｍ＋１〜Ａｍ＋ｎの残りのビットがサブロウデコーダ４によりデコードされ、これにより、選択されたブロック内の所定のワード線（メモリセル行）が選択される。選択されたワード線に、電圧発生回路１０Ａにより発生した所定の電圧がワード線駆動回路６からサブロウデコーダ４内の、選択されたワード線に接続され、これに所定の電圧が印加される。
これと同様な制御によって非選択ワード線については、通常、選択されたワード線より低く、メモリトランジスをオンさせる程度の電圧（パス電圧）が印加される。また、選択されたブロック内のセレクトゲート線ＳＧに対しては、通常、電源電圧相当の電圧がサブロウデコーダ４から印加される。
一方、前記入力されたアドレス信号ＡＤＲの残りのアドレスビットＡ１〜Ａｍがカラムデコーダ５によりデコードされ、このアドレスビットにより指定された選択列の列選択信号ＹＳがカラム選択回路８に出力される。カラム選択回路８は、この列選択信号ＹＳに応じて特定されるビット線ＢＬに、電圧発生回路１０Ｂにより発生した所定の電圧がページラッチ回路７を通して供給される。
ページラッチ回路７は、データをページ（１ワード線に接続されているメモリセル群）単位で保持でき、そのページ内の任意のデータ（たとえば１ワード、８バイト）を単位として、選択されたブロックのビット線ＢＬに供給する。また、ＳＡアレイ９は読み出し時に活性化され、ビット線ＢＬに現出した電位差を増幅し、読み出しデータとして不図示のバスに出力する。
なお、電圧発生回路１０Ｂは、制御回路１１からの制御信号ＣＳおよびメインロウデコーダ３からのブロック選択信号（不図示）に応じて、選択されたブロックのウェルに所定の電圧を供給する。
ページラッチ回路７は、データをページ（１ワード線に接続されているメモリセル群）単位で保持でき、そのページ内の任意のデータ（たとえば１ワード、８バイト）を単位として、選択されたブロックのビット線ＢＬに供給する。また、ＳＡアレイ９は読み出し時に活性化され、ビット線ＢＬに現出した電位差を増幅し、読み出しデータとして不図示のバスに出力する。
なお、電圧発生回路１０Ｂは、制御回路１１からの制御信号ＣＳおよびメインロウデコーダ３からのブロック選択信号（不図示）に応じて、選択されたブロックのウェルに所定の電圧を供給する。
この基本動作においてワード線ＷＬに印加される電圧、セレクトゲート線ＳＧに印加される電圧、ビット線ＢＬに印加される電圧、および、ウェルに印加される電圧と、それらの印加タイミングは、書き込み、消去、読み出しのモードと、その各モードにおける具体的な動作方法に応じて異なる。そのタイミング制御は、制御回路１１がクロックを元に生成した制御信号ＣＳによってメモリ周辺回路全体で統制される。
本実施の形態において図１および図２に示すメモリセルアレイは、１ビットごとの消去と書き込みが可能なバイアス印加条件が図３に示すメモリ周辺回路から与えられることによって、バイト書き換え用途に対処する。
通常、データの書き換えは、消去動作とそれに続く書き込み動作により行われる。以下、ＯＮＯ膜内の電荷蓄積手段に電子を注入することによりデータの書き込みを行い、電荷蓄積手段に正孔を注入することによりデータを消去する動作について述べる。なお、データの書き込みと消去の定義は逆の場合もある。つまり、書き換え対象のメモリトランジスタに電子を注入した状態が消去状態であり、この消去状態から任意のメモリセルにホールを注入しデータの書き込みを行ってもよい。
通常、データの書き換えは、消去動作とそれに続く書き込み動作により行われる。以下、ＯＮＯ膜内の電荷蓄積手段に電子を注入することによりデータの書き込みを行い、電荷蓄積手段に正孔を注入することによりデータを消去する動作について述べる。なお、データの書き込みと消去の定義は逆の場合もある。つまり、書き換え対象のメモリトランジスタに電子を注入した状態が消去状態であり、この消去状態から任意のメモリセルにホールを注入しデータの書き込みを行ってもよい。
最初に、データの書き込みについて述べる。
図４（Ａ）に書き込み対象のメモリトランジスタにおける電圧印加条件、図４（Ｂ）にメモリセルアレイにおける電圧印加条件を示す。また、図５（Ａ）〜図５（Ｋ）は、書き込み動作のタイミングチャートである。
ここでは書き込み時に、チャネル・ホットエレクトロン注入により、電荷蓄積膜の局部に電子を注入する。図４（Ｂ）は、書き込みで選択されたメモリトランジスタがワード線ＷＬ３に接続されている場合を例示する。
図４（Ａ）に書き込み対象のメモリトランジスタにおける電圧印加条件、図４（Ｂ）にメモリセルアレイにおける電圧印加条件を示す。また、図５（Ａ）〜図５（Ｋ）は、書き込み動作のタイミングチャートである。
ここでは書き込み時に、チャネル・ホットエレクトロン注入により、電荷蓄積膜の局部に電子を注入する。図４（Ｂ）は、書き込みで選択されたメモリトランジスタがワード線ＷＬ３に接続されている場合を例示する。
まず、本実施の形態における書き込み時の電圧印加の概略を述べる。
ワード線ＷＬ３に接続されているメモリトランジスタの中から、書き込みデータ（書き込みワード）のビット数に対応する数だけ、２のｎ乗個ごとに１つのメモリトランジスタを選択する。図４（Ｂ）の例においては図示の関係上、２個ごとに１つのメモリトランジスタ、ここではメモリトランジスタＭ１３，Ｍ３３を選択する。
このためには、図４（Ｂ）に示すように、ワード線ＷＬ３に最も高い正電圧であるプログラム電圧９Ｖを印加し、他のワード線ＷＬ１，ＷＬ２およびＷＬ４はパス電圧として６Ｖを印加する。
一方、ビット線には１本おきの偶数番号のビット線ＢＬ２とＢＬ４に書き込みドレイン電圧４．５Ｖを印加する。なお、奇数番号のビット線ＢＬ１，ＢＬ３およびＢＬ５ならびにＰウェル２１（図２参照）は接地電圧０Ｖで保持する。また、第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４の必要なものに、セレクトトランジスタをオンする程度の電圧、たとえば６Ｖを印加する。
ワード線ＷＬ３に接続されているメモリトランジスタの中から、書き込みデータ（書き込みワード）のビット数に対応する数だけ、２のｎ乗個ごとに１つのメモリトランジスタを選択する。図４（Ｂ）の例においては図示の関係上、２個ごとに１つのメモリトランジスタ、ここではメモリトランジスタＭ１３，Ｍ３３を選択する。
このためには、図４（Ｂ）に示すように、ワード線ＷＬ３に最も高い正電圧であるプログラム電圧９Ｖを印加し、他のワード線ＷＬ１，ＷＬ２およびＷＬ４はパス電圧として６Ｖを印加する。
一方、ビット線には１本おきの偶数番号のビット線ＢＬ２とＢＬ４に書き込みドレイン電圧４．５Ｖを印加する。なお、奇数番号のビット線ＢＬ１，ＢＬ３およびＢＬ５ならびにＰウェル２１（図２参照）は接地電圧０Ｖで保持する。また、第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４の必要なものに、セレクトトランジスタをオンする程度の電圧、たとえば６Ｖを印加する。
図４（Ａ）は、これらの電圧下におけるメモリトランジスタＭ１３（およびＭ３３）を示している。図４（Ａ）における符号Ａに示すように、メモリトランジスタＭ１３（およびＭ３３）の電荷蓄積膜３０に対し、そのドレイン側（正の電圧４．５Ｖを供給する側）の局部に、チャネル・ホットエレクトロン注入により電子が注入される。
なお、電荷蓄積膜３０の反対側の局部に電子を注入する場合は、ビット線ＢＬ１とＢＬ２の電圧関係、ビット線ＢＬ３とＢＬ４の電圧関係、ならびに、セレクトゲート線ＳＧ２とＳＧ４の電圧関係を上記と反転する。
なお、電荷蓄積膜３０の反対側の局部に電子を注入する場合は、ビット線ＢＬ１とＢＬ２の電圧関係、ビット線ＢＬ３とＢＬ４の電圧関係、ならびに、セレクトゲート線ＳＧ２とＳＧ４の電圧関係を上記と反転する。
つぎに、図４（Ａ）に示す局部Ａへの電子注入の具体的な電圧印加タイミングを、図５を参照しつつ述べる。
この記述は、反対側の局部への電子注入においても、上記電圧関係の反転を前提として同様に適用できる。
この記述は、反対側の局部への電子注入においても、上記電圧関係の反転を前提として同様に適用できる。
データの書き込み期間中、図５（Ｉ）および（Ｋ）に示すように、奇数番号のビットＢＬ１，ＢＬ３およびＢＬ５、ならびに、Ｐウェル(P-well)を０Ｖで保持し続ける。
データ書き込み前の期間（Ｔ１）において、書き込みデータを、図３に示すページラッチ回路７から各ビット線に設定する。ここでは図５（Ｊ）に示すように、偶数番号のビット線ＢＬ２，ＢＬ４について、対応するメモリトランジスタＭ１３，Ｍ３３のドレイン側局部に電子を注入する場合は４．５Ｖ、そうでない場合は０Ｖを設定する。このビット線へのデータ設定期間Ｔ１において、それ以外の全ての線、すなわち、ワード線ＷＬ１〜ＷＬ４および第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４を０Ｖとしておく。
データ書き込み前の期間（Ｔ１）において、書き込みデータを、図３に示すページラッチ回路７から各ビット線に設定する。ここでは図５（Ｊ）に示すように、偶数番号のビット線ＢＬ２，ＢＬ４について、対応するメモリトランジスタＭ１３，Ｍ３３のドレイン側局部に電子を注入する場合は４．５Ｖ、そうでない場合は０Ｖを設定する。このビット線へのデータ設定期間Ｔ１において、それ以外の全ての線、すなわち、ワード線ＷＬ１〜ＷＬ４および第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４を０Ｖとしておく。
図５（Ａ）および（Ｃ）に示すように、時点Ｔ２において、第１および第３のセレクトゲート線ＳＧ１，ＳＧ３の電圧を０Ｖから６Ｖに立ち上げる。また、同時（時点Ｔ２）に、図５（Ｅ），（Ｆ）および（Ｈ）に示すように、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４の電圧を０Ｖから６Ｖに立ち上げる。
非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４の電圧を６Ｖにするのは、非選択のメモリトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ３１，Ｍ３２，Ｍ３４をパストランジスタとして機能させ、偶数番号のビット線ＢＬ２およびＢＬ４に設定されている電圧（０Ｖまたは４．５Ｖ）を、書き込み対象のメモリトランジスタＭ１３およびＭ３３のドレイン（ソース・ドレイン領域２２：図２参照）に伝達するためである。
図４（Ｂ）において非選択の列にあってワード線ＷＬ３に接続されているメモリトランジスタＭ２３とＭ４３に関しては、書き込みを阻止するため、図５（Ｂ）に示すように第２セレクトゲートＳＧ２の電圧を０Ｖのまま維持する。図５（Ｄ）に示すように、この時点Ｔ２を含め書き込み動作期間中、第４セレクトゲートＳＧ４の電圧は０Ｖでも６Ｖでもよい。
非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４の電圧を６Ｖにするのは、非選択のメモリトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ３１，Ｍ３２，Ｍ３４をパストランジスタとして機能させ、偶数番号のビット線ＢＬ２およびＢＬ４に設定されている電圧（０Ｖまたは４．５Ｖ）を、書き込み対象のメモリトランジスタＭ１３およびＭ３３のドレイン（ソース・ドレイン領域２２：図２参照）に伝達するためである。
図４（Ｂ）において非選択の列にあってワード線ＷＬ３に接続されているメモリトランジスタＭ２３とＭ４３に関しては、書き込みを阻止するため、図５（Ｂ）に示すように第２セレクトゲートＳＧ２の電圧を０Ｖのまま維持する。図５（Ｄ）に示すように、この時点Ｔ２を含め書き込み動作期間中、第４セレクトゲートＳＧ４の電圧は０Ｖでも６Ｖでもよい。
時点Ｔ２において、図５（Ｇ）に示すように選択ワード線ＷＬ３は０Ｖのままとし、書き込み対象のメモリトランジスタＭ１３とＭ３３のオフ状態を維持する。こうすることで、実際に書き込みが開始される（つぎの時点Ｔ３）までに、書き込み対象のトランジスタＭ１３とＭ３３のドレインに偶数番号のビット線ＢＬ２，ＢＬ４の電圧（０Ｖまたは４．５Ｖ）を伝達し、そのソースに奇数番号のビット線ＢＬ１，ＢＬ３の電圧０Ｖを伝達する時間的猶予が与えられる。
なお、第１ＮＡＮＤストリングを例にとると、ビット線ＢＬ２の電圧が４．５Ｖの場合、メモリトランジスタＭ１３のソースとドレイン間に４．５Ｖが印加されるが、ビット線ＢＬ２の電圧が０Ｖの場合、メモリトランジスタＭ１３のソースとドレイン間に電位差が生じない。また、メモリトランジスタＭ１１，Ｍ１２，Ｍ１４に関し、これらはパストランジスタとして機能しソース電圧とドレイン電圧が同じ電圧となることから、ソースとドレイン間に電圧差が生じない。
なお、第１ＮＡＮＤストリングを例にとると、ビット線ＢＬ２の電圧が４．５Ｖの場合、メモリトランジスタＭ１３のソースとドレイン間に４．５Ｖが印加されるが、ビット線ＢＬ２の電圧が０Ｖの場合、メモリトランジスタＭ１３のソースとドレイン間に電位差が生じない。また、メモリトランジスタＭ１１，Ｍ１２，Ｍ１４に関し、これらはパストランジスタとして機能しソース電圧とドレイン電圧が同じ電圧となることから、ソースとドレイン間に電圧差が生じない。
つぎに時点Ｔ３において、図５（Ｇ）に示すように、選択されたワード線ＷＬ３を０Ｖから９Ｖに立ち上げる。これにより書き込み対象のメモリトランジスタＭ１３とＭ３３のうち、ソースおよびドレイン間電圧が４．５Ｖのメモリトランジスタにチャネルが形成され、ソースからチャネルに供給された電子がドレイン側でエネルギーを得て、その一部がホットエレクトロンとなる。ホットエレクトロンの一部が、ワード線ＷＬ３に印加されたプログラム電圧９Ｖによって電荷蓄積膜３０のドレイン側局部Ａに注入される（図４（Ａ）参照）。
所定の書き込みパルス幅に応じた所定時間が経過した時点Ｔ４において、選択されたワード線ＷＬ３の電圧を９Ｖから０Ｖに立ち下げる。
その後、時点Ｔ５において、図５（Ａ）〜（Ｈ）に示すように、全てのワード線ＷＬ１〜ＷＬ４と全てのセレクトゲート線ＳＧ１〜ＳＧ４とを０Ｖに戻し、これにより書き込み動作を終了する。
所定の書き込みパルス幅に応じた所定時間が経過した時点Ｔ４において、選択されたワード線ＷＬ３の電圧を９Ｖから０Ｖに立ち下げる。
その後、時点Ｔ５において、図５（Ａ）〜（Ｈ）に示すように、全てのワード線ＷＬ１〜ＷＬ４と全てのセレクトゲート線ＳＧ１〜ＳＧ４とを０Ｖに戻し、これにより書き込み動作を終了する。
以上の書き込み動作において、ワード線ＷＬ３に接続され、ゲートにプログラム電圧９Ｖが印加された非選択のメモリトランジスタＭ２３とＭ４３において、ソースおよびドレイン（並びにＰウェル）が０Ｖで保持されているため、プログラム電圧が高いとファウラーノルドハイム（ＦＮ）トンネル機構によりチャネル全面から電子が注入される。ところが、本例の場合、プログラム電圧が９Ｖであり、ＦＧ型の書き込み電圧より十分に低く、このような電子の注入は起こらない。また、他の非選択行のメモリトランジスタ、すなわちパストランジスタＭ１１〜Ｍ４１、Ｍ１２〜Ｍ４２およびＭ１４〜Ｍ４４においては、前述したようにパス電圧６Ｖが十分低いため、同様に電子の注入が有効に防止される。
このデータの書き込み時に、選択されたワード線ＷＬ３に接続されている非選択のメモリトランジスタＭ２３，Ｍ４３に誤って電子がＦＮトンネル注入される可能性をさらに低くしたい場合、デバイス構造の変更によって、プログラム電圧の電圧値を９Ｖから下げることが有効である。これにより不揮発性メモリの信頼性が向上し、低電圧化が実現でき、図３に示すワード線駆動回路（ＷＤＲ）６および電圧発生回路１０Ａに必要な高耐圧プロセスの簡易化あるいは削除が可能となる意味で、このデバイス構造の適用は望ましい。
図６に、この変更後のデバイス構造を模式的に示す。
図６に示すように、ゲート電極（ワード線ＷＬ）のチャネル方向両側に位置する２つのソース・ドレイン領域（Ｎ＋）２２の各々に対し、その相対する側に、チャネルが形成されるＰウェル（Ｐ−）２１と同じＰ型であるが、それより濃度が高い高濃度チャネル領域（Ｐ＋）２６を形成する。この形成は、ゲート電極を形成後に斜めのイオン注入を行うなどの方法により容易に実施できる。
高濃度チャネル領域（Ｐ＋）２６により、これとソース・ドレイン領域（Ｎ＋）との間でチャネル方向電界が局部的に高まり、ここでホットエレクトロンが発生しやすくなる。その結果、ホットエレクトロンのＯＮＯ膜（電荷蓄積膜３０）への注入効率が高くなる。そのことから、書き込み速度が同一でよければゲート電圧（プログラム電圧）を下げることができる。
たとえば、高濃度チャネル領域（Ｐ＋）２６を含むチャネルやドレインの不純物濃度プロファイルの設計を最適化すれば、図５に示す選択されたワード線ＷＬ３の電圧を９Ｖから６Ｖに下げても、従来と同じ書き込み速度にできるようになる。こうすると非選択のメモリトランジスタＭ２３およびＭ４３の各々において、そのゲートとＰウェルとの間（またはゲートとチャネルとの間）に６Ｖが加わることとなり、誤って電子が、非選択のメモリトランジスタにＦＮトンネル注入される可能性が低くなる。
図６に示すように、ゲート電極（ワード線ＷＬ）のチャネル方向両側に位置する２つのソース・ドレイン領域（Ｎ＋）２２の各々に対し、その相対する側に、チャネルが形成されるＰウェル（Ｐ−）２１と同じＰ型であるが、それより濃度が高い高濃度チャネル領域（Ｐ＋）２６を形成する。この形成は、ゲート電極を形成後に斜めのイオン注入を行うなどの方法により容易に実施できる。
高濃度チャネル領域（Ｐ＋）２６により、これとソース・ドレイン領域（Ｎ＋）との間でチャネル方向電界が局部的に高まり、ここでホットエレクトロンが発生しやすくなる。その結果、ホットエレクトロンのＯＮＯ膜（電荷蓄積膜３０）への注入効率が高くなる。そのことから、書き込み速度が同一でよければゲート電圧（プログラム電圧）を下げることができる。
たとえば、高濃度チャネル領域（Ｐ＋）２６を含むチャネルやドレインの不純物濃度プロファイルの設計を最適化すれば、図５に示す選択されたワード線ＷＬ３の電圧を９Ｖから６Ｖに下げても、従来と同じ書き込み速度にできるようになる。こうすると非選択のメモリトランジスタＭ２３およびＭ４３の各々において、そのゲートとＰウェルとの間（またはゲートとチャネルとの間）に６Ｖが加わることとなり、誤って電子が、非選択のメモリトランジスタにＦＮトンネル注入される可能性が低くなる。
つぎに、データの消去について述べる。
図７（Ａ）に消去対象のメモリトランジスタにおける電圧印加条件、図７（Ｂ）にメモリセルアレイにおける電圧印加条件を示す。また、図８（Ａ）〜図８（Ｋ）は、消去動作のタイミングチャートである。
ここでは、ビットごとの消去が可能なバンド−バンド間トンネル電流を利用したホットホールを電荷蓄積膜の局部Ａ（電子保持部）に注入することにより、データの消去を行う。図７（Ｂ）は、消去で選択されたメモリトランジスタがワード線ＷＬ３に接続されている場合を例示する。
図７（Ａ）に消去対象のメモリトランジスタにおける電圧印加条件、図７（Ｂ）にメモリセルアレイにおける電圧印加条件を示す。また、図８（Ａ）〜図８（Ｋ）は、消去動作のタイミングチャートである。
ここでは、ビットごとの消去が可能なバンド−バンド間トンネル電流を利用したホットホールを電荷蓄積膜の局部Ａ（電子保持部）に注入することにより、データの消去を行う。図７（Ｂ）は、消去で選択されたメモリトランジスタがワード線ＷＬ３に接続されている場合を例示する。
まず、本実施の形態における消去時の電圧印加の概略を述べる。
ワード線ＷＬ３に接続されているメモリトランジスタの中から、消去データ（消去ワード）のビット数に対応する数だけ、２のｎ乗個ごとに１つのメモリトランジスタを選択する。図７（Ｂ）の例においては図示の関係上、２個ごとに１つのメモリトランジスタ、ここではメモリトランジスタＭ１３，Ｍ３３を選択する。
このためには、図７（Ｂ）に示すように、ワード線ＷＬ３に負電圧である消去ゲート電圧（−５Ｖ）を印加し、他のワード線ＷＬ１，ＷＬ２およびＷＬ４はパス電圧として７Ｖを印加する。
一方、ビット線には１本おきの偶数番号のビット線ＢＬ２とＢＬ４に消去ドレイン電圧５Ｖを印加する。なお、奇数番号のビット線ＢＬ１，ＢＬ３およびＢＬ５ｎならびにＰウェル２１（図２参照）は接地電圧０Ｖで保持する。なお、Ｐウェル２１は１Ｖ程度で保持してもよい。また、第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４の必要なものに、セレクトトランジスタをオンする程度の電圧、たとえば７Ｖを印加する。
ワード線ＷＬ３に接続されているメモリトランジスタの中から、消去データ（消去ワード）のビット数に対応する数だけ、２のｎ乗個ごとに１つのメモリトランジスタを選択する。図７（Ｂ）の例においては図示の関係上、２個ごとに１つのメモリトランジスタ、ここではメモリトランジスタＭ１３，Ｍ３３を選択する。
このためには、図７（Ｂ）に示すように、ワード線ＷＬ３に負電圧である消去ゲート電圧（−５Ｖ）を印加し、他のワード線ＷＬ１，ＷＬ２およびＷＬ４はパス電圧として７Ｖを印加する。
一方、ビット線には１本おきの偶数番号のビット線ＢＬ２とＢＬ４に消去ドレイン電圧５Ｖを印加する。なお、奇数番号のビット線ＢＬ１，ＢＬ３およびＢＬ５ｎならびにＰウェル２１（図２参照）は接地電圧０Ｖで保持する。なお、Ｐウェル２１は１Ｖ程度で保持してもよい。また、第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４の必要なものに、セレクトトランジスタをオンする程度の電圧、たとえば７Ｖを印加する。
図７（Ａ）は、これらの電圧下におけるメモリトランジスタＭ１３（およびＭ３３）を示している。図７（Ａ）における符号Ａに示すように、メモリトランジスタＭ１３（およびＭ３３）の電荷蓄積膜３０に対し、ドレイン側（正の電圧５Ｖを供給する側）の局部に、バンド−バンド間トンネル電流を利用したホットホール注入がなされる。
なお、電荷蓄積膜３０の反対側の局部にホールを注入する場合は、ビット線ＢＬ１とＢＬ２の電圧関係、ビット線ＢＬ３とＢＬ４の電圧関係、セレクトゲート線ＳＧ１とＳＧ３の電圧関係ならびに、セレクトゲート線ＳＧ２とＳＧ４の電圧関係を上記と反転する。
なお、電荷蓄積膜３０の反対側の局部にホールを注入する場合は、ビット線ＢＬ１とＢＬ２の電圧関係、ビット線ＢＬ３とＢＬ４の電圧関係、セレクトゲート線ＳＧ１とＳＧ３の電圧関係ならびに、セレクトゲート線ＳＧ２とＳＧ４の電圧関係を上記と反転する。
つぎに、図７（Ａ）に示す局部Ａへのホール注入の具体的な電圧印加タイミングを、図８を参照しつつ述べる。この記述は、反対側の局部へのホール注入においても、上記電圧関係の反転を前提として同様に適用できる。
データの消去期間中、図８（Ｉ）および（Ｋ）に示すように、奇数番号のビットＢＬ１，ＢＬ３およびＢＬ５を０Ｖ、Ｐウェル(P-well)を０Ｖまたは１Ｖで保持し続ける。
データ消去前の期間（Ｔ１）において、消去データを、図３に示すページラッチ回路７から各ビット線に設定する。ここでは図８（Ｊ）に示すように、偶数番号のビット線ＢＬ２，ＢＬ４について、対応するメモリトランジスタＭ１３，Ｍ３３のドレイン側局部にホールを注入する場合は５Ｖ、そうでない場合は０Ｖを設定する。このビット線へのデータ設定期間Ｔ１において、それ以外の全ての線、すなわち、ワード線ＷＬ１〜ＷＬ４および第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４を０Ｖとしておく。
データ消去前の期間（Ｔ１）において、消去データを、図３に示すページラッチ回路７から各ビット線に設定する。ここでは図８（Ｊ）に示すように、偶数番号のビット線ＢＬ２，ＢＬ４について、対応するメモリトランジスタＭ１３，Ｍ３３のドレイン側局部にホールを注入する場合は５Ｖ、そうでない場合は０Ｖを設定する。このビット線へのデータ設定期間Ｔ１において、それ以外の全ての線、すなわち、ワード線ＷＬ１〜ＷＬ４および第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４を０Ｖとしておく。
図８（Ｇ）に示すように、時点Ｔ２において、選択されたワード線ＷＬ３を０Ｖから−５Ｖに立ち下げる。
続く時刻Ｔ３において、図８（Ａ），（Ｃ）〜（Ｆ）および（Ｈ）に示すように、第１，第３および第４セレクトゲート線ＳＧ１，ＳＧ３およびＳＧ４、ならびに、非選択のワード線ＷＬ１，ＷＬ２およびＷＬ４を０Ｖから７Ｖに立ち上げる。
非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４の電圧を７Ｖにするのは、非選択のメモリトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ３１，Ｍ３２，Ｍ３４をパストランジスタとして機能させ、偶数番号のビット線ＢＬ２およびＢＬ４に設定されている電圧（０Ｖまたは５Ｖ）を、消去対象のメモリトランジスタＭ１３およびＭ３３のドレイン（ソース・ドレイン領域２２：図２参照）に伝達するためである。
図７（Ｂ）において非選択の列にあってワード線ＷＬ３に接続されているメモリトランジスタＭ２３とＭ４３に関しては、消去を阻止するため、図８（Ｂ）に示すように第２セレクトゲートＳＧ２の電圧を０Ｖのまま維持する。
続く時刻Ｔ３において、図８（Ａ），（Ｃ）〜（Ｆ）および（Ｈ）に示すように、第１，第３および第４セレクトゲート線ＳＧ１，ＳＧ３およびＳＧ４、ならびに、非選択のワード線ＷＬ１，ＷＬ２およびＷＬ４を０Ｖから７Ｖに立ち上げる。
非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４の電圧を７Ｖにするのは、非選択のメモリトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ３１，Ｍ３２，Ｍ３４をパストランジスタとして機能させ、偶数番号のビット線ＢＬ２およびＢＬ４に設定されている電圧（０Ｖまたは５Ｖ）を、消去対象のメモリトランジスタＭ１３およびＭ３３のドレイン（ソース・ドレイン領域２２：図２参照）に伝達するためである。
図７（Ｂ）において非選択の列にあってワード線ＷＬ３に接続されているメモリトランジスタＭ２３とＭ４３に関しては、消去を阻止するため、図８（Ｂ）に示すように第２セレクトゲートＳＧ２の電圧を０Ｖのまま維持する。
時点Ｔ３において、図８（Ｇ）に示すように選択ワード線ＷＬ３は−５Ｖのままとする。こうすることで、書き込み対象のメモリトランジスタＭ１３とＭ３３のうち、そのドレインにパストランジスタを通って供給される電圧が５Ｖのメモリトランジスタにおいて、そのドレインとゲート（ワード線ＷＬ３）との間に約１０Ｖの消去電圧が印加される。
その結果、当該ドレイン（ソース・ドレイン領域２２：図２参照）において、その表面が深い空乏状態となりエネルギーバンドの曲がりが大きくなり、バンド−バンド間トンネル現象により電子が価電子帯より伝導帯にトンネルする。この際、電子とホール対が発生するが、そのうち電子はＮ型のソース・ドレイン領域２２内に流れて吸収される。一方、発生したホールは接合付近に印加された高電界により加速されてホットホールとなり、チャネル形成領域の中心部側にドリフトする。このホットホールの一部が電荷蓄積膜３０内の局部Ａ（図７参照）に局所的に注入される。
このため、選択されたメモリトランジスタＭ１３またはＭ３３が、その局部Ａに電子が注入された書き込み状態であり、その閾値電圧が高い場合に、注入されたホットホールにより蓄積されていた電子がホールにより相殺され、当該メモリトランジスタの閾値電圧が消去状態の低いレベルに低下する。
その結果、当該ドレイン（ソース・ドレイン領域２２：図２参照）において、その表面が深い空乏状態となりエネルギーバンドの曲がりが大きくなり、バンド−バンド間トンネル現象により電子が価電子帯より伝導帯にトンネルする。この際、電子とホール対が発生するが、そのうち電子はＮ型のソース・ドレイン領域２２内に流れて吸収される。一方、発生したホールは接合付近に印加された高電界により加速されてホットホールとなり、チャネル形成領域の中心部側にドリフトする。このホットホールの一部が電荷蓄積膜３０内の局部Ａ（図７参照）に局所的に注入される。
このため、選択されたメモリトランジスタＭ１３またはＭ３３が、その局部Ａに電子が注入された書き込み状態であり、その閾値電圧が高い場合に、注入されたホットホールにより蓄積されていた電子がホールにより相殺され、当該メモリトランジスタの閾値電圧が消去状態の低いレベルに低下する。
なお、この消去動作時に、図７（Ｂ）に示すように、第３および第４セレクトゲートＳＧ３とＳＧ４のゲート電圧、ならびに、それに隣接する非選択のメモリトランジスタ行を制御する非選択のワード線ＷＬ４を０Ｖとしてもよい。この場合、セレクトトランジスタＳ２および非選択のメモリトランジスタＭ１４とＭ３４が全てオフとなり、消去対象のメモリトランジスタＭ１３およびＭ３３のソース（もう一方のソース・ドレイン領域２２：図２参照）が電気的にフローティング状態（いわゆるオープン状態）となる。
所定の消去パルス幅に応じた所定時間が経過した時点Ｔ４において、図８（Ａ），（Ｃ）〜（Ｆ）および（Ｈ）に示すように、第１，第３および第４セレクトゲート線ＳＧ１，ＳＧ３およびＳＧ４、ならびに、非選択のワード線ＷＬ１，ＷＬ２およびＷＬ４を７Ｖから０Ｖに立ち下げる。
その後、時点Ｔ５において、図８（Ｇ）に示すように、選択されたワード線ＷＬ３を０Ｖに戻し、これにより消去動作を終了する。
所定の消去パルス幅に応じた所定時間が経過した時点Ｔ４において、図８（Ａ），（Ｃ）〜（Ｆ）および（Ｈ）に示すように、第１，第３および第４セレクトゲート線ＳＧ１，ＳＧ３およびＳＧ４、ならびに、非選択のワード線ＷＬ１，ＷＬ２およびＷＬ４を７Ｖから０Ｖに立ち下げる。
その後、時点Ｔ５において、図８（Ｇ）に示すように、選択されたワード線ＷＬ３を０Ｖに戻し、これにより消去動作を終了する。
なお、図７（Ｂ）に示すように、Ｐウェル(P-well)２１の電圧は通常０Ｖであるが、小さな正電圧（たとえば１Ｖ）を加えることもできる。この場合、ソースをエミッター、Ｐウェルをベース、ドレインをコレクタとしたＮＰＮトランジスタ動作をさせることとなり、コレクタとベース間におけるインパクトイオン化による電子−正孔対を積極的に発生させて正孔発生量が増え、消去効率がより向上することから、Ｐウェルを若干正にバイアスすることは望ましい。
上記示した書き込み動作と消去動作は、ともに１ビットごとに選択しての動作が可能である。よって逆に、本実施の形態においては、前述したように書き込み動作を消去動作とし、消去動作を書き込み動作として捉えてもよい。
データの読み出し動作は、データ書きこみ時のドレインからソースに電流が流れる通常の読み出し（以下、フォワードリード方式と称す）と、データの読み出し時のドレインとソースのバイアスを、データの書き込み時には逆にし、書き込み時のソースからドレインに電流を流す逆方向の読み出し（以下、リバースリード方式と称す）のいずれかにより行う。以下には、リバースリード方式の場合を示す。
図９（Ａ）に読み出し対象のメモリトランジスタにおける電圧印加条件、図９（Ｂ）にメモリセルアレイにおける電圧印加条件を示す。また、図１０（Ａ）〜図１０（Ｋ）は、読み出し動作のタイミングチャートである。
ここで図９（Ｂ）は、読み出し対象のメモリトランジスタがワード線ＷＬ３に接続されている場合を例示する。
ここで図９（Ｂ）は、読み出し対象のメモリトランジスタがワード線ＷＬ３に接続されている場合を例示する。
データの読み出しはワード線一括、すなわちページ読み出しでもよいが、ここではワード書き込み、ワード消去に対応して、読み出しもワード単位で行うことができる読み出し動作を述べる
ワード線ＷＬ３に接続されているメモリトランジスタの中から、読み出しデータ（読み出しワード）のビット数に対応する数だけ、２のｎ乗個ごとに１つのメモリトランジスタを選択する。図９（Ｂ）の例においては図示の関係上、２個ごとに１つのメモリトランジスタ、ここではメモリトランジスタＭ１３，Ｍ３３を選択する。
このためには、図９（Ｂ）に示すように、ワード線ＷＬ３に、書き込み後の閾値電圧（たとえば２Ｖ）と消去後の閾値電圧（たとえば０．５Ｖ）との間の読み出しゲート電圧１．５Ｖを印加し、他のワード線ＷＬ１，ＷＬ２およびＷＬ４に対しては、メモリトランジスタの書き込みおよび消去の状態にかかわらず、それらが常にオンする電圧として３Ｖを印加する。
一方、リバースリード方式においては、ビット線には１本おきの偶数番号のビット線ＢＬ２とＢＬ４に読み出し時の基準電圧、たとえば０Ｖを印加する。また、奇数番号のビット線ＢＬ１，ＢＬ３およびＢＬ５に読み出しドレイン電圧１．５Ｖを印加する。なお、フォワードリード方式の場合は、これら偶数番号のビット線と奇数番号のビット線に対する電圧を入れ替える。
また、Ｐウェル２１（図２参照）は接地電圧０Ｖで保持する。また、第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４の必要なものに、セレクトトランジスタをオンする程度の電圧、たとえば３Ｖを印加する。
ワード線ＷＬ３に接続されているメモリトランジスタの中から、読み出しデータ（読み出しワード）のビット数に対応する数だけ、２のｎ乗個ごとに１つのメモリトランジスタを選択する。図９（Ｂ）の例においては図示の関係上、２個ごとに１つのメモリトランジスタ、ここではメモリトランジスタＭ１３，Ｍ３３を選択する。
このためには、図９（Ｂ）に示すように、ワード線ＷＬ３に、書き込み後の閾値電圧（たとえば２Ｖ）と消去後の閾値電圧（たとえば０．５Ｖ）との間の読み出しゲート電圧１．５Ｖを印加し、他のワード線ＷＬ１，ＷＬ２およびＷＬ４に対しては、メモリトランジスタの書き込みおよび消去の状態にかかわらず、それらが常にオンする電圧として３Ｖを印加する。
一方、リバースリード方式においては、ビット線には１本おきの偶数番号のビット線ＢＬ２とＢＬ４に読み出し時の基準電圧、たとえば０Ｖを印加する。また、奇数番号のビット線ＢＬ１，ＢＬ３およびＢＬ５に読み出しドレイン電圧１．５Ｖを印加する。なお、フォワードリード方式の場合は、これら偶数番号のビット線と奇数番号のビット線に対する電圧を入れ替える。
また、Ｐウェル２１（図２参照）は接地電圧０Ｖで保持する。また、第１〜第４セレクトゲート線ＳＧ１〜ＳＧ４の必要なものに、セレクトトランジスタをオンする程度の電圧、たとえば３Ｖを印加する。
図９（Ａ）は、これらの電圧下におけるメモリトランジスタＭ１３（およびＭ３３）を示している。図９（Ａ）における符号Ａに示すように、メモリトランジスタＭ１３（およびＭ３３）の電荷蓄積膜３０に対し、書き込み時にドレインとなっていた局部Ａの蓄積電荷量に応じて、当該メモリトランジスタのチャネルが導電性（オン状態）となるか、ほぼ非導電性（オフ状態）となるかが決定される。このチャネルのオンまたはオフに応じて、読み出し電流が変動する。この電流変動を図３に示すＳＡアレイ９により増幅してデータとして読み出す。
つぎに、図９（Ａ）に示す局部Ａに書き込まれているデータを読み出すときの具体的な電圧印加タイミングを、図１０を参照しつつ述べる。
この記述は、反対側の局部に書き込まれているデータを読み出す場合においても、奇数番号のビット線と偶数番号のビット線において、それらの電圧関係の反転を前提として同様に適用できる。なお、フォワード読み出し方式における、反対側の局部に書き込まれているデータの読み出しは、以下の記述がそのまま適用できる。
この記述は、反対側の局部に書き込まれているデータを読み出す場合においても、奇数番号のビット線と偶数番号のビット線において、それらの電圧関係の反転を前提として同様に適用できる。なお、フォワード読み出し方式における、反対側の局部に書き込まれているデータの読み出しは、以下の記述がそのまま適用できる。
データの読み出し期間中、図１０（Ｉ）〜（Ｋ）に示すように、奇数番号のビットＢＬ１，ＢＬ３およびＢＬ５を読み出しドレイン電圧１．５Ｖで保持し、偶数番号のビット線ＢＬ２とＢＬ４、ならびに、Ｐウェル(P-well)を０Ｖで保持し続ける。なお、奇数番号のビット線は１．５Ｖを印加した後、時点Ｔ２までにはフローティング状態にする必要がある。
図１０（Ａ）および（Ｃ）に示すように、時点Ｔ２において、第１および第３のセレクトゲート線ＳＧ１，ＳＧ３の電圧を０Ｖから３Ｖに立ち上げる。また、同時（時点Ｔ２）に、図１０（Ｅ），（Ｆ）および（Ｈ）に示すように、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４の電圧を０Ｖから３Ｖに立ち上げ、図１０（Ｇ）に示すように選択されたワード線ＷＬ３の電圧を０Ｖから１．５Ｖに立ち上げる。
非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４の電圧を３Ｖにするのは、非選択のメモリトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ３１，Ｍ３２，Ｍ３４をパストランジスタとして機能させ、偶数番号のビット線ＢＬ２およびＢＬ４に設定されている電圧０Ｖを、書き込み対象のメモリトランジスタＭ１３およびＭ３３のソースに伝達し、奇数番号のビット線ＢＬ１，ＢＬ３およびＢＬ５に設定されている電圧１．５Ｖを、書き込み対象のメモリトランジスタＭ１３およびＭ３３のドレインに伝達するためである。
図９（Ｂ）において非選択の列にあってワード線ＷＬ３に接続されているメモリトランジスタＭ２３とＭ４３に関しては、読み出しを阻止するため、図１０（Ｂ）および（Ｄ）に示すように第２セレクトゲートＳＧ２および第４セレクトゲートＳＧ４の電圧を０Ｖのまま維持する。この電圧０Ｖは、この時点Ｔ２を含め読み出し期間中維持される。
非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４の電圧を３Ｖにするのは、非選択のメモリトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ３１，Ｍ３２，Ｍ３４をパストランジスタとして機能させ、偶数番号のビット線ＢＬ２およびＢＬ４に設定されている電圧０Ｖを、書き込み対象のメモリトランジスタＭ１３およびＭ３３のソースに伝達し、奇数番号のビット線ＢＬ１，ＢＬ３およびＢＬ５に設定されている電圧１．５Ｖを、書き込み対象のメモリトランジスタＭ１３およびＭ３３のドレインに伝達するためである。
図９（Ｂ）において非選択の列にあってワード線ＷＬ３に接続されているメモリトランジスタＭ２３とＭ４３に関しては、読み出しを阻止するため、図１０（Ｂ）および（Ｄ）に示すように第２セレクトゲートＳＧ２および第４セレクトゲートＳＧ４の電圧を０Ｖのまま維持する。この電圧０Ｖは、この時点Ｔ２を含め読み出し期間中維持される。
これにより、メモリトランジスタＭ１３およびＭ３３において、図９（Ａ）に示す局部Ａのデータの書き込み状態（電子の保持電荷量）に応じて、当該メモリトランジスタがオンまたはオフすることから、それによって読み出し電流が変化し、これがセンスアンプＳＡ（図３）によって増幅されてバスに読み出される。
図１０（Ａ），（Ｃ），（Ｅ）〜（Ｈ）に示すように、時点Ｔ２を起点として、このような読み出しに必要な十分な時間が経過した時点Ｔ３において、３Ｖまたは１．５Ｖが印加されていたワード線またはセレクトゲート線の全ての電圧を０Ｖに戻し、これにより読み出し動作を終了する。
図１０（Ａ），（Ｃ），（Ｅ）〜（Ｈ）に示すように、時点Ｔ２を起点として、このような読み出しに必要な十分な時間が経過した時点Ｔ３において、３Ｖまたは１．５Ｖが印加されていたワード線またはセレクトゲート線の全ての電圧を０Ｖに戻し、これにより読み出し動作を終了する。
メモリトランジスタ構造に関し、以下の変更が可能である。
トランジスタの電荷蓄積膜の構造は、いわゆるＭＯＮＯＳ型に限定されず、たとえば、ＭＮＯＳ型でもよい。また、主に電荷の蓄積を行う膜は窒化膜３２に限定されず、たとえばＡｌ２Ｏ５あるいはＴａ２Ｏ３などの電荷とラップを離散的に有する高誘電体膜を用いてもよい。
また、メモリトランジスタが形成される半導体としては、Ｐウェル等のウェルやバルクシリコン基板に限定されず、たとえば、ＳＯＩ基板におけるＳＯＩ半導体層、あるいは、基板の積層構造内の薄膜ポリシリコンなどであってもよい。
トランジスタの電荷蓄積膜の構造は、いわゆるＭＯＮＯＳ型に限定されず、たとえば、ＭＮＯＳ型でもよい。また、主に電荷の蓄積を行う膜は窒化膜３２に限定されず、たとえばＡｌ２Ｏ５あるいはＴａ２Ｏ３などの電荷とラップを離散的に有する高誘電体膜を用いてもよい。
また、メモリトランジスタが形成される半導体としては、Ｐウェル等のウェルやバルクシリコン基板に限定されず、たとえば、ＳＯＩ基板におけるＳＯＩ半導体層、あるいは、基板の積層構造内の薄膜ポリシリコンなどであってもよい。
本実施の形態では以下の利点がある。
第１に、書き込み、消去および読み出しの全ての動作が任意の単位、すなわちワード単位（たとえばバイト単位）、あるいは、さらに細かくビット単位で可能である。これは、とくに本実施の形態において書き込みと消去の動作において、ビット単位での電荷注入が可能な２つの電荷注入、すなわち、チャネル・ホットエレクトロン注入と、バンド−バンド間トンネル電流に起因したホットホール注入との組み合わせを用いたことによりもたらされた利点である。
第１に、書き込み、消去および読み出しの全ての動作が任意の単位、すなわちワード単位（たとえばバイト単位）、あるいは、さらに細かくビット単位で可能である。これは、とくに本実施の形態において書き込みと消去の動作において、ビット単位での電荷注入が可能な２つの電荷注入、すなわち、チャネル・ホットエレクトロン注入と、バンド−バンド間トンネル電流に起因したホットホール注入との組み合わせを用いたことによりもたらされた利点である。
このように任意のデータ単位での書き換えができない不揮発性メモリにおいて、今まで記憶されていたデータを、その一部のみ異なるデータに置き換える場合、その書き換えではデータを一旦、全部消去してから、一部が異なる新たなデータを書き込む必要がある。しかし、このデータの多くのビットは本来消去が不要なものであり、それを消去して、また同じビットデータを書き込むのでは無駄が多く、電力も無駄に消費され、書き換えに要する時間も長かった。
しかし、本実施の形態によって書き換えが必要なビット箇所だけ消去して、そこに、新たなデータを書き込むことができることから、消費電力の低減および書き換え動作の高速化が進展する。
また、とくにバンド−バンド間トンネル電流を利用した電荷注入は、局部的なチャネルを形成しないで行うため消費電流が少なくてすむという利点もある。
しかし、本実施の形態によって書き換えが必要なビット箇所だけ消去して、そこに、新たなデータを書き込むことができることから、消費電力の低減および書き換え動作の高速化が進展する。
また、とくにバンド−バンド間トンネル電流を利用した電荷注入は、局部的なチャネルを形成しないで行うため消費電流が少なくてすむという利点もある。
第２に、高濃度チャネル領域を有することから、とくにチャネル・ホットエレクトロン注入においてプログラム電圧の低減が可能である。この利益は、前述したようにチャネル方向の電界集中が高まることから得られたが、同様な作用は、バンド−バンド間トンネル電流に起因して発生したホールがドリフトする加速電界の集中としても効果があることから、効率的なホットホールの生成にも寄与し得るものである。また、このときウェルを正に若干バイアスすることも、この効率的なホットホール生成に寄与する。
以上より、書き込みおよび消去時の電圧が低減でき、あるいは、書き込みおよび消去時の速度が向上する。
以上より、書き込みおよび消去時の電圧が低減でき、あるいは、書き込みおよび消去時の速度が向上する。
第３に、１つのメモリトランジスタへ２ビットのデータを記憶させることができ、それに加えて、図１に示すようにビットコンタクトが２つのＮＡＮＤストリングで共有されるセルアレイ構造を有することから、ビット当たりの占有面積が小さいという利点がある。
図１１に、トランジスタ占有面積の説明図を示す。
一般に、実効的なメモリセルの面積は、１つのメモリトランジスタの占有面積と、共有部分をメモリトランジスタ数で割った部分の面積との合計で表される。
本実施の形態におけるメモリトランジスタの占有面積は、図１１に示すように、ワード線ピッチ２．５Ｆ（Ｆ：製造プロセスにおける最小寸法）と、素子分離絶縁層ピッチ２Ｆを掛け合わせた５Ｆ２となる。ここでワード線はポリシリコンからなる。
１セル当り２ビットなので１ビット当りのトランジスタ占有面積は２．５Ｆ２となり、この面積は比較的小さい。ただし、実際はＮＡＮＤストリング内のセレクトトランジスタやビットコンタクトの面積を考慮に入れなければならないので、ビット当りの面積は２．５Ｆ２より少し大きくなる。
一般に、実効的なメモリセルの面積は、１つのメモリトランジスタの占有面積と、共有部分をメモリトランジスタ数で割った部分の面積との合計で表される。
本実施の形態におけるメモリトランジスタの占有面積は、図１１に示すように、ワード線ピッチ２．５Ｆ（Ｆ：製造プロセスにおける最小寸法）と、素子分離絶縁層ピッチ２Ｆを掛け合わせた５Ｆ２となる。ここでワード線はポリシリコンからなる。
１セル当り２ビットなので１ビット当りのトランジスタ占有面積は２．５Ｆ２となり、この面積は比較的小さい。ただし、実際はＮＡＮＤストリング内のセレクトトランジスタやビットコンタクトの面積を考慮に入れなければならないので、ビット当りの面積は２．５Ｆ２より少し大きくなる。
本発明は、いわゆるＮＡＮＤストリング（トランジスタ列）を有し、選択されたメモリトランジスタに対しデータを電気的に書き込み、消去可能な不揮発性メモリデバイスの電荷注入の用途に広く適用できる。
１…メモリセルアレイ、２ａ，２ｂ…アドレスバッファ、３…メインロウでコーダ、４…サブロウデコーダ、５…カラムデコーダ、６…ワード線駆動回路、７…ページラッチ回路、８…カラム選択回路、９…センスアンプアレイ、１０Ａ，１０Ｂ…電圧発生回路、１１…制御回路、２０…半導体基板、２１…Ｐウェル、２２…ソース・ドレイン領域、３０…電荷蓄積膜、３１…第１酸化膜、３２…窒化膜、３３…第２酸化膜、３４…ゲート絶縁膜、Ｍ１３等…メモリトランジスタ、ＢＬ１等…ビット線、ＷＬ３等…ワード線、ＳＧ１等…セレクトゲート線、Ｓ１…第１セレクトトランジスタ、Ｓ２…第２セレクトトランジスタ、ＮＳ１等…ＮＡＮＤストリング
Claims (5)
- 独立にオンとオフが制御される第１および第２セレクトトランジスタと、前記第１および第２セレクトトランジスタ間に縦続接続されている複数のメモリトランジスタと、を含むトランジスタ列を有する不揮発性メモリデバイスにおいて前記複数のメモリトランジスタの中から選択されたメモリトランジスタに対し電荷を注入することによって、データの記憶状態を変化させる不揮発性メモリデバイスの電荷注入方法であって、
前記選択されたメモリトランジスタのソースとドレイン間にチャネルを形成し、当該チャネルを走行する第１極性電荷を、前記選択されたメモリトランジスタのゲートとチャネルとの間に存在する電荷蓄積膜の前記ドレイン側の第１局部に注入する第１の電荷注入ステップと、
前記第１の電荷注入ステップにおける前記ドレインと前記ソースの機能を入れ替え、前記第１極性電荷を前記チャネル内で走行する向きを逆にすることによって前記電荷蓄積膜の前記第１局部とは反対側の第２局部に、前記第１の電荷注入ステップによって注入された前記第１極性電荷と識別可能な他の第１極性電荷を注入する第２の電荷注入ステップと、
前記第１局部または前記第２局部に対する前記第１極性電荷の注入時に前記ドレインとして機能するソース・ドレイン領域側で、バンド−バンド間トンネル電流に起因した第２極性電荷を発生させ、前記第２極性電荷を前記第１局部または前記第２局部に独立に注入し、注入した前記第２極性電荷によって、前記第１局部または前記第２局部に注入された前記第１極性電荷の少なくとも一部を電気的に相殺する第３の電荷注入ステップと、
を含む不揮発性メモリデバイスの電荷注入方法。 - 前記第３の電荷注入ステップが、
前記第２極性電荷を注入する前記第１局部または前記第２局部を含む前記電荷蓄積膜上に形成されているゲートに第１極性電圧を印加する第１ステップと、
前記第２極性電荷の注入を阻止すべき前記第１局部または前記第２局部側のソース・ドレイン領域に０Ｖを印加し、あるいは、電気的フローティング状態とする第２ステップと、
前記第２極性電荷を注入する前記第１局部または前記第２局部側のソース・ドレイン領域に第２極性電圧を印加する第３ステップと、
を含む請求項１に記載の不揮発性メモリデバイスの電荷注入方法。 - 前記第３の電荷注入ステップにおいて、前記第２極性電荷を注入する前記第１局部側または前記第２局部側のソース・ドレイン領域と接する、逆極性の導電型を有する半導体領域に第３ステップの前記第２極性電圧より低い第２極性電圧を印加する第４ステップを
さらに含む請求項２に記載の不揮発性メモリデバイスの電荷注入方法。 - 前記メモリトランジスタが、前記第２極性電荷を注入する前記第１局部側または前記第２局部側のソース・ドレイン領域と接する逆極性の導電型を有する半導体領域であり、前記チャネルが形成される半導体領域より高濃度な半導体領域を有する場合、前記第３の電荷注入ステップにおいて、前記第２極性電荷を注入する前記第１局部側または前記第２局部側のソース・ドレイン領域に第３ステップの前記第２極性電圧より低い第２極性電圧を印加する
請求項２に記載の不揮発性メモリデバイスの電荷注入方法。 - 前記ソースとして機能するソース・ドレイン領域と前記ドレインとして機能するソース・ドレイン領域との間の半導体領域に、当該２つのソース・ドレイン領域の各々に接し、チャネルが形成される半導体領域と同じ導電型で、より濃度が高い高濃度チャネル領域が形成されている
請求項１に記載の不揮発性メモリデバイスの電荷注入方法。
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