JP2006186479A - Clamp circuit and semiconductor device with clamp circuit - Google Patents
Clamp circuit and semiconductor device with clamp circuit Download PDFInfo
- Publication number
- JP2006186479A JP2006186479A JP2004375584A JP2004375584A JP2006186479A JP 2006186479 A JP2006186479 A JP 2006186479A JP 2004375584 A JP2004375584 A JP 2004375584A JP 2004375584 A JP2004375584 A JP 2004375584A JP 2006186479 A JP2006186479 A JP 2006186479A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- clamp circuit
- input
- base
- clamp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
本発明は、出力電圧をクランプするクランプ回路、特にスイッチング電源等で低レベルの出力電圧のクランプに使用されるクランプ回路及びこれを備えた半導体装置に関する。 The present invention relates to a clamp circuit for clamping an output voltage, and more particularly to a clamp circuit used for clamping a low-level output voltage in a switching power supply or the like and a semiconductor device including the same.
スイッチング電源の制御において、ＩＣを用いて擬似共振制御（部分共振、臨界モード）を行う場合、スイッチング素子（パワーＭＯＳＦＥＴ）をオンさせるタイミングを決定するためのゼロ電流検出端子（ＤＥＭＡＧ端子あるいはＺＣＤ端子）の振幅をＩＣの許容範囲に抑えるためにクランプ回路が必要となる。 In switching power supply control, when performing pseudo resonance control (partial resonance, critical mode) using an IC, a zero current detection terminal (DEMAG terminal or ZCD terminal) for determining the timing for turning on the switching element (power MOSFET) In order to keep the amplitude of the signal within the allowable range of the IC, a clamp circuit is required.
図３に擬似共振制御を行うＡＣ／ＤＣスイッチング電源の回路例を示す（フライバック方式）。
このスイッチング電源は、交流電源ＡＣ１からの交流をダイオードスタックＤＳ１により全波整流して直流に変換し、この直流をコンデンサＣ１により平滑してトランスＴ１の一次巻線Ｆ１に供給し、この一次巻線Ｆ１に流れる電流をスイッチング素子であるパワーＭＯＳＦＥＴＱ１１によりオン（ＯＮ）／オフ（ＯＦＦ）させるもので、パワーＭＯＳＦＥＴＱ１１と並列に共振用のコンデンサＣ２が接続されている。パワーＭＯＳＦＥＴＱ１１のゲートは、制御用ＩＣＱ１２のＯＵＴ（出力）端子に接続されている。
FIG. 3 shows a circuit example of an AC / DC switching power supply that performs quasi-resonant control (flyback method).
In this switching power supply, the alternating current from the alternating current power supply AC1 is full-wave rectified by the diode stack DS1 and converted into direct current, and the direct current is smoothed by the capacitor C1 and supplied to the primary winding F1 of the transformer T1. A current flowing in F1 is turned on / off by a power MOSFET Q11 which is a switching element, and a resonance capacitor C2 is connected in parallel with the power MOSFET Q11. The gate of the power MOSFET Q11 is connected to the OUT (output) terminal of the control ICQ12.
トランスＴ１には一次巻線Ｆ１の他に、補助巻線Ｆ２及び二次巻線Ｓ１が設けられている。補助巻線Ｆ２に誘起された電圧は、ダイオードＤ１により整流され、コンデンサＣ３で平滑されて、制御用ＩＣＱ１２の電源電圧Ｖｃｃとして供給される。トランスＴ１の二次巻線Ｓ１に誘起された電圧は、ダイオードＤ２により整流され、コンデンサＣ４で平滑されて、図示しない負荷に供給される。このトランスＴ１の二次側の出力は、シャントレギュレータＺＤ１により検出され、フォトカプラＰＣ１を介して制御用ＩＣＱ１２にフィードバックされる。図中のＣ５はコンデンサ、Ｒ１１〜Ｒ１７は抵抗である。 In addition to the primary winding F1, the transformer T1 is provided with an auxiliary winding F2 and a secondary winding S1. The voltage induced in the auxiliary winding F2 is rectified by the diode D1, smoothed by the capacitor C3, and supplied as the power supply voltage Vcc of the control ICQ12. The voltage induced in the secondary winding S1 of the transformer T1 is rectified by the diode D2, smoothed by the capacitor C4, and supplied to a load (not shown). The output on the secondary side of the transformer T1 is detected by the shunt regulator ZD1, and fed back to the control ICQ12 via the photocoupler PC1. In the figure, C5 is a capacitor, and R11 to R17 are resistors.
次に、上記構成のスイッチング電源におけるＰＷＭ制御動作について簡単に説明する。図４は上記回路の動作を示すタイミングチャートである。ここでは、パワーＭＯＳＦＥＴＱ１１のドレイン電圧Ｖｄｓ、ブランキング信号、トリガ信号、及び制御用ＩＣＱ１２のＯＵＴ（出力）パルスを示している。 Next, the PWM control operation in the switching power supply having the above configuration will be briefly described. FIG. 4 is a timing chart showing the operation of the above circuit. Here, the drain voltage Vds of the power MOSFET Q11, the blanking signal, the trigger signal, and the OUT (output) pulse of the control ICQ12 are shown.
制御用ＩＣＱ１２のＯＵＴ端子の出力パルスがＨ（Ｈｉｇｈ）／Ｌ（Ｌｏｗ）に変化してパワーＭＯＳＦＥＴＱ１１のゲートを駆動し、パワーＭＯＳＦＥＴＱ１１をオン／オフさせる。このとき、出力パルスのオン期間でパワーＭＯＳＦＥＴＱ１１がオンすると、パワーＭＯＳＦＥＴＱ１１のドレインに接続されたトランスＴ１の一次巻線Ｆ１に電流が流れ、トランスＴ１の二次巻線Ｓ１にエネルギーが蓄えられる。この二次巻線Ｓ１のエネルギーは、その後のパワーＭＯＳＦＥＴＱ１１のオフ期間の間に二次側のダイオードＤ２を通して平滑用のコンデンサＣ４に電流を流すことで、二次側の負荷に供給される。 The output pulse of the OUT terminal of the control ICQ12 changes to H (High) / L (Low) to drive the gate of the power MOSFET Q11, and the power MOSFET Q11 is turned on / off. At this time, when the power MOSFET Q11 is turned on in the on period of the output pulse, a current flows through the primary winding F1 of the transformer T1 connected to the drain of the power MOSFET Q11, and energy is stored in the secondary winding S1 of the transformer T1. The energy of the secondary winding S1 is supplied to the secondary load by causing a current to flow through the smoothing capacitor C4 through the secondary diode D2 during the subsequent OFF period of the power MOSFET Q11.
パワーＭＯＳＦＥＴＱ１１のオフでトランスＴ１に蓄えたエネルギーを放出し終わった後、パワーＭＯＳＦＥＴＱ１１のドレイン電圧ＶｄｓはＨレベルから低下してきてトランスＴ１のインダクタンスＬとパワーＭＯＳＦＥＴＱ１１に並列接続されたコンデンサＣ２の容量（寄生の容量だけの場合もある）でＬＣ共振振動が始まる（図４のタイミングチャートのＶｄｓ波形参照）。 After the power MOSFET Q11 is turned off and the energy stored in the transformer T1 is released, the drain voltage Vds of the power MOSFET Q11 decreases from the H level, and the inductance L of the transformer T1 and the capacitance of the capacitor C2 connected in parallel to the power MOSFET Q11 (parasitic) LC resonance oscillation begins (see the Vds waveform in the timing chart of FIG. 4).
このとき、トランスＴ１の巻き数に比例してドレイン電圧Ｖｄｓと同じ波形の電圧が補助巻線Ｆ２に現れる。このことを利用して、パワーＭＯＳＦＥＴＱ１１のドレイン端子の電圧波形を制御用ＩＣＱ１２のＺＣＤ端子（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｄｅｔｅｃｔ）で間接的に監視し、ドレイン電圧Ｖｄｓの振動波形の極小点でパワーＭＯＳＦＥＴＱ１１をオンさせて、次のサイクルを開始する。そして、この擬似共振振動の最低電圧部でパワーＭＯＳＦＥＴＱ１１をスイッチングさせることで、トランスＴ１を流れる電流がゼロでのスイッチングとなり、スイッチングノイズの低減、スイッチングロスの低減により高効率の電源を実現することができる。 At this time, a voltage having the same waveform as the drain voltage Vds appears in the auxiliary winding F2 in proportion to the number of turns of the transformer T1. Using this fact, the voltage waveform of the drain terminal of the power MOSFET Q11 is indirectly monitored by the ZCD terminal (Zero Current Detect) of the control ICQ12, and the power MOSFET Q11 is turned on at the minimum point of the oscillation waveform of the drain voltage Vds. Start the next cycle. By switching the power MOSFET Q11 at the lowest voltage portion of the quasi-resonant vibration, the current flowing through the transformer T1 is switched to zero, and a high-efficiency power source can be realized by reducing switching noise and switching loss. it can.
上記の擬似共振振動の場合、制御用ＩＣＱ１２のＺＣＤ端子でトランスＴ１の補助巻線Ｆ２の電圧を監視しているが、この部分の振動波形は通常±１０Ｖ以上の振幅を持っている。このため、制御用ＩＣＱ１２のＺＣＤ端子には、入力信号が制御用ＩＣＱ１２の許容範囲を超えないようにＨ側とＬ側の両方の振幅を制御するクランプ回路が必要となる。 In the case of the above-described quasi-resonant vibration, the voltage of the auxiliary winding F2 of the transformer T1 is monitored at the ZCD terminal of the control ICQ12. The vibration waveform of this portion usually has an amplitude of ± 10V or more. Therefore, the ZCD terminal of the control ICQ12 requires a clamp circuit that controls the amplitudes on both the H side and the L side so that the input signal does not exceed the allowable range of the control ICQ12.
Ｈ側のクランプ回路はツェナーダイオードを用いたものが一般的であるが、Ｌ側のクランプ回路としては図５の破線部に示すようなＮＰＮトランジスタを用いたものもしくはより簡略化したものが知られている（例えば特許文献１参照）。 The clamp circuit on the H side generally uses a Zener diode, but the clamp circuit on the L side uses an NPN transistor as shown by the broken line in FIG. 5 or a simplified circuit. (For example, refer to Patent Document 1).
図５の回路では、電源電圧Ｖｃｃから電流源Ｉ１を通してバイアス電流ＩｂがＰＮＰトランジスタＱ２のエミッタに供給され、ベースには電圧源Ｖ１からの基準電圧Ｖｒｅｆが入力されている。ＰＮＰトランジスタＱ２のエミッタにはＮＰＮトランジスタＱ１のベースが接続され、このＮＰＮトランジスタＱ１のコレクタには電源電圧Ｖｃｃが供給され、エミッタは入力端子（ＺＣＤ端子）Ｔｉに接続されている。このエミッタが接続された入力ラインの電圧は後段のコンパレータＱ３に入力され、端子Ｔｖから入力された閾値電圧と比較され、このコンパレータＱ３の出力がクランプ電圧として出力端子Ｔｏから出力される。 In the circuit of FIG. 5, the bias current Ib is supplied from the power supply voltage Vcc through the current source I1 to the emitter of the PNP transistor Q2, and the reference voltage Vref from the voltage source V1 is input to the base. The base of the NPN transistor Q1 is connected to the emitter of the PNP transistor Q2, the power supply voltage Vcc is supplied to the collector of the NPN transistor Q1, and the emitter is connected to the input terminal (ZCD terminal) Ti. The voltage of the input line to which the emitter is connected is input to the subsequent comparator Q3, compared with the threshold voltage input from the terminal Tv, and the output of the comparator Q3 is output from the output terminal To as the clamp voltage.
上記の回路で、ＰＮＰトランジスタＱ２のエミッタは、基準電圧Ｖｒｅｆよりベース・エミッタ間の電圧Ｖｂｅ分高い電圧になり、このエミッタがＮＰＮトランジスタＱ１のベースに接続されているので、ＮＰＮトランジスタＱ１のエミッタと接続された入力端子Ｔｉは基準電圧Ｖｒｅｆと同じ電圧になるようにＮＰＮトランジスタＱ１から電流が供給される。 In the above circuit, the emitter of the PNP transistor Q2 is higher than the reference voltage Vref by the base-emitter voltage Vbe, and since this emitter is connected to the base of the NPN transistor Q1, the emitter of the NPN transistor Q1 A current is supplied from the NPN transistor Q1 so that the connected input terminal Ti has the same voltage as the reference voltage Vref.
すなわち、入力端子Ｔｉの電圧が基準電圧Ｖｒｅｆより高いときは、ＮＰＮトランジスタＱ１のベース・エミッタ間の電圧Ｖｂｅが該ＮＰＮトランジスタＱ１がオンするベース・エミッタ間の電圧Ｖｂｅより低いので、ＮＰＮトランジスタＱ１はオフし、電流は流れない。入力端子Ｔｉの電圧が基準電圧Ｖｒｅｆより低いときは、ＮＰＮトランジスタＱ１はオンとなり、入力端子Ｔｉの電圧を基準電圧Ｖｒｅｆまで持ち上げるように電流が流れ、クランプ機能が働く。 That is, when the voltage at the input terminal Ti is higher than the reference voltage Vref, the base-emitter voltage Vbe of the NPN transistor Q1 is lower than the base-emitter voltage Vbe when the NPN transistor Q1 is turned on. Turns off and no current flows. When the voltage at the input terminal Ti is lower than the reference voltage Vref, the NPN transistor Q1 is turned on, a current flows so as to raise the voltage at the input terminal Ti to the reference voltage Vref, and the clamp function is activated.
このクランプ回路の後段には、ある閾値（通常ヒステリシスを付ける）を持つコンパレータＱ３が接続されており、入力端子Ｔｉの電圧が低下して閾値より下がったタイミングを検出し、信号の遅延を考慮して遅延時間をもたせ、振動の極小点で図３のパワーＭＯＳＦＥＴＱ１１をオンさせる信号を出力するように設定する。この入力端子Ｔｉは何も信号がない静止状態では０Ｖなので、共振振動しているときも通常は０Ｖを中心とした振動波形となる。 A comparator Q3 having a certain threshold value (usually with hysteresis) is connected to the subsequent stage of the clamp circuit, detects the timing when the voltage at the input terminal Ti drops and falls below the threshold value, and considers signal delay. 3 is set so that a signal for turning on the power MOSFET Q11 of FIG. 3 is output at the minimum point of vibration. Since this input terminal Ti is 0 V in a stationary state where there is no signal, it usually has a vibration waveform centered on 0 V even during resonance vibration.
最近のスイッチング電源では、図４のタイミングチャートに示すように、軽負荷時にはスイッチング回数を減らしてスイッチングロスを改善することが一般的に行われているので、ＭＯＳＦＥＴのオフ期間が長くなり、その間で振動波形が減衰して行くことになる。このため、ＩＣのＺＣＤ端子の閾値はできるだけ０Ｖに近いレベルに設定しないと、タイミングを取り続けることができなくなる。
しかしながら、上記のような従来のクランプ回路では、ＰＮＰトランジスタとＮＰＮトランジスタのベース・エミッタ間の電圧の差、あるいは電流状態によるベース・エミッタ間の電圧の変化などで、双方のベース・エミッタ間の電圧のレベルが異なった場合や、温度特性に差がある場合のずれや変動要素を考慮して、クランプレベルと後段のコンパレータのレベルをある程度離して設定しなければならなかった。 However, in the conventional clamp circuit as described above, the voltage between both bases and emitters is different depending on the voltage difference between the bases and emitters of the PNP transistor and the NPN transistor, or the change of the voltage between the base and emitter due to the current state. The clamp level and the level of the comparator in the subsequent stage had to be set to some extent in consideration of deviations and fluctuation factors when the level of the sensor is different or when there is a difference in temperature characteristics.
回路方式からＰＮＰトランジスタのベース電位は０Ｖ以下に設定できないので、クランプレベルは最低で０Ｖ設定となるが、ＮＰＮトランジスタ側ではクランプ電流として多くの電流を流せるようサイズを大きくしてあることから、ＮＰＮトランジスタのベース・エミッタ間の電圧の方が小さくなる傾向にある。このため、ばらつきを考慮すると、コンパレータの閾値は１００ｍＶ以下にはさげられなかった。そして、このコンパレータの閾値電圧と入力端子のクランプ電圧が逆転するような場合には、ＩＣが正常に動作できなくなるという問題点がある。 Since the base potential of the PNP transistor cannot be set to 0 V or less from the circuit system, the clamp level is set to 0 V at the minimum, but the size of the NPN transistor is increased so that a large amount of current can flow as the clamp current. The voltage between the base and emitter of the transistor tends to be smaller. For this reason, when the variation is taken into consideration, the threshold value of the comparator cannot be reduced to 100 mV or less. When the comparator threshold voltage and the input terminal clamp voltage are reversed, there is a problem that the IC cannot operate normally.
また、クランプレベルを０Ｖに設定した場合、ＺＣＤ端子の電圧が０Ｖでクランプ電流は流れ始めるが、より大きな電流が必要な場合にはＺＣＤ端子の電圧がより下がることになる。この場合、ＩＣが逆バイアスの寄生動作を起こさないように−０．５Ｖ程度までの範囲で十分な電流を供給する必要が生じてくる。 When the clamp level is set to 0V, the clamp current starts to flow when the voltage at the ZCD terminal is 0V. However, when a larger current is required, the voltage at the ZCD terminal is further lowered. In this case, it is necessary to supply a sufficient current in a range up to about −0.5 V so that the IC does not cause a reverse bias parasitic operation.
本発明はこのような点に鑑みてなされたものであり、トランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能なクランプ回路及びこれを備えた半導体装置を提供することを目的とする。 The present invention has been made in view of the above points, and includes a clamp circuit capable of performing an appropriate clamping operation even when the voltage between the base and the emitter of a transistor fluctuates due to a difference in temperature characteristics or the like. An object of the present invention is to provide a semiconductor device.
本発明では上記課題を解決するために、入力端子に入力される入力電圧をクランプするクランプ回路において、前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とするクランプ回路が提供される。 In the present invention, in order to solve the above problems, in a clamp circuit for clamping an input voltage input to an input terminal, an N-type transistor having an emitter connected to an input line from the input terminal, and a base of the N-type transistor A first switch element that turns on / off a bias current or a bias voltage supplied to the first switch element, and controls on / off of the first switch element in accordance with an input voltage of the input line. A clamping circuit is provided.
このようなクランプ回路によれば、第１のスイッチ素子によりトランジスタのベースへのバイアス電圧またはバイアス電流が確実に遮断され、ベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になる。 According to such a clamp circuit, even if the bias voltage or the bias current to the base of the transistor is surely cut off by the first switch element, and the voltage between the base and the emitter is fluctuated due to a difference in temperature characteristics, etc. Proper clamping is possible.
また、本発明では、上記課題を解決するために、入力端子に入力される入力電圧をクランプするクランプ回路を備えた半導体装置において、前記クランプ回路は、前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする半導体装置が提供される。 According to the present invention, in order to solve the above problem, in the semiconductor device including a clamp circuit that clamps an input voltage input to the input terminal, the clamp circuit includes an emitter connected to an input line from the input terminal. And a first switch element for turning on / off a bias current or a bias voltage supplied to a base of the N-type transistor, and turning on / off the first switch element as the input A semiconductor device is provided which is controlled according to an input voltage of a line.
このような半導体装置によれば、クランプ回路のトランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になり、装置内部への電圧変動による影響はない。 According to such a semiconductor device, even when the voltage between the base and emitter of the transistor of the clamp circuit varies due to a difference in temperature characteristics, an appropriate clamping operation can be performed, and the influence due to the voltage variation inside the device. There is no.
本発明のクランプ回路は、Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフするスイッチ素子を備え、このスイッチ素子のオン／オフを入力ラインの電圧に応じて制御するため、トランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になるという利点がある。 The clamp circuit of the present invention includes a switch element for turning on / off a bias current or a bias voltage supplied to the base of the N-type transistor, and controls the on / off of the switch element in accordance with the voltage of the input line. Even when the voltage between the base and emitter of the transistor fluctuates due to a difference in temperature characteristics, there is an advantage that an appropriate clamping operation can be performed.
また、本発明のクランプ回路を備えた半導体装置は、クランプ回路にＮ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフするスイッチ素子を備え、このスイッチ素子のオン／オフを入力ラインの電圧に応じて制御するため、クランプ回路のトランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になり、装置内部への電圧変動による影響はない。 A semiconductor device having a clamp circuit according to the present invention includes a switch element for turning on / off a bias current or a bias voltage supplied to the base of an N-type transistor in the clamp circuit, and inputs the on / off of the switch element. Since control is performed according to the line voltage, even if the voltage between the base and emitter of the clamp circuit transistor fluctuates due to differences in temperature characteristics, etc., it becomes possible to perform proper clamping operation. There is no effect.
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の第１の実施の形態のクランプ回路の構成を示す図である。このクランプ回路は、例えば図３に示すスイッチング電源の制御用ＩＣ内部に構成されるものである。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram showing a configuration of a clamp circuit according to a first embodiment of the present invention. This clamp circuit is configured, for example, in the control IC of the switching power supply shown in FIG.
本実施の形態のクランプ回路は、電源電圧Ｖｃｃがコレクタに供給されエミッタが入力端子（ＺＣＤ端子）Ｔｉからの信号ラインに接続されたＮＰＮトランジスタＱ１と、電源電圧Ｖｃｃから電流源Ｉ１を通してバイアス電流Ｉｂがエミッタに供給されるＰＮＰトランジスタＱ２を備えており、ＰＮＰトランジスタＱ２のエミッタはＮＰＮトランジスタＱ１のベースに接続され、ベースには電圧源Ｖ１からの基準電圧Ｖｒｅｆが入力されている。 The clamp circuit of the present embodiment includes an NPN transistor Q1 having a power supply voltage Vcc supplied to the collector and an emitter connected to a signal line from an input terminal (ZCD terminal) Ti, and a bias current Ib from the power supply voltage Vcc through the current source I1. Is provided with a PNP transistor Q2 supplied to the emitter, the emitter of the PNP transistor Q2 is connected to the base of the NPN transistor Q1, and the base receives the reference voltage Vref from the voltage source V1.
ＰＮＰトランジスタＱ２のエミッタと電流源Ｉ１との間には、ＮＰＮトランジスタＱ１のベースに供給されるバイアス電流Ｉｂをオン／オフするＰチャネルのＭＯＳＦＥＴＭＰ１が第１のスイッチ素子として接続されている。また、ＮＰＮトランジスタＱ１のエミッタが接続された上記信号ラインの電圧はヒステリシスを持つ後段のコンパレータＱ３に入力され、端子Ｔｖから入力された閾値電圧と比較される。そして、このコンパレータＱ３の出力が出力端子Ｔｏから出力されるとともに、この出力は制御信号として上記ＭＯＳＦＥＴＭＰ１のゲートに入力される。 A P-channel MOSFET MP1 for turning on / off a bias current Ib supplied to the base of the NPN transistor Q1 is connected as a first switch element between the emitter of the PNP transistor Q2 and the current source I1. The voltage of the signal line to which the emitter of the NPN transistor Q1 is connected is input to a subsequent comparator Q3 having hysteresis, and is compared with the threshold voltage input from the terminal Tv. The output of the comparator Q3 is output from the output terminal To, and this output is input to the gate of the MOSFET MP1 as a control signal.
上記構成の回路において、入力端子Ｔｉからの信号ラインの電圧がコンパレータＱ３により閾値より高くＨレベルと判定されている間は、コンパレータＱ３の出力もＨレベルで、この電圧がＭＯＳＦＥＴＭＰ１のゲートに入るので、ＭＯＳＦＥＴＭＰ１はオフとなる。その結果、トランジスタＱ１へのベース電流はなくなり、ＮＰＮトランジスタＱ１はオフとなってクランプ電流は流れない。また、上記信号ラインの電圧がコンパレータＱ３により閾値より低くＬレベルと判定されている間は、ＭＯＳＦＥＴＭＰ１はオンとなり、ＮＰＮトランジスタＱ１にベース電流が供給されてクランプ電流が流れる。すなわち、ＮＰＮトランジスタＱ１のベース電圧を決めるためにＰＮＰトランジスタＱ２による基準電圧Ｖｒｅｆを用いる回路で、後段のコンパレータＱ３がＺＣＤ端子レベルを閾値より高いと判定したときはクランプ回路の機能を停止させてＺＣＤ端子の上昇を防止し、コンパレータＱ３が閾値より低いと判定したときはクランプ機能を働かせてＺＣＤ端子が許容範囲以下に低下するのを防止する。 In the circuit having the above configuration, while the voltage of the signal line from the input terminal Ti is higher than the threshold by the comparator Q3 and determined to be H level, the output of the comparator Q3 is also H level, and this voltage enters the gate of the MOSFET MP1. The MOSFET MP1 is turned off. As a result, the base current to the transistor Q1 disappears, the NPN transistor Q1 is turned off, and no clamp current flows. Further, while the voltage of the signal line is determined to be L level lower than the threshold by the comparator Q3, the MOSFET MP1 is turned on, the base current is supplied to the NPN transistor Q1, and the clamp current flows. That is, in a circuit that uses the reference voltage Vref by the PNP transistor Q2 to determine the base voltage of the NPN transistor Q1, when the subsequent comparator Q3 determines that the ZCD terminal level is higher than the threshold value, the function of the clamp circuit is stopped and ZCD The terminal is prevented from rising, and when it is determined that the comparator Q3 is lower than the threshold value, the clamp function is activated to prevent the ZCD terminal from falling below the allowable range.
ここで、上記ヒステリシスを持つコンパレータＱ３の閾値を、入力される電圧がＨからＬへ移行するときは５０ｍＶ、ＬからＨへ移行するときは１５０ｍＶのヒステリシス設定をした場合、コンパレータＱ３がＨの判定時にはクランプ機能は働かないのでＺＣＤ端子がクランプ電流で上がってしまうことはない。その後ＺＣＤ端子の電圧が下がって５０ｍＶを下回ると、コンパレータＱ３はＬの判定に反転する。そして、ＭＯＳＦＥＴＭＰ１のゲートがＬレベルとなるのでクランプ機能が働き、クランプ電流が供給される。このとき、前述のずれや温度特性の差によりクランプレベルが１００ｍＶまで上がったとしても、ＬからＨへ移行する際の閾値１５０ｍＶを超えない限り問題なく動作する。 Here, when the hysteresis of the comparator Q3 having the hysteresis is set to 50 mV when the input voltage shifts from H to L and 150 mV when the input voltage shifts from L to H, the comparator Q3 is determined to be H. Sometimes the clamp function does not work, so the ZCD terminal does not rise with the clamp current. Thereafter, when the voltage at the ZCD terminal decreases and falls below 50 mV, the comparator Q3 is inverted to L determination. And since the gate of MOSFETMP1 becomes L level, a clamp function works and a clamp current is supplied. At this time, even if the clamp level is increased to 100 mV due to the above-described deviation and temperature characteristic difference, the operation is performed without any problem as long as the threshold value 150 mV for shifting from L to H is not exceeded.
このように、ＮＰＮトランジスタＱ１のベースに供給されるバイアス電流（まはたバイアス電圧）を停止させるＭＯＳＦＥＴＭＰ１を備え、このＭＯＳＦＥＴＭＰ１を後段のコンパレータＱ３からの制御信号でオン／オフさせることにより、ＮＰＮトランジスタＱ１とＰＮＰトランジスタＱ２のベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能となる。 As described above, the MOSFET MP1 for stopping the bias current (or the bias voltage) supplied to the base of the NPN transistor Q1 is provided, and the MOSFET MP1 is turned on / off by the control signal from the comparator Q3 at the subsequent stage, whereby the NPN transistor Even when the voltage between the base and emitter of Q1 and the PNP transistor Q2 varies due to a difference in temperature characteristics, an appropriate clamping operation can be performed.
図２は本発明の第２の実施の形態のクランプ回路の構成を示す図である。図１と同一符号は同一構成要素を示している。
本実施の形態のクランプ回路は、ＮＰＮトランジスタＱ１のベースと接地端子（ＧＮＤ）間に接続された第２のスイッチ素子であるＮチャネルのＭＯＳＦＥＴＭＮ１を備え、ＭＯＳＦＥＴＭＰ１とこのＭＯＳＦＥＴＭＮ１のオン／オフを後段のコンパレータＱ３からの制御信号により制御するようにしている。また、ＮＰＮトランジスタＱ１とダーリントン接続されたＮＰＮトランジスタＱ４のベースには、ＩＣ内部の安定化された制御電圧Ｖｄｄからのバイアス電流Ｉｂを供給し、クランプの基準電圧Ｖｒｅｆは制御電圧Ｖｄｄを抵抗Ｒ１とＲ２で分圧した電圧を用いている。
FIG. 2 is a diagram showing the configuration of the clamp circuit according to the second embodiment of the present invention. The same reference numerals as those in FIG. 1 denote the same components.
The clamp circuit of the present embodiment includes an N-channel MOSFET MN1 that is a second switch element connected between the base of the NPN transistor Q1 and the ground terminal (GND). The MOSFET MP1 and the MOSFET MN1 are turned on / off in the subsequent stage. Control is performed by a control signal from the comparator Q3. A bias current Ib from the stabilized control voltage Vdd inside the IC is supplied to the base of the NPN transistor Q4 connected to the NPN transistor Q1 and Darlington, and the reference voltage Vref of the clamp is connected to the resistor R1. A voltage divided by R2 is used.
上記構成の回路においては、コンパレータＱ３によりＺＣＤ端子の電圧が閾値より高いと判定されたときに、ＭＯＳＦＥＴＭＰ１をオフしてＮＰＮトランジスタＱ１へのバイアス電流を遮断すると同時に、ＮＰＮトランジスタＱ４のベースをＭＯＳＦＥＴＭＮ１によりＧＮＤにショートして、ＮＰＮトランジスタＱ１をより確実に速い時間で切り換えることができる。 In the circuit having the above configuration, when the comparator Q3 determines that the voltage at the ZCD terminal is higher than the threshold value, the MOSFET MP1 is turned off to block the bias current to the NPN transistor Q1, and at the same time the base of the NPN transistor Q4 is connected to the MOSFET MN1. Shorting to GND, the NPN transistor Q1 can be switched more reliably and quickly.
また、ＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ４をダーリントン接続することで、より大きなクランプ電流を流すことができる。ダーリントン後段のＮＰＮトランジスタＱ１のベースは抵抗Ｒ３を介してエミッタに接続し、オフ時のベース電荷を抜くことでリーク電流を防止している。この抵抗Ｒ３はエミッタでなくＧＮＤに接続すれば、コンパレータＱ３の閾値近傍でのＺＣＤ端子への電流をさらに低減することができる。 Further, by connecting the NPN transistor Q1 and the NPN transistor Q4 in a Darlington connection, a larger clamp current can be passed. The base of the NPN transistor Q1 at the rear stage of Darlington is connected to the emitter via a resistor R3, and leakage current is prevented by removing the base charge when OFF. If this resistor R3 is connected to GND instead of the emitter, the current to the ZCD terminal near the threshold value of the comparator Q3 can be further reduced.
なお、以上の各実施の形態において、ＮＰＮトランジスタ及びＰＮＰトランジスタはそれぞれＮチャネル（Ｎ型）ＭＯＳＦＥＴ、Ｐチャネル（Ｐ型）ＭＯＳＦＥＴに替えても良い。また、これらのクランプ回路を備えた半導体装置（ＩＣ）では、適正なクランプ動作が行われるので、装置内部への電圧変動による影響はない。 In each of the above embodiments, the NPN transistor and the PNP transistor may be replaced with an N-channel (N-type) MOSFET and a P-channel (P-type) MOSFET, respectively. Further, in a semiconductor device (IC) provided with these clamping circuits, an appropriate clamping operation is performed, and therefore there is no influence due to voltage fluctuations inside the device.
Ｉ１ 電流源
ＭＰ１，ＭＮ１ ＭＯＳＦＥＴ
Ｑ１，Ｑ４ ＮＰＮトランジスタ
Ｑ２ ＰＮＰトランジスタ
Ｑ３ コンパレータ
Ｒ１，Ｒ２，Ｒ３ 抵抗
Ｖ１ 電圧源
I1 Current source MP1, MN1 MOSFET
Q1, Q4 NPN transistor Q2 PNP transistor Q3 Comparator R1, R2, R3 Resistor V1 Voltage source
Claims (4)
前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、
前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、
前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とするクランプ回路。 In the clamp circuit that clamps the input voltage input to the input terminal,
An N-type transistor having an emitter connected to an input line from the input terminal;
A first switch element for turning on / off a bias current or a bias voltage supplied to a base of the N-type transistor,
A clamp circuit, wherein on / off of the first switch element is controlled in accordance with an input voltage of the input line.
前記第１のスイッチ素子と前記第２のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする請求項１記載のクランプ回路。 A second switch element connected between the base of the N-type transistor and a ground terminal;
2. The clamp circuit according to claim 1, wherein on / off of the first switch element and the second switch element is controlled in accordance with an input voltage of the input line.
前記クランプ回路は、前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、
前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする半導体装置。 In a semiconductor device including a clamp circuit that clamps an input voltage input to an input terminal,
The clamp circuit includes an N-type transistor having an emitter connected to an input line from the input terminal, a first switch element for turning on / off a bias current or a bias voltage supplied to a base of the N-type transistor, With
A semiconductor device characterized in that on / off of the first switch element is controlled in accordance with an input voltage of the input line.
前記第１のスイッチ素子と前記第２のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする請求項３記載の半導体装置。
The clamp circuit includes a second switch element connected between a base of the N-type transistor and a ground terminal,
4. The semiconductor device according to claim 3, wherein on / off of the first switch element and the second switch element is controlled in accordance with an input voltage of the input line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004375584A JP2006186479A (en) | 2004-12-27 | 2004-12-27 | Clamp circuit and semiconductor device with clamp circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004375584A JP2006186479A (en) | 2004-12-27 | 2004-12-27 | Clamp circuit and semiconductor device with clamp circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006186479A true JP2006186479A (en) | 2006-07-13 |
Family
ID=36739280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004375584A Pending JP2006186479A (en) | 2004-12-27 | 2004-12-27 | Clamp circuit and semiconductor device with clamp circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006186479A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011155823A (en) * | 2010-01-26 | 2011-08-11 | Skynet Electronics Co Ltd | Constant current circuit |
| CN102193577A (en) * | 2010-03-05 | 2011-09-21 | 天网电子股份有限公司 | Constant-current circuit with characteristics of voltage compensation and zero potential switching |
| JP2014017907A (en) * | 2012-07-05 | 2014-01-30 | Rohm Co Ltd | Dc/dc converter and its control circuit, and power-supply device, power-supply adapter, and electronic apparatus using them |
| JP2014504494A (en) * | 2010-12-09 | 2014-02-20 | ゼネラル・エレクトリック・カンパニイ | Driver circuit with primary side state estimator for inferred output current feedback detection |
| JP2014155240A (en) * | 2013-02-05 | 2014-08-25 | Funai Electric Co Ltd | Electronic device |
| CN114567837A (en) * | 2022-02-28 | 2022-05-31 | 歌尔微电子股份有限公司 | Sensor microphone output protection circuit and sensor microphone |
-
2004
- 2004-12-27 JP JP2004375584A patent/JP2006186479A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011155823A (en) * | 2010-01-26 | 2011-08-11 | Skynet Electronics Co Ltd | Constant current circuit |
| CN102193577A (en) * | 2010-03-05 | 2011-09-21 | 天网电子股份有限公司 | Constant-current circuit with characteristics of voltage compensation and zero potential switching |
| JP2014504494A (en) * | 2010-12-09 | 2014-02-20 | ゼネラル・エレクトリック・カンパニイ | Driver circuit with primary side state estimator for inferred output current feedback detection |
| JP2014017907A (en) * | 2012-07-05 | 2014-01-30 | Rohm Co Ltd | Dc/dc converter and its control circuit, and power-supply device, power-supply adapter, and electronic apparatus using them |
| JP2014155240A (en) * | 2013-02-05 | 2014-08-25 | Funai Electric Co Ltd | Electronic device |
| CN114567837A (en) * | 2022-02-28 | 2022-05-31 | 歌尔微电子股份有限公司 | Sensor microphone output protection circuit and sensor microphone |
| CN114567837B (en) * | 2022-02-28 | 2024-04-26 | 歌尔微电子股份有限公司 | Sensor microphone output protection circuit and sensor microphone |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6075008B2 (en) | Switching power supply | |
| KR101445842B1 (en) | A converter | |
| JP4950320B2 (en) | Switching power supply | |
| US8274802B2 (en) | Energy transmission device and semiconductor device for energy transmission control | |
| JP6860118B2 (en) | Power factor improvement circuit and semiconductor device | |
| JP6481407B2 (en) | Power supply control semiconductor device | |
| JP2005269829A (en) | Power supply device | |
| JP2006204082A (en) | Semiconductor device for controlling switching power supply regulator, and circuit for controlling switching power supply regulator | |
| JP2010063304A (en) | Dc-dc converter | |
| US5821740A (en) | DC-to-DC converter having fast over-current detection and associated methods | |
| JP2006186479A (en) | Clamp circuit and semiconductor device with clamp circuit | |
| US7466568B2 (en) | Switching power supply circuit | |
| US4802076A (en) | Switching regulator type power supply circuit | |
| JP3273598B2 (en) | Switching power supply | |
| JP3216598B2 (en) | Switching power supply | |
| JP4973724B2 (en) | Primary side control semiconductor integrated circuit and DC power supply | |
| JP2003333841A (en) | Switching power supply | |
| JP7332532B2 (en) | switching power supply | |
| JP2003259636A (en) | Switching power supply unit | |
| JPH08251919A (en) | Self-excited converter | |
| KR20070045458A (en) | Apparatus for protecting overvoltage | |
| JP2015070719A (en) | Switching power supply device | |
| JP2005033971A (en) | Switching power circuit | |
| JP2007306650A (en) | Switching power supply circuit | |
| JP2008118825A (en) | Power supply control unit |