JP2006172646A

JP2006172646A - Semiconductor memory device

Info

Publication number: JP2006172646A
Application number: JP2004365741A
Authority: JP
Inventors: Masaya Uehara; 正也上原; Eitaro Otsuka; 栄太郎大塚
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-12-17
Filing date: 2004-12-17
Publication date: 2006-06-29

Abstract

<P>PROBLEM TO BE SOLVED: To prevent unnecessary writing in a continuous writing mode. <P>SOLUTION: A writing flag to request the writing of data is generated with respect to the data, where the writing is required by a writing control signal, among the plurality of kinds of data to be successively inputted from a data input terminal. After the whole kinds of data are inputted, the writing of the data is performed only concerning the data with the writing flag generated therein among the plurality of inputted data. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体メモリ装置において、メモリセルアレイに高速で連続してデータを書き込むための技術に関するものである。 The present invention relates to a technique for continuously writing data in a memory cell array at high speed in a semiconductor memory device.

従来、半導体メモリ装置では、例えば、非同期ページモードや同期式バーストなど、メモリセルアレイに対し、データを高速で連続して読み出したり、書き込んだりする場合、例えば、予め、メモリセルアレイを複数のブロックに分割して、各ブロックに対して、並行してほぼ同時に、データを読み出したり、書き込んだりすることにより、実現していた。 Conventionally, in a semiconductor memory device, for example, when data is continuously read from or written to a memory cell array at high speed, such as asynchronous page mode or synchronous burst, for example, the memory cell array is divided into a plurality of blocks in advance. This is realized by reading and writing data to each block almost simultaneously in parallel.

なお、他のページモード方式でのメモリアクセスを行う半導体メモリ装置としては、例えば、下記の特許文献１に記載されたものなどが挙げられる。 Examples of semiconductor memory devices that perform memory access in other page mode systems include those described in Patent Document 1 below.

特開平１１−３９８６３号公報JP 11-39863 A

しかしながら、上記した従来の半導体メモリ装置においては、以下のような問題があった。 However, the conventional semiconductor memory device described above has the following problems.

即ち、上記した従来の半導体メモリ装置では、連続するアドレスに対応するメモリセルに対し、連続してデータを高速に書き込む場合（以下、「連続書き込みモード」とも呼ぶ）、連続するアドレスのデータとして入力される複数のデータを順にラッチしておき、それぞれのアドレスに対応するメモリセルに対して、ほぼ同時に書み込みを行っている。このため、複数の連続するアドレスのうち一部のアドレスに対応するメモリセルへのデータの書み込みが不要な場合においても、そのアドレスに対応するメモリセルへのデータの書き込みを行わなければならないという問題があった。 That is, in the above-described conventional semiconductor memory device, when data is continuously written at high speed to memory cells corresponding to continuous addresses (hereinafter also referred to as “continuous write mode”), it is input as data of continuous addresses. A plurality of data are latched in order, and writing is performed almost simultaneously to the memory cells corresponding to the respective addresses. For this reason, even when it is not necessary to write data to memory cells corresponding to some addresses among a plurality of consecutive addresses, data must be written to memory cells corresponding to the addresses. There was a problem.

従って、本発明の目的は、上記した従来技術の問題点を解決し、連続書込モードにおいて不要な書き込みを行わないようにすることのできる半導体メモリ装置を提供することにある。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor memory device that can solve the above-described problems of the prior art and prevent unnecessary writing in the continuous writing mode.

上記した目的の少なくとも一部を達成するために、本発明の半導体メモリ装置は、複数のメモリセルをマトリクス状に配列したメモリセルアレイを有する半導体メモリ装置であって、
アドレスを入力するためのアドレス入力端子と、
複数のデータを入力するためのデータ入力端子と、
前記データ入力端子から入力される複数のデータのそれぞれについての書き込みの要否を規定する書き込み制御信号を入力するための書き込み制御信号入力端子と、
前記入力端子から入力された複数のデータを、前記アドレス入力端子から入力されたアドレスに対応するメモリセルと、ローアドレスが前記入力されたアドレスのローアドレスと同じでカラムアドレスが前記入力されたアドレスのカラムアドレスと連続して異なる複数のアドレスに対応するメモリセルと、に対して書き込むための制御部と、
を備えており、
前記制御部は、
前記データ入力端子から順次入力される複数のデータのうち、前記書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、入力された前記複数のデータのうち、前記書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させることを特徴とする。 In order to achieve at least a part of the above object, a semiconductor memory device of the present invention is a semiconductor memory device having a memory cell array in which a plurality of memory cells are arranged in a matrix,
An address input terminal for inputting an address;
A data input terminal for inputting a plurality of data;
A write control signal input terminal for inputting a write control signal defining whether or not writing is necessary for each of a plurality of data input from the data input terminal;
A plurality of data input from the input terminal, a memory cell corresponding to an address input from the address input terminal, and an address in which a column address is input with the same row address as the row address of the input address A memory cell corresponding to a plurality of addresses continuously different from the column address, and a control unit for writing to the memory cell,
With
The controller is
Among a plurality of data sequentially input from the data input terminal, a write flag for requesting writing of the data is generated for data that is required to be written by the write control signal,
After all of the plurality of data is input, writing of only the data for which the write flag is generated among the plurality of input data is performed.

このように、本発明の半導体メモリ装置では、データ入力端子から順次入力される複数のデータのうち、書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、複数のデータの全てが入力された後、入力された複数のデータのうち、書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させることができる。これにより、連続書込モードにおいて不要な書き込みを行わないようにすることができる。 As described above, in the semiconductor memory device of the present invention, among the plurality of pieces of data sequentially input from the data input terminal, data for which writing is required by the write control signal is requested. After the write flag is generated and all of the plurality of data are input, only the data for which the write flag is generated among the plurality of input data can be written. Thereby, it is possible to prevent unnecessary writing in the continuous writing mode.

上記半導体メモリ装置において、
さらに、前記半導体メモリ装置の動作状態を規定する動作状態信号を入力するための動作状態信号入力端子を備えており、
前記制御部は、前記複数のデータが順次入力されている途中で、前記動作状態信号が非動作状態を示す状態に変化した場合に、前記半導体メモリ装置を前記非動作状態とする前に、既に入力されている前記複数のデータのうち、前記書き込みフラグが発生しているデータについては、そのデータの書き込みを実行させることが好ましい。 In the semiconductor memory device,
Furthermore, an operation state signal input terminal for inputting an operation state signal defining the operation state of the semiconductor memory device is provided.
When the operation state signal changes to a state indicating a non-operation state while the plurality of pieces of data are sequentially input, the control unit may already have the semiconductor memory device before the non-operation state. Of the plurality of input data, it is preferable to write the data for which the write flag is generated.

このように構成することにより、複数のデータが順次入力されている途中で、動作状態信号が非動作状態を示す状態に変化した場合に、既に入力されている複数のデータのうち、書き込みフラグが発生しているデータについては、そのデータの書き込みを実行させることができる。 With this configuration, when the operation state signal changes to a state indicating a non-operation state while a plurality of pieces of data are being sequentially input, the write flag among the plurality of pieces of already input data is set. For generated data, writing of the data can be executed.

なお、本発明の半導体メモリ装置は、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して１つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して接続された複数のラッチ回路と、を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、前記書き込みフラグが発生しているデータをラッチしているラッチ回路から出力されるデータを、そのラッチ回路に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに対して書き込ませるように構成することができる。 The semiconductor memory device of the present invention is
The memory cell array is divided into a plurality of blocks,
A plurality of write drivers connected one by one corresponding to each of the blocks;
A plurality of latch circuits connected in correspondence with each write driver,
The controller is
Only the data that is required to be written by the write control signal, the data is latched in the corresponding latch circuit, and the write flag is generated,
After all of the plurality of data is input, the data output from the latch circuit that latches the data for which the write flag is generated is transferred to the write driver via the write driver corresponding to the latch circuit. Of the blocks corresponding to the driver, it can be configured to write to a desired memory cell.

また、本発明の半導体メモリ装置は、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して１つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して１組ずつ接続された複数のラッチ回路と、を備え、
各組のラッチ回路は、それぞれ、互いに並列に接続された２つ以上のラッチ回路を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、まず、前記各組毎に、それぞれ、その組のラッチ回路の中の、前記書き込みフラグが発生しているデータをラッチしているラッチ回路のうち、いずれか１つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに各々書き込ませ、次に、前記各組毎に、それぞれ、その組のラッチ回路のうち、前記データを出力した前記ラッチ回路以外で、前記書き込みフラグが発生しているデータをラッチしている１つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、前記データを書き込んだ前記メモリセルとは異なる所望のメモリセルに各々書き込ませるように構成することもできる。 The semiconductor memory device of the present invention is
The memory cell array is divided into a plurality of blocks,
A plurality of write drivers connected one by one corresponding to each of the blocks;
A plurality of latch circuits connected to each write driver corresponding to each set,
Each set of latch circuits includes two or more latch circuits connected in parallel to each other,
The controller is
Only the data that is required to be written by the write control signal, the data is latched in the corresponding latch circuit, and the write flag is generated,
After all of the plurality of data are input, first, for each of the groups, among the latch circuits that latch the data for which the write flag is generated in the latch circuit of the set, Data output from any one of the latch circuits is respectively written into a desired memory cell in the block corresponding to the write driver via the write driver corresponding to the set. For each set, the data output from one latch circuit that latches the data in which the write flag is generated, other than the latch circuit that output the data, among the latch circuits of the set, The block corresponding to the write driver is different from the memory cell in which the data is written through the write driver corresponding to the set. Desired may be configured to respectively written into the memory cell that.

なお、本発明は、上記した半導体メモリ装置などの装置発明の態様に限ることなく、半導体メモリ装置の制御方法などの方法発明としての態様で実現することも可能である。 Note that the present invention is not limited to the above-described aspects of the device invention such as the semiconductor memory device, but can also be realized as a method invention such as a method for controlling the semiconductor memory device.

以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
Ａ１．半導体メモリ装置の構成：
Ａ２．連続書き込み動作：
Ａ３．一部書き込み動作：
Ａ４．書き込み途中終了動作：
Ａ５．実施例の効果：
Ｂ．第２実施例：
Ｂ１．半導体メモリ装置の構成：
Ｂ２．連続書き込み動作：
Ｂ３．一部書き込み動作：
Ｂ４．書き込み途中終了動作：
Ｂ５．実施例の効果：
Ｃ．電子機器への適用例：
Ｄ．変形例： Hereinafter, embodiments of the present invention will be described in the following order based on examples.
A. First embodiment:
A1. Configuration of semiconductor memory device:
A2. Continuous write operation:
A3. Partial write operation:
A4. Ending write operation:
A5. Effects of the embodiment:
B. Second embodiment:
B1. Configuration of semiconductor memory device:
B2. Continuous write operation:
B3. Partial write operation:
B4. Ending write operation:
B5. Effects of the embodiment:
C. Application examples for electronic devices:
D. Variations:

Ａ．第１実施例
Ａ１．半導体メモリ装置の構成：
図１は本発明の第１実施例としての半導体メモリ装置の要部構成を示すブロック図である。図１に示すように、本実施例の半導体メモリ装置は、４つのブロックＡ〜Ｄに分割されたメモリセルアレイ１２と、そのメモリセルアレイ１２に接続されたワードラインドライバ１４と、メモリセルアレイ１２の各ブロックＡ〜Ｄ毎に設けられたカラムドライバ１６ａ〜１６ｄと、メモリセルアレイ１２の各ブロックＡ〜Ｄ毎に設けられたライトドライバ１８ａ〜１８ｄと、ライトドライバ側にゲート用スイッチＧＳＷを、ライトドライバとは反対側にラッチ用スイッチＬＳＷを、それぞれ備え、各ライトドライバにそれぞれ１つずつ接続されたラッチ回路２０ａ〜２０ｄと、これらのラッチ回路に接続された入出力バッファ回路２２と、カラムデコーダ２４と、タイミング制御回路２６と、を備えている。なお、この半導体メモリ装置は、上記各ブロックの他、メモリセルアレイ１２の各ブロックＡ〜Ｄ毎に設けられたリードアンプや、各リードアンプにそれぞれ１つずつ接続されたラッチ回路等の種々のブロックを備えるが、本発明の説明上特に必要としないため、図示を省略している。 A. First Example A1. Configuration of semiconductor memory device:
FIG. 1 is a block diagram showing a main configuration of a semiconductor memory device as a first embodiment of the present invention. As shown in FIG. 1, the semiconductor memory device of this embodiment includes a memory cell array 12 divided into four blocks A to D, a word line driver 14 connected to the memory cell array 12, and each of the memory cell arrays 12. Column drivers 16a to 16d provided for each of the blocks A to D, write drivers 18a to 18d provided for each of the blocks A to D of the memory cell array 12, a gate switch GSW on the write driver side, and a write driver Are provided with latch switches LSW on the opposite side, and are connected to each write driver one by one, latch circuits 20a to 20d, input / output buffer circuits 22 connected to these latch circuits, column decoder 24, And a timing control circuit 26. In addition to the above blocks, the semiconductor memory device includes various blocks such as a read amplifier provided for each block A to D of the memory cell array 12 and a latch circuit connected to each read amplifier. However, since it is not particularly necessary for the description of the present invention, the illustration is omitted.

上記半導体メモリ装置を構成する各ブロックのうち、メモリセルアレイ１２は、マトリクス状に配列された複数のメモリセル（図示せず）を備えており、それらメモリセルには、ローアドレスに従ってワードラインドライバ１４により活性化される複数本のワードライン（図示せず）と、カラムアドレスＹＡＤに従って各ブロック毎のカラムドライバ１６ａ〜１６ｄによって選択される複数本のビットライン（図示せず）が、それぞれ接続されている。 Of each block constituting the semiconductor memory device, the memory cell array 12 includes a plurality of memory cells (not shown) arranged in a matrix, and the word line driver 14 is provided in the memory cells according to the row address. Are connected to a plurality of word lines (not shown) activated by the column address and a plurality of bit lines (not shown) selected by the column drivers 16a to 16d for each block according to the column address YAD. Yes.

入出力バッファ回路２２は、読み出し動作の場合には、読み出したデータをデータ出力ＤＯＵＴとして出力し、書き込み動作の場合には、書き込むべきデータをデータ入力ＤＩＮとして入力する。 The input / output buffer circuit 22 outputs the read data as the data output DOUT in the case of the read operation, and inputs the data to be written as the data input DIN in the case of the write operation.

カラムデコーダ２４には、外部から入力されるアドレスのうちカラムアドレスＹＡＤが入力されて、各ブロックにおいて、ビットラインを選択するための選択信号ｎを生成して、カラムドライバ１６ａ〜１６ｄに出力する。 The column decoder 24 receives a column address YAD from among externally input addresses, generates a selection signal n for selecting a bit line in each block, and outputs it to the column drivers 16a to 16d.

タイミング制御回路２６には、半導体メモリ装置の動作状態を制御するためのチップセレクト信号／ＣＳと、書き込み命令としてのライト信号ＷＲＩＴＥと、データの書き込み要／不要を示す書き込み制御信号／ＤＥと、書き込み動作の基準タイミングとなるクロック信号ＣＬＫと、がそれぞれ入力される。そして、これらの各信号に基づいて、以下で説明するように、ライトドライバを動作させるためのライトドライバイネーブル信号ＷＤＥｒ（但し、ｒ＝０，１，２，３）を生成して、ライトドライバ１８ａ〜１８ｄにそれぞれ出力すると共に、ラッチ回路２０ａ〜２０ｄのゲート用スイッチＧＳＷをオン／オフさせるためのスイッチング信号ＷＤＧと、ラッチ用スイッチＬＳＷをオン／オフさせるためのスイッチング信号ＷＤＳｑ（但し、ｑ＝０，１，２，３）と、をそれぞれ生成して、これらスイッチＧＳＷ，ＬＳＷに出力する。なお、各信号名の「／」は、負論理の信号であることを意味している。 The timing control circuit 26 includes a chip select signal / CS for controlling the operation state of the semiconductor memory device, a write signal WRITE as a write command, a write control signal / DE indicating whether or not data writing is necessary, and writing. A clock signal CLK serving as a reference timing for the operation is input. Based on these signals, as described below, a write driver enable signal WDEr (where r = 0, 1, 2, 3) for operating the write driver is generated, and the write driver 18a To 18d, and a switching signal WDG for turning on / off the gate switch GSW of the latch circuits 20a to 20d and a switching signal WDSq for turning on / off the latch switch LSW (where q = 0) , 1, 2, 3) are generated and output to these switches GSW and LSW. Note that “/” in each signal name means a negative logic signal.

具体的には、タイミング制御回路２６のライトタイミング制御回路２６２が、タイミング制御回路２６に入力される上記各信号およびライトフラグ発生回路２６４で生成されるライトフラグ信号ＷＦＬＧｓ（但し、ｓ＝０，１，２，３）に基づいて、ライトドライバイネーブル信号ＷＤＥｒを生成する。なお、ライトフラグ発生回路２６４はスイッチング信号ＷＤＳｑに基づいてライトフラグ信号ＷＦＬＧｓを生成する。また、データ入力タイミング制御回路２６６が、タイミング制御回路２６に入力される上記各信号に基づいて、スイッチング信号ＷＤＧおよびスイッチング信号ＷＤＳｑを生成する。 Specifically, the write timing control circuit 262 of the timing control circuit 26 receives the above-described signals input to the timing control circuit 26 and the write flag signal WFLGs generated by the write flag generation circuit 264 (where s = 0, 1 , 2, 3), the write driver enable signal WDEr is generated. Note that the write flag generation circuit 264 generates the write flag signal WFLGs based on the switching signal WDSq. Further, the data input timing control circuit 266 generates the switching signal WDG and the switching signal WDSq based on the respective signals input to the timing control circuit 26.

なお、タイミング制御回路２６には、リードアンプを動作させるためのリードアンプイネーブル信号を生成するリードタイミング制御回路など読み出し動作を実行するための種々の回路も備えており、タイミング制御回路２６に入力される上記各信号に加えて、読出命令としてのリード信号等の種々の制御信号も入力されるが、本発明の説明上特に必要としないため、図示を省略している。 The timing control circuit 26 also includes various circuits for executing a read operation, such as a read timing control circuit that generates a read amplifier enable signal for operating the read amplifier, and is input to the timing control circuit 26. In addition to the above signals, various control signals such as a read signal as a read command are also input, but they are not shown because they are not particularly necessary for the description of the present invention.

図２は、図１におけるカラムデコーダ２４の概念的な構成を示すブロック図である。なお、図２では、カラムアドレスＹＡＤを２進数で表し、説明をわかりやすくするために、その桁数を４ビットとしている。従って、カラムアドレスＹＡＤは、上位ビットから順にＹ３，Ｙ２，Ｙ１，Ｙ０として表される。なお、このことは、以下の図３〜図９においても同様である。 FIG. 2 is a block diagram showing a conceptual configuration of the column decoder 24 in FIG. In FIG. 2, the column address YAD is expressed in binary numbers, and the number of digits is set to 4 bits for easy understanding. Therefore, the column address YAD is expressed as Y3, Y2, Y1, Y0 in order from the upper bit. This also applies to FIGS. 3 to 9 below.

本実施例において、カラムデコーダ２４は、図２に示すように、カラムアドレスＹＡＤのうち、下位２ビットＹ１，Ｙ０を無視し、上位２ビットＹ３，Ｙ２のみを用いることによって、選択信号ｎを生成している。 In the present embodiment, as shown in FIG. 2, the column decoder 24 generates the selection signal n by ignoring the lower 2 bits Y1 and Y0 and using only the upper 2 bits Y3 and Y2 in the column address YAD. is doing.

Ａ２．連続書き込み動作：
それでは、図１に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む際の基本動作として、一回の書き込み命令で書き込みが可能な数のデータを高速で連続して書き込む場合について、図３〜図５を用いて、以下説明する。なお、本実施例において、一回の書き込み命令で書き込みが可能な連続データ数は４である。 A2. Continuous write operation:
Then, in the semiconductor memory device of this embodiment shown in FIG. 1, as a basic operation when data is continuously written at a high speed, the number of data that can be written by one write command is continuously written at a high speed. Will be described below with reference to FIGS. In this embodiment, the number of continuous data that can be written with one write command is four.

図３は図１に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。 FIG. 3 is a block diagram showing only the main part of the portion related to the continuous data write operation extracted from the configuration shown in FIG.

メモリセルアレイ１２における各ブロックＡ〜Ｄには、それぞれ、４本のビットラインＢＬが配列されており、図３に示すように、各ビットラインＢＬには、カラムアドレスＹＡＤがそれぞれ割り振られている。また、各ビットラインＢＬには、選択信号ｎに従ってオン／オフするスイッチ回路ＣＳＷが接続されている。このスイッチ回路ＣＳＷは、各ブロックＡ，Ｂ，Ｃ，Ｄ毎に、選択信号ｎに対応する１本のビットラインＢＬについて、オンすることにより、メモリセルアレイ１２全体で、ブロックの異なる４本のビットラインＢＬを一度に選択する。 In each block A to D in the memory cell array 12, four bit lines BL are arranged, and as shown in FIG. 3, a column address YAD is assigned to each bit line BL. Each bit line BL is connected to a switch circuit CSW that is turned on / off according to a selection signal n. The switch circuit CSW turns on one bit line BL corresponding to the selection signal n for each of the blocks A, B, C, and D, whereby four bits of different blocks in the entire memory cell array 12 are turned on. Select line BL at once.

それでは、外部からカラムアドレスＹＡＤとして、例えば、"0100"が入力された場合のデータの連続書き込み動作について、図４および図５を用いて説明する。 Now, a continuous data write operation when, for example, “0100” is input as the column address YAD from the outside will be described with reference to FIGS. 4 and 5. FIG.

図４は、図３において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。また、図５はデータの連続書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。図５において、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はスイッチング信号ＷＤＧを、（ｌ）〜（ｏ）はライトフラグ信号ＷＦＬＧｓを、（ｐ）〜（ｓ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。なお、横軸は時間である。 FIG. 4 is an explanatory diagram for explaining the continuous data write operation when “0100” is input as the column address YAD in FIG. FIG. 5 is a timing chart showing the timing of the main signals in FIG. 1 during the continuous data write operation. 5, (a) is a clock signal CLK, (b) is a chip select signal / CS, (c) is a write control signal / DE, (d) is a write signal WRITE, and (e) is a column address. YAD, (f) the data input DIN, (g) to (j) the switching signal WDSq, (k) the switching signal WDG, (l) to (o) the write flag signal WFLGs, (p ) To (s) respectively show the write driver enable signal WDEr. The horizontal axis is time.

図５（ｂ）に示すチップセレクト信号／ＣＳがローレベル（アクティブ）になると、半導体メモリ装置が動作状態となり、タイミング制御回路２６による読み出し／書き込み動作が可能となる。このとき、図５（ａ）に示すクロック信号ＣＬＫのある立ち上がりのタイミングｔ１で、外部から半導体メモリ装置に対し、ローアドレスとして所望の値が入力されると共に、図５（ｅ）に示すカラムアドレスＹＡＤとして"0100"が入力され、かつ、書き込み命令が入力されると、図５（ｄ）に示すように書き込み命令に対応するライト信号ＷＲＩＴＥがハイレベルになる。 When the chip select signal / CS shown in FIG. 5B is at a low level (active), the semiconductor memory device is in an operating state, and a read / write operation by the timing control circuit 26 becomes possible. At this time, a desired value is input as a row address from the outside to the semiconductor memory device at a certain rising timing t1 of the clock signal CLK shown in FIG. 5A, and the column address shown in FIG. When “0100” is input as YAD and a write command is input, the write signal WRITE corresponding to the write command becomes high level as shown in FIG.

また、図５（ｄ）に示すライト信号ＷＲＩＴＥがハイレベルになった後、図５（ｆ）に示すように、データ入力ＤＩＮとして、連続する４つのカラムアドレス"0100"，"0101"，"0110"，"0111"に対応するメモリセルに書き込むべき４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３が、図５（ａ）に示すクロック信号ＣＬＫにおける所望の周期ごとに順に入力される。なお、本例では、連続する４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３は、クロック信号ＣＬＫにおける立ち下がりのタイミングｔ３１からｔ４１まで，ｔ４１からｔ５１まで，ｔ５１からｔ６１まで，ｔ６１からｔ７１までの各期間でそれぞれ入力される。 Further, after the write signal WRITE shown in FIG. 5 (d) becomes high level, as shown in FIG. 5 (f), as the data input DIN, four consecutive column addresses “0100”, “0101”, “ Four data D0, D1, D2, and D3 to be written in the memory cells corresponding to “0110” and “0111” are sequentially input at every desired cycle in the clock signal CLK shown in FIG. In this example, four continuous data D0, D1, D2, and D3 are stored in each period from the falling timing t31 to t41, from t41 to t51, from t51 to t61, and from t61 to t71 in the clock signal CLK. Respectively.

ここで、順に入力される４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３の全てを連続して書き込む場合には、図５（ｃ）に示すように、書き込み制御信号／ＤＥは、図５（ｆ）に示すデータ入力ＤＩＮとして４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３が順に入力されている各期間（ｔ３１〜ｔ４１，ｔ４１〜ｔ５１，ｔ５１〜ｔ６１，ｔ６１〜ｔ７１）においてローレベル（アクティブ）とされる。 Here, when all of the four data D0, D1, D2, and D3 that are sequentially input are written in succession, as shown in FIG. 5C, the write control signal / DE is shown in FIG. Is set to the low level (active) in each period (t31 to t41, t41 to t51, t51 to t61, t61 to t71) in which four data D0, D1, D2, and D3 are sequentially input. .

さて、図５（ｄ）に示すライト信号ＷＲＩＴＥがハイレベル（アクティブ）になると、その後、所望のタイミングで、ワードラインドライバ１４は、入力されたローアドレスの値に対応したワードラインＷＬを活性化する。また、入力されたカラムアドレスＹＡＤ＝0100は、カラムデコーダ２４に入力される。 When the write signal WRITE shown in FIG. 5D becomes high level (active), the word line driver 14 then activates the word line WL corresponding to the input row address value at a desired timing. To do. The input column address YAD = 0100 is input to the column decoder 24.

このとき、タイミング制御回路２６のデータ入力タイミング制御回路２６６は、図５（ｆ）に示すデータ入力ＤＩＮとして最初のデータＤ０が入力されている期間中（ｔ３１〜ｔ４１）において、図５（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図５（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ４で、図５（ｇ）に示すように、スイッチング信号ＷＤＳｑのうちｑ＝０のＷＤＳ０を立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷのうち、図４に示すｑ＝０のスイッチのみがオンし、その結果、ラッチ回路２０ａは、最初に書き込むべきデータＤ０を、入出力バッファ回路２２を介して入力しラッチする。 At this time, the data input timing control circuit 266 of the timing control circuit 26 receives the first data D0 as the data input DIN shown in FIG. 5 (f) (t31 to t41). Since the write control signal / DE shown in FIG. 5 is at a low level, q = 0 of the switching signal WDSq is shown in FIG. 5G at the rising timing t4 of the clock signal CLK shown in FIG. WDS0 is raised and output to the latch switch LSW. As a result, only the switch of q = 0 shown in FIG. 4 among the latch switches LSW is turned on. As a result, the latch circuit 20a inputs the data D0 to be written first through the input / output buffer circuit 22. Latch.

以下同様にして、データ入力タイミング制御回路２６６は、図５（ｈ）〜（ｊ）に示すように、図５（ｆ）に示すデータ入力ＤＩＮとしてデータＤ１，Ｄ２，Ｄ３が順に入力されている各期間中（ｔ４１〜ｔ５１，ｔ５１〜ｔ６１，ｔ６１〜ｔ７１）において、図５（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図５（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ５，ｔ６，ｔ７で、スイッチング信号ＷＤＳｑを、ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３の順に、次々と立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図４に示すｑ＝１のスイッチ，ｑ＝２のスイッチ，ｑ＝３のスイッチの順にオンし、その結果、ラッチ回路は、２０ｂ，２０ｃ，２０ｄの順に、書き込むべきデータＤ１，Ｄ２，Ｄ３を、入出力バッファ回路２２を介して、次々と入力しラッチする。 Similarly, the data input timing control circuit 266 sequentially receives data D1, D2, D3 as the data input DIN shown in FIG. 5 (f) as shown in FIGS. 5 (h) to (j). During each period (t41 to t51, t51 to t61, t61 to t71), since the write control signal / DE shown in FIG. 5C is at a low level, each rising edge of the clock signal CLK shown in FIG. At timings t5, t6, and t7, the switching signal WDSq is successively raised in the order of WDS of q = 1, WDS of q = 2, and WDS3 of q = 3, and is output to the latch switch LSW. Thereby, the latch switch LSW is turned on in the order of the switch of q = 1, the switch of q = 2, and the switch of q = 3 shown in FIG. 4. As a result, the latch circuit is in the order of 20b, 20c, and 20d. Data D1, D2, D3 to be written are input and latched one after another via the input / output buffer circuit 22.

また、このとき、タイミング制御回路２６のライトフラグ発生回路２６４は、図５（ｇ）〜（ｊ）に示すスイッチング信号ＷＤＳｑの、ｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３の順に発生する、各立ち上がりのタイミングで、図５（ｌ）〜（ｏ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２，ｓ＝３のＷＦＬＧ３の順に、次々と立ち上げて、タイミング制御回路２６のライトタイミング制御回路２６２に出力する。 Further, at this time, the write flag generation circuit 264 of the timing control circuit 26 uses the WDS0 of q = 0, the WDS0 of q = 1, and the WDS2 of q = 2 of the switching signal WDSq shown in FIGS. , Q = 3, which occurs in the order of WDS3, as shown in FIGS. 5 (l) to 5 (o), write flag signal WFLGs is changed to WFLG0 of s = 0, WFLG1, s = 1 of s = 1. = 2 and WFLG3 in the order of s = 3, and output to the write timing control circuit 262 of the timing control circuit 26.

その後、データ入力タイミング制御回路２６６は、図５（ｊ）に示すｑ＝３のスイッチング信号ＷＤＳ３を立ち上げた後の、図５（ａ）に示すクロック信号ＣＬＫにおける最初の立ち下がりのタイミングｔ７１で、図５（ｋ）に示すように、スイッチング信号ＷＤＧを立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図４に示すゲート用スイッチＧＳＷの全てがオンし、その結果、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄが、それぞれラッチしているデータを、それらラッチ回路に接続されたライトドライバ１８ａ，１８ｂ，１８ｃ，１８ｄに出力する。 After that, the data input timing control circuit 266 raises the switching signal WDS3 of q = 3 shown in FIG. 5 (j), and then at the first falling timing t71 in the clock signal CLK shown in FIG. 5 (a). As shown in FIG. 5 (k), the switching signal WDG is raised and output to the gate switch GSW. As a result, all of the gate switches GSW shown in FIG. 4 are turned on. As a result, the data latched by the latch circuits 20a, 20b, 20c, and 20d is written to the write driver 18a connected to the latch circuits. , 18b, 18c, 18d.

このとき、カラムデコーダ２４は、入力されるカラムアドレスＹＡＤ＝0100のうち、下位２ビットを無視し、上位２ビットＹ３＝０，Ｙ２＝１を用いて、図４に示すように、選択信号ｎ＝01を生成して出力する。この選択信号ｎ=01がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷは、各ブロックＡ，Ｂ，Ｃ，Ｄ毎に、その選択信号ｎ＝01に対応したビットラインＢＬ、すなわち、左から２本目のビットラインＢＬを、それぞれ一度に選択する。 At this time, the column decoder 24 ignores the lower 2 bits of the input column address YAD = 0100 and uses the upper 2 bits Y3 = 0 and Y2 = 1 to select the selection signal n as shown in FIG. = 01 is generated and output. When the selection signal n = 01 is input to the switch circuit CSW, the switch circuit CSW is the bit line BL corresponding to the selection signal n = 01, that is, from the left, for each block A, B, C, D. Each second bit line BL is selected at once.

また、このとき、タイミング制御回路２６のライトタイミング制御回路２６２は、図５（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図５（ｌ）に示すｓ＝０のＷＦＬＧ０が立ち上がっているので、図５（ｐ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうちｒ＝０のＷＤＥ０を、スイッチング信号ＷＤＧの立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ１８ａに出力する。同様に、図５（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図５（ｍ）に示すｓ＝１のＷＦＬＧ１，図５（ｎ）に示すｓ＝２のＷＦＬＧ２，図５（ｏ）に示すｓ＝３のＷＦＬＧ３が、それぞれ立ち上がっているので、図５（ｑ），（ｒ），（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝１のＷＤＥ１，ｒ＝２のＷＤＥ２，ｒ＝３のＷＤＥ３を、スイッチング信号ＷＤＧの立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ１８ｂ，１８ｃ，１８ｄに出力する。これにより、ライトドライバ１８ａ〜１８ｄの全てが動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ１８ａ〜１８ｄに接続された各ブロックＡ〜Ｄに出力する。 At this time, the write timing control circuit 262 of the timing control circuit 26 is s = 0 shown in FIG. 5L among the write flag signals WFLGs at the falling timing of the switching signal WDG shown in FIG. As shown in FIG. 5 (p), r = 0 of WDE0 of write driver enable signal WDEr is raised at a desired timing slightly delayed from the fall of switching signal WDG. And output to the write driver 18a. Similarly, at the falling timing of the switching signal WDG shown in FIG. 5 (k), among the write flag signals WFLGs, WFLG of s = 1 shown in FIG. 5 (m), and s = 2 of FIG. 5 (n). Since WFLG2 and WFLG3 of s = 3 shown in FIG. 5 (o) are respectively rising, as shown in FIGS. 5 (q), (r) and (s), among the write driver enable signals WDer, r = 1 WDE1, r = 2 WDE2, and r = 3 WDE3 are raised at a desired timing slightly delayed from the fall of the switching signal WDG, and output to the write drivers 18b, 18c, and 18d. As a result, all of the write drivers 18a to 18d operate to amplify the input data and output the amplified data to the blocks A to D connected to the write drivers 18a to 18d.

なお、上記のようにして、図５（ｐ）〜（ｓ）に示すライトドライバイネーブル信号ＷＤＥ０〜ＷＤＥ３が立ち上がると、図５（ｌ）〜（ｏ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ０〜ＷＦＬＧ３がリセットされてローレベルになる。 When the write driver enable signals WDE0 to WDE3 shown in FIGS. 5 (p) to 5 (s) rise as described above, the corresponding write flag signals are respectively shown in FIGS. 5 (l) to (o). WFLG0 to WFLG3 are reset to a low level.

そして、各ブロックＡ〜Ｄに入力されたデータは、それぞれ、選択された４本のビットラインＢＬを介して、活性化されたワードラインＷＬとその４本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。 The data input to each of the blocks A to D is connected to the activated word line WL and its four bit lines BL via the selected four bit lines BL, respectively. , Data are written in two memory cells (not shown) located at the dotted circle.

この結果、４つのラッチ回路２０ａ〜２０ｄにそれぞれラッチされていたデータが、図４において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0100"（入力されたカラムアドレス）に位置するメモリセルと、その値の次のカラムアドレスＹＡＤ"0101"から連続する３つのカラムアドレスＹＡＤ"0101"〜"0111"に位置するメモリセルとに、それぞれ書き込まれることになる。 As a result, the data latched in each of the four latch circuits 20a to 20d follows the path indicated by the broken line in FIG. 4 and the memory cell located at the column address YAD “0100” (input column address). Then, data is written to the memory cells located at three consecutive column addresses YAD “0101” to “0111” from the column address YAD “0101” next to the value.

こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ１２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルに対して４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３を高速で連続して書き込むことができる。 Thus, in the semiconductor memory device of this embodiment, four column addresses “0100” to “0” that are consecutive from the column address YAD of the input value “0100” in the memory cell array 12 in response to one write command. Four data D0, D1, D2, and D3 can be continuously written at a high speed to the memory cell corresponding to “0111”.

Ａ３．一部書き込み動作：
次に、図１に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作として、一回の書き込み命令で書き込みが可能な数のデータの全てではなく、一部のデータのみを書き込む場合について、図６および図７を用いて、以下説明する。 A3. Partial write operation:
Next, in the semiconductor memory device of this embodiment shown in FIG. 1, as an operation of continuously writing data at a high speed, only a part of the data, not all of the number of data that can be written by one write command, is stored. Will be described below with reference to FIGS. 6 and 7. FIG.

図６は、図３において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。また、図７はデータの一部書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。図７の（ａ）〜（ｓ）は、図５の（ａ）〜（ｓ）と同様に、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はスイッチング信号ＷＤＧを、（ｌ）〜（ｏ）はライトフラグ信号ＷＦＬＧｓを、（ｐ）〜（ｓ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。また、図７の（ａ）〜（ｆ）に示す各信号は、（ｃ）の書き込み制御信号／ＤＥを除いて、図５に示す各信号と同じタイミングである。 FIG. 6 is an explanatory diagram for explaining a partial data write operation when “0100” is input as the column address YAD in FIG. FIG. 7 is a timing chart showing the timing of the main signal in FIG. 1 during a partial data write operation. 7 (a) to (s) are the same as (a) to (s) in FIG. 5, (a) is the clock signal CLK, (b) is the chip select signal / CS, and (c) is the same. Write control signal / DE, (d) write signal WRITE, (e) column address YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) Indicates a switching signal WDG, (l) to (o) indicate a write flag signal WFLGs, and (p) to (s) indicate a write driver enable signal WDer, respectively. Further, the signals shown in (a) to (f) of FIG. 7 have the same timing as the signals shown in FIG. 5 except for the write control signal / DE of (c).

ここで、一回の書き込み命令で書き込みが可能な数のデータの全てではなく、一部のデータのみを書き込む場合には、図５（ｃ）に示すように、書き込み制御信号／ＤＥは、図５（ｆ）に示すデータ入力ＤＩＮとして４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３が順に入力されている各期間のうち、実際に書き込むべきデータが入力されている期間のみローレベル（アクティブ）となる。本例では、２つのデータＤ１，Ｄ２を実際に書き込むデータとし、データＤ１，Ｄ２が入力されている期間（ｔ４１〜ｔ５１，ｔ５１〜ｔ６１）がローレベルとなっている例を示している。 Here, in the case where only a part of the data that can be written by a single write command is written, only a part of the data is written, the write control signal / DE is as shown in FIG. Of the periods in which the four data D0, D1, D2, and D3 are sequentially input as the data input DIN shown in FIG. 5 (f), only the period in which the data to be actually written is input is at the low level (active). . In this example, two data D1 and D2 are actually written data, and the period (t41 to t51, t51 to t61) in which the data D1 and D2 are input is at a low level.

タイミング制御回路２６のデータ入力タイミング制御回路２６６は、図７（ｆ）に示すデータ入力ＤＩＮとして最初のデータＤ０が入力される期間中（ｔ３１〜ｔ４１）において、図７（ｃ）に示す書き込み制御信号／ＤＥがハイレベル（非アクティブ）であるので、図７（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ４で、図７（ｇ）に示すように、スイッチング信号ＷＤＳｑのうち、ｑ＝０のＷＤＳ０について立ち上げを行わない。これにより、ラッチ用スイッチＬＳＷのうち、図６に示すｑ＝０のスイッチはオンせず、その結果、ラッチ回路２０ａは、入出力バッファ回路２２を介して最初に入力されるデータＤ０をラッチしない。 The data input timing control circuit 266 of the timing control circuit 26 performs the write control shown in FIG. 7C during the period (t31 to t41) in which the first data D0 is inputted as the data input DIN shown in FIG. Since the signal / DE is at a high level (inactive), at the rising timing t4 of the clock signal CLK shown in FIG. 7A, q = 0 of the switching signal WDSq as shown in FIG. 7G. WDS0 will not be launched. As a result, among the latch switches LSW, the switch of q = 0 shown in FIG. 6 is not turned on, and as a result, the latch circuit 20a does not latch the data D0 input first through the input / output buffer circuit 22. .

なお、このとき、タイミング制御回路２６のライトフラグ発生回路２６４は、図７（ｇ）に示すスイッチング信号ＷＤＳ０が立ち上がらないので、図７（ｌ）に示すように、ライトフラグ信号ＷＦＬＧｓのうち、ｓ＝０のＷＦＬＧ０について立ち上げを行わない。 At this time, the write flag generation circuit 264 of the timing control circuit 26 does not rise the switching signal WDS0 shown in FIG. 7 (g). Therefore, as shown in FIG. 7 (l), s of the write flag signal WFLGs No startup is performed for WFLG0 with = 0.

次に、データ入力タイミング制御回路２６６は、図７（ｆ）に示すデータ入力ＤＩＮとしてデータＤ１，Ｄ２が順に入力される期間中（ｔ４１〜ｔ５１，ｔ５１〜ｔ６１）では、図７（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図７（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ５，ｔ６で、図７（ｈ），(ｉ)に示すように、スイッチング信号ＷＤＳｑを、ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２の順に立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図６に示すｑ＝１のスイッチ，ｑ＝２のスイッチの順にオンし、その結果、ラッチ回路は、２０ｂ，２０ｃの順に、書き込むべきデータＤ１，Ｄ２を、入出力バッファ回路２２を介して、次々と入力しラッチする。 Next, during the period (t41 to t51, t51 to t61) in which the data D1 and D2 are sequentially input as the data input DIN shown in FIG. Since the write control signal / DE shown is at a low level, the switching signal WDSq as shown in FIGS. 7H and 7I at the rising timings t5 and t6 of the clock signal CLK shown in FIG. Are output in the order of WDS1 with q = 1 and WDS2 with q = 2, and output to the latch switch LSW. Thereby, the latch switch LSW is turned on in the order of the switch of q = 1 and the switch of q = 2 shown in FIG. 6, and as a result, the latch circuit stores the data D1, D2 to be written in the order of 20b, 20c. One after another is input and latched via the input / output buffer circuit 22.

なお、このとき、ライトフラグ発生回路２６４は、図７（ｈ），（ｉ）に示すスイッチング信号ＷＤＳ１，ＷＤＳ２の各立ち上がりのタイミングで、図７（ｍ），（ｎ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２の順に、次々と立ち上げて、タイミング制御回路２６のライトタイミング制御回路２６２に出力する。 At this time, the write flag generation circuit 264 writes the write signals at the rising timings of the switching signals WDS1 and WDS2 shown in FIGS. 7 (h) and (i) as shown in FIGS. 7 (m) and (n). Flag signals WFLGs are successively raised in the order of WFLG1 with s = 1 and WFLG2 with s = 2, and output to the write timing control circuit 262 of the timing control circuit 26.

さらに、データ入力タイミング制御回路２６６は、図７（ｆ）に示すデータ入力ＤＩＮとして最後のデータＤ３が入力される期間中（ｔ６１〜ｔ７１）においても、図７（ｃ）に示す書き込み制御信号／ＤＥがハイレベルであるので、図７（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ７で、図７（ｊ）に示すように、スイッチング信号ＷＤＳｑのうち、ｑ＝３の信号ＷＤＳ３について立ち上げを行わない。これにより、ラッチ用スイッチＬＳＷのうち、図６に示すｑ＝３のスイッチはオンせず、その結果、ラッチ回路２０ｄは、入出力バッファ回路２２を介して最後に入力されるデータＤ３をラッチしない。 Further, the data input timing control circuit 266 also performs the write control signal / shown in FIG. 7C during the period (t61 to t71) in which the last data D3 is input as the data input DIN shown in FIG. Since DE is at the high level, at the timing t7 of the rise of the clock signal CLK shown in FIG. 7A, as shown in FIG. 7J, the signal WDS3 with q = 3 among the switching signals WDSq rises. Do not do. As a result, among the latch switches LSW, the switch of q = 3 shown in FIG. 6 is not turned on, and as a result, the latch circuit 20d does not latch the data D3 input last through the input / output buffer circuit 22. .

なお、このとき、ライトフラグ発生回路２６４は、図７（ｊ）に示すスイッチング信号ＷＤＳ３が立ち上がらないので、図７（ｏ）に示すように、ライトフラグ信号ＷＦＬＧｓのうち、ｓ＝３のＷＦＬＧ０について立ち上げを行わない。 At this time, since the switching signal WDS3 shown in FIG. 7 (j) does not rise, the write flag generation circuit 264, as shown in FIG. 7 (o), for WFLG0 of s = 3 among the write flag signals WFLGs. Do not start up.

その後、データ入力タイミング制御回路２６６は、ｑ＝３のスイッチング信号ＷＤＳ３を立ち上げるための、図７（ａ）に示すクロック信号ＣＬＫにおける立ち上がりのタイミングｔ７の後の立ち下がりのタイミングｔ７１で、図７（ｋ）に示すように、スイッチング信号ＷＤＧを立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図６に示すゲート用スイッチＧＳＷの全てがオンし、その結果、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄが、それぞれラッチしているデータを、それらラッチ回路に接続されたライトドライバ１８ａ，１８ｂ，１８ｃ，１８ｄに出力する。ただし、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄのうち、ラッチ回路２０ａ，２０ｄは、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。 Thereafter, the data input timing control circuit 266 raises the switching signal WDS3 with q = 3 at the falling timing t71 after the rising timing t7 in the clock signal CLK shown in FIG. As shown in (k), the switching signal WDG is raised and output to the gate switch GSW. As a result, all of the gate switches GSW shown in FIG. 6 are turned on, and as a result, the data latched by the latch circuits 20a, 20b, 20c, and 20d is written to the write driver 18a connected to the latch circuits. , 18b, 18c, 18d. However, among the latch circuits 20a, 20b, 20c, and 20d, since the latch circuits 20a and 20d do not latch new data as described above, the data latched in the previous writing is output.

一方、カラムデコーダ２４では、入力されるカラムアドレスＹＡＤ＝0100のうち、下位２ビットを無視し、上位２ビットＹ３＝０，Ｙ２＝１を用いて、図４に示すように、選択信号ｎ＝01を生成して出力する。この選択信号ｎ=01がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷに入力は、各ブロックＡ，Ｂ，Ｃ，Ｄ毎に、その選択信号ｎ＝01に対応したビットラインＢＬ、すなわち、左から２本目のビットラインＢＬを、それぞれ一度に選択する。 On the other hand, the column decoder 24 ignores the lower 2 bits of the input column address YAD = 0100 and uses the upper 2 bits Y3 = 0 and Y2 = 1, as shown in FIG. Generate 01 and output. When the selection signal n = 01 is input to the switch circuit CSW, the input to the switch circuit CSW is the bit line BL corresponding to the selection signal n = 01 for each block A, B, C, D, that is, The second bit line BL from the left is selected at a time.

なお、このとき、タイミング制御回路２６のライトタイミング制御回路２６２は、図７（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図７（ｌ）に示すｓ＝０のＷＦＬＧ０がローレベルであるので、図７（ｐ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０について立ち上げを行わないで、ライトドライバ１８ａに出力する。 At this time, the write timing control circuit 262 of the timing control circuit 26 at the falling timing of the switching signal WDG shown in FIG. 7 (k), among the write flag signals WFLGs, s = s shown in FIG. 7 (l). Since WFLG0 of 0 is at a low level, as shown in FIG. 7 (p), among the write driver enable signals WDEr, WD0 of r = 0 is not started and output to the write driver 18a.

また、ライトタイミング制御回路２６２は、図７（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図７（ｍ）に示すｓ＝１のＷＦＬＧ１，図７（ｎ）に示すｓ＝２のＷＬＦＧ２がハイレベルであるので、図７（ｑ），（ｒ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝１のＷＤＥ１，ｒ＝２のＷＤＥ２を、スイッチング信号ＷＤＧの立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ１８ｂ、１８ｃに出力する。 Further, the write timing control circuit 262 performs the WFLG1 of s = 1 shown in FIG. 7 (m) among the write flag signals WFLGs at the falling timing of the switching signal WDG shown in FIG. ) = 2 WLFG2 shown in FIG. 7) is at a high level. Therefore, as shown in FIGS. 7 (q) and (r), among write driver enable signals WDEr, WDE1 with r = 1 and WDE2 with r = 2. It rises at a desired timing slightly delayed from the fall of the switching signal WDG and outputs it to the write drivers 18b and 18c.

さらに、また、ライトタイミング制御回路２６２は、図７（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図７（ｏ）に示すｓ＝３のＷＦＬＧ３がローレベルであるので、図７（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝３のＷＤＥ３について立ち上げを行わないで、ライトドライバ１８ｄに出力する。 Further, the write timing control circuit 262 is configured such that, at the falling timing of the switching signal WDG shown in FIG. 7 (k), WFLG3 of s = 3 shown in FIG. Therefore, as shown in FIG. 7 (s), among the write driver enable signals WDEr, W = 3 of r = 3 is not started and output to the write driver 18d.

これにより、ライトドライバ１８ａ〜１８ｄのうち、ライトドライバ１８ｂ，１８ｃのみが動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ１８ｂ，１８ｃに接続された各ブロックＢ，Ｃに出力する。 Accordingly, only the write drivers 18b and 18c among the write drivers 18a to 18d operate, amplify the input data, and output the amplified data to the blocks B and C connected to the write drivers 18b and 18c. .

なお、上記のようにして、図７（ｑ）、（ｒ）に示すライトドライバイネーブル信号ＷＤＥ１，ＷＤＥ２が立ち上がると、図７（ｍ），（ｎ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ１，ＷＦＬＧ２はリセットされてローレベルになる。 When the write driver enable signals WDE1 and WDE2 shown in FIGS. 7 (q) and (r) rise as described above, the corresponding write flag signals are shown in FIGS. 7 (m) and (n). WFLG1 and WFLG2 are reset to low level.

そして、各ブロックＢ，Ｃに入力されたデータは、それぞれ、選択された２本のビットラインＢＬを介して、活性化されたワードラインＷＬとその２本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。 The data input to each of the blocks B and C are connected to the activated word line WL and the two bit lines BL via the selected two bit lines BL, respectively. , Data are written in two memory cells (not shown) located at the dotted circle.

この結果、４つのラッチ回路２０ａ〜２０ｄにそれぞれラッチされていたデータのうち、２つのラッチ回路２０ｂ，２０ｃにラッチされていたデータのみが、図４において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0101"（入力されたカラムアドレスの次のカラムアドレス）およびその値の次のカラムアドレスＹＡＤ"01100"に位置するメモリセルに、それぞれ書き込まれることになる。 As a result, among the data latched by the four latch circuits 20a to 20d, only the data latched by the two latch circuits 20b and 20c follows the path indicated by the broken line in FIG. Data is written to the memory cell located at YAD “0101” (the column address next to the input column address) and the column address YAD “01100” next to the value.

こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ１２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルのうち、実際に書き込みを望む２つのカラムアドレス"0101"，"0110"に対応する一部のメモリセルに対してのみ２つのデータＤ１，Ｄ２を高速で書き込むことができる。 Thus, in the semiconductor memory device of this embodiment, four column addresses “0100” to “0” that are consecutive from the column address YAD of the input value “0100” in the memory cell array 12 in response to one write command. Of the memory cells corresponding to “0111”, two data D1 and D2 can be written at high speed only to some memory cells corresponding to two column addresses “0101” and “0110” that are actually desired to be written. it can.

Ａ４．書き込み途中終了動作：
次に、図１に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作の途中で、チップセレクト信号／ＣＳをハイレベル（非アクティブ）とすることにより、半導体メモリ装置の動作が非動作状態とされた場合の書き込み動作について、図８および図９を用いて、以下説明する。 A4. Ending write operation:
Next, in the semiconductor memory device of this embodiment shown in FIG. 1, the chip select signal / CS is set to high level (inactive) during the operation of continuously writing data at a high speed, so that the semiconductor memory device of FIG. A write operation when the operation is in the non-operation state will be described below with reference to FIGS.

図８は、図３において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。また、図９は書き込み途中終了動作時における図１の要部信号のタイミングを示すタイミングチャートである。図９の（ａ）〜（ｓ）は、図５の（ａ）〜（ｓ）と同様に、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はスイッチング信号ＷＤＧを、（ｌ）〜（ｏ）はライトフラグ信号ＷＦＬＧｓを、（ｐ）〜（ｓ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。また、図９の（ａ）〜（ｆ）に示す各信号は、基本的に図５の（ａ）〜（ｆ）に示す各信号と同じタイミングであるが、連続書き込み動作の途中の（ａ）に示すクロック信号ＣＬＫの立ち下がりのタイミングｔ５１で、（ｂ）に示すチップセレクト信号／ＣＳはハイレベル（非アクティブ）になり、（ｃ）に示す書き込み制御信号／ＤＥもハイレベル（非アクティブ）になる場合を示している。また、チップセレクト信号／ＣＳがハイレベルになると、これに応じて、図９（ａ）に示すクロック信号の立ち上がりのタイミングｔ６で、図９（ｄ）に示すライト信号ＷＲＩＴＥがローレベル（非アクティブ）になる場合を示している。 FIG. 8 is an explanatory diagram for explaining the operation in the case where the write operation is terminated halfway during the continuous data write operation when “0100” is input as the column address YAD in FIG. FIG. 9 is a timing chart showing the timing of the main signal in FIG. 1 during the end of writing operation. 9A to 9S are the same as FIGS. 5A to 5S, FIG. 9A is the clock signal CLK, FIG. 9B is the chip select signal / CS, and FIG. Write control signal / DE, (d) write signal WRITE, (e) column address YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) Indicates a switching signal WDG, (l) to (o) indicate a write flag signal WFLGs, and (p) to (s) indicate a write driver enable signal WDer, respectively. Further, the signals shown in (a) to (f) of FIG. 9 are basically at the same timing as the signals shown in (a) to (f) of FIG. ), The chip select signal / CS shown in (b) becomes high level (inactive), and the write control signal / DE shown in (c) also goes high (inactive). ). When the chip select signal / CS becomes high level, the write signal WRITE shown in FIG. 9 (d) becomes low level (inactive) at the rising timing t6 of the clock signal shown in FIG. 9 (a). ).

タイミング制御回路２６のデータ入力タイミング制御回路２６６は、図９（ｆ）に示すデータ入力ＤＩＮとして順に入力されるデータＤ０，Ｄ１の各期間中（ｔ３１〜ｔ４１，ｔ４１〜ｔ５１）において、図９（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図９（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ４，ｔ５で、図９（ｇ），（ｈ）に示すように、スイッチング信号ＷＤＳｑを、ｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１の順に立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図４に示すｑ＝０のスイッチ，ｑ＝１のスイッチの順にオンし、その結果、ラッチ回路は、２０ａ，２０ｂの順に、書き込むべきデータＤ０，Ｄ１を、入出力バッファ回路２２を介して、次々と入力しラッチする。 The data input timing control circuit 266 of the timing control circuit 26 receives the data D0 and D1 sequentially input as the data input DIN shown in FIG. 9F during the period (t31 to t41, t41 to t51). Since the write control signal / DE shown in c) is at the low level, as shown in FIGS. 9G and 9H at the rising timings t4 and t5 of the clock signal CLK shown in FIG. The switching signal WDSq is raised in the order of WDS0 of q = 0 and WDS1 of q = 1, and is output to the latch switch LSW. Thereby, the latch switch LSW is turned on in the order of the switch of q = 0 and the switch of q = 1 shown in FIG. 4, and as a result, the latch circuit outputs the data D0 and D1 to be written in the order of 20a and 20b. One after another is input and latched via the input / output buffer circuit 22.

また、このとき、タイミング制御回路２６のライトフラグ発生回路２６４は、図９（ｇ）、（ｈ）に示すｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１の順に立ち上がるスイッチング信号ＷＤＳｑの各立ち上がりのタイミングで、図９（ｌ），（ｍ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１の順に立ち上げて、タイミング制御回路２６のライトタイミング制御回路２６２に出力する。 Further, at this time, the write flag generation circuit 264 of the timing control circuit 26 has the rising timing of the switching signal WDSq that rises in the order of WDS0 of q = 0 and WDS1 of q = 1 shown in FIGS. Then, as shown in FIGS. 9L and 9M, the write flag signal WFLGs is raised in the order of WFLG0 of s = 0 and WFLG1 of s = 1 to the write timing control circuit 262 of the timing control circuit 26. Output.

その後、データ入力タイミング制御回路２６６は、図９（ａ）に示すクロック信号ＣＬＫにおける立ち下がりのタイミングｔ５１から次の立ち上がりのタイミングｔ６までの間に、図９（ｂ）に示すチップセレクト信号／ＣＳがハイレベル（非アクティブ）に変化したので、これに応じて、図９（ｎ），（ｏ）に示すように、スイッチ信号ＷＤＳｑのうち、ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３についての立ち上げを行わない。このとき、ライトフラグ信号ＷＦＬＧｓのうち、図９（ｌ），（ｍ）に示すｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１が立ち上がっているので、次の立ち下がりのタイミングｔ６１で、図９（ｋ）に示すように、スイッチング信号ＷＤＧを立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、ゲート用スイッチＧＳＷの全てがオンし、その結果、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄが、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ１８ａ，１８ｂ，１８ｃ，１８ｄに出力する。ただし、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄのうち、ラッチ回路２０ｃ，２０ｄは、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。 Thereafter, the data input timing control circuit 266 performs the chip select signal / CS shown in FIG. 9B between the falling timing t51 and the next rising timing t6 in the clock signal CLK shown in FIG. Changes to a high level (inactive). Accordingly, as shown in FIGS. 9 (n) and 9 (o), among the switch signals WDSq, q = 2 WDS2 and q = 3 WDS3. Do not start up. At this time, among the write flag signals WFLGs, WFLG0 of s = 0 and WFLG1 of s = 1 shown in FIGS. 9L and 9M rise, and therefore, at the next fall timing t61, FIG. As shown in k), the switching signal WDG is raised and output to the gate switch GSW. As a result, all of the gate switches GSW are turned on. As a result, the latch circuits 20a, 20b, 20c, and 20d receive the data latched by the write drivers 18a, 18b, 18c, To 18d. However, among the latch circuits 20a, 20b, 20c, and 20d, since the latch circuits 20c and 20d do not latch new data as described above, the data latched in the previous writing is output.

また、このとき、ライトタイミング制御回路２６２は、図９（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、図９（ｌ），（ｍ）に示すライトフラグ信号ＷＦＬＧ０，ＷＬＦＧ１がハイレベルであるので、図９（ｐ），（ｑ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０，ｒ＝１のＷＤＥ１を、スイッチング信号ＷＤＧの立ち下がりからわずかに遅れた所望のタイミングで立ち上げで、ライトドライバ１８ａ，１８ｂに出力する。 Further, at this time, the write timing control circuit 262 has the write flag signals WFLG0 and WLFG1 shown in FIGS. 9L and 9M at the high level at the falling timing of the switching signal WDG shown in FIG. Therefore, as shown in FIGS. 9 (p) and (q), among the write driver enable signals WDEr, the WDE0 with r = 0 and the WDE1 with r = 1 are desired slightly delayed from the falling edge of the switching signal WDG. Is output to the write drivers 18a and 18b.

また、ライトタイミング制御回路２６２は、図９（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図９（ｎ）示すｓ＝２のＷＦＬＧ２，図９（ｏ）に示すｓ＝３のＷＦＬＧ３がローレベルであるので、図９（ｒ），（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝２のＷＤＥ２，ｒ＝３のＷＤＥ３について立ち上げを行わないで、ライトドライバ１８ｃ，１８ｄに出力する。 In addition, the write timing control circuit 262 performs the WFLG2 of s = 2 shown in FIG. 9 (n) among the write flag signals WFLGs at the falling timing of the switching signal WDG shown in FIG. 9 (k), and FIG. 9 (o). Since WFLG3 of s = 3 shown in FIG. 9 is at a low level, as shown in FIGS. 9R and 9S, among the write driver enable signals WDEr, WDE2 of r = 2 and WDE3 of r = 3 are started up. Are output to the write drivers 18c and 18d.

これにより、ライトドライバ１８ａ〜１８ｄのうち、ライトドライバ１８ａ，１８ｂのみが動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ１８ａ，１８ｂに接続された各ブロックＡ，Ｂに出力する。 As a result, only the write drivers 18a and 18b among the write drivers 18a to 18d operate to amplify the input data and output the amplified data to the blocks A and B connected to the write drivers 18a and 18b. .

なお、上記のようにして、図９（ｐ）、（ｑ）に示すライトドライバイネーブル信号ＷＤＥ０，ＷＤＥ１が立ち上がると、図９（ｌ），（ｍ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ０，ＷＦＬＧ１がリセットされてローレベルになる。 When the write driver enable signals WDE0 and WDE1 shown in FIGS. 9 (p) and (q) rise as described above, the corresponding write flag signals are shown in FIGS. 9 (l) and 9 (m). WFLG0 and WFLG1 are reset to low level.

そして、各ブロックＡ，Ｂに入力されたデータは、それぞれ、選択された２本のビットラインＢＬを介して、活性化されたワードラインＷＬとその２本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。 The data input to each of the blocks A and B are connected to the activated word line WL and the two bit lines BL via the selected two bit lines BL, respectively. , Data are written in two memory cells (not shown) located at the dotted circle.

この結果、２つのラッチ回路２０ａ，２０ｂにラッチされていたデータのみが、図４において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0100"（入力されたカラムアドレス）およびその値の次のカラムアドレスＹＡＤ"0101"に位置するメモリセルに、それぞれ書き込まれることになる。 As a result, only the data latched by the two latch circuits 20a and 20b follows the path indicated by the broken line in FIG. 4, and the column address YAD "0100" (input column address) and the value next to the value are next. Each data is written in the memory cell located at the column address YAD “0101”.

こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ１２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルに対して４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３を高速で書き込む動作の実行途中で、チップセレクト信号／ＣＳをハイレベル（非アクティブ）とすることにより、半導体メモリ装置の動作が非動作状態とされた場合に、チップセレクト信号／ＣＳのハイレベルへの変化に応じて、それまでにラッチ回路２０ａ、２０ｂで既にラッチされていたデータＤ０，Ｄ１を、２つのカラムアドレス"0100"，"0101"に対応するメモリセルに対して高速で書き込むことができる。 Thus, in the semiconductor memory device of this embodiment, four column addresses “0100” to “0” that are consecutive from the column address YAD of the input value “0100” in the memory cell array 12 in response to one write command. Semiconductor memory device by setting chip select signal / CS to high level (inactive) during the operation of writing four data D0, D1, D2, and D3 to the memory cell corresponding to "0111" at high speed In response to the change of the chip select signal / CS to the high level, the data D0 and D1 that have already been latched by the latch circuits 20a and 20b are stored in the two columns. Data can be written to the memory cells corresponding to the addresses “0100” and “0101” at high speed.

Ａ５．実施例の効果：
以上説明したように、本実施例においては、メモリセルアレイ１２を４つのブロックＡ，Ｂ，Ｃ，Ｄに分割して、ライトドライバをそれぞれ１つ用意し、さらに、それらライトドライバに接続されるラッチ回路をそれぞれ１つ用意している。そして、１回の書き込み命令では、書き込むべきデータを、ラッチ回路それぞれにラッチさせ、そのラッチさせたデータを、各ライトドライバを介して各ブロックＡ，Ｂ，Ｃ，Ｄに、１度に書き込むことにより、計４個のデータを高速に連続して書き込むことができる。 A5. Effects of the embodiment:
As described above, in this embodiment, the memory cell array 12 is divided into four blocks A, B, C, and D, one write driver is prepared, and a latch connected to these write drivers. One circuit is prepared for each. In a single write command, the data to be written is latched in each latch circuit, and the latched data is written to each block A, B, C, D at once via each write driver. Thus, a total of four data can be written continuously at high speed.

さらに、本実施例では、連続して入力される各データの書き込みの要／不要を示す書き込み制御信号／ＤＥを外部から入力し、データ入力ＤＩＮとして外部からデータが入力される際に、書き込み制御信号／ＤＥがローレベル（アクティブ）である場合には、そのデータに対応するライトフラグ信号ＷＦＬＧｓを立ち上げてデータの書き込みを許可し、書き込み制御信号／ＤＥがハイレベル（非アクティブ）である場合には、そのデータに対応するライトフラグ信号ＷＦＬＧｓを立ち上げないでデータの書き込みを許可しない構成としている。これにより、４個のデータを高速に連続して書き込む際に、その一部のデータの書き込みのみを実際に行うことができる。 Further, in this embodiment, a write control signal / DE indicating the necessity / unnecessity of writing of continuously inputted data is inputted from the outside, and when the data is inputted from the outside as the data input DIN, the write control is performed. When the signal / DE is at a low level (active), the write flag signal WFLGs corresponding to the data is raised to allow data writing, and the write control signal / DE is at a high level (inactive) In this configuration, data write is not permitted without raising the write flag signal WFLGs corresponding to the data. Thus, when four pieces of data are written continuously at a high speed, only a part of the data can be actually written.

従って、本実施例によれば、高速に連続してデータを書き込む際に、不要な書き込みを行わないようにすることができる。 Therefore, according to the present embodiment, unnecessary writing can be prevented when writing data continuously at a high speed.

また、本実施例では、連続してデータを書き込む動作の途中で、チップセレクト信号／ＣＳがハイレベル（非アクティブ）に変化して、半導体メモリ装置の動作が非動作状態とされた場合に、それまでにラッチ回路で既にデータがラッチされてライトフラグ信号ＷＦＬＧｓが立ち上がっている場合には、書き込み動作をキャンセルするのではなく、既にラッチされているデータを、書き込むことができる。 Further, in this embodiment, when the chip select signal / CS changes to high level (inactive) during the operation of continuously writing data, the operation of the semiconductor memory device is brought into a non-operating state. If the data has already been latched by the latch circuit so far and the write flag signal WFLGs has risen, the already latched data can be written instead of canceling the write operation.

Ｂ．第２実施例
Ｂ１．半導体メモリ装置の構成：
図１０は本発明の第２実施例としての半導体メモリ装置の要部構成を示すブロック図である。図１０に示すように、本実施例の半導体メモリ装置が、図１に示した第１実施例における半導体メモリ装置と異なる点は、メモリセルアレイが２つのブロックＡ，Ｂに分割されている点と、それに伴い、各ブロック毎に設けられるカラムドライバ、並びにライトドライバが、それぞれ、２つになっている点と、各ライトドライバに接続されるラッチ回路が、それぞれ、２つ１組で構成されている点と、タイミング制御回路からカラムデコーダにプリセット／カウントアップ信号が供給されている点である。 B. Second Example B1. Configuration of semiconductor memory device:
FIG. 10 is a block diagram showing a main configuration of a semiconductor memory device as a second embodiment of the present invention. As shown in FIG. 10, the semiconductor memory device of this embodiment is different from the semiconductor memory device of the first embodiment shown in FIG. 1 in that the memory cell array is divided into two blocks A and B. Accordingly, there are two column drivers and write drivers provided for each block, and latch circuits connected to each write driver are configured in pairs. And a preset / count-up signal is supplied from the timing control circuit to the column decoder.

即ち、本実施例の半導体メモリ装置は、２つのブロックＡ，Ｂに分割されたメモリセルアレイ５２と、そのメモリセルアレイ５２に接続されたワードラインドライバ５４と、メモリセルアレイ５２の各ブロックＡ，Ｂ毎に設けられたカラムドライバ５６ａ，５６ｂと、メモリセルアレイ５２の各ブロックＡ，Ｂ毎に設けられたライトドライバ５８ａ，５８ｂと、各ライトドライバにそれぞれ１組ずつ接続された複数のラッチ回路と、これらのラッチ回路に接続された入出力バッファ回路６２と、カラムデコーダ６４と、タイミング制御回路６６と、を備えている。 That is, the semiconductor memory device of this embodiment includes a memory cell array 52 divided into two blocks A and B, a word line driver 54 connected to the memory cell array 52, and each block A and B of the memory cell array 52. Column drivers 56a, 56b provided in the memory cell array 52, write drivers 58a, 58b provided for each block A, B of the memory cell array 52, a plurality of latch circuits connected to each write driver, An input / output buffer circuit 62 connected to the latch circuit, a column decoder 64, and a timing control circuit 66.

このうち、メモリセルアレイ５２は、マトリクス状に配列された複数のメモリセル（図示せず）を備えており、それらメモリセルには、ローアドレスに従ってワードラインドライバ５４により活性化される複数本のワードライン（図示せず）と、カラムアドレスＹＡＤに従って各ブロック毎のカラムドライバ５６ａ，５６ｂによって選択される複数本のビットライン（図示せず）が、それぞれ接続されている。 Among these, the memory cell array 52 includes a plurality of memory cells (not shown) arranged in a matrix, and the memory cells include a plurality of words activated by the word line driver 54 according to the row address. A line (not shown) is connected to a plurality of bit lines (not shown) selected by the column drivers 56a and 56b for each block according to the column address YAD.

各組のラッチ回路は、それぞれ、互いに並列に接続された２つのラッチ回路（６０ａ０，６０ａ１），（６０ｂ０，６０ｂ１）で構成されている。各ラッチ回路は、各々、ライトドライバ側にゲート用スイッチＧＳＷを、ライトドライバとは反対側にラッチ用スイッチＬＳＷを、それぞれ備えている。 Each set of latch circuits includes two latch circuits (60a0, 60a1) and (60b0, 60b1) connected in parallel to each other. Each latch circuit includes a gate switch GSW on the write driver side and a latch switch LSW on the opposite side of the write driver.

入出力バッファ回路６２は、第１実施例の半導体メモリ装置における入出力バッファ回路２２（図１）と同様に、読み出し動作の場合には、読み出したデータをデータ出力ＤＯＵＴとして出力し、書き込み動作の場合には、書き込むべきデータをデータ入力ＤＩＮとして入力する。 Similar to the input / output buffer circuit 22 (FIG. 1) in the semiconductor memory device of the first embodiment, the input / output buffer circuit 62 outputs the read data as the data output DOUT in the read operation, and performs the write operation. In this case, data to be written is input as the data input DIN.

カラムデコーダ６４には、外部から入力されるアドレスのうちカラムアドレスＹＡＤが入力されると共に、タイミング制御回路２６からのプリセット信号ＰＳとカウントアップ信号ＣＵが供給されて、各ブロックＡ，Ｂにおいて、ビットラインを選択するための選択信号ｎを生成して、カラムドライバ５６ａ，５６ｂに出力する。 The column decoder 64 is supplied with the column address YAD among the addresses input from the outside and is supplied with the preset signal PS and the count-up signal CU from the timing control circuit 26, and in each of the blocks A and B, A selection signal n for selecting a line is generated and output to the column drivers 56a and 56b.

タイミング制御回路６６には、第１実施例の半導体メモリ装置におけるタイミング制御回路２６（図１）と同様に、チップセレクト信号／ＣＳと、ライト信号ＷＲＩＴＥと、書き込み制御信号／ＤＥと、クロック信号ＣＬＫとが、それぞれ入力される。読み出し命令としてのリード信号ＲＥＡＤと、書き込み命令としてのライト信号ＷＲＩＴＥと、読み出し動作／書き込み動作の基準タイミングとなるクロック信号ＣＬＫとがそれぞれ入力される。そして、これらの各信号に基づいて、以下で説明するように、ライトドライバを動作させるためのライトドライバイネーブル信号ＷＤＥｒ（但し、ｒ＝０，１）を生成して、ライトドライバ５８ａ、５８ｂにそれぞれ出力すると共に、ラッチ回路のゲート用スイッチＧＳＷをオン／オフさせるためのスイッチング信号ＷＤＧｐ（但し、ｐ＝０，１）と、ラッチ用スイッチＬＳＷをオン／オフさせるためのスイッチング信号ＷＤＳｑ（但し、ｑ＝０，１，２，３）と、をそれぞれ生成して、これらスイッチＧＳＷ，ＬＳＷに出力する。また、プリセット信号ＰＳおよびカウントアップ信号ＣＵを生成して、カラムデコーダ６４に出力する。 Similarly to the timing control circuit 26 (FIG. 1) in the semiconductor memory device of the first embodiment, the timing control circuit 66 includes a chip select signal / CS, a write signal WRITE, a write control signal / DE, and a clock signal CLK. And are input respectively. A read signal READ as a read command, a write signal WRITE as a write command, and a clock signal CLK serving as a reference timing for the read / write operation are input. Based on these signals, as described below, a write driver enable signal WDEr (where r = 0, 1) for operating the write driver is generated, and is sent to the write drivers 58a and 58b, respectively. A switching signal WDGp (where p = 0, 1) for turning on / off the gate switch GSW of the latch circuit and a switching signal WDSq (where q = 0) for turning on / off the latch switch LSW. = 0, 1, 2, 3) are generated and output to these switches GSW and LSW. Further, the preset signal PS and the count-up signal CU are generated and output to the column decoder 64.

具体的には、タイミング制御回路６６のライトタイミング制御回路６６２が、タイミング制御回路６６に入力される上記各信号およびライトフラグ発生回路６６４で生成されるライトフラグ信号ＷＦＬＧｓ（但し、ｓ＝０，１，２，３）に基づいて、ライトドライバイネーブル信号ＷＤＥｒと、プリセット信号ＰＳおよびカウントアップ信号ＣＵと、を生成する。なお、ライトフラグ発生回路６６４はスイッチング信号ＷＤＳｑに基づいてライトフラグ信号ＷＦＬＧｓを生成する。また、データ入力タイミング制御回路６６６が、タイミング制御回路６６に入力される上記各信号に基づいて、スイッチング信号ＷＤＧｐおよびスイッチング信号ＷＤＳｑを生成する。 Specifically, the write timing control circuit 662 of the timing control circuit 66 receives the above-described signals input to the timing control circuit 66 and the write flag signal WFLGs generated by the write flag generation circuit 664 (where s = 0, 1 , 2, 3), a write driver enable signal WDEr, a preset signal PS and a count-up signal CU are generated. Note that the write flag generation circuit 664 generates the write flag signal WFLGs based on the switching signal WDSq. Further, the data input timing control circuit 666 generates the switching signal WDGp and the switching signal WDSq based on the respective signals input to the timing control circuit 66.

なお、タイミング制御回路６６には、リードアンプを動作させるためのリードアンプイネーブル信号を生成するリードタイミング制御回路など読み出し動作を実行するための種々の回路も備えており、タイミング制御回路６６に入力される上記各信号に加えて、読出命令としてのリード信号等の種々の制御信号も入力されるが、本発明の説明上特に必要としないため、図示を省略している。 The timing control circuit 66 also includes various circuits for executing a read operation, such as a read timing control circuit that generates a read amplifier enable signal for operating the read amplifier, and is input to the timing control circuit 66. In addition to the above signals, various control signals such as a read signal as a read command are also input, but they are not shown because they are not particularly necessary for the description of the present invention.

図１１は図１０におけるカラムデコーダ６４の概念的な構成を示すブロック図である。なお、図１１では、第１実施例におけるカラムデコーダ２４（図２）と同様に、カラムアドレスＹＡＤを２進数で表し、説明をわかりやすくするために、その桁数を４ビットとしている。従って、カラムアドレスＹＡＤは、上位ビットから順にＹ３，Ｙ２，Ｙ１，Ｙ０として表される。なお、このことは、以下の図１２〜図１８においても同様である。 FIG. 11 is a block diagram showing a conceptual configuration of the column decoder 64 in FIG. In FIG. 11, as in the column decoder 24 (FIG. 2) in the first embodiment, the column address YAD is represented by a binary number, and the number of digits is 4 bits for easy understanding. Therefore, the column address YAD is expressed as Y3, Y2, Y1, Y0 in order from the upper bit. This also applies to FIGS. 12 to 18 below.

本実施例において、カラムデコーダ６４は、図１１に示すように、ビットカウンタＢＣを備えている。このビットカウンタＢＣは、カラムアドレスＹＡＤのうち、下位から２ビット目のビットＹ１を入力すると共に、タイミング制御回路６６からのプリセット信号ＰＳおよびカウントアップ信号ＣＵをそれぞれ入力し、カウンタ出力信号Ｙ１'を出力する。ビットカウンタＢＣは、プリセット信号ＰＳの立ち上がりのタイミングで、入力されたビットＹ１をプリセットし、その後、カウントアップ信号ＣＵの立ち上がりのタイミングで、プリセットしたビットＹ１を１カウントアップする。従って、例えば、ビットＹ１＝0が入力された場合には、プリセット信号ＰＳの立ち上がりのタイミングで、カウンタ出力信号Ｙ１'＝0を出力し、その後、カウントアップ信号ＣＵの立ち上がりのタイミングで、カウンタ出力信号Ｙ１'＝1を出力する。反対に、ビットＹ１＝1が入力された場合には、プリセット信号ＰＳの立ち上がりのタイミングで、カウンタ出力信号Ｙ１'＝1を出力し、その後、カウントアップ信号ＣＵの立ち上がりのタイミングで、カウンタ出力信号Ｙ１'＝0を出力する。 In this embodiment, the column decoder 64 includes a bit counter BC as shown in FIG. The bit counter BC inputs the bit Y1 of the second least significant bit of the column address YAD, and also inputs the preset signal PS and the count up signal CU from the timing control circuit 66, and outputs the counter output signal Y1 ′. Output. The bit counter BC presets the input bit Y1 at the rising timing of the preset signal PS, and then increments the preset bit Y1 by 1 at the rising timing of the count-up signal CU. Therefore, for example, when bit Y1 = 0 is input, the counter output signal Y1 ′ = 0 is output at the rising timing of the preset signal PS, and then the counter output is output at the rising timing of the count-up signal CU. The signal Y1 ′ = 1 is output. On the contrary, when bit Y1 = 1 is input, the counter output signal Y1 ′ = 1 is output at the rising timing of the preset signal PS, and then the counter output signal is output at the rising timing of the count-up signal CU. Y1 ′ = 0 is output.

そして、カラムデコーダ６４では、カラムアドレスＹＡＤのうち、下位１ビットＹ０を無視し、上位２ビットＹ３，Ｙ２と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'と、を用いることによって、選択信号ｎを生成する。 The column decoder 64 ignores the lower 1 bit Y0 of the column address YAD and generates the selection signal n by using the upper 2 bits Y3 and Y2 and the counter output signal Y1 ′ of the bit counter BC. To do.

Ｂ２．連続書き込み動作：
それでは、図１０に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む際の基本動作として、一回の書き込み命令で書き込みが可能な数のデータを高速で連続して書き込む場合について、図１２〜図１４を用いて、以下説明する。 B2. Continuous write operation:
Then, in the semiconductor memory device of this embodiment shown in FIG. 10, as a basic operation when data is continuously written at a high speed, the number of data that can be written by one write command is continuously written at a high speed. Will be described below with reference to FIGS.

図１２は図１０に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。 FIG. 12 is a block diagram showing only the main part of the portion related to the continuous data write operation extracted from the configuration shown in FIG.

メモリセルアレイ５２における各ブロックＡ，Ｂには、それぞれ、８本のビットラインＢＬが配列されており、図１２に示すように、各ビットラインＢＬには、カラムアドレスＹＡＤがそれぞれ割り振られている。また、各ビットラインＢＬには、選択信号ｎに従ってオン／オフするスイッチ回路ＣＳＷが接続されている。このスイッチ回路ＣＳＷは、各ブロックＡ，Ｂ毎に、選択信号ｎに対応する１本のビットラインＢＬについて、オンすることにより、メモリセルアレイ５２全体で、ブロックの異なる２本のビットラインＢＬを一度に選択する。 Eight bit lines BL are arranged in each of the blocks A and B in the memory cell array 52. As shown in FIG. 12, a column address YAD is assigned to each bit line BL. Each bit line BL is connected to a switch circuit CSW that is turned on / off according to a selection signal n. The switch circuit CSW turns on one bit line BL corresponding to the selection signal n for each of the blocks A and B, so that the entire memory cell array 52 once sets two bit lines BL having different blocks. Select

それでは、外部からカラムアドレスＹＡＤとして、例えば、"0100"が入力された場合のデータの連続書き込み動作について、図１３および図１４を用いて説明する。 Now, a continuous data write operation when, for example, “0100” is input as the column address YAD from the outside will be described with reference to FIGS. 13 and 14.

図１３は、図１２において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。また、図１４はデータの連続書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。図１４において、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はプリセット信号ＰＳを、（ｌ）はカウントアップ信号ＣＵを、（ｍ），（ｎ）はスイッチング信号ＷＤＧｐを、（ｏ）〜（ｒ）はライトフラグ信号ＷＦＬＧｓを、（ｓ），（ｔ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。なお、横軸は時間である。 FIG. 13 is an explanatory diagram for explaining the continuous data write operation when “0100” is input as the column address YAD in FIG. FIG. 14 is a timing chart showing the timing of the main signals in FIG. 1 during the continuous data write operation. 14, (a) is a clock signal CLK, (b) is a chip select signal / CS, (c) is a write control signal / DE, (d) is a write signal WRITE, and (e) is a column address. YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) preset signal PS, (l) count-up signal CU, (m), (n ) Indicates the switching signal WDGp, (o) to (r) indicate the write flag signal WFLGs, and (s) and (t) indicate the write driver enable signal WDer, respectively. The horizontal axis is time.

なお、図１４の（ａ）〜（ｆ）に示すクロック信号ＣＬＫ，チップセレクト信号／ＣＳ，書き込み制御信号／ＤＥ，ライト信号ＷＲＩＴＥ，カラムアドレスＹＡＤ，データ入力ＤＩＮの各タイミングは、第１実施例の半導体メモリ装置の連続書き込み動作におけるタイミングチャート（図５）と同じであるとする。 The timings of the clock signal CLK, the chip select signal / CS, the write control signal / DE, the write signal WRITE, the column address YAD, and the data input DIN shown in (a) to (f) of FIG. This is the same as the timing chart (FIG. 5) in the continuous write operation of the semiconductor memory device.

さて、図１４（ｄ）に示すライト信号ＷＲＩＴＥがハイレベル（アクティブ）になると、その後、所望のタイミングで、ワードラインドライバ５４（図１０）は、入力されたローアドレスの値に対応したワードラインＷＬを活性化する。また、入力されたカラムアドレスＹＡＤ=0100は、カラムデコーダ６４に入力される。 Now, when the write signal WRITE shown in FIG. 14D becomes high level (active), the word line driver 54 (FIG. 10) then selects the word line corresponding to the input row address value at a desired timing. Activate WL. The input column address YAD = 0100 is input to the column decoder 64.

このとき、タイミング制御回路６６のデータ入力タイミング制御回路６６６は、図１４（ｆ）に示すデータ入力ＤＩＮとして最初のデータＤ０が入力されている期間中（ｔ３１〜ｔ４１）において、図１４（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図１４（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ４で、図１４（ｇ）に示すように、スイッチング信号ＷＤＳｑのうちｑ＝０のＷＤＳ０を立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷのうち、図１３に示すｑ＝０のスイッチのみがオンし、その結果、ラッチ回路６０ａ０は、最初に書き込むべきデータＤ０を、入出力バッファ回路６２を介して入力しラッチする。 At this time, the data input timing control circuit 666 of the timing control circuit 66 receives the first data D0 as the data input DIN shown in FIG. 14 (f) (t31 to t41). Since the write control signal / DE shown in FIG. 14 is at the low level, at the rising timing t4 of the clock signal CLK shown in FIG. 14A, as shown in FIG. 14G, q = 0 of the switching signal WDSq. WDS0 is raised and output to the latch switch LSW. As a result, only the switch of q = 0 shown in FIG. 13 among the latch switches LSW is turned on. As a result, the latch circuit 60a0 inputs the data D0 to be written first through the input / output buffer circuit 62. Latch.

以下同様にして、データ入力タイミング制御回路６６６は、図１４（ｈ）〜（ｊ）に示すように、図１４（ｆ）に示すデータ入力ＤＩＮとしてデータＤ１，Ｄ２，Ｄ３が順に入力されている各期間中（ｔ４１〜ｔ４１，ｔ５１〜ｔ６１，ｔ６１〜ｔ７１）において、図１４（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図１４（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ５，ｔ６，ｔ７で、スイッチング信号ＷＤＳｑを、ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３の順に、次々と立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図１３に示すｑ＝１のスイッチ，ｑ＝２のスイッチ，ｑ＝３のスイッチの順にオンし、その結果、ラッチ回路は、６０ｂ０，６０ａ１，６０ｂ１の順に、書き込むべきデータＤ１，Ｄ２，Ｄ３を、入出力バッファ回路６２を介して、次々と入力しラッチする。 In the same manner, the data input timing control circuit 666 receives data D1, D2, D3 in order as the data input DIN shown in FIG. 14 (f), as shown in FIGS. 14 (h) to (j). During each period (t41 to t41, t51 to t61, t61 to t71), since the write control signal / DE shown in FIG. 14C is at a low level, each rising edge of the clock signal CLK shown in FIG. At timings t5, t6, and t7, the switching signal WDSq is successively raised in the order of WDS of q = 1, WDS of q = 2, and WDS3 of q = 3, and is output to the latch switch LSW. As a result, the latch switch LSW is turned on in the order of q = 1 switch, q = 2 switch, q = 3 switch shown in FIG. 13, and as a result, the latch circuit is in the order of 60b0, 60a1, 60b1. Data D1, D2, and D3 to be written are input and latched one after another via the input / output buffer circuit 62.

また、このとき、タイミング制御回路６６のライトフラグ発生回路６６４は、図１４（ｇ）〜（ｊ）に示すスイッチング信号ＷＤＳｑの、ｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３の順に発生する、各立ち上がりのタイミングで、図１４（ｏ）〜（ｒ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２，ｓ＝３のＷＦＬＧ３の順に、次々と立ち上げて、タイミング制御回路６６のライトタイミング制御回路６６２に出力する。 Further, at this time, the write flag generation circuit 664 of the timing control circuit 66 outputs the switching signal WDSq shown in FIGS. 14 (g) to 14 (j) to WDS0 of q = 0, WDS of q = 1, and WDS2 of q = 2. , Q = 3, which occurs in the order of WDS3, as shown in FIG. = WFLG2 of = 2 and WFLG3 of s = 3 are successively raised and output to the write timing control circuit 662 of the timing control circuit 66.

その後、データ入力タイミング制御回路６６６は、図１４（ｊ）に示すｑ＝３のスイッチング信号ＷＤＳ３を立ち上げた後の、図１４（ａ）に示すクロック信号ＣＬＫにおける最初の立ち下がりのタイミングｔ７１で、図１４（ｍ）に示すように、スイッチング信号ＷＤＧｐのうちｐ＝０のＷＤＧ０を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１３に示すゲート用スイッチＧＳＷのうち、ｐ＝０のスイッチのみがオンし、その結果、各組みにおける左側のラッチ回路６０ａ０，６０ｂ０が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。 Thereafter, the data input timing control circuit 666 at the timing t71 of the first falling edge in the clock signal CLK shown in FIG. 14A after the switching signal WDS3 of q = 3 shown in FIG. As shown in FIG. 14 (m), WDG0 of p = 0 in the switching signal WDGp is raised and output to the gate switch GSW. As a result, only the p = 0 switch of the gate switch GSW shown in FIG. 13 is turned on. As a result, the data latched by the left latch circuits 60a0 and 60b0 in each set is transferred to the latch circuits. The data is output to the connected write drivers 58a and 58b.

また、このとき、ライトタイミング制御回路６６２は、図１４（ｋ）に示すように、図１４（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ７１で、プリセット信号ＰＳを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、プリセット信号ＰＳの立ち上がりのタイミングで、カラムアドレスＹＡＤのうち、ビットＹ１＝0をプリセットし、カウンタ出力信号Ｙ１'＝0を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝0と、を用いて、図１３に示すように、選択信号ｎ＝010を生成して出力する。この選択信号ｎ＝010がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝010に対応したビットラインＢＬ、すなわち、左から３本目のビットラインＢＬを、それぞれ一度に選択する。 At this time, as shown in FIG. 14 (k), the write timing control circuit 662 raises the preset signal PS at the same falling timing t71 as described above in the clock signal CLK shown in FIG. 14 (a). , Output to the column decoder 64. Thereby, in the column decoder 64, as described in FIG. 11, the bit counter BC presets the bit Y1 = 0 in the column address YAD at the rising timing of the preset signal PS, and the counter output signal Y1 ′ = Outputs 0. As a result, the column decoder 64 ignores the lower 1 bit Y0 = 0 in the column address YAD = 0100, the upper 2 bits Y3 = 0, Y2 = 1, and the counter output signal Y1 ′ = 0 of the bit counter BC. , The selection signal n = 010 is generated and output as shown in FIG. When the selection signal n = 010 is input to the switch circuit CSW, the switch circuit CSW is the bit line BL corresponding to the selection signal n = 010, that is, the third bit from the left, for each of the blocks A and B. Each line BL is selected at once.

さらにこのとき、ライトタイミング制御回路６６２は、図１４（ｍ）に示すスイッチング信号ＷＤＧ０の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１４（ｏ）に示すｓ＝０のＷＦＬＧ０，図１４（ｐ）に示すｓ＝１のＷＦＬＧ１が立ち上がっているので、図１４（ｓ），（ｔ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０およびｒ＝１のＷＤＥの両方を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａ，５８ｂに出力する。これにより、ライトドライバ５８ａ，５８ｂの両方が動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ５８ａ，５８ｂに接続された各ブロックＡ，Ｂに出力する。 Further, at this time, the write timing control circuit 662 at the timing of falling of the switching signal WDG0 shown in FIG. 14 (m), among the write flag signals WFLGs, WFLG0 of s = 0 shown in FIG. 14 (o), FIG. Since WFLG1 of s = 1 shown in (p) has risen, as shown in FIGS. 14 (s) and (t), among the write driver enable signals WDEr, WDE0 of r = 0 and WDE of r = 1 Both are raised at a desired timing slightly delayed from the fall of the switching signal WDG0 and output to the write drivers 58a and 58b. As a result, both the write drivers 58a and 58b operate to amplify the input data and output the amplified data to the blocks A and B connected to the write drivers 58a and 58b.

なお、上記のようにして、図１４（ｓ），（ｔ）に示すライトドライバイネーブル信号ＷＤＥ０，ＷＤＥ１が立ち上がると、図１４（ｏ），（ｐ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ０，ＷＦＬＧ１がリセットされてローレベルになる。 When the write driver enable signals WDE0 and WDE1 shown in FIGS. 14 (s) and (t) rise as described above, the corresponding write flag signals are respectively shown in FIGS. 14 (o) and (p). WFLG0 and WFLG1 are reset to low level.

この結果、２つのラッチ回路６０ａ０，６０ｂ０にそれぞれラッチされていたデータが、図１３において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0100"（入力されたカラムアドレス）に位置するメモリセルと、その値の次のカラムアドレスＹＡＤ"0101"に位置するメモリセルに、それぞれ書き込まれることになる。 As a result, the data latched in the two latch circuits 60a0 and 60b0 follow the path indicated by the broken line in FIG. 13, and the memory cell located at the column address YAD “0100” (input column address) , The data is written in the memory cell located at the column address YAD “0101” next to the value.

続いて、データ入力タイミング制御回路６６６は、図１４（ｎ）に示すように、図１４（ａ）に示すクロック信号ＣＬＫにおける次の立ち下がりのタイミングｔ８１で、スイッチング信号ＷＤＧｐのうち、ｐ＝１のＷＤＧ１を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１３に示すゲート用スイッチＧＳＷのうち、ｐ＝１のスイッチのみがオンし、その結果、各組みにおける右側のラッチ回路６０ａ１，６０ｂ１が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する Subsequently, as shown in FIG. 14 (n), the data input timing control circuit 666 includes p = 1 of the switching signal WDGp at the next falling timing t81 in the clock signal CLK shown in FIG. 14 (a). WDG1 is raised and output to the gate switch GSW. As a result, only the switch p = 1 of the gate switch GSW shown in FIG. 13 is turned on. As a result, the data latched by the right latch circuits 60a1 and 60b1 in each set is supplied to the latch circuits. Output to connected write drivers 58a and 58b

また、このとき、ライトタイミング制御回路６６２は、図１４（ｌ）に示すように、図１４（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ８１で、カウントアップ信号ＣＵを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、カウントアップ信号ＣＵの立ち上がりのタイミングで、プリセットしたビットＹ１＝0を１カウントアップし、カウンタ出力信号Ｙ１'＝1を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝1と、を用いて、図１３に示すように、新たに選択信号ｎ＝011を生成して出力する。この選択信号ｎ＝011がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝011に対応したビットラインＢＬ、すなわち、左から４本目のビットラインＢＬ（先に選択されたビットラインの右隣のビットライン）を、それぞれ一度に選択する。 At this time, as shown in FIG. 14 (l), the write timing control circuit 662 raises the count-up signal CU at the same falling timing t81 as described above in the clock signal CLK shown in FIG. 14 (a). To the column decoder 64. Accordingly, in the column decoder 64, as described with reference to FIG. 11, the bit counter BC increments the preset bit Y1 = 0 by 1 at the rising timing of the count-up signal CU, and the counter output signal Y1 ′ = 1. Is output. As a result, the column decoder 64 ignores the lower 1 bit Y0 = 0 in the column address YAD = 0100, the upper 2 bits Y3 = 0, Y2 = 1, and the counter output signal Y1 ′ = 1 of the bit counter BC. , A new selection signal n = 011 is generated and output as shown in FIG. When this selection signal n = 011 is input to the switch circuit CSW, the switch circuit SW sets the bit line BL corresponding to the selection signal n = 011 for each of the blocks A and B, that is, the fourth bit from the left. The lines BL (bit lines immediately to the right of the previously selected bit line) are selected at once.

さらにこのとき、ライトタイミング制御回路６６２は、図１４（ｎ）に示すスイッチング信号ＷＤＧ１の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１４（ｑ）に示すｓ＝２のＷＦＬＧ２，図１４（ｒ）に示すｓ＝３のＷＦＬＧ３が立ち上がっているので、図１４（ｓ），（ｔ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０およびｒ＝１のＷＤＥの両方を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａ，５８ｂに出力する。これにより、ライトドライバ５８ａ，５８ｂの両方が動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ５８ａ，５８ｂに接続された各ブロックＡ，Ｂに出力する。 Further, at this time, the write timing control circuit 662 at the timing of falling of the switching signal WDG1 shown in FIG. 14 (n), among the write flag signals WFLGs, WFLG2 of s = 2 shown in FIG. 14 (q), FIG. Since WFLG3 with s = 3 shown in (r) has risen, as shown in FIGS. 14 (s) and (t), among the write driver enable signals WDEr, WDE0 with r = 0 and WDE with r = 1. Both are raised at a desired timing slightly delayed from the fall of the switching signal WDG0 and output to the write drivers 58a and 58b. As a result, both the write drivers 58a and 58b operate to amplify the input data and output the amplified data to the blocks A and B connected to the write drivers 58a and 58b.

そして、各ブロックＡ，Ｂに入力されたデータは、それぞれ、選択された２本のビットラインＢＬを介して、活性化されたワードラインＷＬとその２本のビットラインＢＬと、に接続された、一点鎖線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。 The data input to each of the blocks A and B are connected to the activated word line WL and the two bit lines BL via the selected two bit lines BL, respectively. , Data are written into two memory cells (not shown) located at a dot-dash line circle at a time.

この結果、２つのラッチ回路６０ａ１，６０ｂ１にそれぞれラッチされていたデータが、図１３において、一点鎖線で示す経路をたどって、前述の値"0101"の次のカラムアドレスＹＡＤ"0110"に位置するメモリセルと、その値"0110"の次のカラムアドレスＹＡＤ"0111"に位置するメモリセルに、それぞれ書き込まれることになる。 As a result, the data latched in the two latch circuits 60a1 and 60b1 follow the path indicated by the alternate long and short dash line in FIG. 13 and are located at the column address YAD “0110” next to the aforementioned value “0101”. The data is written into the memory cell and the memory cell located at the column address YAD “0111” next to the value “0110”.

こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ５２に、入力した値"0100"のカラムアドレスＹＡＤを起点として連続して４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３を高速で書き込むことができる。 In this way, in the semiconductor memory device of this embodiment, four data D0, D1, D2, and so on are continuously generated from the column address YAD of the value “0100” input to the memory cell array 52 in response to one write command. D3 can be written at high speed.

Ｂ３．一部書き込み動作：
次に、図１０に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作として、一回の書き込み命令で書き込みが可能な数のデータの全てではなく、一部のデータのみを書き込む場合について、図１５および図１６を用いて、以下説明する。 B3. Partial write operation:
Next, in the semiconductor memory device of this embodiment shown in FIG. 10, as the operation of continuously writing data at a high speed, only a part of the data that can be written by a single write command is used. Will be described below with reference to FIGS. 15 and 16. FIG.

図１５は、図１２において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。また、図１６はデータの一部書き込み動作時における図１０の要部信号のタイミングを示すタイミングチャートである。図１６の（ａ）〜（ｔ）は、図１４の（ａ）〜（ｔ）と同様に、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はプリセット信号ＰＳを、（ｌ）はカウントアップ信号ＣＵを、（ｍ），（ｎ）はスイッチング信号ＷＤＧｐを、（ｏ）〜（ｒ）はライトフラグ信号ＷＦＬＧｓを、（ｓ），（ｔ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。 FIG. 15 is an explanatory diagram for explaining a partial data write operation when “0100” is input as the column address YAD in FIG. FIG. 16 is a timing chart showing the timing of the main signals in FIG. 10 during the partial data write operation. (A) to (t) in FIG. 16 are the same as (a) to (t) in FIG. 14, (a) is the clock signal CLK, (b) is the chip select signal / CS, and (c) is Write control signal / DE, (d) write signal WRITE, (e) column address YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) Is a preset signal PS, (l) is a count-up signal CU, (m) and (n) are switching signals WDGp, (o) to (r) are write flag signals WFLGs, (s), (t) Indicates a write driver enable signal WDEr, respectively.

なお、図１６の（ａ）〜（ｆ）に示すクロック信号ＣＬＫ，チップセレクト信号／ＣＳ，書き込み制御信号／ＤＥ，ライト信号ＷＲＩＴＥ，カラムアドレスＹＡＤ，データ入力ＤＩＮの各タイミングは、第１実施例の半導体メモリ装置の一部書き込み動作におけるタイミングチャート（図７）と同じであるとする。 The timings of the clock signal CLK, the chip select signal / CS, the write control signal / DE, the write signal WRITE, the column address YAD, and the data input DIN shown in (a) to (f) of FIG. The same timing chart (FIG. 7) in the partial write operation of the semiconductor memory device of FIG.

タイミング制御回路６６のデータ入力タイミング制御回路６６６は、図１６（ｆ）に示すデータ入力ＤＩＮとして最初のデータＤ０が入力される期間中（ｔ３１〜ｔ４１）において、図１６（ｃ）に示す書き込み制御信号／ＤＥがハイレベルであるので、図１４（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ４で、図１４（ｇ）に示すように、スイッチング信号ＷＤＳｑのうち、ｑ＝０のＷＤＳ０について立ち上げを行わない。これにより、ラッチ用スイッチＬＳＷのうち、図１５に示すｑ＝０のスイッチはオンせず、その結果、ラッチ回路６０ａ０は、入出力バッファ回路２２を介して最初に入力されるデータＤ０をラッチしない。 The data input timing control circuit 666 of the timing control circuit 66 performs the write control shown in FIG. 16C during the period (t31 to t41) when the first data D0 is inputted as the data input DIN shown in FIG. Since the signal / DE is at the high level, at the rising timing t4 of the clock signal CLK shown in FIG. 14A, as shown in FIG. 14G, the switching signal WDSq rises for WDS0 where q = 0. Do not raise. As a result, among the latch switches LSW, the switch of q = 0 shown in FIG. 15 is not turned on, and as a result, the latch circuit 60a0 does not latch the data D0 input first through the input / output buffer circuit 22. .

なお、このとき、タイミング制御回路６６のライトフラグ発生回路６６４は、図１６（ｇ）に示すスイッチング信号ＷＤＳ０が立ち上がらないので、図１６（ｏ）に示すように、ライトフラグ信号ＷＦＬＧｓのうち、ｓ＝０のＷＦＬＧ０について立ち上げを行わない。 At this time, the write flag generation circuit 664 of the timing control circuit 66 does not rise the switching signal WDS0 shown in FIG. 16 (g), so as shown in FIG. 16 (o), the write flag signal WFLGs includes s No startup is performed for WFLG0 with = 0.

次に、データ入力タイミング制御回路６６６は、図１６（ｆ）に示すデータ入力ＤＩＮとしてデータＤ１，Ｄ２が順に入力される期間中（ｔ４１〜ｔ５１，ｔ５１〜ｔ６１）では、図１６（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図１６（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ５，ｔ６で、図１６（ｈ），(ｉ)に示すように、スイッチング信号ＷＤＳｑを、ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２の順に立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図１５に示すｑ＝１のスイッチ，ｑ＝２のスイッチの順にオンし、その結果、ラッチ回路は、６０ｂ０，６０ａ１の順に、書き込むべきデータＤ１，Ｄ２を、入出力バッファ回路６２を介して、次々と入力しラッチする。 Next, during the period (t41 to t51, t51 to t61) in which the data D1 and D2 are sequentially input as the data input DIN shown in FIG. Since the write control signal / DE shown is at a low level, as shown in FIGS. 16 (h) and 16 (i) at the rising timings t5 and t6 of the clock signal CLK shown in FIG. 16 (a), the switching signal WDSq. Are output in the order of WDS1 with q = 1 and WDS2 with q = 2, and output to the latch switch LSW. Thereby, the latch switch LSW is turned on in the order of the switch of q = 1 and the switch of q = 2 shown in FIG. 15. As a result, the latch circuit outputs the data D1, D2 to be written in the order of 60b0, 60a1. One after another is input and latched via the input / output buffer circuit 62.

なお、このとき、ライトフラグ発生回路６６４は、図１６（ｈ），（ｉ）に示すスイッチング信号ＷＤＳ１，ＷＤＳ２の各立ち上がりのタイミングで、図１６（ｐ），（ｑ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２の順に、次々と立ち上げて、タイミング制御回路６６のライトタイミング制御回路６６２に出力する。 At this time, the write flag generation circuit 664 writes the write signals at the rising timings of the switching signals WDS1 and WDS2 shown in FIGS. 16 (h) and (i) as shown in FIGS. 16 (p) and (q). The flag signals WFLGs are successively raised in the order of WFLG1 with s = 1 and WFLG2 with s = 2, and output to the write timing control circuit 662 of the timing control circuit 66.

さらに、データ入力タイミング制御回路６６６は、図１６（ｆ）に示すデータ入力ＤＩＮとして最後のデータＤ３が入力される期間中（ｔ６１〜ｔ７１）においても、図１６（ｃ）に示す書き込み制御信号／ＤＥがハイレベルであるので、図１６（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ７で、図１６（ｊ）に示すように、スイッチング信号ＷＤＳｑのうち、ｑ＝３の信号ＷＤＳ３について立ち上げを行わない。これにより、ラッチ用スイッチＬＳＷのうち、図１５に示すｑ＝３のスイッチはオンせず、その結果、ラッチ回路６０ｂ１は、入出力バッファ回路２２を介して最後に入力されるデータＤ３をラッチしない。 Further, the data input timing control circuit 666 also performs the write control signal / shown in FIG. 16C during the period (t61 to t71) in which the last data D3 is input as the data input DIN shown in FIG. Since DE is at a high level, at the timing t7 of the rise of the clock signal CLK shown in FIG. 16 (a), the signal WDS3 of q = 3 among the switching signals WDSq rises as shown in FIG. 16 (j). Do not do. As a result, among the latch switches LSW, the switch of q = 3 shown in FIG. 15 is not turned on, and as a result, the latch circuit 60b1 does not latch the data D3 inputted last through the input / output buffer circuit 22. .

なお、このとき、ライトフラグ発生回路６６４は、図１６（ｊ）に示すスイッチング信号ＷＤＳ３が立ち上がらないので、図１６（ｒ）に示すように、ライトフラグ信号ＷＦＬＧｓのうち、ｓ＝３のＷＦＬＧ０について立ち上げを行わない。 At this time, since the switching signal WDS3 shown in FIG. 16 (j) does not rise, the write flag generation circuit 664, as shown in FIG. 16 (r), for WFLG0 of s = 3 among the write flag signals WFLGs. Do not start up.

その後、データ入力タイミング制御回路６６６は、ｑ＝３のスイッチング信号ＷＤＳ３を立ち上げるための、図１６（ａ）に示すクロック信号ＣＬＫにおける立ち上がりのタイミングｔ７の後の立ち下がりのタイミングｔ７１で、図１６（ｍ）に示すように、スイッチング信号ＷＤＧｐのうちｐ＝０のＷＤＧ０を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１５に示すゲート用スイッチＧＳＷのうち、ｐ＝０のスイッチのみがオンし、その結果、各組みにおける左側のラッチ回路６０ａ０，６０ｂ０が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。ただし、ラッチ回路６０ａ０は、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。 Thereafter, the data input timing control circuit 666 rises at the falling timing t71 after the rising timing t7 in the clock signal CLK shown in FIG. 16A for raising the switching signal WDS3 of q = 3. As shown in (m), among the switching signals WDGp, WDG0 with p = 0 is raised and output to the gate switch GSW. As a result, only the switch with p = 0 of the gate switch GSW shown in FIG. 15 is turned on. As a result, the data latched by the left latch circuits 60a0 and 60b0 in each set is transferred to the latch circuits. The data is output to the connected write drivers 58a and 58b. However, since the latch circuit 60a0 does not latch new data as described above, the data latched in the previous writing is output.

また、このとき、ライトタイミング制御回路６６２は、図１６（ｋ）に示すように、図１６（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ７１で、プリセット信号ＰＳを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、プリセット信号ＰＳの立ち上がりのタイミングで、カラムアドレスＹＡＤのうち、ビットＹ１＝0をプリセットし、カウンタ出力信号Ｙ１'＝0を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝0と、を用いて、図１５に示すように、選択信号ｎ＝010を生成して出力する。この選択信号ｎ＝010がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝010に対応したビットラインＢＬ、すなわち、左から３本目のビットラインＢＬを、それぞれ一度に選択する。 At this time, as shown in FIG. 16 (k), the write timing control circuit 662 raises the preset signal PS at the same falling timing t71 as described above in the clock signal CLK shown in FIG. 16 (a). , Output to the column decoder 64. Thereby, in the column decoder 64, as described in FIG. 11, the bit counter BC presets the bit Y1 = 0 in the column address YAD at the rising timing of the preset signal PS, and the counter output signal Y1 ′ = Outputs 0. As a result, the column decoder 64 ignores the lower 1 bit Y0 = 0 in the column address YAD = 0100, the upper 2 bits Y3 = 0, Y2 = 1, and the counter output signal Y1 ′ = 0 of the bit counter BC. Are used to generate and output a selection signal n = 010 as shown in FIG. When the selection signal n = 010 is input to the switch circuit CSW, the switch circuit CSW is the bit line BL corresponding to the selection signal n = 010, that is, the third bit from the left, for each of the blocks A and B. Each line BL is selected at once.

さらに、このとき、ライトタイミング制御回路６６２は、図１６（ｍ）に示すスイッチング信号ＷＤＧ０の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１６（ｏ）に示すｓ＝０のＷＦＬＧ０がローレベルであるので、図１６（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０について立ち上げを行わないで、ライトドライバ５８ａに出力する。 Further, at this time, the write timing control circuit 662 determines that WFLG0 of s = 0 shown in FIG. 16 (o) is low among the write flag signals WFLGs at the falling timing of the switching signal WDG0 shown in FIG. Since it is level, as shown in FIG. 16 (s), WDE0 of r = 0 in the write driver enable signal WDEr is not raised and is output to the write driver 58a.

また、ライトタイミング制御回路６６２は、図１６（ｍ）に示すスイッチング信号ＷＤＧ０の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１６（ｐ）に示すｓ＝１のＷＦＬＧ１がハイレベルであるので、図１６（ｔ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝１のＷＤＥ１を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ｂに出力する。 Also, the write timing control circuit 662 has the WFLG1 of s = 1 shown in FIG. 16 (p) at the high level among the write flag signals WFLGs at the falling timing of the switching signal WDG0 shown in FIG. 16 (m). Therefore, as shown in FIG. 16 (t), among the write driver enable signals WDEr, W = 1 with r = 1 is raised at a desired timing slightly delayed from the falling edge of the switching signal WDG0, and is sent to the write driver 58b. Output.

これにより、ライトドライバ５８ｂのみが動作して、入力されたデータを増幅して、ライトドライバ５８ｂに接続されたブロックＢに出力する。 As a result, only the write driver 58b operates to amplify the input data and output it to the block B connected to the write driver 58b.

なお、上記のようにして、図１６（ｔ）に示すライトドライバイネーブル信号ＷＤＥ１が立ち上がると、図１６（ｐ）に示すように、対応するライトフラグ信号ＷＦＬＧ１がリセットされてローレベルになる。 As described above, when the write driver enable signal WDE1 shown in FIG. 16 (t) rises, the corresponding write flag signal WFLG1 is reset to low level as shown in FIG. 16 (p).

そして、ブロックＢに入力されたデータは、選択された１本のビットラインＢＬを介して、活性化されたワードラインＷＬとその１本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する１つのメモリセル（図示せず）に書き込まれる。 Then, the data input to the block B is indicated by a broken-line circle connected to the activated word line WL and the one bit line BL via the selected one bit line BL. Data is written in one memory cell (not shown) located at the location.

この結果、１つのラッチ回路６０ｂ０にラッチされていたデータのみが、図１５において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0101"（入力されたカラムアドレスの次のカラムアドレス）に位置するメモリセルに、書き込まれることになる。 As a result, only the data latched in one latch circuit 60b0 is located at the column address YAD “0101” (the column address next to the input column address) following the path indicated by the broken line in FIG. It will be written in the memory cell.

続いて、データ入力タイミング制御回路６６６は、図１６（ｎ）に示すように、図１６（ａ）に示すクロック信号ＣＬＫにおける次の立ち下がりのタイミングｔ８１で、スイッチング信号ＷＤＧｐのうち、ｐ＝１のＷＤＧ１を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１５に示すゲート用スイッチＧＳＷのうち、ｐ＝１のスイッチのみがオンし、その結果、各組みにおける右側のラッチ回路６０ａ１，６０ｂ１が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。ただし、ラッチ回路６０ｂ１は、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。 Subsequently, as shown in FIG. 16 (n), the data input timing control circuit 666 includes p = 1 in the switching signal WDGp at the next falling timing t81 in the clock signal CLK shown in FIG. 16 (a). WDG1 is raised and output to the gate switch GSW. As a result, only the switch p = 1 of the gate switch GSW shown in FIG. 15 is turned on, and as a result, the data latched by the right latch circuits 60a1 and 60b1 in each set is transferred to the latch circuits. The data is output to the connected write drivers 58a and 58b. However, since the latch circuit 60b1 does not latch new data as described above, the data latched in the previous writing is output.

また、このとき、ライトタイミング制御回路６６２は、図１６（ｌ）に示すように、図１６（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ８１で、カウントアップ信号ＣＵを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、カウントアップ信号ＣＵの立ち上がりのタイミングで、プリセットしたビットＹ１＝0を１カウントアップし、カウンタ出力信号Ｙ１'＝1を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝1と、を用いて、図１５に示すように、新たに選択信号ｎ＝011を生成して出力する。この選択信号ｎ＝011がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝011に対応したビットラインＢＬ、すなわち、左から４本目のビットラインＢＬ（先に選択されたビットラインの右隣のビットライン）を、それぞれ一度に選択する。 At this time, as shown in FIG. 16 (l), the write timing control circuit 662 raises the count-up signal CU at the same falling timing t81 as described above in the clock signal CLK shown in FIG. 16 (a). To the column decoder 64. Accordingly, in the column decoder 64, as described with reference to FIG. 11, the bit counter BC increments the preset bit Y1 = 0 by 1 at the rising timing of the count-up signal CU, and the counter output signal Y1 ′ = 1. Is output. As a result, the column decoder 64 ignores the lower 1 bit Y0 = 0 in the column address YAD = 0100, the upper 2 bits Y3 = 0, Y2 = 1, and the counter output signal Y1 ′ = 1 of the bit counter BC. , A new selection signal n = 011 is generated and output as shown in FIG. When this selection signal n = 011 is input to the switch circuit CSW, the switch circuit SW sets the bit line BL corresponding to the selection signal n = 011 for each of the blocks A and B, that is, the fourth bit from the left. The lines BL (bit lines immediately to the right of the previously selected bit line) are selected at once.

さらにこのとき、ライトタイミング制御回路６６２は、図１６（ｎ）に示すスイッチング信号ＷＤＧ１の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１６（ｑ）に示すｓ＝２のＷＦＬＧ２が立ち上がっているので、図１６（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａに出力する。これにより、ライトドライバ５８ａのみが動作して、入力されたデータを増幅して、そのライトドライバ５８ａに接続されたブロックＡに出力する。 Further, at this time, at the falling timing of the switching signal WDG1 shown in FIG. 16 (n), the write timing control circuit 662 raises WF = 2 of s = 2 shown in FIG. 16 (q) among the write flag signals WFLGs. Therefore, as shown in FIG. 16 (s), among write driver enable signals WDEr, W = 0 with r = 0 is raised at a desired timing slightly delayed from the falling edge of the switching signal WDG0, and the write driver 58a Output to. As a result, only the write driver 58a operates to amplify the input data and output it to the block A connected to the write driver 58a.

そして、ブロックＡに入力されたデータは、選択された１本のビットラインＢＬを介して、活性化されたワードラインＷＬとその１本のビットラインＢＬと、に接続された、一点鎖線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。 The data input to the block A is a dot-and-dash line circle connected to the activated word line WL and the one bit line BL via the selected one bit line BL. Are simultaneously written in two memory cells (not shown) located at the location of.

この結果、１つのラッチ回路６０ａ１にラッチされていたデータが、図１５において、一点鎖線で示す経路をたどって、前述の値"0101"の次のカラムアドレスＹＡＤ"0110"に位置するメモリセルに、書き込まれることになる。 As a result, the data latched in one latch circuit 60a1 follows the path indicated by the alternate long and short dash line in FIG. 15, and enters the memory cell located at the column address YAD “0110” next to the above-described value “0101”. Will be written.

こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ５２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルのうち、実際に書き込みを望む２つのカラムアドレス"0101"，"0110"に対応する一部のメモリセルに対してのみ２つのデータＤ１，Ｄ２を高速で書き込むことができる。 Thus, in the semiconductor memory device of the present embodiment, four column addresses “0100” to “0” that are continuous from the column address YAD of the input value “0100” in the memory cell array 52 in response to one write command. Of the memory cells corresponding to “0111”, two data D1 and D2 can be written at high speed only to some memory cells corresponding to two column addresses “0101” and “0110” that are actually desired to be written. it can.

Ｂ４．書き込み途中終了動作：
次に、図１０に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作の途中で、チップセレクト信号／ＣＳをハイレベルとすることにより、半導体メモリ装置の動作が非動作状態とされた場合の書き込み動作について、図１７および図１８を用いて、以下説明する。 B4. Ending write operation:
Next, in the semiconductor memory device of the present embodiment shown in FIG. 10, the operation of the semiconductor memory device is deactivated by setting the chip select signal / CS to a high level during the operation of continuously writing data at high speed. A write operation in the case of the state will be described below with reference to FIGS.

図１７は、図１３において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。また、図１８は書き込み途中終了動作時における図１０の要部信号のタイミングを示すタイミングチャートである。図１８の（ａ）〜（ｔ）は、図１４の（ａ）〜（ｔ）と同様に、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はプリセット信号ＰＳを、（ｌ）はカウントアップ信号ＣＵを、（ｍ），（ｎ）はスイッチング信号ＷＤＧｐを、（ｏ）〜（ｒ）はライトフラグ信号ＷＦＬＧｓを、（ｓ），（ｔ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。 FIG. 17 is an explanatory diagram for explaining an operation in the case where the write operation is terminated halfway during the continuous data write operation when “0100” is input as the column address YAD in FIG. 13. FIG. 18 is a timing chart showing the timing of the main signal in FIG. 10 during the end of writing operation. (A) to (t) in FIG. 18 are the same as (a) to (t) in FIG. 14, (a) is the clock signal CLK, (b) is the chip select signal / CS, and (c) is Write control signal / DE, (d) write signal WRITE, (e) column address YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) Is a preset signal PS, (l) is a count-up signal CU, (m) and (n) are switching signals WDGp, (o) to (r) are write flag signals WFLGs, (s), (t) Indicates a write driver enable signal WDEr, respectively.

なお、図１８の（ａ）〜（ｆ）に示す各信号は、基本的に図１４の（ａ）〜（ｆ）に示す各信号と同じタイミングであるが、連続書き込み動作の途中の（ａ）に示すクロック信号ＣＬＫの立ち下がりのタイミングｔ６１で、（ｂ）に示すチップセレクト信号／ＣＳはハイレベル（非アクティブ）になり、（ｃ）に示す書き込み制御信号／ＤＥもハイレベル（非アクティブ）になる場合を示している。また、チップセレクト信号／ＣＳがハイレベルになると、これに応じて、図１８（ａ）に示すクロック信号の立ち上がりのタイミングｔ７で、図１８（ｄ）に示すライト信号ＷＲＩＴＥがローレベルになる場合を示している。 The signals shown in FIGS. 18A to 18F are basically at the same timing as the signals shown in FIGS. 14A to 14F, but (a ), The chip select signal / CS shown in (b) becomes high level (inactive), and the write control signal / DE shown in (c) also goes high (inactive). ). When the chip select signal / CS becomes high level, the write signal WRITE shown in FIG. 18 (d) becomes low level at the rising timing t7 of the clock signal shown in FIG. 18 (a). Is shown.

タイミング制御回路６６のデータ入力タイミング制御回路６６６は、図１８（ｆ）に示すデータ入力ＤＩＮとして順に入力されるデータＤ０，Ｄ１，Ｄ２の各期間中（ｔ３１〜ｔ４１，ｔ４１〜ｔ５１，ｔ５１〜ｔ６１）において、図１８（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図１８（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ４，ｔ５，ｔ６で、図９（ｇ）〜（ｉ）に示すように、スイッチング信号ＷＤＳｑを、ｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２の順に、次々と立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図１７に示すｑ＝０のスイッチ，ｑ＝１のスイッチ，ｑ＝２のスイッチの順にオンし、その結果、ラッチ回路は、６０ａ０，６０ｂ０，６０ａ１の順に、書き込むべきデータＤ０，Ｄ１，Ｄ２を、入出力バッファ回路６２を介して、次々と入力しラッチする。 The data input timing control circuit 666 of the timing control circuit 66 is in the period of data D0, D1, D2 (t31 to t41, t41 to t51, t51 to t61) sequentially input as the data input DIN shown in FIG. ), The write control signal / DE shown in FIG. 18C is at the low level, and therefore, at the rising timings t4, t5, and t6 of the clock signal CLK shown in FIG. As shown in (i), the switching signal WDSq is successively raised in the order of WDS0 with q = 0, WDS1 with q = 1, and WDS2 with q = 2, and is output to the latch switch LSW. Thereby, the latch switch LSW is turned on in the order of the switch of q = 0, the switch of q = 1, and the switch of q = 2 shown in FIG. 17, and as a result, the latch circuit is in the order of 60a0, 60b0, 60a1. Data D0, D1, and D2 to be written are input and latched one after another via the input / output buffer circuit 62.

また、このとき、タイミング制御回路６６のライトフラグ発生回路６６４は、図１８（ｇ）〜（ｉ）に示すｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２の順に立ち上がるスイッチング信号ＷＤＳｑの各立ち上がりのタイミングで、図１８（ｏ）〜（ｑ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１、ｓ＝２のＷＦＬＧ２の順に立ち上げて、タイミング制御回路６６のライトタイミング制御回路６６２に出力する。 At this time, the write flag generation circuit 664 of the timing control circuit 66 switches the switching signals that rise in the order of WDS0 with q = 0, WDS1 with q = 1, and WDS2 with q = 2 as shown in FIGS. At each rise timing of WDSq, as shown in FIGS. 18 (o) to (q), the write flag signal WFLGs is raised in the order of WFLG0 with s = 0, WFLG1 with s = 1, and WFLG2 with s = 2. And output to the write timing control circuit 662 of the timing control circuit 66.

その後、データ入力タイミング制御回路６６６は、図１８（ａ）に示すクロック信号ＣＬＫにおける立ち上がりのタイミングｔ６で、図１８（ｉ）に示すｑ＝２のＷＤＳ１を立ち上げた後の立ち下がりのタイミングｔ６１から、図１８（ｂ）に示すように、チップセレクト信号／ＣＳがハイレベル（非アクティブ）に変化したので、これにより、次の立ち上がりのタイミングｔ７で、スイッチ信号ＷＤＳｑのうち、図１８（ｊ）に示すｑ＝３のＷＤＳ３についての立ち上げを行わない。このとき、ライトフラグ信号ＷＦＬＧｓのうち、図１８（ｏ）〜（ｑ）に示すｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２が立ち上がっているので、次の立ち下がりのタイミングｔ７１で、図１８（ｍ）に示すように、スイッチング信号ＷＤＧｐのうち、ｐ＝０のＷＤＧ０を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１７に示すゲート用スイッチＧＳＷのうち、ｐ＝０のスイッチのみがオンし、その結果、各組みにおける左側のラッチ回路６０ａ０，６０ｂ０が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。 Thereafter, the data input timing control circuit 666 rises at the rising timing t6 in the clock signal CLK shown in FIG. 18A, and the falling timing t61 after raising the WDS1 of q = 2 shown in FIG. As shown in FIG. 18B, since the chip select signal / CS has changed to the high level (inactive), the switch signal WDSq of FIG. The start-up is not performed for WDS3 with q = 3 shown in FIG. At this time, among the write flag signals WFLGs, WFLG0 with s = 0, WFLG1 with s = 1, and WFLG2 with s = 2 shown in FIGS. At t71, as shown in FIG. 18 (m), among the switching signals WDGp, WDG0 with p = 0 is raised and output to the gate switch GSW. As a result, only the switch with p = 0 of the gate switch GSW shown in FIG. 17 is turned on. The data is output to the connected write drivers 58a and 58b.

また、このとき、ライトタイミング制御回路６６２は、図１８（ｋ）に示すように、図１８（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ７１で、プリセット信号ＰＳを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、プリセット信号ＰＳの立ち上がりのタイミングで、カラムアドレスＹＡＤのうち、ビットＹ１＝0をプリセットし、カウンタ出力信号Ｙ１'＝0を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝0と、を用いて、図１３に示すように、選択信号ｎ＝010を生成して出力する。この選択信号ｎ＝010がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝010に対応したビットラインＢＬ、すなわち、左から３本目のビットラインＢＬを、それぞれ一度に選択する。 At this time, as shown in FIG. 18 (k), the write timing control circuit 662 raises the preset signal PS at the same falling timing t71 in the clock signal CLK shown in FIG. 18 (a). , Output to the column decoder 64. Thereby, in the column decoder 64, as described in FIG. 11, the bit counter BC presets the bit Y1 = 0 in the column address YAD at the rising timing of the preset signal PS, and the counter output signal Y1 ′ = Outputs 0. As a result, the column decoder 64 ignores the lower 1 bit Y0 = 0 in the column address YAD = 0100, the upper 2 bits Y3 = 0, Y2 = 1, and the counter output signal Y1 ′ = 0 of the bit counter BC. , The selection signal n = 010 is generated and output as shown in FIG. When the selection signal n = 010 is input to the switch circuit CSW, the switch circuit CSW is the bit line BL corresponding to the selection signal n = 010, that is, the third bit from the left, for each of the blocks A and B. Each line BL is selected at once.

さらにこのとき、ライトタイミング制御回路６６２は、図１８（ｍ）に示すスイッチング信号ＷＤＧ０の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１８（ｏ）、（ｐ）に示すｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１がハイレベルであるので、図１６（ｓ），（ｔ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０およびｒ＝１のＷＤＥの両方を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａ，５８ｂに出力する。これにより、ライトドライバ５８ａ，５８ｂの両方が動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ５８ａ，５８ｂに接続された各ブロックＡ，Ｂに出力する。 Further, at this time, the write timing control circuit 662 has s = 0 shown in FIGS. 18 (o) and 18 (p) among the write flag signals WFLGs at the falling timing of the switching signal WDG0 shown in FIG. 18 (m). Since WFLG1 with WFLG0 and s = 1 is at a high level, as shown in FIGS. 16 (s) and (t), both of WDE0 with r = 0 and WDE with r = 1 are included in the write driver enable signal WDEr. The switching signal WDG0 is raised at a desired timing slightly delayed from the falling edge, and is output to the write drivers 58a and 58b. As a result, both the write drivers 58a and 58b operate to amplify the input data and output the amplified data to the blocks A and B connected to the write drivers 58a and 58b.

なお、上記のようにして、図１８（ｓ），（ｔ）に示すライトドライバイネーブル信号ＷＤＥ０，ＷＤＥ１が立ち上がると、図１８（ｏ），（ｐ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ０，ＷＦＬＧ１がリセットされてローレベルになる。 When the write driver enable signals WDE0 and WDE1 shown in FIGS. 18 (s) and (t) rise as described above, the corresponding write flag signals are shown in FIGS. 18 (o) and (p). WFLG0 and WFLG1 are reset to low level.

続いて、ライトフラグ信号ＷＦＬＧｓのうち、図１８（ｑ）に示すｓ＝２のＷＦＬＧ２が、まだハイレベルとなっているので、次の立ち下がりのタイミングｔ８１で、図１８（ｎ）に示すように、スイッチング信号ＷＤＧｐのうち、ｐ＝１のＷＤＧ１を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１７に示すゲート用スイッチＧＳＷのうち、ｐ＝１のスイッチのみがオンし、その結果、各組みにおける右側のラッチ回路６０ａ１，６０ｂ１が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。 Subsequently, among the write flag signals WFLGs, WFLG2 of s = 2 shown in FIG. 18 (q) is still at the high level, and therefore, as shown in FIG. 18 (n) at the next falling timing t81. In addition, among the switching signals WDGp, WDG1 with p = 1 is raised and output to the gate switch GSW. As a result, only the switch p = 1 of the gate switch GSW shown in FIG. 17 is turned on. As a result, the data latched by the right latch circuits 60a1 and 60b1 in each set is supplied to the latch circuits. The data is output to the connected write drivers 58a and 58b.

また、このとき、ライトタイミング制御回路６６２は、図１８（ｌ）に示すように、図１８（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ８１で、カウントアップ信号ＣＵを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、カウントアップ信号ＣＵの立ち上がりのタイミングで、プリセットしたビットＹ１＝0を１カウントアップし、カウンタ出力信号Ｙ１'＝1を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝1と、を用いて、図１３に示すように、新たに選択信号ｎ＝011を生成して出力する。この選択信号ｎ＝011がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝011に対応したビットラインＢＬ、すなわち、左から４本目のビットラインＢＬ（先に選択されたビットラインの右隣のビットライン）を、それぞれ一度に選択する。 At this time, as shown in FIG. 18 (l), the write timing control circuit 662 raises the count-up signal CU at the same falling timing t81 as described above in the clock signal CLK shown in FIG. 18 (a). To the column decoder 64. Accordingly, in the column decoder 64, as described with reference to FIG. 11, the bit counter BC increments the preset bit Y1 = 0 by 1 at the rising timing of the count-up signal CU, and the counter output signal Y1 ′ = 1. Is output. As a result, the column decoder 64 ignores the lower 1 bit Y0 = 0 in the column address YAD = 0100, the upper 2 bits Y3 = 0, Y2 = 1, and the counter output signal Y1 ′ = 1 of the bit counter BC. , A new selection signal n = 011 is generated and output as shown in FIG. When this selection signal n = 011 is input to the switch circuit CSW, the switch circuit SW sets the bit line BL corresponding to the selection signal n = 011 for each of the blocks A and B, that is, the fourth bit from the left. The lines BL (bit lines immediately to the right of the previously selected bit line) are selected at once.

さらにこのとき、ライトタイミング制御回路６６２は、図１８（ｎ）に示すスイッチング信号ＷＤＧ１の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１８（ｑ）に示すｓ＝２のＷＦＬＧ２がハイレベルになっているので、図１８（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０のみを、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａに出力する。これにより、ライトドライバ５８ａのみが動作して、入力されたデータをそれぞれ増幅して、そのライトドライバ５８ａに接続されたブロックＡに出力する。 Further, at this time, at the falling timing of the switching signal WDG1 shown in FIG. 18 (n), the write timing control circuit 662 shows that the WFLG2 of s = 2 shown in FIG. Therefore, as shown in FIG. 18 (s), among the write driver enable signals WDEr, only WDE0 with r = 0 is raised at a desired timing slightly delayed from the falling edge of the switching signal WDG0. And output to the write driver 58a. As a result, only the write driver 58a operates to amplify the input data and output the amplified data to the block A connected to the write driver 58a.

そして、ブロックＡに入力されたデータは、選択された１本のビットラインＢＬを介して、活性化されたワードラインＷＬとその１本のビットラインＢＬと、に接続された、一点鎖線丸印の箇所に位置する１つのメモリセル（図示せず）に、一度に書き込まれる。 The data input to the block A is a dot-and-dash line circle connected to the activated word line WL and the one bit line BL via the selected one bit line BL. The data is written into one memory cell (not shown) located at the position of.

この結果、２つのラッチ回路６０ａ１にラッチされていたデータが、図１６において、一点鎖線で示す経路をたどって、前述の値"0101"の次のカラムアドレスＹＡＤ"0110"に位置するメモリセルに、書き込まれることになる。 As a result, the data latched by the two latch circuits 60a1 follows the path indicated by the alternate long and short dash line in FIG. 16, and is transferred to the memory cell located at the column address YAD “0110” next to the aforementioned value “0101”. Will be written.

こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ５２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルに対して４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３を高速で連続してい書き込む動作の実行途中で、チップセレクト信号／ＣＳをハイレベルとすることにより、半導体メモリ装置の動作が非動作状態とされた場合に、チップセレクト信号／ＣＳのハイレベルへの変化に応じて、それまでにラッチ回路６０ａ０，６０ｂ０，６０ａ１で既にラッチされていたデータＤ０，Ｄ１，Ｄ２を、３つのカラムアドレス"0100"，"0101"，"0110"に対応するメモリセルに対して書き込むことができる。 Thus, in the semiconductor memory device of the present embodiment, four column addresses “0100” to “0” that are continuous from the column address YAD of the input value “0100” in the memory cell array 52 in response to one write command. In the course of executing the operation of successively writing the four data D0, D1, D2, and D3 to the memory cell corresponding to “0111”, the chip select signal / CS is set to the high level in the middle of execution of the operation. When the operation is set to the non-operating state, the data D0, D1, and D2 that have already been latched by the latch circuits 60a0, 60b0, and 60a1 according to the change of the chip select signal / CS to the high level, Data can be written to the memory cells corresponding to the three column addresses “0100”, “0101”, and “0110”.

Ｂ５．実施例の効果：
以上説明したように、本実施例においても、メモリセルアレイ５２を４つのブロックＡ，Ｂに分割して、ライトドライバを２つ用意し、さらに、それらライトドライバに接続されるラッチ回路をそれぞれ２つ１組で用意している。そして、１回の書き込み命令では、書き込むべきデータを、２つ１組のラッチ回路それぞれにラッチさせ、そのラッチさせたデータを、各ライトドライバを介して各ブロックＡ，Ｂに、２回に分けて書き込むことにより、計４個のデータを高速に連続して書き込むことができる。 B5. Effects of the embodiment:
As described above, also in this embodiment, the memory cell array 52 is divided into four blocks A and B, two write drivers are prepared, and two latch circuits connected to the write drivers are provided. One set is available. In one write instruction, the data to be written is latched in each of a pair of latch circuits, and the latched data is divided into two blocks A and B via each write driver. Thus, a total of 4 data can be written continuously at high speed.

Ｃ．電子機器への適用例：
図１９は図１や図１０に示す半導体メモリ装置を適用し得る電子機器の一例として携帯電話機の構成を示す斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。 C. Application examples for electronic devices:
FIG. 19 is a perspective view illustrating a configuration of a mobile phone as an example of an electronic apparatus to which the semiconductor memory device illustrated in FIGS. 1 and 10 can be applied. This cellular phone 700 includes a main body 710 and a lid 720. The main body 710 is provided with a keyboard 712, a liquid crystal display 714, a receiver 716, and a main body antenna 718. The lid 720 is provided with a transmitter 722.

図２０は図９の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。 20 is a block diagram showing an electrical configuration of the mobile phone 700 of FIG. The CPU 730 is connected to a keyboard 712, an LCD driver 732 for driving the liquid crystal display unit 714, an SRAM 740, a VSRAM 742, and an EEPROM 744 via a bus line.

ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、図１に示した半導体メモリ装置を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。 The SRAM 740 is used as a high-speed cache memory, for example. The VSRAM 742 is used as a work memory for image processing, for example. As the VSRAM 742 (referred to as pseudo SRAM or virtual SRAM), the semiconductor memory device shown in FIG. 1 can be employed. The EEPROM 744 is used for storing various setting values of the mobile phone 700.

携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例の半導体メモリ装置は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。 When the operation of the mobile phone 700 is temporarily stopped, the VSRAM 742 can be kept in the snooze state. By doing so, the VSRAM 742 automatically performs internal refresh, so that the data in the VSRAM 742 can be retained without being lost. In particular, since the semiconductor memory device of this embodiment has a relatively large capacity, there is an advantage that a large amount of data such as image data can be held for a long time.

Ｄ．変形例：
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。 D. Variations:
The present invention is not limited to the above-described examples and embodiments, and can be implemented in various modes without departing from the scope of the invention.

上記した第１，第２実施例においては、メモリセルアレイ１２を４つのブロックに分割するようにしていたが、本発明はこれに限定されるものではなく、４つ，８つ，...，２^ｖ（ｖ＝２以上の整数）に分割するようにしてもよい。 In the first and second embodiments described above, the memory cell array 12 is divided into four blocks. However, the present invention is not limited to this, and four, eight,. You may make it divide | segment into ^2v (v = 2 or more integer).

上記した第２実施例においては、各ライトドライバに接続されるラッチ回路は、それぞれ、２つ１組で構成されていたが、本発明はこれに限定されるものではなく、４つ１組、８つ１組、...、２^ｕ（ｕ＝２以上の整数）個１組で構成するようにしてもよい。このように構成することより、１組あたりのラッチ回路の数を増やすことにより、１回の読み出し命令や１回の書き込み命令で、メモリセルアレイ５２における１つのブロックに書き込まれるデータの個数を増やすことができる。 In the second embodiment described above, the latch circuits connected to each write driver are each composed of two sets. However, the present invention is not limited to this, and one set of four. A set of eight,..., 2 ^u (an integer greater than or equal to 2) pieces may be configured. With this configuration, by increasing the number of latch circuits per set, the number of data written to one block in the memory cell array 52 can be increased by one read command or one write command. Can do.

本発明の第１実施例としての半導体メモリ装置の要部構成を示すブロック図である。1 is a block diagram showing a main configuration of a semiconductor memory device as a first embodiment of the present invention. 図１におけるカラムデコーダ２４の概念的な構成を示すブロック図である。It is a block diagram which shows the notional structure of the column decoder 24 in FIG. 図１に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。FIG. 2 is a block diagram showing only a main part of a part related to a continuous data write operation in the configuration shown in FIG. 1. 図３においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。FIG. 4 is an explanatory diagram for explaining a continuous data write operation when “0100” is input as a column address YAD in FIG. 3; データの連続書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。2 is a timing chart showing the timing of the main signal in FIG. 1 during a continuous data write operation. 図３においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。FIG. 4 is an explanatory diagram for explaining a partial data write operation when “0100” is input as a column address YAD in FIG. 3; データの一部書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。2 is a timing chart showing the timing of the main signal in FIG. 1 during a partial data write operation. 図３においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。FIG. 4 is an explanatory diagram for explaining an operation when a write operation is terminated halfway during a continuous data write operation when “0100” is input as the column address YAD in FIG. 3; 書き込み途中終了動作時における図１の要部信号のタイミングを示すタイミングチャートである。2 is a timing chart showing the timing of the main signal in FIG. 本発明の第２実施例としての半導体メモリ装置の要部構成を示すブロック図である。It is a block diagram which shows the principal part structure of the semiconductor memory device as 2nd Example of this invention. 図１０におけるカラムデコーダ６４の概念的な構成を示すブロック図である。It is a block diagram which shows the notional structure of the column decoder 64 in FIG. 図１０に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。FIG. 11 is a block diagram showing only a main part of a part related to a continuous data writing operation extracted from the configuration shown in FIG. 10. 図１２においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。FIG. 13 is an explanatory diagram for explaining a continuous data write operation when “0100” is input as the column address YAD in FIG. 12. データの連続書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。2 is a timing chart showing the timing of the main signal in FIG. 1 during a continuous data write operation. 図１２においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。FIG. 13 is an explanatory diagram for explaining a partial data write operation when “0100” is input as the column address YAD in FIG. 12; データの一部書き込み動作時における図１０の要部信号のタイミングを示すタイミングチャートである。FIG. 11 is a timing chart showing the timing of the main signals in FIG. 10 during a partial data write operation. 図１３においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。FIG. 14 is an explanatory diagram for explaining an operation when a write operation is terminated halfway during a continuous data write operation when “0100” is input as the column address YAD in FIG. 13; 書き込み途中終了動作時における図１０の要部信号のタイミングを示すタイミングチャートである。FIG. 11 is a timing chart showing the timing of the main signal in FIG. 10 during an end of writing operation. 図１や図１０に示す半導体メモリ装置を適用し得る電子機器の一例として携帯電話機の構成を示す斜視図である。FIG. 11 is a perspective view illustrating a configuration of a mobile phone as an example of an electronic apparatus to which the semiconductor memory device illustrated in FIGS. 1 and 10 can be applied. 図９の携帯電話機７００の電気的構成を示すブロック図である。FIG. 10 is a block diagram showing an electrical configuration of the mobile phone 700 of FIG. 9.

符号の説明Explanation of symbols

１２...メモリセルアレイ
１４...ワードラインドライバ
１６ａ〜１６ｄ...カラムドライバ
１８ａ〜１８ｄ...ライトドライバ
２０ａ〜２０ｄ...ラッチ回路
２２...入出力バッファ回路
２４...カラムデコーダ
２６...タイミング制御回路
５２...メモリセルアレイ
５４...ワードラインドライバ
５６ａ，５６ｂ...カラムドライバ
５８ａ，５８ｂ...ライトドライバ
６０ａ０，６０ｂ０，６０ａ１，６０ｂ１...ラッチ回路
６２...入出力バッファ回路
６４...カラムデコーダ
６６...タイミング制御回路
２６２...ライトタイミング制御回路
２６４...ライトフラグ発生回路
２６６...データ入力タイミング制御回路
６６２...ライトタイミング制御回路
６６４...ライトフラグ発生回路
６６６...データ入力タイミング制御回路
７００...携帯電話機
７１０...本体部
７１２...キーボード
７１４...液晶表示部
７１６...受話部
７１８...本体アンテナ部
７２０...蓋部
７２２...送話部
７３０...ＣＰＵ
７３２...ＬＣＤドライバ
７４０...ＳＲＡＭ
７４２...ＶＳＲＡＭ
７４４...ＥＰＲＯＭ
Ａ、Ｂ，Ｃ，Ｄ...ブロック
ＢＣ...ビットカウンタ
ＢＬ...ビットライン
ＷＬ...ワードライン
ＣＳＷ...スイッチ回路
ＬＳＷ...ラッチ用スイッチ
ＧＳＷ...ゲート用スイッチ
Ｄ０，Ｄ１，Ｄ２，Ｄ３...データ
ＤＩＮ...データ入力
／ＤＥ...書き込み制御信号
ＣＬＫ...クロック信号
／ＣＳ...チップセレクト信号
ＷＲＩＴＥ...ライト信号
ＤＩＮ...データ入力
ＤＯＵＴ...データ出力
ＣＬＫ...クロック信号
ＰＳ...プリセット信号
ＣＵ...カウントアップ信号
ＬＳＷ...ラッチ用スイッチ
ＧＳＷ...ゲート用スイッチ
ＣＳＷ...スイッチ回路
ＷＤＥｒ...ライトドライバイネーブル信号
ＷＤＳｑ...スイッチング信号
ＷＤＧ...スイッチング信号
ＷＤＧｐ...スイッチング信号
ＷＦＬＧｓ...ライトフラグ信号
Ｙ１'...カウンタ出力信号
ＹＡＤ...カラムアドレス
ｎ....選択信号 DESCRIPTION OF SYMBOLS 12 ... Memory cell array 14 ... Word line driver 16a-16d ... Column driver 18a-18d ... Write driver 20a-20d ... Latch circuit 22 ... Input / output buffer circuit 24 ... Column Decoder 26 ... Timing control circuit 52 ... Memory cell array 54 ... Word line driver 56a, 56b ... Column driver 58a, 58b ... Write driver 60a0, 60b0, 60a1, 60b1 ... Latch circuit 62 ... I / O buffer circuit 64 ... Column decoder 66 ... Timing control circuit 262 ... Write timing control circuit 264 ... Write flag generation circuit 266 ... Data input timing control circuit 662 ... Write Timing control circuit 664 ... Write flag generation circuit 666 ... Data input timing control circuit 700 ... Mobile phone 710 ... Body 712 ... Keyboard 714 ... liquid crystal display unit 716 ... receiving portion 718 ... main antenna unit 720 ... cover 722 ... transmitter unit 730 ... CPU
732 ... LCD driver 740 ... SRAM
742 ... VSRAM
744 ... EPROM
A, B, C, D ... Block BC ... Bit counter BL ... Bit line WL ... Word line CSW ... Switch circuit LSW ... Latch switch GSW ... Gate switch D0 , D1, D2, D3 ... Data DIN ... Data input /DE...Write control signal CLK ... Clock signal /CS...Chip select signal WRITE ... Write signal DIN ... Data input DOUT ... Data output CLK ... Clock signal PS ... Preset signal CU ... Count up signal LSW ... Latch switch GSW ... Gate switch CSW ... Switch circuit WDEr ... Write Driver enable signal WDSq ... Switching signal WDG ... Switching signal WDGp ... Switching signal WFLGs ... Write flag signal Y1 '... Counter output signal YAD ... Column address n .. ..Selection signal

Claims

複数のメモリセルをマトリクス状に配列したメモリセルアレイを有する半導体メモリ装置であって、
アドレスを入力するためのアドレス入力端子と、
複数のデータを入力するためのデータ入力端子と、
前記データ入力端子から入力される複数のデータのそれぞれについての書き込みの要否を規定する書き込み制御信号を入力するための書き込み制御信号入力端子と、
前記入力端子から入力された複数のデータを、前記アドレス入力端子から入力されたアドレスに対応するメモリセルと、ローアドレスが前記入力されたアドレスのローアドレスと同じでカラムアドレスが前記入力されたアドレスのカラムアドレスと連続して異なる複数のアドレスに対応するメモリセルと、に対して書き込むための制御部と、
を備えており、
前記制御部は、
前記データ入力端子から順次入力される複数のデータのうち、前記書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、入力された前記複数のデータのうち、前記書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させる
ことを特徴とする半導体メモリ装置。 A semiconductor memory device having a memory cell array in which a plurality of memory cells are arranged in a matrix,
An address input terminal for inputting an address;
A data input terminal for inputting a plurality of data;
A write control signal input terminal for inputting a write control signal defining whether or not writing is necessary for each of a plurality of data input from the data input terminal;
A plurality of data input from the input terminal, a memory cell corresponding to an address input from the address input terminal, and an address in which a column address is input with the same row address as the row address of the input address A memory cell corresponding to a plurality of addresses continuously different from the column address, and a control unit for writing to the memory cell,
With
The controller is
Among a plurality of data sequentially input from the data input terminal, a write flag for requesting writing of the data is generated for data that is required to be written by the write control signal,
After all of the plurality of data are input, only the data for which the write flag is generated among the plurality of input data is executed to execute the data writing.

請求項１記載の半導体メモリ装置において、
さらに、前記半導体メモリ装置の動作状態を規定する動作状態信号を入力するための動作状態信号入力端子を備えており、
前記制御部は、前記複数のデータが順次入力されている途中で、前記動作状態信号が非動作状態を示す状態に変化した場合に、前記半導体メモリ装置を前記非動作状態とする前に、既に入力されている前記複数のデータのうち、前記書き込みフラグが発生しているデータについては、そのデータの書き込みを実行させる
ことを特徴とする半導体メモリ装置。 The semiconductor memory device according to claim 1.
Furthermore, an operation state signal input terminal for inputting an operation state signal defining the operation state of the semiconductor memory device is provided.
When the operation state signal changes to a state indicating a non-operation state while the plurality of pieces of data are sequentially input, the control unit may already have the semiconductor memory device before the non-operation state. Of the plurality of input data, the data for which the write flag is generated is written to the semiconductor memory device.

請求項１または請求項２記載の半導体メモリ装置において、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して１つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して接続された複数のラッチ回路と、を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、前記書き込みフラグが発生しているデータをラッチしているラッチ回路から出力されるデータを、そのラッチ回路に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに対して書き込ませる
ことを特徴とする半導体メモリ装置。 The semiconductor memory device according to claim 1 or 2,
The memory cell array is divided into a plurality of blocks,
A plurality of write drivers connected one by one corresponding to each of the blocks;
A plurality of latch circuits connected in correspondence with each write driver,
The controller is
Only the data that is required to be written by the write control signal, the data is latched in the corresponding latch circuit, and the write flag is generated,
After all of the plurality of data is input, the data output from the latch circuit that latches the data for which the write flag is generated is transferred to the write driver via the write driver corresponding to the latch circuit. A semiconductor memory device, wherein a desired memory cell is written in the block corresponding to the driver.

請求項１または請求項２記載の半導体メモリ装置において、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して１つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して１組ずつ接続された複数のラッチ回路と、を備え、
各組のラッチ回路は、それぞれ、互いに並列に接続された２つ以上のラッチ回路を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、まず、前記各組毎に、それぞれ、その組のラッチ回路の中の、前記書き込みフラグが発生しているデータをラッチしているラッチ回路のうち、いずれか１つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに各々書き込ませ、次に、前記各組毎に、それぞれ、その組のラッチ回路のうち、前記データを出力した前記ラッチ回路以外で、前記書き込みフラグが発生しているデータをラッチしている１つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、前記データを書き込んだ前記メモリセルとは異なる所望のメモリセルに各々書き込ませる
ことを特徴ととする半導体メモリ装置。 The semiconductor memory device according to claim 1 or 2,
The memory cell array is divided into a plurality of blocks,
A plurality of write drivers connected one by one corresponding to each of the blocks;
A plurality of latch circuits connected to each write driver corresponding to each set,
Each set of latch circuits includes two or more latch circuits connected in parallel to each other,
The controller is
Only the data that is required to be written by the write control signal, the data is latched in the corresponding latch circuit, and the write flag is generated,
After all of the plurality of data are input, first, for each of the groups, among the latch circuits that latch the data for which the write flag is generated in the latch circuit of the set, Data output from any one of the latch circuits is respectively written into a desired memory cell in the block corresponding to the write driver via the write driver corresponding to the set. For each set, the data output from one latch circuit that latches the data in which the write flag is generated, other than the latch circuit that output the data, among the latch circuits of the set, The block corresponding to the write driver is different from the memory cell in which the data is written through the write driver corresponding to the set. The semiconductor memory device according to, wherein each written to be in the desired memory cell that.