JP2006172646A - Semiconductor memory device - Google Patents
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Abstract
Description
本発明は、半導体メモリ装置において、メモリセルアレイに高速で連続してデータを書き込むための技術に関するものである。 The present invention relates to a technique for continuously writing data in a memory cell array at high speed in a semiconductor memory device.
従来、半導体メモリ装置では、例えば、非同期ページモードや同期式バーストなど、メモリセルアレイに対し、データを高速で連続して読み出したり、書き込んだりする場合、例えば、予め、メモリセルアレイを複数のブロックに分割して、各ブロックに対して、並行してほぼ同時に、データを読み出したり、書き込んだりすることにより、実現していた。 Conventionally, in a semiconductor memory device, for example, when data is continuously read from or written to a memory cell array at high speed, such as asynchronous page mode or synchronous burst, for example, the memory cell array is divided into a plurality of blocks in advance. This is realized by reading and writing data to each block almost simultaneously in parallel.
なお、他のページモード方式でのメモリアクセスを行う半導体メモリ装置としては、例えば、下記の特許文献1に記載されたものなどが挙げられる。
Examples of semiconductor memory devices that perform memory access in other page mode systems include those described in
しかしながら、上記した従来の半導体メモリ装置においては、以下のような問題があった。 However, the conventional semiconductor memory device described above has the following problems.
即ち、上記した従来の半導体メモリ装置では、連続するアドレスに対応するメモリセルに対し、連続してデータを高速に書き込む場合(以下、「連続書き込みモード」とも呼ぶ)、連続するアドレスのデータとして入力される複数のデータを順にラッチしておき、それぞれのアドレスに対応するメモリセルに対して、ほぼ同時に書み込みを行っている。このため、複数の連続するアドレスのうち一部のアドレスに対応するメモリセルへのデータの書み込みが不要な場合においても、そのアドレスに対応するメモリセルへのデータの書き込みを行わなければならないという問題があった。 That is, in the above-described conventional semiconductor memory device, when data is continuously written at high speed to memory cells corresponding to continuous addresses (hereinafter also referred to as “continuous write mode”), it is input as data of continuous addresses. A plurality of data are latched in order, and writing is performed almost simultaneously to the memory cells corresponding to the respective addresses. For this reason, even when it is not necessary to write data to memory cells corresponding to some addresses among a plurality of consecutive addresses, data must be written to memory cells corresponding to the addresses. There was a problem.
従って、本発明の目的は、上記した従来技術の問題点を解決し、連続書込モードにおいて不要な書き込みを行わないようにすることのできる半導体メモリ装置を提供することにある。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor memory device that can solve the above-described problems of the prior art and prevent unnecessary writing in the continuous writing mode.
上記した目的の少なくとも一部を達成するために、本発明の半導体メモリ装置は、複数のメモリセルをマトリクス状に配列したメモリセルアレイを有する半導体メモリ装置であって、
アドレスを入力するためのアドレス入力端子と、
複数のデータを入力するためのデータ入力端子と、
前記データ入力端子から入力される複数のデータのそれぞれについての書き込みの要否を規定する書き込み制御信号を入力するための書き込み制御信号入力端子と、
前記入力端子から入力された複数のデータを、前記アドレス入力端子から入力されたアドレスに対応するメモリセルと、ローアドレスが前記入力されたアドレスのローアドレスと同じでカラムアドレスが前記入力されたアドレスのカラムアドレスと連続して異なる複数のアドレスに対応するメモリセルと、に対して書き込むための制御部と、
を備えており、
前記制御部は、
前記データ入力端子から順次入力される複数のデータのうち、前記書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、入力された前記複数のデータのうち、前記書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させることを特徴とする。
In order to achieve at least a part of the above object, a semiconductor memory device of the present invention is a semiconductor memory device having a memory cell array in which a plurality of memory cells are arranged in a matrix,
An address input terminal for inputting an address;
A data input terminal for inputting a plurality of data;
A write control signal input terminal for inputting a write control signal defining whether or not writing is necessary for each of a plurality of data input from the data input terminal;
A plurality of data input from the input terminal, a memory cell corresponding to an address input from the address input terminal, and an address in which a column address is input with the same row address as the row address of the input address A memory cell corresponding to a plurality of addresses continuously different from the column address, and a control unit for writing to the memory cell,
With
The controller is
Among a plurality of data sequentially input from the data input terminal, a write flag for requesting writing of the data is generated for data that is required to be written by the write control signal,
After all of the plurality of data is input, writing of only the data for which the write flag is generated among the plurality of input data is performed.
このように、本発明の半導体メモリ装置では、データ入力端子から順次入力される複数のデータのうち、書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、複数のデータの全てが入力された後、入力された複数のデータのうち、書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させることができる。これにより、連続書込モードにおいて不要な書き込みを行わないようにすることができる。 As described above, in the semiconductor memory device of the present invention, among the plurality of pieces of data sequentially input from the data input terminal, data for which writing is required by the write control signal is requested. After the write flag is generated and all of the plurality of data are input, only the data for which the write flag is generated among the plurality of input data can be written. Thereby, it is possible to prevent unnecessary writing in the continuous writing mode.
上記半導体メモリ装置において、
さらに、前記半導体メモリ装置の動作状態を規定する動作状態信号を入力するための動作状態信号入力端子を備えており、
前記制御部は、前記複数のデータが順次入力されている途中で、前記動作状態信号が非動作状態を示す状態に変化した場合に、前記半導体メモリ装置を前記非動作状態とする前に、既に入力されている前記複数のデータのうち、前記書き込みフラグが発生しているデータについては、そのデータの書き込みを実行させることが好ましい。
In the semiconductor memory device,
Furthermore, an operation state signal input terminal for inputting an operation state signal defining the operation state of the semiconductor memory device is provided.
When the operation state signal changes to a state indicating a non-operation state while the plurality of pieces of data are sequentially input, the control unit may already have the semiconductor memory device before the non-operation state. Of the plurality of input data, it is preferable to write the data for which the write flag is generated.
このように構成することにより、複数のデータが順次入力されている途中で、動作状態信号が非動作状態を示す状態に変化した場合に、既に入力されている複数のデータのうち、書き込みフラグが発生しているデータについては、そのデータの書き込みを実行させることができる。 With this configuration, when the operation state signal changes to a state indicating a non-operation state while a plurality of pieces of data are being sequentially input, the write flag among the plurality of pieces of already input data is set. For generated data, writing of the data can be executed.
なお、本発明の半導体メモリ装置は、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して1つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して接続された複数のラッチ回路と、を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、前記書き込みフラグが発生しているデータをラッチしているラッチ回路から出力されるデータを、そのラッチ回路に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに対して書き込ませるように構成することができる。
The semiconductor memory device of the present invention is
The memory cell array is divided into a plurality of blocks,
A plurality of write drivers connected one by one corresponding to each of the blocks;
A plurality of latch circuits connected in correspondence with each write driver,
The controller is
Only the data that is required to be written by the write control signal, the data is latched in the corresponding latch circuit, and the write flag is generated,
After all of the plurality of data is input, the data output from the latch circuit that latches the data for which the write flag is generated is transferred to the write driver via the write driver corresponding to the latch circuit. Of the blocks corresponding to the driver, it can be configured to write to a desired memory cell.
また、本発明の半導体メモリ装置は、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して1つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して1組ずつ接続された複数のラッチ回路と、を備え、
各組のラッチ回路は、それぞれ、互いに並列に接続された2つ以上のラッチ回路を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、まず、前記各組毎に、それぞれ、その組のラッチ回路の中の、前記書き込みフラグが発生しているデータをラッチしているラッチ回路のうち、いずれか1つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに各々書き込ませ、次に、前記各組毎に、それぞれ、その組のラッチ回路のうち、前記データを出力した前記ラッチ回路以外で、前記書き込みフラグが発生しているデータをラッチしている1つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、前記データを書き込んだ前記メモリセルとは異なる所望のメモリセルに各々書き込ませるように構成することもできる。
The semiconductor memory device of the present invention is
The memory cell array is divided into a plurality of blocks,
A plurality of write drivers connected one by one corresponding to each of the blocks;
A plurality of latch circuits connected to each write driver corresponding to each set,
Each set of latch circuits includes two or more latch circuits connected in parallel to each other,
The controller is
Only the data that is required to be written by the write control signal, the data is latched in the corresponding latch circuit, and the write flag is generated,
After all of the plurality of data are input, first, for each of the groups, among the latch circuits that latch the data for which the write flag is generated in the latch circuit of the set, Data output from any one of the latch circuits is respectively written into a desired memory cell in the block corresponding to the write driver via the write driver corresponding to the set. For each set, the data output from one latch circuit that latches the data in which the write flag is generated, other than the latch circuit that output the data, among the latch circuits of the set, The block corresponding to the write driver is different from the memory cell in which the data is written through the write driver corresponding to the set. Desired may be configured to respectively written into the memory cell that.
なお、本発明は、上記した半導体メモリ装置などの装置発明の態様に限ることなく、半導体メモリ装置の制御方法などの方法発明としての態様で実現することも可能である。 Note that the present invention is not limited to the above-described aspects of the device invention such as the semiconductor memory device, but can also be realized as a method invention such as a method for controlling the semiconductor memory device.
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.第1実施例:
A1.半導体メモリ装置の構成:
A2.連続書き込み動作:
A3.一部書き込み動作:
A4.書き込み途中終了動作:
A5.実施例の効果:
B.第2実施例:
B1.半導体メモリ装置の構成:
B2.連続書き込み動作:
B3.一部書き込み動作:
B4.書き込み途中終了動作:
B5.実施例の効果:
C.電子機器への適用例:
D.変形例:
Hereinafter, embodiments of the present invention will be described in the following order based on examples.
A. First embodiment:
A1. Configuration of semiconductor memory device:
A2. Continuous write operation:
A3. Partial write operation:
A4. Ending write operation:
A5. Effects of the embodiment:
B. Second embodiment:
B1. Configuration of semiconductor memory device:
B2. Continuous write operation:
B3. Partial write operation:
B4. Ending write operation:
B5. Effects of the embodiment:
C. Application examples for electronic devices:
D. Variations:
A.第1実施例
A1.半導体メモリ装置の構成:
図1は本発明の第1実施例としての半導体メモリ装置の要部構成を示すブロック図である。図1に示すように、本実施例の半導体メモリ装置は、4つのブロックA〜Dに分割されたメモリセルアレイ12と、そのメモリセルアレイ12に接続されたワードラインドライバ14と、メモリセルアレイ12の各ブロックA〜D毎に設けられたカラムドライバ16a〜16dと、メモリセルアレイ12の各ブロックA〜D毎に設けられたライトドライバ18a〜18dと、ライトドライバ側にゲート用スイッチGSWを、ライトドライバとは反対側にラッチ用スイッチLSWを、それぞれ備え、各ライトドライバにそれぞれ1つずつ接続されたラッチ回路20a〜20dと、これらのラッチ回路に接続された入出力バッファ回路22と、カラムデコーダ24と、タイミング制御回路26と、を備えている。なお、この半導体メモリ装置は、上記各ブロックの他、メモリセルアレイ12の各ブロックA〜D毎に設けられたリードアンプや、各リードアンプにそれぞれ1つずつ接続されたラッチ回路等の種々のブロックを備えるが、本発明の説明上特に必要としないため、図示を省略している。
A. First Example A1. Configuration of semiconductor memory device:
FIG. 1 is a block diagram showing a main configuration of a semiconductor memory device as a first embodiment of the present invention. As shown in FIG. 1, the semiconductor memory device of this embodiment includes a
上記半導体メモリ装置を構成する各ブロックのうち、メモリセルアレイ12は、マトリクス状に配列された複数のメモリセル(図示せず)を備えており、それらメモリセルには、ローアドレスに従ってワードラインドライバ14により活性化される複数本のワードライン(図示せず)と、カラムアドレスYADに従って各ブロック毎のカラムドライバ16a〜16dによって選択される複数本のビットライン(図示せず)が、それぞれ接続されている。
Of each block constituting the semiconductor memory device, the
入出力バッファ回路22は、読み出し動作の場合には、読み出したデータをデータ出力DOUTとして出力し、書き込み動作の場合には、書き込むべきデータをデータ入力DINとして入力する。
The input /
カラムデコーダ24には、外部から入力されるアドレスのうちカラムアドレスYADが入力されて、各ブロックにおいて、ビットラインを選択するための選択信号nを生成して、カラムドライバ16a〜16dに出力する。
The
タイミング制御回路26には、半導体メモリ装置の動作状態を制御するためのチップセレクト信号/CSと、書き込み命令としてのライト信号WRITEと、データの書き込み要/不要を示す書き込み制御信号/DEと、書き込み動作の基準タイミングとなるクロック信号CLKと、がそれぞれ入力される。そして、これらの各信号に基づいて、以下で説明するように、ライトドライバを動作させるためのライトドライバイネーブル信号WDEr(但し、r=0,1,2,3)を生成して、ライトドライバ18a〜18dにそれぞれ出力すると共に、ラッチ回路20a〜20dのゲート用スイッチGSWをオン/オフさせるためのスイッチング信号WDGと、ラッチ用スイッチLSWをオン/オフさせるためのスイッチング信号WDSq(但し、q=0,1,2,3)と、をそれぞれ生成して、これらスイッチGSW,LSWに出力する。なお、各信号名の「/」は、負論理の信号であることを意味している。
The
具体的には、タイミング制御回路26のライトタイミング制御回路262が、タイミング制御回路26に入力される上記各信号およびライトフラグ発生回路264で生成されるライトフラグ信号WFLGs(但し、s=0,1,2,3)に基づいて、ライトドライバイネーブル信号WDErを生成する。なお、ライトフラグ発生回路264はスイッチング信号WDSqに基づいてライトフラグ信号WFLGsを生成する。また、データ入力タイミング制御回路266が、タイミング制御回路26に入力される上記各信号に基づいて、スイッチング信号WDGおよびスイッチング信号WDSqを生成する。
Specifically, the write
なお、タイミング制御回路26には、リードアンプを動作させるためのリードアンプイネーブル信号を生成するリードタイミング制御回路など読み出し動作を実行するための種々の回路も備えており、タイミング制御回路26に入力される上記各信号に加えて、読出命令としてのリード信号等の種々の制御信号も入力されるが、本発明の説明上特に必要としないため、図示を省略している。
The
図2は、図1におけるカラムデコーダ24の概念的な構成を示すブロック図である。なお、図2では、カラムアドレスYADを2進数で表し、説明をわかりやすくするために、その桁数を4ビットとしている。従って、カラムアドレスYADは、上位ビットから順にY3,Y2,Y1,Y0として表される。なお、このことは、以下の図3〜図9においても同様である。
FIG. 2 is a block diagram showing a conceptual configuration of the
本実施例において、カラムデコーダ24は、図2に示すように、カラムアドレスYADのうち、下位2ビットY1,Y0を無視し、上位2ビットY3,Y2のみを用いることによって、選択信号nを生成している。
In the present embodiment, as shown in FIG. 2, the
A2.連続書き込み動作:
それでは、図1に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む際の基本動作として、一回の書き込み命令で書き込みが可能な数のデータを高速で連続して書き込む場合について、図3〜図5を用いて、以下説明する。なお、本実施例において、一回の書き込み命令で書き込みが可能な連続データ数は4である。
A2. Continuous write operation:
Then, in the semiconductor memory device of this embodiment shown in FIG. 1, as a basic operation when data is continuously written at a high speed, the number of data that can be written by one write command is continuously written at a high speed. Will be described below with reference to FIGS. In this embodiment, the number of continuous data that can be written with one write command is four.
図3は図1に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。 FIG. 3 is a block diagram showing only the main part of the portion related to the continuous data write operation extracted from the configuration shown in FIG.
メモリセルアレイ12における各ブロックA〜Dには、それぞれ、4本のビットラインBLが配列されており、図3に示すように、各ビットラインBLには、カラムアドレスYADがそれぞれ割り振られている。また、各ビットラインBLには、選択信号nに従ってオン/オフするスイッチ回路CSWが接続されている。このスイッチ回路CSWは、各ブロックA,B,C,D毎に、選択信号nに対応する1本のビットラインBLについて、オンすることにより、メモリセルアレイ12全体で、ブロックの異なる4本のビットラインBLを一度に選択する。
In each block A to D in the
それでは、外部からカラムアドレスYADとして、例えば、"0100"が入力された場合のデータの連続書き込み動作について、図4および図5を用いて説明する。 Now, a continuous data write operation when, for example, “0100” is input as the column address YAD from the outside will be described with reference to FIGS. 4 and 5. FIG.
図4は、図3において、カラムアドレスYADとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。また、図5はデータの連続書き込み動作時における図1の要部信号のタイミングを示すタイミングチャートである。図5において、(a)はクロック信号CLKを、(b)はチップセレクト信号/CSを、(c)は書き込み制御信号/DEを、(d)はライト信号WRITEを、(e)はカラムアドレスYADを、(f)はデータ入力DINを、(g)〜(j)はスイッチング信号WDSqを、(k)はスイッチング信号WDGを、(l)〜(o)はライトフラグ信号WFLGsを、(p)〜(s)はライトドライバイネーブル信号WDErを、それぞれ示している。なお、横軸は時間である。 FIG. 4 is an explanatory diagram for explaining the continuous data write operation when “0100” is input as the column address YAD in FIG. FIG. 5 is a timing chart showing the timing of the main signals in FIG. 1 during the continuous data write operation. 5, (a) is a clock signal CLK, (b) is a chip select signal / CS, (c) is a write control signal / DE, (d) is a write signal WRITE, and (e) is a column address. YAD, (f) the data input DIN, (g) to (j) the switching signal WDSq, (k) the switching signal WDG, (l) to (o) the write flag signal WFLGs, (p ) To (s) respectively show the write driver enable signal WDEr. The horizontal axis is time.
図5(b)に示すチップセレクト信号/CSがローレベル(アクティブ)になると、半導体メモリ装置が動作状態となり、タイミング制御回路26による読み出し/書き込み動作が可能となる。このとき、図5(a)に示すクロック信号CLKのある立ち上がりのタイミングt1で、外部から半導体メモリ装置に対し、ローアドレスとして所望の値が入力されると共に、図5(e)に示すカラムアドレスYADとして"0100"が入力され、かつ、書き込み命令が入力されると、図5(d)に示すように書き込み命令に対応するライト信号WRITEがハイレベルになる。
When the chip select signal / CS shown in FIG. 5B is at a low level (active), the semiconductor memory device is in an operating state, and a read / write operation by the
また、図5(d)に示すライト信号WRITEがハイレベルになった後、図5(f)に示すように、データ入力DINとして、連続する4つのカラムアドレス"0100","0101","0110","0111"に対応するメモリセルに書き込むべき4つのデータD0,D1,D2,D3が、図5(a)に示すクロック信号CLKにおける所望の周期ごとに順に入力される。なお、本例では、連続する4つのデータD0,D1,D2,D3は、クロック信号CLKにおける立ち下がりのタイミングt31からt41まで,t41からt51まで,t51からt61まで,t61からt71までの各期間でそれぞれ入力される。 Further, after the write signal WRITE shown in FIG. 5 (d) becomes high level, as shown in FIG. 5 (f), as the data input DIN, four consecutive column addresses “0100”, “0101”, “ Four data D0, D1, D2, and D3 to be written in the memory cells corresponding to “0110” and “0111” are sequentially input at every desired cycle in the clock signal CLK shown in FIG. In this example, four continuous data D0, D1, D2, and D3 are stored in each period from the falling timing t31 to t41, from t41 to t51, from t51 to t61, and from t61 to t71 in the clock signal CLK. Respectively.
ここで、順に入力される4つのデータD0,D1,D2,D3の全てを連続して書き込む場合には、図5(c)に示すように、書き込み制御信号/DEは、図5(f)に示すデータ入力DINとして4つのデータD0,D1,D2,D3が順に入力されている各期間(t31〜t41,t41〜t51,t51〜t61,t61〜t71)においてローレベル(アクティブ)とされる。 Here, when all of the four data D0, D1, D2, and D3 that are sequentially input are written in succession, as shown in FIG. 5C, the write control signal / DE is shown in FIG. Is set to the low level (active) in each period (t31 to t41, t41 to t51, t51 to t61, t61 to t71) in which four data D0, D1, D2, and D3 are sequentially input. .
さて、図5(d)に示すライト信号WRITEがハイレベル(アクティブ)になると、その後、所望のタイミングで、ワードラインドライバ14は、入力されたローアドレスの値に対応したワードラインWLを活性化する。また、入力されたカラムアドレスYAD=0100は、カラムデコーダ24に入力される。
When the write signal WRITE shown in FIG. 5D becomes high level (active), the
このとき、タイミング制御回路26のデータ入力タイミング制御回路266は、図5(f)に示すデータ入力DINとして最初のデータD0が入力されている期間中(t31〜t41)において、図5(c)に示す書き込み制御信号/DEがローレベルであるので、図5(a)に示すクロック信号CLKの立ち上がりのタイミングt4で、図5(g)に示すように、スイッチング信号WDSqのうちq=0のWDS0を立ち上げて、ラッチ用スイッチLSWに出力する。これにより、ラッチ用スイッチLSWのうち、図4に示すq=0のスイッチのみがオンし、その結果、ラッチ回路20aは、最初に書き込むべきデータD0を、入出力バッファ回路22を介して入力しラッチする。
At this time, the data input
以下同様にして、データ入力タイミング制御回路266は、図5(h)〜(j)に示すように、図5(f)に示すデータ入力DINとしてデータD1,D2,D3が順に入力されている各期間中(t41〜t51,t51〜t61,t61〜t71)において、図5(c)に示す書き込み制御信号/DEがローレベルであるので、図5(a)に示すクロック信号CLKの各立ち上がりのタイミングt5,t6,t7で、スイッチング信号WDSqを、q=1のWDS1,q=2のWDS2,q=3のWDS3の順に、次々と立ち上げて、ラッチ用スイッチLSWに出力する。これにより、ラッチ用スイッチLSWは、図4に示すq=1のスイッチ,q=2のスイッチ,q=3のスイッチの順にオンし、その結果、ラッチ回路は、20b,20c,20dの順に、書き込むべきデータD1,D2,D3を、入出力バッファ回路22を介して、次々と入力しラッチする。
Similarly, the data input
また、このとき、タイミング制御回路26のライトフラグ発生回路264は、図5(g)〜(j)に示すスイッチング信号WDSqの、q=0のWDS0,q=1のWDS1,q=2のWDS2,q=3のWDS3の順に発生する、各立ち上がりのタイミングで、図5(l)〜(o)に示すように、ライトフラグ信号WFLGsを、s=0のWFLG0,s=1のWFLG1,s=2のWFLG2,s=3のWFLG3の順に、次々と立ち上げて、タイミング制御回路26のライトタイミング制御回路262に出力する。
Further, at this time, the write
その後、データ入力タイミング制御回路266は、図5(j)に示すq=3のスイッチング信号WDS3を立ち上げた後の、図5(a)に示すクロック信号CLKにおける最初の立ち下がりのタイミングt71で、図5(k)に示すように、スイッチング信号WDGを立ち上げて、ゲート用スイッチGSWに出力する。これにより、図4に示すゲート用スイッチGSWの全てがオンし、その結果、各ラッチ回路20a,20b,20c,20dが、それぞれラッチしているデータを、それらラッチ回路に接続されたライトドライバ18a,18b,18c,18dに出力する。
After that, the data input
このとき、カラムデコーダ24は、入力されるカラムアドレスYAD=0100のうち、下位2ビットを無視し、上位2ビットY3=0,Y2=1を用いて、図4に示すように、選択信号n=01を生成して出力する。この選択信号n=01がスイッチ回路CSWに入力されると、スイッチ回路CSWは、各ブロックA,B,C,D毎に、その選択信号n=01に対応したビットラインBL、すなわち、左から2本目のビットラインBLを、それぞれ一度に選択する。
At this time, the
また、このとき、タイミング制御回路26のライトタイミング制御回路262は、図5(k)に示すスイッチング信号WDGの立ち下がりタイミングにおいて、ライトフラグ信号WFLGsのうち、図5(l)に示すs=0のWFLG0が立ち上がっているので、図5(p)に示すように、ライトドライバイネーブル信号WDErのうちr=0のWDE0を、スイッチング信号WDGの立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ18aに出力する。同様に、図5(k)に示すスイッチング信号WDGの立ち下がりタイミングにおいて、ライトフラグ信号WFLGsのうち、図5(m)に示すs=1のWFLG1,図5(n)に示すs=2のWFLG2,図5(o)に示すs=3のWFLG3が、それぞれ立ち上がっているので、図5(q),(r),(s)に示すように、ライトドライバイネーブル信号WDErのうち、r=1のWDE1,r=2のWDE2,r=3のWDE3を、スイッチング信号WDGの立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ18b,18c,18dに出力する。これにより、ライトドライバ18a〜18dの全てが動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ18a〜18dに接続された各ブロックA〜Dに出力する。
At this time, the write
なお、上記のようにして、図5(p)〜(s)に示すライトドライバイネーブル信号WDE0〜WDE3が立ち上がると、図5(l)〜(o)に示すように、それぞれ対応するライトフラグ信号WFLG0〜WFLG3がリセットされてローレベルになる。 When the write driver enable signals WDE0 to WDE3 shown in FIGS. 5 (p) to 5 (s) rise as described above, the corresponding write flag signals are respectively shown in FIGS. 5 (l) to (o). WFLG0 to WFLG3 are reset to a low level.
そして、各ブロックA〜Dに入力されたデータは、それぞれ、選択された4本のビットラインBLを介して、活性化されたワードラインWLとその4本のビットラインBLと、に接続された、破線丸印の箇所に位置する2つのメモリセル(図示せず)に、一度に書き込まれる。 The data input to each of the blocks A to D is connected to the activated word line WL and its four bit lines BL via the selected four bit lines BL, respectively. , Data are written in two memory cells (not shown) located at the dotted circle.
この結果、4つのラッチ回路20a〜20dにそれぞれラッチされていたデータが、図4において、破線で示す経路をたどって、カラムアドレスYAD"0100"(入力されたカラムアドレス)に位置するメモリセルと、その値の次のカラムアドレスYAD"0101"から連続する3つのカラムアドレスYAD"0101"〜"0111"に位置するメモリセルとに、それぞれ書き込まれることになる。
As a result, the data latched in each of the four
こうして、本実施例の半導体メモリ装置においては、1回の書き込み命令に対し、メモリセルアレイ12のうち、入力した値"0100"のカラムアドレスYADを起点として連続する4つのカラムアドレス"0100"〜"0111"に対応するメモリセルに対して4つのデータD0,D1,D2,D3を高速で連続して書き込むことができる。
Thus, in the semiconductor memory device of this embodiment, four column addresses “0100” to “0” that are consecutive from the column address YAD of the input value “0100” in the
A3.一部書き込み動作:
次に、図1に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作として、一回の書き込み命令で書き込みが可能な数のデータの全てではなく、一部のデータのみを書き込む場合について、図6および図7を用いて、以下説明する。
A3. Partial write operation:
Next, in the semiconductor memory device of this embodiment shown in FIG. 1, as an operation of continuously writing data at a high speed, only a part of the data, not all of the number of data that can be written by one write command, is stored. Will be described below with reference to FIGS. 6 and 7. FIG.
図6は、図3において、カラムアドレスYADとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。また、図7はデータの一部書き込み動作時における図1の要部信号のタイミングを示すタイミングチャートである。図7の(a)〜(s)は、図5の(a)〜(s)と同様に、(a)はクロック信号CLKを、(b)はチップセレクト信号/CSを、(c)は書き込み制御信号/DEを、(d)はライト信号WRITEを、(e)はカラムアドレスYADを、(f)はデータ入力DINを、(g)〜(j)はスイッチング信号WDSqを、(k)はスイッチング信号WDGを、(l)〜(o)はライトフラグ信号WFLGsを、(p)〜(s)はライトドライバイネーブル信号WDErを、それぞれ示している。また、図7の(a)〜(f)に示す各信号は、(c)の書き込み制御信号/DEを除いて、図5に示す各信号と同じタイミングである。 FIG. 6 is an explanatory diagram for explaining a partial data write operation when “0100” is input as the column address YAD in FIG. FIG. 7 is a timing chart showing the timing of the main signal in FIG. 1 during a partial data write operation. 7 (a) to (s) are the same as (a) to (s) in FIG. 5, (a) is the clock signal CLK, (b) is the chip select signal / CS, and (c) is the same. Write control signal / DE, (d) write signal WRITE, (e) column address YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) Indicates a switching signal WDG, (l) to (o) indicate a write flag signal WFLGs, and (p) to (s) indicate a write driver enable signal WDer, respectively. Further, the signals shown in (a) to (f) of FIG. 7 have the same timing as the signals shown in FIG. 5 except for the write control signal / DE of (c).
ここで、一回の書き込み命令で書き込みが可能な数のデータの全てではなく、一部のデータのみを書き込む場合には、図5(c)に示すように、書き込み制御信号/DEは、図5(f)に示すデータ入力DINとして4つのデータD0,D1,D2,D3が順に入力されている各期間のうち、実際に書き込むべきデータが入力されている期間のみローレベル(アクティブ)となる。本例では、2つのデータD1,D2を実際に書き込むデータとし、データD1,D2が入力されている期間(t41〜t51,t51〜t61)がローレベルとなっている例を示している。 Here, in the case where only a part of the data that can be written by a single write command is written, only a part of the data is written, the write control signal / DE is as shown in FIG. Of the periods in which the four data D0, D1, D2, and D3 are sequentially input as the data input DIN shown in FIG. 5 (f), only the period in which the data to be actually written is input is at the low level (active). . In this example, two data D1 and D2 are actually written data, and the period (t41 to t51, t51 to t61) in which the data D1 and D2 are input is at a low level.
タイミング制御回路26のデータ入力タイミング制御回路266は、図7(f)に示すデータ入力DINとして最初のデータD0が入力される期間中(t31〜t41)において、図7(c)に示す書き込み制御信号/DEがハイレベル(非アクティブ)であるので、図7(a)に示すクロック信号CLKの立ち上がりのタイミングt4で、図7(g)に示すように、スイッチング信号WDSqのうち、q=0のWDS0について立ち上げを行わない。これにより、ラッチ用スイッチLSWのうち、図6に示すq=0のスイッチはオンせず、その結果、ラッチ回路20aは、入出力バッファ回路22を介して最初に入力されるデータD0をラッチしない。
The data input
なお、このとき、タイミング制御回路26のライトフラグ発生回路264は、図7(g)に示すスイッチング信号WDS0が立ち上がらないので、図7(l)に示すように、ライトフラグ信号WFLGsのうち、s=0のWFLG0について立ち上げを行わない。
At this time, the write
次に、データ入力タイミング制御回路266は、図7(f)に示すデータ入力DINとしてデータD1,D2が順に入力される期間中(t41〜t51,t51〜t61)では、図7(c)に示す書き込み制御信号/DEがローレベルであるので、図7(a)に示すクロック信号CLKの各立ち上がりのタイミングt5,t6で、図7(h),(i)に示すように、スイッチング信号WDSqを、q=1のWDS1,q=2のWDS2の順に立ち上げて、ラッチ用スイッチLSWに出力する。これにより、ラッチ用スイッチLSWは、図6に示すq=1のスイッチ,q=2のスイッチの順にオンし、その結果、ラッチ回路は、20b,20cの順に、書き込むべきデータD1,D2を、入出力バッファ回路22を介して、次々と入力しラッチする。
Next, during the period (t41 to t51, t51 to t61) in which the data D1 and D2 are sequentially input as the data input DIN shown in FIG. Since the write control signal / DE shown is at a low level, the switching signal WDSq as shown in FIGS. 7H and 7I at the rising timings t5 and t6 of the clock signal CLK shown in FIG. Are output in the order of WDS1 with q = 1 and WDS2 with q = 2, and output to the latch switch LSW. Thereby, the latch switch LSW is turned on in the order of the switch of q = 1 and the switch of q = 2 shown in FIG. 6, and as a result, the latch circuit stores the data D1, D2 to be written in the order of 20b, 20c. One after another is input and latched via the input /
なお、このとき、ライトフラグ発生回路264は、図7(h),(i)に示すスイッチング信号WDS1,WDS2の各立ち上がりのタイミングで、図7(m),(n)に示すように、ライトフラグ信号WFLGsを、s=1のWFLG1,s=2のWFLG2の順に、次々と立ち上げて、タイミング制御回路26のライトタイミング制御回路262に出力する。
At this time, the write
さらに、データ入力タイミング制御回路266は、図7(f)に示すデータ入力DINとして最後のデータD3が入力される期間中(t61〜t71)においても、図7(c)に示す書き込み制御信号/DEがハイレベルであるので、図7(a)に示すクロック信号CLKの立ち上がりのタイミングt7で、図7(j)に示すように、スイッチング信号WDSqのうち、q=3の信号WDS3について立ち上げを行わない。これにより、ラッチ用スイッチLSWのうち、図6に示すq=3のスイッチはオンせず、その結果、ラッチ回路20dは、入出力バッファ回路22を介して最後に入力されるデータD3をラッチしない。
Further, the data input
なお、このとき、ライトフラグ発生回路264は、図7(j)に示すスイッチング信号WDS3が立ち上がらないので、図7(o)に示すように、ライトフラグ信号WFLGsのうち、s=3のWFLG0について立ち上げを行わない。
At this time, since the switching signal WDS3 shown in FIG. 7 (j) does not rise, the write
その後、データ入力タイミング制御回路266は、q=3のスイッチング信号WDS3を立ち上げるための、図7(a)に示すクロック信号CLKにおける立ち上がりのタイミングt7の後の立ち下がりのタイミングt71で、図7(k)に示すように、スイッチング信号WDGを立ち上げて、ゲート用スイッチGSWに出力する。これにより、図6に示すゲート用スイッチGSWの全てがオンし、その結果、各ラッチ回路20a,20b,20c,20dが、それぞれラッチしているデータを、それらラッチ回路に接続されたライトドライバ18a,18b,18c,18dに出力する。ただし、各ラッチ回路20a,20b,20c,20dのうち、ラッチ回路20a,20dは、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。
Thereafter, the data input
一方、カラムデコーダ24では、入力されるカラムアドレスYAD=0100のうち、下位2ビットを無視し、上位2ビットY3=0,Y2=1を用いて、図4に示すように、選択信号n=01を生成して出力する。この選択信号n=01がスイッチ回路CSWに入力されると、スイッチ回路CSWに入力は、各ブロックA,B,C,D毎に、その選択信号n=01に対応したビットラインBL、すなわち、左から2本目のビットラインBLを、それぞれ一度に選択する。
On the other hand, the
なお、このとき、タイミング制御回路26のライトタイミング制御回路262は、図7(k)に示すスイッチング信号WDGの立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図7(l)に示すs=0のWFLG0がローレベルであるので、図7(p)に示すように、ライトドライバイネーブル信号WDErのうち、r=0のWDE0について立ち上げを行わないで、ライトドライバ18aに出力する。
At this time, the write
また、ライトタイミング制御回路262は、図7(k)に示すスイッチング信号WDGの立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図7(m)に示すs=1のWFLG1,図7(n)に示すs=2のWLFG2がハイレベルであるので、図7(q),(r)に示すように、ライトドライバイネーブル信号WDErのうち、r=1のWDE1,r=2のWDE2を、スイッチング信号WDGの立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ18b、18cに出力する。
Further, the write
さらに、また、ライトタイミング制御回路262は、図7(k)に示すスイッチング信号WDGの立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図7(o)に示すs=3のWFLG3がローレベルであるので、図7(s)に示すように、ライトドライバイネーブル信号WDErのうち、r=3のWDE3について立ち上げを行わないで、ライトドライバ18dに出力する。
Further, the write
これにより、ライトドライバ18a〜18dのうち、ライトドライバ18b,18cのみが動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ18b,18cに接続された各ブロックB,Cに出力する。
Accordingly, only the
なお、上記のようにして、図7(q)、(r)に示すライトドライバイネーブル信号WDE1,WDE2が立ち上がると、図7(m),(n)に示すように、それぞれ対応するライトフラグ信号WFLG1,WFLG2はリセットされてローレベルになる。 When the write driver enable signals WDE1 and WDE2 shown in FIGS. 7 (q) and (r) rise as described above, the corresponding write flag signals are shown in FIGS. 7 (m) and (n). WFLG1 and WFLG2 are reset to low level.
そして、各ブロックB,Cに入力されたデータは、それぞれ、選択された2本のビットラインBLを介して、活性化されたワードラインWLとその2本のビットラインBLと、に接続された、破線丸印の箇所に位置する2つのメモリセル(図示せず)に、一度に書き込まれる。 The data input to each of the blocks B and C are connected to the activated word line WL and the two bit lines BL via the selected two bit lines BL, respectively. , Data are written in two memory cells (not shown) located at the dotted circle.
この結果、4つのラッチ回路20a〜20dにそれぞれラッチされていたデータのうち、2つのラッチ回路20b,20cにラッチされていたデータのみが、図4において、破線で示す経路をたどって、カラムアドレスYAD"0101"(入力されたカラムアドレスの次のカラムアドレス)およびその値の次のカラムアドレスYAD"01100"に位置するメモリセルに、それぞれ書き込まれることになる。
As a result, among the data latched by the four
こうして、本実施例の半導体メモリ装置においては、1回の書き込み命令に対し、メモリセルアレイ12のうち、入力した値"0100"のカラムアドレスYADを起点として連続する4つのカラムアドレス"0100"〜"0111"に対応するメモリセルのうち、実際に書き込みを望む2つのカラムアドレス"0101","0110"に対応する一部のメモリセルに対してのみ2つのデータD1,D2を高速で書き込むことができる。
Thus, in the semiconductor memory device of this embodiment, four column addresses “0100” to “0” that are consecutive from the column address YAD of the input value “0100” in the
A4.書き込み途中終了動作:
次に、図1に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作の途中で、チップセレクト信号/CSをハイレベル(非アクティブ)とすることにより、半導体メモリ装置の動作が非動作状態とされた場合の書き込み動作について、図8および図9を用いて、以下説明する。
A4. Ending write operation:
Next, in the semiconductor memory device of this embodiment shown in FIG. 1, the chip select signal / CS is set to high level (inactive) during the operation of continuously writing data at a high speed, so that the semiconductor memory device of FIG. A write operation when the operation is in the non-operation state will be described below with reference to FIGS.
図8は、図3において、カラムアドレスYADとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。また、図9は書き込み途中終了動作時における図1の要部信号のタイミングを示すタイミングチャートである。図9の(a)〜(s)は、図5の(a)〜(s)と同様に、(a)はクロック信号CLKを、(b)はチップセレクト信号/CSを、(c)は書き込み制御信号/DEを、(d)はライト信号WRITEを、(e)はカラムアドレスYADを、(f)はデータ入力DINを、(g)〜(j)はスイッチング信号WDSqを、(k)はスイッチング信号WDGを、(l)〜(o)はライトフラグ信号WFLGsを、(p)〜(s)はライトドライバイネーブル信号WDErを、それぞれ示している。また、図9の(a)〜(f)に示す各信号は、基本的に図5の(a)〜(f)に示す各信号と同じタイミングであるが、連続書き込み動作の途中の(a)に示すクロック信号CLKの立ち下がりのタイミングt51で、(b)に示すチップセレクト信号/CSはハイレベル(非アクティブ)になり、(c)に示す書き込み制御信号/DEもハイレベル(非アクティブ)になる場合を示している。また、チップセレクト信号/CSがハイレベルになると、これに応じて、図9(a)に示すクロック信号の立ち上がりのタイミングt6で、図9(d)に示すライト信号WRITEがローレベル(非アクティブ)になる場合を示している。 FIG. 8 is an explanatory diagram for explaining the operation in the case where the write operation is terminated halfway during the continuous data write operation when “0100” is input as the column address YAD in FIG. FIG. 9 is a timing chart showing the timing of the main signal in FIG. 1 during the end of writing operation. 9A to 9S are the same as FIGS. 5A to 5S, FIG. 9A is the clock signal CLK, FIG. 9B is the chip select signal / CS, and FIG. Write control signal / DE, (d) write signal WRITE, (e) column address YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) Indicates a switching signal WDG, (l) to (o) indicate a write flag signal WFLGs, and (p) to (s) indicate a write driver enable signal WDer, respectively. Further, the signals shown in (a) to (f) of FIG. 9 are basically at the same timing as the signals shown in (a) to (f) of FIG. ), The chip select signal / CS shown in (b) becomes high level (inactive), and the write control signal / DE shown in (c) also goes high (inactive). ). When the chip select signal / CS becomes high level, the write signal WRITE shown in FIG. 9 (d) becomes low level (inactive) at the rising timing t6 of the clock signal shown in FIG. 9 (a). ).
タイミング制御回路26のデータ入力タイミング制御回路266は、図9(f)に示すデータ入力DINとして順に入力されるデータD0,D1の各期間中(t31〜t41,t41〜t51)において、図9(c)に示す書き込み制御信号/DEがローレベルであるので、図9(a)に示すクロック信号CLKの各立ち上がりのタイミングt4,t5で、図9(g),(h)に示すように、スイッチング信号WDSqを、q=0のWDS0,q=1のWDS1の順に立ち上げて、ラッチ用スイッチLSWに出力する。これにより、ラッチ用スイッチLSWは、図4に示すq=0のスイッチ,q=1のスイッチの順にオンし、その結果、ラッチ回路は、20a,20bの順に、書き込むべきデータD0,D1を、入出力バッファ回路22を介して、次々と入力しラッチする。
The data input
また、このとき、タイミング制御回路26のライトフラグ発生回路264は、図9(g)、(h)に示すq=0のWDS0,q=1のWDS1の順に立ち上がるスイッチング信号WDSqの各立ち上がりのタイミングで、図9(l),(m)に示すように、ライトフラグ信号WFLGsを、s=0のWFLG0,s=1のWFLG1の順に立ち上げて、タイミング制御回路26のライトタイミング制御回路262に出力する。
Further, at this time, the write
その後、データ入力タイミング制御回路266は、図9(a)に示すクロック信号CLKにおける立ち下がりのタイミングt51から次の立ち上がりのタイミングt6までの間に、図9(b)に示すチップセレクト信号/CSがハイレベル(非アクティブ)に変化したので、これに応じて、図9(n),(o)に示すように、スイッチ信号WDSqのうち、q=2のWDS2,q=3のWDS3についての立ち上げを行わない。このとき、ライトフラグ信号WFLGsのうち、図9(l),(m)に示すs=0のWFLG0,s=1のWFLG1が立ち上がっているので、次の立ち下がりのタイミングt61で、図9(k)に示すように、スイッチング信号WDGを立ち上げて、ゲート用スイッチGSWに出力する。これにより、ゲート用スイッチGSWの全てがオンし、その結果、各ラッチ回路20a,20b,20c,20dが、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ18a,18b,18c,18dに出力する。ただし、各ラッチ回路20a,20b,20c,20dのうち、ラッチ回路20c,20dは、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。
Thereafter, the data input
一方、カラムデコーダ24では、入力されるカラムアドレスYAD=0100のうち、下位2ビットを無視し、上位2ビットY3=0,Y2=1を用いて、図4に示すように、選択信号n=01を生成して出力する。この選択信号n=01がスイッチ回路CSWに入力されると、スイッチ回路CSWに入力は、各ブロックA,B,C,D毎に、その選択信号n=01に対応したビットラインBL、すなわち、左から2本目のビットラインBLを、それぞれ一度に選択する。
On the other hand, the
また、このとき、ライトタイミング制御回路262は、図9(k)に示すスイッチング信号WDGの立ち下がりのタイミングにおいて、図9(l),(m)に示すライトフラグ信号WFLG0,WLFG1がハイレベルであるので、図9(p),(q)に示すように、ライトドライバイネーブル信号WDErのうち、r=0のWDE0,r=1のWDE1を、スイッチング信号WDGの立ち下がりからわずかに遅れた所望のタイミングで立ち上げで、ライトドライバ18a,18bに出力する。
Further, at this time, the write
また、ライトタイミング制御回路262は、図9(k)に示すスイッチング信号WDGの立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図9(n)示すs=2のWFLG2,図9(o)に示すs=3のWFLG3がローレベルであるので、図9(r),(s)に示すように、ライトドライバイネーブル信号WDErのうち、r=2のWDE2,r=3のWDE3について立ち上げを行わないで、ライトドライバ18c,18dに出力する。
In addition, the write
これにより、ライトドライバ18a〜18dのうち、ライトドライバ18a,18bのみが動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ18a,18bに接続された各ブロックA,Bに出力する。
As a result, only the
なお、上記のようにして、図9(p)、(q)に示すライトドライバイネーブル信号WDE0,WDE1が立ち上がると、図9(l),(m)に示すように、それぞれ対応するライトフラグ信号WFLG0,WFLG1がリセットされてローレベルになる。 When the write driver enable signals WDE0 and WDE1 shown in FIGS. 9 (p) and (q) rise as described above, the corresponding write flag signals are shown in FIGS. 9 (l) and 9 (m). WFLG0 and WFLG1 are reset to low level.
そして、各ブロックA,Bに入力されたデータは、それぞれ、選択された2本のビットラインBLを介して、活性化されたワードラインWLとその2本のビットラインBLと、に接続された、破線丸印の箇所に位置する2つのメモリセル(図示せず)に、一度に書き込まれる。 The data input to each of the blocks A and B are connected to the activated word line WL and the two bit lines BL via the selected two bit lines BL, respectively. , Data are written in two memory cells (not shown) located at the dotted circle.
この結果、2つのラッチ回路20a,20bにラッチされていたデータのみが、図4において、破線で示す経路をたどって、カラムアドレスYAD"0100"(入力されたカラムアドレス)およびその値の次のカラムアドレスYAD"0101"に位置するメモリセルに、それぞれ書き込まれることになる。
As a result, only the data latched by the two
こうして、本実施例の半導体メモリ装置においては、1回の書き込み命令に対し、メモリセルアレイ12のうち、入力した値"0100"のカラムアドレスYADを起点として連続する4つのカラムアドレス"0100"〜"0111"に対応するメモリセルに対して4つのデータD0,D1,D2,D3を高速で書き込む動作の実行途中で、チップセレクト信号/CSをハイレベル(非アクティブ)とすることにより、半導体メモリ装置の動作が非動作状態とされた場合に、チップセレクト信号/CSのハイレベルへの変化に応じて、それまでにラッチ回路20a、20bで既にラッチされていたデータD0,D1を、2つのカラムアドレス"0100","0101"に対応するメモリセルに対して高速で書き込むことができる。
Thus, in the semiconductor memory device of this embodiment, four column addresses “0100” to “0” that are consecutive from the column address YAD of the input value “0100” in the
A5.実施例の効果:
以上説明したように、本実施例においては、メモリセルアレイ12を4つのブロックA,B,C,Dに分割して、ライトドライバをそれぞれ1つ用意し、さらに、それらライトドライバに接続されるラッチ回路をそれぞれ1つ用意している。そして、1回の書き込み命令では、書き込むべきデータを、ラッチ回路それぞれにラッチさせ、そのラッチさせたデータを、各ライトドライバを介して各ブロックA,B,C,Dに、1度に書き込むことにより、計4個のデータを高速に連続して書き込むことができる。
A5. Effects of the embodiment:
As described above, in this embodiment, the
さらに、本実施例では、連続して入力される各データの書き込みの要/不要を示す書き込み制御信号/DEを外部から入力し、データ入力DINとして外部からデータが入力される際に、書き込み制御信号/DEがローレベル(アクティブ)である場合には、そのデータに対応するライトフラグ信号WFLGsを立ち上げてデータの書き込みを許可し、書き込み制御信号/DEがハイレベル(非アクティブ)である場合には、そのデータに対応するライトフラグ信号WFLGsを立ち上げないでデータの書き込みを許可しない構成としている。これにより、4個のデータを高速に連続して書き込む際に、その一部のデータの書き込みのみを実際に行うことができる。 Further, in this embodiment, a write control signal / DE indicating the necessity / unnecessity of writing of continuously inputted data is inputted from the outside, and when the data is inputted from the outside as the data input DIN, the write control is performed. When the signal / DE is at a low level (active), the write flag signal WFLGs corresponding to the data is raised to allow data writing, and the write control signal / DE is at a high level (inactive) In this configuration, data write is not permitted without raising the write flag signal WFLGs corresponding to the data. Thus, when four pieces of data are written continuously at a high speed, only a part of the data can be actually written.
従って、本実施例によれば、高速に連続してデータを書き込む際に、不要な書き込みを行わないようにすることができる。 Therefore, according to the present embodiment, unnecessary writing can be prevented when writing data continuously at a high speed.
また、本実施例では、連続してデータを書き込む動作の途中で、チップセレクト信号/CSがハイレベル(非アクティブ)に変化して、半導体メモリ装置の動作が非動作状態とされた場合に、それまでにラッチ回路で既にデータがラッチされてライトフラグ信号WFLGsが立ち上がっている場合には、書き込み動作をキャンセルするのではなく、既にラッチされているデータを、書き込むことができる。 Further, in this embodiment, when the chip select signal / CS changes to high level (inactive) during the operation of continuously writing data, the operation of the semiconductor memory device is brought into a non-operating state. If the data has already been latched by the latch circuit so far and the write flag signal WFLGs has risen, the already latched data can be written instead of canceling the write operation.
B.第2実施例
B1.半導体メモリ装置の構成:
図10は本発明の第2実施例としての半導体メモリ装置の要部構成を示すブロック図である。図10に示すように、本実施例の半導体メモリ装置が、図1に示した第1実施例における半導体メモリ装置と異なる点は、メモリセルアレイが2つのブロックA,Bに分割されている点と、それに伴い、各ブロック毎に設けられるカラムドライバ、並びにライトドライバが、それぞれ、2つになっている点と、各ライトドライバに接続されるラッチ回路が、それぞれ、2つ1組で構成されている点と、タイミング制御回路からカラムデコーダにプリセット/カウントアップ信号が供給されている点である。
B. Second Example B1. Configuration of semiconductor memory device:
FIG. 10 is a block diagram showing a main configuration of a semiconductor memory device as a second embodiment of the present invention. As shown in FIG. 10, the semiconductor memory device of this embodiment is different from the semiconductor memory device of the first embodiment shown in FIG. 1 in that the memory cell array is divided into two blocks A and B. Accordingly, there are two column drivers and write drivers provided for each block, and latch circuits connected to each write driver are configured in pairs. And a preset / count-up signal is supplied from the timing control circuit to the column decoder.
即ち、本実施例の半導体メモリ装置は、2つのブロックA,Bに分割されたメモリセルアレイ52と、そのメモリセルアレイ52に接続されたワードラインドライバ54と、メモリセルアレイ52の各ブロックA,B毎に設けられたカラムドライバ56a,56bと、メモリセルアレイ52の各ブロックA,B毎に設けられたライトドライバ58a,58bと、各ライトドライバにそれぞれ1組ずつ接続された複数のラッチ回路と、これらのラッチ回路に接続された入出力バッファ回路62と、カラムデコーダ64と、タイミング制御回路66と、を備えている。
That is, the semiconductor memory device of this embodiment includes a
このうち、メモリセルアレイ52は、マトリクス状に配列された複数のメモリセル(図示せず)を備えており、それらメモリセルには、ローアドレスに従ってワードラインドライバ54により活性化される複数本のワードライン(図示せず)と、カラムアドレスYADに従って各ブロック毎のカラムドライバ56a,56bによって選択される複数本のビットライン(図示せず)が、それぞれ接続されている。
Among these, the
各組のラッチ回路は、それぞれ、互いに並列に接続された2つのラッチ回路(60a0,60a1),(60b0,60b1)で構成されている。各ラッチ回路は、各々、ライトドライバ側にゲート用スイッチGSWを、ライトドライバとは反対側にラッチ用スイッチLSWを、それぞれ備えている。 Each set of latch circuits includes two latch circuits (60a0, 60a1) and (60b0, 60b1) connected in parallel to each other. Each latch circuit includes a gate switch GSW on the write driver side and a latch switch LSW on the opposite side of the write driver.
入出力バッファ回路62は、第1実施例の半導体メモリ装置における入出力バッファ回路22(図1)と同様に、読み出し動作の場合には、読み出したデータをデータ出力DOUTとして出力し、書き込み動作の場合には、書き込むべきデータをデータ入力DINとして入力する。
Similar to the input / output buffer circuit 22 (FIG. 1) in the semiconductor memory device of the first embodiment, the input /
カラムデコーダ64には、外部から入力されるアドレスのうちカラムアドレスYADが入力されると共に、タイミング制御回路26からのプリセット信号PSとカウントアップ信号CUが供給されて、各ブロックA,Bにおいて、ビットラインを選択するための選択信号nを生成して、カラムドライバ56a,56bに出力する。
The
タイミング制御回路66には、第1実施例の半導体メモリ装置におけるタイミング制御回路26(図1)と同様に、チップセレクト信号/CSと、ライト信号WRITEと、書き込み制御信号/DEと、クロック信号CLKとが、それぞれ入力される。読み出し命令としてのリード信号READと、書き込み命令としてのライト信号WRITEと、読み出し動作/書き込み動作の基準タイミングとなるクロック信号CLKとがそれぞれ入力される。そして、これらの各信号に基づいて、以下で説明するように、ライトドライバを動作させるためのライトドライバイネーブル信号WDEr(但し、r=0,1)を生成して、ライトドライバ58a、58bにそれぞれ出力すると共に、ラッチ回路のゲート用スイッチGSWをオン/オフさせるためのスイッチング信号WDGp(但し、p=0,1)と、ラッチ用スイッチLSWをオン/オフさせるためのスイッチング信号WDSq(但し、q=0,1,2,3)と、をそれぞれ生成して、これらスイッチGSW,LSWに出力する。また、プリセット信号PSおよびカウントアップ信号CUを生成して、カラムデコーダ64に出力する。
Similarly to the timing control circuit 26 (FIG. 1) in the semiconductor memory device of the first embodiment, the
具体的には、タイミング制御回路66のライトタイミング制御回路662が、タイミング制御回路66に入力される上記各信号およびライトフラグ発生回路664で生成されるライトフラグ信号WFLGs(但し、s=0,1,2,3)に基づいて、ライトドライバイネーブル信号WDErと、プリセット信号PSおよびカウントアップ信号CUと、を生成する。なお、ライトフラグ発生回路664はスイッチング信号WDSqに基づいてライトフラグ信号WFLGsを生成する。また、データ入力タイミング制御回路666が、タイミング制御回路66に入力される上記各信号に基づいて、スイッチング信号WDGpおよびスイッチング信号WDSqを生成する。
Specifically, the write timing control circuit 662 of the
なお、タイミング制御回路66には、リードアンプを動作させるためのリードアンプイネーブル信号を生成するリードタイミング制御回路など読み出し動作を実行するための種々の回路も備えており、タイミング制御回路66に入力される上記各信号に加えて、読出命令としてのリード信号等の種々の制御信号も入力されるが、本発明の説明上特に必要としないため、図示を省略している。
The
図11は図10におけるカラムデコーダ64の概念的な構成を示すブロック図である。なお、図11では、第1実施例におけるカラムデコーダ24(図2)と同様に、カラムアドレスYADを2進数で表し、説明をわかりやすくするために、その桁数を4ビットとしている。従って、カラムアドレスYADは、上位ビットから順にY3,Y2,Y1,Y0として表される。なお、このことは、以下の図12〜図18においても同様である。
FIG. 11 is a block diagram showing a conceptual configuration of the
本実施例において、カラムデコーダ64は、図11に示すように、ビットカウンタBCを備えている。このビットカウンタBCは、カラムアドレスYADのうち、下位から2ビット目のビットY1を入力すると共に、タイミング制御回路66からのプリセット信号PSおよびカウントアップ信号CUをそれぞれ入力し、カウンタ出力信号Y1'を出力する。ビットカウンタBCは、プリセット信号PSの立ち上がりのタイミングで、入力されたビットY1をプリセットし、その後、カウントアップ信号CUの立ち上がりのタイミングで、プリセットしたビットY1を1カウントアップする。従って、例えば、ビットY1=0が入力された場合には、プリセット信号PSの立ち上がりのタイミングで、カウンタ出力信号Y1'=0を出力し、その後、カウントアップ信号CUの立ち上がりのタイミングで、カウンタ出力信号Y1'=1を出力する。反対に、ビットY1=1が入力された場合には、プリセット信号PSの立ち上がりのタイミングで、カウンタ出力信号Y1'=1を出力し、その後、カウントアップ信号CUの立ち上がりのタイミングで、カウンタ出力信号Y1'=0を出力する。
In this embodiment, the
そして、カラムデコーダ64では、カラムアドレスYADのうち、下位1ビットY0を無視し、上位2ビットY3,Y2と、ビットカウンタBCのカウンタ出力信号Y1'と、を用いることによって、選択信号nを生成する。
The
B2.連続書き込み動作:
それでは、図10に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む際の基本動作として、一回の書き込み命令で書き込みが可能な数のデータを高速で連続して書き込む場合について、図12〜図14を用いて、以下説明する。
B2. Continuous write operation:
Then, in the semiconductor memory device of this embodiment shown in FIG. 10, as a basic operation when data is continuously written at a high speed, the number of data that can be written by one write command is continuously written at a high speed. Will be described below with reference to FIGS.
図12は図10に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。 FIG. 12 is a block diagram showing only the main part of the portion related to the continuous data write operation extracted from the configuration shown in FIG.
メモリセルアレイ52における各ブロックA,Bには、それぞれ、8本のビットラインBLが配列されており、図12に示すように、各ビットラインBLには、カラムアドレスYADがそれぞれ割り振られている。また、各ビットラインBLには、選択信号nに従ってオン/オフするスイッチ回路CSWが接続されている。このスイッチ回路CSWは、各ブロックA,B毎に、選択信号nに対応する1本のビットラインBLについて、オンすることにより、メモリセルアレイ52全体で、ブロックの異なる2本のビットラインBLを一度に選択する。
Eight bit lines BL are arranged in each of the blocks A and B in the
それでは、外部からカラムアドレスYADとして、例えば、"0100"が入力された場合のデータの連続書き込み動作について、図13および図14を用いて説明する。 Now, a continuous data write operation when, for example, “0100” is input as the column address YAD from the outside will be described with reference to FIGS. 13 and 14.
図13は、図12において、カラムアドレスYADとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。また、図14はデータの連続書き込み動作時における図1の要部信号のタイミングを示すタイミングチャートである。図14において、(a)はクロック信号CLKを、(b)はチップセレクト信号/CSを、(c)は書き込み制御信号/DEを、(d)はライト信号WRITEを、(e)はカラムアドレスYADを、(f)はデータ入力DINを、(g)〜(j)はスイッチング信号WDSqを、(k)はプリセット信号PSを、(l)はカウントアップ信号CUを、(m),(n)はスイッチング信号WDGpを、(o)〜(r)はライトフラグ信号WFLGsを、(s),(t)はライトドライバイネーブル信号WDErを、それぞれ示している。なお、横軸は時間である。 FIG. 13 is an explanatory diagram for explaining the continuous data write operation when “0100” is input as the column address YAD in FIG. FIG. 14 is a timing chart showing the timing of the main signals in FIG. 1 during the continuous data write operation. 14, (a) is a clock signal CLK, (b) is a chip select signal / CS, (c) is a write control signal / DE, (d) is a write signal WRITE, and (e) is a column address. YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) preset signal PS, (l) count-up signal CU, (m), (n ) Indicates the switching signal WDGp, (o) to (r) indicate the write flag signal WFLGs, and (s) and (t) indicate the write driver enable signal WDer, respectively. The horizontal axis is time.
なお、図14の(a)〜(f)に示すクロック信号CLK,チップセレクト信号/CS,書き込み制御信号/DE,ライト信号WRITE,カラムアドレスYAD,データ入力DINの各タイミングは、第1実施例の半導体メモリ装置の連続書き込み動作におけるタイミングチャート(図5)と同じであるとする。 The timings of the clock signal CLK, the chip select signal / CS, the write control signal / DE, the write signal WRITE, the column address YAD, and the data input DIN shown in (a) to (f) of FIG. This is the same as the timing chart (FIG. 5) in the continuous write operation of the semiconductor memory device.
さて、図14(d)に示すライト信号WRITEがハイレベル(アクティブ)になると、その後、所望のタイミングで、ワードラインドライバ54(図10)は、入力されたローアドレスの値に対応したワードラインWLを活性化する。また、入力されたカラムアドレスYAD=0100は、カラムデコーダ64に入力される。
Now, when the write signal WRITE shown in FIG. 14D becomes high level (active), the word line driver 54 (FIG. 10) then selects the word line corresponding to the input row address value at a desired timing. Activate WL. The input column address YAD = 0100 is input to the
このとき、タイミング制御回路66のデータ入力タイミング制御回路666は、図14(f)に示すデータ入力DINとして最初のデータD0が入力されている期間中(t31〜t41)において、図14(c)に示す書き込み制御信号/DEがローレベルであるので、図14(a)に示すクロック信号CLKの立ち上がりのタイミングt4で、図14(g)に示すように、スイッチング信号WDSqのうちq=0のWDS0を立ち上げて、ラッチ用スイッチLSWに出力する。これにより、ラッチ用スイッチLSWのうち、図13に示すq=0のスイッチのみがオンし、その結果、ラッチ回路60a0は、最初に書き込むべきデータD0を、入出力バッファ回路62を介して入力しラッチする。
At this time, the data input
以下同様にして、データ入力タイミング制御回路666は、図14(h)〜(j)に示すように、図14(f)に示すデータ入力DINとしてデータD1,D2,D3が順に入力されている各期間中(t41〜t41,t51〜t61,t61〜t71)において、図14(c)に示す書き込み制御信号/DEがローレベルであるので、図14(a)に示すクロック信号CLKの各立ち上がりのタイミングt5,t6,t7で、スイッチング信号WDSqを、q=1のWDS1,q=2のWDS2,q=3のWDS3の順に、次々と立ち上げて、ラッチ用スイッチLSWに出力する。これにより、ラッチ用スイッチLSWは、図13に示すq=1のスイッチ,q=2のスイッチ,q=3のスイッチの順にオンし、その結果、ラッチ回路は、60b0,60a1,60b1の順に、書き込むべきデータD1,D2,D3を、入出力バッファ回路62を介して、次々と入力しラッチする。
In the same manner, the data input
また、このとき、タイミング制御回路66のライトフラグ発生回路664は、図14(g)〜(j)に示すスイッチング信号WDSqの、q=0のWDS0,q=1のWDS1,q=2のWDS2,q=3のWDS3の順に発生する、各立ち上がりのタイミングで、図14(o)〜(r)に示すように、ライトフラグ信号WFLGsを、s=0のWFLG0,s=1のWFLG1,s=2のWFLG2,s=3のWFLG3の順に、次々と立ち上げて、タイミング制御回路66のライトタイミング制御回路662に出力する。
Further, at this time, the write
その後、データ入力タイミング制御回路666は、図14(j)に示すq=3のスイッチング信号WDS3を立ち上げた後の、図14(a)に示すクロック信号CLKにおける最初の立ち下がりのタイミングt71で、図14(m)に示すように、スイッチング信号WDGpのうちp=0のWDG0を立ち上げて、ゲート用スイッチGSWに出力する。これにより、図13に示すゲート用スイッチGSWのうち、p=0のスイッチのみがオンし、その結果、各組みにおける左側のラッチ回路60a0,60b0が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ58a,58bに出力する。
Thereafter, the data input
また、このとき、ライトタイミング制御回路662は、図14(k)に示すように、図14(a)に示すクロック信号CLKにおける上記と同じ立ち下がりのタイミングt71で、プリセット信号PSを立ち上げて、カラムデコーダ64に出力する。これにより、カラムデコーダ64では、図11で説明したように、ビットカウンタBCが、プリセット信号PSの立ち上がりのタイミングで、カラムアドレスYADのうち、ビットY1=0をプリセットし、カウンタ出力信号Y1'=0を出力する。この結果、カラムデコーダ64は、カラムアドレスYAD=0100のうち、下位1ビットY0=0を無視し、上位2ビットY3=0,Y2=1と、ビットカウンタBCのカウンタ出力信号Y1'=0と、を用いて、図13に示すように、選択信号n=010を生成して出力する。この選択信号n=010がスイッチ回路CSWに入力されると、スイッチ回路CSWは、各ブロックA,B毎に、その選択信号n=010に対応したビットラインBL、すなわち、左から3本目のビットラインBLを、それぞれ一度に選択する。
At this time, as shown in FIG. 14 (k), the write timing control circuit 662 raises the preset signal PS at the same falling timing t71 as described above in the clock signal CLK shown in FIG. 14 (a). , Output to the
さらにこのとき、ライトタイミング制御回路662は、図14(m)に示すスイッチング信号WDG0の立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図14(o)に示すs=0のWFLG0,図14(p)に示すs=1のWFLG1が立ち上がっているので、図14(s),(t)に示すように、ライトドライバイネーブル信号WDErのうち、r=0のWDE0およびr=1のWDEの両方を、スイッチング信号WDG0の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ58a,58bに出力する。これにより、ライトドライバ58a,58bの両方が動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ58a,58bに接続された各ブロックA,Bに出力する。
Further, at this time, the write timing control circuit 662 at the timing of falling of the switching signal WDG0 shown in FIG. 14 (m), among the write flag signals WFLGs, WFLG0 of s = 0 shown in FIG. 14 (o), FIG. Since WFLG1 of s = 1 shown in (p) has risen, as shown in FIGS. 14 (s) and (t), among the write driver enable signals WDEr, WDE0 of r = 0 and WDE of r = 1 Both are raised at a desired timing slightly delayed from the fall of the switching signal WDG0 and output to the
なお、上記のようにして、図14(s),(t)に示すライトドライバイネーブル信号WDE0,WDE1が立ち上がると、図14(o),(p)に示すように、それぞれ対応するライトフラグ信号WFLG0,WFLG1がリセットされてローレベルになる。 When the write driver enable signals WDE0 and WDE1 shown in FIGS. 14 (s) and (t) rise as described above, the corresponding write flag signals are respectively shown in FIGS. 14 (o) and (p). WFLG0 and WFLG1 are reset to low level.
そして、各ブロックA,Bに入力されたデータは、それぞれ、選択された2本のビットラインBLを介して、活性化されたワードラインWLとその2本のビットラインBLと、に接続された、破線丸印の箇所に位置する2つのメモリセル(図示せず)に、一度に書き込まれる。 The data input to each of the blocks A and B are connected to the activated word line WL and the two bit lines BL via the selected two bit lines BL, respectively. , Data are written in two memory cells (not shown) located at the dotted circle.
この結果、2つのラッチ回路60a0,60b0にそれぞれラッチされていたデータが、図13において、破線で示す経路をたどって、カラムアドレスYAD"0100"(入力されたカラムアドレス)に位置するメモリセルと、その値の次のカラムアドレスYAD"0101"に位置するメモリセルに、それぞれ書き込まれることになる。 As a result, the data latched in the two latch circuits 60a0 and 60b0 follow the path indicated by the broken line in FIG. 13, and the memory cell located at the column address YAD “0100” (input column address) , The data is written in the memory cell located at the column address YAD “0101” next to the value.
続いて、データ入力タイミング制御回路666は、図14(n)に示すように、図14(a)に示すクロック信号CLKにおける次の立ち下がりのタイミングt81で、スイッチング信号WDGpのうち、p=1のWDG1を立ち上げて、ゲート用スイッチGSWに出力する。これにより、図13に示すゲート用スイッチGSWのうち、p=1のスイッチのみがオンし、その結果、各組みにおける右側のラッチ回路60a1,60b1が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ58a,58bに出力する
Subsequently, as shown in FIG. 14 (n), the data input
また、このとき、ライトタイミング制御回路662は、図14(l)に示すように、図14(a)に示すクロック信号CLKにおける上記と同じ立ち下がりのタイミングt81で、カウントアップ信号CUを立ち上げて、カラムデコーダ64に出力する。これにより、カラムデコーダ64では、図11で説明したように、ビットカウンタBCが、カウントアップ信号CUの立ち上がりのタイミングで、プリセットしたビットY1=0を1カウントアップし、カウンタ出力信号Y1'=1を出力する。この結果、カラムデコーダ64は、カラムアドレスYAD=0100のうち、下位1ビットY0=0を無視し、上位2ビットY3=0,Y2=1と、ビットカウンタBCのカウンタ出力信号Y1'=1と、を用いて、図13に示すように、新たに選択信号n=011を生成して出力する。この選択信号n=011がスイッチ回路CSWに入力されると、スイッチ回路SWは、各ブロックA,B毎に、その選択信号n=011に対応したビットラインBL、すなわち、左から4本目のビットラインBL(先に選択されたビットラインの右隣のビットライン)を、それぞれ一度に選択する。
At this time, as shown in FIG. 14 (l), the write timing control circuit 662 raises the count-up signal CU at the same falling timing t81 as described above in the clock signal CLK shown in FIG. 14 (a). To the
さらにこのとき、ライトタイミング制御回路662は、図14(n)に示すスイッチング信号WDG1の立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図14(q)に示すs=2のWFLG2,図14(r)に示すs=3のWFLG3が立ち上がっているので、図14(s),(t)に示すように、ライトドライバイネーブル信号WDErのうち、r=0のWDE0およびr=1のWDEの両方を、スイッチング信号WDG0の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ58a,58bに出力する。これにより、ライトドライバ58a,58bの両方が動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ58a,58bに接続された各ブロックA,Bに出力する。
Further, at this time, the write timing control circuit 662 at the timing of falling of the switching signal WDG1 shown in FIG. 14 (n), among the write flag signals WFLGs, WFLG2 of s = 2 shown in FIG. 14 (q), FIG. Since WFLG3 with s = 3 shown in (r) has risen, as shown in FIGS. 14 (s) and (t), among the write driver enable signals WDEr, WDE0 with r = 0 and WDE with r = 1. Both are raised at a desired timing slightly delayed from the fall of the switching signal WDG0 and output to the
そして、各ブロックA,Bに入力されたデータは、それぞれ、選択された2本のビットラインBLを介して、活性化されたワードラインWLとその2本のビットラインBLと、に接続された、一点鎖線丸印の箇所に位置する2つのメモリセル(図示せず)に、一度に書き込まれる。 The data input to each of the blocks A and B are connected to the activated word line WL and the two bit lines BL via the selected two bit lines BL, respectively. , Data are written into two memory cells (not shown) located at a dot-dash line circle at a time.
この結果、2つのラッチ回路60a1,60b1にそれぞれラッチされていたデータが、図13において、一点鎖線で示す経路をたどって、前述の値"0101"の次のカラムアドレスYAD"0110"に位置するメモリセルと、その値"0110"の次のカラムアドレスYAD"0111"に位置するメモリセルに、それぞれ書き込まれることになる。 As a result, the data latched in the two latch circuits 60a1 and 60b1 follow the path indicated by the alternate long and short dash line in FIG. 13 and are located at the column address YAD “0110” next to the aforementioned value “0101”. The data is written into the memory cell and the memory cell located at the column address YAD “0111” next to the value “0110”.
こうして、本実施例の半導体メモリ装置においては、1回の書き込み命令に対し、メモリセルアレイ52に、入力した値"0100"のカラムアドレスYADを起点として連続して4つのデータD0,D1,D2,D3を高速で書き込むことができる。
In this way, in the semiconductor memory device of this embodiment, four data D0, D1, D2, and so on are continuously generated from the column address YAD of the value “0100” input to the
B3.一部書き込み動作:
次に、図10に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作として、一回の書き込み命令で書き込みが可能な数のデータの全てではなく、一部のデータのみを書き込む場合について、図15および図16を用いて、以下説明する。
B3. Partial write operation:
Next, in the semiconductor memory device of this embodiment shown in FIG. 10, as the operation of continuously writing data at a high speed, only a part of the data that can be written by a single write command is used. Will be described below with reference to FIGS. 15 and 16. FIG.
図15は、図12において、カラムアドレスYADとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。また、図16はデータの一部書き込み動作時における図10の要部信号のタイミングを示すタイミングチャートである。図16の(a)〜(t)は、図14の(a)〜(t)と同様に、(a)はクロック信号CLKを、(b)はチップセレクト信号/CSを、(c)は書き込み制御信号/DEを、(d)はライト信号WRITEを、(e)はカラムアドレスYADを、(f)はデータ入力DINを、(g)〜(j)はスイッチング信号WDSqを、(k)はプリセット信号PSを、(l)はカウントアップ信号CUを、(m),(n)はスイッチング信号WDGpを、(o)〜(r)はライトフラグ信号WFLGsを、(s),(t)はライトドライバイネーブル信号WDErを、それぞれ示している。 FIG. 15 is an explanatory diagram for explaining a partial data write operation when “0100” is input as the column address YAD in FIG. FIG. 16 is a timing chart showing the timing of the main signals in FIG. 10 during the partial data write operation. (A) to (t) in FIG. 16 are the same as (a) to (t) in FIG. 14, (a) is the clock signal CLK, (b) is the chip select signal / CS, and (c) is Write control signal / DE, (d) write signal WRITE, (e) column address YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) Is a preset signal PS, (l) is a count-up signal CU, (m) and (n) are switching signals WDGp, (o) to (r) are write flag signals WFLGs, (s), (t) Indicates a write driver enable signal WDEr, respectively.
なお、図16の(a)〜(f)に示すクロック信号CLK,チップセレクト信号/CS,書き込み制御信号/DE,ライト信号WRITE,カラムアドレスYAD,データ入力DINの各タイミングは、第1実施例の半導体メモリ装置の一部書き込み動作におけるタイミングチャート(図7)と同じであるとする。 The timings of the clock signal CLK, the chip select signal / CS, the write control signal / DE, the write signal WRITE, the column address YAD, and the data input DIN shown in (a) to (f) of FIG. The same timing chart (FIG. 7) in the partial write operation of the semiconductor memory device of FIG.
タイミング制御回路66のデータ入力タイミング制御回路666は、図16(f)に示すデータ入力DINとして最初のデータD0が入力される期間中(t31〜t41)において、図16(c)に示す書き込み制御信号/DEがハイレベルであるので、図14(a)に示すクロック信号CLKの立ち上がりのタイミングt4で、図14(g)に示すように、スイッチング信号WDSqのうち、q=0のWDS0について立ち上げを行わない。これにより、ラッチ用スイッチLSWのうち、図15に示すq=0のスイッチはオンせず、その結果、ラッチ回路60a0は、入出力バッファ回路22を介して最初に入力されるデータD0をラッチしない。
The data input
なお、このとき、タイミング制御回路66のライトフラグ発生回路664は、図16(g)に示すスイッチング信号WDS0が立ち上がらないので、図16(o)に示すように、ライトフラグ信号WFLGsのうち、s=0のWFLG0について立ち上げを行わない。
At this time, the write
次に、データ入力タイミング制御回路666は、図16(f)に示すデータ入力DINとしてデータD1,D2が順に入力される期間中(t41〜t51,t51〜t61)では、図16(c)に示す書き込み制御信号/DEがローレベルであるので、図16(a)に示すクロック信号CLKの各立ち上がりのタイミングt5,t6で、図16(h),(i)に示すように、スイッチング信号WDSqを、q=1のWDS1,q=2のWDS2の順に立ち上げて、ラッチ用スイッチLSWに出力する。これにより、ラッチ用スイッチLSWは、図15に示すq=1のスイッチ,q=2のスイッチの順にオンし、その結果、ラッチ回路は、60b0,60a1の順に、書き込むべきデータD1,D2を、入出力バッファ回路62を介して、次々と入力しラッチする。
Next, during the period (t41 to t51, t51 to t61) in which the data D1 and D2 are sequentially input as the data input DIN shown in FIG. Since the write control signal / DE shown is at a low level, as shown in FIGS. 16 (h) and 16 (i) at the rising timings t5 and t6 of the clock signal CLK shown in FIG. 16 (a), the switching signal WDSq. Are output in the order of WDS1 with q = 1 and WDS2 with q = 2, and output to the latch switch LSW. Thereby, the latch switch LSW is turned on in the order of the switch of q = 1 and the switch of q = 2 shown in FIG. 15. As a result, the latch circuit outputs the data D1, D2 to be written in the order of 60b0, 60a1. One after another is input and latched via the input /
なお、このとき、ライトフラグ発生回路664は、図16(h),(i)に示すスイッチング信号WDS1,WDS2の各立ち上がりのタイミングで、図16(p),(q)に示すように、ライトフラグ信号WFLGsを、s=1のWFLG1,s=2のWFLG2の順に、次々と立ち上げて、タイミング制御回路66のライトタイミング制御回路662に出力する。
At this time, the write
さらに、データ入力タイミング制御回路666は、図16(f)に示すデータ入力DINとして最後のデータD3が入力される期間中(t61〜t71)においても、図16(c)に示す書き込み制御信号/DEがハイレベルであるので、図16(a)に示すクロック信号CLKの立ち上がりのタイミングt7で、図16(j)に示すように、スイッチング信号WDSqのうち、q=3の信号WDS3について立ち上げを行わない。これにより、ラッチ用スイッチLSWのうち、図15に示すq=3のスイッチはオンせず、その結果、ラッチ回路60b1は、入出力バッファ回路22を介して最後に入力されるデータD3をラッチしない。
Further, the data input
なお、このとき、ライトフラグ発生回路664は、図16(j)に示すスイッチング信号WDS3が立ち上がらないので、図16(r)に示すように、ライトフラグ信号WFLGsのうち、s=3のWFLG0について立ち上げを行わない。
At this time, since the switching signal WDS3 shown in FIG. 16 (j) does not rise, the write
その後、データ入力タイミング制御回路666は、q=3のスイッチング信号WDS3を立ち上げるための、図16(a)に示すクロック信号CLKにおける立ち上がりのタイミングt7の後の立ち下がりのタイミングt71で、図16(m)に示すように、スイッチング信号WDGpのうちp=0のWDG0を立ち上げて、ゲート用スイッチGSWに出力する。これにより、図15に示すゲート用スイッチGSWのうち、p=0のスイッチのみがオンし、その結果、各組みにおける左側のラッチ回路60a0,60b0が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ58a,58bに出力する。ただし、ラッチ回路60a0は、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。
Thereafter, the data input
また、このとき、ライトタイミング制御回路662は、図16(k)に示すように、図16(a)に示すクロック信号CLKにおける上記と同じ立ち下がりのタイミングt71で、プリセット信号PSを立ち上げて、カラムデコーダ64に出力する。これにより、カラムデコーダ64では、図11で説明したように、ビットカウンタBCが、プリセット信号PSの立ち上がりのタイミングで、カラムアドレスYADのうち、ビットY1=0をプリセットし、カウンタ出力信号Y1'=0を出力する。この結果、カラムデコーダ64は、カラムアドレスYAD=0100のうち、下位1ビットY0=0を無視し、上位2ビットY3=0,Y2=1と、ビットカウンタBCのカウンタ出力信号Y1'=0と、を用いて、図15に示すように、選択信号n=010を生成して出力する。この選択信号n=010がスイッチ回路CSWに入力されると、スイッチ回路CSWは、各ブロックA,B毎に、その選択信号n=010に対応したビットラインBL、すなわち、左から3本目のビットラインBLを、それぞれ一度に選択する。
At this time, as shown in FIG. 16 (k), the write timing control circuit 662 raises the preset signal PS at the same falling timing t71 as described above in the clock signal CLK shown in FIG. 16 (a). , Output to the
さらに、このとき、ライトタイミング制御回路662は、図16(m)に示すスイッチング信号WDG0の立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図16(o)に示すs=0のWFLG0がローレベルであるので、図16(s)に示すように、ライトドライバイネーブル信号WDErのうち、r=0のWDE0について立ち上げを行わないで、ライトドライバ58aに出力する。
Further, at this time, the write timing control circuit 662 determines that WFLG0 of s = 0 shown in FIG. 16 (o) is low among the write flag signals WFLGs at the falling timing of the switching signal WDG0 shown in FIG. Since it is level, as shown in FIG. 16 (s), WDE0 of r = 0 in the write driver enable signal WDEr is not raised and is output to the
また、ライトタイミング制御回路662は、図16(m)に示すスイッチング信号WDG0の立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図16(p)に示すs=1のWFLG1がハイレベルであるので、図16(t)に示すように、ライトドライバイネーブル信号WDErのうち、r=1のWDE1を、スイッチング信号WDG0の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ58bに出力する。
Also, the write timing control circuit 662 has the WFLG1 of s = 1 shown in FIG. 16 (p) at the high level among the write flag signals WFLGs at the falling timing of the switching signal WDG0 shown in FIG. 16 (m). Therefore, as shown in FIG. 16 (t), among the write driver enable signals WDEr, W = 1 with r = 1 is raised at a desired timing slightly delayed from the falling edge of the switching signal WDG0, and is sent to the
これにより、ライトドライバ58bのみが動作して、入力されたデータを増幅して、ライトドライバ58bに接続されたブロックBに出力する。
As a result, only the
なお、上記のようにして、図16(t)に示すライトドライバイネーブル信号WDE1が立ち上がると、図16(p)に示すように、対応するライトフラグ信号WFLG1がリセットされてローレベルになる。 As described above, when the write driver enable signal WDE1 shown in FIG. 16 (t) rises, the corresponding write flag signal WFLG1 is reset to low level as shown in FIG. 16 (p).
そして、ブロックBに入力されたデータは、選択された1本のビットラインBLを介して、活性化されたワードラインWLとその1本のビットラインBLと、に接続された、破線丸印の箇所に位置する1つのメモリセル(図示せず)に書き込まれる。 Then, the data input to the block B is indicated by a broken-line circle connected to the activated word line WL and the one bit line BL via the selected one bit line BL. Data is written in one memory cell (not shown) located at the location.
この結果、1つのラッチ回路60b0にラッチされていたデータのみが、図15において、破線で示す経路をたどって、カラムアドレスYAD"0101"(入力されたカラムアドレスの次のカラムアドレス)に位置するメモリセルに、書き込まれることになる。 As a result, only the data latched in one latch circuit 60b0 is located at the column address YAD “0101” (the column address next to the input column address) following the path indicated by the broken line in FIG. It will be written in the memory cell.
続いて、データ入力タイミング制御回路666は、図16(n)に示すように、図16(a)に示すクロック信号CLKにおける次の立ち下がりのタイミングt81で、スイッチング信号WDGpのうち、p=1のWDG1を立ち上げて、ゲート用スイッチGSWに出力する。これにより、図15に示すゲート用スイッチGSWのうち、p=1のスイッチのみがオンし、その結果、各組みにおける右側のラッチ回路60a1,60b1が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ58a,58bに出力する。ただし、ラッチ回路60b1は、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。
Subsequently, as shown in FIG. 16 (n), the data input
また、このとき、ライトタイミング制御回路662は、図16(l)に示すように、図16(a)に示すクロック信号CLKにおける上記と同じ立ち下がりのタイミングt81で、カウントアップ信号CUを立ち上げて、カラムデコーダ64に出力する。これにより、カラムデコーダ64では、図11で説明したように、ビットカウンタBCが、カウントアップ信号CUの立ち上がりのタイミングで、プリセットしたビットY1=0を1カウントアップし、カウンタ出力信号Y1'=1を出力する。この結果、カラムデコーダ64は、カラムアドレスYAD=0100のうち、下位1ビットY0=0を無視し、上位2ビットY3=0,Y2=1と、ビットカウンタBCのカウンタ出力信号Y1'=1と、を用いて、図15に示すように、新たに選択信号n=011を生成して出力する。この選択信号n=011がスイッチ回路CSWに入力されると、スイッチ回路SWは、各ブロックA,B毎に、その選択信号n=011に対応したビットラインBL、すなわち、左から4本目のビットラインBL(先に選択されたビットラインの右隣のビットライン)を、それぞれ一度に選択する。
At this time, as shown in FIG. 16 (l), the write timing control circuit 662 raises the count-up signal CU at the same falling timing t81 as described above in the clock signal CLK shown in FIG. 16 (a). To the
さらにこのとき、ライトタイミング制御回路662は、図16(n)に示すスイッチング信号WDG1の立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図16(q)に示すs=2のWFLG2が立ち上がっているので、図16(s)に示すように、ライトドライバイネーブル信号WDErのうち、r=0のWDE0を、スイッチング信号WDG0の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ58aに出力する。これにより、ライトドライバ58aのみが動作して、入力されたデータを増幅して、そのライトドライバ58aに接続されたブロックAに出力する。
Further, at this time, at the falling timing of the switching signal WDG1 shown in FIG. 16 (n), the write timing control circuit 662 raises WF = 2 of s = 2 shown in FIG. 16 (q) among the write flag signals WFLGs. Therefore, as shown in FIG. 16 (s), among write driver enable signals WDEr, W = 0 with r = 0 is raised at a desired timing slightly delayed from the falling edge of the switching signal WDG0, and the
そして、ブロックAに入力されたデータは、選択された1本のビットラインBLを介して、活性化されたワードラインWLとその1本のビットラインBLと、に接続された、一点鎖線丸印の箇所に位置する2つのメモリセル(図示せず)に、一度に書き込まれる。 The data input to the block A is a dot-and-dash line circle connected to the activated word line WL and the one bit line BL via the selected one bit line BL. Are simultaneously written in two memory cells (not shown) located at the location of.
この結果、1つのラッチ回路60a1にラッチされていたデータが、図15において、一点鎖線で示す経路をたどって、前述の値"0101"の次のカラムアドレスYAD"0110"に位置するメモリセルに、書き込まれることになる。 As a result, the data latched in one latch circuit 60a1 follows the path indicated by the alternate long and short dash line in FIG. 15, and enters the memory cell located at the column address YAD “0110” next to the above-described value “0101”. Will be written.
こうして、本実施例の半導体メモリ装置においては、1回の書き込み命令に対し、メモリセルアレイ52のうち、入力した値"0100"のカラムアドレスYADを起点として連続する4つのカラムアドレス"0100"〜"0111"に対応するメモリセルのうち、実際に書き込みを望む2つのカラムアドレス"0101","0110"に対応する一部のメモリセルに対してのみ2つのデータD1,D2を高速で書き込むことができる。
Thus, in the semiconductor memory device of the present embodiment, four column addresses “0100” to “0” that are continuous from the column address YAD of the input value “0100” in the
B4.書き込み途中終了動作:
次に、図10に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作の途中で、チップセレクト信号/CSをハイレベルとすることにより、半導体メモリ装置の動作が非動作状態とされた場合の書き込み動作について、図17および図18を用いて、以下説明する。
B4. Ending write operation:
Next, in the semiconductor memory device of the present embodiment shown in FIG. 10, the operation of the semiconductor memory device is deactivated by setting the chip select signal / CS to a high level during the operation of continuously writing data at high speed. A write operation in the case of the state will be described below with reference to FIGS.
図17は、図13において、カラムアドレスYADとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。また、図18は書き込み途中終了動作時における図10の要部信号のタイミングを示すタイミングチャートである。図18の(a)〜(t)は、図14の(a)〜(t)と同様に、(a)はクロック信号CLKを、(b)はチップセレクト信号/CSを、(c)は書き込み制御信号/DEを、(d)はライト信号WRITEを、(e)はカラムアドレスYADを、(f)はデータ入力DINを、(g)〜(j)はスイッチング信号WDSqを、(k)はプリセット信号PSを、(l)はカウントアップ信号CUを、(m),(n)はスイッチング信号WDGpを、(o)〜(r)はライトフラグ信号WFLGsを、(s),(t)はライトドライバイネーブル信号WDErを、それぞれ示している。 FIG. 17 is an explanatory diagram for explaining an operation in the case where the write operation is terminated halfway during the continuous data write operation when “0100” is input as the column address YAD in FIG. 13. FIG. 18 is a timing chart showing the timing of the main signal in FIG. 10 during the end of writing operation. (A) to (t) in FIG. 18 are the same as (a) to (t) in FIG. 14, (a) is the clock signal CLK, (b) is the chip select signal / CS, and (c) is Write control signal / DE, (d) write signal WRITE, (e) column address YAD, (f) data input DIN, (g)-(j) switching signal WDSq, (k) Is a preset signal PS, (l) is a count-up signal CU, (m) and (n) are switching signals WDGp, (o) to (r) are write flag signals WFLGs, (s), (t) Indicates a write driver enable signal WDEr, respectively.
なお、図18の(a)〜(f)に示す各信号は、基本的に図14の(a)〜(f)に示す各信号と同じタイミングであるが、連続書き込み動作の途中の(a)に示すクロック信号CLKの立ち下がりのタイミングt61で、(b)に示すチップセレクト信号/CSはハイレベル(非アクティブ)になり、(c)に示す書き込み制御信号/DEもハイレベル(非アクティブ)になる場合を示している。また、チップセレクト信号/CSがハイレベルになると、これに応じて、図18(a)に示すクロック信号の立ち上がりのタイミングt7で、図18(d)に示すライト信号WRITEがローレベルになる場合を示している。 The signals shown in FIGS. 18A to 18F are basically at the same timing as the signals shown in FIGS. 14A to 14F, but (a ), The chip select signal / CS shown in (b) becomes high level (inactive), and the write control signal / DE shown in (c) also goes high (inactive). ). When the chip select signal / CS becomes high level, the write signal WRITE shown in FIG. 18 (d) becomes low level at the rising timing t7 of the clock signal shown in FIG. 18 (a). Is shown.
タイミング制御回路66のデータ入力タイミング制御回路666は、図18(f)に示すデータ入力DINとして順に入力されるデータD0,D1,D2の各期間中(t31〜t41,t41〜t51,t51〜t61)において、図18(c)に示す書き込み制御信号/DEがローレベルであるので、図18(a)に示すクロック信号CLKの各立ち上がりのタイミングt4,t5,t6で、図9(g)〜(i)に示すように、スイッチング信号WDSqを、q=0のWDS0,q=1のWDS1,q=2のWDS2の順に、次々と立ち上げて、ラッチ用スイッチLSWに出力する。これにより、ラッチ用スイッチLSWは、図17に示すq=0のスイッチ,q=1のスイッチ,q=2のスイッチの順にオンし、その結果、ラッチ回路は、60a0,60b0,60a1の順に、書き込むべきデータD0,D1,D2を、入出力バッファ回路62を介して、次々と入力しラッチする。
The data input
また、このとき、タイミング制御回路66のライトフラグ発生回路664は、図18(g)〜(i)に示すq=0のWDS0,q=1のWDS1,q=2のWDS2の順に立ち上がるスイッチング信号WDSqの各立ち上がりのタイミングで、図18(o)〜(q)に示すように、ライトフラグ信号WFLGsを、s=0のWFLG0,s=1のWFLG1、s=2のWFLG2の順に立ち上げて、タイミング制御回路66のライトタイミング制御回路662に出力する。
At this time, the write
その後、データ入力タイミング制御回路666は、図18(a)に示すクロック信号CLKにおける立ち上がりのタイミングt6で、図18(i)に示すq=2のWDS1を立ち上げた後の立ち下がりのタイミングt61から、図18(b)に示すように、チップセレクト信号/CSがハイレベル(非アクティブ)に変化したので、これにより、次の立ち上がりのタイミングt7で、スイッチ信号WDSqのうち、図18(j)に示すq=3のWDS3についての立ち上げを行わない。このとき、ライトフラグ信号WFLGsのうち、図18(o)〜(q)に示すs=0のWFLG0,s=1のWFLG1,s=2のWFLG2が立ち上がっているので、次の立ち下がりのタイミングt71で、図18(m)に示すように、スイッチング信号WDGpのうち、p=0のWDG0を立ち上げて、ゲート用スイッチGSWに出力する。これにより、図17に示すゲート用スイッチGSWのうち、p=0のスイッチのみがオンし、その結果、各組みにおける左側のラッチ回路60a0,60b0が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ58a,58bに出力する。
Thereafter, the data input
また、このとき、ライトタイミング制御回路662は、図18(k)に示すように、図18(a)に示すクロック信号CLKにおける上記と同じ立ち下がりのタイミングt71で、プリセット信号PSを立ち上げて、カラムデコーダ64に出力する。これにより、カラムデコーダ64では、図11で説明したように、ビットカウンタBCが、プリセット信号PSの立ち上がりのタイミングで、カラムアドレスYADのうち、ビットY1=0をプリセットし、カウンタ出力信号Y1'=0を出力する。この結果、カラムデコーダ64は、カラムアドレスYAD=0100のうち、下位1ビットY0=0を無視し、上位2ビットY3=0,Y2=1と、ビットカウンタBCのカウンタ出力信号Y1'=0と、を用いて、図13に示すように、選択信号n=010を生成して出力する。この選択信号n=010がスイッチ回路CSWに入力されると、スイッチ回路CSWは、各ブロックA,B毎に、その選択信号n=010に対応したビットラインBL、すなわち、左から3本目のビットラインBLを、それぞれ一度に選択する。
At this time, as shown in FIG. 18 (k), the write timing control circuit 662 raises the preset signal PS at the same falling timing t71 in the clock signal CLK shown in FIG. 18 (a). , Output to the
さらにこのとき、ライトタイミング制御回路662は、図18(m)に示すスイッチング信号WDG0の立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図18(o)、(p)に示すs=0のWFLG0,s=1のWFLG1がハイレベルであるので、図16(s),(t)に示すように、ライトドライバイネーブル信号WDErのうち、r=0のWDE0およびr=1のWDEの両方を、スイッチング信号WDG0の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ58a,58bに出力する。これにより、ライトドライバ58a,58bの両方が動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ58a,58bに接続された各ブロックA,Bに出力する。
Further, at this time, the write timing control circuit 662 has s = 0 shown in FIGS. 18 (o) and 18 (p) among the write flag signals WFLGs at the falling timing of the switching signal WDG0 shown in FIG. 18 (m). Since WFLG1 with WFLG0 and s = 1 is at a high level, as shown in FIGS. 16 (s) and (t), both of WDE0 with r = 0 and WDE with r = 1 are included in the write driver enable signal WDEr. The switching signal WDG0 is raised at a desired timing slightly delayed from the falling edge, and is output to the
なお、上記のようにして、図18(s),(t)に示すライトドライバイネーブル信号WDE0,WDE1が立ち上がると、図18(o),(p)に示すように、それぞれ対応するライトフラグ信号WFLG0,WFLG1がリセットされてローレベルになる。 When the write driver enable signals WDE0 and WDE1 shown in FIGS. 18 (s) and (t) rise as described above, the corresponding write flag signals are shown in FIGS. 18 (o) and (p). WFLG0 and WFLG1 are reset to low level.
そして、各ブロックA,Bに入力されたデータは、それぞれ、選択された2本のビットラインBLを介して、活性化されたワードラインWLとその2本のビットラインBLと、に接続された、破線丸印の箇所に位置する2つのメモリセル(図示せず)に、一度に書き込まれる。 The data input to each of the blocks A and B are connected to the activated word line WL and the two bit lines BL via the selected two bit lines BL, respectively. , Data are written in two memory cells (not shown) located at the dotted circle.
この結果、2つのラッチ回路60a0,60b0にそれぞれラッチされていたデータが、図13において、破線で示す経路をたどって、カラムアドレスYAD"0100"(入力されたカラムアドレス)に位置するメモリセルと、その値の次のカラムアドレスYAD"0101"に位置するメモリセルに、それぞれ書き込まれることになる。 As a result, the data latched in the two latch circuits 60a0 and 60b0 follow the path indicated by the broken line in FIG. 13, and the memory cell located at the column address YAD “0100” (input column address) , The data is written in the memory cell located at the column address YAD “0101” next to the value.
続いて、ライトフラグ信号WFLGsのうち、図18(q)に示すs=2のWFLG2が、まだハイレベルとなっているので、次の立ち下がりのタイミングt81で、図18(n)に示すように、スイッチング信号WDGpのうち、p=1のWDG1を立ち上げて、ゲート用スイッチGSWに出力する。これにより、図17に示すゲート用スイッチGSWのうち、p=1のスイッチのみがオンし、その結果、各組みにおける右側のラッチ回路60a1,60b1が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ58a,58bに出力する。
Subsequently, among the write flag signals WFLGs, WFLG2 of s = 2 shown in FIG. 18 (q) is still at the high level, and therefore, as shown in FIG. 18 (n) at the next falling timing t81. In addition, among the switching signals WDGp, WDG1 with p = 1 is raised and output to the gate switch GSW. As a result, only the switch p = 1 of the gate switch GSW shown in FIG. 17 is turned on. As a result, the data latched by the right latch circuits 60a1 and 60b1 in each set is supplied to the latch circuits. The data is output to the
また、このとき、ライトタイミング制御回路662は、図18(l)に示すように、図18(a)に示すクロック信号CLKにおける上記と同じ立ち下がりのタイミングt81で、カウントアップ信号CUを立ち上げて、カラムデコーダ64に出力する。これにより、カラムデコーダ64では、図11で説明したように、ビットカウンタBCが、カウントアップ信号CUの立ち上がりのタイミングで、プリセットしたビットY1=0を1カウントアップし、カウンタ出力信号Y1'=1を出力する。この結果、カラムデコーダ64は、カラムアドレスYAD=0100のうち、下位1ビットY0=0を無視し、上位2ビットY3=0,Y2=1と、ビットカウンタBCのカウンタ出力信号Y1'=1と、を用いて、図13に示すように、新たに選択信号n=011を生成して出力する。この選択信号n=011がスイッチ回路CSWに入力されると、スイッチ回路SWは、各ブロックA,B毎に、その選択信号n=011に対応したビットラインBL、すなわち、左から4本目のビットラインBL(先に選択されたビットラインの右隣のビットライン)を、それぞれ一度に選択する。
At this time, as shown in FIG. 18 (l), the write timing control circuit 662 raises the count-up signal CU at the same falling timing t81 as described above in the clock signal CLK shown in FIG. 18 (a). To the
さらにこのとき、ライトタイミング制御回路662は、図18(n)に示すスイッチング信号WDG1の立ち下がりのタイミングにおいて、ライトフラグ信号WFLGsのうち、図18(q)に示すs=2のWFLG2がハイレベルになっているので、図18(s)に示すように、ライトドライバイネーブル信号WDErのうち、r=0のWDE0のみを、スイッチング信号WDG0の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ58aに出力する。これにより、ライトドライバ58aのみが動作して、入力されたデータをそれぞれ増幅して、そのライトドライバ58aに接続されたブロックAに出力する。
Further, at this time, at the falling timing of the switching signal WDG1 shown in FIG. 18 (n), the write timing control circuit 662 shows that the WFLG2 of s = 2 shown in FIG. Therefore, as shown in FIG. 18 (s), among the write driver enable signals WDEr, only WDE0 with r = 0 is raised at a desired timing slightly delayed from the falling edge of the switching signal WDG0. And output to the
そして、ブロックAに入力されたデータは、選択された1本のビットラインBLを介して、活性化されたワードラインWLとその1本のビットラインBLと、に接続された、一点鎖線丸印の箇所に位置する1つのメモリセル(図示せず)に、一度に書き込まれる。 The data input to the block A is a dot-and-dash line circle connected to the activated word line WL and the one bit line BL via the selected one bit line BL. The data is written into one memory cell (not shown) located at the position of.
この結果、2つのラッチ回路60a1にラッチされていたデータが、図16において、一点鎖線で示す経路をたどって、前述の値"0101"の次のカラムアドレスYAD"0110"に位置するメモリセルに、書き込まれることになる。 As a result, the data latched by the two latch circuits 60a1 follows the path indicated by the alternate long and short dash line in FIG. 16, and is transferred to the memory cell located at the column address YAD “0110” next to the aforementioned value “0101”. Will be written.
こうして、本実施例の半導体メモリ装置においては、1回の書き込み命令に対し、メモリセルアレイ52のうち、入力した値"0100"のカラムアドレスYADを起点として連続する4つのカラムアドレス"0100"〜"0111"に対応するメモリセルに対して4つのデータD0,D1,D2,D3を高速で連続してい書き込む動作の実行途中で、チップセレクト信号/CSをハイレベルとすることにより、半導体メモリ装置の動作が非動作状態とされた場合に、チップセレクト信号/CSのハイレベルへの変化に応じて、それまでにラッチ回路60a0,60b0,60a1で既にラッチされていたデータD0,D1,D2を、3つのカラムアドレス"0100","0101","0110"に対応するメモリセルに対して書き込むことができる。
Thus, in the semiconductor memory device of the present embodiment, four column addresses “0100” to “0” that are continuous from the column address YAD of the input value “0100” in the
B5.実施例の効果:
以上説明したように、本実施例においても、メモリセルアレイ52を4つのブロックA,Bに分割して、ライトドライバを2つ用意し、さらに、それらライトドライバに接続されるラッチ回路をそれぞれ2つ1組で用意している。そして、1回の書き込み命令では、書き込むべきデータを、2つ1組のラッチ回路それぞれにラッチさせ、そのラッチさせたデータを、各ライトドライバを介して各ブロックA,Bに、2回に分けて書き込むことにより、計4個のデータを高速に連続して書き込むことができる。
B5. Effects of the embodiment:
As described above, also in this embodiment, the
さらに、本実施例では、連続して入力される各データの書き込みの要/不要を示す書き込み制御信号/DEを外部から入力し、データ入力DINとして外部からデータが入力される際に、書き込み制御信号/DEがローレベル(アクティブ)である場合には、そのデータに対応するライトフラグ信号WFLGsを立ち上げてデータの書き込みを許可し、書き込み制御信号/DEがハイレベル(非アクティブ)である場合には、そのデータに対応するライトフラグ信号WFLGsを立ち上げないでデータの書き込みを許可しない構成としている。これにより、4個のデータを高速に連続して書き込む際に、その一部のデータの書き込みのみを実際に行うことができる。 Further, in this embodiment, a write control signal / DE indicating the necessity / unnecessity of writing of continuously inputted data is inputted from the outside, and when the data is inputted from the outside as the data input DIN, the write control is performed. When the signal / DE is at a low level (active), the write flag signal WFLGs corresponding to the data is raised to allow data writing, and the write control signal / DE is at a high level (inactive) In this configuration, data write is not permitted without raising the write flag signal WFLGs corresponding to the data. Thus, when four pieces of data are written continuously at a high speed, only a part of the data can be actually written.
従って、本実施例によれば、高速に連続してデータを書き込む際に、不要な書き込みを行わないようにすることができる。 Therefore, according to the present embodiment, unnecessary writing can be prevented when writing data continuously at a high speed.
また、本実施例では、連続してデータを書き込む動作の途中で、チップセレクト信号/CSがハイレベル(非アクティブ)に変化して、半導体メモリ装置の動作が非動作状態とされた場合に、それまでにラッチ回路で既にデータがラッチされてライトフラグ信号WFLGsが立ち上がっている場合には、書き込み動作をキャンセルするのではなく、既にラッチされているデータを、書き込むことができる。 Further, in this embodiment, when the chip select signal / CS changes to high level (inactive) during the operation of continuously writing data, the operation of the semiconductor memory device is brought into a non-operating state. If the data has already been latched by the latch circuit so far and the write flag signal WFLGs has risen, the already latched data can be written instead of canceling the write operation.
C.電子機器への適用例:
図19は図1や図10に示す半導体メモリ装置を適用し得る電子機器の一例として携帯電話機の構成を示す斜視図である。この携帯電話機700は、本体部710と、蓋部720とを備えている。本体部710には、キーボード712と、液晶表示部714と、受話部716と、本体アンテナ部718とが設けられている。また、蓋部720には、送話部722が設けられている。
C. Application examples for electronic devices:
FIG. 19 is a perspective view illustrating a configuration of a mobile phone as an example of an electronic apparatus to which the semiconductor memory device illustrated in FIGS. 1 and 10 can be applied. This
図20は図9の携帯電話機700の電気的構成を示すブロック図である。CPU730には、バスラインを介して、キーボード712と、液晶表示部714を駆動するためのLCDドライバ732と、SRAM740と、VSRAM742と、EEPROM744とが接続されている。
20 is a block diagram showing an electrical configuration of the
SRAM740は、例えば高速なキャッシュメモリとして利用される。また、VSRAM742は、例えば画像処理用の作業メモリとして利用される。このVSRAM742(擬似SRAMあるいは仮想SRAMと呼ばれる)としては、図1に示した半導体メモリ装置を採用することができる。EEPROM744は、携帯電話機700の各種の設定値を格納するために利用される。
The
携帯電話機700の動作を一時的に停止させるときには、VSRAM742をスヌーズ状態に維持しておくことができる。こうすれば、VSRAM742が内部リフレッシュを自動的に行うので、VSRAM742内のデータを消失させずに保持しておくことが可能である。特に、本実施例の半導体メモリ装置は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
When the operation of the
D.変形例:
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
D. Variations:
The present invention is not limited to the above-described examples and embodiments, and can be implemented in various modes without departing from the scope of the invention.
上記した第1,第2実施例においては、メモリセルアレイ12を4つのブロックに分割するようにしていたが、本発明はこれに限定されるものではなく、4つ,8つ,...,2v(v=2以上の整数)に分割するようにしてもよい。
In the first and second embodiments described above, the
上記した第2実施例においては、各ライトドライバに接続されるラッチ回路は、それぞれ、2つ1組で構成されていたが、本発明はこれに限定されるものではなく、4つ1組、8つ1組、...、2u(u=2以上の整数)個1組で構成するようにしてもよい。このように構成することより、1組あたりのラッチ回路の数を増やすことにより、1回の読み出し命令や1回の書き込み命令で、メモリセルアレイ52における1つのブロックに書き込まれるデータの個数を増やすことができる。
In the second embodiment described above, the latch circuits connected to each write driver are each composed of two sets. However, the present invention is not limited to this, and one set of four. A set of eight,..., 2 u (an integer greater than or equal to 2) pieces may be configured. With this configuration, by increasing the number of latch circuits per set, the number of data written to one block in the
12...メモリセルアレイ
14...ワードラインドライバ
16a〜16d...カラムドライバ
18a〜18d...ライトドライバ
20a〜20d...ラッチ回路
22...入出力バッファ回路
24...カラムデコーダ
26...タイミング制御回路
52...メモリセルアレイ
54...ワードラインドライバ
56a,56b...カラムドライバ
58a,58b...ライトドライバ
60a0,60b0,60a1,60b1...ラッチ回路
62...入出力バッファ回路
64...カラムデコーダ
66...タイミング制御回路
262...ライトタイミング制御回路
264...ライトフラグ発生回路
266...データ入力タイミング制御回路
662...ライトタイミング制御回路
664...ライトフラグ発生回路
666...データ入力タイミング制御回路
700...携帯電話機
710...本体部
712...キーボード
714...液晶表示部
716...受話部
718...本体アンテナ部
720...蓋部
722...送話部
730...CPU
732...LCDドライバ
740...SRAM
742...VSRAM
744...EPROM
A、B,C,D...ブロック
BC...ビットカウンタ
BL...ビットライン
WL...ワードライン
CSW...スイッチ回路
LSW...ラッチ用スイッチ
GSW...ゲート用スイッチ
D0,D1,D2,D3...データ
DIN...データ入力
/DE...書き込み制御信号
CLK...クロック信号
/CS...チップセレクト信号
WRITE...ライト信号
DIN...データ入力
DOUT...データ出力
CLK...クロック信号
PS...プリセット信号
CU...カウントアップ信号
LSW...ラッチ用スイッチ
GSW...ゲート用スイッチ
CSW...スイッチ回路
WDEr...ライトドライバイネーブル信号
WDSq...スイッチング信号
WDG...スイッチング信号
WDGp...スイッチング信号
WFLGs...ライトフラグ信号
Y1'...カウンタ出力信号
YAD...カラムアドレス
n....選択信号
DESCRIPTION OF
732 ...
742 ... VSRAM
744 ... EPROM
A, B, C, D ... Block BC ... Bit counter BL ... Bit line WL ... Word line CSW ... Switch circuit LSW ... Latch switch GSW ... Gate switch D0 , D1, D2, D3 ... Data DIN ... Data input /DE...Write control signal CLK ... Clock signal /CS...Chip select signal WRITE ... Write signal DIN ... Data input DOUT ... Data output CLK ... Clock signal PS ... Preset signal CU ... Count up signal LSW ... Latch switch GSW ... Gate switch CSW ... Switch circuit WDEr ... Write Driver enable signal WDSq ... Switching signal WDG ... Switching signal WDGp ... Switching signal WFLGs ... Write flag signal Y1 '... Counter output signal YAD ... Column address n .. ..Selection signal
Claims (4)
アドレスを入力するためのアドレス入力端子と、
複数のデータを入力するためのデータ入力端子と、
前記データ入力端子から入力される複数のデータのそれぞれについての書き込みの要否を規定する書き込み制御信号を入力するための書き込み制御信号入力端子と、
前記入力端子から入力された複数のデータを、前記アドレス入力端子から入力されたアドレスに対応するメモリセルと、ローアドレスが前記入力されたアドレスのローアドレスと同じでカラムアドレスが前記入力されたアドレスのカラムアドレスと連続して異なる複数のアドレスに対応するメモリセルと、に対して書き込むための制御部と、
を備えており、
前記制御部は、
前記データ入力端子から順次入力される複数のデータのうち、前記書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、入力された前記複数のデータのうち、前記書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させる
ことを特徴とする半導体メモリ装置。 A semiconductor memory device having a memory cell array in which a plurality of memory cells are arranged in a matrix,
An address input terminal for inputting an address;
A data input terminal for inputting a plurality of data;
A write control signal input terminal for inputting a write control signal defining whether or not writing is necessary for each of a plurality of data input from the data input terminal;
A plurality of data input from the input terminal, a memory cell corresponding to an address input from the address input terminal, and an address in which a column address is input with the same row address as the row address of the input address A memory cell corresponding to a plurality of addresses continuously different from the column address, and a control unit for writing to the memory cell,
With
The controller is
Among a plurality of data sequentially input from the data input terminal, a write flag for requesting writing of the data is generated for data that is required to be written by the write control signal,
After all of the plurality of data are input, only the data for which the write flag is generated among the plurality of input data is executed to execute the data writing.
さらに、前記半導体メモリ装置の動作状態を規定する動作状態信号を入力するための動作状態信号入力端子を備えており、
前記制御部は、前記複数のデータが順次入力されている途中で、前記動作状態信号が非動作状態を示す状態に変化した場合に、前記半導体メモリ装置を前記非動作状態とする前に、既に入力されている前記複数のデータのうち、前記書き込みフラグが発生しているデータについては、そのデータの書き込みを実行させる
ことを特徴とする半導体メモリ装置。 The semiconductor memory device according to claim 1.
Furthermore, an operation state signal input terminal for inputting an operation state signal defining the operation state of the semiconductor memory device is provided.
When the operation state signal changes to a state indicating a non-operation state while the plurality of pieces of data are sequentially input, the control unit may already have the semiconductor memory device before the non-operation state. Of the plurality of input data, the data for which the write flag is generated is written to the semiconductor memory device.
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して1つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して接続された複数のラッチ回路と、を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、前記書き込みフラグが発生しているデータをラッチしているラッチ回路から出力されるデータを、そのラッチ回路に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに対して書き込ませる
ことを特徴とする半導体メモリ装置。 The semiconductor memory device according to claim 1 or 2,
The memory cell array is divided into a plurality of blocks,
A plurality of write drivers connected one by one corresponding to each of the blocks;
A plurality of latch circuits connected in correspondence with each write driver,
The controller is
Only the data that is required to be written by the write control signal, the data is latched in the corresponding latch circuit, and the write flag is generated,
After all of the plurality of data is input, the data output from the latch circuit that latches the data for which the write flag is generated is transferred to the write driver via the write driver corresponding to the latch circuit. A semiconductor memory device, wherein a desired memory cell is written in the block corresponding to the driver.
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して1つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して1組ずつ接続された複数のラッチ回路と、を備え、
各組のラッチ回路は、それぞれ、互いに並列に接続された2つ以上のラッチ回路を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、まず、前記各組毎に、それぞれ、その組のラッチ回路の中の、前記書き込みフラグが発生しているデータをラッチしているラッチ回路のうち、いずれか1つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに各々書き込ませ、次に、前記各組毎に、それぞれ、その組のラッチ回路のうち、前記データを出力した前記ラッチ回路以外で、前記書き込みフラグが発生しているデータをラッチしている1つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、前記データを書き込んだ前記メモリセルとは異なる所望のメモリセルに各々書き込ませる
ことを特徴ととする半導体メモリ装置。 The semiconductor memory device according to claim 1 or 2,
The memory cell array is divided into a plurality of blocks,
A plurality of write drivers connected one by one corresponding to each of the blocks;
A plurality of latch circuits connected to each write driver corresponding to each set,
Each set of latch circuits includes two or more latch circuits connected in parallel to each other,
The controller is
Only the data that is required to be written by the write control signal, the data is latched in the corresponding latch circuit, and the write flag is generated,
After all of the plurality of data are input, first, for each of the groups, among the latch circuits that latch the data for which the write flag is generated in the latch circuit of the set, Data output from any one of the latch circuits is respectively written into a desired memory cell in the block corresponding to the write driver via the write driver corresponding to the set. For each set, the data output from one latch circuit that latches the data in which the write flag is generated, other than the latch circuit that output the data, among the latch circuits of the set, The block corresponding to the write driver is different from the memory cell in which the data is written through the write driver corresponding to the set. The semiconductor memory device according to, wherein each written to be in the desired memory cell that.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004365741A JP2006172646A (en) | 2004-12-17 | 2004-12-17 | Semiconductor memory device |
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JP (1) | JP2006172646A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009259329A (en) * | 2008-04-16 | 2009-11-05 | Toshiba Corp | Semiconductor integrated circuit device |
-
2004
- 2004-12-17 JP JP2004365741A patent/JP2006172646A/en active Pending
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