JP2006166229A - Data recovery method, data recovery circuit, and data receiving device using the circuit - Google Patents

Data recovery method, data recovery circuit, and data receiving device using the circuit Download PDF

Info

Publication number
JP2006166229A
JP2006166229A JP2004356821A JP2004356821A JP2006166229A JP 2006166229 A JP2006166229 A JP 2006166229A JP 2004356821 A JP2004356821 A JP 2004356821A JP 2004356821 A JP2004356821 A JP 2004356821A JP 2006166229 A JP2006166229 A JP 2006166229A
Authority
JP
Japan
Prior art keywords
data
clock
data recovery
signal processing
digital signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004356821A
Other languages
Japanese (ja)
Inventor
Narihiro Masui
成博 増井
Hidetoshi Ema
秀利 江間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2004356821A priority Critical patent/JP2006166229A/en
Publication of JP2006166229A publication Critical patent/JP2006166229A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Dc Digital Transmission (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data recovery circuit for correctly recovering data without recovering clocks from data where the clocks are superimposed by reducing a deterministic jitter such as inter-code interference caused by the characteristic of a transmission line, etc., and to provide its method. <P>SOLUTION: A multiphase clock is formed by shifting the clocks, where a frequency is f2, by prescribed phase. Over-sampling data is acquired by over-sampling a signal where the frequency of the superimposed clocks is f1. The acquired over-sampling data is processed by digital signal, so as to reduce the jitter included in an input signal. Then an f1/f2 bit is averagingly extracted from the data after the digital signal processing, so as to acquire a data stream. Reception data is recovered from the data stream. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明はシリアル転送におけるデータリカバリ方法、データリカバリ回路及びデータリカバリ回路を備えたデータ受信装置に関する。   The present invention relates to a data recovery method in serial transfer, a data recovery circuit, and a data receiving apparatus including the data recovery circuit.

近年、機器間、ボード間、チップ間での大容量・高速データ伝送の要求に伴い、USB（Universal Sirial Bus）、Sirial ATA(Advanced Technology Attachment)、IEEE1394、1G/10G Ethernet（登録商標）、InfiniBand、RapidIO、Fibre Channel、PCI（Peripheral Component Interconnect Bus）Expressといった様々な高速インタフェース規格が提唱され、実用化に供されており、今後さらなる高帯域化の要求も著しい。   Recently, USB (Universal Sirial Bus), Sirial ATA (Advanced Technology Attachment), IEEE1394, 1G / 10G Ethernet (registered trademark), InfiniBand, due to the demand for high-capacity and high-speed data transmission between devices, boards, and chips. Various high-speed interface standards such as RapidIO, Fiber Channel, and PCI (Peripheral Component Interconnect Bus) Express have been proposed and put into practical use.

これらインタフェース規格の多くがシリアル転送方式を採用しており、予め定められた周波数のクロックを基にデータが伝送される。伝送データにはこの周波数のクロック信号が重畳され（エンベデッドクロック）、データ受信部では、受信データよりこのクロックを抽出し、この抽出したクロック信号により受信データを復元している。これらの動作を行う回路をクロックデータリカバリ回路（以下適宜ＣＤＲ：Clock Data Recoveryと略称する。）と呼ぶ。   Many of these interface standards employ a serial transfer method, and data is transmitted based on a clock having a predetermined frequency. A clock signal of this frequency is superimposed on the transmission data (embedded clock), and the data receiving unit extracts this clock from the received data, and restores the received data using this extracted clock signal. A circuit that performs these operations is referred to as a clock data recovery circuit (hereinafter abbreviated as CDR: Clock Data Recovery as appropriate).

〔問題点１〕従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬに含まれるＶＣＯ（Voltage Controlled Oscillator）の発振信号（クロック）が受信データの位相に対して同期するように制御され、再生クロックとして抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより正確に受信データが復元できる。   [Problem 1] Conventional CDR circuits generally use a PLL (Phase Locked Loop) circuit so that an oscillation signal (clock) of a VCO (Voltage Controlled Oscillator) included in the PLL is synchronized with the phase of received data. And is extracted as a recovered clock. The received data can be accurately restored by latching the received data on the basis of the recovered clock.

しかしながら、今般の高速化の要求によりデータ転送レートが高くなり、例えばGbpsオーダーを超えるデータ転送レートになると、ＶＣＯの発振周波数もGHzオーダーを超える。このようなＶＣＯを組み込んだＣＤＲ回路を実現することは容易ではなく、チップサイズの増大化、消費電力の増大化、コストアップなどの弊害を招く。また、高速化による配線遅延なども無視できるものではないので、素子の配置や配線などのレイアウトも考慮に入れなければならず、設計が非常に困難となる。また回路特性は使用するデバイス特性に大きく依存するので、プロセス毎にレイアウトの再設計が必要となり（あるいは回路の再設計まで必要となり）、回路の再利用性についても劣り、開発期間の増大化を招いていた。   However, the data transfer rate is increased due to the recent demand for high speed. For example, when the data transfer rate exceeds the Gbps order, the oscillation frequency of the VCO also exceeds the GHz order. It is not easy to realize a CDR circuit incorporating such a VCO, which causes adverse effects such as an increase in chip size, an increase in power consumption, and an increase in cost. In addition, since the wiring delay due to the increase in speed is not negligible, the layout of the elements and the wiring must be taken into consideration, which makes designing very difficult. In addition, since circuit characteristics greatly depend on the characteristics of the device used, layout redesign is required for each process (or circuit redesign is required), circuit reusability is inferior, and the development period increases. I was invited.

このような問題を解決するものとして、オーバーサンプリング型のクロックデータリカバリ回路が提案されている（例えば、非特許文献1参照）。   As a solution to such a problem, an oversampling clock data recovery circuit has been proposed (see, for example, Non-Patent Document 1).

このような従来のＣＤＲ回路の構成図を図１７に示す。図1７に示すＣＤＲ回路では、多相クロック生成部200はＰＬＬやＤＬＬ（Delayed Locked Loop）などにより構成され、基準クロックRefCLKから所定位相ずつシフトした、互いに等間隔の位相差の多相クロックを生成する。フリップフロップ（以下適宜「ＦＦあるいはＦ／Ｆ」回路と略称する）201は、入力データ（Data）をデータ端子に共通入力し、多相クロック生成部200から供給される多相クロックの各クロック（CLK1〜CLKN）をそれぞれクロック端子に入力して、各クロックの立ち上がりで（あるいは立下りで）入力データを取り込む。すなわちフリップフロップ201から出力されるデータは入力データを少しずつ位相のずれたクロックでサンプルしたものとなる。   A configuration diagram of such a conventional CDR circuit is shown in FIG. In the CDR circuit shown in FIG. 17, the multiphase clock generation unit 200 is configured by a PLL, a DLL (Delayed Locked Loop), and the like, and generates multiphase clocks that are phase-shifted from the reference clock RefCLK by a predetermined phase at equal intervals. To do. A flip-flop (hereinafter abbreviated as “FF or F / F” circuit as appropriate) 201 inputs input data (Data) in common to the data terminals, and outputs each clock of the multiphase clock (from the multiphase clock generator 200). CLK1 to CLKN) are input to the clock terminals, and input data is taken in at the rising edge (or falling edge) of each clock. That is, the data output from the flip-flop 201 is obtained by sampling the input data with a clock whose phase is gradually shifted.

ディジタルＰＬＬ202では、フリップフロップ201から供給されるビット列から、論理が反転する反転タイミング（遷移タイミング）を検出し、そのタイミングに同期する位相のクロックを多相クロックの中から選択し、再生クロックRecCLKとして復元する。また、再生クロックRecCLKと所定の位相差（例えば逆位相）を持つクロックで取り込んだデータを再生データRecDataとして選択し、出力する。このとき再生クロックRecCLKの選択には、データの遷移タイミングをフィルタで平滑化して検出している。そして後段の信号処理部（未図示）ではこの再生クロックRecCLKをクロックとして動作を行うことになる。このような構成にすれば、多相クロック生成部以外はディジタル回路で構成できるので回路の実現が比較的容易となる。   In the digital PLL 202, the inversion timing (transition timing) at which the logic is inverted is detected from the bit string supplied from the flip-flop 201, the clock having the phase synchronized with the timing is selected from the multiphase clocks, and the recovered clock RecCLK is selected. Restore. Further, data taken in with a clock having a predetermined phase difference (for example, opposite phase) from the reproduction clock RecCLK is selected and output as reproduction data RecData. At this time, the reproduction clock RecCLK is selected by smoothing the data transition timing with a filter. Then, the signal processing unit (not shown) at the subsequent stage operates with the recovered clock RecCLK as a clock. With such a configuration, since the circuit other than the multiphase clock generator can be configured by a digital circuit, the circuit can be realized relatively easily.

ところで、この回路構成に用いる多相クロックはほぼ等位相間隔であることが望ましい。等間隔でない場合には誤動作を生じるなどの問題が生じる。図１８は等間隔でない場合の問題点の一例を示す図である。ここでは多相クロック生成部200から出力される多相クロックは４位相であるものとして説明する。図示するようにCLK2の位相が理想状態よりτだけ遅れているものとし、今、再生クロックとしてはCLK2が選択されているものとする。信号処理部内の各データはこの再生クロックに同期して動作している。ここでTswのタイミングでCLK1の位相に再生クロックが切り替わったとすると、局所的に元々の位相差に加えてさらにτだけ再生クロックの周期が短くなり、信号処理部内でフリップフロップのセットアップ時間Tsuが十分確保できなくなり、最悪の場合、誤動作の恐れもある。   By the way, it is desirable that the multiphase clocks used in this circuit configuration have substantially equal phase intervals. If the intervals are not equal, problems such as malfunctions occur. FIG. 18 is a diagram illustrating an example of a problem when the interval is not equal. Here, the description will be made assuming that the multiphase clock output from the multiphase clock generation unit 200 has four phases. As shown in the figure, it is assumed that the phase of CLK2 is delayed by τ from the ideal state, and now CLK2 is selected as the reproduction clock. Each data in the signal processing unit operates in synchronization with the recovered clock. If the recovered clock is switched to the CLK1 phase at the timing of Tsw, the recovered clock period is shortened by τ in addition to the original phase difference locally, and the setup time Tsu of the flip-flop is sufficient in the signal processing unit. In the worst case, malfunction may occur.

この問題はたとえ多相クロック生成部100の出力端で等位相間隔になるように設計したとしても、再生クロックRecCLK出力端までの各クロックのスキュー（例えば配線遅延や負荷などによる）により影響を受け、特に高速になると顕著となる。従って、各部で多相クロックの遅延量の合せ込みを行わなければならず、その実現は容易ではなく、上述の問題点を解決するには至っていない。   This problem is affected even by the skew of each clock (for example, due to wiring delay or load) to the recovered clock RecCLK output even if it is designed to have an equal phase interval at the output of the multiphase clock generator 100. Especially, it becomes noticeable at high speed. Therefore, it is necessary to adjust the delay amount of the multiphase clock in each part, which is not easy to realize, and has not yet solved the above problems.

また、例えば〔特許文献１〕などにはこの多相クロック生成部において、位相インターポレータを用い、位相を調整する方法が開示されている。このような回路を設ければ多相クロックの位相を等間隔で出力することは可能であるが、装置の増大化を招いたり、高速になると各線路の配線遅延は無視できないため各部入力においてそれぞれ多相クロックの位相を合わすことは困難であり、前述した問題を根本的に解決するものではない。   For example, [Patent Document 1] discloses a method of adjusting the phase using a phase interpolator in the multiphase clock generation unit. If such a circuit is provided, it is possible to output the phase of the multi-phase clock at equal intervals, but this will lead to an increase in the number of devices, and if it becomes high speed, the wiring delay of each line cannot be ignored, so each input at each part It is difficult to match the phases of the multiphase clocks, and it does not fundamentally solve the problems described above.

すなわち、従来のアナログ型ＰＬＬを用いたＣＤＲ回路やオーバーサンプリング型のＣＤＲ回路のように、入力データからクロックを復元し、この復元したクロックにより信号処理を行う装置においては、特に高速化するにつれ実現が困難となってきており、多くはこのＣＤＲ部の設計期間がネックとなり開発期間の増大を招いているという問題がある。そして、今後の更なる高速化においては、この傾向はより顕著なものとなり、その実現自体が危惧されることもある。   In other words, a device that restores a clock from input data and performs signal processing using the restored clock, such as a conventional CDR circuit using an analog PLL or an oversampling CDR circuit, is realized as the speed increases. In many cases, there is a problem that the design period of the CDR portion becomes a bottleneck and the development period is increased. And in the future further speeding up, this tendency becomes more prominent, and the realization itself may be feared.

〔問題点２〕また、ＣＤＲ回路の別の問題点として次のものがある。データはケーブルやマイクロストリップラインなどの伝送線路上を伝播し伝送され、受信端では様々な要因によりジッタと呼ばれるデータ遷移時刻の変動が生じる。このジッタが増大するとデータ復元の安定性が低下し、正確なデータが復元できなくなる。そして転送レートが高速化するにつれジッタ低減の要求も厳しくなっている。   [Problem 2] Another problem of the CDR circuit is as follows. Data is transmitted by being transmitted on a transmission line such as a cable or a microstrip line, and the data transition time called jitter is generated at the receiving end due to various factors. When this jitter increases, the stability of data restoration decreases, and accurate data cannot be restored. As the transfer rate increases, the demand for jitter reduction has become stricter.

このジッタは大別すると、ランダムに生じるランダムジッタRjと、データパターンなどに依存して規則的に変動するデターミニスティックジッタDjとに分けられトータルのジッタTjはこれらを加算したものになる。望ましくは全てのジッタ成分を低減することであるが、影響度の高いジッタ成分を低減するだけでも安定したデータ復元には効果がある。   This jitter is roughly divided into randomly generated random jitter Rj and deterministic jitter Dj that fluctuates regularly depending on the data pattern and the like, and the total jitter Tj is the sum of these. Desirably, all the jitter components are reduced. However, it is effective to reduce the jitter components having a high degree of influence even when the data is stably restored.

さて、Djの1つに符号間干渉（ISI：Inter Symbol Interference）がある。これは隣接するデータビットが干渉して生じるもので、伝送線路の周波数特性などが影響する。例えば、伝送線路の周波数特性がデータの信号帯域で低域通過特性を持っていたとすると、図１９の説明図に示すように、同じパルス幅t1のデータを送信したとしても(a)、受信端（b）では前後隣接するデータパターンによりパルス幅が変動してしまいジッタが生じる。なお、(b-1)は受信端でのアナログ波形であり、破線は差動信号の他方の信号である。また、(b-2)は(b-1)の差動信号の二値化信号である。高速伝送になると伝送線路の周波数特性をデータの高周波帯まで平坦にすることは困難になるため、この符号間干渉の影響は不可避となり、このジッタ成分を低減することが重要となる。   Now, one of Dj is Inter Symbol Interference (ISI). This is caused by interference between adjacent data bits, and is affected by the frequency characteristics of the transmission line. For example, assuming that the frequency characteristic of the transmission line has a low-pass characteristic in the data signal band, even if data having the same pulse width t1 is transmitted as shown in the explanatory diagram of FIG. In (b), the pulse width fluctuates depending on the data pattern adjacent to the front and rear, and jitter occurs. Note that (b-1) is an analog waveform at the receiving end, and the broken line is the other signal of the differential signal. (B-2) is a binary signal of the differential signal of (b-1). At high speed transmission, it becomes difficult to flatten the frequency characteristics of the transmission line to the high frequency band of the data. Therefore, the influence of this intersymbol interference becomes unavoidable, and it is important to reduce this jitter component.

従来では、この符号間干渉を低減させるため、受信した信号の高周波帯域に低下した分の利得を加えるイコライザ（波形等化ともいう）フィルタを用いる場合がある。このイコライザフィルタはアナログフィルタで構成したり、ディジタルフィルタで構成している。図２０はディジタルフィルタで構成したイコライザフィルタの従来例である。図２０において、前置フィルタ201は受信した受信アナログ信号を入力し、次段のＡ／Ｄ変換器202でのサンプリング周波数をfsとすると、入力信号中の周波数1/2fs以上の不要周波数成分を除去し、Ａ／Ｄ変換器202へ供給する。Ａ／Ｄ変換器202は、高周波成分を除去した入力受信信号を所定のサンプリング周波数fsでＡ／Ｄ変換し、ディジタル信号処理部203へ供給する。ディジタル信号処理部203は、Ａ／Ｄ変換により量子化された受信信号を所望の周波数特性を持ったディジタルフィルタ（ここでは伝送線路で低下した高周波成分のブーストを行うイコライザフィルタとする）により信号処理を行い出力する。このようにして所望の周波数特性となった受信信号を取り出している。   Conventionally, in order to reduce this intersymbol interference, an equalizer (also referred to as waveform equalization) filter that adds a gain corresponding to a decrease in a high frequency band of a received signal may be used. This equalizer filter is constituted by an analog filter or a digital filter. FIG. 20 shows a conventional example of an equalizer filter composed of a digital filter. In FIG. 20, the pre-filter 201 inputs the received reception analog signal, and if the sampling frequency in the next stage A / D converter 202 is fs, an unnecessary frequency component having a frequency of 1/2 fs or more in the input signal is obtained. It is removed and supplied to the A / D converter 202. The A / D converter 202 performs A / D conversion on the input reception signal from which the high frequency component has been removed at a predetermined sampling frequency fs, and supplies it to the digital signal processing unit 203. The digital signal processing unit 203 processes the received signal quantized by the A / D conversion with a digital filter having a desired frequency characteristic (here, an equalizer filter that boosts a high-frequency component reduced in the transmission line). To output. In this way, a received signal having a desired frequency characteristic is extracted.

しかしながら、今般の高速化の要求によりデータ転送レートが向上し、例えばGbpsオーダーを超えるデータ転送レートになると、この帯域でデジタルフィルタとして実現するには、Gbit/sオーダーの高速なＡ／Ｄ変換器が必要となり（例えば2.5Gbpsの転送レートの場合、データ信号の最高周波数は1.25GHzであり、最低でもナイキスト周波数の2.5GHz以上のサンプルレートが必要になり、オーバーサンプルを行おうとするとさらに数倍ものサンプリング周波数となる）、これを実現することは非常に困難であり、チップサイズの増大や消費電力の増大を招く。また、この帯域のアナログフィルタを実現することもまた非常に困難であり、チップサイズの増大や消費電力の増大を招く。   However, the data transfer rate has been improved due to the recent demand for high speed. For example, when the data transfer rate exceeds the Gbps order, a high-speed A / D converter of Gbit / s order can be realized as a digital filter in this band. (For example, in the case of a transfer rate of 2.5 Gbps, the maximum frequency of the data signal is 1.25 GHz, and at least a sample rate of 2.5 GHz or more of the Nyquist frequency is required. (It becomes a sampling frequency), and it is very difficult to realize this, which leads to an increase in chip size and an increase in power consumption. Also, it is very difficult to realize an analog filter of this band, which causes an increase in chip size and power consumption.

特開２００２−１９０７２４号公報JP 2002-190724 A B.Kim et.al.“A 30-MHz Hybrid Analog/Digtal Clock Recovery Circuit in 2-um CMOS", IEEE JSSC, December 1990, pp1385-1394B. Kim et.al. “A 30-MHz Hybrid Analog / Digtal Clock Recovery Circuit in 2-um CMOS”, IEEE JSSC, December 1990, pp1385-1394

本発明は上述した如き各問題点を鑑みてなされたものであり、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減し、クロックが重畳されたデータから、クロックを復元することなくデータを正確に復元するデータリカバリ回路及びその方法を提供することを目的とする。   The present invention has been made in view of the above-described problems, and reduces deterministic jitter such as intersymbol interference caused by characteristics of a transmission line and restores the clock from the data on which the clock is superimposed. It is an object of the present invention to provide a data recovery circuit and method for accurately restoring data without any problem.

既に、本出願人より、前述した問題点１を解決するものとして、周波数がｆ２のクロックを所定位相ずつシフトさせて形成された多相クロックにより、周波数がｆ１のシリアル信号をオーバーサンプリングして該クロックの周期を単位とするオーバーサンプリングデータを取得し、平均的にｆ１／ｆ２ビットを抽出することによりデータ列を取得し、受信データを復元するデータリカバリ方法及びデータリカバリ回路が創案され、特願２００３−４０７６１３号として出願されている。   The present applicant has already solved the problem 1 described above by oversampling the serial signal with the frequency f1 by oversampling the serial signal with the frequency f1 by shifting the clock having the frequency f2 by a predetermined phase. A data recovery method and data recovery circuit for acquiring oversampling data in units of clock cycles, acquiring a data string by extracting f1 / f2 bits on average, and restoring received data have been devised. It is filed as 2003-407613.

この特願２００３−４０７６１３号の技術によれば、クロックに重畳された入力データから、このクロックを復元することなく、独立のクロックによりデータを正確に復元することが可能となる。しかしながら既述した問題点２が顕著となる伝送系に適用するには十分とは言い難いものであった。   According to the technique of Japanese Patent Application No. 2003-407613, it is possible to accurately restore data using an independent clock without restoring the clock from the input data superimposed on the clock. However, it is difficult to say that it is sufficient to apply to a transmission system in which the above-described problem 2 becomes prominent.

また、問題点２を解決するものとして、本出願人より、二値化した受信信号をオーバーサンプリングしてディジタルフィルタにより処理する波形等化器及びこれを利用したデータ受信装置が創案され、特願２００４−０７８９７８号として出願されている。この技術によれば、非常に簡便な構成で伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減し、しかも高速化にも対応できる。しかしながら、当該技術は問題点１を解決するには十分とは言い難いものであった。   In order to solve the problem 2, the applicant has created a waveform equalizer for oversampling a binarized received signal and processing it with a digital filter, and a data receiving apparatus using the waveform equalizer. It has been filed as 2004-078978. According to this technology, it is possible to reduce deterministic jitter such as intersymbol interference caused by transmission line characteristics and the like with a very simple configuration, and to cope with high speed. However, this technique is not sufficient to solve the first problem.

そこで、既述した如き課題を解決するために、請求項１に記載の本発明では、入力されたシリアル信号をサンプリングして該信号に重畳された受信データを復元するデータリカバリ方法において、周波数がf2のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf1の前記信号をオーバーサンプリングしてオーバーサンプリングデータを取得し、取得された前記オーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減し、前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出することによりデータ列を取得し、取得されたデータ列から前記受信データを復元する。   Therefore, in order to solve the problems as described above, in the present invention according to claim 1, in the data recovery method for sampling the input serial signal and restoring the received data superimposed on the signal, the frequency is Using the multiphase clock formed by shifting the clock of f2 by a predetermined phase, oversampling data is obtained by oversampling the signal with the superimposed clock frequency f1, and the obtained oversampling data is digitally converted. Signal processing is performed to reduce jitter contained in the input signal, and an average f1 / f2 bit is extracted from the digital signal processed data to obtain a data sequence, and the received data is obtained from the acquired data sequence. Restore.

このように入力されたデータを、例えば、ディジタルフィルタにより伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減するようディジタル信号処理して入力信号に含まれるジッタを低減し、重畳されたクロックを復元して用いることなく独立のクロックを用いているため、従来よりもデータを正確に復元できる。   The input data is digitally processed to reduce deterministic jitter such as intersymbol interference caused by the characteristics of the transmission line, for example, by a digital filter, thereby reducing jitter contained in the input signal and superimposing it. Since the independent clock is used without restoring the used clock, the data can be restored more accurately than before.

請求項２に記載の発明は、前記ディジタル信号処理が、オーバーサンプルデータの所定サンプル分の移動平均するローパスフィルタ処理であることを特徴とする。請求項３に記載の発明は、前記ディジタル信号処理が、前記オーバーサンプルデータに対し、伝送線路により減衰した所定帯域のゲインを増加させるイコライズ処理であることを特徴とする。また、前記ディジタル信号処理が、前記オーバーサンプルデータの所定サンプル分移動平均して平均化データを取得し、前記平均化データをイコライズ処理することであることを特徴とする。   According to a second aspect of the present invention, the digital signal processing is low-pass filter processing that performs a moving average of predetermined samples of oversampled data. According to a third aspect of the present invention, the digital signal processing is equalization processing for increasing the gain of a predetermined band attenuated by a transmission line with respect to the oversampled data. Further, the digital signal processing is characterized in that average data is obtained by moving and averaging the predetermined number of oversampled data, and the averaged data is equalized.

また、請求項５に記載のデータリカバリ回路は、入力されたシリアル信号をサンプリングして該信号に重畳された受信データを復元するデータリカバリ回路において、周波数がf２のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf１の前記シリアル信号をオーバーサンプリングしてオーバーサンプリングデータを取得するオーバーサンプリング手段と、前記取得されたオーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減するディジタル信号処理手段と、前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出するデータ復元手段とを備えたことを特徴とする。   The data recovery circuit according to claim 5 is a data recovery circuit that samples an input serial signal and restores received data superimposed on the received serial signal, and shifts a clock having a frequency f2 by a predetermined phase. Oversampling means for obtaining oversampling data by oversampling the serial signal having a superimposed clock frequency f1 by the formed multiphase clock, and digital signal processing the obtained oversampling data It is characterized by comprising digital signal processing means for reducing jitter contained in an input signal, and data restoration means for extracting f1 / f2 bits on average from the digital signal processed data.

このように入力されたデータを、ディジタル信号処理して入力信号に含まれるジッタを低減していて、重畳されたクロックを復元して用いることなく独立のクロックを用いており、データを正確に復元できる。   The input data is digitally processed to reduce jitter contained in the input signal, and an independent clock is used without restoring and using the superimposed clock, so that the data is accurately restored. it can.

請求項６に記載の本発明は、請求項5記載のデータリカバリ回路において、前記ディジタル信号処理手段が、前記オーバーサンプルデータの所定サンプル分の移動平均して平均化データを取得するローパスフィルタを備えたことを特徴とする。請求項７に記載の本発明は、請求項5記載のデータリカバリ回路において、前記ディジタル信号処理手段が、前記オーバーサンプルデータに対し、伝送線路により減衰した所定帯域のゲインを増加させるイコライズ処理を行うイコライザフィルタを備えたことを特徴とする。請求項８に記載の本発明は、請求項5記載のデータリカバリ回路において、前記ディジタル信号処理手段が、前記オーバーサンプルデータの所定サンプル分の移動平均して平均化データを取得するローパスフィルタと、前記平均化データをイコライズ処理するイコライザフィルタと、前記イコライズ処理したデータを所定の閾値と比較して二値化する二値化手段と、を備えたことを特徴とする。   According to a sixth aspect of the present invention, in the data recovery circuit according to the fifth aspect, the digital signal processing means includes a low-pass filter that obtains averaged data by moving average the predetermined number of samples of the oversampled data. It is characterized by that. According to a seventh aspect of the present invention, in the data recovery circuit according to the fifth aspect, the digital signal processing means performs an equalization process on the oversampled data to increase a gain of a predetermined band attenuated by a transmission line. An equalizer filter is provided. The present invention according to claim 8 is the data recovery circuit according to claim 5, wherein the digital signal processing means obtains averaged data by moving average for a predetermined sample of the oversampled data; An equalizer filter for equalizing the averaged data, and binarization means for binarizing the equalized data by comparing with a predetermined threshold value.

また、請求項９に記載の本発明のデータ受信回路では、請求項5乃至8の何れか一つに記載のデータリカバリ回路において、ディジタル信号処理手段の信号処理方法を定める係数を変更する信号処理係数変更手段を備えたことを特徴とする。また、請求項１０に記載の本発明のデータ受信装置は、請求項5乃至9の何れか一つに記載されたデータリカバリ回路を備えるようにする。このデータ受信装置では、データがより正確に復元できる。   According to a ninth aspect of the present invention, there is provided the data receiving circuit of the present invention, wherein the signal recovery circuit according to any one of the fifth to eighth aspects is a signal processing for changing a coefficient defining a signal processing method of the digital signal processing means. Coefficient changing means is provided. A data receiving device according to a tenth aspect of the present invention includes the data recovery circuit according to any one of the fifth to ninth aspects. In this data receiving apparatus, data can be restored more accurately.

本発明に係るデータリカバ方法及びデータリカバ回路によれば、受信データに重畳されているクロックを復元することなく、つまり受信データに重畳されたクロックとは同期していない独立のクロックを生成し、その多相クロックでオーバーサンプリングしたデータから受信データを復元し、かつ、二値化した受信信号オーバーサンプリングし、ディジタルフィルタにより、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減するようディジタル信号処理を行うので、簡便な構成で正確にデータを復元することができる。また、チップサイズの低減や消費電流の低減化も図れる。さらに、転送クロックの数分の１のクロックで動作させることも可能なので、転送レートの高速化にも容易に対応できる。   According to the data recovery method and the data recovery circuit according to the present invention, without recovering the clock superimposed on the reception data, that is, generating an independent clock that is not synchronized with the clock superimposed on the reception data, Received data is restored from the data oversampled with the multiphase clock, and the binarized received signal is oversampled, and digital filters reduce deterministic jitter such as intersymbol interference caused by transmission line characteristics. Since digital signal processing is performed, data can be accurately restored with a simple configuration. In addition, the chip size and current consumption can be reduced. Furthermore, since it is possible to operate with a clock that is a fraction of the transfer clock, it is possible to easily cope with an increase in transfer rate.

以下、本発明の実施の形態について、図面に従って説明する。ここでは、まず、本発明のデータリカバリ部が適用されるシリアル転送部の物理層（Physical Layer）の全体構成例と概略動作について説明する。図1はシリアル転送部の物理層部100の全体構成図である。物理層部100はデータの送信を行う送信部101と受信を行う受信部102からなる。これら送信部と受信部の一組をポートと呼ぶ。このシリアル転送はポイント・ツー・ポイント（point-to-point）で行われ、ポートが1対1で対応している。対向したポートには同等機能をもつ受信部121と送信部122を備える物理層部120が接続されている。また接続は全二重線、つまり送信と受信は別の伝送線路（それぞれ106,107）を用いて行われるものとする。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. Here, first, an overall configuration example and schematic operation of a physical layer (Physical Layer) of a serial transfer unit to which the data recovery unit of the present invention is applied will be described. FIG. 1 is an overall configuration diagram of the physical layer unit 100 of the serial transfer unit. The physical layer unit 100 includes a transmission unit 101 that transmits data and a reception unit 102 that performs reception. A set of these transmitter and receiver is called a port. This serial transfer is performed point-to-point, and the ports correspond one-to-one. A physical layer unit 120 including a receiving unit 121 and a transmitting unit 122 having equivalent functions is connected to the opposed ports. In addition, it is assumed that connection is performed using a full-duplex line, that is, transmission and reception are performed using different transmission lines (106 and 107, respectively).

送信部101は、上位層（図示せず）から供給される送信データDtxを所定の変換規則に従って符号化を行うエンコーダ部ＥＮＣ103と、エンコードされたデータをシリアル変換するシリアライザＳＥＲ104と、シリアル変換したデータを伝送線路106上に送信する送信出力部Tx105とからなる。伝送線路106上の伝送は差動信号で行うものとする。また、エンコーダ部ＥＮＣ103での符号化は8B/10B変換が広く適用されている。これは8ビットのデータから10ビットのデータ（以下適宜シンボルと呼ぶ）に変換するものであり、8ビットデータに加えKコード（あるいはKキャラクタ）と呼ばれる制御用の1ビットDtxKを用いデータ以外の制御のための特殊符号に変換する。この8B/10B変換は公知の技術であるので詳細説明は省略する。また、物理層部100はＰＬＬ部113を備え、供給される基準クロックRefCLKを基に、データ転送のため各規格に定められた周波数の転送クロックBCLKと内部動作のため転送クロックBCLKを10分周した（本実施例の8B/10B変換の場合）クロックSCLKを生成する。例えば，データ転送が2.5Gbpsで行われる場合は転送クロックBCLKは2.5GHzとし、クロックSCLKは250MHzのクロックを生成する。そして、エンコーダ部103にはクロックSCLKを、シリアライザＳＥＲ104にはクロックSCLK、BCLKを供給し各部を動作させる。また上位層とのデータの受け渡しもクロックSCLKに同期して行われる。   The transmission unit 101 includes an encoder unit ENC103 that encodes transmission data Dtx supplied from an upper layer (not shown) according to a predetermined conversion rule, a serializer SER104 that serially converts the encoded data, and serially converted data Is transmitted to the transmission line 106, and the transmission output unit Tx105. Transmission on the transmission line 106 is performed by a differential signal. Also, 8B / 10B conversion is widely applied to the encoding in the encoder unit ENC103. This is a conversion from 8-bit data to 10-bit data (hereinafter referred to as “symbol” where appropriate). In addition to 8-bit data, a 1-bit DtxK for control called K code (or K character) is used. Convert to special code for control. Since the 8B / 10B conversion is a known technique, detailed description thereof is omitted. In addition, the physical layer unit 100 includes a PLL unit 113, and based on the supplied reference clock RefCLK, the transfer clock BCLK having a frequency defined in each standard for data transfer and the transfer clock BCLK for internal operation are divided by 10. The clock SCLK is generated (in the case of 8B / 10B conversion in this embodiment). For example, when data transfer is performed at 2.5 Gbps, the transfer clock BCLK is 2.5 GHz and the clock SCLK is 250 MHz. Then, the clock SCLK is supplied to the encoder unit 103 and the clocks SCLK and BCLK are supplied to the serializer SER 104 to operate each unit. Data exchange with the upper layer is also performed in synchronization with the clock SCLK.

一方、受信部102は、伝送線路107上を伝送されてきた差動信号を二値化する受信入力部Rx108と、受信信号をディジタル処理しジッタを低減するディジタル信号処理部ＤＥＱ115と、ディジタル信号処理部出力信号からデータを復元するクロックデータリカバリ部DR109と、復元したデータを10ビットのシンボルデータにパラレル変換するデシリアライザＤＥＳ110と、送信側と受信側のクロックの周波数差を吸収するエラスティックバッファＥＢ111と、10ビットシンボルを8ビットデータに変換する10B/8B変換を行うデコーダ部ＤＥＣ112とからなる。対向する送信部122はＰＬＬ123において基準クロックRefCLK2を基に生成されるクロックに同期して送信される。一方受信部102では最終的にはＰＬＬ113において基準クロックRefCLKを基に生成されるクロックに同期して上位層へデータを出力しなければならないため、この基準クロックの周波数差を吸収するする必要がある。これを行うのがエラスティックバッファＥＢ111であり、例えば特殊符号の追加、削除により行う。また、エラスティックバッファＥＢはデコーダ部の後段に設けられることもある。なお、この周波数差の許容値はインタフェース規格毎に定められている。   On the other hand, the receiving unit 102 includes a receiving input unit Rx108 that binarizes the differential signal transmitted on the transmission line 107, a digital signal processing unit DEQ115 that digitally processes the received signal and reduces jitter, and digital signal processing. A clock data recovery unit DR109 that recovers data from the unit output signal, a deserializer DES110 that converts the recovered data into 10-bit symbol data in parallel, and an elastic buffer EB111 that absorbs the frequency difference between the clocks on the transmission side and the reception side The decoder unit DEC112 performs 10B / 8B conversion for converting 10-bit symbols into 8-bit data. The opposing transmission unit 122 transmits the PLL 123 in synchronization with the clock generated based on the reference clock RefCLK2. On the other hand, since the receiving unit 102 must output data to the upper layer in synchronization with a clock generated based on the reference clock RefCLK in the PLL 113, it is necessary to absorb the frequency difference of the reference clock. . This is performed by the elastic buffer EB111, for example, by adding or deleting special codes. In addition, the elastic buffer EB may be provided in the subsequent stage of the decoder unit. The allowable value of the frequency difference is determined for each interface standard.

本発明のデータリカバリ回路は、このうちディジタル信号処理部ＤＥＱ115とデータリカバリ部DR109に適用されるものであり、またデシリアライザＤＥＳ110の機能も併せて持つ。よって他の部位の構成・機能については以下に説明する本発明の要旨から大きく逸脱しない範囲で適宜に変更することが可能である。また、詳細説明は後述するが、図1ではデータリカバリ部109に供給する多相クロックCK0〜11をＰＬＬ113で生成しており、送信部101のクロック生成と共通化している。これは後述する本発明の特質（効果）により可能となっている。すなわち、対向するポートの基準クロックRefCLK2とは独立の基準クロックRefCLK1を基にして生成したクロックによりこの物理層部100の全てが動作することになる。   The data recovery circuit of the present invention is applied to the digital signal processing unit DEQ115 and the data recovery unit DR109, and also has the function of the deserializer DES110. Therefore, the configuration and function of other parts can be appropriately changed without departing from the gist of the present invention described below. As will be described in detail later, in FIG. 1, the multiphase clocks CK0 to CK11 supplied to the data recovery unit 109 are generated by the PLL 113, and are shared with the clock generation of the transmission unit 101. This is made possible by the characteristics (effects) of the present invention described later. In other words, all of the physical layer unit 100 is operated by a clock generated based on the reference clock RefCLK1 independent of the reference clock RefCLK2 of the opposite port.

以下に、本発明に係るデータリカバリ回路の実施形態を図面に基づき説明する。図2は本発明の第一の実施形態を示すデータリカバリ回路の構成図である。図2において、オーバーサンプリング部1は多相クロック生成部2から供給される多相クロックCK0〜11により受信データDataを取り込み、オーバーサンプルデータOVSDを出力する。ディジタル信号処理部10はオーバーサンプルデータOVSDをディジタル処理しジッタを低減するものであり、ローパスフィルタＬＰＦ11と、イコライザフィルタ12と二値化部13とから構成される。   Hereinafter, embodiments of a data recovery circuit according to the present invention will be described with reference to the drawings. FIG. 2 is a block diagram of the data recovery circuit showing the first embodiment of the present invention. In FIG. 2, the oversampling unit 1 takes in the reception data Data using the multiphase clocks CK0 to CK11 supplied from the multiphase clock generation unit 2, and outputs oversampled data OVSD. The digital signal processing unit 10 digitally processes oversampled data OVSD to reduce jitter, and includes a low-pass filter LPF 11, an equalizer filter 12, and a binarization unit 13.

ローパスフィルタＬＰＦ11はオーバーサンプルデータOVSDの直近の３サンプル分のデータを加算して移動平均を取り,平均化データAvgDに変換するもので、低域通過フィルタによる不要な高周波ノイズ低減の機能を果たす。イコライザフィルタ12は平均化データAvgDから高周波成分をブーストしたイコライズデータEQDを生成する。特定の高周波成分をブーストすることにより符号間干渉を取り除き、デターミニスティクジッタDjの低減を図っている。二値化部13はイコライズデータEQDと所定の閾値thres（ここでは2）との大小を比較し、二値化したデータDataを出力する。   The low-pass filter LPF11 adds the data of the three most recent samples of the oversampled data OVSD, takes a moving average, and converts it into averaged data AvgD, and performs the function of reducing unnecessary high-frequency noise by the low-pass filter. The equalizer filter 12 generates equalized data EQD obtained by boosting high frequency components from the averaged data AvgD. The intersymbol interference is removed by boosting a specific high-frequency component, and deterministic jitter Dj is reduced. The binarizing unit 13 compares the equalized data EQD with a predetermined threshold value thres (here 2) and outputs binarized data Data.

シンボルデータ復元部3はディジタル信号処理したデータDataから10ビットのシンボルデータSYMを復元しシンボルクロックSYMCLKを生成するもので、データリカバリとデシリアライザＤＥＳの機能を持ち、データ選択部6と、選択信号生成部7と、デシリアライザＤＥＳ8と、コンマ検出部9とから構成される。なおこのブロックは多相クロックの内の1つのクロック（図2ではCK0として例示している）で動作する。シンボルデータ復元部3の詳細構成及び動作説明は後述する。   The symbol data restoration unit 3 restores the 10-bit symbol data SYM from the digital signal processed data Data and generates the symbol clock SYMCLK. The symbol data restoration unit 3 has the functions of data recovery and deserializer DES. Part 7, deserializer DES 8, and comma detection part 9. This block operates with one of the multiphase clocks (illustrated as CK0 in FIG. 2). The detailed configuration and operation description of the symbol data restoration unit 3 will be described later.

多相クロック生成部2は基準クロックRefCLKに基づき互いにほぼ等間隔の位相差の多相クロックを生成する。この実施例では転送クロック周波数の約1/2の周波数で、規格により予め定められている転送クロック周期をUIとすると1/6UIずつ位相差を持つ多相クロックCK0〜11を生成するものとする。例えば転送レートが2.5Gbpsの場合（UI=400ps）、800ps周期（1.25GHz）で66.7psずつ位相差を持つ12本のクロックを生成する。このように転送クロック周波数より低い周波数の多相クロックを生成することにより、各部動作周波数及び多相クロック生成部の発振周波数を低下することができるので実現が容易となる。また、本実施形態によれば後述する理由により、この多相クロック生成部2は図1におけるＰＬＬ113と兼ねることができる。なお詳細構成については後述する。   The multi-phase clock generation unit 2 generates multi-phase clocks having substantially equal phase differences from each other based on the reference clock RefCLK. In this embodiment, assuming that the transfer clock cycle predetermined by the standard is UI, the multi-phase clocks CK0 to CK11 having a phase difference of 1/6 UI are generated at a frequency about 1/2 of the transfer clock frequency. . For example, when the transfer rate is 2.5 Gbps (UI = 400 ps), twelve clocks having a phase difference of 66.7 ps at 800 ps cycles (1.25 GHz) are generated. Since the multiphase clock having a frequency lower than the transfer clock frequency is generated in this way, the operation frequency of each unit and the oscillation frequency of the multiphase clock generation unit can be lowered, so that the realization is facilitated. Further, according to the present embodiment, the multi-phase clock generation unit 2 can also serve as the PLL 113 in FIG. The detailed configuration will be described later.

次に各部詳細構成及び動作について説明する。
オーバーサンプリング部1は、受信データRxDataをデータ端子に共通入力し、多相クロックCK0〜11の各クロックをそれぞれクロック端子に入力して、各クロックの立ち上がりで受信データを取り込む12個のフリップフロップ（ＦＦ0〜11）4と、フリップフロップ4の各出力Q0〜11を多相クロックの内の1つのクロック（ここではCK0とする）に同期させて出力する並列化部5とからなる。 Next, the detailed configuration and operation of each part will be described.
The oversampling unit 1 inputs the reception data RxData to the data terminal in common, inputs each clock of the multiphase clocks CK0 to CK11 to the clock terminal, and receives 12 pieces of flip-flops that capture the reception data at the rising edge of each clock ( FF0 to 11) 4 and a paralleling unit 5 that outputs each of the outputs Q0 to Q11 of the flip-flop 4 in synchronization with one of the multiphase clocks (here, CK0).

図3はオーバーサンプリング部の各主要信号の信号波形図の一例である。(a)には受信データRxDataの一波形例を示す。多相クロックCK0〜11（(c-0)〜(c-11)）は2UIの周期でそれぞれ等位相間隔のクロックである。（b）転送クロックは実際にはこのブロック内では存在しないが説明のため記載した。（a）Dataの黒点は各多相クロックによるサンプリング点であり、この多相クロックにより取り込まれた各ＦＦ出力Q0〜11は（d-0）〜（d-11）のように変化する。また、並列化部5でクロックCK0で同期する際、Q11やQ10はセットアップ時間が不足で正常に取り込めないことがあるので、一旦、クロックCK0でQ0〜Q5を取り込み（出力をQQ0〜5とする（e-0））、クロックCK6でQ6〜11を取り込み（出力をQQ6〜11とする(e-6)）、次にクロックCK0でQQ0〜11を取り込んで並列同期化し、オーバーサンプルデータOVSD[0:11]を出力する。図3では左側がLSBで時間的に最初のサンプル点となる。なお、並列化部5において各データが安定して取り込めるようさらに段数を増やしてもよい。   FIG. 3 is an example of a signal waveform diagram of each main signal of the oversampling unit. (a) shows an example of a waveform of received data RxData. The multiphase clocks CK0 to CK11 ((c-0) to (c-11)) are clocks of equal phase intervals with a period of 2 UI. (B) Although the transfer clock does not actually exist in this block, it has been described for explanation. (A) Black dots in Data are sampling points by each multi-phase clock, and FF outputs Q0 to Q11 captured by this multi-phase clock change as (d-0) to (d-11). Also, when synchronizing with clock CK0 in parallelization unit 5, Q11 and Q10 may not be able to capture normally due to insufficient setup time, so once capture Q0 to Q5 with clock CK0 (the output will be QQ0 to 5) (E-0)), Q6 to 11 are captured at clock CK6 (the output is QQ6 to 11 (e-6)), then QQ0 to 11 are captured at clock CK0 and synchronized in parallel, and oversampled data OVSD [ 0:11] is output. In FIG. 3, the left side is LSB, which is the first sample point in time. Note that the number of stages may be further increased in the parallelizing unit 5 so that each data can be taken in stably.

ところで、一般に受信データRxDataの立ち上がり／立下りタイミングはランダムにあるいは多種多様な要因により図3の斜線部(ア)のように変動する（ジッタと呼ぶ）。すると、データ遷移タイミング付近のサンプルは図示した白丸のように変動することになる。このようなジッタが原因となってデータの正確な復元を妨げることもあるが、本実施形態によればこのような問題も解決できる。   Incidentally, the rising / falling timing of the received data RxData generally varies as shown by the shaded area (a) in FIG. 3 at random or due to various factors (referred to as jitter). Then, the sample near the data transition timing fluctuates as shown by the white circles shown. Such jitter may prevent accurate data restoration, but according to the present embodiment, such a problem can be solved.

次にディジタル信号処理部10の構成及び動作について説明する。
まず、ディジタル信号処理部での信号処理方法について、ディジタル信号処理部の構成例を示す図４とその各主要信号の信号波形例（図５）に基づき説明を行う。 Next, the configuration and operation of the digital signal processing unit 10 will be described.
First, a signal processing method in the digital signal processing unit will be described based on FIG. 4 showing a configuration example of the digital signal processing unit and a signal waveform example of each main signal (FIG. 5).

図４の信号処理部10は、オーバーサンプル部61に接続された、ローパスフィルタ62、イコライザフィルタ63で構成され、その出力は比較器（二値化部）64に接続されている。ローパスフィルタ62、イコライザフィルタ63は、ディジタルフィルタで、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減するようディジタル信号処理を行うが、備えられた適宜の信号処理係数変更手段により、信号処理方法を定める係数を変更することが可能で、伝送線路の特性に合わせて適切な処理特性を設定することで適切なデターミニスティクジッタ軽減が行なえるようになっている。   The signal processing unit 10 in FIG. 4 includes a low-pass filter 62 and an equalizer filter 63 connected to the oversampling unit 61, and an output thereof is connected to a comparator (binarization unit) 64. The low-pass filter 62 and the equalizer filter 63 are digital filters that perform digital signal processing so as to reduce deterministic jitter such as intersymbol interference caused by characteristics of the transmission line, etc. Thus, it is possible to change the coefficient that determines the signal processing method, and it is possible to perform appropriate deterministic jitter reduction by setting appropriate processing characteristics in accordance with the characteristics of the transmission line.

図４において、オーバーサンプル部61は、受信入力部Rx108で二値化された受信信号RxDataを転送クロック周波数ｆの所定倍の周波数fs（本実施形態では６倍とする）のクロックでオーバーサンプリングし、オーバーサンプルデータOVSDを供給する。   In FIG. 4, an oversampling unit 61 oversamples the received signal RxData binarized by the receiving input unit Rx108 with a clock having a frequency fs that is a predetermined multiple of the transfer clock frequency f (6 times in this embodiment). Supply oversampled data OVSD.

ローパスフィルタ62はオーバーサンプルデータOVSDを順次1サンプルずつ（1/fs）遅延させる遅延素子65a,65bと、各遅延素子出力に所定の係数（ここでは1）を乗じる乗算器66a,66b,66cと、乗算器66a,66b,66cの各出力を加算する加算器67とから構成される。すなわち直近の3サンプル分のデータを加算して移動平均している。乗算器66a,66b,66cの係数は1なので省略してもよい。   The low pass filter 62 includes delay elements 65a and 65b that sequentially delay the oversampled data OVSD by one sample (1 / fs), and multipliers 66a, 66b, and 66c that multiply each delay element output by a predetermined coefficient (here, 1). And an adder 67 for adding the outputs of the multipliers 66a, 66b and 66c. In other words, the data of the latest three samples are added and the moving average is performed. Since the coefficients of the multipliers 66a, 66b, and 66c are 1, they may be omitted.

イコライザフィルタ63は、平均化データAvgDを順次1サンプルずつ（1/fs）遅延させる遅延素子68(1)〜(12)と、平均化データAvgDに係数k1を乗じる乗算器69aと、遅延素子68(6)出力に係数k2を乗じる乗算器69bと、遅延素子8(12)出力に係数k3を乗じる乗算器69cと、乗算器69a〜cの各出力を加算する加算器70とから構成される。すなわち単位遅延が6サンプル分（つまり転送クロック周期）のいわゆるトランスバーサルフィルタを構成しており、係数k1〜k3を適宜設定することにより所望のフィルタ特性が得られる。図５の波形例では、k1=-1、k2=3、k3=-1とした場合であり、入力信号の高域がブーストして伝送線路で低下した高域のゲインを補償し符号間干渉を低減している。上記係数を選択した場合次の比較器64での閾値thresは2となる。   The equalizer filter 63 includes delay elements 68 (1) to (12) that sequentially delay the averaged data AvgD by one sample (1 / fs), a multiplier 69a that multiplies the averaged data AvgD by a coefficient k1, and a delay element 68. (6) A multiplier 69b that multiplies the output by a coefficient k2, a multiplier 69c that multiplies the output of the delay element 8 (12) by a coefficient k3, and an adder 70 that adds the outputs of the multipliers 69a to 69c. . That is, a so-called transversal filter having a unit delay of 6 samples (that is, a transfer clock cycle) is configured, and desired filter characteristics can be obtained by appropriately setting the coefficients k1 to k3. In the waveform example of FIG. 5, k1 = −1, k2 = 3, and k3 = −1, and the high frequency gain of the input signal is boosted and compensated for the high frequency gain reduced in the transmission line, thereby intersymbol interference. Is reduced. When the above coefficient is selected, the threshold value thres in the next comparator 64 is 2.

このローパスフィルタ62及びイコライザフィルタ63の構成はＦＩＲフィルタ構成の一例であり、所望のフィルタ特性により適宜構成や係数を変更すればよい。また、イコライザフィルタ63は遅延素子68(1)〜(5)及び(7)〜(11)の出力に乗じる係数が０である12次のＦＩＲフィルタと見ることもできる。そして、この乗算器の係数を変更する係数変更部を設け（未図示）、伝送線路特性に応じて係数を変更するようにしてもよい。このようにすれば伝送線路特性に応じたイコライズ補正ができるので、より効果的にＤｊを低減できる。   The configurations of the low-pass filter 62 and the equalizer filter 63 are an example of an FIR filter configuration, and the configuration and coefficients may be changed as appropriate according to desired filter characteristics. The equalizer filter 63 can also be regarded as a 12th-order FIR filter in which the coefficient to be multiplied by the outputs of the delay elements 68 (1) to (5) and (7) to (11) is zero. A coefficient changing unit (not shown) for changing the coefficient of the multiplier may be provided to change the coefficient according to the transmission line characteristics. In this way, equalization correction according to the transmission line characteristics can be performed, so that Dj can be more effectively reduced.

図５は図４のディジタル信号処理部の各主要信号の信号波形例である。(a)は周波数ｆの転送クロックであり、(b)は転送クロック(a)に同期して送信される送信データの一例である。(c)は受信した差動信号であり、受信入力部Rx108の入力である。ここでは簡単のため伝送線路は一次遅れ系の特性を持つものとして図のように波形がなまっているとし、これによりDjが発生している。(d)RxData（実線）は受信した信号を二値化した受信データであり、(e)OVSD（黒丸）は受信データRxDを周波数がfsのオーバーサンプルクロックでサンプルしたオーバーサンプルデータである。伝送線路の特性により符号間干渉を受けるため二値化した受信データRxD(d)はDjが発生している。ｘ印はDjが発生しない場合本来ならサンプルされる点である。(f)はオーバーサンプルデータOVSDを移動平均した平均化データAvgDである。(g)は平均化データAvgDをイコライザフィルタで処理したイコライズデータEQDである。ここでは説明のためイコライザフィルタでの遅延に相当する6サンプル分左にシフトして表示している。(h)はイコライズデータEQDを閾値thres（=2）で比較したデータDataであり、信号処理前の受信データRxD（またはオーバーサンプルデータOVSD）に比べDjが改善されていることがわかる。   FIG. 5 is a signal waveform example of each main signal of the digital signal processing unit of FIG. (a) is a transfer clock having a frequency f, and (b) is an example of transmission data transmitted in synchronization with the transfer clock (a). (c) is the received differential signal, which is the input of the reception input unit Rx108. Here, for the sake of simplicity, it is assumed that the transmission line has a first-order lag characteristic, and the waveform is rounded as shown in the figure, thereby generating Dj. (d) RxData (solid line) is received data obtained by binarizing the received signal, and (e) OVSD (black circle) is oversampled data obtained by sampling the received data RxD with an oversample clock having a frequency of fs. Dj is generated in the binarized received data RxD (d) because it receives intersymbol interference due to the characteristics of the transmission line. The x mark is a point that is originally sampled when Dj does not occur. (f) is averaged data AvgD obtained by moving average oversampled data OVSD. (g) is equalized data EQD obtained by processing the averaged data AvgD with an equalizer filter. Here, for the sake of explanation, the display is shifted to the left by 6 samples corresponding to the delay in the equalizer filter. (h) is data Data obtained by comparing the equalized data EQD with the threshold value thres (= 2), and it can be seen that Dj is improved compared to the received data RxD (or oversampled data OVSD) before signal processing.

図６は、上記と同等の信号処理を行うディジタル信号処理部の詳細構成例であり、図２のディジタル信号処理部10の構成をより詳細に示している。ローパスフィルタ11は、オーバーサンプルデータOVSDの各ビットとその１つ及び２つ下位側のビットの計3ビット（すなわち直近の３サンプル分のビット）を加算する1２個の加算部14(0)〜(11)を持つ。それぞれの加算部は2ビットの平均化データAvgDを出力する。また、フリップフロップ15a及び15bにおいてOVSD[10]及び[11]を１クロック（CK0）遅延したpD[10]及びpD[11]を生成する。このpD[10]またはpD[11]はオーバーサンプルデータOVSD[0]に対してそれぞれ２または１サンプル前のデータとなるので、加算部14(0)及び14(1)の入力には図示するようにこの遅延したオーバーサンプルデータpD[10]、pD[11]を供給することにより直近の３サンプル分の加算が行える。   FIG. 6 is a detailed configuration example of a digital signal processing unit that performs signal processing equivalent to the above, and shows the configuration of the digital signal processing unit 10 of FIG. 2 in more detail. The low-pass filter 11 adds a total of 3 bits (that is, the bits for the three most recent samples) of each bit of the oversampled data OVSD and one and two lower bits thereof, ie, 12 adders 14 (0) to 14 (0) to Have (11). Each adder outputs 2-bit averaged data AvgD. The flip-flops 15a and 15b generate pD [10] and pD [11] obtained by delaying OVSD [10] and [11] by one clock (CK0). Since this pD [10] or pD [11] is two or one sample previous data with respect to the oversampled data OVSD [0], it is shown as an input to the adders 14 (0) and 14 (1). As described above, by adding the delayed oversampled data pD [10] and pD [11], the addition of the latest three samples can be performed.

イコライズフィルタ12は、12個の平均化データAvgD[0:11]に対してそれぞれイコライズ演算を行う12個のイコライズ演算部16(0)〜(11)を持ち、また平均化データAvgD[0:11]をそれぞれ１クロック（CK0）遅延してpAvgD[0:11]を出力するフリップフロップ17を持つ。各イコライズ演算部16において、それぞれ入力端Aには平均化データAvgD[0:11]を、入力端Bには６つ下位側の平均化データ（すなわちオーバーサンプル６サンプル分なので１転送クロック分前のデータ）を、入力端Cにはさらに６つ下位側の平均化データを入力して演算し、出力端OよりイコライズデータEQD[0:11]を得る。なお、イコライズ演算部16(0)〜(5)の入力端Bにはそれぞれ遅延した平均化データpAvgD[6:11]を、イコライズ演算部16(0)〜(11)の入力端Cにはそれぞれ遅延した平均化データpAvgD[0:11]を入力する。   The equalizing filter 12 has twelve equalizing arithmetic units 16 (0) to (11) that respectively perform equalizing arithmetic on twelve averaged data AvgD [0:11], and average data AvgD [0: 11] each have a flip-flop 17 that outputs pAvgD [0:11] with a delay of one clock (CK0). In each equalizing operation unit 16, averaged data AvgD [0:11] is input to the input terminal A, and averaged data of six lower levels is input to the input terminal B (that is, 6 samples of oversamples, so one transfer clock before) 6) is input to the input terminal C, and averaged data on the lower six sides is input and calculated, and the equalized data EQD [0:11] is obtained from the output terminal O. The delayed averaged data pAvgD [6:11] is input to the input terminals B of the equalization arithmetic units 16 (0) to (5), respectively, and the input terminal C of the equalization arithmetic units 16 (0) to (11) is Each delayed averaged data pAvgD [0:11] is input.

イコライズ演算部16(0)〜(11)は、それぞれ入力端Aから入力したデータをK1倍（ここでは-1倍）する乗算器71と、入力端Bから入力したデータをK2倍（ここでは2倍）する乗算器72と、入力端Cから入力したデータをK3倍（ここでは-1倍）する乗算器73と、各乗算器出力を加算しイコライズデータEQDを出力する加算器74とから構成される。すなわち図４のイコライザフィルタ63と同様の機能を果たす。既述したと同様この乗算器の係数を変更すればフィルタの特性を設定できる。また所望のフィルタ特性に応じてこのイコライズ演算部16の構成は変更可能である。   The equalization arithmetic units 16 (0) to (11) respectively multiply the data input from the input terminal A by K1 (here, -1) and the data input from the input terminal B by K2 (here 2), a multiplier 73 that multiplies the data input from the input terminal C by K3 (in this case, -1), and an adder 74 that adds the outputs of each multiplier and outputs equalized data EQD. Composed. That is, it performs the same function as the equalizer filter 63 of FIG. As described above, the characteristics of the filter can be set by changing the multiplier coefficient. Further, the configuration of the equalization calculation unit 16 can be changed according to desired filter characteristics.

図６の構成では、二値化部13は、それぞれイコライズデータEQD[0:11]と所定の閾値thresとの大小を比較してその比較結果Data[0:11]を出力する１２個の比較器ＣＭＰ18(0)〜(11)からなる。このような構成とすることで、多相クロックの１つを基準に動作するよう並列化処理できるので動作周波数を下げることができ、高速化への適用も容易である。   In the configuration of FIG. 6, the binarization unit 13 compares the equalized data EQD [0:11] with a predetermined threshold value thres and outputs the comparison result Data [0:11]. It consists of containers CMP18 (0)-(11). With such a configuration, parallel processing can be performed so as to operate on the basis of one of the multiphase clocks, so that the operating frequency can be lowered and application to high speed is easy.

次に、ディジタル信号処理したデータDataからデータを復元する方法とその構成を説明する。図２に示したように、シンボルデータ復元部3は、データ選択部6、選択信号生成部7、デシリアライザＤＥＳ8、及びコンマ検出部9から構成され、ディジタル信号処理したデータDataからシンボルデータSYMを復元しシンボルクロックSYMCLKを生成する。12ビットのデータDataは転送データ2ビット×6位相のデータであり、通常は2ビットのデータに変換すればよい。すなわち、12ビットのデータDataから所定の位相クロックで取り込んだデータを選択出力すればよい。但し、対向する送信側の転送クロック（つまり受信データの基準クロックであり、重畳されているクロック）と受信側のクロック（クロックCK0〜11の2逓倍のクロック（図3(b)）がまったく同一周波数ならば常に一定の取り込み位相でよいが、通常はある範囲内で周波数差を持つので、徐々に取り込み位相をずらしていき、時折1ビットあるいは3ビットのデータを選択出力する必要が生じる。例えば1000ppm（=0.1％）の周波数差があるとすると、転送データ1000ビットで1ビットのずれが発生するので、クロックCK0が500サイクルに1回、1または3ビットの出力となる。   Next, a method for restoring data from the data Data subjected to digital signal processing and its configuration will be described. As shown in FIG. 2, the symbol data restoration unit 3 includes a data selection unit 6, a selection signal generation unit 7, a deserializer DES8, and a comma detection unit 9, and restores the symbol data SYM from the data Data subjected to digital signal processing. The symbol clock SYMCLK is generated. The 12-bit data Data is transfer data 2 bits × 6 phases of data, and normally it may be converted into 2-bit data. That is, it is only necessary to selectively output data fetched from 12-bit data Data with a predetermined phase clock. However, the transfer clock on the opposite transmission side (that is, the reference clock for received data and the superimposed clock) and the reception side clock (the clock doubled from the clocks CK0 to CK11 (Fig. 3 (b)) are exactly the same. The frequency may always be a constant capture phase, but usually has a frequency difference within a certain range, so it is necessary to gradually shift the capture phase and occasionally select and output 1-bit or 3-bit data. If there is a frequency difference of 1000 ppm (= 0.1%), a shift of 1 bit occurs in 1000 bits of transfer data, so that the clock CK0 is output once or once every 500 cycles.

選択信号生成部7はデータDataからこの取り込み位相を指示する選択信号Selを生成するものであり、同時にデータ有効数を示す状態信号S0,S1も生成する（S0=1の時はデータ数が1個有効を、S1=1の時はデータ数が3個有効を示す。またS0=S1=0は2個有効で、S0=S1=1は存在しない）。   The selection signal generation unit 7 generates a selection signal Sel indicating the capture phase from the data Data, and simultaneously generates status signals S0 and S1 indicating the number of valid data (when S0 = 1, the number of data is 1). The number of data is valid when S1 = 1, and the number of data is valid when S1 = 1, and when S0 = S1 = 0, two are valid and S0 = S1 = 1 does not exist.

データ選択部6は、この選択信号Sel及び状態信号S0,S1に従って１〜３個の復元データd0〜d2をデータDataから選択出力する。また、復元データd0〜d2の有効データを示す状態信号S0'、S1'も状態信号S0,S1を所定量遅延させて出力する。   The data selection unit 6 selectively outputs 1 to 3 restoration data d0 to d2 from the data Data according to the selection signal Sel and the status signals S0 and S1. In addition, status signals S0 ′ and S1 ′ indicating valid data of the restoration data d0 to d2 are also output after delaying the status signals S0 and S1 by a predetermined amount.

転送されるシリアルデータにはコンマと呼ばれる特殊符号が所定の間隔で挿入されており、このコンマ符号を区切りとしてシリアルデータを10ビットのシンボルデータに変換する。コンマ検出部9は、このコンマ符号を検出しコンマ検出信号Detを出力する。デシリアライザＤＥＳ8は、このコンマ検出信号Detを基にデータ選択部6から供給される１〜３個の復元データd0〜d2を10ビットのシンボルデータSYMにパラレル変換する。また、シンボルクロックSYMCLKの生成も行う。   A special code called a comma is inserted into the transferred serial data at a predetermined interval, and the serial data is converted into 10-bit symbol data with this comma code as a delimiter. The comma detection unit 9 detects this comma code and outputs a comma detection signal Det. The deserializer DES8 performs parallel conversion of 1 to 3 restoration data d0 to d2 supplied from the data selection unit 6 into 10-bit symbol data SYM based on the comma detection signal Det. The symbol clock SYMCLK is also generated.

以下に、各部のより詳細な構成例を順に説明する。図７は選択信号生成部7の構成例を示す図である。また図８にこの選択信号生成部の各主要信号の波形例を示す。図８中の同一の信号名は図５中の同一名の信号波形である。また、期間(i),(ii)のそれぞれの拡大図I,IIも示す。なお、(b)(c)(e)(f)の各信号はLSBからMSBの順に記述し、LSB側が最初に受信したデータである。図７の選択信号生成部7はクロックCK0（図８(a)）を基準に動作する。両エッジ検出部20はディジタル処理したデータDataから立ち上がり及び立下りの両エッジを検出し、そのエッジ位置を示すRxエッジ信号RxEdgeを出力する。   Below, the more detailed structural example of each part is demonstrated in order. FIG. 7 is a diagram illustrating a configuration example of the selection signal generation unit 7. FIG. 8 shows a waveform example of each main signal of the selection signal generation unit. The same signal name in FIG. 8 is the signal waveform of the same name in FIG. In addition, enlarged views I and II of periods (i) and (ii) are also shown. Each signal of (b), (c), (e), and (f) is described in the order of LSB to MSB, and is data that is first received by the LSB side. The selection signal generation unit 7 in FIG. 7 operates based on the clock CK0 (FIG. 8A). Both edge detection units 20 detect both rising and falling edges from the digitally processed data Data, and output an Rx edge signal RxEdge indicating the edge position.

これはデータDataとDataを1位相分遅らせたデータdData[0:11]（つまり1クロック前のData[11]をpData11とすると、dData[0:11]=｛pData11,Data[0:10]｝）とで各ビット毎排他的論理和した演算を行えばよい。例えば図８に示すようにData[0:11]=011111100000が連続しているとすると、
Data[0:11]= 011111100000
dData[0:11]= 001111110000
RxEdge[0:11]= 010000010000
となる。 This is because the data Data and Data dData [0:11] delayed by one phase (that is, dData [0:11] = {pData11, Data [0:10] }) And a bitwise exclusive OR operation may be performed. For example, if Data [0:11] = 011111100000 is continuous as shown in FIG.
Data [0:11] = 011111100000
dData [0:11] = 001111110000
RxEdge [0:11] = 010000010000
It becomes.

比較部21はRxエッジ信号RxEdgeと後述するクロック立下りエッジ信号CKEdgeとを比較し、どちらの位相が進んでいるか検出し、RxEdgeに対しCKEdgeの位相が進んでいればDN信号を「H」に、遅れていればUP信号を「H」に、一致していれば双方を「L」として出力する。ここでRxEdgeに複数個の1がある場合、それぞれについて位相進み／遅れ判定を行い、いずれか多い方の結果を出力すればよい。同数であれば一致と判定する。カウンタ22は比較部21より供給されるUP/DN信号をカウントし、その結果よりSUP信号及びSDN信号を出力する。このようにしてUP/DN信号の平均化を行うことにより、カウンタ22は通常のＰＬＬのループフィルタの役割を果たす。   The comparison unit 21 compares the Rx edge signal RxEdge and a clock falling edge signal CKEdge, which will be described later, to detect which phase is advanced, and if the phase of CKEdge is advanced relative to RxEdge, the DN signal is set to “H”. If there is a delay, the UP signal is output as “H”, and if they match, both are output as “L”. Here, when there are a plurality of 1s in RxEdge, phase advance / delay determination is performed for each, and the larger result may be output. If it is the same number, it will determine with a match. The counter 22 counts the UP / DN signal supplied from the comparison unit 21, and outputs the SUP signal and the SDN signal based on the result. By averaging the UP / DN signals in this way, the counter 22 functions as a normal PLL loop filter.

これは例えばアップダウンカウンタなどにより構成し、UP=「H」ならばカウント値を＋1し、DN=「H」ならばカウント値を−1する。そしてカウント値が正の所定値（例えば+N）を超えればSUP信号を「H」に、負の所定値（例えば-N）を下回ればSDN信号を「H」として出力し、カウント値を初期値（例えば０）にクリアする。ここで正負の所定値を変更すれば平均化の帯域を変えることができ、これはＬＰＦ設定信号により変更可能とする。   This is constituted by, for example, an up / down counter, and the count value is incremented by 1 when UP = “H”, and the count value is decremented by 1 when DN = “H”. If the count value exceeds a positive predetermined value (for example, + N), the SUP signal is output as “H”. If the count value is lower than the negative predetermined value (for example, −N), the SDN signal is output as “H”, and the count value is initialized. Clear to a value (eg 0). Here, if the positive and negative predetermined values are changed, the averaging band can be changed, and this can be changed by the LPF setting signal.

また、このようにカウンタ22で平均化することにより、受信データにジッタがあり、データDataのデータ遷移タイミングが変動する場合であっても、その平均位置がクロックに対して進んでいるか遅れているかを検出できる。また、送信側との周波数差に対する応答性を考慮して正負の所定値を選択すればよい。例えば、周波数差が1000ppmとすると、500クロック（CK0）で6回のSUP（またはSDN)がでればよいので、Nは83以下で、十分平均化の効果が得られる値（例えば16や32）に設定するとよい。また、より簡単に構成するには、比較部21において複数のエッジに対し位相進み／遅れ両方の結果が出た場合はUP/DNとも「H」を出力し、次段のカウンタ22でUP=H、DN=Hの場合はカウントアップ／ダウンを行わないようにすればようにしてもよい。   In addition, by averaging with the counter 22 in this way, even if there is jitter in the received data and the data transition timing of the data Data fluctuates, whether the average position is advanced or delayed with respect to the clock Can be detected. Further, a positive / negative predetermined value may be selected in consideration of responsiveness to a frequency difference from the transmission side. For example, if the frequency difference is 1000 ppm, 6 SUPs (or SDNs) may be generated at 500 clocks (CK0), so N is 83 or less, and a value that can provide a sufficient averaging effect (for example, 16 or 32). ). In order to make the configuration simpler, if both the phase advance / delay results are output for a plurality of edges in the comparison unit 21, both UP / DN outputs “H”, and the counter 22 at the next stage increases UP = DN. When H and DN = H, the count up / down may not be performed.

状態制御部23は、クロックパターンCKPの位相状態を表す6つの状態St0〜St5を制御するものであり、図９にこの状態遷移図を示す。この遷移条件は図示するようにカウンタ22から供給されるSUP、SDN信号がそれぞれ「H」となったとき遷移する。また、初期状態は例えばSt0とする。そしてこの状態を示すstate信号と状態信号S0,S1を出力する。なお、S0はSt4からSt3に遷移した時に、またS1はSt3からSt4に遷移した時のみ「H」となる。CKP変換部24はstate信号をクロックパターン信号CKPに変換するもので、この変換規則を表1に例示する。このクロックパターン信号CKPは周期1UIのクロックを1UIあたり6位相でオーバーサンプリングしたデータとなっており、St0〜St5に遷移するにつれ1位相ずつ進むものとしている。また、選択信号変換部26ではstate信号を選択信号Selに変換する。この変換規則を表1に例示する。   The state control unit 23 controls six states St0 to St5 representing the phase state of the clock pattern CKP, and FIG. 9 shows this state transition diagram. This transition condition transitions when the SUP and SDN signals supplied from the counter 22 become “H” as shown in the figure. The initial state is, for example, St0. Then, a state signal indicating this state and state signals S0 and S1 are output. S0 becomes “H” only when the transition is made from St4 to St3, and S1 becomes “H” only when the transition is made from St3 to St4. The CKP conversion unit 24 converts the state signal into the clock pattern signal CKP. This conversion rule is exemplified in Table 1. This clock pattern signal CKP is data obtained by over-sampling a clock with a cycle of 1 UI at 6 phases per UI, and advances by 1 phase as it transits from St0 to St5. Further, the selection signal conversion unit 26 converts the state signal into the selection signal Sel. This conversion rule is illustrated in Table 1.

Figure 2006166229
Figure 2006166229

選択信号Selは、表1に示すようにクロックパターン信号CKPの立ち上がり時に1となる信号である。なお、状態St4からSt3に遷移した時、及びSt3からSt4に遷移した時は表に示すように異なるパターンを出力する。これは先に示したS0,S1の「H」期間に対応し、信号S0,S1は選択信号Selの「1」の数（つまりクロック立ち上がり数）を表している。（S0=1の時は「1」の数は1個、S1=1の時は「1」の数は3個、その他は2個となっている。）   As shown in Table 1, the selection signal Sel is a signal that becomes 1 when the clock pattern signal CKP rises. When the state transitions from St4 to St3 and when the state transitions from St3 to St4, different patterns are output as shown in the table. This corresponds to the above-described “H” period of S0 and S1, and the signals S0 and S1 represent the number of “1” s of the selection signal Sel (that is, the number of clock rising edges). (The number of “1” is 1 when S0 = 1, the number of “1” is 3 when S1 = 1, and the others are 2.)

エッジ検出部25は、クロックパターン信号CKPの「1」→「0」に変化するビット、すなわちCKPの立ち下がりエッジを検出し、クロック立下りエッジ信号CKEdge信号を出力する。これはクロックパターン信号CKPとCKPを1位相分遅らせたデータdCKP[0:11]（1クロック前のCKP[11]をpCKP11とすると、dCKP[0:11]=｛pCKP11,CKP[0:10]｝）とで各ビット毎に、
（~CKP & dCKP）なる演算を行えばよい。ここで~は否定演算を表す。 The edge detection unit 25 detects a bit changing from “1” to “0” of the clock pattern signal CKP, that is, a falling edge of CKP, and outputs a clock falling edge signal CKEdge signal. This is because the data dCKP [0:11] obtained by delaying the clock pattern signals CKP and CKP by one phase (assuming that CKP [11] one clock earlier is pCKP11, dCKP [0:11] = {pCKP11, CKP [0:10 ]}) And for each bit,
(~ CKP & dCKP) may be performed. Here, ~ represents a negative operation.

図８の信号波形例において、（b）データDataは"011111100000"のデータが連続して入力しているものとする（1010101・・・のデータが転送されこれをオーバーサンプリングしたもの）。また、（d）stateはSt0で始まるとし、表1の変換に従い（e）クロックパターンCKPは"000111000111"が出力している。すると各エッジ信号（c）RxEdge、（f）CKEdgeは図示するようになり、期間(i)においては拡大図Iに示すようにCKPの方が進んでいるので、（g-2）DN信号が「H」となる。そしてカウンタ22において、カウント値が-Nとなった時、（h-2）SDN信号が「H」となり、（d）stateはSt5へ遷移する。それに伴い（e）CKPが変化し、（c）RxEdgeと（f）CKEdegの位相が一致するようになる（すなわち、クロックパターンCKPがデータDataに同期する）。   In the signal waveform example of FIG. 8, it is assumed that (b) data “011111100000” is continuously input (data 1010101... Is transferred and oversampled). Further, (d) state starts with St0, and (0001) “000111000111” is output as the clock pattern CKP according to the conversion in Table 1. Then, the edge signals (c) RxEdge and (f) CKEdge are shown in the figure, and during the period (i), the CKP is advanced as shown in the enlarged view I. Therefore, the (g-2) DN signal is “H”. In the counter 22, when the count value becomes -N, (h-2) the SDN signal becomes "H", and (d) the state transits to St5. Accordingly, (e) CKP changes, and (c) RxEdge and (f) CKEdeg have the same phase (that is, clock pattern CKP is synchronized with data Data).

図１０はデータ選択部6の構成例を示す図である。データ選択部６は、第1選択部30と、第２選択部31とを備えている。第1選択部30はデータData[0:5]から選択信号Sel[0:5]及び状態信号S0,S1に従い、データd0、d1を復元する。すなわち、下式のように変換する。
S0=「H」の時、 d0=X、 d1=X
S1=「H」の時、 d0=OVSD[0]、d1=OVSD[5]
その他（S0=S1=「L」の時）、
d0=(Data[0]&Sel[0])|(Data[1]&Sel[1])|(Data[2]&Sel[2])|(Data[3]&Sel[3])|(Data[4]&Sel[4])|(Data[5]&Sel[5])
d1=X
ここで、XはDon't Care、&は論理積演算、|は論理和演算を表す（以下も同様）。
また、第2選択部31はオーバーサンプルデータData[6:11]から選択信号Sel[6:11]に従い、次の演算によりデータd2を復元する。
d2=(Data[6]&Sel[6])|(Data[7]&Sel[7]|(Data[8]&Sel[8])|(Data[9]&Sel[9])|(Data[10]&Sel[10]))|(Data[11]&Sel[11])
つまり、S0=「H」の時はd2の1つのデータが有効データとして、S1=「H」の時はd0,d1,d2の3つのデータが有効データとして、それ以外の時（S0=S1=「L」）はd0,d2の2つのデータが有効データとして復元される。また同時に各々の状態信号S0,S1を選択部での演算遅延時間だけ遅延させた信号S0'、S1'を出力し、これが復元データd0,d1,d2の有効状態を示す。 FIG. 10 is a diagram illustrating a configuration example of the data selection unit 6. The data selection unit 6 includes a first selection unit 30 and a second selection unit 31. The first selection unit 30 restores the data d0 and d1 from the data Data [0: 5] according to the selection signal Sel [0: 5] and the status signals S0 and S1. That is, conversion is performed as shown in the following expression.
When S0 = “H”, d0 = X, d1 = X
When S1 = "H", d0 = OVSD [0], d1 = OVSD [5]
Others (when S0 = S1 = “L”),
d0 = (Data [0] & Sel [0]) | (Data [1] & Sel [1]) | (Data [2] & Sel [2]) | (Data [3] & Sel [3]) | (Data [4 ] & Sel [4]) | (Data [5] & Sel [5])
d1 = X
Here, X represents Don't Care, & represents a logical product operation, and | represents a logical sum operation (and so on).
Further, the second selection unit 31 restores the data d2 by the following calculation according to the selection signal Sel [6:11] from the oversampled data Data [6:11].
d2 = (Data [6] & Sel [6]) | (Data [7] & Sel [7] | (Data [8] & Sel [8]) | (Data [9] & Sel [9]) | (Data [10] & Sel [10])) | (Data [11] & Sel [11])
That is, when S0 = “H”, one data of d2 is valid data, when S1 = “H”, three data of d0, d1, d2 are valid data, and other times (S0 = S1 = “L”), two data d0 and d2 are restored as valid data. At the same time, signals S0 ′ and S1 ′ obtained by delaying the state signals S0 and S1 by the calculation delay time in the selection unit are output, which indicate the valid states of the restored data d0, d1 and d2.

図１１は図１０のデータ選択部6を説明するための信号例である。データDataが図のように供給されており、選択信号Selは選択信号生成部7においてクロックパターンCKPがデータDataに同期されており、状態St0に対応した"000100000100"が供給されている。このとき状態信号S0,S1は共に「L」であるので、復元データd0、d2が図のように出力される。   FIG. 11 is a signal example for explaining the data selection unit 6 of FIG. The data Data is supplied as shown in the figure, and the selection signal Sel is supplied with “000100000100” corresponding to the state St0 because the selection signal generator 7 synchronizes the clock pattern CKP with the data Data. At this time, since the status signals S0 and S1 are both “L”, the restoration data d0 and d2 are output as shown in the figure.

ところで上述したように受信データにジッタが生じているとデータDataの切り変わり目は不正確なデータが取り込まれている場合がある。例えばジッタが図１１中の点線枠の範囲であった場合には、領域(z)は"1111"や"0000"となることもあり、さらにジッタが増大すると現在の取り込み位置Data[3]の値も不正確になり、正確にデータを復元できなくなる。本実施形態ではディジタル信号処理部10によりジッタ成分の一部であるデターミニスティックジッタDjを軽減しているので（例えばジッタによる不確定範囲が実線枠となるようにしているので）、正確なデータが復元できる。   By the way, as described above, when jitter occurs in received data, inaccurate data may be taken in at the transition of data Data. For example, if the jitter is within the range of the dotted frame in FIG. 11, the region (z) may be “1111” or “0000”, and if the jitter further increases, the current capture position Data [3] The value will also be inaccurate and the data cannot be restored correctly. In the present embodiment, the deterministic jitter Dj, which is a part of the jitter component, is reduced by the digital signal processing unit 10 (for example, since the indeterminate range due to jitter becomes a solid line frame), accurate data Can be restored.

図１２はデシリアライザＤＥＳ8の構成例を示す図である。デシリアライザＤＥＳ8は、復元データd0,d1,d2が入力されるシフトレジスタ36と、シンボル変換部37と、シンボル同期制御部38とを備えている。シフトレジスタ36は復元データd0,d1,d2を状態信号S0',S1'に従い逐次シフトして保持し、各レジスタ出力をパラレルデータPDataとして出力する。図１３はシフトレジスタ36の詳細構成例である。40(0)〜(11)はフリップフロップ（レジスタ）であり、これらが縦列接続されシフトレジスタが構成される。また41(1)〜(11)は状態信号S0',S1'に従い各レジスタへの入力を選択するマルチプレクサであり、この選択信号によりシフト量が変更される。マルチプレクサの３入力のうち、上から３ビットシフト、２ビットシフト、１ビットシフトに対応し、S1'=「H」のときは一番上の入力が、S0'=「H」の時は一番下の入力が、その他の時は真中の入力が選択出力される。またフリップフロップ40は12個設けるものとし、各レジスタの出力Q0〜Q11をパラレルデータPData[0:11]として出力する。図１３ではフリップフロップ40(5)以降の図示は省略している。このシフトレジスタ36により、１〜３個ずつ復元されるデータがパラレル変換される。ここで、PData[11]が最初に転送された（受信した）ビット（以下適宜FRB：First Recieved Bitとする）であり、PData[0]が最後に転送されたビット（以下適宜LRB：Last Recieved Bitとする）である。   FIG. 12 is a diagram showing a configuration example of the deserializer DES8. The deserializer DES8 includes a shift register 36 to which restored data d0, d1, and d2 are input, a symbol conversion unit 37, and a symbol synchronization control unit 38. The shift register 36 sequentially holds the restored data d0, d1, d2 in accordance with the status signals S0 ′, S1 ′, and outputs each register output as parallel data PData. FIG. 13 is a detailed configuration example of the shift register 36. Reference numerals 40 (0) to (11) denote flip-flops (registers), which are connected in cascade to form a shift register. Reference numerals 41 (1) to (11) denote multiplexers for selecting inputs to the respective registers in accordance with the status signals S0 ′ and S1 ′, and the shift amount is changed by this selection signal. Among the three inputs of the multiplexer, it corresponds to 3-bit shift, 2-bit shift, and 1-bit shift from the top. When S1 '= “H”, the top input is one, and when S0 ′ = “H”, it is one. When the bottom input is other than that, the middle input is selected and output. Further, twelve flip-flops 40 are provided, and outputs Q0 to Q11 of each register are output as parallel data PData [0:11]. In FIG. 13, the illustration after the flip-flop 40 (5) is omitted. By this shift register 36, the data restored by 1 to 3 is converted in parallel. Here, PData [11] is the first transferred (received) bit (hereinafter referred to as FRB: First Recieved Bit), and PData [0] is the last transferred bit (hereinafter referred to as LRB: Last Recieved as appropriate). Bit).

コンマ検出部9はデシリアライザＤＥＳ8から供給されるパラレルデータPData中に所定のコンマ符号のパターンが含まれているか否かを検出し、その検出結果Detと検出された場合はその検出位置DetPos（例えば検出されたパターンのLSBのビットナンバー）をデシリアライザＤＥＳ8に供給する。8B/10B変換の場合は、コンマ符号は0011111010または1100000101である（左側がFRB）。またシンボルの区切りを示す属性を持つ他の符号として、0011111001や1100000110を検出する場合もある。例えば、PData[11:0]=100111110101のときは、PData[10:1]がコンマパターンと一致するので、Det=「H」とし、同時に検出位置DetPos=1を出力する。   The comma detection unit 9 detects whether or not a predetermined comma code pattern is included in the parallel data PData supplied from the deserializer DES8. If the detection result Det is detected, the detection position DetPos (for example, detection) The LSB bit number of the selected pattern) is supplied to the deserializer DES8. In the case of 8B / 10B conversion, the comma code is 0011111010 or 1100000101 (the left side is FRB). Further, there are cases where 0011111001 and 1100000110 are detected as other codes having an attribute indicating a symbol delimiter. For example, when PData [11: 0] = 100111110101, PData [10: 1] matches the comma pattern, so Det = “H” and simultaneously output the detection position DetPos = 1.

図１４はシンボル同期動作を説明する信号波形図である。図１４に基づきシンボル同期制御部38及びシンボル変換部37の動作を説明する。図１４において、(a)は、クロック(CK0)を表し、(b)は、Pdata[11：0]を表し、(c)は、検出信号Detを表し、(d)は、検出位置信号DetPosを表し、(e)は、状態信号Ｓ0‘、Ｓ1’を表し、(g)は、パラレルデータPdataを1クロック遅延させたdPDataを表し、(h)は、シンボルクロックSYMCLK（ラッチイネーブル信号LEと同一信号）を表し、(i)は、パラレルデータPdataのシンボル有効位置を示すシンボル位置信号LEPosを表し、(j)は、10ビットのシンボルSYM信号を表している。   FIG. 14 is a signal waveform diagram for explaining the symbol synchronization operation. The operations of the symbol synchronization control unit 38 and the symbol conversion unit 37 will be described with reference to FIG. In FIG. 14, (a) represents the clock (CK0), (b) represents Pdata [11: 0], (c) represents the detection signal Det, and (d) represents the detection position signal DetPos. (E) represents the status signals S0 ′ and S1 ′, (g) represents dPData obtained by delaying the parallel data Pdata by one clock, and (h) represents the symbol clock SYMCLK (latch enable signal LE and (I) represents the symbol position signal LEPos indicating the symbol effective position of the parallel data Pdata, and (j) represents the 10-bit symbol SYM signal.

今、(b)パラレルデータPData中にコンマパターンCOMを検出したとすると（下線部）、コンマ検出部9から(c)検出信号Detと(d)検出位置信号DetPosが出力される。シンボル同期制御部38ではカウンタを内蔵し、この検出信号Detをスタート信号、検出位置信号DetPosをカウント初期値とし、カウントを開始する。このカウントはデシリアライザＤＥＳに入力される１〜３個の復元データの個数だけ進み、つまり状態信号S0'、S1'によりカウントし、カウント値が1シンボル分（10ビット）貯まる毎に一度(h)ラッチイネーブル信号LEを出力する（つまりカウント値が10を超える場合はLEを「H」とし、カウント値を-10する）。また同時にパラレルデータPDataのシンボル有効位置を示す(i)シンボル位置信号LEPosとしてカウント値を出力する。なお、状態信号は各ブロックでの処理時間の分遅延させた（本例では2クロック）S0”、S1”（e-1,e-2）を用いてカウントを行う。S0”=「H」の時はカウントは１進み、S1”=「H」のときは３進み、その他の時は２進む。シンボル変換部37では、パラレルデータPDataを1クロック遅延させた(g)dPDataから、ラッチイネーブル信号LE=「H」の時、シンボル位置信号LEPosに従い10ビットの(j)シンボルSYM[0:9]（[0]：FRB）を取り出す。（つまりLEPos=0,1,2であればそれぞれ、dPData[9:0],[10:1],[11:2]を取り出す。LEPos≧3はそれ以前のクロックで取り出されるので存在しない。）また、ラッチイネーブル信号LEと同一の信号をシンボルクロックSYMCLKとして出力する。   If (b) the comma pattern COM is detected in the parallel data PData (underlined portion), the comma detection unit 9 outputs the (c) detection signal Det and (d) the detection position signal DetPos. The symbol synchronization control unit 38 has a built-in counter, and uses the detection signal Det as a start signal and the detection position signal DetPos as a count initial value, and starts counting. This count is advanced by the number of 1 to 3 restoration data input to the deserializer DES, that is, counted by the status signals S0 ′ and S1 ′, and once (h) every time the count value is stored for one symbol (10 bits) The latch enable signal LE is output (that is, when the count value exceeds 10, LE is set to “H” and the count value is decremented by −10). At the same time, a count value is output as (i) a symbol position signal LEPos indicating the symbol effective position of the parallel data PData. The status signal is counted using S0 ″ and S1 ″ (e−1, e−2) delayed by the processing time in each block (2 clocks in this example). When S0 ″ = “H”, the count advances by 1. When S1 ″ = “H”, the count advances by 3. Otherwise, the count advances by 2. The symbol conversion unit 37 delays the parallel data PData by one clock. From the (g) dPData, when the latch enable signal LE = “H”, the 10-bit (j) symbol SYM [0: 9] according to the symbol position signal LEPos ([0]: FRB) is taken out. (That is, if LEPos = 0, 1, and 2, respectively, dPData [9: 0], [10: 1], and [11: 2] are extracted. LEPos ≧ 3 does not exist because it is extracted at the previous clock. Also, the same signal as the latch enable signal LE is output as the symbol clock SYMCLK.

このようにすれば、シンボルクロックSYMCLKに同期して10ビットのシンボルSYMが復元できる。なお、シンボルクロックの周期は通常5・CK0クロック分（転送クロックの10クロック分）であるが、送信側と受信側の周波数差により、時折4クロック分または6クロック分となる。この差分は全体構成で説明したようにエラスティックバッファＥＢで吸収される。   In this way, the 10-bit symbol SYM can be restored in synchronization with the symbol clock SYMCLK. The cycle of the symbol clock is normally 5 · CK0 clocks (10 clocks of the transfer clock), but it is sometimes 4 clocks or 6 clocks depending on the frequency difference between the transmitting side and the receiving side. This difference is absorbed by the elastic buffer EB as described in the overall configuration.

図１５はＰＬＬ113の構成例である。この構成例では、送信部101の送信クロックBCLKと多相クロックCK0〜11を生成している。ＰＬＬ113は、分周器50と、位相周波比較器ＰＦＤ51と、ローパスフィルタＬＰＦ52と、電圧制御発振器ＶＣＯ53と、分周器55と、分周器58とを備えており、入力された基準クロックRefCLKをもとに、送信クロックBCLKと多相クロックCK0〜11を生成・出力する。   FIG. 15 shows a configuration example of the PLL 113. In this configuration example, the transmission clock BCLK and multiphase clocks CK0 to CK11 of the transmission unit 101 are generated. The PLL 113 includes a frequency divider 50, a phase frequency comparator PFD51, a low-pass filter LPF52, a voltage-controlled oscillator VCO53, a frequency divider 55, and a frequency divider 58, and receives an input reference clock RefCLK. Based on this, the transmission clock BCLK and multiphase clocks CK0 to CK11 are generated and output.

ＶＣＯ53は図示するように３段の差動バッファ54a〜cを接続したリングオシレータで構成され、6位相のクロックc0〜c5を生成しており、このうちの1つがクロックBCLKとして出力する。分周器50はクロックBCLKを10分周する。位相周波比較器PFD51は基準クロックRefCLKと分周器50出力との位相比較を行い、この位相差情報に基づき内在するチャージポンプを駆動する。   As shown in the figure, the VCO 53 is composed of a ring oscillator to which three stages of differential buffers 54a to 54c are connected, and generates 6-phase clocks c0 to c5, one of which is output as the clock BCLK. The frequency divider 50 divides the clock BCLK by 10. The phase frequency comparator PFD51 compares the phase of the reference clock RefCLK and the output of the frequency divider 50, and drives the internal charge pump based on this phase difference information.

ローパスフィルタＬＰＦ52はチャージポンプ出力を平滑化し制御電圧VcをＶＣＯ53に供給する。ＶＣＯ53内の差動バッファ54a〜cにはこの制御電圧Vcに従って遅延量が変化し、位相同期制御が行われる。例えば基準クロックRefCLKとして250MHzのクロックを供給すると、クロックBCLKは2.5GHzのクロックが生成できる。   The low pass filter LPF 52 smoothes the charge pump output and supplies the control voltage Vc to the VCO 53. In the differential buffers 54a to 54c in the VCO 53, the delay amount changes according to the control voltage Vc, and phase synchronization control is performed. For example, when a 250 MHz clock is supplied as the reference clock RefCLK, a 2.5 GHz clock can be generated as the clock BCLK.

また、分周器58はクロックBCLKを10分周してクロックPCLKを生成する。分周器55は6位相クロックc0〜c5をそれぞれを2分周し、その同相／逆相クロックを出力する。すなわち、クロックBCLKの1／2の周波数で12位相のクロックCK0〜11を生成する。   The frequency divider 58 divides the clock BCLK by 10 to generate the clock PCLK. The frequency divider 55 divides each of the 6-phase clocks c0 to c5 by 2, and outputs the in-phase / anti-phase clocks. That is, 12-phase clocks CK0 to CK11 are generated at a frequency half that of the clock BCLK.

分周器55はクロックc0〜c5をそれぞれクロック入力する６つの２分周器（トグルフリップフロップなどにより構成）56a〜fが備えられ、それぞれ正転／反転出力が出力される。また、これら２分周器はリセット回路57の出力RSTBによりリセットされ、各位相が図3(c-0)〜(c-11)となるように揃えられる。   The frequency divider 55 includes six frequency dividers 56a to 56 (configured by toggle flip-flops) for inputting clocks c0 to c5, respectively, and outputs normal / inverted outputs. Further, these two frequency dividers are reset by the output RSTB of the reset circuit 57, and the phases are aligned so as to be as shown in FIGS. 3 (c-0) to (c-11).

上記説明からわかるように、本発明のデータリカバリ回路および方法は、受信データに重畳されているクロックを復元することなく、つまり受信データに重畳されたクロックとは同期していない独立のクロックを生成し、その多相クロックでオーバーサンプリングしたデータから受信データ及びシンボルを復元している。つまり、選択信号生成部7では、オーバーサンプルデータOVSDから受信データに重畳されたクロックをクロックパターンCKPとして仮想的に復元しており、またデータ選択部6において、このクロックパターンCKPに基づき変換された選択信号Selによりデータを復元している。   As can be seen from the above description, the data recovery circuit and method of the present invention generates an independent clock that is not synchronized with the clock superimposed on the received data without restoring the clock superimposed on the received data. The received data and symbols are restored from the data oversampled by the multiphase clock. That is, the selection signal generation unit 7 virtually restores the clock superimposed on the reception data from the oversampled data OVSD as the clock pattern CKP, and the data selection unit 6 converts the clock based on the clock pattern CKP. Data is restored by the selection signal Sel.

また、ディジタル信号処理部10を備え、二値化した受信信号RxDataを多相クロックによりオーバーサンプリングし、ディジタルフィルタにより処理しているので、簡便な構成で実現でき、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減でき、受信データを安定して復元できるようになる。   Also, the digital signal processing unit 10 is provided, and the binarized received signal RxData is oversampled by a multi-phase clock and processed by a digital filter, so that it can be realized with a simple configuration, and the code generated by the characteristics of the transmission line, etc. Deterministic jitter such as interfering interference can be reduced, and received data can be restored stably.

なおかつ、オーバーサンプリング部を除く大部分は単一周波数のクロックCK0で動作しており、多相クロック間やデータ間のスキューをほとんど気にすることなく設計できるので、高速化も容易に実現できる。また、近年発展の著しい回路・レイアウト設計検証ツールも容易に適用可能であり設計の簡易化が図れ、また回路の再利用性も向上するので、開発期間の短縮化も図れる。さらに上述の形態のようにパラレル処理化してさらにその動作周波数を低減することも容易であるので、転送レートの高速化に対しても容易に実現できる。   In addition, most of the circuits excluding the oversampling unit operate with a single frequency clock CK0, and can be designed with little concern about the skew between multiphase clocks or data, so that high speed can be realized easily. In addition, a circuit / layout design verification tool that has been remarkably developed in recent years can be easily applied to simplify the design and improve the reusability of the circuit, so that the development period can be shortened. Further, since it is easy to reduce the operating frequency by parallel processing as in the above-described embodiment, it is possible to easily realize an increase in transfer rate.

さらには、この実施形態では転送クロック周波数の1/2の周波数で12位相のオーバーサンプリングをする例を説明したが、例えば転送クロック周波数の1/4の周波数で24位相のオーバーサンプリングを行い、上述した各ブロックを適宜変更することにより適用することも可能であり、これによりさらに動作周波数を下げて実現できるので、より高速な転送レートにも容易に対応できる。一方、転送クロック周波数で6位相のオーバーサンプリングを行ってもよい。また、多相クロックの相数も適宜変更可能である。また、受信データと同期していないクロックによってデータを復元できるので、多相クロックの生成は送信クロック生成部と共通化でき、チップサイズが低減できる。   Furthermore, in this embodiment, an example in which oversampling of 12 phases is performed at a frequency that is 1/2 of the transfer clock frequency has been described. It is also possible to apply by changing each block as appropriate, and this can be realized by further lowering the operating frequency, so that it is possible to easily cope with a higher transfer rate. On the other hand, six-phase oversampling may be performed at the transfer clock frequency. Also, the number of phases of the multiphase clock can be changed as appropriate. Further, since the data can be restored by a clock that is not synchronized with the received data, the generation of the multiphase clock can be made common with the transmission clock generation unit, and the chip size can be reduced.

また、複数個の受信部をもつ装置においても同様の理由で各受信部で使用する多相クロック生成部は共通化でき、チップサイズが低減できる。図１６は、このような装置のデータ受信部に適用した場合の全体構成例である。第１レーン物理層部151は送信部101−1と受信部102−1を備える。これらの構成・動作は図1と同様なので説明は省略する。第２レーン物理層部152も同様に送信部101−2と受信部102−2を備え、同様にして送信部101、受信部102を組として複数レーンの物理層部がある。ＰＬＬ150はＰＬＬ113と同様の構成・動作を行い、基準クロックRefCLKを基準として、クロックBCLK,PCLK及び多相クロックCK0〜CK11を生成し、各レーンの物理層部に供給する。このようにすれば各レーンのＰＬＬ部を共通化でき、装置の小型化が図れる。   Further, even in an apparatus having a plurality of receiving units, the multiphase clock generating unit used in each receiving unit can be made common for the same reason, and the chip size can be reduced. FIG. 16 shows an example of the overall configuration when applied to a data receiving unit of such an apparatus. The first lane physical layer unit 151 includes a transmission unit 101-1 and a reception unit 102-1. Since these configurations and operations are the same as those in FIG. Similarly, the second lane physical layer unit 152 includes a transmission unit 101-2 and a reception unit 102-2, and similarly, there is a physical layer unit of a plurality of lanes with the transmission unit 101 and the reception unit 102 as a set. The PLL 150 performs the same configuration and operation as the PLL 113, generates clocks BCLK and PCLK and multiphase clocks CK0 to CK11 using the reference clock RefCLK as a reference, and supplies them to the physical layer section of each lane. In this way, the PLL section of each lane can be shared, and the apparatus can be miniaturized.

上述したように、本発明のデータリカバ方法及びデータリカバ回路によれば、受信データに重畳されているクロックを復元することなく、つまり受信データに重畳されたクロックとは同期していない独立のクロックを生成し、その多相クロックでオーバーサンプリングしたデータから受信データを復元し、かつ、二値化した受信信号オーバーサンプリングし、ディジタルフィルタにより、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減するようディジタル信号処理を行うので、簡便な構成で正確にデータを復元することができる。また、チップサイズの低減や消費電流の低減化も図れる。さらに、転送クロックの数分の１のクロックで動作させることも可能なので、転送レートの高速化にも容易に対応できる。   As described above, according to the data recovery method and the data recovery circuit of the present invention, the independent clock that is not synchronized with the clock superimposed on the reception data is restored without restoring the clock superimposed on the reception data. The received data is restored from the data oversampled by the multiphase clock, and the binarized received signal is oversampled, and the digital filter is used to determine the determinism such as intersymbol interference caused by the characteristics of the transmission line, etc. Since digital signal processing is performed so as to reduce stick jitter, data can be accurately restored with a simple configuration. In addition, the chip size and current consumption can be reduced. Furthermore, since it is possible to operate with a clock that is a fraction of the transfer clock, it is possible to easily cope with an increase in transfer rate.

本発明に係るシリアル転送部の物理層部の全体構成図である。It is a whole block diagram of the physical layer part of the serial transfer part which concerns on this invention. 本発明の第一の実施形態を示すデータリカバリ回路の構成図である。It is a block diagram of the data recovery circuit which shows 1st embodiment of this invention. オーバーサンプリング部の各主要信号の信号波形図の一例である。It is an example of the signal waveform figure of each main signal of an oversampling part. ディジタル信号処理部の構成例である。It is an example of a structure of a digital signal processing part. 図４のディジタル信号処理部における各主要信号の信号波形例である。6 is a signal waveform example of each main signal in the digital signal processing unit of FIG. 4. 図４と同等の信号処理を行うディジタル信号処理部の構成例である。FIG. 5 is a configuration example of a digital signal processing unit that performs signal processing equivalent to that in FIG. 4. FIG. 選択信号生成部の構成例を示す図である。It is a figure which shows the structural example of a selection signal production | generation part. 図７の選択信号生成部の各主要信号の波形例である。It is an example of a waveform of each main signal of the selection signal generation part of Drawing 7. 状態制御部においてクロックパターンの６つの位相状態が制御される状況を示す状態遷移図である。It is a state transition diagram which shows the condition where six phase states of a clock pattern are controlled in a state control part. データ選択部の構成例を示す図である。It is a figure which shows the structural example of a data selection part. 図１０のデータ選択部を説明するための信号例である。It is an example of a signal for demonstrating the data selection part of FIG. デシリアライザＤＥＳの構成例を示す図である。It is a figure which shows the structural example of a deserializer DES. デシリアライザＤＥＳのうちのシフトレジスタの詳細構成例である。3 is a detailed configuration example of a shift register in the deserializer DES. シンボル同期動作を説明する信号波形図である。It is a signal waveform diagram explaining symbol synchronization operation. ＰＬＬの構成例を示す図である。It is a figure which shows the structural example of PLL. 本発明をデータ受信部に適用した場合の全体構成例である。It is a whole structural example at the time of applying this invention to a data receiving part. 従来のＣＤＲ回路の構成図である。It is a block diagram of the conventional CDR circuit. 等間隔でない場合の問題点の一例を示す図である。It is a figure which shows an example of the problem in case it is not equal intervals. 符号間干渉を説明するための図である。It is a figure for demonstrating intersymbol interference. ディジタルフィルタで構成したイコライザフィルタの従来例である。It is the prior art example of the equalizer filter comprised with the digital filter.

符号の説明Explanation of symbols

1,61 オーバーサンプリング部
2 多相クロック生成部
3 シンボルデータ復元部
4 フリップフロップ（ＦＦ0〜11）
5 並列化部
6 データ選択部
7 選択信号生成部
8 デシリアライザＤＥＳ
9 コンマ検出部
10 ディジタル信号処理部
11,62 ローパスフィルタ
12,63 イコライズフィルタ
13 二値化部
14 加算部〔14(0)〜(11)〕
15a、15b、25,27 ＦＦ（フリップフロップ）
16 イコライズ演算部
17 ＦＦ（フリップフロップ）
15 並列化部
20 両エッジ検出部
21 比較部
22 カウンタ
23 状態制御部
24 ＣＫＰ変換部
25 エッジ検出部
26 選択信号変換部
30 第１選択部
31 第２選択部
36 シフトレジスタ
37 シンボル変換部
38 シンボル同期制御部
40 フリップフロップ
41 マルチプレクサ
50,55,58 分周器
51 位相周波比較器
52 ローパスフィルタ
53 ＶＣＯ
54 差動バッファ
57 リセット回路
64,18 比較器ＣＭＰ〔18(0)〜(11)〕
65,68 遅延素子
66,69,71,72,73 係数乗算器
67,70,74,33 加算器
71,72,73 乗算器
100,120 シリアル転送部の物理層部
101,121 送信部
102,122 受信部
103 エンコーダ部ＥＮＣ
104 シリアライザＳＥＲ
105 送信出力部Tx
106,107 伝送線路
108 受信入力部Rx（二値化手段）
109 クロックデータリカバリ部ＣＤＲ
110 デシリアライザＤＥＳ
111 エラスティックバッファＥＢ
112 デコーダ部ＤＥＣ
113,123 ＰＬＬ
115 ディジタル信号処理部ＤＥＱ（波形等化部）

1,61 Oversampling unit
2 Multiphase clock generator
3 Symbol data recovery unit
4 flip-flops (FF0 to 11)
5 Parallel section
6 Data selection part
7 Selection signal generator
8 Deserializer DES
9 Comma detector
10 Digital signal processor
11,62 low pass filter
12,63 Equalize filter
13 Binarization part
14 Adder (14 (0)-(11))
15a, 15b, 25,27 FF (flip-flop)
16 Equalize operation part
17 FF
15 Parallel unit
20 Double edge detector
21 Comparison part
22 counter
23 State controller
24 CKP converter
25 Edge detector
26 Selection signal converter
30 First selection part
31 Second selection part
36 Shift register
37 Symbol converter
38 Symbol synchronization controller
40 flip-flops
41 Multiplexer
50,55,58 divider
51 Phase frequency comparator
52 Low-pass filter
53 VCO
54 Differential buffer
57 Reset circuit
64,18 Comparator CMP [18 (0)-(11)]
65,68 delay element
66,69,71,72,73 Coefficient multiplier
67,70,74,33 Adder
71,72,73 multiplier
100,120 Serial layer physical layer
101,121 Transmitter
102,122 receiver
103 Encoder section ENC
104 Serializer SER
105 Transmission output section Tx
106,107 Transmission line
108 Receive input section Rx (binarization means)
109 Clock data recovery unit CDR
110 Deserializer DES
111 Elastic buffer EB
112 Decoder part DEC
113,123 PLL
115 Digital signal processor DEQ (waveform equalization unit)

Claims (10)

入力されたシリアル信号をサンプリングして該信号に重畳された受信データを復元するデータリカバリ方法において、
周波数がf2のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf1の前記信号をオーバーサンプリングしてオーバーサンプリングデータを取得し、
取得された前記オーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減し、
前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出することによりデータ列を取得し、
取得されたデータ列から前記受信データを復元することを特徴とするデータリカバリ方法。 In a data recovery method for sampling an input serial signal and restoring received data superimposed on the signal,
The multi-phase clock formed by shifting the clock with the frequency f2 by a predetermined phase, oversampling the signal with the superimposed clock frequency f1 to obtain oversampling data,
Digital signal processing is performed on the acquired oversampling data to reduce jitter included in the input signal,
A data string is obtained by extracting f1 / f2 bits on average from the digital signal processed data,
A data recovery method, wherein the received data is restored from the acquired data string. 請求項１記載のデータリカバリ方法において、
前記ディジタル信号処理が、前記オーバーサンプルデータの所定サンプル分の移動平均するローパスフィルタ処理であることを特徴とするデータリカバリ方法。 The data recovery method according to claim 1,
The data recovery method according to claim 1, wherein the digital signal processing is low-pass filter processing that performs a moving average of predetermined samples of the oversampled data. 請求項１記載のデータリカバリ方法において、
前記ディジタル信号処理が、前記オーバーサンプルデータに対し、伝送線路により減衰した所定帯域のゲインを増加させるイコライズ処理であることを特徴とするデータリカバリ方法。 The data recovery method according to claim 1,
A data recovery method, wherein the digital signal processing is equalization processing for increasing a gain of a predetermined band attenuated by a transmission line with respect to the oversampled data. 請求項１記載のデータリカバリ方法において、
前記ディジタル信号処理が、前記オーバーサンプルデータの所定サンプル分移動平均して平均化データを取得し、前記平均化データをイコライズ処理することであることを特徴とするデータリカバリ方法。 The data recovery method according to claim 1,
A data recovery method characterized in that the digital signal processing is a moving average of the oversampled data by a predetermined number of samples to obtain averaged data and equalize the averaged data. 入力されたシリアル信号をサンプリングして該信号に重畳された受信データを復元するデータリカバリ回路において、
周波数がf２のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf１の前記シリアル信号をオーバーサンプリングしてオーバーサンプリングデータを取得するオーバーサンプリング手段と、
前記取得されたオーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減するディジタル信号処理手段と、
前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出するデータ復元手段とを備えたことを特徴とするデータリカバリ回路。 In a data recovery circuit that samples an input serial signal and restores received data superimposed on the signal,
Oversampling means for obtaining oversampling data by oversampling the serial signal having a frequency of f1 superimposed by a multiphase clock formed by shifting a clock having a frequency of f2 by a predetermined phase;
Digital signal processing means for reducing jitter included in the input signal by digital signal processing of the acquired oversampling data;
A data recovery circuit comprising: data restoration means for extracting f1 / f2 bits on average from the digital signal processed data. 請求項５記載のデータリカバリ回路において、
前記ディジタル信号処理手段が、前記オーバーサンプルデータの所定サンプル分の移動平均して平均化データを取得するローパスフィルタを備えたことを特徴とするデータリカバリ回路。 The data recovery circuit according to claim 5, wherein
A data recovery circuit, wherein the digital signal processing means includes a low-pass filter that obtains averaged data by moving average the predetermined number of samples of the oversampled data. 請求項５記載のデータリカバリ回路において、
前記ディジタル信号処理手段が、前記オーバーサンプルデータに対し、伝送線路により減衰した所定帯域のゲインを増加させるイコライズ処理を行うイコライザフィルタを備えたことを特徴とするデータリカバリ回路。 The data recovery circuit according to claim 5, wherein
A data recovery circuit, wherein the digital signal processing means includes an equalizer filter for performing an equalization process for increasing the gain of a predetermined band attenuated by a transmission line for the oversampled data. 請求項５記載のデータリカバリ回路において、
前記ディジタル信号処理手段が、前記オーバーサンプルデータの所定サンプル分の移動平均して平均化データを取得するローパスフィルタと、前記平均化データをイコライズ処理するイコライザフィルタと、前記イコライズ処理したデータを所定の閾値と比較して二値化する二値化手段と、を備えたことを特徴とするデータリカバリ回路。 The data recovery circuit according to claim 5, wherein
The digital signal processing means is a low-pass filter that obtains averaged data by moving and averaging predetermined samples of the oversampled data; an equalizer filter that equalizes the averaged data; and A data recovery circuit comprising: binarizing means for binarizing in comparison with a threshold value. 請求項５乃至８の何れか一つに記載のデータリカバリ回路において、
前記ディジタル信号処理手段の信号処理方法を定める係数を変更する信号処理係数変更手段を備えたことを特徴とするデータリカバリ回路。 The data recovery circuit according to any one of claims 5 to 8,
A data recovery circuit comprising signal processing coefficient changing means for changing a coefficient for determining a signal processing method of the digital signal processing means. 請求項５乃至９の何れか一つに記載のデータリカバリ回路を備えることを特徴とするデータ受信装置。

A data receiving apparatus comprising the data recovery circuit according to claim 5.

JP2004356821A 2004-12-09 2004-12-09 Data recovery method, data recovery circuit, and data receiving device using the circuit Pending JP2006166229A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004356821A JP2006166229A (en) 2004-12-09 2004-12-09 Data recovery method, data recovery circuit, and data receiving device using the circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004356821A JP2006166229A (en) 2004-12-09 2004-12-09 Data recovery method, data recovery circuit, and data receiving device using the circuit

Publications (1)

Publication Number Publication Date
JP2006166229A true JP2006166229A (en) 2006-06-22

Family

ID=36667704

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004356821A Pending JP2006166229A (en) 2004-12-09 2004-12-09 Data recovery method, data recovery circuit, and data receiving device using the circuit

Country Status (1)

Country Link
JP (1) JP2006166229A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010028615A (en) * 2008-07-23 2010-02-04 Ricoh Co Ltd Clock data recovery circuit
JP5500072B2 (en) * 2008-08-22 2014-05-21 日本電気株式会社 Digital / analog conversion circuit
JP2015513285A (en) * 2012-04-13 2015-04-30 ピルツ ゲーエムベーハー アンド コー．カーゲー Process data transmission method in automatic control device
US9703735B2 (en) 2013-06-24 2017-07-11 Denso Corporation Data communication system, slave, and master
CN113886315B (en) * 2021-09-23 2024-05-03 珠海一微半导体股份有限公司 Clock data recovery system, chip and clock data recovery method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010028615A (en) * 2008-07-23 2010-02-04 Ricoh Co Ltd Clock data recovery circuit
JP5500072B2 (en) * 2008-08-22 2014-05-21 日本電気株式会社 Digital / analog conversion circuit
JP2015513285A (en) * 2012-04-13 2015-04-30 ピルツ ゲーエムベーハー アンド コー．カーゲー Process data transmission method in automatic control device
US9703735B2 (en) 2013-06-24 2017-07-11 Denso Corporation Data communication system, slave, and master
CN113886315B (en) * 2021-09-23 2024-05-03 珠海一微半导体股份有限公司 Clock data recovery system, chip and clock data recovery method

Similar Documents

Publication Publication Date Title
JP4676792B2 (en) Data recovery method, data recovery circuit, data transmission / reception device, and information processing device
JP4480536B2 (en) Data recovery method and data recovery circuit
JP5086014B2 (en) Data recovery method and data recovery circuit
US10892763B1 (en) Second-order clock recovery using three feedback paths
US6266799B1 (en) Multi-phase data/clock recovery circuitry and methods for implementing same
TWI542205B (en) Multi-lane receiver and signal- receiving method thereof
EP1388975B1 (en) System and method for data transition control in a multirate communication system
JP6221274B2 (en) Data receiving apparatus and data communication system
US9036755B2 (en) Circuits and methods for time-average frequency based clock data recovery
CN106470177A (en) Enter the ce circuit of line displacement with DFE
JP5286845B2 (en) Data recovery circuit
JP2008236738A (en) Protocol-agnostic automatic rate negotiation for high-speed serial interface in programmable logic device
US7986252B1 (en) System and method for removing glitches from a bit stream
US11469877B1 (en) High bandwidth CDR
Kim et al. A four-channel 3.125-Gb/s/ch CMOS serial-link transceiver with a mixed-mode adaptive equalizer
JP2012244537A (en) Data recovery method and data recovery device
JP2006166229A (en) Data recovery method, data recovery circuit, and data receiving device using the circuit
JP5610540B2 (en) Serial communication interface circuit and parallel serial conversion circuit
JP2006109082A (en) Data transmitting/receiving method and data transmitter/receiver
Park et al. A single-data-bit blind oversampling data-recovery circuit with an add-drop FIFO for USB2. 0 high-speed interface
US7321647B2 (en) Clock extracting circuit and clock extracting method
JP4413664B2 (en) Signal processing apparatus, applied equalizer, data receiving apparatus, and signal processing method
US20060098770A1 (en) Synchronizer for passing data from a first system to a second system
JP2010016545A (en) Multi-phase clock generation circuit, over-sampling circuit, and phase shift circuit
JP2008270864A (en) Semiconductor integrated circuit and control method of equalizer