JP2006157708A

JP2006157708A - Amplifier and wireless communication apparatus

Info

Publication number: JP2006157708A
Application number: JP2004347417A
Authority: JP
Inventors: Takayuki Kato; 貴之加藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2006-06-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide an amplifier capable of reducing distortion of an output signal from a power amplifier even when an attenuation characteristic of a distortion compensation circuit becomes different from a distortion characteristic of the power amplifier due to the effect of parasitic resistance, and also to provide a wireless communication apparatus mounted with the amplifier. <P>SOLUTION: The amplifier includes: the power amplifier 33 including a semiconductor transistor and amplifying the power of an input signal; the distortion compensation circuit 32 provided to an input side of the power amplifier 33, having a characteristic of reducing the attenuation attended with an increase in a level of the input signal, and compensating the distortion of the output signal from the power amplifier 33; and a gain suppression adjustment circuit 34 for adjusting a gain suppression characteristic of the power amplifier 33 in order to eliminate a deviation of the gradient between the gain suppression characteristic of the power amplifier 33 and the attenuation characteristic of the distortion compensation circuit 32. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、増幅器および無線通信装置に関し、詳細には、電力増幅器の出力信号の歪みを補償する増幅器およびその増幅器を搭載した無線通信装置に関する。 The present invention relates to an amplifier and a wireless communication apparatus, and more particularly to an amplifier that compensates for distortion of an output signal of a power amplifier and a wireless communication apparatus equipped with the amplifier.

近年、携帯電話の大容量動画配信サービスなどに代表されるように、無線通信システムにおける伝送速度の高速化が求められている。伝送速度を高速化する方法として、例えば、地上波デジタルテレビなどで使用されているＯＦＤＭ（ｏｒｔｈｏｇｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅｘｉｎｇ）方式を用いる方法や、無線ＬＡＮで使用されている６４ＱＡＭ（ＱｕａｄｒａｔｕｒｅＡｍｐｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎ）などの多値変調方式を用いる方法がある。 In recent years, as typified by a large-capacity moving image distribution service for mobile phones, an increase in transmission speed in a wireless communication system has been demanded. As a method of increasing the transmission speed, for example, there are many methods such as a method using an OFDM (Orthogonal Frequency Division Multiplexing) method used in digital terrestrial television and 64QAM (Quadrature Amplitude Modulation) used in a wireless LAN. There is a method using a value modulation method.

ＯＦＤＭ方式や多値変調方式を用いた場合、伝送速度が高速化する一方で変調信号のピークファクタが増加してしまうという問題がある。ここでピークファクタとは、変調信号の平均電力に対する最大瞬時電力の比で定義される。 When the OFDM method or multilevel modulation method is used, there is a problem that the peak factor of the modulation signal increases while the transmission speed is increased. Here, the peak factor is defined by the ratio of the maximum instantaneous power to the average power of the modulation signal.

電力増幅器は、出力する歪みレベルを規定値内に抑えながら入力されたすべての変調信号を増幅する必要がある。そのため、電力増幅器は、瞬間的に大きな電力が入力された場合であっても、歪みレベルが規定値以下になるように入力される信号のピークファクタに見合ったバックオフ動作をする必要がある。ここで、バックオフ動作とは、電力増幅器の歪みレベルを抑えるために、電力増幅器の平均出力レベルを飽和出力レベルから下げて増幅動作させることをいう。電力増幅器の飽和出力レベルと最大瞬時電力がほぼ等しくなるようにバックオフ量を取ると、信号のピークファクタとバックオフ量はほぼ等しくなる。しかしながら、電力増幅器がバックオフ動作すると、歪みレベルが規定値以下に抑えられる代わりに、動作効率が低下してしまうという問題がある。 The power amplifier needs to amplify all the modulation signals that are input while suppressing the output distortion level within a specified value. For this reason, the power amplifier needs to perform a back-off operation commensurate with the peak factor of the input signal so that the distortion level is not more than the specified value even when a large amount of power is input instantaneously. Here, the back-off operation refers to performing an amplification operation by reducing the average output level of the power amplifier from the saturation output level in order to suppress the distortion level of the power amplifier. When the back-off amount is taken so that the saturation output level of the power amplifier and the maximum instantaneous power are substantially equal, the peak factor of the signal and the back-off amount are substantially equal. However, when the power amplifier performs a back-off operation, there is a problem in that the operation efficiency is lowered instead of suppressing the distortion level below a specified value.

従来、ピークファクタの大きな信号を増幅する場合でも、動作効率が低下しないようにする技術として、例えば、特許文献１が提案されている。同文献では、電力増幅器の歪み特性の逆特性を有する歪み補償回路を用いて、電力増幅器から出力される歪みレベルを抑え、バックオフ量を低減させることで動作効率を上げる方法が提案されている。 Conventionally, for example, Patent Document 1 has been proposed as a technique for preventing the operation efficiency from decreasing even when a signal having a large peak factor is amplified. The same document proposes a method of increasing the operating efficiency by suppressing the distortion level output from the power amplifier and reducing the back-off amount by using a distortion compensation circuit having a reverse characteristic of the distortion characteristic of the power amplifier. .

特開平０９−２３２９０１号公報JP 09-232901 A

しかしながら、同文献の技術では、寄生抵抗の影響により入力信号レベルに対して歪み補償回路の感度が鈍くなり、歪み補償回路の減衰特性が電力増幅器の歪み特性と異なってしまうため、適正な歪み補償がなされなくなり、さらに、歪み特性を悪化させてしまう場合があるという問題がある。 However, in the technique of this document, the sensitivity of the distortion compensation circuit becomes dull with respect to the input signal level due to the influence of the parasitic resistance, and the attenuation characteristic of the distortion compensation circuit is different from the distortion characteristic of the power amplifier. Is not performed, and there is a problem that distortion characteristics may be deteriorated.

本発明は、上記に鑑みてなされたものであり、寄生抵抗の影響で、歪み補償回路の減衰特性が電力増幅器の歪み特性と異なってしまう場合においても、電力増幅器の出力信号の歪みを低減することが可能な増幅器およびその増幅器を搭載した無線通信装置を提供することを目的とする。 The present invention has been made in view of the above, and reduces the distortion of the output signal of the power amplifier even when the attenuation characteristic of the distortion compensation circuit differs from the distortion characteristic of the power amplifier due to the influence of the parasitic resistance. It is an object of the present invention to provide an amplifier capable of performing the above and a wireless communication apparatus equipped with the amplifier.

上述した課題を解決し、目的を達成するために、本発明は、半導体トランジスタを含み、入力信号の電力を増幅する電力増幅器と、前記電力増幅器の入力側に設けられ、入力信号レベルの増加に伴って減衰量が減少する特性を有し、前記電力増幅器の出力信号の歪みを補償する歪み補償回路と、前記電力増幅器の利得抑圧特性と前記歪み補償回路の減衰特性とのズレを解消すべく、前記電力増幅器の利得抑圧特性を調整する利得抑圧調整回路と、を備えたことを特徴とする。 In order to solve the above-described problems and achieve the object, the present invention includes a power amplifier that includes a semiconductor transistor and amplifies the power of an input signal, and is provided on the input side of the power amplifier to increase the input signal level. In order to eliminate the deviation between the distortion compensation circuit that compensates for distortion of the output signal of the power amplifier and the gain suppression characteristic of the power amplifier and the attenuation characteristic of the distortion compensation circuit. And a gain suppression adjustment circuit for adjusting a gain suppression characteristic of the power amplifier.

また、本発明は、高周波信号を無線送信する無線通信装置において、高周波信号を電力増幅する増幅器を備え、前記増幅器は、半導体トランジスタを含み、入力信号の電力を増幅する電力増幅器と、前記電力増幅器の入力側に設けられ、入力信号レベルの増加に伴って減衰量が減少する特性を有し、前記電力増幅器の出力信号の歪みを補償する歪み補償回路と、前記電力増幅器の利得抑圧特性と、前記歪み補償回路の減衰特性とのズレを解消すべく、前記電力増幅器の利得抑圧特性を調整する利得抑圧調整回路と、を含むことを特徴とする。 According to another aspect of the present invention, there is provided a wireless communication apparatus that wirelessly transmits a high-frequency signal, including an amplifier that amplifies the power of the high-frequency signal, the amplifier including a semiconductor transistor, and a power amplifier that amplifies the power of the input signal; A distortion compensation circuit that compensates for distortion of the output signal of the power amplifier, and a gain suppression characteristic of the power amplifier. And a gain suppression adjustment circuit for adjusting a gain suppression characteristic of the power amplifier in order to eliminate a deviation from the attenuation characteristic of the distortion compensation circuit.

本発明によれば、利得抑圧調整回路は、電力増幅器の利得抑圧特性と歪み補償回路の減衰特性との傾きのズレを解消するために、電力増幅器の利得抑圧特性を調整しているので、寄生抵抗の影響で、歪み補償回路の減衰特性が電力増幅器の歪み特性と異なってしまう場合においても、電力増幅器の出力信号の歪みを低減することが可能な増幅器およびその増幅器を搭載した無線通信装置を提供することが可能になるという効果を奏する。 According to the present invention, the gain suppression adjustment circuit adjusts the gain suppression characteristic of the power amplifier in order to eliminate the deviation of the slope between the gain suppression characteristic of the power amplifier and the attenuation characteristic of the distortion compensation circuit. An amplifier capable of reducing distortion of an output signal of a power amplifier even when the attenuation characteristic of the distortion compensation circuit is different from the distortion characteristic of the power amplifier due to the resistance, and a wireless communication apparatus equipped with the amplifier There is an effect that it becomes possible to provide.

以下に添付図面を参照して、この発明に係る増幅器および無線通信装置の最良な実施の形態を詳細に説明する。なお、この実施例によりこの発明が限定されるものではなく、また、実施例の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必要であるとは限らない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。 Exemplary embodiments of an amplifier and a wireless communication apparatus according to the present invention will be explained below in detail with reference to the accompanying drawings. In addition, this invention is not limited by this embodiment, and all the combinations of features described in the embodiment are not necessarily required for the solution means of the invention. In addition, constituent elements in the following embodiments include those that can be easily assumed by those skilled in the art or those that are substantially the same.

（実施の形態１）
図１は、本発明の実施の形態１に係る無線通信装置１の構成を示す図である。無線送信装置１は、図１に示す如く、ベースバンド信号処理部１１と、ベースバンド用ローパスフィルタ１２と、第１のシンセサイザ１３と、直交変調器１４と、ＩＦフィルタ１５と、第２のシンセサイザ１６と、アップコンバータ１７と、ＲＦフィルタ１８と、増幅器１９と、アンテナ２０とを備えている。 (Embodiment 1)
FIG. 1 is a diagram showing a configuration of radio communication apparatus 1 according to Embodiment 1 of the present invention. As shown in FIG. 1, the wireless transmission device 1 includes a baseband signal processing unit 11, a baseband low-pass filter 12, a first synthesizer 13, a quadrature modulator 14, an IF filter 15, and a second synthesizer. 16, an up-converter 17, an RF filter 18, an amplifier 19, and an antenna 20.

ベースバンド信号処理部１１は、ベースバンド信号を生成してローパスフィルタ１２に出力する。ベースバンド用ローパスフィルタ１２は、ベースバンド信号処理部１１から入力されるベースバンド信号の所定の帯域を通過させて直交変調部１４に出力する。第１のシンセサイザ１３は、所定周波数の正弦波および余弦波を直交変調部１４に出力する。直交変調器１４は、第１のシンセサイザ１３から入力される所定周波数の正弦波および余弦波をベースバンド用ローパスフィルタ１２から入力されるベースバンド信号でそれぞれ変調して、ＩＦ信号をＩＦフィルタ１５に出力する。 The baseband signal processing unit 11 generates a baseband signal and outputs it to the low-pass filter 12. The baseband low-pass filter 12 passes a predetermined band of the baseband signal input from the baseband signal processing unit 11 and outputs it to the quadrature modulation unit 14. The first synthesizer 13 outputs a sine wave and a cosine wave having a predetermined frequency to the quadrature modulation unit 14. The quadrature modulator 14 modulates a sine wave and a cosine wave of a predetermined frequency input from the first synthesizer 13 with a baseband signal input from the baseband low-pass filter 12, and converts the IF signal to the IF filter 15. Output.

ＩＦフィルタ１５は、直交変調器１４から入力されるＩＦ信号に対して所定の帯域を通過させてアップコンバータ１７に出力する。第２のシンセサイザ１６は、複数個の選択可能のチャンネルの中から選択した１個のチャンネルの周波数の正弦波を生成してアップコンバータ１７に出力する。アップコンバータ１７は、第２のシンセサイザ１６から入力される正弦波をＩＦフィルタ１５から入力されるＩＦ信号で変調して、ＲＦ信号をＲＦフィルタ１８に出力する。ＲＦフィルタ１８は、アップコンバータ１７から入力されるＲＦ信号の所定の帯域を通過させて増幅器１９に出力する。増幅器１９は、ＲＦフィルタ１８から入力されるＲＦ信号を電力増幅して、アンテナ２０に出力する。 The IF filter 15 passes a predetermined band with respect to the IF signal input from the quadrature modulator 14 and outputs the IF signal to the up-converter 17. The second synthesizer 16 generates a sine wave having a frequency of one channel selected from a plurality of selectable channels and outputs the sine wave to the up-converter 17. The up-converter 17 modulates the sine wave input from the second synthesizer 16 with the IF signal input from the IF filter 15 and outputs the RF signal to the RF filter 18. The RF filter 18 passes a predetermined band of the RF signal input from the up-converter 17 and outputs it to the amplifier 19. The amplifier 19 amplifies the RF signal input from the RF filter 18 and outputs the amplified signal to the antenna 20.

図２は、図１の増幅器１９の一構成例を示す図である。増幅器１９は、図２に示すように、信号入力端子３１と、半導体トランジスタを含み、入力信号の電力を増幅する電力増幅器３２と、電力増幅器３２の入力側に設けられ、入力信号レベルの増加に伴って減衰量が減少する特性を有し、電力増幅器３２の出力信号の歪みを補償する歪み補償回路３３と、電力増幅器３２の利得抑圧特性（＝歪み特性）と歪み補償回路３３の減衰特性との傾きのズレを解消すべく、電力増幅器３２の利得抑圧特性を調整する利得抑圧調整回路３４と、信号出力端子３５とを備えている。 FIG. 2 is a diagram illustrating a configuration example of the amplifier 19 of FIG. As shown in FIG. 2, the amplifier 19 includes a signal input terminal 31, a semiconductor transistor, a power amplifier 32 that amplifies the power of the input signal, and an input side of the power amplifier 32, and increases the input signal level. Accordingly, the distortion compensation circuit 33 compensates for distortion of the output signal of the power amplifier 32, the gain suppression characteristic (= distortion characteristic) of the power amplifier 32, and the attenuation characteristic of the distortion compensation circuit 33. Are provided with a gain suppression adjustment circuit 34 that adjusts the gain suppression characteristic of the power amplifier 32 and a signal output terminal 35.

利得抑圧調整回路３４は、定電圧源または定電流源からなり、バイアス電圧または電流を電力増幅器３２の半導体トランジスタに供給するバイアス供給回路４２と、バイアス供給回路４２から半導体トランジスタに供給されるバイアス電圧または電流を調整し、入力信号レベルが増加するに伴ってバイアス電圧または電流を小さくする利得抑圧回路４１と、端子４３とを備えている。 The gain suppression adjustment circuit 34 includes a constant voltage source or a constant current source, a bias supply circuit 42 that supplies a bias voltage or current to the semiconductor transistor of the power amplifier 32, and a bias voltage supplied from the bias supply circuit 42 to the semiconductor transistor. Alternatively, a gain suppression circuit 41 that adjusts the current and decreases the bias voltage or current as the input signal level increases, and a terminal 43 are provided.

歪み補償回路３２は、例えば、ＧａＡｓ（ガリウムヒ素）やＳｉＧｅ（シリコンゲルマン）プロセスで形成されたダイオードからなり、そのアノードを信号入力端子３１側に、そのカソードを信号出力端子５側として、入力信号の信号線路に直列に挿入した直列ダイオード型プレディストータで構成することができる。 The distortion compensation circuit 32 is composed of, for example, a diode formed by a GaAs (gallium arsenide) or SiGe (silicon germane) process, and has an anode on the signal input terminal 31 side and a cathode on the signal output terminal 5 side. It can be constituted by a series diode type predistorter inserted in series in the signal line.

電力増幅器３３は、例えば、ＳｉＧｅで形成されたバイポーラトランジスタを用いたエミッタ接地増幅回路で構成することができる。利得抑圧調整回路３４は、例えば、電力増幅器３３の入力バイアス線路に直列に挿入された抵抗器で構成することができる。 The power amplifier 33 can be constituted by, for example, a grounded-emitter amplifier circuit using a bipolar transistor formed of SiGe. The gain suppression adjustment circuit 34 can be configured by, for example, a resistor inserted in series with the input bias line of the power amplifier 33.

これら電力増幅器３３として使用するバイポーラトランジスタと、歪み補償回路３２として使用するダイオードと、および利得抑圧調整回路３４として使用する抵抗器とを同一半導体基板上に形成することにしてもよい。これにより、回路形成プロセスの増加や回路規模の増大や部品点数増加を避けることができ、増幅器１９を小型かつ安価に構成することができる。 The bipolar transistor used as the power amplifier 33, the diode used as the distortion compensation circuit 32, and the resistor used as the gain suppression adjustment circuit 34 may be formed on the same semiconductor substrate. As a result, an increase in the circuit formation process, an increase in circuit scale, and an increase in the number of parts can be avoided, and the amplifier 19 can be configured to be small and inexpensive.

無線通信装置では、振幅変調や位相変調などの変調された信号が使用される。変調された信号の電力増幅器の歪み特性は、隣接チャネル漏洩電力（ＡＣＬＲ）や高調波歪み（ＨＤ）によって規定することができる。また、歪み特性はＡＣＬＲやＨＤだけでなく、利得抑圧特性でも評価することができる。 In the wireless communication device, a modulated signal such as amplitude modulation or phase modulation is used. The distortion characteristics of the power amplifier of the modulated signal can be defined by the adjacent channel leakage power (ACLR) and harmonic distortion (HD). The distortion characteristics can be evaluated not only by ACLR and HD but also by gain suppression characteristics.

入力される信号レベルが大きくなると、電力増幅器３３は信号を線形増幅できなくなるため、出力される信号に歪みが生じる。歪んだ信号には、高調波成分が含まれるため、歪みんでいない信号に比して基本波成分の電力が減少する。基本波成分の減少は電力増幅器の利得抑圧として観測されるため、利得抑圧が生じることと歪みが発生することは等価である。ＡＣＬＲやＨＤのレベルは、同じ電力増幅器に対しても信号の変調方式に依存して異なる。そこで、本実施の形態では、変調方式に依存しない利得抑圧特性で歪みの量を評価する。 When the input signal level increases, the power amplifier 33 cannot linearly amplify the signal, and thus the output signal is distorted. Since the distorted signal includes a harmonic component, the power of the fundamental component is reduced as compared with the undistorted signal. Since the decrease of the fundamental wave component is observed as the gain suppression of the power amplifier, it is equivalent that the gain suppression occurs and the distortion occurs. The ACLR and HD levels differ for the same power amplifier depending on the signal modulation scheme. Therefore, in this embodiment, the amount of distortion is evaluated with a gain suppression characteristic that does not depend on the modulation method.

図３は、図２の歪み補償回路３２の一構成例を示す図である。歪み補償回路３２は、図３に示すように、アノード側が入力整合回路用インダクタＬ１に接続され、カソード側が出力整合回路用キャパシタＣ１に接続されたダイオード５１と、一端側が信号入力端子３１に接続され、他端側がダイオード５１のアノードに接続された入力整合回路用インダクタＬ１と、一端側がダイオード５１のカソードに接続され、他端側が信号出力端子５３に接続された出力整合回路用キャパシタＣ１と、一端側がコレクタバイアス用電源５２に接続され、他端側が入力整合回路用インダクタＬ１とダイオード５１の接続点に接続されたバイアス電圧供給用チョークインダクタＬ２と、バイアス電圧供給用チョークインダクタＬ２と接地間に接続されたコレクタバイアス用電源５２と、一端側が接地され、他端側が出力整合回路用キャパシタＣ１とダイオード５１との接続点に接続されたチョークインダクタＬ２３と、出力整合回路用キャパシタＣ１に接続された信号出力端子５３とを備えている。 FIG. 3 is a diagram illustrating a configuration example of the distortion compensation circuit 32 of FIG. As shown in FIG. 3, the distortion compensation circuit 32 has an anode side connected to the input matching circuit inductor L1, a cathode side connected to the output matching circuit capacitor C1, and one end side connected to the signal input terminal 31. An input matching circuit inductor L1 having the other end connected to the anode of the diode 51, an output matching circuit capacitor C1 having one end connected to the cathode of the diode 51 and the other end connected to the signal output terminal 53, and one end The bias voltage supply choke inductor L2 is connected to the collector bias power supply 52 and the other end is connected to the connection point between the input matching circuit inductor L1 and the diode 51, and the bias voltage supply choke inductor L2 is connected between the ground and the ground. Collector bias power supply 52, one end is grounded, and the other end is output Includes a choke inductor L23 which is connected to the connection point between the coupling circuit capacitor C1 and the diode 51, and a signal output terminal 53 connected to the output matching circuit capacitor C1.

ダイオード５１は、半導体トランジスタを用いたダイオードであり、例えばバイポーラトランジスタであればベース端子とコレクタ端子を接続した構成である。ダイオードのサイズは、電力増幅器３３を構成するトランジスタのサイズに適したサイズが選定される。例えば、電力増幅器３３を構成するトランジスタのサイズに対して３２分の１から６４分の１程度である。なお、ダイオード５１としては、電界効果トランジスタを用いたダイオードや、バイポーラトランジスタのベース端子とエミッタ端子を接続したものを使用することにしてもよい。 The diode 51 is a diode using a semiconductor transistor. For example, in the case of a bipolar transistor, the diode 51 has a configuration in which a base terminal and a collector terminal are connected. As the size of the diode, a size suitable for the size of the transistor constituting the power amplifier 33 is selected. For example, it is about 1/32 to 1/64 of the size of the transistor constituting the power amplifier 33. As the diode 51, a diode using a field effect transistor, or a diode in which a base terminal and an emitter terminal of a bipolar transistor are connected may be used.

ダイオード５１は、コレクタバイアス用電源５２からバイアス電圧供給用チョークインダクタＬ２を介して、適切なバイアス電圧が供給される。ここで適切なバイアス電圧とは、ダイオードが所望の特性を持つために必要な電圧であり、ダイオード５１にｍＡ程度のバイアス電流が流れるために必要な数Ｖの電圧である。ダイオード５１は、入力される信号のレベルが増加するに伴って減衰量が減少する可変減衰器の特性を有する。かかる可変減衰器の特性は、ダイオード５１の入力側と出力側における整合条件およびバイアス条件によって変化する。ダイオードが可変減衰器の特性を有することは、特許文献１に記載されているように公知であるので、その詳細な説明は省略する。 An appropriate bias voltage is supplied to the diode 51 from the collector bias power supply 52 via the bias voltage supply choke inductor L2. Here, the appropriate bias voltage is a voltage necessary for the diode to have a desired characteristic, and is a voltage of several volts necessary for a bias current of about mA to flow through the diode 51. The diode 51 has a variable attenuator characteristic in which the amount of attenuation decreases as the level of the input signal increases. The characteristics of such a variable attenuator vary depending on matching conditions and bias conditions on the input side and output side of the diode 51. Since it is known that the diode has the characteristics of a variable attenuator as described in Patent Document 1, detailed description thereof is omitted.

図４は、図３のダイオード５１の出力電力に対する減衰特性の計算機シミュレーション結果の一例を示す図である。図４において、横軸は出力電力［ｄＢｍ］、縦軸は減衰量［ｄＢ］を示しており、この減衰量［ｄＢ］は絶対値ではなく、入力信号レベルが低い時の減衰量で規格化したものである。また、図４において、（Ａ）は寄生抵抗が全く無い理想的な状態での減衰特性を示しており、（Ｂ）は寄生抵抗が存在する実際の減衰特性を示している。 FIG. 4 is a diagram showing an example of a computer simulation result of the attenuation characteristic with respect to the output power of the diode 51 of FIG. In FIG. 4, the horizontal axis indicates output power [dBm], and the vertical axis indicates attenuation [dB]. This attenuation [dB] is not an absolute value, but is normalized by the attenuation when the input signal level is low. It is a thing. 4A shows an attenuation characteristic in an ideal state where there is no parasitic resistance, and FIG. 4B shows an actual attenuation characteristic where a parasitic resistance exists.

図４に示すように、寄生抵抗が存在する場合の減衰特性（Ｂ）の傾きは、寄生抵抗が全く無い場合の減衰特性（Ａ）の傾きに比して小さくなっている。このように、寄生抵抗が存在する場合には、入力信号レベルに対する減衰特性の感度が悪化する。すなわち、寄生抵抗が存在する場合には、入力された信号の一部が寄生抵抗で消費されて損失し、等価的にダイオード５１に入力される信号レベルが減少するため、入力信号レベルに対するダイオード５１の減衰特性の感度が悪化する。 As shown in FIG. 4, the slope of the attenuation characteristic (B) when the parasitic resistance is present is smaller than the slope of the attenuation characteristic (A) when there is no parasitic resistance. Thus, when the parasitic resistance exists, the sensitivity of the attenuation characteristic with respect to the input signal level deteriorates. That is, when there is a parasitic resistance, a part of the input signal is consumed and lost by the parasitic resistance, and the signal level equivalently input to the diode 51 decreases, so the diode 51 with respect to the input signal level. The sensitivity of the attenuation characteristic is deteriorated.

寄生抵抗による損失には、具体的には、ダイオード５１を形成する半導体基板の漏れ電流による損失、半導体基板上の配線における導体損失、入力整合回路用インダクタＬ１や出力整合回路用キャパシタＣ１に存在する寄生抵抗による損失等がある。ここで、半導体基板の漏れ電流による損失などは、半導体基板の種類などに応じてその漏れ量は異なるが必ず存在するものである。このため、歪み補償回路３２の減衰特性は、寄生抵抗の全く無い理想的な特性とはならずに、寄生抵抗の影響により入力信号レベルに対する感度が悪化した減衰特性となる。 Specifically, the loss due to the parasitic resistance exists in the loss due to the leakage current of the semiconductor substrate forming the diode 51, the conductor loss in the wiring on the semiconductor substrate, the inductor L1 for the input matching circuit, and the capacitor C1 for the output matching circuit. There are losses due to parasitic resistance. Here, the loss due to the leakage current of the semiconductor substrate necessarily exists, although the amount of leakage differs depending on the type of the semiconductor substrate. For this reason, the attenuation characteristic of the distortion compensation circuit 32 is not an ideal characteristic having no parasitic resistance, but is an attenuation characteristic whose sensitivity to the input signal level is deteriorated due to the influence of the parasitic resistance.

上記図３の歪み補償回路３２では、信号入力端子３１から入力されたＲＦ信号は、歪み補償回路３２の減衰特性に応じて減衰した後、信号出力端子５３を介して電力増幅器３３に入力される。 In the distortion compensation circuit 32 of FIG. 3, the RF signal input from the signal input terminal 31 is attenuated according to the attenuation characteristic of the distortion compensation circuit 32 and then input to the power amplifier 33 via the signal output terminal 53. .

図５は、図２の電力増幅器３３の一構成例を示す図である。電力増幅器３３は、図５に示すように、バイポーラトランジスタを用いたエミッタ接地増幅器６１と、信号出力端子５３とエミッタ接地増幅器６１のベース端子間に設けられた入力整合回路６２と、エミッタ接地増幅器６１と信号出力端子６６間に設けられた出力整合回路６３と、一端側がコレクタバイアス用電源６４に接続され、他端側がエミッタ接地増幅器６１のコレクタ端子に接続されたコレクタバイアス供給用チョークインダクタＬ３と、コレクタバイアス供給用チョークインダクタＬ３と接地間に接続されたコレクタバイアス用電源６４と、ベースバイアス供給用端子６５と、信号出力端子６６とを備えている。 FIG. 5 is a diagram illustrating a configuration example of the power amplifier 33 of FIG. As shown in FIG. 5, the power amplifier 33 includes a grounded emitter amplifier 61 using a bipolar transistor, an input matching circuit 62 provided between the signal output terminal 53 and the base terminal of the grounded emitter amplifier 61, and a grounded emitter amplifier 61. An output matching circuit 63 provided between the output terminal 66 and the signal output terminal 66; a collector bias supply choke inductor L3 having one end connected to the collector bias power supply 64 and the other end connected to the collector terminal of the grounded emitter amplifier 61; A collector bias power source 64 connected between the collector bias supply choke inductor L3 and the ground, a base bias supply terminal 65, and a signal output terminal 66 are provided.

エミッタ接地増幅器６１には、コレクタバイアス用電源６４からコレクタバイアス供給用チョークインダクタＬ３を介してコレクタバイアス電圧が供給され、また、ベースバイアス供給端子６５を介してベースバイアスが供給される。エミッタ接地増幅器６１は、ダイオード５１と同様に、ＳｉＧｅのバイポーラトランジスタを使用することができる。また、エミッタ接地増幅器６１は、ＡＢ級増幅動作をするようにバイアスされている。 The grounded-emitter amplifier 61 is supplied with a collector bias voltage from a collector bias power source 64 via a collector bias supply choke inductor L3, and is also supplied with a base bias via a base bias supply terminal 65. The grounded-emitter amplifier 61 can use a SiGe bipolar transistor in the same manner as the diode 51. The grounded emitter amplifier 61 is biased so as to perform class AB amplification.

入力整合回路６２は、信号入力端子５３から入力された信号が効率良くエミッタ接地増幅器６１に入力されるように、信号入力端子５３とエミッタ接地増幅器６１とのインピーダンスを整合するための回路である。 The input matching circuit 62 is a circuit for matching the impedances of the signal input terminal 53 and the grounded emitter amplifier 61 so that the signal input from the signal input terminal 53 is efficiently input to the grounded emitter amplifier 61.

出力整合回路６３は、エミッタ接地増幅器６１が出力する信号を効率良く信号出力端子６６に出力されるように、エミッタ接地増幅器６１と信号出力端子６６とのインピーダンスを整合するための回路である。 The output matching circuit 63 is a circuit for matching the impedances of the grounded emitter amplifier 61 and the signal output terminal 66 so that the signal output from the grounded emitter amplifier 61 is efficiently output to the signal output terminal 66.

上記図５の電力増幅器３３では、信号入力端子５３から入力されたＲＦ信号は、入力整合回路６２を介してエミッタ接地増幅器６１に入力され、エミッタ接地増幅器６１の利得倍だけ電力増幅されて、出力整合回路６３を介して信号出力端子６６から出力される。 In the power amplifier 33 of FIG. 5 described above, the RF signal input from the signal input terminal 53 is input to the grounded emitter amplifier 61 via the input matching circuit 62 and is amplified by the gain of the grounded emitter amplifier 61 to be output. The signal is output from the signal output terminal 66 through the matching circuit 63.

図６は、図５の入力整合回路６２の一構成例を示す図である。入力整合回路６２は、図６に示すように、一端側が信号入力端子５３に接続され、他端側がキャパシタＣ３に接続されたキャパシタＣ２と、一端側がキャパシタＣ２に接続され、他端側がエミッタ接地増幅器６１（図５参照）のベース端子に接続されたキャパシタＣ３と、キャパシタＣ２，Ｃ３の接続点と接地間に接続されたインダクタＬ４とを備えている。 FIG. 6 is a diagram illustrating a configuration example of the input matching circuit 62 in FIG. As shown in FIG. 6, the input matching circuit 62 has one end connected to the signal input terminal 53, the other end connected to the capacitor C3, one end connected to the capacitor C2, and the other end grounded amplifier. A capacitor C3 connected to the base terminal 61 (see FIG. 5) and an inductor L4 connected between the connection point of the capacitors C2 and C3 and the ground are provided.

図７は、図５の出力整合回路６３の一構成例を示す図である。出力整合回路６３は、図７に示すように、一端側がエミッタ接地増幅器６１（図５参照）のコレクタ端子に接続され、他端側がキャパシタＣ５に接続されたインダクタＬ５と、一端側がインダクタＬ５に接続され、他端側が信号出力端子６６に接続されたキャパシタＣ５と、インダクタＬ５とキャパシタＣ５の接続点と接地間に接続されたキャパシタＣ４とを備えている。 FIG. 7 is a diagram illustrating a configuration example of the output matching circuit 63 of FIG. As shown in FIG. 7, the output matching circuit 63 has one end connected to the collector terminal of the grounded emitter amplifier 61 (see FIG. 5), the other end connected to the capacitor C5, and one end connected to the inductor L5. And a capacitor C5 having the other end connected to the signal output terminal 66, and a capacitor C4 connected between the connection point of the inductor L5 and the capacitor C5 and the ground.

図８は、図２の利得抑圧回路４１の一構成例を示す図である。利得抑圧回路４１は、図８に示すように、一個の抵抗器Ｒ１で構成されている。抵抗器Ｒ１は、入力信号レベルが増加するに伴って、バイアス供給回路４１からエミッタ接地増幅器６１に供給されるベースバイアス電圧を下げることにより、エミッタ接地増幅器６１の利得を緩やかに抑圧するように動作する。すなわち、抵抗器Ｒ１は、歪み補償回路３２の減衰特性と電力増幅器３３の利得抑圧特性（＝歪み特性）のズレを解消するために、電力増幅器３３の利得抑圧特性を調整する。より具体的には、後述するように、歪み補償回路３２の減衰特性は電力増幅器３３の出力電力に対して正の利得抑圧特性を有しており、電力増幅器３３の利得抑圧特性は出力電力に対して負の利得抑圧特性を有している。利得抑圧調整回路４１（抵抗器Ｒ１）は、出力電力に対する正の利得抑圧特性および負の利得抑圧特性の傾きが逆符号で実質的に等しくすべく、電力増幅器３３の利得抑圧特性を調整する。 FIG. 8 is a diagram illustrating a configuration example of the gain suppression circuit 41 of FIG. As shown in FIG. 8, the gain suppression circuit 41 includes a single resistor R1. The resistor R1 operates so as to moderately suppress the gain of the grounded emitter amplifier 61 by lowering the base bias voltage supplied from the bias supply circuit 41 to the grounded emitter amplifier 61 as the input signal level increases. To do. That is, the resistor R1 adjusts the gain suppression characteristic of the power amplifier 33 in order to eliminate the difference between the attenuation characteristic of the distortion compensation circuit 32 and the gain suppression characteristic (= distortion characteristic) of the power amplifier 33. More specifically, as will be described later, the attenuation characteristic of the distortion compensation circuit 32 has a positive gain suppression characteristic with respect to the output power of the power amplifier 33, and the gain suppression characteristic of the power amplifier 33 corresponds to the output power. On the other hand, it has a negative gain suppression characteristic. The gain suppression adjustment circuit 41 (resistor R1) adjusts the gain suppression characteristic of the power amplifier 33 so that the slopes of the positive gain suppression characteristic and the negative gain suppression characteristic with respect to the output power are substantially equal to each other with an opposite sign.

図９は、図２のバイアス供給回路４２の一構成例を示す図である。バイアス供給回路４２は、図９に示すように、定電圧源７１で構成されている。 FIG. 9 is a diagram illustrating a configuration example of the bias supply circuit 42 of FIG. The bias supply circuit 42 includes a constant voltage source 71 as shown in FIG.

図１０は、計算機シミュレーションを用いて計算した電力増幅器３３の利得抑圧特性の一例を示す図である。図１０において、横軸は出力電力［ｄＢｍ］、縦軸は利得抑圧レベル［ｄＢ］を示しており、この利得抑圧レベルは、低出力レベル時の利得からどの程度利得が抑圧されたかを示している。また、図１０において、（Ｃ）は利得抑圧調整回路３４がない場合の特性（従来の電力増幅器の特性）、（Ｄ）は利得抑圧調整回路３４がある場合の特性（本発明の電力増幅器）を示している。 FIG. 10 is a diagram illustrating an example of the gain suppression characteristic of the power amplifier 33 calculated using computer simulation. In FIG. 10, the horizontal axis indicates the output power [dBm], and the vertical axis indicates the gain suppression level [dB]. The gain suppression level indicates how much the gain is suppressed from the gain at the low output level. Yes. In FIG. 10, (C) is a characteristic when the gain suppression adjustment circuit 34 is not provided (characteristic of the conventional power amplifier), and (D) is a characteristic when the gain suppression adjustment circuit 34 is provided (the power amplifier of the present invention). Is shown.

図１０に示すように、利得抑圧調整回路３４がない場合の特性（Ｃ）は、出力電力に対して急激に利得抑圧が生じているのに対して、利得抑圧調整回路３４がある場合の特性（Ｄ）は、低い出力レベルで利得の抑圧がはじまり、出力電力が増加するに伴って緩やかに利得が抑圧されている。利得抑圧量は、利得抑圧回路４１の抵抗器Ｒ１の抵抗値を大きくすると増加し、抵抗値を小さくすると減少する。 As shown in FIG. 10, the characteristic (C) in the case where the gain suppression adjustment circuit 34 is not present is a characteristic in the case where the gain suppression adjustment circuit 34 is present while the gain suppression is abruptly generated with respect to the output power. In (D), gain suppression starts at a low output level, and the gain is gently suppressed as the output power increases. The gain suppression amount increases when the resistance value of the resistor R1 of the gain suppression circuit 41 is increased, and decreases when the resistance value is decreased.

ここで、歪み補償回路３２の減衰特性と電力増幅器３３の利得抑圧特性の関係を説明する。図１１は、図４で示した歪み補償回路３２の減衰特性と図１０で示した電力増幅器３３の利得抑圧特性を示した図である。 Here, the relationship between the attenuation characteristic of the distortion compensation circuit 32 and the gain suppression characteristic of the power amplifier 33 will be described. FIG. 11 is a diagram showing the attenuation characteristic of the distortion compensation circuit 32 shown in FIG. 4 and the gain suppression characteristic of the power amplifier 33 shown in FIG.

歪み補償回路３２の減衰特性（出力電力に対して正の利得抑圧特性）を用いて、電力増幅器３３の利得抑圧特性（出力電力に対して負の利得抑圧特性）を補償するため、出力電力に対する上記の両特性の傾きは逆符号で等しくなることが望ましい。 Since the attenuation characteristic of the distortion compensation circuit 32 (a gain suppression characteristic positive with respect to the output power) is used to compensate for the gain suppression characteristic of the power amplifier 33 (a negative gain suppression characteristic with respect to the output power), It is desirable that the slopes of the two characteristics are equal with opposite signs.

歪み補償回路３２の減衰特性と電力増幅器３３の利得抑圧特性が逆符号で傾きが等しくない場合、その差に応じて電力増幅器３３の出力で正または負の利得抑圧が生じることになり、結果的に歪み特性が悪化してしまう。図１１に示すように、歪み補償回路３２の減衰特性は寄生抵抗の影響により入力信号レベルに対して感度が低いため、利得抑圧調整回路３４がない場合の電力増幅器３３の利得抑圧特性では、大きな利得の偏差を生じ、歪みを発生させる結果となる。 When the attenuation characteristic of the distortion compensation circuit 32 and the gain suppression characteristic of the power amplifier 33 have opposite signs and the slopes are not equal, positive or negative gain suppression occurs at the output of the power amplifier 33 according to the difference, and as a result. The distortion characteristics will deteriorate. As shown in FIG. 11, since the attenuation characteristic of the distortion compensation circuit 32 is low in sensitivity to the input signal level due to the influence of parasitic resistance, the gain suppression characteristic of the power amplifier 33 without the gain suppression adjustment circuit 34 is large. A gain deviation is produced, resulting in distortion.

図１２は、歪み補償回路３２の減衰特性を用いて電力増幅器３３の利得抑圧を補償した場合の特性を示す図である。図１２において、（Ｅ）は利得抑圧調整回路３４がない場合（従来の電力増幅器）であり、（Ｆ）は利得抑圧調整回路３４がある場合（本発明の電力増幅器３３）を示している。図１２に示すように、利得抑圧調整回路３４がない場合には（Ｅ）、歪み補償回路３２の減衰特性と電力増幅器３３の利得抑圧特性の傾きが、逆符号ではあるが大きさが異なるため、補償後の利得抑圧特性が正の方向に大きく偏移している。他方、利得抑圧調整回路３４がある場合には（Ｆ）、歪み補償回路３２の減衰特性の傾きに近くなるように電力増幅器３３の利得抑圧特性を調整しているため、正の方向への偏移が少ない。 FIG. 12 is a diagram illustrating a characteristic when the gain suppression of the power amplifier 33 is compensated using the attenuation characteristic of the distortion compensation circuit 32. 12E shows a case where the gain suppression adjustment circuit 34 is not provided (conventional power amplifier), and FIG. 12F shows a case where the gain suppression adjustment circuit 34 is provided (the power amplifier 33 of the present invention). As shown in FIG. 12, when there is no gain suppression adjustment circuit 34 (E), the slopes of the attenuation characteristics of the distortion compensation circuit 32 and the gain suppression characteristics of the power amplifier 33 are opposite in sign but different in magnitude. The gain suppression characteristic after compensation is greatly shifted in the positive direction. On the other hand, when the gain suppression adjustment circuit 34 is present (F), the gain suppression characteristic of the power amplifier 33 is adjusted so as to be close to the slope of the attenuation characteristic of the distortion compensation circuit 32. There are few moves.

例えば、利得抑圧特性が±０．５ｄＢまで許容できるとすると、利得抑圧調整回路３４がない場合には（Ｅ）、出力電力が２０ｄＢｍまでの範囲でしか使用できなくなるのに対して、利得抑圧調整回路３４がある場合には（Ｆ）、出力電力が２６ｄＢｍまでの範囲で使用できることになる。 For example, if the gain suppression characteristic can be tolerated up to ± 0.5 dB, when the gain suppression adjustment circuit 34 is not provided (E), the output power can be used only in the range up to 20 dBm, whereas the gain suppression adjustment is performed. When the circuit 34 is present (F), the output power can be used in a range up to 26 dBm.

なお、図１１より、歪み補償回路３２による歪み補償を行わない場合には、出力電力が２５．５ｄＢｍまでの範囲でなら使用できることになる。すなわち、利得抑圧調整回路３４を使用し、かつ歪み補償回路３２を用いて歪み補償を行う構成とした場合には、歪み補償しない場合に比して最大出力電力が０．５ｄＢ増加する。他方、歪み補償回路３２による歪み補償を行ない、かつ、利得抑圧調整回路３４がない場合には、最大出力電力が５．５ｄＢ減少してしまうことになる。 Note that, as shown in FIG. 11, when the distortion compensation by the distortion compensation circuit 32 is not performed, the output power can be used in the range up to 25.5 dBm. That is, when the gain suppression adjustment circuit 34 is used and the distortion compensation is performed using the distortion compensation circuit 32, the maximum output power is increased by 0.5 dB compared to the case where the distortion compensation is not performed. On the other hand, when distortion compensation is performed by the distortion compensation circuit 32 and the gain suppression adjustment circuit 34 is not provided, the maximum output power is reduced by 5.5 dB.

以上説明したように、実施の形態１によれば、半導体トランジスタを含み、入力信号の電力を増幅する電力増幅器３３と、電力増幅器３３の入力側に設けられ、入力信号レベルの増加に伴って減衰量が減少する特性を有し、電力増幅器３３の出力信号の歪みを補償する歪み補償回路３２と、電力増幅器３３の利得抑圧特性と歪み補償回路３２の減衰特性との傾きのズレを解消すべく、電力増幅器３３の利得抑圧特性を調整する利得抑圧調整回路３４とを備えているので、利得抑圧調整回路３４は、電力増幅器３３の利得抑圧特性を調整して、寄生抵抗に起因する、電力増幅器３３の利得抑圧特性と歪み補償回路３２の減衰特性との傾きのズレを補正することができ、電力増幅器３３から歪みの少ない信号を出力することができる。 As described above, according to the first embodiment, the power amplifier 33 includes a semiconductor transistor and amplifies the power of the input signal, and is provided on the input side of the power amplifier 33, and attenuates as the input signal level increases. The distortion compensation circuit 32 has a characteristic of decreasing the amount and compensates for distortion of the output signal of the power amplifier 33, and the deviation of the slope between the gain suppression characteristic of the power amplifier 33 and the attenuation characteristic of the distortion compensation circuit 32 is eliminated. And the gain suppression adjustment circuit 34 that adjusts the gain suppression characteristic of the power amplifier 33, the gain suppression adjustment circuit 34 adjusts the gain suppression characteristic of the power amplifier 33 to cause a power amplifier caused by parasitic resistance. The deviation of the slope between the gain suppression characteristic 33 and the attenuation characteristic of the distortion compensation circuit 32 can be corrected, and a signal with less distortion can be output from the power amplifier 33.

なお、実施の形態１では、図５に示すように、電力増幅器３３のエミッタ接地増幅器６１のコレクタ端子に、１個のチョークインダクタＬ３を介して電源６４からバイアス電圧を供給しているが、本発明はこれに限られるものではなく、チョークインダクタ以外にもバイアスコンデンサや抵抗器などを備えていたり、バイアス回路を備えていてもよい。 In the first embodiment, as shown in FIG. 5, a bias voltage is supplied from the power source 64 to the collector terminal of the grounded-emitter amplifier 61 of the power amplifier 33 through one choke inductor L3. The invention is not limited to this, and in addition to the choke inductor, a bias capacitor or a resistor may be provided, or a bias circuit may be provided.

また、実施の形態１では、図８および図９に示すように、エミッタ接地増幅器３１のベース端子に利得抑圧回路４１である１個の抵抗器Ｒ１を介してバイアス供給回路４２である電源７１からバイアス電圧を供給する構成であるが、本発明はこれに限られるものではなく、バイアス供給回路４２が定電圧源ではなく定電流源として動作するバイアス回路を使用することにしてもよい。 Further, in the first embodiment, as shown in FIGS. 8 and 9, the power supply 71 that is the bias supply circuit 42 is connected to the base terminal of the grounded-emitter amplifier 31 via the single resistor R 1 that is the gain suppression circuit 41. Although the present invention is configured to supply the bias voltage, the present invention is not limited to this, and the bias supply circuit 42 may use a bias circuit that operates as a constant current source instead of a constant voltage source.

図１３は、定電流源として動作するバイアス供給回路４２の一構成例を示す図である。バイアス供給回路４２は、図１３に示すように、トランジスタＱ５と、温度補償用ダイオードＤ３，Ｄ４と、抵抗器Ｒ９，Ｒ１０と、電源８１，８２とを備えている。図１６に示すバイアス供給回路４２は、電源８２の電圧値に応じた電流を、電源８１から端子４３へ供給するように動作する。 FIG. 13 is a diagram illustrating a configuration example of the bias supply circuit 42 that operates as a constant current source. As shown in FIG. 13, the bias supply circuit 42 includes a transistor Q5, temperature compensating diodes D3 and D4, resistors R9 and R10, and power supplies 81 and 82. The bias supply circuit 42 shown in FIG. 16 operates so as to supply a current corresponding to the voltage value of the power supply 82 from the power supply 81 to the terminal 43.

また、本実施の形態では、図８に示すように、利得抑圧回路４１を１個の抵抗器Ｒ１で構成した場合を例示して説明したが、本発明はこれに限られるものではなく、利得抑圧回路４１を、複数のトランジスタ、コンデンサ、インダクタ、および抵抗等の複数のパッシブ部品で構成することにしてもよい。 Further, in the present embodiment, as illustrated in FIG. 8, the case where the gain suppression circuit 41 is configured by one resistor R1 has been described as an example, but the present invention is not limited to this, The suppression circuit 41 may be composed of a plurality of passive components such as a plurality of transistors, capacitors, inductors, and resistors.

図１４は、利得抑圧回路４１の他の構成例１を示す図である。利得抑圧回路４１は、図１４に示すように、トランジスタＱ１，Ｑ２と、ダイオードＤ１と、抵抗器Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６、Ｒ１００と、キャパシタＣ６，Ｃ７と、電源１００１を備えている。図１４に示す利得抑圧回路４１では、端子６５の信号レベルをダイオードＤ１で検波し、信号レベルが大きくなると、トランジスタＱ２に電流が流れ、抵抗器Ｒ２による電圧降下によりトランジスタＱ１のベース電圧が降下し、トランジスタＱ１に流れる電流が減少する。これにより、端子６５から電力増幅器３３のベース端子に供給されるベース電流が減少して、電力増幅器３３の利得が減少する。上記構成において、主として、ダイオードＤ１が検出手段を、トランジスタＱ１，Ｑ２がバイアス電流調整手段を構成する。 FIG. 14 is a diagram illustrating another configuration example 1 of the gain suppression circuit 41. As shown in FIG. 14, the gain suppression circuit 41 includes transistors Q1 and Q2, a diode D1, resistors R2, R3, R4, R5, R6, and R100, capacitors C6 and C7, and a power source 1001. . In the gain suppression circuit 41 shown in FIG. 14, the signal level at the terminal 65 is detected by the diode D1, and when the signal level increases, a current flows through the transistor Q2, and the base voltage of the transistor Q1 drops due to the voltage drop due to the resistor R2. The current flowing through the transistor Q1 decreases. As a result, the base current supplied from the terminal 65 to the base terminal of the power amplifier 33 decreases, and the gain of the power amplifier 33 decreases. In the above configuration, the diode D1 mainly constitutes detection means, and the transistors Q1 and Q2 constitute bias current adjustment means.

図１５は、利得抑圧回路４１の他の構成例２を示す図である。利得抑圧回路４１は、図１５に示すように、トランジスタＱ３，Ｑ４と、抵抗器Ｒ７，Ｒ８とを備えている。図１５において、端子６５の電圧が上昇すると、トタンジスタＱ４を流れる電流が上昇し、抵抗Ｒ７による電圧降下が大きくなることでトランジスタＱ３のベース電圧が減少し、トランジスタＱ３に流れる電流が減少する。これにより、端子６５から電力増幅器３３のベース端子に供給されるベース電流が減少して、電力増幅器３３の利得が減少する。上記構成において、主として、トランジスタＱ４が検出手段を、トランジスタＱ３がバイアス電流調整手段を構成する。 FIG. 15 is a diagram illustrating another configuration example 2 of the gain suppression circuit 41. As shown in FIG. 15, the gain suppression circuit 41 includes transistors Q3 and Q4 and resistors R7 and R8. In FIG. 15, when the voltage at the terminal 65 increases, the current flowing through the transistor Q4 increases, the voltage drop due to the resistor R7 increases, the base voltage of the transistor Q3 decreases, and the current flowing through the transistor Q3 decreases. As a result, the base current supplied from the terminal 65 to the base terminal of the power amplifier 33 decreases, and the gain of the power amplifier 33 decreases. In the above configuration, the transistor Q4 mainly constitutes detection means, and the transistor Q3 constitutes bias current adjustment means.

（実施の形態２）
実施の形態２に係る電力増幅器３３について説明する。実施の形態１に係る電力増幅器３３は１つの増幅器を使用して構成したものである。これに対して、実施の形態２に係る電力増幅器３３は、複数段の増幅器を使用して構成したものである。なお、歪み補償回路３２および利得抑圧調整回路３４は、実施の形態１と同様の構成とすることができる。 (Embodiment 2)
A power amplifier 33 according to the second embodiment will be described. The power amplifier 33 according to the first embodiment is configured using one amplifier. On the other hand, the power amplifier 33 according to the second embodiment is configured using a plurality of stages of amplifiers. The distortion compensation circuit 32 and the gain suppression adjustment circuit 34 can have the same configuration as that of the first embodiment.

図１６は、実施の形態２に係る電力増幅器３３の構成例を示す図である。実施の形態２に係る電力増幅器３３は、入力信号を増幅して出力するゲインアンプ１０１と、ゲインアンプ１０１から入力される入力信号を減衰して出力する減衰器１０２と、減衰器１０２から入力される入力信号を増幅して出力するパワーアンプ９３とを備えている。利得抑圧調整回路３４は、入力信号レベルが増加するに伴ってゲインアンプ１０１の利得を抑圧するように動作する。実施の形態２に係る電力増幅器３３は、上記図１１で示した電力増幅器の利得圧縮特性を、ゲインアンプ１０１、減衰器１０２、およびパワーアンプ１０３で実現する。 FIG. 16 is a diagram illustrating a configuration example of the power amplifier 33 according to the second embodiment. The power amplifier 33 according to the second embodiment has a gain amplifier 101 that amplifies and outputs an input signal, an attenuator 102 that attenuates and outputs an input signal input from the gain amplifier 101, and an input from the attenuator 102. And a power amplifier 93 that amplifies and outputs the input signal. The gain suppression adjustment circuit 34 operates so as to suppress the gain of the gain amplifier 101 as the input signal level increases. The power amplifier 33 according to the second embodiment realizes the gain compression characteristics of the power amplifier shown in FIG. 11 with the gain amplifier 101, the attenuator 102, and the power amplifier 103.

図１７は、図１６のゲインアンプ１０１の一構成例を示す図である。ゲインアンプ１０１は、図１７に示すように、エミッタ接地増幅器１１１と、入力整合回路１１２と、出力整合回路１１３と、コレクタバイアス供給用チョークインダクタＬ１１と、コレクタバイアス用電源１１５とを備えている。 FIG. 17 is a diagram illustrating a configuration example of the gain amplifier 101 of FIG. As shown in FIG. 17, the gain amplifier 101 includes a grounded-emitter amplifier 111, an input matching circuit 112, an output matching circuit 113, a collector bias supply choke inductor L11, and a collector bias power source 115.

エミッタ接地増幅器１１１は、上記図６のエミッタ接地増幅器６１と同様にＳｉＧｅバイポーラトランジスタを使用することができるが、一般的にはエミッタ接地増幅器６１とはトランジスタサイズが異なり、エミッタ接地増幅器６１よりも小さいサイズを使用する。具体的には、エミッタ接地増幅器１１１のトランジスタサイズは、エミッタ接地増幅器６１のトランジスタサイズの２分の１〜８分の１程度のサイズである。また、エミッタ接地増幅器６１のコレクタバイアス電圧は、エミッタ接地増幅器６１と同様の電圧値にすることができるが、ゲインアンプ１０１は出力電力レベルが小さく利得を大きくする必要があるため、ベースバイアス電圧はエミッタ接地増幅器６１よりも大きく設定される。なお、入力整合回路１１２および出力整合回路１１３は、上記図６の入力整合回路３２および出力整合回路３３と同様の構成とすることができるため、その説明は省略する。 As the grounded-emitter amplifier 111, a SiGe bipolar transistor can be used in the same manner as the grounded-emitter amplifier 61 of FIG. 6 described above. Use size. Specifically, the transistor size of the grounded emitter amplifier 111 is about one half to one eighth of the transistor size of the grounded emitter amplifier 61. The collector bias voltage of the grounded-emitter amplifier 61 can be set to a voltage value similar to that of the grounded-emitter amplifier 61. However, since the gain amplifier 101 needs to have a small output power level and a large gain, the base bias voltage is It is set larger than the grounded emitter amplifier 61. Note that the input matching circuit 112 and the output matching circuit 113 can have the same configuration as the input matching circuit 32 and the output matching circuit 33 in FIG.

図１８は、図１６のパワーアンプ１０３の一構成例を示す図である。パワーアンプ１０３は、図２０に示すように、エミッタ接地増幅器１２１と、入力整合回路１２２と、出力整合回路１２３と、コレクタバイアス供給用チョークインダクタＬ１２と、コレクタバイアス用電源１１５と、ベースバイアス供給用チョークインダクタＬ１３と、ベースバイアス用電源１２５とを備えている。 FIG. 18 is a diagram illustrating a configuration example of the power amplifier 103 of FIG. As shown in FIG. 20, the power amplifier 103 includes a grounded emitter amplifier 121, an input matching circuit 122, an output matching circuit 123, a collector bias supply choke inductor L12, a collector bias power supply 115, and a base bias supply. A choke inductor L13 and a base bias power supply 125 are provided.

エミッタ接地増幅器１２１は、上記図６のエミッタ接地増幅器６１と同様にＳｉＧｅバイポーラトランジスタを使用することができる。また、エミッタ接地増幅器１２１トランジスタサイズやバイアス条件はエミッタ接地増幅器６１と同様にすることができる。また、入力整合回路１１２および出力整合回路１１３は、上記図６の入力整合回路３２および出力整合回路３３と同様の構成とすることができるため、その説明は省略する。 As the grounded emitter amplifier 121, a SiGe bipolar transistor can be used as in the grounded emitter amplifier 61 of FIG. The transistor size and bias conditions of the grounded emitter amplifier 121 can be the same as those of the grounded emitter amplifier 61. Further, the input matching circuit 112 and the output matching circuit 113 can have the same configuration as the input matching circuit 32 and the output matching circuit 33 in FIG.

上記図１６の減衰器１０２は、例えば、１個の抵抗器で構成することができる。この抵抗器の抵抗値は所望の減衰量が得られる値を選択する。所望の減衰量とは、ゲインアンプ１０１と減衰器１０２とパワーアンプ１０３の総合の利得抑圧特性が、図１２に示したように、入力信号レベルが小さい時から緩やかに抑圧してゆく特性を実現できる値である。なお必要によっては、減衰器を削除することも考えられる。 The attenuator 102 shown in FIG. 16 can be composed of one resistor, for example. The resistance value of this resistor is selected so as to obtain a desired attenuation. The desired amount of attenuation means that the overall gain suppression characteristics of the gain amplifier 101, the attenuator 102, and the power amplifier 103 are gradually suppressed from when the input signal level is small, as shown in FIG. This is a possible value. If necessary, the attenuator may be deleted.

利得抑圧調整回路３４は、ゲインアンプ１０１、減衰器１０２、およびパワーアンプ１０３の総合の利得抑圧特性が、図１２に示したように入力信号レベルが小さい時から緩やかに抑圧してゆく特性を実現するようにゲインアンプ１０１の利得を抑圧するように動作する。ゲインアンプ１０１の利得を抑圧する動作は、エミッタ接地増幅器６１の利得を抑圧する動作と同様であるのでその説明は省略する。 The gain suppression adjustment circuit 34 realizes a characteristic in which the overall gain suppression characteristics of the gain amplifier 101, the attenuator 102, and the power amplifier 103 are gradually suppressed from when the input signal level is small as shown in FIG. Thus, the gain amplifier 101 operates so as to suppress the gain. Since the operation of suppressing the gain of the gain amplifier 101 is the same as the operation of suppressing the gain of the grounded emitter amplifier 61, the description thereof is omitted.

以上で説明したような特性を持つゲインアンプ１０１と減衰器１０２とパワーアンプ１０３を用いて電力増幅器３３を構成し、図１１に示すような利得抑圧特性を有する電力増幅器３３を実現することにより、実施の形態１と同様に、図１２に示す減衰特性を有する歪み補償回路３２を用いて電力増幅器３３の利得抑圧特性を補償することが可能となる。 By configuring the power amplifier 33 using the gain amplifier 101, the attenuator 102, and the power amplifier 103 having the characteristics described above, and realizing the power amplifier 33 having the gain suppression characteristics as shown in FIG. Similar to the first embodiment, it is possible to compensate the gain suppression characteristic of the power amplifier 33 using the distortion compensation circuit 32 having the attenuation characteristic shown in FIG.

なお、実施の形態２では、図１７および図１８に示すように、ゲインアンプ１０１およびパワーアンプ１０３のコレクタ端子に、１個のチョークインダクタＬ１１およびＬ１２を介して、コレクタバイアス供給用電源１１５および１２４からバイアス電圧を供給しているが、本発明はこれに限られるものではなく、チョークインダクタ以外にもバイアスコンデンサや抵抗器などを備えていたり、バイアス回路を備えていてもよい。 In the second embodiment, as shown in FIGS. 17 and 18, collector bias supply power sources 115 and 124 are connected to collector terminals of the gain amplifier 101 and the power amplifier 103 via one choke inductor L11 and L12. However, the present invention is not limited to this, and in addition to the choke inductor, a bias capacitor or a resistor may be provided, or a bias circuit may be provided.

また、上記実施の形態１および実施の形態２では、増幅器を無線通信装置に適用した場合について説明したが、本発明の増幅器は、無線通信装置以外の他の機器にも適用可能であり、高周波信号を増幅する装置に広く適用可能である。 In the first embodiment and the second embodiment, the case where the amplifier is applied to the wireless communication apparatus has been described. However, the amplifier of the present invention can be applied to other devices other than the wireless communication apparatus. The present invention can be widely applied to devices that amplify signals.

本発明に係る増幅器は、高周波信号を増幅する増幅器に広く有用であり、また、本発明に係る無線通信装置は、携帯電話端末やＰＨＳ端末等の移動端末、基地局、およびデジタルテレビジョン信号の送信装置等の各種無線通信装置に有用である。 The amplifier according to the present invention is widely useful as an amplifier that amplifies a high-frequency signal, and the wireless communication device according to the present invention is a mobile terminal such as a mobile phone terminal or a PHS terminal, a base station, and a digital television signal. It is useful for various wireless communication devices such as a transmission device.

本発明の実施の形態１に係る無線通信装置の一構成例を示す図である。It is a figure which shows one structural example of the radio | wireless communication apparatus which concerns on Embodiment 1 of this invention. 図１の増幅器の一構成例を示す図である。It is a figure which shows the example of 1 structure of the amplifier of FIG. 図２の歪み補償回路の一構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of a distortion compensation circuit in FIG. 2. 図３のダイオードの出力電力に対する減衰特性の計算機シミュレーション結果の一例を示す図である。It is a figure which shows an example of the computer simulation result of the attenuation | damping characteristic with respect to the output electric power of the diode of FIG. 図２の電力増幅器の一構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of a power amplifier in FIG. 2. 図５の入力整合回路の一構成例を示す図である。FIG. 6 is a diagram illustrating a configuration example of an input matching circuit in FIG. 5. 図５の出力整合回路の一構成例を示す図である。FIG. 6 is a diagram illustrating a configuration example of an output matching circuit in FIG. 5. 図２の利得抑圧回路の一構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of a gain suppression circuit in FIG. 2. 図２のバイアス供給回路の一構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of a bias supply circuit in FIG. 2. 計算機シミュレーションを用いて計算した電力増幅器３３の利得抑圧特性の一例を示す図である。It is a figure which shows an example of the gain suppression characteristic of the power amplifier 33 calculated using computer simulation. 歪み補償回路の減衰特性と電力増幅器の利得抑圧特性を示した図である。FIG. 4 is a diagram illustrating attenuation characteristics of a distortion compensation circuit and gain suppression characteristics of a power amplifier. 歪み補償回路の減衰特性を用いて電力増幅器の利得抑圧を補償した場合の特性を示す図である。It is a figure which shows the characteristic at the time of compensating the gain suppression of a power amplifier using the attenuation characteristic of a distortion compensation circuit. 定電流源として動作するバイアス供給回路の一構成例を示す図である。It is a figure which shows the example of 1 structure of the bias supply circuit which operate | moves as a constant current source. 利得抑圧回路の他の構成例１を示す図である。It is a figure which shows the other structural example 1 of a gain suppression circuit. 利得抑圧回路の他の構成例２を示す図である。It is a figure which shows the other structural example 2 of a gain suppression circuit. 実施の形態２に係る電力増幅器の一構成例を示す図である。5 is a diagram illustrating a configuration example of a power amplifier according to a second embodiment. FIG. 図１６のゲインアンプの一構成例を示す図である。FIG. 17 is a diagram illustrating a configuration example of a gain amplifier in FIG. 16. 図１６のパワーアンプの一構成例を示す図である。It is a figure which shows the example of 1 structure of the power amplifier of FIG.

符号の説明Explanation of symbols

１無線通信装置
１１ベースバンド信号処理部
１２ベースバンド用ローパスフィルタ
１３第１のシンセサイザ
１４直交変調器
１５ＩＦフィルタ
１６第２のシンセサイザ
１７アップコンバータ
１８ＲＦフィルタ
１９増幅器
２０アンテナ
３１信号入力端子
３２電力増幅器
３３歪み補償回路
３４利得抑圧調整回路
３５信号出力端子
４１利得抑圧回路
４２バイアス供給回路
４３接続端子
５１ダイオード
５２コレクタバイアス用電源
５３信号出力端子
６１エミッタ接地増幅器
６２入力整合回路
６３出力整合回路
６４コレクタバイアス用電源
６５ベースバイアス供給用端子
６６信号出力端子
７１定電圧源
１０１ゲインアンプ
１０２減衰器
１０３パワーアンプ
１１１エミッタ接地増幅器
１１２入力整合回路
１１３出力整合回路
１１５コレクタバイアス用電源
１２１エミッタ接地増幅器
１２２入力整合回路
１２３出力整合回路
１２５ベースバイアス用電源 DESCRIPTION OF SYMBOLS 1 Wireless communication apparatus 11 Baseband signal processing part 12 Baseband low pass filter 13 1st synthesizer 14 Quadrature modulator 15 IF filter 16 2nd synthesizer 17 Upconverter 18 RF filter 19 Amplifier 20 Antenna 31 Signal input terminal 32 Power amplifier 33 Distortion Compensation Circuit 34 Gain Suppression Adjustment Circuit 35 Signal Output Terminal 41 Gain Suppression Circuit 42 Bias Supply Circuit 43 Connection Terminal 51 Diode 52 Collector Bias Power Supply 53 Signal Output Terminal 61 Emitter Grounded Amplifier 62 Input Matching Circuit 63 Output Matching Circuit 64 Collector Bias Power supply 65 Base bias supply terminal 66 Signal output terminal 71 Constant voltage source 101 Gain amplifier 102 Attenuator 103 Power amplifier 111 Common emitter amplifier 112 Input matching circuit 1 3 output matching circuit 115 collector bias power supply 121 grounded emitter amplifier 122 input matching circuit 123 output matching circuit 125 based bias power supply

Claims

半導体トランジスタを含み、入力信号の電力を増幅する電力増幅器と、
前記電力増幅器の入力側に設けられ、入力信号レベルの増加に伴って減衰量が減少する特性を有し、前記電力増幅器の出力信号の歪みを補償する歪み補償回路と、
前記電力増幅器の利得抑圧特性と前記歪み補償回路の減衰特性との傾きのズレを解消すべく、前記電力増幅器の利得抑圧特性を調整する利得抑圧調整回路と、
を備えたことを特徴とする増幅器。 A power amplifier that includes a semiconductor transistor and amplifies the power of the input signal;
A distortion compensation circuit that is provided on the input side of the power amplifier and has a characteristic that attenuation decreases with an increase in input signal level, and compensates for distortion of the output signal of the power amplifier;
A gain suppression adjustment circuit that adjusts the gain suppression characteristic of the power amplifier in order to eliminate a deviation in slope between the gain suppression characteristic of the power amplifier and the attenuation characteristic of the distortion compensation circuit;
An amplifier comprising:

前記歪み補償回路の減衰特性は、前記電力増幅器の出力電力に対して正の利得抑圧特性を有し、
前記電力増幅器の利得抑圧特性は、前記出力電力に対して負の利得抑圧特性を有し、
前記利得抑圧調整回路は、前記出力電力に対する正の利得抑圧特性および負の利得抑圧特性の傾きが逆符号で実質的に等しくすべく、前記電力増幅器の利得抑圧特性を調整することを特徴とする請求項１に記載の増幅器。 The attenuation characteristic of the distortion compensation circuit has a positive gain suppression characteristic with respect to the output power of the power amplifier,
The gain suppression characteristic of the power amplifier has a negative gain suppression characteristic with respect to the output power,
The gain suppression adjustment circuit adjusts the gain suppression characteristic of the power amplifier so that the slopes of the positive gain suppression characteristic and the negative gain suppression characteristic with respect to the output power are substantially equal with an opposite sign. The amplifier according to claim 1.

前記利得抑圧調整回路は、
定電圧源または定電流源からなり、バイアス電圧または電流を前記半導体トランジスタに供給するバイアス供給回路と、
前記バイアス供給回路から前記半導体トランジスタに供給される前記バイアス電圧または電流を調整し、前記入力信号レベルが増加するに伴って前記バイアス供給回路から前記半導体トランジスタに供給される前記バイアス電圧または電流を小さくする利得抑圧回路と、
を備えたことを特徴とする請求項１に記載の増幅器。 The gain suppression adjustment circuit includes:
A bias supply circuit comprising a constant voltage source or a constant current source and supplying a bias voltage or current to the semiconductor transistor;
The bias voltage or current supplied from the bias supply circuit to the semiconductor transistor is adjusted, and the bias voltage or current supplied from the bias supply circuit to the semiconductor transistor is reduced as the input signal level increases. A gain suppression circuit that
The amplifier according to claim 1, further comprising:

前記利得調整回路は、前記バイアス供給回路と前記半導体トランジスタのバイアス端子間に、直列に挿入接続された抵抗器であることを特徴とする請求項３に記載の増幅器。 4. The amplifier according to claim 3, wherein the gain adjustment circuit is a resistor inserted and connected in series between the bias supply circuit and a bias terminal of the semiconductor transistor.

前記利得調整回路は、
前記入力信号レベルを検出する検出手段と、
前記検出手段の検出結果に応じて、前記バイアス供給回路から前記半導体トランジスタに供給される前記バイアス電流を調整するバイアス電流調整手段と、
を含むことを特徴とする請求項３に記載の増幅器。 The gain adjustment circuit includes:
Detecting means for detecting the input signal level;
Bias current adjusting means for adjusting the bias current supplied from the bias supply circuit to the semiconductor transistor according to the detection result of the detecting means;
The amplifier according to claim 3, comprising:

前記歪み補償回路は、前記入力信号の信号線路上に直列に挿入された半導体トランジスタを用いたダイオードを含むことを特徴とする請求項１に記載の増幅器。 The amplifier according to claim 1, wherein the distortion compensation circuit includes a diode using a semiconductor transistor inserted in series on a signal line of the input signal.

前記電力増幅器は、複数の半導体トランジスタを有する多段増幅器であることを特徴とする請求項１に記載の増幅器。 2. The amplifier according to claim 1, wherein the power amplifier is a multistage amplifier having a plurality of semiconductor transistors.

前記半導体トランジスタは、バイポーラトランジスタまたは電界効果トランジスタであることを特徴とする請求項１に記載の増幅器。 The amplifier according to claim 1, wherein the semiconductor transistor is a bipolar transistor or a field effect transistor.

前記電力増幅器、前記歪み補償回路、および前記利得抑圧調整回路を同一基板上に形成したことを特徴とする請求項１に記載の増幅器。 2. The amplifier according to claim 1, wherein the power amplifier, the distortion compensation circuit, and the gain suppression adjustment circuit are formed on the same substrate.

高周波信号を送信する無線通信装置において、
高周波信号を電力増幅する増幅器を備え、
前記増幅器は、
半導体トランジスタを含み、入力信号の電力を増幅する電力増幅器と、
前記電力増幅器の入力側に設けられ、入力信号レベルの増加に伴って減衰量が減少する特性を有し、前記電力増幅器の出力信号の歪みを補償する歪み補償回路と、
前記電力増幅器の利得抑圧特性と前記歪み補償回路の減衰特性との傾きのズレを解消すべく、前記電力増幅器の利得抑圧特性を調整する利得抑圧調整回路と、
を含むことを特徴とする無線通信装置。

In a wireless communication device that transmits a high-frequency signal,
An amplifier that amplifies the power of a high-frequency signal
The amplifier is
A power amplifier that includes a semiconductor transistor and amplifies the power of the input signal;
A distortion compensation circuit that is provided on the input side of the power amplifier and has a characteristic that attenuation decreases with an increase in input signal level, and compensates for distortion of the output signal of the power amplifier;
A gain suppression adjustment circuit that adjusts the gain suppression characteristic of the power amplifier in order to eliminate a deviation in slope between the gain suppression characteristic of the power amplifier and the attenuation characteristic of the distortion compensation circuit;
A wireless communication apparatus comprising: